KR20060091621A - 반도체소자의 트렌치 소자분리 방법 - Google Patents

Abstract

반도체소자의 트렌치 소자분리 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 한정하는 트렌치를 형성하는 것을 구비한다. 상기 트렌치의 상부영역에 리세스를 한정하도록 상기 트렌치를 부분적으로 채우는 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴 및 상기 트렌치의 측벽들을 콘포말하게 덮는 식각저지막을 형성한다. 상기 식각저지막 상에 상기 트렌치를 채우는 제2 절연막 패턴을 형성한다.

Description

반도체소자의 트렌치 소자분리 방법{Trench isolation methods of a semiconductor device}

도 1 내지 도 6은 본 발명의 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 트렌치 소자분리 방법에 관한 것이다.

반도체소자의 집적도가 증가함에 따라, 트렌치 소자분리 기술이 반도체소자의 제조에 널리 사용되고 있다. 상기 트렌치 소자분리 기술은 로코스(LOCOS; local oxidation of silicon) 공정에서 발생되는 버즈 빅 문제를 해결하기에 적합한 장점을 갖고 있다.

종래 기술에 따른 트랜치 소자분리 방법에 의하면, 먼저 반도체기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한다. 상기 패드 질화막 및 패드 산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드 산화막 패턴 및 패드 질화막 패턴을 형성한다. 상기 패드 질화막 패턴을 식각 마스크로 사용 하여 상기 노출된 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 상기 트렌치를 갖는 반도체기판을 열산화시키어 상기 트렌치의 내벽에 열산화막을 형성한다. 상기 열산화 공정은 상기 트렌치를 형성하기 위한 식각공정 동안 상기 반도체기판에 가해진 식각손상을 치유하기 위하여 실시한다.

상기 열산화막을 갖는 반도체 기판의 전면에 콘포말한 실리콘 질화막을 형성한다. 상기 실리콘 질화막은 후속의 열산화 공정 동안 상기 트렌치의 내벽이 추가로 열산화되는 것을 방지하기 위하여 형성한다. 이어서, 상기 실리콘 질화막을 갖는 반도체기판의 전면 상에 상기 트렌치를 채우는 절연막을 형성한다.

상기 패드 질화막 패턴들이 노출될 때까지 상기 절연막을 평탄화시키어 상기 트렌치 내에 소자분리막을 형성한다. 상기 노출된 패드 질화막 패턴들을 인산 용액을 사용하여 제거하고 상기 활성영역 상의 패드 산화막 패턴들을 노출시킨다. 이어서 상기 패드 산화막 패턴들을 제거하고 상기 활성영역을 노출시킨다.

한편, 디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라 발생하는 단채널 효과를 억제하기 위해 상기 활성영역 내에 채널 트렌치를 형성한다. 상기 채널 트렌치를 채우는 게이트 패턴을 형성한다. 상기 게이트 패턴은 폴리실리콘 패턴, 금속 실리사이드 패턴 및 하드마스크 패턴으로 구성된다. 상기 게이트 패턴은 소자분리막 상에도 형성된다. 상기 게이트 패턴을 형성하는 과정에서 폴리실리콘 증착시 상기 채널 트렌치에 의하여 형성된 단차에 기인한 그루빙이 발생하고 상기 그루빙은 상기 폴리실리콘 패턴 상에 증착되는 상기 금속 실리사이드 패턴에까지 전사된다. 상기 게이트 패턴을 형성한 후 게이트 산화 과정에서 상기 금속 실리 사이드의 부피 팽창에 의해 상기 그루빙 포인트를 따라 상기 금속 실리사이드 패턴이 쪼개지는 현상이 발생하게 된다. 상기 폴리실리콘 증착시 소자분리막의 임계치수(CD; critical dimension)가 활성영역의 임계치수(CD; critical dimension)보다 크기 때문에 상기 소자분리막에 더 많은 그루빙이 발생하게 된다. 특히 상기 채널 트렌치를 갖는 트랜지스터 구조에서는 소자분리막이 활성영역보다 돌출되어 있기 때문에 상기 금속 실리사이드 패턴의 쪼개짐에 의해 자기 정렬 콘택(SAC; self aligned contact)이 형성되어야 할 위치에 상기 금속 실리사이드 패턴들이 무너지는 현상이 발생하게 되고, 상기 게이트 패턴과 상기 자기 정렬 콘택(SAC; self aligned contact) 사이에 쇼트를 유발하게 된다.

이에 더하여, 상기 소자분리막을 형성하기 위한 트렌치를 형성하고 상기 트렌치 상에 상기 열산화막, 질화막 등이 트렌치 내부에 두께를 가지는 라이너의 형태로 증착되기 때문에 갭 필 마진(gap fill margin)이 저하된다.

본 발명이 이루고자 하는 기술적 과제는 금속 실리사이드 등의 쪼개짐을 방지하고, 갭 필 마진(gap fill margin)을 확대할 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.

상기 기술적 과제를 이루기 위하여 본 발명은 트렌치 소자분리 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 한정하는 트렌치를 형성하는 것을 포함한다. 상기 트렌치의 상부영역에 리세스를 한정하도록 상기 트렌치를 부 분적으로 채우는 제1 절연막 패턴을 형성한다. 상기 제 1 절연막 패턴 및 상기 트렌치의 측벽들을 콘포말하게 덮는 식각저지막을 형성한다. 상기 식각저지막 상에 상기 트렌치를 채우는 제2 절연막 패턴을 형성한다.

본 발명의 몇몇 실시예들에서, 상기 트렌치 형성 시 상기 반도체기판 상에 패드 산화막 및 패드 질화막을 형성할 수 있다.

다른 실시예들에서, 상기 제1 절연막 및 제2 절연막은 HDP 산화막일 수 있다.

다른 실시예들에서, 상기 식각저지막은 실리콘 질화막일 수 있다.

다른 실시예들에서, 상기 제2 절연막 패턴을 형성하기 전에, 상기 식각저지막 상에 버퍼층을 형성할 수 있다.

다른 실시예들에서, 상기 버퍼층은 중온산화(MTO; medium temperature oxide)막일 수 있다.

다른 실시예들에서, 상기 리세스는 상기 반도체기판의 상부면으로부터 약 600Å 이하의 깊이를 갖도록 형성할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참 조번호들은 동일한 구성요소들을 나타낸다.

도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 반도체기판(101) 상에 패드 산화막(103) 및 패드 질화막(105)을 차례로 형성한다. 상기 패드 산화막(103)은 열산화막으로 형성할 수 있다. 상기 패드 산화막(103)은 상기 반도체기판(101) 및 상기 패드 질화막(105) 사이의 열팽창계수(thermal expansion coefficient)의 차이에 기인하는 스트레스를 완화시키기 위하여 형성한다.

도 2를 참조하면, 상기 패드 질화막(105) 및 패드 산화막(103)을 연속적으로 패터닝하여 상기 반도체기판(101)의 소정영역을 노출시키면서 차례로 적층된 패드 산화막 패턴(103a) 및 패드 질화막 패턴(105a)을 형성한다. 이어서, 상기 패드 질화막 패턴(105a)을 식각 마스크로 사용하여 상기 반도체기판(101)을 이방성 식각하여 상기 반도체기판(101) 내에 활성영역을 한정하는 트렌치(107)를 형성한다. 상기 트렌치(107)를 갖는 반도체기판을 열산화시키어 상기 트렌치의 내벽들 상에 열산화막(도시하지 않음)을 형성할 수 있다. 상기 열산화막은 상기 트렌치(107)를 형성하기 위한 이방성 식각공정 동안 상기 반도체기판(101)에 가해진 식각손상을 치유하기 위하여 형성된다. 상기 열산화막을 갖는 반도체기판(101)의 전면 상에 제1 절연막(109)을 형성한다. 상기 제1 절연막(109)은 상기 트렌치(107)를 채우도록 형성될 수 있다. 상기 제1 절연막(109)은 갭 필 특성이 우수한 절연막으로 형성하는 것이 바람직하다. 예를 들어, 상기 제1 절연막(109)은 고밀도 플라즈마 화학기상증 착(HDP-CVD; high density plasma-chemical vapor deposition) 공정을 사용하여 실리콘 산화막(이하, HDP 산화막이라 한다.)으로 형성할 수 있다.

도 3을 참조하면, 상기 제1 절연막(109)을 에치백하여 상기 트렌치(107)의 상부영역에 리세스(108)를 한정하도록 상기 트렌치(107)를 부분적으로 채우는 제1 절연막 패턴(109a)을 형성한다. 상기 제1 절연막(109)을 에치백하는 것은 습식 또는 건식 식각공정에 의하여 수행될 수 있다. 예를 들어, 상기 제1 절연막(109)을 에치백하는 것은 불산을 함유하는 식각액을 사용한 습식 식각공정일 수 있다. 이 경우에, 상기 제1 절연막 패턴(109a)에 의하여 한정된 상기 리세스(108)의 깊이(D)는 상기 반도체기판(101)의 상부면으로부터 약 600Å 이하, 바람직하게는 약 500Å 내지 약 600Å의 깊이일 수 있다. 상기 리세스(108)의 깊이(D)는 상기 에치백 공정의 공정 파라미터를 조절함으로써 조절될 수 있다.

도 4를 참조하면, 상기 제1 절연막 패턴(109a)을 갖는 반도체기판(101) 상에 식각저지막(111)을 콘포말하게 형성한다. 상기 식각저지막(111)은 상기 제1 절연막 패턴(109a)의 상부면 및 상기 제1 절연막 패턴(109a)에 의하여 노출 된 상기 트렌치(107)의 측벽들을 콘포말하게 덮도록 형성된다. 상기 식각저지막(111)은 실리콘 질화막으로 형성할 수 있다. 상기 식각저지막(111) 상에 버퍼층(113)을 더 형성할 수도 있다. 상기 버퍼층(113)은 중온산화(MTO; medium temperature oxide)막으로 형성할 수 있다.

도 5를 참조하면, 상기 버퍼층(113) 상에 상기 리세스(108)를 채우는 제2 절연막(115)을 형성한다. 상기 제2 절연막(115)은 상기 제1 절연막 패턴(109a)과 마 찬가지로 HDP 산화막으로 형성할 수 있다. 상술한 바와 같이 본 발명에 의하면, 상기 트렌치(107)를 부분적으로 채우는 제1 절연막 패턴(109a)을 형성하고, 상기 식각저지막(111)을 형성한 후, 상기 트렌치(107)의 잔여부분을 채우는 제2 절연막(115)을 형성한다. 따라서, 상기 트렌치(107)가 큰 어스펙트 비(aspect ratio)를 갖더라도, 보이드와 같은 결함이 없는 소자분리막을 형성할 수 있다.

도 6을 참조하면, 상기 식각저지막(111)의 상부면이 노출될 때까지 상기 제2 절연막(115)을 평탄화 시켜, 상기 리세스(108) 내에 제2 절연막 패턴(115a)을 형성한다. 상기 제2 절연막 패턴(115a)은 도 6에 도시된 바와 같이 상기 리세스(108)를 채우고 상기 반도체기판(101)의 표면 상으로 소정 두께를 갖도록 연장될 수 있다. 상기 제1 절연막 패턴(109a), 상기 제2 절연막 패턴(115a) 및 그들 사이에 개재된 상기 식각저지막(111)은 소자분리막을 구성한다. 이어서, 상기 패드 질화막 패턴(105a) 상의 상기 식각저지막(111), 상기 패드 질화막 패턴(105a) 및 상기 패드 산화막 패턴(103a)을 습식 식각공정을 이용하여 차례로 제거하여 상기 활성영역의 표면을 노출시킨다.

이후, 도면에 도시하지는 않았지만 상기 활성영역 내에 채널 트렌치를 형성하는 공정이 더 수행될 수 있다. 상기 채널 트렌치는 상기 활성영역을 건식 이방성 식각하여 형성되는데, 이 과정에서 상기 제2 절연막 패턴(115a)이 함께 식각될 수 있다. 본 발명에 의하면, 상기 제2 절연막 패턴(115a) 및 상기 제1 절연막 패턴(109a) 사이에 상기 식각저지막(111)이 개재됨으로써, 상기 채널 트렌치를 형성하는 도중에 상기 소자분리막이 과도 식각되는 것을 방지할 수 있다. 그 결과, 후속 공정에 의하여 폴리실리콘막과 같은 게이트 도전막을 형성하는 경우에, 상기 소자분리막 상에서 그루빙이 형성되는 것이 완화될 수 있다.

상술한 바와 같이 본 발명에 의하면, 식각저지막을 형성하는 공정 전, 후에 두번의 절연막 증착 공정을 수행하여 트렌치를 채우는 소자분리막을 형성한다. 그 결과, 상기 절연막 증착 공정의 갭 필 마진(gap fill margin)이 증가하여 보이드와 같은 결함이 없는 소자분리막을 형성할 수 있을 뿐만 아니라, 후속 공정 중에 상기 소자분리막이 과도 식각되는 것을 방지할 수 있다.

Claims (8)

1. 반도체기판의 소정영역에 활성영역을 한정하는 트렌치를 형성하고,

   상기 트렌치의 상부영역에 리세스를 한정하도록 상기 트렌치를 부분적으로 채우는 제1 절연막 패턴을 형성하고,

   상기 제1 절연막 패턴 및 상기 트렌치의 측벽들을 콘포말하게 덮는 식각저지막을 형성하고,

   상기 식각저지막 상에 상기 트렌치를 채우는 제2 절연막 패턴을 형성하는 것을 포함하는 트렌치 소자분리 방법.
2. 제 1 항에 있어서,

   상기 제1 절연막 패턴을 형성하는 것은

   상기 트렌치를 갖는 상기 반도체 기판의 전면 상에 제1 절연막을 형성하고,

   상기 제1 절연막을 에치백하는 것을 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
3. 제 2 항에 있어서,

   상기 제1 절연막은 HDP 산화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
4. 제 1 항에 있어서,

   기 식각저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
5. 제 1 항에 있어서,

   상기 제2 절연막 패턴을 형성하기 전에,

   상기 식각저지막 상에 버퍼층을 형성하는 것을 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
6. 제 5 항에 있어서,

   상기 버퍼층은 중온산화(MTO; medium temperature oxide)막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
7. 제 1 항에 있어서,

   상기 제2 절연막 패턴은 HDP 산화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
8. 제 1 항에 있어서,

   상기 리세스는 상기 반도체기판의 상부면으로부터 약 600Å 이하의 깊이를 갖는 것을 특징으로 하는 트렌치 소자분리 방법.

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