KR100545201B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 다른 반도체 소자는 반도체 기판, 반도체 기판의 활성 영역을 정의하기 위한 소자 분리 영역, 활성 영역의 소정 영역에 형성되어 있는 소스 영역 및 드레인 영역, 소스 영역 및 드레인 영역 사이에 형성되어 있는 채널 영역, 채널 영역과 대응하는 반도체 기판 위에 형성되어 있는 게이트 절연막, 채널 영역의 게이트 절연막 위에 형성되어 있는 실리사이드층, 실리사이드층 위에 형성되어 있으며 실리사이드층보다 폭이 좁은 제1 금속층, 제1 금속층의 측벽에 형성되어 있는 제2 금속층을 포함하는 게이트, 게이트의 측벽에 형성되어 있는 스페이서, 그리고 게이트의 상부를 노출하는 층간 절연막을 포함한다.
반도체소자, 금속게이트, 보론침투, 공핍
Description
도 1은 본 발명의 한 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이고,
도 2a 내지 도 2g는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
본 발명은 반도체 소자에 관한 것으로 특히, 모스(MOS)형 트랜지스터를 가지는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 모스형 트랜지스터는 반도체 기판에 형성되어 있으며 불순물이 고농도로 도핑되어 있는 소스 영역 및 드레인 영역, 이들 사이에 위치하는 채널 영역, 채널 영역과 중첩하는 반도체 기판 위에 형성되어 있는 게이트로 이루어진다.
게이트는 주로 고온 공정에 유리하고 자기 정렬(self align) 등의 이점이 있는 다결정 규소를 이용하여 형성하게 되는데, 이때 다결정 규소의 저항을 감소시키기 위해서 보론 등의 불순물 이온을 도핑하게 된다.
현재 반도체 소자는 고 집적화, 저전력 고속 동작화 되면서 게이트 절연막의 두께가 점점 얇아지고 있다. 따라서 게이트를 형성한 다결정 규소에 도핑되어 있는 보론이 게이트 절연막을 통과하여 하부의 채널 영역에까지 침투(Penetration)하여 채널 영역의 핫캐리어의 이동도를 떨어뜨리고, 문턱 전압을 변화시켜 문턱 전압을 제어하기 어렵게 하는 문제점이 있다.
또한, 다결정 규소층에 포함되어 있는 보론의 농도가 낮은데 채널 영역으로의 보론 침투가 증가하면 게이트 절연막 근처의 다결정 규소층은 전하 캐리어가 공핍된 영역을 이룬다. 따라서 보론 침투는 게이트 절연막의 전기적 두께를 두껍게 하고 게이트 전극에 인가된 전압이 충분히 채널에 영향을 미치지 못하도록 하는 게이트 공핍(depletion) 현상을 가져온다.
상기한 문제점을 해결하기 위해서 본 발명은 다결정 규소에 의한 공핍 현상 및 보론 침투 현상을 최소화할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명은 게이트를 금속 및 실리사이드로 형성한다.
구체적으로 본 발명에 다른 반도체 소자는 반도체 기판, 반도체 기판의 활성 영역을 정의하기 위한 소자 분리 영역,활성 영역의 소정 영역에 형성되어 있는 소스 영역 및 드레인 영역, 소스 영역 및 드레인 영역 사이에 형성되어 있는 채널 영역, 채널 영역과 대응하는 반도체 기판 위에 형성되어 있는 게이트 절연막, 채널 영역의 게이트 절연막 위에 형성되어 있는 실리사이드층, 실리사이드층 위에 형성되어 있으며 실리사이드층보다 폭이 좁은 제1 금속층, 제1 금속층의 측벽에 형성되어 있는 제2 금속층을 포함하는 게이트, 게이트의 측벽에 형성되어 있는 스페이서, 그리고 게이트의 상부를 노출하는 층간 절연막을 포함한다.
여기서 소스 영역과 상기 채널 영역 사이, 드레인 영역과 채널 영역 사이에 형성되어 있는 저농도 도핑 영역, 스페이서는 저농도 도핑 영역과 대응할 수 있다.
그리고 제1 금속층은 티타늄/질화 티타늄 또는 코발트/질화 티타늄으로 형성되어 있는 것이 바람직하다.
여기서 소스 영역과 상기 채널 영역 사이, 드레인 영역과 채널 영역 사이에 형성되어 있는 저농도 도핑 영역, 스페이서는 저농도 도핑 영역과 대응할 수 있다.
그리고 제1 금속층은 티타늄/질화 티타늄 또는 코발트/질화 티타늄으로 형성되어 있는 것이 바람직하다.
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또한, 제2 금속층은 알루미늄 또는 텅스텐으로 형성되어 있는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 소정 영역에 활성 영역을 한정하는 소자 분리 영역을 형성하는 단계, 기판 위에 제1 산화막, 다결정 규소막을 형성하는 단계, 다결정 규소막 및 산화막을 패터닝하여 게이트 절연막 및 다결정 규소 패턴을 형성하는 단계, 다결정 규소 패턴을 마스크로 활성 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계, 기판 전면에 제2 산화막, 질화막을 형성하고 에치 백으로 제거하여 스페이서 및 완충 산화막을 형성하는 단계, 스페이서를 마스크로 활성 영역에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 기판을 덮도록 층간 절연막을 형성한 후 다결정 규소 패턴이 노출될때까지 연마하는 단계, 다결정 규소 패턴의 상부를 소정 두께만큼 제거하여 씨드층을 형성하는 단계, 기판 전면에 실리사이드용 금속막을 형성하고 열처리하여 씨드층과 실리사이드용 금속막을 반응시켜 실리사이드층을 형성하는 단계, 기판 전면에 게이트용 금속막을 형성하는 단계, 층간 절연막 위에 형성되어 있는 게이트용 금속막과 실리사이드용 금속막을 연마로 제거하는 단계를 포함한다.
여기서 실리사이드용 금속막은 티타늄/질화 티타늄 또는 코발트/질화 티타늄으로 형성하는 것이 바람직하다.
또한, 게이트용 금속막은 알루미늄 또는 텅스텐으로 형성하는 것이 바람직하다.
이때, 씨드층은 100~500Å의 두께로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 실시예에 따른 반도체 소자를 첨부된 도면과 함께 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 실리콘 등의 반도체 기판(10)에 반도체 소자 등이 배치되는 활성 영역을 정의하며, 반도체 소자간에 절연을 위한 소자 분리 영역(12)이 형성되어 있다.
그리고 활성 영역에는 고농도로 도전형 불순물 이온이 도핑되어 있는 소스 영역 및 드레인 영역(24), 소스 영역 및 드레인 영역(24) 사이에 위치하며 도전형 불순물이 도핑되지 않는 채널 영역이 형성되어 있다. 이때, 소스 영역과 채널 영역 사이 및 드레인 영역과 채널 영역 사이에는 펀치 쓰루 등을 방지하지 위한 저농도 도핑 영역(18)이 더 형성될 수 있다.
채널 영역이 위치하는 반도체 기판(10) 위에는 산화 규소 또는 질화 규소로 이루어지는 게이트 절연막(14)이 형성되어 있고, 그(14) 상부에는 게이트 절연막(14)과 동일한 평면 패턴을 가지는 게이트(G)가 형성되어 있다. 게이트(G)는 게이트 절연막(14)과 동일한 평면 패턴을 가지는 실리사이드(sillicide)층(30), 실리사이드층(30) 위에 형성되어 있으며 실리사이드층(30)보다 폭이 좁게 형성되어 있는 제2 금속층(32), 제2 금속층(32)의 측벽에 형성되어 있는 제1 금속층(28)으로 이루어진다.
여기서 제1 금속층(28)은 티타늄층/질화 티타늄층 또는 코발트층/질화티타늄층으로 형성되어 있고, 제2 금속층(30)은 알루미늄, 텅스텐 등으로 형성되어 있다.
그리고 게이트(G)의 측벽에는 기판(10)으로 갈수록 폭이 넓어지는 형태의 스페이서(22)가 형성되어 있고, 스페이서(22)와 게이트(G) 측벽 사이 및 스페이서(22)와 반도체 기판(10) 사이에는 완충 산화막(20)이 형성되어 있다. 스페이서(22)는 질화 규소로 형성되어 있고, 완충 산화막(20)은 산화 규소 등을 형성되어 있으며, 저농도 도핑 영역(18)과 중첩하여 형성되어 있다.
반도체 기판(10) 위에는 층간 절연막(26)이 형성되어 있으며 층간 절연막(26)은 게이트(G)의 상부 표면을 노출한다. 이때 스페이서(22)의 측벽은 층간 절연막(26)에 덮여 있으며, 게이트(G), 스페이서(22) 및 층간 절연막(26)의 두께는 동일하게 형성되어 있다.
이상 설명한 본 발명의 실시예에 따른 반도체 소자를 제조하는 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(10) 위에 LOCOS(local oxidation silicon) 또는 STI(shallow trench isolation) 방식을 이용하여 활성 영역을 정의하는 소자 분리 영역(12)을 형성한다. LOCOS 방식(도시하지 않음)은 기판(10)의 소정 영역을 산화시켜 소자 분리 영역을 형성하는 방식이고, STI 방식은 기판(10)의 소정 영역에 트렌치를 형성한 후 절연 물질을 채워 소자 분리 영역(12)을 형성하는 방식이다.
그런 다음 웰(well)(도시하지 않음) 형성 공정 및 트랜지스터의 문턱 전압 조절을 위해 선택적으로 P형과 N형 불순물을 주입하고 주입된 불순물들의 활성화를 위한 열처리 공정을 진행할 수 있다.
이후 기판(10)을 산화하여 기판(10) 위에 제1 산화막(14A)을 형성한 후 제1 산화막(14A) 위에 다결정 규소막(16A)을 형성한다. 이때 제1 산화막(14A)은 반도체 소자를 저전력으로 고속 동작을 구현하기 위해서 최소한의 두께로 형성한다. 바람직하게는 약 40Å의 두께로 형성한다.
도 2b에 도시한 바와 같이, 선택적 식각(photo lithography) 공정으로 다결정 규소막(16A) 및 산화막(16A)을 패터닝하여 다결정 규소 패턴(16) 및 게이트 절연막(14)으로 이루어지는 게이트 패턴(106)을 형성한다.
그런 다음 게이트 패턴(106)을 마스크로 활성 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(18)을 형성한다. 게이트 패턴(106) 아래의 반도체 기판(10)은 트랜지스터의 채널 영역이 된다.
다음 도 2c에 도시한 바와 같이, 게이트 패턴(106)을 덮도록 기판(10) 전면에 화학적 기상 증착(chemical vapor deposition)으로 제2 산화막 및 질화막을 증착한다. 이후 에치백으로 질화막 및 제2 산화막을 제거하여 게이트 패턴(106) 측벽에 완충 산화막(20) 및 스페이서(22)를 형성한다. 완충 산화막(20)은 이후에 형 성되는 게이트와 스페이서(22) 사이의 계면 스트레스를 감소시키기 위한 것이다.
그런 다음 게이트 패턴(106) 및 스페이서(22)를 마스크로 기판의 활성 영역에 도전형 불순물을 고농도로 도핑한 후 열처리 공정으로 도핑 이온을 활성화하여 소스 영역 및 드레인 영역(24)을 형성한다.
이후 도 2d에 도시한 바와 같이, 기판(10) 전면을 덮도록 절연 물질을 증착하여 층간 절연막(26)을 형성한다. 그리고 층간 절연막(26)을 다결정 규소 패턴(16)이 노출될때까지 화학적 기계적 연마(chemical mechanical polishing)로 연마하여 평탄화한다.
도 2e에 도시한 바와 같이, 층간 절연층(26)과 선택비가 높은 식각액으로 마스크 없이 다결정 규소 패턴(16)을 식각(Blanket etch)하여 다결정 규소 패턴(16)의 상부를 소정 두께만큼 제거하여 씨드층(16A)을 형성한다. 이때 씨드층(16A)은 100~500Å의 두께로 형성한다.
도 2f에 도시한 바와 같이, 기판(10) 전면에 실리사이드를 형성하기 위한 금속을 증착하여 실리사이드용 금속막(28A)을 증착한다. 여기서 실리사이드용 금속막(28A)은 티타늄(Ti)/질화 티타늄(TiN) 또는 코발트(Co)/질화 티타늄(TiN)을 증착하여 형성한 이중막으로 형성한다.
이후 열처리 공정으로 씨드층(16A)과 실리사이드용 금속막(28A)을 반응시켜 실리사이드층(30)을 형성한다. 씨드층(16A)과 접촉하지 않은 금속막(28A)은 실리사이드화 되지 않는다.
도 2g에 도시한 바와 같이, 기판(10) 전면에 스퍼터링, PE-CVD(plasma enhanced chemical vapor deposition)방식 등으로 알루미늄(Al), 텅스텐(W) 등의 저항이 낮은 금속을 증착하여 게이트용 금속막(32A)을 형성한다.
도 1에 도시한 바와 같이, 화학적 기계적 연마로 층간 절연막(26)이 노출될때까지 연마하여 제1 및 제2 금속층(28, 32), 실리사이드층(30)으로 이루어지는 게이트(G)를 완성한다. 제1 금속층(28)은 실리사이드화 되지 않은 실리사이드용 금속으로 형성된다.
이상 설명한 바와 같이, 다결정 규소가 아닌 금속으로 게이트를 형성함으로써 다결정 규소에 도핑되는 보론으로 인한 게이트의 공핍 현상 및 채널 영역으로의 침투 현상 등이 발생하지 않는다. 또한, 종래의 다결정 규소로 게이트를 형성할 때 다결정 규소층의 결정 경계면에 의해 도핑 이온이 빠르게 확산되는 현상이나 분리되는 현상 등이 발생하지 않는다.
또한, 다결정 규소층의 저항을 낮추기 위해 다결정 규소층에 이온 도핑한 후 열처리하는 공정이 생략되어 전체 공정을 간소화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이처럼 본 발명에서와 같이, 금속으로 게이트를 형성하면 다결정 규소로 인한 공핍 현상 및 보론 침투 현상이 발생하지 않아 반도체 소자의 신뢰성이 향상되 어 고품질의 반도체 소자를 제공할 수 있다.
또한, 다결정 규소로 이루어진 게이트의 저항 감소를 위한 이온 도핑 및 열처리 공정이 생략됨으로 공정을 단순화할 수 있어 생산성이 향상된다.
Claims (10)
- 반도체 기판,상기 반도체 기판의 활성 영역을 정의하기 위한 소자 분리 영역,상기 활성 영역의 소정 영역에 형성되어 있는 소스 영역 및 드레인 영역,상기 소스 영역 및 드레인 영역 사이에 형성되어 있는 채널 영역,상기 채널 영역과 대응하는 상기 반도체 기판 위에 형성되어 있는 게이트 절연막,상기 채널 영역의 상기 게이트 절연막 위에 형성되어 있는 실리사이드층, 상기 실리사이드층 위에 형성되어 있으며 상기 실리사이드층보다 폭이 좁은 제1 금속층, 상기 제1 금속층의 측벽에 형성되어 있는 제2 금속층을 포함하는 게이트,상기 게이트의 측벽에 형성되어 있는 스페이서, 그리고상기 게이트의 상부를 노출하는 층간 절연막을 포함하는 반도체 소자.
- 삭제
- 제1항에서,상기 소스 영역과 상기 채널 영역 사이, 상기 드레인 영역과 상기 채널 영역 사이에 형성되어 있는 저농도 도핑 영역,상기 스페이서는 상기 저농도 도핑 영역과 대응하는 반도체 소자.
- 삭제
- 제1항에서,상기 제1 금속층은 티타늄/질화 티타늄 또는 코발트/질화 티타늄으로 형성되어 있는 반도체 소자.
- 제1항에서,상기 제2 금속층은 알루미늄 또는 텅스텐으로 형성되어 있는 반도체 소자.
- 반도체 기판의 소정 영역에 활성 영역을 한정하는 소자 분리 영역을 형성하는 단계,상기 기판 위에 제1 산화막, 다결정 규소막을 형성하는 단계,상기 다결정 규소막 및 산화막을 패터닝하여 게이트 절연막 및 다결정 규소 패턴을 형성하는 단계,상기 다결정 규소 패턴을 마스크로 상기 활성 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계,상기 기판 전면에 제2 산화막, 질화막을 형성하고 에치백으로 제거하여 스페이서 및 완충 산화막을 형성하는 단계,상기 스페이서를 마스크로 상기 활성 영역에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계,상기 기판을 덮도록 층간 절연막을 형성한 후 상기 다결정 규소 패턴이 노출될때까지 연마하는 단계,상기 다결정 규소 패턴의 상부를 소정 두께만큼 제거하여 씨드층을 형성하는 단계,상기 기판 전면에 실리사이드용 금속막을 형성하고 열처리하여 상기 씨드층과 상기 실리사이드용 금속막을 반응시켜 실리사이드층을 형성하는 단계,상기 기판 전면에 게이트용 금속막을 형성하는 단계,상기 층간 절연막 위에 형성되어 있는 상기 게이트용 금속막과 상기 실리사이드용 금속막을 연마로 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제7항에서,상기 실리사이드용 금속막은 티타늄/질화 티타늄 또는 코발트/질화 티타늄으로 형성하는 반도체 소자의 제조 방법.
- 제7항에서,상기 게이트용 금속막은 알루미늄 또는 텅스텐으로 형성하는 반도체 소자의 제조 방법.
- 제7항에서,상기 씨드층은 100~500Å의 두께로 형성하는 반도체 소자의 제조 방법.
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