JP4826281B2

JP4826281B2 - 半導体装置の製造方法

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Publication number: JP4826281B2
Application number: JP2006045027A
Authority: JP
Inventors: 正樹奥山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-02-22
Filing date: 2006-02-22
Publication date: 2011-11-30
Anticipated expiration: 2026-02-22
Also published as: JP2007227515A

Description

本発明は、半導体装置の製造方法に関し、特に、ｐチャネルトランジスタと共に形成される抵抗体の抵抗値をより安定化できるようにした技術に関する。

図５（Ａ）〜（Ｃ）は、従来例に係る半導体装置の製造方法を示す工程図である。図５（Ａ）〜（Ｃ）に示すように、導電型がｐ型であるポリシリコン抵抗体（以下、単に「抵抗体」という。）はそれ専用の製造プロセスによって形成されるのではなく、ｐチャネル（以下、「ｐｃｈ」という。）のＭＯＳトランジスタの製造プロセスを利用して形成される。

即ち、図５（Ａ）においては、まず始めにシリコン基板１０１上に素子分離用のＬＯＣＯＳ膜１０３を形成する。次に、ＬＯＣＯＳ膜１０３で覆われていないシリコン基板１０１に図示しないウェル拡散層を形成し、その上に図示しないゲート絶縁膜を形成する。そして、シリコン基板１０１上の全体にポリシリコン膜を堆積する。次に、ポリシリコン膜にＢ（ボロン）をイオン注入して、その抵抗値を調整する。その後、フォトリソグラフィ及びドライエッチングによってポリシリコン膜をパターニングし、トランジスタ形成領域のシリコン基板１０１上にゲート電極１０５を形成すると共に、抵抗体形成領域のＬＯＣＯＳ膜１０３上にｐ^-層からなる抵抗体８１を形成する。

次に、シリコン基板１０１上の全面にレジストを塗布し、トランジスタ形成領域の上方を大きく開口したフォトマスクを用いてレジストを露光処理する。そして、レジストを現像処理して、図５（Ａ）に示すようにシリコン基板１０１上に第１のレジストパターン１０７を形成する。次に、このレジストパターン１０７をマスクに、ｎ型不純物であるＰ⁺（リン）をシリコン基板１０１表面に向けて斜めイオン注入して、ＭＯＳトランジスタ９０にｎ型のｈａｌｏ層１０９を形成する。

次に、シリコン基板１０１上の全面にレジストを塗布する。そして、図５（Ｂ）に示すように、第１のレジストパターン１０７を形成したときと同一のフォトマスクを用いて露光処理を行い、シリコン基板１０１上に第２のレジストパターン１１１を形成する。次に、このレジストパターン１１１をマスクに、ｐ型不純物であるＢ⁺をシリコン基板１０１表面に対してほぼ垂直にイオン注入して、ＭＯＳトランジスタ９０のソース及びドレイン（以下、「Ｓ／Ｄ」という。）１１３を形成する。また、図５（Ｂ）に示すように、このイオン注入を行う際には、レジストパターン１１１下から抵抗体８１の両端部分が露出しており、この露出した部分にもＢ⁺がイオン注入されｐ⁺層８２が形成される。以下、説明の便宜上からレジストパターン１１１に覆われている抵抗体８１の中央部分をｐ^-層８５と呼ぶ。イオン注入によって、Ｓ／Ｄ１１３及びｐ⁺層８２を形成した後でレジストパターン１１１を除去する。

次に、シリコン基板１０１上にシリコン酸化膜を堆積する。そして、フォトリソグラフィ及びドライエッチングによってシリコン酸化膜をパターニングして、図５（Ｃ）に示すように、ｐ^-層８５を覆うプロテクト酸化膜１１５を形成する。次に、プロテクト酸化膜１１５をマスクに、シリコン基板１０１表面にＡｓ⁺（ヒ素）をイオン注入して、ＭＯＳトランジスタ９０のＳ／Ｄ１１３の表面及びゲート電極１０５の表面と、ｐ⁺層８２の表面をそれぞれアモルファス化する。

Ｓ／Ｄ１１３表面及びゲート電極１０５表面と、ｐ⁺層８２表面とをアモルファス化した後、シリコン基板１０１上にＴｉ（チタン）をスパッタする。そして、シリコン基板１０１をランプアニールしてＴｉシリサイド１１７を形成する。図５（Ｃ）以降の工程では、Ｔｉシリサイド１１７上に例えばＷ（タングステン）等からなる電極を形成する。
特開２００１−１９６５４１号公報

図６は、図５（Ｃ）に示した半導体装置の要部Ｅ´を拡大した図である。図６に示すように従来例では、ｐ⁺層８２だけでなく、ｐ^-層８５のうちのｐ⁺層８２と接する部分（以下、「ｐ^-層端部」という。）８５ａの表面にもヒ素（Ａｓ⁺）をイオン注入してアモルファス化していた。そして、このアモルファス化した部分にＴｉシリサイド１１７を形成していた。

ここで、Ｔｉシリサイド１１７にはＢ（ボロン）を吸収する傾向があるため、Ｔｉシリサイド１１７と接するｐ⁺層８２の上面側及びｐ^-層端部８５ａの上面側（即ち、図６の破線よりも上側の部分）では、その内部に含まれるＢがＴｉシリサイド１１７に吸収されてＢ濃度が低下してしまう。ｐ⁺層８２はＢ濃度が比較的高いためＢがＴｉシリサイド１１７に多少吸収されてもその抵抗値はほとんど変動しないが、ｐ^-層端部８５ａはもともとＢ濃度が低いので、Ｔｉシリサイド１１７によるＢ濃度の吸収によってその抵抗値が大きく変動してしまうおそれがあった（問題点１）。

また、ｐ^-層端部８５ａのアモルファス化にはｎ型不純物であるＡｓ⁺を使用しているので、ｐ^-層端部８５ａにＡｓ⁺が残留し、ＡｓとＢの相殺によってｐ^-層端部８５ａにおけるＢ濃度が実質的に低下してしまうという問題があった（問題点２）。
さらに、従来例では、ｐｃｈＭＯＳトランジスタ９０のｈａｌｏ層１０９の形成工程と、Ｓ／Ｄ１１３の形成工程とで、レジストを露光処理する際に同一のフォトマスクを使用していた。このため、ｈａｌｏ層１０９の形成工程では、抵抗体８１のうちのｐ^-層端部８５ａとなる部分にｎ型不純物であるＰ⁺（リン）が意図せず注入されてしまい、このイオン注入されたＰ⁺によってｐ^-層端部のＢ濃度が実質的に低下してしまうという問題があった（問題点３）。

このように、従来例では上記の問題点１〜３が重なることによって、ｐ^-層端部８５ａでのｐ型不純物濃度が意図せず変動してしまい、抵抗体８１の抵抗値が不安定になってしまうという問題があった。
この発明は、このような解決すべき問題に着目してなされたものであって、ｐチャネルトランジスタと共に形成される抵抗体の抵抗値をより安定化できるようにした半導体装置の製造方法の提供を目的とする。

〔発明１〕上記目的を達成するために、発明１の半導体装置の製造方法は、トランジスタ形成領域の基板上にｐチャネルトランジスタを備えると共に、抵抗体形成領域の前記基板上に絶縁膜を介して設けられた抵抗体を備え、前記抵抗体は半導体膜からなり、前記抵抗体の中央部分にはｐ型不純物を低濃度に含む低濃度層を有し、前記中央部分を両側から挟む前記抵抗体の両端部分にはｐ型不純物を高濃度に含む高濃度層を有する、半導体装置の製造方法であって、前記抵抗体形成領域の前記基板上に前記絶縁膜を形成する工程と、前記トランジスタ形成領域の前記基板上にゲート絶縁膜を形成する工程と、前記絶縁膜及び前記ゲート絶縁膜が形成された前記基板上に前記半導体膜を形成する工程と、前記半導体膜をパターニングして、前記トランジスタ形成領域の前記基板上にゲート電極を形成すると共に、前記抵抗体形成領域の前記基板上に前記抵抗体を形成する工程と、前記ゲート電極が形成された前記基板上にレジストパターンを形成し、当該レジストパターンと前記ゲート電極とをマスクに前記基板にｎ型不純物を斜めイオン注入することによって、前記トランジスタ形成領域の前記基板にｈａｌｏ層を形成する工程と、前記抵抗体に前記低濃度層と前記高濃度層とを形成した後で、前記抵抗体上にハードマスクを形成して、前記低濃度層を有する前記中央部分上の全てと、前記高濃度層を有する前記両端部分のうちの前記中央部分と接する隣接部位上とを覆う工程と、前記ハードマスクをマスクに前記基板に向けて所定の不純物をイオン注入することによって、前記ハードマスク下から露出している前記両端部分の表面をアモルファス化する工程と、前記ハードマスクを前記抵抗体上に残したまま前記基板上に金属膜を形成する工程と、前記基板を熱処理することによって前記金属膜と前記半導体膜とを合金化する工程と、を含み、前記レジストパターンは、前記抵抗体の前記中央部分上の全てと、前記両端部分の前記隣接部位上とを覆う形状であることを特徴とするものである。

ここで、「半導体膜」とは例えばポリシリコン膜であり、ｐ型不純物とは例えばＢ（ボロン）のことである。また、「所定の不純物」とは例えばＡｓ（ヒ素）のことである。さらに、金属膜とは例えばＴｉ（チタン）のことである。ポリシリコン膜とＴｉが合金化するとＴｉシリサイドが形成される。また「ｈａｌｏ層」とは、短チャネル効果を抑制するためにチャネル部に形成される不純物拡散層のことである。ｐチャネルトランジスタにｈａｌｏ層を形成する場合には、イオン注入種としてｎ型不純物を使用する。

発明１の半導体装置の製造方法によれば、ｐ型不純物を低濃度に含む低濃度層への所定の不純物（例えば、ヒ素）の進入を防ぐことができ、低濃度層表面のアモルファス化を防止することができる。また、低濃度層表面での半導体膜と金属膜との合金化を防止することができるので、低濃度層に含まれるｐ型不純物が合金膜に吸収されることを防ぐことができる。さらに、ｈａｌｏ層を形成する際に、基板表面の斜め上方から抵抗体の中央部分に向けて進むｎ型不純物はレジストパターンの側面に当たって止められるので、低濃度層へのｎ型不純物の進入を防止することができる。
従って、低濃度層におけるｐ型不純物の濃度低下を防止することができ、低濃度層におけるｎ型不純物の混入を防ぐことができるので、抵抗体の抵抗値の安定化に寄与することができる。

〔発明２〕発明２の半導体装置の製造方法は、トランジスタ形成領域の基板上にｐチャネルトランジスタを備えると共に、抵抗体形成領域の前記基板上に絶縁膜を介して設けられた抵抗体を備え、前記抵抗体は半導体膜からなり、前記抵抗体の中央部分にはｐ型不純物を低濃度に含む低濃度層を有し、前記中央部分を両側から挟む前記抵抗体の両端部分にはｐ型不純物を高濃度に含む高濃度層を有する、半導体装置の製造方法であって、前記抵抗体に前記低濃度層と前記高濃度層とを形成した後で、前記抵抗体上にハードマスクを形成して、前記低濃度層を有する前記中央部分上の全てと、前記高濃度層を有する前記両端部分のうちの前記中央部分と接する隣接部位上とを覆う工程と、前記ハードマスクをマスクに前記基板に向けて所定の不純物をイオン注入することによって、前記ハードマスク下から露出している前記両端部分の表面をアモルファス化する工程と、前記ハードマスクを前記抵抗体上に残したまま前記基板上に金属膜を形成する工程と、前記基板を熱処理することによって前記金属膜と前記半導体膜とを合金化する工程と、を含むことを特徴とするものである。

このような構成であれば、ｐ型不純物を低濃度に含む低濃度層への所定の不純物（例えば、ヒ素）の進入を防ぐことができ、低濃度層表面のアモルファス化を防止することができる。また、低濃度層表面での半導体膜と金属膜との合金化を防止することができるので、低濃度層に含まれるｐ型不純物が合金膜に吸収されることを防ぐことができる。
従って、低濃度層におけるｐ型不純物の濃度低下を防止することができ、低濃度層におけるｎ型不純物の混入を防ぐことができるので、抵抗体の抵抗値の安定化に寄与することができる。

〔発明３〕発明３の半導体装置の製造方法は、トランジスタ形成領域の基板上にｐチャネルトランジスタを備えると共に、抵抗体形成領域の前記基板上に絶縁膜を介して設けられた抵抗体を備え、前記抵抗体は半導体膜からなり、前記抵抗体の中央部分にはｐ型不純物を低濃度に含む低濃度層を有し、前記中央部分を両側から挟む前記抵抗体の両端部分にはｐ型不純物を高濃度に含む高濃度層を有する、半導体装置の製造方法であって、前記抵抗体形成領域の前記基板上に前記絶縁膜を形成する工程と、前記トランジスタ形成領域の前記基板上にゲート絶縁膜を形成する工程と、前記絶縁膜及び前記ゲート絶縁膜が形成された前記基板上に前記半導体膜を形成する工程と、前記半導体膜をパターニングして、前記トランジスタ形成領域の前記基板上にゲート電極を形成すると共に、前記抵抗体形成領域の前記基板上に前記抵抗体を形成する工程と、前記ゲート電極が形成された前記基板上にレジストパターンを形成し、当該レジストパターンと前記ゲート電極とをマスクに前記基板にｎ型不純物を斜めイオン注入することによって、前記トランジスタ形成領域の前記基板にｈａｌｏ層を形成する工程と、を含み、前記レジストパターンは、前記抵抗体の前記中央部分上の全てと、前記両端部分のうちの前記中央部分と接する隣接部位上とを覆う形状であることを特徴とするものである。

このような構成であれば、ｈａｌｏ層を形成する際に、基板表面の斜め上方から抵抗体の中央部分に向けて進むｎ型不純物はレジストパターンの側面に当たって止められるので、抵抗体の中央部分（即ち、低濃度層となる部分）へのｎ型不純物の進入を防止することができる。従って、低濃度層におけるｎ型不純物の混入を防ぐことができるので、抵抗体の抵抗値の安定化に寄与することができる。

〔発明４〕発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記レジストパターンを第１のレジストパターンとしたとき、前記ゲート電極が形成された前記基板上に第２のレジストパターンを形成し、当該第２のレジストパターンと前記ゲート電極とをマスクに前記基板にｐ型不純物をイオン注入することによって、前記トランジスタ形成領域の前記基板にソース及びドレインを形成する工程を含み、前記第２のレジストパターンは、前記抵抗体の前記中央部分上の全てを覆い、且つ前記両端部分上の全てを露出する形状であることを特徴とするものである。
このような構成であれば、トランジスタ形成領域の基板にソース及びドレインを形成すると同時に、抵抗体の両端部に高濃度層を形成することが可能である。

以下、本発明の実施の形態を図面を参照しながら説明する。
図１（Ａ）〜（Ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。ここでは、ｐｃｈのＭＯＳトランジスタと、導電型がｐ型であるポリシリコン抵抗体（以下、抵抗体）とを同一のシリコン基板１に形成する場合について説明する。

図１（Ａ）では、まず始めにシリコン基板１上に素子分離用のＬＯＣＯＳ膜３を形成する。次に、ＬＯＣＯＳ膜３で覆われていないシリコン基板１に図示しないウェル拡散層を形成し、その上に図示しないゲート絶縁膜を形成する。そして、シリコン基板１上の全体にポリシリコン膜を堆積する。次に、ポリシリコン膜にＢ（ボロン）をイオン注入して、その抵抗値を調整する（即ち、ポリシリコン膜全体にｐ^-層を形成する。）。ここでは、例えばドーズ量が１．０Ｅ＋１３／ｃｍ２、注入エネルギが２０ｋｅＶの条件でＢ⁺（ボロン）をイオン注入して、その抵抗値を高抵抗に設定する。そして、フォトリソグラフィ及びドライエッチングによってポリシリコン膜をパターニングし、トランジスタ形成領域のシリコン基板１上にゲート電極５を形成すると共に、抵抗体形成領域のＬＯＣＯＳ膜３上に抵抗体５１を形成する。

次に、シリコン基板１上の全面にレジストを塗布する。そして、第１のフォトマスクを用いてレジストを露光処理する。第１のフォトマスクは、トランジスタ形成領域の上方を大きく開口すると共に抵抗体５１の両端部分の上方を部分的に開口し、抵抗体５１の中央部分の上方は開口しない形状の遮光パターンを備えたものである。次に、レジストを現像処理して、図１（Ａ）に示すようにシリコン基板１上に第１のレジストパターン７を形成する。この第１のレジストパターン７は、第１のフォトマスクの遮光パターンを転写した形状であり、具体的には図２に示すように、抵抗体５１の中央部分５５の真上全体と、その両端部分５２のうちの中央部分５５と接する隣接部位５２ａの真上とを連続して覆い、抵抗体５１のそれ以外の部分は覆わない（即ち、露出させる）形状となっている。

次に、このレジストパターン７をマスクにｎ型不純物であるＰ⁺（リン）をシリコン基板１表面に向けて斜めイオン注入して、図１（Ａ）に示すように、ＭＯＳトランジスタ１０にｎ型のｈａｌｏ層９を形成する。ここでは、例えばドーズ量が１．０Ｅ＋１３／ｃｍ２、注入エネルギが１００ｋｅＶの条件でＰ⁺をイオン注入する。その後、レジストパターン７をシリコン基板１上から除去する。

図２に示すように、レジストパターン７は、抵抗体５１の中央部分５５の真上全体と、隣接部位５２ａの真上とを連続して覆っているので、シリコン基板１表面の斜め上方から抵抗体５１の中央部分５５に向けて進むＰ⁺はレジストパターン７の側面に当たって止められる。従って、抵抗体５１の中央部分５５へのＰ⁺の進入を防止することができる。
次に、図１（Ａ）に戻って、シリコン基板１上の全面にレジストを塗布する。そして、第２のフォトマスクを用いてレジストを露光処理する。この第２のフォトマスクは、トランジスタ形成領域の上方を大きく開口すると共に抵抗体５１の両端部分の上方を全て開口し、抵抗体５１の中央部分の上方は開口しない形状の遮光パターンを備えたものである。次に、レジストを現像処理して、シリコン基板１上に第２のレジストパターン１１を形成する。この第２のレジストパターン１１は、第２のフォトマスクの遮光パターンを転写した形状であり、具体的には図１（Ｂ）に示すように、抵抗体５１の中央部分５５の真上全体を覆い、抵抗体５１の両端部分５２の真上は覆わない（即ち、露出させる）形状となっている。

次に、図１（Ｂ）に示すように、このレジストパターン１１をマスクに、ｐ型不純物であるＢ⁺をシリコン基板１表面に対してほぼ垂直にイオン注入して、ＭＯＳトランジスタ１０のＳ／Ｄ１３を形成する。ここでは、例えばドーズ量が１．０Ｅ＋１５／ｃｍ２、注入エネルギが１０ｋｅＶの条件でＢ⁺をイオン注入する。また、図１（Ｂ）に示すように、このイオン注入を行う際には、レジストパターン１１下から抵抗体５１の両端部分５２が露出しているので、両端部分５２にもＢ⁺が高濃度に注入される。以下、説明の便宜上から、Ｂ⁺が高濃度に注入された抵抗体の両端部分５２をｐ⁺層５２と呼び、ｐ⁺層５２を形成した後の抵抗体の中央部分をｐ^-層８５と呼ぶ。Ｂ⁺イオン注入を終了した後で、レジストパターンを除去する。

次に、シリコン基板１上にシリコン酸化膜を堆積する。そして、フォトリソグラフィ及びドライエッチングによってシリコン酸化膜をパターニングして、図３に示すように、ｐ^-層５５の真上全体と、両端部分５２のうちの中央部分５５と接する隣接部位５２ａの真上とを連続して覆うプロテクト酸化膜１５を形成する。
次に、図１（Ｃ）に示すように、プロテクト酸化膜１５をマスクに、シリコン基板１表面にＡｓ⁺（ヒ素）をイオン注入して、ＭＯＳトランジスタ１０のＳ／Ｄ１３表面及びゲート電極５表面と、プロテクト酸化膜１５下から露出したｐ⁺層５２の表面とをアモルファス化する。ここでは、例えばドーズ量が１．０Ｅ＋１４／ｃｍ２、注入エネルギが２０ｋｅＶの条件でＡｓ⁺をイオン注入する。Ａｓ⁺を用いる理由は、Ｂ⁺やＰ⁺と比べて原子量が大きくシリコンのアモルファス化を効率良く行うことができるからである。

Ｓ／Ｄ１３表面及びゲート電極５表面と、プロテクト酸化膜１５下から露出したｐ⁺層５２の表面とをアモルファス化した後、シリコン基板１上にＴｉ（チタン）をスパッタする。そして、シリコン基板１をランプアニールしてＴｉシリサイド１７を形成する。図１（Ｃ）以降の工程では、Ｔｉシリサイド１７上に例えばＷ（タングステン）等からなる電極を形成する。

このように、本発明の実施の形態によれば、図３に示すように、抵抗体５１の両端部分（即ち、ｐ⁺層）５２の表面をアモルファス化する際に、抵抗体５１の中央部分（即ち、ｐ^-層）５５はプロテクト酸化膜１５で覆われているので、ｐ^-層５５へのヒ素の進入を防ぐことができ、ｐ^-層５５表面のアモルファス化を防止することができる。また、ｐ^-層５５表面でのＴｉシリサイド１７の形成を防止することができるので、ｐ^-層５５に含まれるＢ（ボロン）がＴｉシリサイド１７に吸収されることを防ぐことができる。

さらに、図２に示したように、ｈａｌｏ層９を形成する際に、シリコン基板１表面の斜め上方から抵抗体５１の中央部分５５に向けて進むＰ⁺（リン）はレジストパターン７の側面に当たって止められるので、中央部分５５へのＰ⁺の進入を防止することができる。
従って、ｐ^-層５５におけるＢ濃度の低下を防止することができ、ｐ^-層５５におけるｎ型不純物の混入を防ぐことができるので、従来の技術と比べて、抵抗体５１の抵抗値をより安定化することができる。

この実施の形態では、シリコン基板１が本発明の「基板」に対応し、ＬＯＣＯＳ膜３が本発明の「絶縁膜」に対応している。また、レジストパターン７が本発明の「（第１の）レジストパターン」に対応し、レジストパターン１１が本発明の「（第２の）レジストパターン」に対応し、プロテクト酸化膜１５が本発明の「ハードマスク」に対応している。さらに、抵抗体５１やゲート電極５を構成するポリシリコン膜が本発明の「半導体膜」に対応し、Ｔｉ（チタン）が本発明の「金属膜」に対応している。

なお、上記の実施の形態では、第１のレジストパターン７をマスクにシリコン基板１にＰ⁺（ヒ素）を斜めイオン注入して、ｈａｌｏ層９を形成することについて説明した。図２に示したように、第１のレジストパターン７は、抵抗体５１の中央部分５５の真上全体と隣接部位５２ａの真上とを連続して覆い、抵抗体５１のそれ以外の部分は覆わない（即ち、露出させる）形状となっていたので、中央部分５５へのＰ⁺の進入を防止することができた。

しかしながら、ｈａｌｏ層９を形成する際に使用するレジストパターン７の形状は、これに限られることはない。例えば、図４に示すように、ｈａｌｏ層９を形成する際に使用するレジストパターン７は、トランジスタ形成領域の上方を大きく開口すると共に、抵抗体５１の上方全てを覆う形状であっても良い。
このような構成であっても、ｈａｌｏ層９を形成する際に、シリコン基板１表面の斜め上方から抵抗体５１の中央部分に向けて進むＰ⁺（リン）はレジストパターンによって止められるので、中央部分へのＰ⁺の進入を防止することができる。

実施の形態に係る半導体装置の製造方法を示す図。レジストパターン７と抵抗体５１との重ね合わせ例を示す図。図１（Ｃ）に示した半導体装置の要部Ｅを拡大した図。レジストパターン７の他の例を示す図。従来例に係る半導体装置の製造方法を示す図。図５（Ｃ）に示した半導体装置の要部Ｅ´を拡大した図。

符号の説明

１シリコン基板、３ＬＯＣＯＳ膜、５ゲート電極、７，１１レジストパターン、９ｈａｌｏ層、１３Ｓ／Ｄ、１５プロテクト酸化膜、１７Ｔｉシリサイド、５１抵抗体、５２両端部分（ｐ⁺層）、５２ａ隣接部位、５５中央部分（ｐ^-層）

Claims

トランジスタ形成領域の基板上にｐチャネルトランジスタを備えると共に、抵抗体形成領域の前記基板上に絶縁膜を介して設けられた抵抗体を備え、前記抵抗体は半導体膜からなり、
前記抵抗体の中央部分にはｐ型不純物を低濃度に含む低濃度層を有し、前記中央部分を両側から挟む前記抵抗体の両端部分にはｐ型不純物を高濃度に含む高濃度層を有する、半導体装置の製造方法であって、
前記抵抗体形成領域の前記基板上に前記絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記基板上にゲート絶縁膜を形成する工程と、
前記絶縁膜及び前記ゲート絶縁膜が形成された前記基板上に前記半導体膜を形成する工程と、
前記半導体膜をパターニングして、前記トランジスタ形成領域の前記基板上にゲート電極を形成すると共に、前記抵抗体形成領域の前記基板上に前記抵抗体を形成する工程と、
前記ゲート電極が形成された前記基板上にレジストパターンを形成し、当該レジストパターンと前記ゲート電極とをマスクに前記基板にｎ型不純物を斜めイオン注入することによって、前記トランジスタ形成領域の前記基板にｈａｌｏ層を形成する工程と、
前記抵抗体に前記低濃度層と前記高濃度層とを形成した後で、前記抵抗体上にハードマスクを形成して、前記低濃度層を有する前記中央部分上の全てと、前記高濃度層を有する前記両端部分のうちの前記中央部分と接する隣接部位上とを覆う工程と、
前記ハードマスクをマスクに前記基板に向けて所定の不純物をイオン注入することによって、前記ハードマスク下から露出している前記両端部分の表面をアモルファス化する工程と、
前記ハードマスクを前記抵抗体上に残したまま前記基板上に金属膜を形成する工程と、
前記基板を熱処理することによって前記金属膜と前記半導体膜とを合金化する工程と、を含み、
前記レジストパターンは、前記抵抗体の前記中央部分上の全てと、前記両端部分の前記隣接部位上とを覆う形状であることを特徴とする半導体装置の製造方法。
トランジスタ形成領域の基板上にｐチャネルトランジスタを備えると共に、抵抗体形成領域の前記基板上に絶縁膜を介して設けられた抵抗体を備え、前記抵抗体は半導体膜からなり、
前記抵抗体の中央部分にはｐ型不純物を低濃度に含む低濃度層を有し、前記中央部分を両側から挟む前記抵抗体の両端部分にはｐ型不純物を高濃度に含む高濃度層を有する、半導体装置の製造方法であって、
前記抵抗体形成領域の前記基板上に前記絶縁膜を形成する工程と、
前記トランジスタ形成領域の前記基板上にゲート絶縁膜を形成する工程と、
前記絶縁膜及び前記ゲート絶縁膜が形成された前記基板上に前記半導体膜を形成する工程と、
前記半導体膜をパターニングして、前記トランジスタ形成領域の前記基板上にゲート電極を形成すると共に、前記抵抗体形成領域の前記基板上に前記抵抗体を形成する工程と、
前記ゲート電極が形成された前記基板上にレジストパターンを形成し、当該レジストパターンと前記ゲート電極とをマスクに前記基板にｎ型不純物を斜めイオン注入することによって、前記トランジスタ形成領域の前記基板にｈａｌｏ層を形成する工程と、を含み、
前記レジストパターンは、前記抵抗体の前記中央部分上の全てと、前記両端部分のうちの前記中央部分と接する隣接部位上とを覆う形状であることを特徴とする半導体装置の製造方法。
前記レジストパターンを第１のレジストパターンとしたとき、
前記ゲート電極が形成された前記基板上に第２のレジストパターンを形成し、当該第２のレジストパターンと前記ゲート電極とをマスクに前記基板にｐ型不純物をイオン注入することによって、前記トランジスタ形成領域の前記基板にソース及びドレインを形成する工程を含み、
前記第２のレジストパターンは、
前記抵抗体の前記中央部分上の全てを覆い、且つ前記両端部分上の全てを露出する形状であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。