DE102019111297A1 - Halbleiter-Bauelement und Verfahren - Google Patents

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Abstract

Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer Finne, die sich von einem Substrat erstreckt, wobei die Finne nach dem Herstellen eine erste Breite und eine erste Höhe hat; Herstellen eines Dummy-Gatestapels über einem Kanalbereich der Finne; Aufwachsen eines epitaxialen Source-/Drains in der Finne benachbart zu dem Kanalbereich; und nach dem Aufwachsen des epitaxialen Source-/Drains Ersetzen des Dummy-Gatestapels durch einen Metall-Gatestapel, wobei der Kanalbereich der Finne vor dem Ersetzen die erste Breite und die erste Höhe hat und nach dem Ersetzen eine zweite Breite und eine zweite Höhe hat, wobei die zweite Breite kleiner als die erste Breite ist und die zweite Höhe kleiner als die erste Höhe ist.

Description

  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie etwa Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel für einen FinFET in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen.
    • Die 2, 3, 4 und 5 sind dreidimensionale Darstellungen von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen.
    • Die 6A, 6B, 7A, 7B, 8A, 8B, 8C, 8D, 9A, 9B, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 15A und 15B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 16, 17, 18, 19A, 19B, 19C, 20 und 21 zeigen weitere Aspekte von FinFETs und der Herstellung von FinFETs, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen werden Finnen-Feldeffekttransistoren (FinFETs) aus Finnen (z. B. Halbleiterstreifen) in einem Gate-zuletzt-Prozess hergestellt. Die Finnen werden in einem Finnen-Trimmprozess getrimmt, wodurch die Gate-Steuerung der resultierenden FinFETs verbessert werden kann und der Kurzkanaleffekt (SCE) bei den resultierenden FinFETs reduziert werden kann. Der Finnen-Trimmprozess wird jedoch verschoben, bis Source-/Drain-Bereiche hergestellt worden sind. Insbesondere wird der Finnen-Trimmprozess durchgeführt, nachdem Dummy-Gatestapel entfernt worden sind und bevor Ersatz-Gate-Stapel hergestellt werden. Durch Verschieben des Finnen-Trimmprozesses ist eine größere Finnen-Oberfläche während des epitaxialen Aufwachsprozesses zum Herstellen der Source-/Drain-Bereiche verfügbar. Außerdem kann durch Durchführen des Finnen-Trimmprozesses nach der Herstellung der Source-/Drain-Bereiche ein vertikaler Abstand zwischen Kanalbereichen der FinFETs und ihren Source-/Drain-Bereichen reduziert werden, sodass Stromeinschnürungseffekte in den FinFETs verringert werden können. Dadurch kann die Leistung der resultierenden FinFETs bei einigen Anwendungen (z. B. Gleichstrom-Anwendungen, Ringoszillator-Anwendungen usw.) verbessert werden.
  • 1 zeigt ein Beispiel für vereinfachte FinFETs in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen. Einige weitere Strukturelemente der FinFETs (die später erörtert werden) sind der Übersichtlichkeit halber weggelassen. Die dargestellten FinFETs können so elektrisch verbunden werden, dass sie zum Beispiel wie ein einziger Transistor oder wie mehrere Transistoren, z. B. zwei Transistoren, funktionieren.
  • Die FinFETs weisen Finnen 52 auf, die sich von einem Substrat 50 erstrecken. Über dem Substrat 50 sind Isolationsbereiche 54 angeordnet, und die Finnen 52 stehen über und zwischen benachbarten Isolationsbereichen 54 über. Obwohl die Isolationsbereiche 54 als Bereiche beschrieben/dargestellt sind, die von dem Substrat 50 getrennt sind, kann der hier verwendete Begriff „Substrat“ zum Bezeichnen nur des Halbleitersubstrats oder eines Halbleitersubstrat mit Isolationsbereichen verwendet werden. Und obwohl die Finnen 52 als ein einziges zusammenhängendes Material des Substrats 50 dargestellt sind, können die Finnen 52 und/oder das Substrat 50 ein einziges Material oder eine Mehrzahl von Materialien aufweisen. Hierbei bezeichnen die Finnen 52 Teile, die sich zwischen den benachbarten Isolationsbereichen 54 erstrecken.
  • Entlang Seitenwänden und über Oberseiten der Finnen 52 sind Gatedielektrika 86 angeordnet, und über den Gatedielektrika 86 sind Gate-Elektroden 88 angeordnet. Auf gegenüberliegenden Seiten der Finnen 52 in Bezug zu den Gatedielektrika 86 und den Gate-Elektroden 88 sind Source-/Drain-Bereiche 82 angeordnet. Bei Ausführungsformen, bei denen mehrere Transistoren hergestellt werden, können die Source-/Drain-Bereiche 82 von verschiedenen Transistoren gemeinsam genutzt werden. Bei Ausführungsformen, bei denen nur ein Transistor aus mehreren Finnen 52 hergestellt wird, können benachbarte Source-/Drain-Bereiche 82 elektrisch verbunden werden, zum Beispiel durch Verschmelzen der Source-/Drain-Bereiche 82 durch epitaxiales Aufwachsen oder durch Verbinden der Source-/Drain-Bereiche 82 mit dem gleichen Source-/Drain-Kontakt.
  • 1 zeigt außerdem mehrere Referenzquerschnitte. Ein Querschnitt A - A verläuft entlang einer Längsachse einer Gate-Elektrode 88 und in einer Richtung, die zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den Source-/Drain-Bereichen 82 ist. Ein Querschnitt B - B ist senkrecht zu dem Querschnitt A - A und verläuft entlang einer Längsachse einer Finne 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source-/Drain-Bereichen 82. Ein Querschnitt C - C ist parallel zu dem Querschnitt A - A und verläuft durch die Source-/Drain-Bereiche 82. Nachfolgende Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Die 2, 3, 4 und 5 sind dreidimensionale Darstellungen von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen.
  • In 2 wird das Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massiver Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann ist. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, meistens einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Das Substrat 50 weist einen Bereich 50N und einen Bereich 50P auf. Der Bereich 50N kann zum Herstellen von n-Bauelementen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, verwendet werden. Der Bereich 50P kann zum Herstellen von p-Bauelementen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, verwendet werden. Der Bereich 50N kann von dem Bereich 50P physisch getrennt sein, und zwischen dem Bereich 50N und dem Bereich 50P können beliebig viele Bauelementstrukturen (z. B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) angeordnet sein.
  • In 3 werden Finnen 52 in dem Substrat 50 hergestellt. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 hergestellt werden. Die Ätzung kann mit jedem geeigneten Ätzverfahren durchgeführt werden, wie etwa reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen oder einer Kombination davon. Die Ätzung kann anisotrop sein.
  • Die Finnen 52 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 52 mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen verwendet werden.
  • In 4 werden STI-Bereiche 54 (STI: flache Grabenisolation) über dem Substrat 50 und zwischen benachbarten Finnen 52 hergestellt. Als ein Beispiel zum Herstellen der STI-Bereiche 54 wird ein Isoliermaterial über der Zwischenstruktur abgeschieden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten zum Umwandeln in ein anderes Material, wie etwa ein Oxid) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, verwendet werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nachdem das Isoliermaterial abgeschieden worden ist, kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial so abgeschieden, dass überschüssiges Isoliermaterial die Finnen 52 bedeckt. Obwohl das Isoliermaterial als nur eine Schicht dargestellt ist, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zunächst ein Belag (nicht dargestellt) entlang einer Oberfläche des Substrats 50 und der Finnen 52 hergestellt werden. Anschließend kann ein Füllmaterial, wie etwa eines der vorgenannten, über dem Belag abgeschieden werden.
  • Dann wird ein Entfernungsprozess an dem Isoliermaterial durchgeführt, um überschüssiges Isoliermaterial über den Finnen 52 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Durch den Planarisierungsprozess werden die Finnen 52 freigelegt, sodass Oberseiten der Finnen 52 und des Isoliermaterials nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • Dann wird das Isoliermaterial ausgespart, um die STI-Bereiche 54 herzustellen. Das Isoliermaterial wird so ausgespart, dass obere Teile der Finnen 52 in dem Bereich 50N und in dem Bereich 50P zwischen benachbarten STI-Bereichen 54 herausragen. Die oberen Teile der Finnen 52 haben nach dem Aussparen eine Breite W, und eine Höhe H1. Die Breite W1 und die Höhe H1 sind die ungetrimmte Breite bzw. Höhe der Finnen 52 und werden später während eines Finnen-Trimmprozesses (der später erörtert wird) reduziert. Außerdem können die Oberseiten der STI-Bereiche 54 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa „Dishing“) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 54 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 54 können mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem Ätzprozess, der für das Isoliermaterial selektiv ist (der z. B. das Isoliermaterial mit einer höheren Geschwindigkeit als das Material der Finnen 52 ätzt). Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess zum Beispiel unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) verwendet werden.
  • Das Verfahren, das vorstehend beschrieben worden ist, ist nur ein Beispiel dafür, wie die Finnen 52 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 52 mit einem epitaxialen Aufwachsprozess hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und durch die dielektrische Schicht können Gräben geätzt werden, um das darunter befindliche Substrat 50 freizulegen. In den Gräben können homoepitaxiale Strukturen epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 52 zu bilden. Außerdem können bei einigen Ausführungsformen heteroepitaxiale Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können nach dem Planarisieren des Isoliermaterials der STI-Bereiche 54 mit den Finnen 52 die Finnen 52 ausgespart werden, und ein Material, das von dem der Finnen 52 verschieden ist, kann epitaxial über den ausgesparten Finnen 52 aufgewachsen werden. Bei diesen Ausführungsformen weisen die Finnen 52 das ausgesparte Material sowie das epitaxial aufgewachsene Material auf, das über dem ausgesparten Material angeordnet ist. Bei einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden. Dann können heteroepitaxiale Strukturen unter Verwendung eines Materials, das von dem des Substrats 50 verschieden ist, epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 52 zu bilden. Bei einigen Ausführungsformen, bei denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, sodass vorherige und nachfolgende Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • Darüber hinaus kann es vorteilhaft sein, ein Material in dem Bereich 50N (z. B. einem NMOS-Bereich) epitaxial aufzuwachsen, das von dem Material in dem Bereich 50P (z. B. einem PMOS-Bereich) verschieden ist. Bei verschiedenen Ausführungsformen können obere Teile der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen bestehen. Materialien, die zum Herstellen des III-V-Verbindungshalbleiters verwendet werden können, sind zum Beispiel InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Außerdem können geeignete Wannen (nicht dargestellt) in den Finnen 52 und/oder dem Substrat 50 erzeugt werden. Bei einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50N erzeugt werden, und eine n-Wanne kann in dem Bereich 50P erzeugt werden. Bei einigen Ausführungsformen werden eine p-Wanne und eine n-Wanne in beiden Bereichen 50N und 50P erzeugt.
  • Bei den Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Fotoresists oder anderer Masken (nicht dargestellt) realisiert werden. Zum Beispiel kann ein Fotoresist über den Finnen 52 und den STI-Bereichen 54 in dem Bereich 50N hergestellt werden. Das Fotoresist wird strukturiert, um den Bereich 50P des Substrats 50, wie etwa einen PMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem Bereich 50P durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass n-Dotierungsstoffe in den Bereich 50N, wie etwa einen NMOS-Bereich, implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die in dem Bereich mit einer Konzentration von gleich oder kleiner als 1018 cm-3, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3, implantiert werden. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt.
  • Nach der Implantation des Bereichs 50P wird ein Fotoresist über den Finnen 52 und den STI-Bereichen 54 in dem Bereich 50P hergestellt. Das Fotoresist wird strukturiert, um den Bereich 50N des Substrats 50, wie etwa den NMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem p-Dotierungsstoff in dem Bereich 50N durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass p-Dotierungsstoffe in den Bereich 50P, wie etwa den PMOS-Bereich, implantiert werden. Die p-Dotierungsstoffe können Bor, BF2, Indium oder dergleichen sein, die in dem Bereich mit einer Konzentration von gleich oder kleiner als 1018 cm-3, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3, implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt werden.
  • Nach der Implantation des Bereichs 50N und des Bereichs 50P kann ein Temperprozess durchgeführt werden, um die implantierten p- und/oder n-Dotierungsstoffe zu aktivieren. Bei einigen Ausführungsformen können die aufgewachsenen Materialien der epitaxialen Finnen in situ während des Aufwachsens dotiert werden, sodass die Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • In 5 wird eine dielektrische Dummy-Schicht 60 auf den Finnen 52 hergestellt. Die dielektrische Dummy-Schicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen aufweisen und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Über der dielektrischen Dummy-Schicht 60 wird eine Dummy-Gate-Schicht 62 hergestellt, und über der Dummy-Gate-Schicht 62 wird eine Maskenschicht 64 hergestellt. Die Dummy-Gate-Schicht 62 kann über der dielektrischen Dummy-Schicht 60 abgeschieden werden und anschließend zum Beispiel mit einer CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges Material aufweisen, das aus der Gruppe amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle gewählt ist. Die Dummy-Gate-Schicht 62 kann durch physikalische Aufdampfung (PVD), CVD, Sputtern oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien bestehen, die gegenüber der Ätzung von Isolationsbereichen eine hohe Ätzselektivität haben. Die Maskenschicht 64 kann zum Beispiel SiN, SiON oder dergleichen aufweisen. In diesem Beispiel werden nur eine dielektrische Dummy-Schicht 60, nur eine Dummy-Gate-Schicht 62 und nur eine Maskenschicht 64 über die Bereiche 50N und 50P hinweg hergestellt, sodass sie die STI-Bereiche 54 bedecken. Es ist zu beachten, dass die Schichten nur zur Erläuterung dargestellt sind. Bei einigen Ausführungsformen ist die dielektrische Dummy-Schicht 60 keine zusammenhängende Schicht, sondern sie kann so hergestellt werden, dass sie nur die Finnen 52 bedeckt.
  • Die 6A bis 15B zeigen Schnittansichten von weiteren Zwischenstufen beim Herstellen von FinFETs, gemäß einigen Ausführungsformen. Die 6A, 7A, 8A, 9A, 10A, 11A, 12A, 14A und 15A sind entlang dem Referenzquerschnitt A - A dargestellt, der in 1 gezeigt ist. Die 6B, 7B, 8B, 9B, 10B, 11B, 12B, 14B und 15B sind entlang dem Referenzquerschnitt B - B dargestellt, der in 1 gezeigt ist, und sie zeigen nur Strukturelemente in beiden Bereichen 50N und 50P. Zum Beispiel können die in diesen Figuren gezeigten Strukturen sowohl für den Bereich 50N als auch für den Bereich 50P verwendet werden. Unterschiede (falls vorhanden) zwischen den Strukturen des Bereichs 50N und des Bereichs 50P werden in dem Text zu jeder Figur beschrieben. Die 8C und 8D sind entlang dem in 1 gezeigten Referenzquerschnitt C - C dargestellt.
  • In den 6A und 6B wird die Maskenschicht 64 mit geeigneten fotolithografischen und Ätzverfahren strukturiert, um Masken 74 herzustellen. Die Struktur der Masken 74 wird dann auf die dielektrische Dummy-Schicht 60 übertragen, um Dummy-Gate-Dielektrika 70 herzustellen. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 56 der Finnen 52. Die Struktur der Masken 74 kann zum physischen Trennen jedes der Dummy-Gates 72 von benachbarten Dummy-Gates verwendet werden. Die Dummy-Gates 72 können außerdem eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der Finnen 52 ist.
  • Die dielektrische Dummy-Schicht 60 und die Finnen 52 haben eine hohe Ätzselektivität gegenüber den Ätzprozessen zum Strukturieren der Dummy-Gates 72 und der Dummy-Gate-Dielektrika 70. Es kann zwar etwas Material der Finnen 52 während des Ätzens entfernt werden, aber die entfernte Menge kann gering sein. Zum Beispiel erfahren bei einigen Ausführungsformen freiliegende Teile der Finnen 52 einen Höhenverlust von DL . Daher können freiliegende Flächen der Finnen 52 unter den Dummy-Gate-Dielektrika 70 ausgespart werden.
  • In den 7A und 7B wird eine Gate-Abstandshalterschicht 76 durch konformes Abscheiden eines Isoliermaterials auf freiliegenden Flächen der Dummy-Gates 72, der Masken 74, der STI-Bereiche 54 und/oder der Finnen 52 hergestellt. Das Isoliermaterial kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid, einer Kombination davon oder dergleichen bestehen. Bei einigen Ausführungsformen weist die Gate-Abstandshalterschicht 76 mehrere Teilschichten auf. Zum Beispiel kann eine erste Teilschicht (die gelegentlich auch als eine Gate-Dichtungsabstandshalterschicht bezeichnet wird) durch eine thermische Oxidation oder eine Abscheidung hergestellt werden, und eine zweite Teilschicht (die gelegentlich auch als eine Haupt-Gate-Abstandshalterschicht bezeichnet wird) kann konform auf der ersten Teilschicht abgeschieden werden. Auf Grund des Höhenverlusts, den die Finnen 52 erfahren, haben die Finnen 52 konkave Oberseiten zwischen den Dummy-Gates 72. Teile der Gate-Abstandshalterschicht 76, die über den Finnen 52 verlaufen, haben ebenfalls eine konkave Form.
  • Nach der Herstellung der Gate-Abstandshalterschicht 76 können Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) 84 in den Finnen 52 durchgeführt werden. Bei den Ausführungsformen mit unterschiedlichen Bauelementtypen kann ähnlich wie bei den vorstehend erörterten Implantationen eine Maske, wie etwa ein Fotoresist, über dem Bereich 50N hergestellt werden, während der Bereich 50P freiliegt, und Dotierungsstoffe einer entsprechenden Dotierungsart (z. B. p-leitend) können in die freiliegenden Finnen 52 in dem Bereich 50P implantiert werden. Anschließend kann die Maske entfernt werden. Dann kann eine Maske, wie etwa ein Fotoresist, über dem Bereich 50P hergestellt werden, während der Bereich 50N freiliegt, und Dotierungsstoffe einer entsprechenden Dotierungsart (z. B. n-leitend) können in die freiliegenden Finnen 52 in dem Bereich 50N implantiert werden. Anschließend kann die Maske entfernt werden. Die n-Dotierungsstoffe können irgendwelche der vorstehend erörterten n-Dotierungsstoffe sein, und die p-Dotierungsstoffe können irgendwelche der vorstehend erörterten p-Dotierungsstoffe sein. Die LDD-Bereiche 84 können eine Dotierungskonzentration von etwa 1015 cm-3 bis etwa 1016 cm-3 haben. Die implantierten Dotierungsstoffe können mit einem Temperprozess aktiviert werden. Auf Grund des Höhenverlusts, den die Finnen 52 erfahren haben, haben die Finnen 52 konkave Oberseiten zwischen den Dummy-Gates 72. Die LDD-Bereiche 84 können ebenfalls konkave Oberseiten haben.
  • In den 8A und 8B werden epitaxiale Source-/Drain-Bereiche 82 in den Finnen 52 hergestellt, um eine mechanische Spannung in den jeweiligen Kanalbereichen 56 aufzubringen, sodass die Leistung verbessert wird. Die epitaxialen Source-/Drain-Bereiche 82 werden so in den Finnen 52 hergestellt, dass sich jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 82 befindet. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 in die Finnen 52 hinein reichen und außerdem durch sie hindurchgehen. Bei einigen Ausführungsformen wird die Gate-Abstandshalterschicht 76 zum Trennen der epitaxialen Source-/Drain-Bereiche 82 mit einem geeigneten seitlichen Abstand von den Dummy-Gates 72 verwendet, sodass die epitaxialen Source-/Drain-Bereiche 82 später hergestellte Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N, z. B. dem NMOS-Bereich, können durch Maskieren des Bereichs 50P, z. B. des PMOS-Bereichs, und durch Ätzen von Source-/Drain-Bereichen der Finnen 52 in dem Bereich 50N hergestellt werden, um Aussparungen zu erzeugen. Die Aussparungen werden mit geeigneten Ätzverfahren erzeugt, und zum Beispiel wird eine anisotrope Ätzung mit einer (oder ohne eine) Maskenschicht (nicht dargestellt) durchgeführt. Die Aussparungen erstrecken sich durch die Gate-Abstandshalterschicht 76, durch die Maskenschicht (falls vorhanden) und in die Finnen 52 hinein. Durch die Ätzung der Aussparungen werden auch einige Teile der Gate-Abstandshalterschicht 76 entfernt, wie etwa Teile, die sich über den Dummy-Gates 72 befinden. Verbliebene Teile der Gate-Abstandshalterschicht 76 in dem Bereich 50N bilden Gate-Abstandshalter 84. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N werden epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können jedes geeignete Material aufweisen, wie etwa ein Material, das für n-FinFETs geeignet ist. Wenn die Finne 52 zum Beispiel aus Silizium besteht, können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N Materialien aufweisen, die eine Zugspannung in den Kanalbereich 56 eintragen, wie etwa Silizium, SiC, SiCP, SiP oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50N können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 52 erhaben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P, z. B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50N, z. B. des NMOS-Bereichs, und durch Ätzen von Source-/Drain-Bereichen der Finnen 52 in dem Bereich 50P hergestellt werden, um Aussparungen zu erzeugen. Die Aussparungen werden mit geeigneten Ätzverfahren erzeugt, und zum Beispiel wird eine anisotrope Ätzung mit einer (oder ohne eine) Maskenschicht (nicht dargestellt) durchgeführt. Die Aussparungen erstrecken sich durch die Gate-Abstandshalterschicht 76, durch die Maskenschicht (falls vorhanden) und in die Finnen 52 hinein. Durch die Ätzung der Aussparungen werden auch einige Teile der Gate-Abstandshalterschicht 76 entfernt, wie etwa Teile, die sich über den Dummy-Gates 72 befinden. Verbliebene Teile der Gate-Abstandshalterschicht 76 in dem Bereich 50P bilden Gate-Abstandshalter 84. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P werden epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können jedes geeignete Material aufweisen, wie etwa ein Material, das für p-FinFETs geeignet ist. Wenn die Finne 52 zum Beispiel aus Silizium besteht, können die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P Materialien aufweisen, die eine Druckspannung in den Kanalbereich 56 eintragen, wie etwa SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 82 in dem Bereich 50P können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 52 erhaben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 82 und/oder die Finnen 52 können, ähnlich wie bei dem vorstehend erörterten Prozess zum Herstellen von leicht dotierten Source-/Drain-Bereichen, mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, und sie können anschließend getempert werden. Die Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n- und/oder p-Dotierungsstoffe für die Source-/Drain-Bereiche können diejenigen sein, die vorstehend erörtert worden sind. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 während des Aufwachsens in situ dotiert werden.
  • Durch die Epitaxieprozesse, die zum Herstellen der Source-/Drain-Bereiche 82 in dem Bereich 50N und dem Bereich 50P verwendet werden, haben Oberseiten der epitaxialen Source-/Drain-Bereiche Abschrägungen, die seitlich nach außen über Seitenwände der Finnen 52 überstehen. Bei einigen Ausführungsformen bewirken diese Abschrägungen, dass benachbarte Source-/Drain-Bereiche 82 des gleichen FinFET miteinander verschmelzen, wie in 8C gezeigt ist. Bei anderen Ausführungsformen bleiben benachbarte epitaxiale Source-/Drain-Bereiche 82 nach der Beendigung des Epitaxieprozesses getrennt, wie in 8D gezeigt ist.
  • In den 9A und 9B wird ein erstes Zwischenschicht-Dielektrikum (ILD) 88 über der Zwischenstruktur abgeschieden. Das erste ILD 88 kann aus einem dielektrischen Material bestehen und kann mit einem geeigneten Verfahren wie CVD, plasmaunterstützte CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen sein. Andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, können ebenfalls verwendet werden. Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 86 zwischen dem ersten ILD 88 und den epitaxialen Source-/Drain-Bereichen 82, den Masken 74 und den Gate-Abstandshaltern 84 angeordnet. Die CESL 86 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen aufweisen, das eine andere Ätzrate als das Material des darüber befindlichen ersten ILD 88 hat.
  • In den 10A und 10B kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ersten ILD 88 auf gleiche Höhe mit den Oberseiten der Dummy-Gates 72 oder der Masken 74 zu bringen. Bei dem Planarisierungsprozess können auch die Masken 74 auf den Dummy-Gates 72 sowie Teile der Gate-Abstandshalter 84 entlang Seitenwänden der Masken 74 entfernt werden. Nach dem Planarisierungsprozess sind Oberseiten der Dummy-Gates 72, der Gate-Abstandshalter 84 und des ersten ILD 88 auf gleicher Höhe. Daher werden die Oberseiten der Dummy-Gates 72 durch das erste ILD 88 freigelegt. Bei einigen Ausführungsformen können die Masken 74 bestehen bleiben, und in diesem Fall wird bei dem Planarisierungsprozess die Oberseite des ersten ILD 88 auf gleiche Höhe mit den Oberseiten der Masken 74 gebracht.
  • In den 11A und 11B werden die Dummy-Gate-Dielektrika 70, die Dummy-Gates 72 und, falls vorhanden, die Masken 74 in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen 90 entstehen. 11C ist eine Schnittansicht, die entlang dem Referenzquerschnitt 11C - 11C dargestellt ist und in Verbindung mit den 11A und 11B beschrieben wird. Die Dummy-Gate-Dielektrika 70 in den Aussparungen 90 können ebenfalls entfernt werden. Bei einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt, und die Dummy-Gate-Dielektrika 70 bleiben bestehen und werden von den Aussparungen 90 freigelegt. Bei einigen Ausführungsformen werden die Dummy-Gate-Dielektrika 70 aus den Aussparungen 90 in einem ersten Bereich eines Dies (z. B. in einem Kern-Logikbereich) entfernt, und sie bleiben in den Aussparungen 90 in einem zweiten Bereich des Dies (z. B. in einem Eingangs-/Ausgangsbereich) bestehen. Jede Aussparung 90 legt einen Kanalbereich 56 einer jeweiligen Finne 52 frei. Die Kanalbereiche 56 sind jeweils zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 82 angeordnet. Bei einigen Ausführungsformen umfassen der eine oder die mehreren Ätzschritte einen ersten Ätzprozess zum Entfernen der Dummy-Gates 72 und einen zweiten Ätzprozesses zum Entfernen der Dummy-Gate-Dielektrika 70. Bei einigen Ausführungsformen ist der erste Ätzprozess ein anisotroper Trockenätzprozess. Zum Beispiel kann der erste Ätzprozess ein Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase sein, die die Dummy-Gates 72 selektiv ätzen, ohne das erste ILD 88 oder die Gate-Abstandshalter 84 zu ätzen. Bei einigen Ausführungsformen ist der zweite Ätzprozess ein Trocken- oder Nassätzprozess, der anisotrop sein kann. Während des Entfernens können die Dummy-Gate-Dielektrika 70 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden.
  • Wie vorstehend dargelegt worden ist, haben die Finnen 52 eine ungetrimmte Breite W1 , und die Dummy-Gate-Dielektrika 70 werden als Ätzstoppschichten verwendet, wenn die Dummy-Gates 72 geätzt werden. Außerdem werden bei einigen Ausführungsformen Finnen-Trimmprozesse vor dem Entfernen der Dummy-Gate-Dielektrika 70 weggelassen. Daher behalten die Finnen 52 (mit den LDD-Bereichen 80) die ungetrimmte Breite W1 und die ungetrimmte Höhe H1 nach dem Entfernen der Dummy-Gate-Dielektrika 70 bei.
  • In den 12A und 12B wird ein Finnen-Trimmprozess 92 durchgeführt, um die Breite und Höhe der freiliegenden Teile der Finnen 52 zu reduzieren. 12C ist eine Schnittansicht, die entlang einem Referenzquerschnitt 12C - 12C dargestellt ist, und sie wird in Verbindung mit den 12A und 12B beschrieben. Während des Finnen-Trimmprozesses 92 werden die freiliegenden Kanalbereiche 56 der Finnen 52 geätzt. Insbesondere ist der Finnen-Trimmprozess 92 für die Kanalbereiche 56 der Finnen 52, z. B. für das undotierte Material der Finnen 52, selektiv. Daher können die LDD-Bereiche 80 nach dem Finnen-Trimmprozess 92 ihre ungetrimmte Breite W1 weitgehend beibehalten. Das Trimmen der Finnen 52 kann dazu beitragen, die Gate-Steuerung der resultierenden FinFETs zu verbessern und den Kurzkanaleffekt (SCE) in den resultierenden FinFETs zu verringern.
  • Bei einigen Ausführungsformen umfasst der Finnen-Trimmprozess 92 das Durchführen mehrerer Oxidations- und Ätzzyklen. Jeder Zyklus kann selbstbeschränkend sein. Zum Beispiel kann während jedes Oxidationszyklus der gleiche Betrag der Finnen 52 oxidiert werden, und während jedes Ätzzyklus können nur die oxidierten Teile der Finnen 52 entfernt werden. Die Oxidations- und Ätzzyklen werden so lange wiederholt, bis ein gewünschter Betrag von den Kanalbereichen 56 der Finnen 52 getrimmt ist. Die Oxidations- und Ätzzyklen können zum Beispiel mit einer festgelegten Häufigkeit zyklisch wiederholt werden. Die Oxidation kann mit einem geeigneten Oxidationsprozess realisiert werden, wie etwa durch systemeigene Oxidation, thermische Oxidation, schnelle thermische Oxidation (RTO), chemische Oxidation, ISSG-Oxidation (In-situ-Oxidation durch Dampferzeugung) oder dergleichen. Zum Beispiel kann eine thermische Oxidation, wie etwa schnelles thermisches Tempern (RTA), in einer sauerstoffhaltigen Umgebung durchgeführt werden. Die Temperatur und die Zeitdauer können den Umfang der Oxidation bestimmen, wobei höhere Temperaturen und längere Zeitdauern dazu führen, dass ein größerer Betrag der Finnen 52 oxidiert wird. Es können auch andere Oxidationsprozesse oder eine Kombination davon durchgeführt werden. Zum Beispiel kann eine chemische Oxidation durchgeführt werden, bei der die Finnen 52 mit einem nasschemischen Oxidationsmittel, wie etwa Wasser, behandelt werden. Das Wasser kann dadurch bereitgestellt werden, dass ein Trägergas durch vollentsalztes Wasser, das nahe dem Siedepunkt gehalten wird, hindurchperlen gelassen wird und die Finnen 52 mit dem gesättigten Wasserdampf behandelt werden. Die Ätzung kann mit einem geeigneten Ätzprozess erfolgen, wie etwa Nassätzung, Trockenätzung oder einer Kombination davon. Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess zum Beispiel unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) verwendet werden.
  • Bei einigen Ausführungsformen umfasst der Finnen-Trimmprozess 92 das Durchführen eines oder mehrerer Ätzprozesse. Der eine oder die mehreren Ätzprozesse werden zeitlich abgestimmt und über eine festgelegte Zeitspanne durchgeführt. Der eine oder die mehreren Ätzprozesse können einen Trockenätzprozess (z. B. Plasmaätzprozess), einen Nassätzprozess oder eine Kombination davon umfassen und können für das undotierte Material der Finnen 52 (z. B. Silizium) selektiv sein. Für einen Plasmaätzprozess kann ein Fluorkohlenwasserstoff(CxFy)-Gas, ein Fluorchlorkohlenwasserstoff(CxClyFz)-Gas, ein Kohlenstoffchlorid(CxCly)-Gas oder dergleichen oder eine Kombination davon verwendet werden. Für einen Nassätzprozess können eine oder mehrere Lösungen aus der Gruppe reine Standardlösung 1 (SC1), reine Standardlösung 2 (SC2), Schwefelsäure-Wasserstoffperoxid-Mischung (SPM), verdünnte Fluorwasserstoffsäure (dHF-Säure), Wasserstoffperoxid (H2O2), Pufferoxid-Ätzlösung (BOE-Lösung), Chlorwasserstoffsäure (HCl) oder dergleichen oder eine Kombination davon verwendet werden.
  • Nach dem Finnen-Trimmprozess 92 haben die Kanalbereiche 56 der Finnen 52 eine getrimmte Höhe H2 und eine getrimmte Breite W2. Durch den Finnen-Trimmprozess 92 wird die Höhe der Finnen 52 um eine Strecke D1 reduziert, die etwa 0,5 % bis etwa 15 % der ungetrimmten Höhe H1 betragen kann. Zum Beispiel kann durch den Finnen-Trimmprozess 92 die Höhe der Finnen 52 um eine Strecke D1 von etwa 0,2 nm bis etwa 2 nm reduziert werden. Durch den Finnen-Trimmprozess 92 wird die Breite der Finnen 52 um eine Strecke D2 reduziert, die etwa 0,5 % bis etwa 50 % der ungetrimmten Breite W1 betragen kann. Zum Beispiel kann durch den Finnen-Trimmprozess 92 die Breite der Finnen 52 um eine Strecke D2 von etwa 0,2 nm bis etwa 5 nm reduziert werden. Wie vorstehend dargelegt worden ist, kann das Trimmen der Finnen 52 dazu beitragen, die Gate-Steuerung der resultierenden FinFETs zu verbessern und den SCE in den resultierenden FinFETs zu verringern. Die Teile der LDD-Bereiche 80, die aus den epitaxialen Source-/Drain-Bereichen 82 herausragen, haben nach dem Finnen-Trimmprozess 92 eine Länge L1 . Bei einigen Ausführungsformen ist die Länge L1 kleiner als etwa 6 nm.
  • Ein Übergang von der Breite W1 (z. B. an den LDD-Bereichen 80) zu der Breite W2 (z. B. an den Kanalbereichen 56) kann mehrere mögliche Grenzflächenformen haben. Die 13A, 13B und 13C sind detaillierte Schnittansichten eines in 12C gezeigten Bereichs 10, die mehrere Arten von Grenzflächenformen zeigen. Die Grenzfläche kann eine stufenförmige Grenzfläche (siehe 13A), eine lineare Grenzfläche (siehe 13B), eine gewölbte Grenzfläche (siehe 13C) oder dergleichen sein. Andere Grenzflächenformen sind ebenfalls möglich.
  • Insbesondere wird der Finnen-Trimmprozess 92 durchgeführt, nachdem die Dummy-Gate-Dielektrika 70 entfernt worden sind. Durch Verschieben des Finnen-Trimmprozesses 92 bis nach der Herstellung der epitaxialen Source-/Drain-Bereiche 82 können die Finnen 52 eine größere ungetrimmte Breite W1 während des epitaxialen Aufwachsprozesses zum Herstellen der epitaxialen Source-/Drain-Bereiche 82 haben. Dadurch ist eine größere Aufwachsfläche während des epitaxialen Aufwachsprozesses verfügbar, sodass epitaxiale Source-/Drain-Bereiche 82 mit einem größeren Volumen (und somit einer höheren Leistung) und weniger Defekten hergestellt werden können. Wie vorstehend dargelegt worden ist, können die Finnen 52 beim Strukturieren der Dummy-Gates 72 einen Höhenverlust DL (siehe 6B) erfahren. Durch den Höhenverlust entsteht ein vertikaler Spalt zwischen den epitaxialen Source-/Drain-Bereichen 82 und den Kanalbereichen 56 der Finnen 52. Der vertikale Spalt kann Stromeinschnüreffekte in den Kanalbereichen 56 verschlimmern, die die Leistung der resultierenden FinFETs bei einigen Anwendungen (z. B. Gleichstrom-Anwendungen, Ringoszillator-Anwendungen usw.) senken können. Durch Verschieben des Finnen-Trimmprozesses 92 bis nach der Herstellung der epitaxialen Source-/Drain-Bereiche 82 kann der vertikale Spalt verringert werden, sodass Stromeinschnüreffekte reduziert werden.
  • In den 14A und 14B werden Gatedielektrika 94 und Gate-Elektroden 96 für Ersatz-Gates hergestellt. 14C zeigt eine Detailansicht eines Bereichs 12 von 14B. Die Gatedielektrika 94 werden konform in den Aussparungen 90 abgeschieden, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 52 und auf Seitenwänden der Gate-Abstandshalter 84. Die Gatedielektrika 94 können auch auf Oberseiten des ersten ILD 88 hergestellt werden. Bei einigen Ausführungsformen weisen die Gatedielektrika 94 Siliziumoxid, Siliziumnitrid oder Multischichten davon auf. Bei einigen Ausführungsformen weisen die Gatedielektrika 94 ein dielektrisches High-k-Material auf, und bei diesen Ausführungsformen können die Gatedielektrika 94 einen k-Wert haben, der größer als etwa 7,0 ist, und sie können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon aufweisen. Als Herstellungsverfahren für die Gatedielektrika 94 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen verwendet werden. Bei Ausführungsformen, bei denen Teile der Dummy-Gate-Dielektrika 70 in den Aussparungen 90 bestehen bleiben, weisen die Gatedielektrika 94 ein Material der dielektrischen Dummy-Gate-Schicht 62 (z. B. SiO2) auf.
  • Die Gate-Elektroden 96 werden jeweils über den Gatedielektrika 94 abgeschieden und füllen die verbliebenen Teile der Aussparungen 90. Die Gate-Elektroden 96 können ein metallhaltiges Material, wie etwa TiN, TiO, TaN, TaC, Co, Ru, Al oder W, Kombinationen davon oder Multischichten davon aufweisen. Obwohl in 14B eine einschichtige Gate-Elektrode 96 dargestellt ist, kann die Gate-Elektrode 96 zum Beispiel beliebig viele Deckschichten 96A, beliebig viele Austrittsarbeits-Einstellungsschichten 96B und ein Füllmaterial 96C aufweisen, wie in 14C gezeigt ist. Nach dem Einfüllen der Gate-Elektroden 96 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die über der Oberseite des ersten ILD 88 befindlichen überschüssigen Teile der Gatedielektrika 94 und des Materials der Gate-Elektroden 96 zu entfernen. Die verbliebenen Teile des Materials der Gate-Elektroden 96 und der Gatedielektrika 94 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 96 und das entsprechende Gatedielektrikum 94 können kollektiv als ein „Gatestapel“ oder „Metall-Gatestapel“ bezeichnet werden. Die Gatestapel verlaufen entlang Seitenwänden der Kanalbereiche 56 der Finnen 52.
  • Die Gatedielektrika 94 können gleichzeitig in dem Bereich 50N und dem Bereich 50P so hergestellt werden, dass sie in jedem Bereich aus den gleichen Materialien bestehen, und die Gate-Elektroden 96 können ebenfalls gleichzeitig so hergestellt werden, dass sie in jedem Bereich aus den gleichen Materialien bestehen. Bei einigen Ausführungsformen können die Gatedielektrika 94 in jedem Bereich mit unterschiedlichen Verfahren so hergestellt werden, dass sie unterschiedliche Materialien aufweisen können, und/oder die Gate-Elektroden 96 in jedem Bereich können mit unterschiedlichen Verfahren so hergestellt werden, dass sie unterschiedliche Materialien aufweisen können. Es können verschiedene Maskierungsschritte verwendet werden, um entsprechende Bereiche zu maskieren und freizulegen, wenn unterschiedliche Verfahren verwendet werden.
  • In den 15A und 15B wird ein zweites ILD 108 über dem ersten ILD 88 abgeschieden, und durch das zweite ILD 108 und das erste ILD 88 werden Gatekontakte 110 und Source-/Drain-Kontakte 112 hergestellt. Bei einigen Ausführungsformen ist das zweite ILD 108 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen besteht das zweite ILD 108 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, das mit einem geeigneten Verfahren wie CVD oder PECVD abgeschieden werden kann. Bei einigen Ausführungsformen wird vor der Herstellung des zweiten ILD 108 der Gate-Stapel (mit einem Gatedielektrikum 94 und einer entsprechenden darüber befindlichen Gate-Elektrode 96) ausgespart, sodass eine Aussparung direkt über dem Gate-Stapel und zwischen gegenüberliegenden Teilen der Gate-Abstandshalter 84 entsteht. Eine Gatemaske 98, die eine oder mehrere Schichten aus dielektrischem Material, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweist, wird in die Aussparung gefüllt, und anschließend wird ein Planarisierungsprozess durchgeführt, um überschüssige Teile des dielektrischen Materials zu entfernen, die sich über dem ersten ILD 88 erstrecken. Die später hergestellten Gatekontakte 110 gehen durch die Gatemaske 98 hindurch, um die Oberseite der ausgesparten Gate-Elektrode 96 zu kontaktieren.
  • Die Gatekontakte 110 und die Source-/Drain-Kontakte 112 werden bei einigen Ausführungsformen durch das zweite ILD 108 und das erste ILD 88 hergestellt. Öffnungen für die Source-/Drain-Kontakte 112 werden durch das erste ILD 88 und das zweite ILD 108 erzeugt, und Öffnungen für die Gatekontakte 110 werden durch das zweite ILD 108 und die Gatemaske 98 erzeugt. Die Öffnungen können mit geeigneten fotolithografischen und Ätzverfahren erzeugt werden. In den Öffnungen werden ein Belag, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material abgeschieden. Der Belag kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Zum Entfernen von überschüssigem Material von einer Oberseite des zweiten ILD 108 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Source-/Drain-Kontakte 112 und die Gatekontakte 110 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, damit ein Silizid an der Grenzfläche zwischen den epitaxialen Source-/Drain-Bereichen 82 und den Source-/Drain-Kontakten 112 entsteht. Die Source-/Drain-Kontakte 112 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 82 verbunden, und die Gatekontakte 110 sind physisch und elektrisch mit den Gate-Elektroden 96 verbunden. Die Source-/Drain-Kontakte 112 und die Gatekontakte 110 können in unterschiedlichen Prozessen oder in dem gleichen Prozess hergestellt werden. Es ist zwar dargestellt, dass die Source-/Drain-Kontakte 112 und die Gatekontakte 110 in den gleichen Querschnitten hergestellt werden, aber es dürfte wohlverstanden sein, dass sie jeweils in unterschiedlichen Querschnitten hergestellt werden können, sodass ein Kurzschließen der Kontakte vermieden wird.
  • Ausführungsformen können Vorzüge erzielen. Durch Verschieben des Finnen-Trimmprozesses bis nach der Herstellung der epitaxialen Source-/Drain-Bereiche 82 ist eine größere Oberfläche der Finnen 52 während der Epitaxie verfügbar. Dadurch können epitaxiale Source-/Drain-Bereiche 82 mit einem größeren Volumen bei weniger Defekten hergestellt werden, sodass die Leistung der resultierenden FinFETs erhöht wird. Das Trimmen der Finnen kann zum Verringern des SCE in den resultierenden FinFETs beitragen, und wenn dies beim Ersetzen der Dummy-Gates 72 erfolgt, kann der vertikale Abstand zwischen den Kanalbereichen 56 und den epitaxialen Source-/Drain-Bereichen 82 verringert werden. Das Verringern des vertikalen Abstands kann zum Reduzieren von Stromeinschnüreffekten beitragen, sodass die Leistung der resultierenden FinFETs weiter erhöht wird, insbesondere bei Gleichstrom- und Ringoszillator-Anwendungen.
  • Die 16, 17, 18, 19A, 19B, 19C, 20 und 21 zeigen weitere Aspekte von FinFETs und deren Herstellung, gemäß einigen Ausführungsformen.
  • Gemäß einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen einer Finne, die sich von einem Substrat erstreckt, wobei die Finne nach dem Herstellen eine erste Breite und eine erste Höhe hat; Herstellen eines Dummy-Gatestapels über einem Kanalbereich der Finne; Aufwachsen eines epitaxialen Source-/Drains in der Finne benachbart zu dem Kanalbereich; und nach dem Aufwachsen des epitaxialen Source-/Drains Ersetzen des Dummy-Gatestapels durch einen Metall-Gatestapel, wobei der Kanalbereich der Finne vor dem Ersetzen die erste Breite und die erste Höhe hat und nach dem Ersetzen eine zweite Breite und eine zweite Höhe hat, wobei die zweite Breite kleiner als die erste Breite ist und die zweite Höhe kleiner als die erste Höhe ist.
  • Bei einigen Ausführungsformen des Verfahrens umfasst das Ersetzen des Dummy-Gatestapel durch den Metall-Gatestapel Folgendes: Entfernen des Dummy-Gatestapels, um den Kanalbereich der Finne freizulegen; Trimmen des freigelegten Kanalbereichs der Finne; und Herstellen des Metall-Gatestapels auf dem getrimmten Kanalbereich der Finne. Bei einigen Ausführungsformen des Verfahrens umfasst das Trimmen des Kanalbereichs der Finne Folgendes: Oxidieren von Oberflächen des freigelegten Kanalbereichs der Finne; und Entfernen der oxidierten Oberflächen des Kanalbereichs der Finne, wobei das Oxidieren und das Entfernen mit einer festgelegten Häufigkeit zyklisch wiederholt werden. Bei einigen Ausführungsformen des Verfahrens umfasst das Trimmen des Kanalbereichs der Finne das Ätzen des freigelegten Kanalbereichs der Finne über eine festgelegte Zeitdauer. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen eines leicht dotierten Source-/Drain-Bereichs (LDD-Bereichs) in der Finne benachbart zu dem Kanalbereich, wobei der epitaxiale Source-/Drain zumindest teilweise in dem LDD-Bereich der Finne aufgewachsen wird, wobei nach dem Ersetzen des Dummy-Gatestapels eine Oberseite des LDD-Bereichs über einer Oberseite des Kanalbereichs verläuft. Bei einigen Ausführungsformen des Verfahrens verläuft der LDD-Bereich zwischen dem epitaxialen Source-/Drain und dem Kanalbereich, wobei der LDD-Bereich eine Länge von etwa 0 nm bis etwa 6 nm hat. Bei einigen Ausführungsformen des Verfahrens beträgt eine erste Differenz zwischen der ersten Höhe und der zweiten Höhe etwa 0,2 nm bis etwa 2 nm. Bei einigen Ausführungsformen des Verfahrens beträgt eine zweite Differenz zwischen der ersten Breite und der zweiten Breite etwa 0,2 nm bis etwa 5 nm.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen von STI-Bereichen (STI: flache Grabenisolation) um eine Finne, wobei sich die Finne aus einem Zwischenraum zwischen benachbarten STI-Bereichen erstreckt und nach dem Herstellen eine erste Breite und eine erste Höhe hat; Herstellen eines Dummy-Gatestapels auf den STI-Bereichen und der Finne; Aufwachsen eines Source-/Drain-Bereichs in der Finne benachbart zu dem Dummy-Gatestapel, wobei die Finne die erste Breite und die erste Höhe nach dem Aufwachsen beibehält; Entfernen des Dummy-Gatestapels, um eine Aussparung zu erzeugen, die einen Teil der Finne freilegt; nach dem Entfernen des Dummy-Gatestapels Trimmen des Teils der Finne, der von der Aussparung freigelegt wird, wobei der getrimmte Teil der Finne nach dem Trimmen eine zweite Breite und eine zweite Höhe hat, wobei die zweite Breite kleiner als die erste Breite ist und die zweite Höhe kleiner als die erste Höhe ist; und Herstellen eines Metall-Gatestapels auf dem getrimmten Teil der Finne.
  • Bei einigen Ausführungsformen des Verfahrens umfasst das Trimmen des Teils der Finne Folgendes: Oxidieren von Oberflächen des Teils der Finne, der von der Aussparung freigelegt wird; und Entfernen der oxidierten Oberflächen der Finne, wobei das Oxidieren und das Entfernen mit einer festgelegten Häufigkeit zyklisch wiederholt werden. Bei einigen Ausführungsformen des Verfahrens umfasst das Oxidieren der Oberflächen des Teils der Finne das Durchführen eines thermischen Oxidationsprozesses an der Finne. Bei einigen Ausführungsformen des Verfahrens umfasst das Oxidieren der Oberflächen des Teils der Finne das Behandeln der Finne mit einem chemischen Oxidationsmittel. Bei einigen Ausführungsformen des Verfahrens umfasst das Entfernen der oxidierten Oberflächen der Finne das Ätzen der oxidierten Oberflächen der Finne mit verdünnter Fluorwasserstoffsäure (dHF-Säure). Bei einigen Ausführungsformen des Verfahrens umfasst das Trimmen des Teils der Finne das Ätzen von Oberflächen des Teils der Finne, der von der Aussparung freigelegt wird, über eine festgelegte Zeitdauer. Bei einigen Ausführungsformen des Verfahrens umfasst das Ätzen der Oberflächen des Teils der Finne das Durchführen einer Nassätzung an der Finne. Bei einigen Ausführungsformen des Verfahrens umfasst das Ätzen der Oberflächen des Teils der Finne das Durchführen einer Trockenätzung an der Finne. Bei einigen Ausführungsformen des Verfahrens beträgt eine erste Differenz zwischen der ersten Höhe und der zweiten Höhe etwa 0,5 % bis etwa 15 % der ersten Höhe. Bei einigen Ausführungsformen des Verfahrens beträgt eine zweite Differenz zwischen der ersten Breite und der zweiten Breite etwa 0,5 % bis etwa 50 % der ersten Breite.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine Finne, die sich von einem Substrat erstreckt; einen Metall-Gatestapel über einem Kanalbereich der Finne; einen leicht dotierten Source-/Drain-Bereich (LDD-Bereich) in der Finne benachbart zu dem Kanalbereich, wobei der LDD-Bereich eine konkave Oberseite aufweist; einen epitaxialen Source-/Drain in der Finne benachbart zu dem LDD-Bereich, wobei sich die konkave Oberseite des LDD-Bereichs von einer Seitenwand des epitaxialen Source-/Drains bis zu einer Seitenwand des Metall-Gatestapels erstreckt; und einen Gate-Abstandshalter mit einem ersten Teil, der sich entlang einer Seitenwand des Metall-Gatestapels erstreckt, und einem zweiten Teil, der sich entlang der konkaven Oberseite des LDD-Bereichs erstreckt.
  • Bei einigen Ausführungsformen der Vorrichtung ist eine Breite des LDD-Bereichs größer als eine Breite des Kanalbereichs.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen einer Finne, die sich von einem Substrat erstreckt, wobei die Finne nach dem Herstellen eine erste Breite und eine erste Höhe hat; Herstellen eines Dummy-Gatestapels über einem Kanalbereich der Finne; Aufwachsen eines epitaxialen Source-/Drains in der Finne benachbart zu dem Kanalbereich; und nach dem Aufwachsen des epitaxialen Source-/Drains Ersetzen des Dummy-Gatestapels durch einen Metall-Gatestapel, wobei der Kanalbereich der Finne vor dem Ersetzen die erste Breite und die erste Höhe hat und nach dem Ersetzen eine zweite Breite und eine zweite Höhe hat, wobei die zweite Breite kleiner als die erste Breite ist und die zweite Höhe kleiner als die erste Höhe ist.
  2. Verfahren nach Anspruch 1, wobei das Ersetzen des Dummy-Gatestapel durch den Metall-Gatestapel Folgendes umfasst: Entfernen des Dummy-Gatestapels, um den Kanalbereich der Finne freizulegen; Trimmen des freigelegten Kanalbereichs der Finne; und Herstellen des Metall-Gatestapels auf dem getrimmten Kanalbereich der Finne.
  3. Verfahren nach Anspruch 2, wobei das Trimmen des Kanalbereichs der Finne Folgendes umfasst: Oxidieren von Oberflächen des freigelegten Kanalbereichs der Finne; und Entfernen der oxidierten Oberflächen des Kanalbereichs der Finne, wobei das Oxidieren und das Entfernen mit einer festgelegten Häufigkeit zyklisch wiederholt werden.
  4. Verfahren nach Anspruch 2 oder 3, wobei das Trimmen des Kanalbereichs der Finne das Ätzen des freigelegten Kanalbereichs der Finne über eine festgelegte Zeitdauer umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen eines leicht dotierten Source-/Drain-Bereichs (LDD-Bereichs) in der Finne benachbart zu dem Kanalbereich, wobei der epitaxiale Source-/Drain zumindest teilweise in dem LDD-Bereich der Finne aufgewachsen wird, wobei nach dem Ersetzen des Dummy-Gatestapels eine Oberseite des LDD-Bereichs über einer Oberseite des Kanalbereichs verläuft.
  6. Verfahren nach Anspruch 5, wobei der LDD-Bereich zwischen dem epitaxialen Source-/Drain und dem Kanalbereich verläuft, wobei der LDD-Bereich eine Länge von etwa o nm bis etwa 6 nm hat.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine erste Differenz zwischen der ersten Höhe und der zweiten Höhe etwa 0,2 nm bis etwa 2 nm beträgt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine zweite Differenz zwischen der ersten Breite und der zweiten Breite etwa 0,2 nm bis etwa 5 nm beträgt.
  9. Verfahren mit den folgenden Schritten: Herstellen von STI-Bereichen (STI: flache Grabenisolation) um eine Finne, wobei sich die Finne aus einem Zwischenraum zwischen benachbarten STI-Bereichen erstreckt und die Finne nach dem Herstellen eine erste Breite und eine erste Höhe hat; Herstellen eines Dummy-Gatestapels auf den STI-Bereichen und der Finne; Aufwachsen eines Source-/Drain-Bereichs in der Finne benachbart zu dem Dummy-Gatestapel, wobei die Finne die erste Breite und die erste Höhe nach dem Aufwachsen beibehält; Entfernen des Dummy-Gatestapels, um eine Aussparung zu erzeugen, die einen Teil der Finne freilegt; nach dem Entfernen des Dummy-Gatestapels Trimmen des Teils der Finne, der von der Aussparung freigelegt wird, wobei der getrimmte Teil der Finne nach dem Trimmen eine zweite Breite und eine zweite Höhe hat, wobei die zweite Breite kleiner als die erste Breite ist und die zweite Höhe kleiner als die erste Höhe ist; und Herstellen eines Metall-Gatestapels auf dem getrimmten Teil der Finne.
  10. Verfahren nach Anspruch 9, wobei das Trimmen des Teils der Finne Folgendes umfasst: Oxidieren von Oberflächen des Teils der Finne, der von der Aussparung freigelegt wird; und Entfernen der oxidierten Oberflächen der Finne, wobei das Oxidieren und das Entfernen mit einer festgelegten Häufigkeit zyklisch wiederholt werden.
  11. Verfahren nach Anspruch 10, wobei das Oxidieren der Oberflächen des Teils der Finne das Durchführen eines thermischen Oxidationsprozesses an der Finne umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Oxidieren der Oberflächen des Teils der Finne das Behandeln der Finne mit einem chemischen Oxidationsmittel umfasst.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Entfernen der oxidierten Oberflächen der Finne das Ätzen der oxidierten Oberflächen der Finne mit verdünnter Fluorwasserstoffsäure (dHF-Säure) umfasst.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei das Trimmen des Teils der Finne das Ätzen von Oberflächen des Teils der Finne, der von der Aussparung freigelegt wird, über eine festgelegte Zeitdauer umfasst.
  15. Verfahren nach Anspruch 14, wobei das Ätzen der Oberflächen des Teils der Finne das Durchführen einer Nassätzung an der Finne umfasst.
  16. Verfahren nach Anspruch 14, wobei das Ätzen der Oberflächen des Teils der Finne das Durchführen einer Trockenätzung an der Finne umfasst.
  17. Verfahren nach einem der Ansprüche 9 bis 16, wobei eine erste Differenz zwischen der ersten Höhe und der zweiten Höhe etwa 0,5 % bis etwa 15 % der ersten Höhe beträgt.
  18. Verfahren nach einem der Ansprüche 9 bis 17, wobei eine zweite Differenz zwischen der ersten Breite und der zweiten Breite etwa 0,5 % bis etwa 50 % der ersten Breite beträgt.
  19. Vorrichtung mit: einer Finne, die sich von einem Substrat erstreckt; einem Metall-Gatestapel über einem Kanalbereich der Finne; einem leicht dotierten Source-/Drain-Bereich (LDD-Bereich) in der Finne benachbart zu dem Kanalbereich, wobei der LDD-Bereich eine konkave Oberseite aufweist; einem epitaxialen Source-/Drain in der Finne benachbart zu dem LDD-Bereich, wobei sich die konkave Oberseite des LDD-Bereichs von einer Seitenwand des epitaxialen Source-/Drains bis zu einer Seitenwand des Metall-Gatestapels erstreckt; und einem Gate-Abstandshalter mit einem ersten Teil, der sich entlang einer Seitenwand des Metall-Gatestapels erstreckt, und einem zweiten Teil, der sich entlang der konkaven Oberseite des LDD-Bereichs erstreckt.
  20. Vorrichtung nach Anspruch 19, wobei eine Breite des LDD-Bereichs größer als eine Breite des Kanalbereichs ist.
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