JPH11145453A - 絶縁ゲート型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート両側の半導体基板上に導電性のサイド
ウォールを形成しそれをシリサイド化する場合、ソース
とドレインとの短絡を防止するためにソース側とドレイ
ン側とにサイドウォールを分離する工程が必要になる。 【解決手段】 シリコン基板11上にゲートパターン15を
形成した後、その側壁に絶縁性の第１サイドウォール16
を形成し、ゲートパターン15の両側のシリコン基板11上
に第１サイドウォール16よりも低いシリコン層17,18 を
選択的エピタキシャル成長で形成する。次いで第１サイ
ドウォール16側のシリコン層17,18 上に第２サイドウォ
ール20を形成した後、それをエッチングマスクにしてシ
リコン層17,18 をエッチングし、第３サイドウォール2
1,22 を形成する。その後ソース・ドレイン23,24 、ソ
ース・ドレイン延長部25,26 を形成し、第３サイドウォ
ール21,22 、ソース・ドレイン23,24 上に金属シリサイ
ド層27,28 を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置の製造方法に関し、詳しくはシリコンのサイドウ
ォールを有する絶縁ゲート型半導体装置の製造方法に関
する。

【０００２】

【従来の技術】ＭＯＳ（Metal-Oxide-Semiconductor ）
型トランジスタの微細化にともない、電流駆動能力の向
上のため、ソース・ドレイン領域の低抵抗化が求められ
ている。その方法として、チタン（Ｔｉ）、コバルト
（Ｃｏ）等の金属によるシリサイド化が広く知られてい
る。

【０００３】一方、ＬＤＤ（Lightly Doped Source/Dra
in）領域のシリサイド化は、図７の（１）に示すよう
に、半導体基板１１１上にゲート絶縁膜１１２を介して
形成したゲート電極１１３の側壁に絶縁性のサイドウォ
ール１１４を介して導電性のサイドウォールスペーサ１
１５をシリコン（Ｓｉ）で形成する。その際、サイドウ
ォールスペーサ１１５（１１５ｓ）の下部はその直下の
ＬＤＤ部１１６ｓに接触するようにし、サイドウォール
スペーサ１１５（１１５ｄ）の下部はその直下のＬＤＤ
部１１６ｄに接触するようにする。さらにソース・ドレ
イン（ソース）１１７、ソース・ドレイン（ドレイン）
１１８とともに上記サイドウォールスペーサ１１５もシ
リサイド化することによって、電流を主にサイドウォー
ルスペーサ１１５のシリサイド層１１９ｓ，１１９ｄに
流し、結果的にＬＤＤ部１１６ｓ，１１６ｄの抵抗を下
げる構造が、Symposium on VLSI Technology Digest of
Technical Papers (USA), (1995) T.Yoshitomi,et.a
l.,p.11 に開示されている。

【０００４】上記構造を形成するには、図７の（２）に
示すように、ゲート電極１１３とその側壁に形成した絶
縁性のサイドウォールスペーサ１１４を覆う状態にＭＯ
Ｓトランジスタのサイドウォールスペーサ用シリコンを
通常の低圧化学的気相成長〔ＬＰ−ＣＶＤ（Low Pressu
re Chemical Vapor Deposition）〕により堆積する。次
いでその堆積したシリコンをエッチバックし、ゲート電
極１１３の全側周にわたって、サイドウォールスペーサ
１１４を介してシリコンからなるサイドウォールスペー
サ１１５を形成する。その後リソグラフィー技術とエッ
チング技術とを用いて、図面で２点鎖線で示す領域のサ
イドウォールスペーサ１１５を除去して、ソース・ドレ
イン（ソース側）１１７のサイドウォールスペーサ１１
５（１１５ｓ）とソース・ドレイン（ドレイン側）１１
８のサイドウォールスペーサ１１５（１１５ｄ）とに分
離する。その後、ソース・ドレイン１１７，１１８とと
もにサイドウォールスペーサ１１５ｓ，１１５ｄのシリ
サイド化を行っていた。

【０００５】

【発明が解決しようとする課題】しかしながら、上記説
明したように、ＭＯＳトランジスタのサイドウォールス
ペーサ用シリコンを通常のＬＰ−ＣＶＤにより形成する
と、フィールド酸化膜上にもサイドウォールが形成さ
れ、ソースとドレインとがこのサイドウォールスペーサ
によって短絡される。そのため、サイドウォールスペー
サをシリサイド化するプロセスの場合、ソースとドレイ
ンとの短絡を防止するために、ソースとドレインとを分
離するための工程が必要になる。その工程は、通常、リ
ソグラフィー技術とエッチング技術とにより行うため、
エッチングマスクを形成するためのリソグラフィー技術
ではソースとドレインとを分離するためのマスクが必要
になる。すなわち、マスクが１枚多くなり、工程が増加
して製造コストの上昇を来すことになる。

【０００６】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた絶縁ゲート型半導体装置の製造方
法である。

【０００７】第１の発明は、半導体基板上に絶縁ゲート
型半導体装置のゲートを形成した後、このゲートの側壁
に絶縁性の第１サイドウォールを形成した後、ゲートの
両側における半導体基板上に第１サイドウォールを介し
てこの第１サイドウォールよりも低い状態にシリコンを
選択的エピタキシャル成長させてシリコン層を形成す
る。そして第１サイドウォール側のシリコン層上にこの
シリコン層のエッチングマスクとなる第２サイドウォー
ルを形成した後、この第２サイドウォールをマスクに用
いてシリコン層をエッチングし、ゲートの側壁に第１サ
イドウォールを介してシリコン層からなる第３サイドウ
ォールを形成する。さらに、その第３サイドウォールの
表面に金属シリサイド層を形成することを特徴とする方
法である。

【０００８】上記第１の発明に係わる絶縁ゲート型半導
体装置の製造方法では、第３サイドウォールを形成する
ためのシリコン層を選択的エピタキシャル成長により形
成することから、エピタキシャル成長するシリコンは、
ゲートの両側における半導体基板に形成されるソース・
ドレイン上に選択的に成長させることが可能になる。そ
のため、初めから一方のソース・ドレイン（例えばソー
ス）上のシリコン層と他方のソース・ドレイン（例えば
ドレイン）上のシリコン層とが電気的に分離した状態で
形成されるため、一方のソース・ドレイン上のシリコン
層と他方のソース・ドレイン上のシリコン層とを分離す
るためのマスクは不要になるとともに、その分離工程も
行なう必要がなくなる。

【０００９】第２の発明は、半導体基板上に、絶縁ゲー
ト型半導体装置のゲートをこのゲートのゲート電極上に
オフセット絶縁膜を載せた状態に形成した後、ゲートの
側壁に絶縁性の第１サイドウォールを形成する。次いで
ゲートの両側における半導体基板上に第１サイドウォー
ルを介してこの第１サイドウォールよりも低い状態にシ
リコンを選択的エピタキシャル成長させてシリコン層を
形成する。その後第１サイドウォール側のシリコン層上
にシリコン層のエッチングマスクとなる第２サイドウォ
ールを形成し、続いて第２サイドウォールをマスクに用
いてシリコン層をエッチングし、第１サイドウォールを
介してゲートの側壁にシリコン層からなる第３サイドウ
ォールを形成する。その後オフセット絶縁膜と第２サイ
ドウォールとを除去した後に第３サイドウォール、ゲー
ト電極、半導体基板の各表面に金属シリサイド層を形成
することを特徴とする方法である。

【００１０】上記第２の発明に係わる絶縁ゲート型半導
体装置の製造方法では、前記第１の発明と同様の作用が
得られるとともに、第３サイドウォール、ゲート電極、
半導体基板の各表面に金属シリサイド層が形成されるこ
とから、第３サイドウォール、半導体基板の低抵抗化と
ともに、ゲート電極の低抵抗化が図れる。

【００１１】第３の発明は、上記第１の発明をＣＭＯＳ
プロセスに適用した方法であって、素子分離領域で分離
された半導体基板のｐチャネルトランジスタの形成領域
およびｎチャネルトランジスタの形成領域のそれぞれ
に、ｐチャネルトランジスタおよびｎチャネルトランジ
スタの各ゲートを形成した後、各ゲートの側壁に絶縁性
を有する第１サイドウォールを形成する。次いで第１サ
イドウォールを介した各ゲートの両側における半導体基
板上に第１サイドウォールよりも低い状態にシリコンを
選択的エピタキシャル成長させてシリコン層を形成す
る。その後、ｎチャネルトランジスタの形成領域を覆う
とともにｐチャネルトランジスタの形成領域上に開口を
設けたマスクを形成し、ｐチャネルトランジスタの形成
領域のシリコン層にｐ型不純物をドーピングする。ま
た、ｐチャネルトランジスタの形成領域を覆うとともに
ｎチャネルトランジスタの形成領域上に開口を設けたマ
スクを形成し、ｎチャネルトランジスタの形成領域のシ
リコン層にｎ型不純物をドーピングする。次いで各第１
サイドウォール側のシリコン層上にシリコン層のエッチ
ングマスクとなる第２サイドウォールを形成し、それら
各第２サイドウォールをマスクに用いてシリコン層をエ
ッチングし、各第１サイドウォールを介して各ゲートの
側壁にシリコン層からなる第３サイドウォールを形成す
る。その後ｎチャネルトランジスタの形成領域を覆うと
ともにｐチャネルトランジスタの形成領域上に開口を設
けたマスクを形成し、ｐチャネルトランジスタの形成領
域における、第３サイドウォールを介したゲートの両側
の半導体基板にｐ型不純物をドーピングしてソース・ド
レインを形成する。また、ｐチャネルトランジスタの形
成領域を覆うとともにｎチャネルトランジスタの形成領
域上に開口を設けたマスクを形成し、ｎチャネルトラン
ジスタの形成領域における、第３サイドウォールを介し
たゲートの両側の半導体基板にｎ型不純物をドーピング
してソース・ドレインを形成する。次いで熱処理によ
り、ｐチャネルトランジスタの形成領域における第３サ
イドウォールより半導体基板の表層に第３サイドウォー
ル中のｐ型不純物を拡散してソース・ドレイン延長部を
形成するとともに、ｎチャネルトランジスタの形成領域
における第３サイドウォールより半導体基板の表層に第
３サイドウォール中のｎ型不純物を拡散してソース・ド
レイン延長部を形成することを特徴とする方法である。

【００１２】上記第３の発明に係わる絶縁ゲート型半導
体装置の製造方法では、マスクを用いることによって、
ｐチャネルトランジスタの形成領域のシリコン層にはｐ
型不純物をドーピングし、ｎチャネルトランジスタの形
成領域のシリコン層にはｎ型不純物をドーピングするこ
とから、適切なる導電型の不純物がシリコン層にドーピ
ングされる。同様に、ソース・ドレインを形成する不純
物ドーピングでは、ｐチャネルトランジスタの形成領域
の半導体基板にはｐ型不純物をドーピングしてソース・
ドレインを形成し、ｎチャネルトランジスタの形成領域
の半導体基板にはｎ型不純物をドーピングしてソース・
ドレインを形成することから、適切なる導電型の不純物
が半導体基板にドーピングされてソース・ドレインが形
成される。これによって、第１の発明に係わる絶縁ゲー
ト型半導体装置の製造方法がＣＭＯＳプロセスに適用す
ることが可能になり、初めからｐチャネルトランジスタ
およびｎチャネルトランジスタの各形成領域におけるト
ランジスタの一方のソース・ドレイン（例えばソース）
上のシリコン層と他方のソース・ドレイン（例えばドレ
イン）上のシリコン層とが電気的に分離された状態で形
成されるため、一方のソース・ドレイン上のシリコン層
と他方のソース・ドレイン上のシリコン層とを分離する
ためのマスクは不要になるとともに、その分離工程も行
なう必要がなくなる。

【００１３】

【発明の実施の形態】第１の発明に係わる実施形態の一
例を第１実施形態として、図１の製造工程図によって説
明する。図１では、一例として、ＰチャネルＭＯＳＦＥ
Ｔ（Metal-Oxide-Semiconductor Field Effect Transis
tor ）を示す。また以下に説明する数値は一例であって
その示した値に限定されることはない。

【００１４】図１の（１）に示すように、半導体基板
（以下シリコン基板とする）１１に通常の局所酸化法
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法〕等により素子分離工程を施した後、シリコン基板１
１上にゲート酸化膜１２とゲート電極１３とオフセット
絶縁膜１４とを順に積層してなるゲートパターン（ゲー
ト）１５を形成する。その形成方法は、一例として、シ
リコン基板１１上にゲート酸化膜１２となる酸化膜を例
えば４ｎｍの厚さに形成し、その酸化膜上に、ゲート電
極１３となるホウ素（Ｂ）をドーピングしたシリコン膜
を例えば１５０ｎｍの厚さに形成する。さらにその上に
オフセット絶縁膜１４となる窒化シリコン膜を例えば１
００ｎｍの厚さに形成する。その後、リソグラフィー技
術によってエッチングマスクとなるレジストパターン
（図示省略）を形成した後、そのレジストパターンをマ
スクに用いて、上記窒化シリコン膜、シリコン膜等をエ
ッチングして上記ゲートパターン１５を形成する。その
後、上記レジストパターンを除去する。

【００１５】次いで図１の（２）に示すように、ＬＰＣ
ＶＤ法によってシリコン基板１１上に上記ゲートパター
ン１５を覆う窒化シリコン膜を例えば２０ｎｍの厚さに
堆積した後、その窒化シリコン膜をエッチバックして、
上記ゲートパターン１５の側壁に上記窒化シリコン膜か
らなる絶縁性の第１サイドウォール１６を形成する。こ
れによって、ゲート電極１３と後の工程で形成されるシ
リコンからなる第３サイドウォールとが電気的に分離さ
れる。

【００１６】次に図１の（３）に示すように、選択エピ
タキシャル成長法によって、ソース・ドレイン領域とな
るシリコン基板１１上に、シリコンを選択的にエピタキ
シャル成長させ、シリコン層１７，１８を例えば１５０
ｎｍの厚さに形成する。すなわち、ゲートパターン１５
の両側におけるシリコン基板１１上に第１サイドウォー
ル１６を介してこの第１サイドウォール１６よりも低い
状態にシリコンを選択的エピタキシャル成長させて上記
シリコン層１７，１８を形成する。その際、シリコン層
１７，１８を第１サイドウォール１６よりも５０ｎｍ〜
１００ｎｍ程度低く形成することが望ましい。このシリ
コンの選択エピタキシャル成長条件は、一例として、原
料ガスにジシラン（Ｓｉ₂ Ｈ₆ ）：３ｓｃｃｍと塩素
（Ｃｌ₂ ）：０．０３ｓｃｃｍとを用い、シリコン基板
の温度を６５０℃に設定した。なお、上記ｓｃｃｍは標
準状態における体積流量（ｃｍ³ ／分）を表す。

【００１７】続いて、ソース・ドレイン延長部を形成す
るための不純物として例えば二フッ化ホウ素（ＢＦ₂ ）
を、１５ｋｅＶのエネルギーで５×１０¹⁵個／ｃｍ² の
ドーズ量でイオン注入することで、上記シリコン層１
７，１８にホウ素をドーピングする。または、上記シリ
コン層１７，１８を形成する際に、原料ガス中にジボラ
ン（Ｂ₂ Ｈ₆ ）を添加して、ホウ素がドーピングされた
シリコン層を形成してもよい。

【００１８】次いで図１の（４）に示すように、ＣＶＤ
法によってシリコン基板１１上に酸化シリコン膜を例え
ば１５０ｎｍの厚さに堆積した後、反応性イオンエッチ
ングによって、上記酸化シリコン膜をエッチバックし
て、上記シリコン層１７，１８上における上記ゲートパ
ターン１５の側壁に第１サイドウォール１６を介して上
記酸化シリコン膜を残し、第２サイドウォール２０を形
成する。さらに上記第２サイドウォール２０をマスクに
した反応性イオンエッチングにより上記シリコン層１
７，１８をエッチングして、上記ゲートパターン１５の
両側壁に上記第１サイドウォール１６を介してシリコン
層１７，１８を残すことで第３サイドウォール２１，２
２を形成する。

【００１９】次いで図１の（５）に示すように、上記ゲ
ートパターン１５と第１，第２，第３サイドウォール１
６，２０，２１，２２とをマスクに用いたイオン注入に
より不純物ドーピングを行って、シリコン基板１１にソ
ース・ドレイン２３，２４を形成する。この時のイオン
注入条件は、一例として、不純物に二フッ化ホウ素（Ｂ
Ｆ₂ ）を用い、エネルギーを１５ｋｅＶ、ドーズ量を１
×１０¹⁶個／ｃｍ² に設定する。

【００２０】続いて、熱処理を行ってシリコン基板１１
をアニーリングしてソース・ドレイン２３，２４を活性
化する。この熱処理は、一例として、１０００℃、１０
秒間のＲＴＡ（Rapid Thermal Annealing ）による。こ
のとき、第３サイドウォール２１，２２からその直下の
シリコン基板１１の表層にこの第３サイドウォール２
１，２２中のホウ素が拡散して、濃度が濃く浅い接合の
ソース・ドレイン延長部２５，２６を形成する。その
際、ソース・ドレイン延長部２５は上記ソース・ドレイ
ン２３に接続され、またソース・ドレイン延長部２６は
上記ソース・ドレイン２４に接続される。

【００２１】次いで、希フッ酸等で酸化シリコンからな
る第２サイドウォール２０を選択的に除去する。そして
図１の（６）に示すように、高融点金属膜として例えば
コバルト膜を形成した後、標準的な２段階アニーリング
工程を経て第３サイドウォール２１，２２、ソース・ド
レイン２３，２４等を自己整合的にシリサイド化する
〔いわゆる、サリサイド（Self-Aligned Silicidation
）プロセスを行う〕。例えば、希フッ酸で自然酸化膜
を除去した後、スパッタリングによってコバルト膜を１
０ｎｍの厚さに形成する。ここで、コバルト膜上に窒化
チタン膜を形成しておいてもよい。次いで窒素雰囲気中
のＲＴＡにより、５５０℃、６０秒間のアニーリングを
行って第３サイドウォール２１，２２およびソース・ド
レイン２３，２４のみをシリサイド化して金属シリサイ
ド〔コバルトシリサイド（ＣｏＳｉ₂）〕層２７，２８
を形成する。そしてフィールド酸化膜（図示省略）上、
ゲートパターン１５上の未反応なコバルト膜（図示省
略）を、例えば硫酸過水で除去する。次に窒素雰囲気中
のＲＴＡで、例えば、８００℃、３０秒間のアニーリン
グを行い、金属シリサイド層２７，２８を低抵抗化す
る。

【００２２】その後、図示はしないが、層間絶縁膜の形
成、コンタクトの形成、配線の形成等のプロセスを行
う。

【００２３】上記第１実施形態の絶縁ゲート型半導体装
置の製造方法では、第３サイドウォール２１，２２を形
成するためのシリコン層１７，１８を選択的エピタキシ
ャル成長により形成することから、エピタキシャル成長
するシリコン層１７，１８は、ソース・ドレイン２３が
形成されているシリコン基板１１上とソース・ドレイン
２４が形成されているシリコン基板１１上とに、選択的
に成長させることが可能になる。そのため、初めからソ
ース・ドレイン（例えばソース）２３とソース・ドレイ
ン（例えばドレイン）２４とを短絡することなく第３サ
イドウォール２１，２２になるシリコン層１７，１８が
形成される。そのため、シリコン層１７，１８をソース
側とドレイン側とに分離するためのマスクは不要になる
とともに、その分離工程も行なう必要がない。

【００２４】上記第１実施形態の製造方法において、ソ
ース・ドレイン延長部はレーザドーピングにより形成す
ることも可能である。その製造方法を図２の製造工程図
によって説明する。なお、図２では、前記図１によって
説明した構成部品と同様のものには同一符号を付与す
る。

【００２５】図２の（１）に示すように、前記図１によ
って説明したのと同様のプロセスによって、シリコン基
板１１上にゲート絶縁膜１２を介してゲート電極１３、
オフセット絶縁膜１４からなるゲートパターン（ゲー
ト）１５を形成し、さらにゲートパターン１５の側壁に
第１サイドウォール１６を形成する。その後、レーザド
ーピングによりシリコン基板１１に不純物を導入してソ
ース・ドレイン延長部２５，２６を形成する。この際、
ゲートパターン１５と第１サイドウォール１６とをマス
クに用いる。上記レーザドーピングの条件の一例とし
て、ｎ型領域にｐ⁺型領域を形成する場合を説明する。
例えば、圧力が６．７８ｋＰａの三フッ化ホウ素（ＢＦ
₃ ）ガス雰囲気中に上記シリコン基板１１を放置し、波
長が３０８ｎｍのエキシマレーザ光を０．５Ｊ／ｃｍ²
〜１．０Ｊ／ｃｍ² なるエネルギー密度で上記シリコン
基板１１に照射する。その照射は、エキシマレーザ光を
２０ｎｓ〜３５ｎｓのパルス幅で複数パルスとする。一
方、ｎ⁺ 型領域を形成する場合には、三フッ化ホウ素
（ＢＦ₃ ）ガス雰囲気を、例えば、五フッ化リン（ＰＦ
₅）ガス雰囲気に替えればよい。

【００２６】次いで図２の（２）に示すように、選択的
エピタキシャル成長によって、シリコン基板１１上にシ
リコン層１７，１８をノンドープのシリコンで形成す
る。このプロセスではシリコン層１７，１８へのイオン
注入は行わない。

【００２７】そして図２の（３）に示すように、前記図
１によって説明したのと同様のプロセスによって、第２
サイドウォール２０を形成し、さらに上記シリコン層１
７，１８で第３サイドウォール２１，２２を形成した
後、上記第１サイドウォール１６、第２サイドウォール
２０、第３サイドウォール２１，２２およびゲートパタ
ーン１５をマスクに用いた不純物ドーピング（例えばイ
オン注入）により、第３サイドウォール２１，２２を介
したゲートパターン１５の両側におけるシリコン基板１
１にソース・ドレイン２３，２４を形成する。この不純
物ドーピングの際に、第３サイドウォール２１，２２に
も不純物がドーピングされる。その後、金属シリサイド
層を形成する場合には、上記第２サイドウォール２０を
除去した後、前記図１の（６）によって説明したのと同
様にして、金属シリサイド層（図示省略）を形成すれば
よい。

【００２８】また、第３サイドウォール２１，２２を十
分に低抵抗化する必要性から、第３サイドウォール２
１，２２にも確実に不純物をドーピングすることが求め
られる。それを実現するには、図示はしないが、第２サ
イドウォール２０を除去してから上記不純物ドーピング
（例えばイオン注入）を行うことにより、第３サイドウ
ォール２１，２２にも不純物がドーピングされる。この
ように不純物ドーピングを行うことにより、第３サイド
ウォール２１，２２には直接的に不純物がドーピングさ
れる。その後、前記図１の（６）によって説明したのと
同様に、金属シリサイド層（図示省略）を形成すればよ
い。

【００２９】このように図２によって説明した上記製造
方法では、第１サイドウォール１６を形成した後でシリ
コン層１７，１８を形成する前に、レーザドーピングに
よりシリコン基板１１の表層に不純物を導入してソース
・ドレイン延長部２５，２６を形成することが可能にな
る。さらに、第３サイドウォール２１，２２を形成した
後で金属シリサイド層（図示省略）を形成する工程を行
う前に、第１サイドウォール１６、第２サイドウォール
２０、第３サイドウォール２１，２２およびゲートパタ
ーン１５をマスクに用いたイオン注入により第３サイド
ウォール２１，２２を介したゲートパターン１５の両側
におけるシリコン基板１１にソース・ドレイン２３，２
４を形成するので、ソース・ドレイン２３は上記ソース
・ドレイン延長部２５の一部を含む状態に形成されてソ
ース・ドレイン延長部２５に接続され、またソース・ド
レイン２４も上記ソース・ドレイン延長部２６の一部を
含む状態に形成されてソース・ドレイン延長部２６に接
続される。その際、第３サイドウォール２１，２２にも
不純物がドーピングされるので、この第３サイドウォー
ル２１，２２は低抵抗化される。また、この不純物ドー
ピングを第２サイドウォール２０を除去した後に行うこ
とにより、第３サイドウォール２１，２２に不純物が直
接的にドーピングされるので、第３サイドウォール２
１，２２は確実に低抵抗化される。

【００３０】次に上記第１実施形態にサリサイドプロセ
スを適用した絶縁ゲート型半導体装置の製造方法を、第
２実施形態として、図３の製造工程図によって説明す
る。図３では、前記図１によって説明した構成部品と同
様のものには同一符号を付与する。

【００３１】図３の（１）に示すように、前記図１の
（１）によって説明したのと同様にして、通常の素子分
離工程を経た後、シリコン基板１１上にゲート酸化膜１
２とゲート電極１３とオフセット絶縁膜１４とを下から
順に積層してなるゲートパターン１５を形成する。その
形成方法は、一例として、シリコン基板１１上にゲート
酸化膜１２となる酸化膜を例えば４ｎｍの厚さに形成
し、その酸化膜上に、ゲート電極１３となるホウ素
（Ｂ）をドーピングしたシリコン膜を例えば１５０ｎｍ
の厚さに形成する。さらにその上にオフセット絶縁膜１
４となる酸化シリコン膜を例えば１００ｎｍの厚さに形
成する。その後、リソグラフィー技術によってエッチン
グマスクとなるレジストパターン（図示省略）を形成し
た後、そのレジストパターンをエッチングマスクに用い
て、上記酸化シリコン膜とシリコン膜とをエッチングし
て上記ゲートパターン１５を形成する。その後、上記レ
ジストパターンを除去する。このように本第２実施形態
では、オフセット絶縁膜１４は窒化シリコンではなく酸
化シリコンで形成する。

【００３２】次いで図３の（２）に示すように、前記図
１の（２）によって説明したのと同様にして、ゲートパ
ターン１５の側壁に窒化シリコン膜からなる第１サイド
ウォール１６を形成する。次いで図１の（３）によって
説明したのと同様にして、選択エピタキシャル成長法に
よって、ゲートパターン１５の両側におけるシリコン基
板１１上に第１サイドウォール１６を介してこの第１サ
イドウォール１６よりも低い状態にシリコンを選択的エ
ピタキシャル成長させてシリコン層１７，１８を例えば
１５０ｎｍの厚さに形成する。その際、シリコン層１
７，１８を第１サイドウォール１６よりも５０ｎｍ〜１
００ｎｍ程度低く形成することが望ましい。

【００３３】続いて、ソース・ドレイン延長部を形成す
るための不純物として例えば二フッ化ホウ素（ＢＦ₂ ）
を、１５ｋｅＶのエネルギーで５×１０¹⁵個／ｃｍ² の
ドーズ量でイオン注入することで、上記シリコン層１
７，１８にホウ素をドーピングする。または、上記シリ
コン層１７，１８を形成する際に、原料ガス中にジボラ
ン（Ｂ₂ Ｈ₆ ）を添加して、ホウ素がドーピングされた
シリコン層を形成してもよい。

【００３４】次いで図３の（３）に示すように、前記図
１の（４）によって説明したのと同様にして、シリコン
基板１１上に酸化シリコン膜を例えば１５０ｎｍの厚さ
に堆積した後、反応性イオンエッチングによって、上記
酸化シリコン膜をエッチバックして、上記シリコン層１
７，１８上における上記ゲートパターン１５の側方に上
記第１サイドウォール１６を介して上記酸化シリコン膜
を残し、第２サイドウォール２０を形成する。さらに上
記第２サイドウォール２０をマスクにした反応性イオン
エッチングにより上記シリコン層１７，１８をエッチン
グする。

【００３５】その結果図３の（４）に示すように、上記
ゲートパターン１５の両側壁に上記第１サイドウォール
１６を介して残したシリコン層１７，１８からなる第３
サイドウォール２１，２２が形成される。次いで前記図
１の（５）によって説明したのと同様にして、イオン注
入によりシリコン基板１１にソース・ドレイン２３，２
４を形成する。その後、熱処理を行ってソース・ドレイ
ン２３，２４をアニーリングする。このとき、第３サイ
ドウォール２１，２２からその直下のシリコン基板１１
の表層にこの第３サイドウォール２１，２２中のホウ素
が拡散して、濃度が濃く浅い接合のソース・ドレイン延
長部２５，２６を形成する。その際、ソース・ドレイン
延長部２５はソース・ドレイン２３に接続され、またソ
ース・ドレイン延長部２６はソース・ドレイン２４に接
続される。

【００３６】次いで酸化シリコンからなるオフセット絶
縁膜１４と第２サイドウォール２０とをエッチングによ
り選択的に除去する。その結果図３の（５）に示すよう
に、ゲート電極１３上と第３サイドウォール２１，２２
上が露出される。

【００３７】その後図３の（５）に示すように、前記図
１の（６）によって説明したのと同様にして、高融点金
属膜として例えばコバルト膜を形成した後、標準的な２
段階アニーリング工程を経て、ゲート電極１３、第３サ
イドウォール２１，２２およびソース・ドレイン層２
３，２４を自己整合的にシリサイド化して〔いわゆる、
サリサイド（Self-Aligned Silicidation ）プロセスを
行う〕、金属シリサイド（コバルトシリサイド）層２
９，２７，２８を形成する。なお、上記コバルト膜上に
窒化チタン膜を形成しておいてもよい。そしてフィール
ド酸化膜（図示省略）上、第１サイドウォール１６上の
未反応なコバルト膜を除去する。次に窒素雰囲気中のＲ
ＴＡで、例えば、８００℃、３０秒間のアニーリングを
行い、金属シリサイド層２７，２８，２９を低抵抗化す
る。

【００３８】上記第２実施形態に係わる絶縁ゲート型半
導体装置の製造方法では、前記第１実施形態と同様の作
用が得られるとともに、第３サイドウォール２１，２
２、ゲート電極１３、半導体基板に形成したソース・ド
レイン２３，２４の各表面に金属シリサイド層２７〜２
９が選択的に形成されることから、ソース・ドレイン２
３，２４の低抵抗化とともにゲート電極１３の低抵抗化
も可能になる。また、シリコン層１７，１８が第１サイ
ドウォール１６よりも低く、例えば５０ｎｍ〜１００ｎ
ｍ程度低く形成することから、シリサイド化の際に、金
属シリサイド層２７，２８と金属シリサイド層２９とが
短絡することがない。

【００３９】なお、上記第２実施形態の製造方法におい
ても、前記図２によって説明したように、ソース・ドレ
イン延長部２５，２６をレーザドーピングによって形成
することが可能である。その製造方法は、前記第２実施
形態で説明したのと同様に、第１サイドウォール１６を
形成した後でシリコン層１７，１８を形成する前に、レ
ーザドーピングによりシリコン基板１１に不純物を導入
してソース・ドレイン延長部２５，２６を形成する。さ
らに前記第３サイドウォール２１，２２を形成した後で
前記金属シリサイド層２７〜２９を形成する工程を行う
前に、第１サイドウォール１６、第２サイドウォール２
０、第３サイドウォール２１，２２および前記ゲートパ
ターン１５をマスクに用いた不純物ドーピング（例えば
イオン注入）により第３サイドウォール２１，２２を介
したゲートパターン１５の両側におけるシリコン基板１
１にソース・ドレイン２３，２４を形成すればよい。

【００４０】次に上記第１実施形態をＣＭＯＳプロセス
を適用した絶縁ゲート型半導体装置の製造方法を、第３
実施形態として、図４，図５および図６の製造工程図に
よって説明する。図４〜図６では、前記図１〜図３で説
明した構成部品と同様のものには同一符号を付与する。

【００４１】図４の（１）に示すように、前記図１の
（１）および図３の（１）によって説明したのと同様に
して、通常の素子分離工程を行って、半導体基板である
シリコン基板１１にｐチャネルトランジスタの形成領域
４１ｐおよびｎチャネルトランジスタの形成領域４１ｎ
を分離する素子分離領域４２を形成する。次いでシリコ
ン基板１１のｐチャネルトランジスタの形成領域４１ｐ
上にゲート酸化膜１２とゲート電極１３とオフセット絶
縁膜１４とを下から順に積層してなるゲートパターン１
５ｐを形成するとともに、同シリコン基板１１のｎチャ
ネルトランジスタの形成領域４１ｎ上に、上記ゲートパ
ターン１５ｐと同様なる構造のゲートパターン１５ｎを
形成する。その形成方法は、前記第１実施形態で説明し
たのと同様なる方法による。その後、上記レジストパタ
ーンを除去する。

【００４２】次いで図４の（２）に示すように、前記図
１の（２），（３）および図３の（２）によって説明し
たのと同様にして、各ゲートパターン１５ｐ，１５ｎの
側壁に窒化シリコン膜からなる第１サイドウォール１６
ｐ，１６ｎを形成する。次いで、選択エピタキシャル成
長法によって、各ゲートパターン１５ｐの両側における
シリコン基板１１上に第１サイドウォール１６ｐを介し
てこの第１サイドウォール１６ｐよりも低い状態にシリ
コンを選択的エピタキシャル成長させてシリコン層１７
ｐ，１８ｐを例えば１５０ｎｍの厚さに形成するととも
に、ゲートパターン１５ｎの両側におけるシリコン基板
１１上に第１サイドウォール１６ｎを介してこの第１サ
イドウォール１６ｎよりも低い状態にシリコンを選択的
エピタキシャル成長させてシリコン層１７ｎ，１８ｎを
例えば１５０ｎｍの厚さに形成する。

【００４３】続いてレジスト塗布およびリソグラフィー
技術によって、ｐチャネルトランジスタの形成領域４１
ｐを開口した状態でｎチャネルトランジスタの形成領域
４１ｎを覆うレジストマスク５１を形成する。このレジ
ストマスク５１を用いて、ｐチャネルトランジスタのソ
ース・ドレイン延長部を形成するための不純物として、
例えば二フッ化ホウ素を、１５ｋｅＶのエネルギーで５
×１０¹⁵個／ｃｍ² のドーズ量でイオン注入すること
で、上記シリコン層１７ｐ，１８ｐにホウ素をドーピン
グする。

【００４４】その後、上記レジストマスク５１を除去す
る。そして図４の（３）に示すように、再びレジスト塗
布およびリソグラフィー技術によって、ｎチャネルトラ
ンジスタの形成領域４１ｎを開口した状態でｐチャネル
トランジスタの形成領域４１ｐを覆うレジストマスク５
２を形成する。このレジストマスク５２を用いて、ｎチ
ャネルトランジスタのソース・ドレイン延長部を形成す
るための不純物として、例えばリン（Ｐ）を、１５ｋｅ
Ｖのエネルギーで５×１０¹⁵個／ｃｍ² のドーズ量でイ
オン注入することで、上記シリコン層１７ｎ，１７ｎに
リンをドーピングする。

【００４５】または、シリコン層１７ｐ，１８ｐ，１７
ｎ，１８ｎを、原料ガス中にジボランを添加して、ホウ
素がドーピングされたシリコン層で形成した後、ｎチャ
ネルトランジスタの形成領域４１ｎにおけるシリコン層
１７ｎ，１８ｎのみにリンを選択的にイオン注入して、
これらのシリコン層１７ｎ，１８ｎをｎ型としてもよ
い。

【００４６】その後、上記レジストマスク５２を除去す
る。次いで図５の（４）に示すように、前記図１の
（４）および図３の（３）によって説明したのと同様に
して、シリコン基板１１上に酸化シリコン膜を例えば１
５０ｎｍの厚さに堆積した後、反応性イオンエッチング
によって、上記酸化シリコン膜をエッチバックして、上
記シリコン層１７ｐ，１８ｐ上における上記ゲートパタ
ーン１５ｐの側壁に第１サイドウォール１６ｐを介して
上記酸化シリコン膜を残して第２サイドウォール２０ｐ
を形成するとともに、上記シリコン層１７ｎ，１８ｎ上
における上記ゲートパターン１５ｎの側壁に第１サイド
ウォール１６ｎを介して上記酸化シリコン膜を残して第
２サイドウォール２０ｎを形成する。さらに上記第２サ
イドウォール２０ｐ，２０ｎをマスクにした反応性イオ
ンエッチングにより上記シリコン層１７ｐ，１８ｐ，１
７ｎ，１８ｎをエッチングして、上記ゲートパターン１
５ｐの両側壁に上記第１サイドウォール１６ｐを介して
シリコン層１７ｐ，１８ｐを残し、第３サイドウォール
２１ｐ，２２ｐを形成するとともに、上記ゲートパター
ン１５ｎの両側壁に上記第１サイドウォール１６ｎを介
してシリコン層１７ｎ，１８ｎを残し、第３サイドウォ
ール２１ｎ，２２ｎを形成する。

【００４７】次いで図５の（５）に示すように、次いで
レジスト塗布およびリソグラフィー技術によって、ｐチ
ャネルトランジスタの形成領域４１ｐを開口した状態で
ｎチャネルトランジスタの形成領域４１ｎを覆うレジス
トマスク５３を形成する。このレジストマスク５３を用
いて、シリコン基板１１のｐチャネルトランジスタの形
成領域４１ｐに、例えば二フッ化ホウ素（ＢＦ₂ ）を、
１５ｋｅＶのエネルギーで１×１０¹⁶個／ｃｍ² のドー
ズ量でイオン注入して、ソース・ドレイン２３ｐ，２４
ｐを形成する。

【００４８】その後、上記レジストマスク５３を除去す
る。そして図５の（６）に示すように、再びレジスト塗
布およびリソグラフィー技術によって、ｎチャネルトラ
ンジスタの形成領域４１ｎを開口した状態でｐチャネル
トランジスタの形成領域４１ｐを覆うレジストマスク５
４を形成する。このレジストマスク５４を用いて、シリ
コン基板１１のｎチャネルトランジスタの形成領域４１
ｎに、例えばリンを、１５ｋｅＶのエネルギーで１×１
０¹⁶個／ｃｍ² のドーズ量でイオン注入して、ソース・
ドレイン２３ｎ，２４ｎを形成する。

【００４９】その後上記レジストマスク５４を除去す
る。さらに図６の（７）に示すように、前記図１の
（５）および図３の（４）によって説明したのと同様に
して、熱処理を行ってソース・ドレイン２３ｐ，２４
ｐ，２３ｎ，２４ｎをアニーリングする。このとき、第
３サイドウォール２１ｐ，２２ｐからその直下のシリコ
ン基板１１の表層にこの第３サイドウォール２１ｐ，２
２ｐ中のホウ素が拡散して、濃度が濃く浅い接合のソー
ス・ドレイン延長部２５ｐ，２６ｐが形成される。その
際、ソース・ドレイン延長部２５ｐは上記ソース・ドレ
イン２３ｐに接続され、またソース・ドレイン延長部２
６ｐは上記ソース・ドレイン２４ｐに接続される。同時
に、第３サイドウォール２１ｎ，２２ｎからその直下の
シリコン基板１１の表層にこの第３サイドウォール２１
ｎ，２２ｎ中のホウ素が拡散して、濃度が濃く浅い接合
のソース・ドレイン延長部２５ｎ，２６ｎが形成され
る。その際、ソース・ドレイン延長部２５ｎは上記ソー
ス・ドレイン２３ｎに接続され、またソース・ドレイン
延長部２６ｎは上記ソース・ドレイン２４ｎに接続され
る。

【００５０】次いで前記図１の（５）および図３の
（５）によって説明したのと同様にして、第２サイドウ
ォール２０ｐ，２０ｎをエッチングにより選択的に除去
して、図６の（８）に示すように、第３サイドウォール
２５ｐ，２６ｐ，２５ｎ，２６ｎ上を露出させる。

【００５１】その後、前記図１の（６）および図３の
（６）によって説明したのと同様にして、高融点金属膜
として例えばコバルト膜を形成した後、標準的な２段階
アニーリング工程を経て、第３サイドウォール２１ｐ，
２２ｐ，２１ｎ，２２ｎおよびソース・ドレイン２３
ｐ，２４ｐ，２３ｎ，２４ｎを自己整合的にシリサイド
化して〔いわゆる、サリサイドプロセスを行う〕、金属
シリサイド（コバルトシリサイド）層２７ｐ，２８ｐ，
２７ｎ，２８ｎを形成する。なお、上記コバルト膜上に
窒化チタン膜を形成しておいてもよい。そしてフィール
ド酸化膜（図示省略）上、ゲートパターン１５ｐ，１５
ｎ上、第１サイドウォール１６ｐ，１６ｎ上の未反応な
コバルト膜を除去する。次に窒素雰囲気中のＲＴＡで、
例えば、８００℃、３０秒間のアニーリングを行い、金
属シリサイド層１７ｐ，１８ｐ，２７ｎ，１８ｎを低抵
抗化する。

【００５２】上記第３実施形態に係わる絶縁ゲート型半
導体装置の製造方法では、レジストマスク５１，５２を
用いることによって、ｐチャネルトランジスタの形成領
域４１ｐのシリコン層１７ｐ，１８ｐにはｐ型不純物を
ドーピングし、ｎチャネルトランジスタの形成領域４１
ｎのシリコン層１７ｎ，１８ｎにはｎ型不純物をドーピ
ングすることから、適切なる導電型の不純物が各シリコ
ン層１７ｐ，１８ｐ，１７ｎ，１８ｎにドーピングされ
る。同様に、ソース・ドレインを形成する不純物ドーピ
ングでは、ｐチャネルトランジスタの形成領域４１ｐの
シリコン基板１１にはｐ型不純物をドーピングしてソー
ス・ドレイン２３ｐ，２４ｐを形成し、ｎチャネルトラ
ンジスタの形成領域４１ｎのシリコン基板１１にはｎ型
不純物をドーピングしてソース・ドレイン２３ｎ，２４
ｎを形成することから、適切なる導電型の不純物がシリ
コン基板１１にドーピングされてソース・ドレイン２３
ｐ，２４ｐ，２３ｎ，２４ｎが形成される。これによっ
て、第１の発明に係わる絶縁ゲート型半導体装置の製造
方法がＣＭＯＳプロセスに適用することが可能になり、
初めからソース・ドレイン（例えばソース）２３ｐとソ
ース・ドレイン（例えばドレイン）２４ｐとを短絡する
ことなく第３サイドウォール２１ｐ，２２ｐになるシリ
コン層１７ｐ，１８ｐが形成される。同様にソース・ド
レイン（例えばソース）２３ｎとソース・ドレイン（例
えばドレイン）２４ｎとを短絡することなく第３サイド
ウォール２１ｎ，２２ｎになるシリコン層１７ｎ，１８
ｎが形成される。そのため、シリコン層１７ｐと１８ｐ
をソース側とドレイン側とに分離するとともにシリコン
層１７ｎと１８ｎをソース側とドレイン側とに分離する
ためのマスクは不要になるとともに、その分離工程も行
なう必要がない。

【００５３】上記各実施形態で説明した金属シリサイド
層はコバルトシリサイドに限定されることはなく、他の
高融点金属シリサイド、例えばチタンシリサイド、白金
シリサイド、タングステンシリサイド等であってもよ
い。

【００５４】また、上記第１，第２実施形態では、ｐチ
ャネルトランジスタに関して説明したが、ｎチャネルト
ランジスタであっても、上記説明したプロセスを採用す
ることは可能である、この場合には、ｐ型不純物をドー
ピングする工程ではｎ型不純物をドーピングし、ｐ型不
純物をドーピングする工程ではｎ型不純物をドーピング
すればよい。さらに上記第３実施形態において、イオン
注入は、ｐチャネルトランジスタの形成領域から始める
場合を記載したが、ｎチャネルトランジスタの形成領域
から始めることも可能である。

【００５５】

【発明の効果】以上、説明したように第１の発明によれ
ば、第３サイドウォールを形成するためのシリコン層を
選択的エピタキシャル成長により形成するので、エピタ
キシャル成長するシリコンは、ゲートの両側における半
導体基板に形成されるソース・ドレイン上に選択的に成
長させることができる。そのため、初めからゲートを挟
んで一方側のソース・ドレイン（例えばソース）上のシ
リコン層と他方側のソース・ドレイン（例えばドレイ
ン）上のシリコン層とが電気的に分離した状態で形成さ
れるので、各シリコン層を分離するためのマスクは不要
になるとともに、その分離工程も行なう必要がなくな
る。よって、少ない工程数で従来と同様なる構造の導電
性を有するサイドウォールを形成することが可能にな
る。

【００５６】第２の発明によれば、前記第１の発明と同
様の効果が得られるとともに、第３サイドウォール、ゲ
ート電極、半導体基板の各表面に金属シリサイド層が選
択的に形成されるので、第３サイドウォール、半導体基
板の低抵抗化とともに、ゲート電極の低抵抗化を図るこ
とが可能になる。

【００５７】第３の発明によれば、マスクを用いて不純
物のドーピングを行うので、ｐチャネルトランジスタの
形成領域のシリコン層にはｐ型不純物をドーピングする
ことができ、ｎチャネルトランジスタの形成領域のシリ
コン層にはｎ型不純物をドーピングすることが可能にな
る。同様に、ｐチャネルトランジスタの形成領域の半導
体基板にはｐ型不純物をドーピングしてソース・ドレイ
ンを形成することができ、ｎチャネルトランジスタの形
成領域の半導体基板にはｎ型不純物をドーピングしてソ
ース・ドレインを形成することができる。これによっ
て、第１の発明に係わる絶縁ゲート型半導体装置の製造
方法をＣＭＯＳプロセスに適用することが可能になり、
初めからｐチャネルトランジスタおよびｎチャネルトラ
ンジスタの各形成領域におけるトランジスタの一方のソ
ース・ドレイン（例えばソース）上のシリコン層と他方
のソース・ドレイン（例えばドレイン）上のシリコン層
とを電気的に分離した状態で形成できるため、一方のソ
ース・ドレイン上のシリコン層と他方のソース・ドレイ
ン上のシリコン層とを分離するためのマスクは不要にな
るとともに、その分離工程も行なう必要がなくなる。よ
って、少ない工程数で従来と同様なる構造の導電性のサ
イドウォールを形成することが可能になる。

【図面の簡単な説明】

【図１】第１の発明に係わる実施形態の一例の製造工程
図である。

【図２】レーザドーピングを用いた場合の製造工程図で
ある。

【図３】第２の発明に係わる実施形態の一例の製造工程
図である。

【図４】第３の発明に係わる実施形態の一例の製造工程
図（その１）である。

【図５】第３の発明に係わる実施形態の一例の製造工程
図（その２）である。

【図６】第３の発明に係わる実施形態の一例の製造工程
図（その３）である。

【図７】従来の技術の説明図である。

【符号の説明】

１１…シリコン基板、１５…ゲートパターン、１６…第
１サイドウォール、１７，１８…シリコン層、２０…第
２サイドウォール、２１，２２…第３サイドウォール

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁ゲート型半導体装置
   のゲートを形成した後、該ゲートの側壁に絶縁性の第１
   サイドウォールを形成する工程と、 前記ゲートの両側における前記半導体基板上に前記第１
   サイドウォールを介して該第１サイドウォールよりも低
   い状態にシリコンを選択的エピタキシャル成長させてシ
   リコン層を形成する工程と、 前記第１サイドウォール側の前記シリコン層上に該シリ
   コン層のエッチングマスクとなる第２サイドウォールを
   形成する工程と、 前記第２サイドウォールをマスクに用いて前記シリコン
   層をエッチングして、前記ゲートの側壁に前記第１サイ
   ドウォールを介して前記シリコン層からなる第３サイド
   ウォールを形成する工程とを備えたことを特徴とする絶
   縁ゲート型半導体装置の製造方法。
2. 【請求項２】 請求項１記載の絶縁ゲート型半導体装置
   の製造方法において、 前記第３サイドウォールを形成した後に前記第２サイド
   ウォールを除去する工程と、 前記第３サイドウォールの表面および前記半導体基板の
   表面に金属シリサイド層を形成する工程とを備えたこと
   を特徴とする絶縁ゲート型半導体装置の製造方法。
3. 【請求項３】 請求項２記載の絶縁ゲート型半導体装置
   の製造方法において、 前記シリコン層を形成した後で前記第２サイドウォール
   を形成する前に、 該シリコン層にソース・ドレイン延長部を形成するため
   の不純物をドーピングする工程と、 前記第３サイドウォールを形成した後で前記第２サイド
   ウォールを除去する前に、 前記第１サイドウォール、前記第２サイドウォール、前
   記第３サイドウォールおよび前記ゲートをマスクに用い
   た不純物ドーピングにより前記第３サイドウォールを介
   した前記ゲートの両側における半導体基板にソース・ド
   レインを形成する工程と、 熱処理により前記第３サイドウォールより前記半導体基
   板の表層に前記第３サイドウォール中の不純物を拡散し
   てソース・ドレイン延長部を形成する工程とを備えたこ
   とを特徴とする絶縁ゲート型半導体装置の製造方法。
4. 【請求項４】 請求項２記載の絶縁ゲート型半導体装置
   の製造方法において、 前記第１サイドウォールを形成した後で前記シリコン層
   を形成する前に、 レーザドーピングにより半導体基板に不純物を導入して
   ソース・ドレイン延長部を形成する工程と、 前記第３サイドウォールを形成した後で前記金属シリサ
   イド層を形成する工程を行う前に、少なくとも前記第１
   サイドウォール、前記第３サイドウォールおよび前記ゲ
   ートをマスクに用いた不純物ドーピングにより前記第３
   サイドウォールを介した前記ゲートの両側における半導
   体基板にソース・ドレインを形成する工程とを備えたこ
   とを特徴とする絶縁ゲート型半導体装置の製造方法。
5. 【請求項５】 半導体基板上に絶縁ゲート型半導体装置
   のゲートを該ゲートのゲート電極上にオフセット絶縁膜
   を載せた状態に形成した後、該ゲートの側壁に絶縁性の
   第１サイドウォールを形成する工程と、 前記ゲートの両側における前記半導体基板上に前記第１
   サイドウォールを介して該第１サイドウォールよりも低
   い状態にシリコンを選択的エピタキシャル成長させてシ
   リコン層を形成する工程と、 前記第１サイドウォール側の前記シリコン層上に該シリ
   コン層のエッチングマスクとなる第２サイドウォールを
   形成する工程と、 前記第２サイドウォールをマスクに用いて前記シリコン
   層をエッチングして、前記第１サイドウォールを介して
   前記ゲートの側壁に前記シリコン層からなる第３サイド
   ウォールを形成する工程と前記オフセット絶縁膜と前記
   第２サイドウォールとを除去した後に前記第３サイドウ
   ォールの表面、前記ゲート電極の表面および前記半導体
   基板の表面に金属シリサイド層を形成する工程とを備え
   たことを特徴とする絶縁ゲート型半導体装置の製造方
   法。
6. 【請求項６】 請求項５記載の絶縁ゲート型半導体装置
   の製造方法において、 前記シリコン層を形成した後で前記第２サイドウォール
   を形成する前に、 該シリコン層にソース・ドレイン延長部を形成するため
   の不純物をドーピングする工程と、 前記第３サイドウォールを形成した後で前記第２サイド
   ウォールを除去する前に、 前記第１サイドウォール、前記第２サイドウォール、前
   記第３サイドウォールおよび前記ゲートをマスクに用い
   た不純物ドーピングにより前記第３サイドウォールを介
   した前記ゲートの両側における半導体基板にソース・ド
   レインを形成する工程と、 熱処理により前記第３サイドウォールより前記半導体基
   板の表層に前記第３サイドウォール中の不純物を拡散し
   てソース・ドレイン延長部を形成する工程とを備えたこ
   とを特徴とする絶縁ゲート型半導体装置の製造方法。
7. 【請求項７】 請求項６記載の絶縁ゲート型半導体装置
   の製造方法において、 前記第１サイドウォールを形成した後で前記シリコン層
   を形成する前に、 レーザドーピングにより半導体基板に不純物を導入して
   ソース・ドレイン延長部を形成する工程と、 前記第３サイドウォールを形成した後で前記金属シリサ
   イド層を形成する工程を行う前に、少なくとも前記第１
   サイドウォール、前記第３サイドウォールおよび前記ゲ
   ートをマスクに用いた不純物ドーピングにより前記第３
   サイドウォールを介した前記ゲートの両側における半導
   体基板にソース・ドレインを形成する工程とを備えたこ
   とを特徴とする絶縁ゲート型半導体装置の製造方法。
8. 【請求項８】 半導体基板に形成された素子分離領域で
   分離された該半導体基板のｐチャネルトランジスタの形
   成領域およびｎチャネルトランジスタの形成領域のそれ
   ぞれに、ｐチャネルトランジスタおよびｎチャネルトラ
   ンジスタの各ゲートを形成した後、該各ゲートの側壁に
   絶縁性を有する第１サイドウォールを形成する工程と、 前記第１サイドウォールを介した前記各ゲートの両側に
   おける前記半導体基板上に該第１サイドウォールよりも
   低い状態にシリコンを選択的エピタキシャル成長させて
   シリコン層を形成する工程と、 前記ｎチャネルトランジスタの形成領域を覆うとともに
   前記ｐチャネルトランジスタの形成領域上に開口を設け
   たマスクを形成し、該ｐチャネルトランジスタの形成領
   域の前記シリコン層にｐ型不純物をドーピングする工程
   と、 前記ｐチャネルトランジスタの形成領域を覆うとともに
   前記ｎチャネルトランジスタの形成領域上に開口を設け
   たマスクを形成し、該ｎチャネルトランジスタの形成領
   域の前記シリコン層にｎ型不純物をドーピングする工程
   と、 前記各第１サイドウォール側の前記シリコン層上に該シ
   リコン層のエッチングマスクとなる第２サイドウォール
   を形成する工程と、 前記各第２サイドウォールをマスクに用いて前記シリコ
   ン層をエッチングして、前記各第１サイドウォールを介
   して前記各ゲートの側壁に前記シリコン層からなる第３
   サイドウォールを形成する工程と前記ｎチャネルトラン
   ジスタの形成領域を覆うとともに前記ｐチャネルトラン
   ジスタの形成領域上に開口を設けたマスクを形成し、該
   ｐチャネルトランジスタの形成領域における、前記第３
   サイドウォールを介した前記ゲートの両側の半導体基板
   にｐ型不純物をドーピングしてソース・ドレインを形成
   する工程と、 前記ｐチャネルトランジスタの形成領域を覆うとともに
   前記ｎチャネルトランジスタの形成領域上に開口を設け
   たマスクを形成し、該ｎチャネルトランジスタの形成領
   域における、前記第３サイドウォールを介した前記ゲー
   トの両側の半導体基板にｎ型不純物をドーピングしてソ
   ース・ドレインを形成する工程と、 熱処理により、前記ｐチャネルトランジスタの形成領域
   における前記第３サイドウォールより前記半導体基板の
   表層に前記第３サイドウォール中のｐ型不純物を拡散し
   てソース・ドレイン延長部を形成するとともに、前記ｎ
   チャネルトランジスタの形成領域における前記第３サイ
   ドウォールより前記半導体基板の表層に前記第３サイド
   ウォール中のｎ型不純物を拡散してソース・ドレイン延
   長部を形成する工程とを備えたことを特徴とする絶縁ゲ
   ート型半導体装置の製造方法。
9. 【請求項９】 請求項８記載の絶縁ゲート型半導体装置
   の製造方法において、 前記各ソース・ドレイン延長部を形成した後、 前記各第２サイドウォールを除去する工程と、 前記各第３サイドウォールの表面および前記半導体基板
   の表面に金属シリサイド層を形成する工程とを備えたこ
   とを特徴とする絶縁ゲート型半導体装置の製造方法。