JP3382743B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関し、特にシリサイド化されたゲート電極及び
ソース・ドレイン領域を備えた半導体装置の製造方法に
関するものである。
造方法に関し、特にシリサイド化されたゲート電極及び
ソース・ドレイン領域を備えた半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】半導体装置が高集積化されパターンが微
細化されるにともなって、ゲート電極の低抵抗化が要求
されている。ゲート電極を低抵抗化する方法としてSALI
CIDE（Self-Aligned Silicide）技法によりゲート電極
をシリサイド化する方法が知られている。
細化されるにともなって、ゲート電極の低抵抗化が要求
されている。ゲート電極を低抵抗化する方法としてSALI
CIDE（Self-Aligned Silicide）技法によりゲート電極
をシリサイド化する方法が知られている。
【０００３】図２はそのSALICIDEプロセスを用いてゲー
ト電極とソース・ドレイン領域をシリサイド化する工程
を示したものである。 （Ａ）シリコン基板１０１上にゲート酸化膜１０２及び
不純物導入により低抵抗化された多結晶シリコン膜１０
３を形成し、ゲート電極を含む基板上にシリコン酸化膜
を堆積し、その酸化膜にエッチバックを施してゲート電
極側面にサイドウォール１０４を形成する。
ト電極とソース・ドレイン領域をシリサイド化する工程
を示したものである。 （Ａ）シリコン基板１０１上にゲート酸化膜１０２及び
不純物導入により低抵抗化された多結晶シリコン膜１０
３を形成し、ゲート電極を含む基板上にシリコン酸化膜
を堆積し、その酸化膜にエッチバックを施してゲート電
極側面にサイドウォール１０４を形成する。
【０００４】（Ｂ）次に、電極材料金属膜１０５を全面
に堆積させる。 （Ｃ）続いて、加熱処理を行なうことにより、ソース・
ドレイン領域及び多結晶シリコン膜１０３と金属膜１０
５の間で相互拡散させてシリサイド層１０６を形成す
る。 （Ｄ）シリサイド層１０６以外の金属膜１０５をエッチ
ングにより除去すると、シリサイド化されたソース・ド
レイン領域とシリサイド化されたゲート電極が得られ
る。
に堆積させる。 （Ｃ）続いて、加熱処理を行なうことにより、ソース・
ドレイン領域及び多結晶シリコン膜１０３と金属膜１０
５の間で相互拡散させてシリサイド層１０６を形成す
る。 （Ｄ）シリサイド層１０６以外の金属膜１０５をエッチ
ングにより除去すると、シリサイド化されたソース・ド
レイン領域とシリサイド化されたゲート電極が得られ
る。
【０００５】図２の方法でゲート電極にシリサイド層を
形成する際、多結晶シリコン膜１０３の不純物濃度が大
きい場合はシリサイド化反応速度が遅くなることが知ら
れている。そのため、ゲート電極に十分な厚さのシリサ
イド層を形成するために、加熱処理時間を長くしたとす
れば、ソース・ドレイン領域からのシリコンの拡散がサ
イドウォール１０４上の金属膜中にも起こり、ソース・
ドレイン領域とゲート電極との間が短絡することが起こ
り、ゲート電極をより低抵抗化するのが困難であるとさ
れている。
形成する際、多結晶シリコン膜１０３の不純物濃度が大
きい場合はシリサイド化反応速度が遅くなることが知ら
れている。そのため、ゲート電極に十分な厚さのシリサ
イド層を形成するために、加熱処理時間を長くしたとす
れば、ソース・ドレイン領域からのシリコンの拡散がサ
イドウォール１０４上の金属膜中にも起こり、ソース・
ドレイン領域とゲート電極との間が短絡することが起こ
り、ゲート電極をより低抵抗化するのが困難であるとさ
れている。
【０００６】そこで、図２の（Ｂ）の工程で金属膜１０
５を形成した後、収束イオンビームを用いてゲート電極
部分の金属膜にのみシリコンイオンを選択的に注入する
ことにより、短い加熱処理時間でゲート電極上に十分な
厚さのシリサイド層を形成し、ソース・ドレイン領域と
ゲート電極との間の短絡を防ぐようにする方法が提案さ
れている（特公平４−５７０９５号公報参照）。
５を形成した後、収束イオンビームを用いてゲート電極
部分の金属膜にのみシリコンイオンを選択的に注入する
ことにより、短い加熱処理時間でゲート電極上に十分な
厚さのシリサイド層を形成し、ソース・ドレイン領域と
ゲート電極との間の短絡を防ぐようにする方法が提案さ
れている（特公平４−５７０９５号公報参照）。
【０００７】
【発明が解決しようとする課題】引例の方法ではゲート
電極部分の金属膜上のみにシリコンイオンを注入するた
めに、収束イオンビームを用いている。しかし、微細化
されたゲート電極に精度よくイオンを注入することは技
術的に困難であるうえ、仮に収束イオンビームを制御し
て精度よくイオン注入できるようになったとしても、大
型化するウエハの全面を処理するには非常に長時間を要
し、実用的でないという問題が生じる。本発明はSALICI
DE法によりゲート電極とソース・ドレイン領域にシリサ
イド層を形成する方法で、ソース・ドレイン領域とゲー
ト電極との間の短絡を防ぐとともに、実用的な時間で処
理できるようにすることを目的とするものである。
電極部分の金属膜上のみにシリコンイオンを注入するた
めに、収束イオンビームを用いている。しかし、微細化
されたゲート電極に精度よくイオンを注入することは技
術的に困難であるうえ、仮に収束イオンビームを制御し
て精度よくイオン注入できるようになったとしても、大
型化するウエハの全面を処理するには非常に長時間を要
し、実用的でないという問題が生じる。本発明はSALICI
DE法によりゲート電極とソース・ドレイン領域にシリサ
イド層を形成する方法で、ソース・ドレイン領域とゲー
ト電極との間の短絡を防ぐとともに、実用的な時間で処
理できるようにすることを目的とするものである。
【０００８】
【課題を解決するための手段】本発明は以下の工程
（Ａ）から（Ｃ）を含んでいる。（Ａ）半導体基板の素
子形成領域にゲート絶縁膜を形成し、その上に多結晶シ
リコン膜を形成した後、その多結晶シリコン膜に高融点
金属をイオン注入し、そのイオン注入された多結晶シリ
コン膜をパターン化してゲート電極を形成する工程、
（Ｂ）ゲート電極を含む基板表面上に絶縁膜を形成し、
その絶縁膜に異方性エッチングを施し、ゲート電極の側
方にのみその絶縁膜を残す工程、（Ｃ）ゲート電極を含
む基板表面上に高融点金属膜を形成し、熱処理を施して
半導体基板シリコン及びゲート電極の多結晶シリコン膜
と接している前記高融点金属膜をシリサイド化した後、
高融点金属膜のシリサイド化部分以外をエッチングによ
り除去する工程。
（Ａ）から（Ｃ）を含んでいる。（Ａ）半導体基板の素
子形成領域にゲート絶縁膜を形成し、その上に多結晶シ
リコン膜を形成した後、その多結晶シリコン膜に高融点
金属をイオン注入し、そのイオン注入された多結晶シリ
コン膜をパターン化してゲート電極を形成する工程、
（Ｂ）ゲート電極を含む基板表面上に絶縁膜を形成し、
その絶縁膜に異方性エッチングを施し、ゲート電極の側
方にのみその絶縁膜を残す工程、（Ｃ）ゲート電極を含
む基板表面上に高融点金属膜を形成し、熱処理を施して
半導体基板シリコン及びゲート電極の多結晶シリコン膜
と接している前記高融点金属膜をシリサイド化した後、
高融点金属膜のシリサイド化部分以外をエッチングによ
り除去する工程。
【０００９】ここで、高融点金属膜としてはモリブデ
ン、タンタル、タングステン、又はチタンであることが
好ましい。これらの高融点金属膜はウエットエッチング
で除去するのが容易だからである。イオン注入される高
融点金属としてもモリブデン、タンタル、タングステ
ン、又はチタンを用いることができる。このうち、最も
質量数の小さいチタンを用いると、イオン注入機として
簡単な装置を用いることができ、好都合である。
ン、タンタル、タングステン、又はチタンであることが
好ましい。これらの高融点金属膜はウエットエッチング
で除去するのが容易だからである。イオン注入される高
融点金属としてもモリブデン、タンタル、タングステ
ン、又はチタンを用いることができる。このうち、最も
質量数の小さいチタンを用いると、イオン注入機として
簡単な装置を用いることができ、好都合である。
【００１０】
【実施例】図１により一実施例を説明する。
（Ａ）Ｐ型シリコン基板４０１にＰ型不純物であるボロ
ンを選択的にイオン注入してチャネルストッパ領域４０
２を形成した後、選択酸化法によりチャネルストッパ領
域上にフィールド酸化膜４０３を形成する。続いて、熱
酸化処理を行なって素子形成領域のシリコン基板４０１
の表面にゲート酸化膜となる熱酸化膜４０４を約１０ｎ
ｍの厚さに成長させる。その上に不純物を含んだ多結晶
シリコン膜４０５を全面に約５００ｎｍの厚さに堆積さ
せる。
ンを選択的にイオン注入してチャネルストッパ領域４０
２を形成した後、選択酸化法によりチャネルストッパ領
域上にフィールド酸化膜４０３を形成する。続いて、熱
酸化処理を行なって素子形成領域のシリコン基板４０１
の表面にゲート酸化膜となる熱酸化膜４０４を約１０ｎ
ｍの厚さに成長させる。その上に不純物を含んだ多結晶
シリコン膜４０５を全面に約５００ｎｍの厚さに堆積さ
せる。
【００１１】その後、高融点金属であるチタンを多結晶
シリコン膜４０５に注入する。このときの注入条件は１
０〜３０ＫｅＶのエネルギーで、ドーズ量が５×１０15
〜５×１０16／ｃｍ2である。多結晶シリコン膜４０５
にイオン注入する高融点金属をチタンとすることによ
り、チタンは質量が比較的軽いので特別な注入機を必要
としない利点がある。しかし、多結晶シリコン膜４０５
にイオン注入する高融点金属をチタンに代えてモリブデ
ン、タンタル又はタングステンとしてもよい。
シリコン膜４０５に注入する。このときの注入条件は１
０〜３０ＫｅＶのエネルギーで、ドーズ量が５×１０15
〜５×１０16／ｃｍ2である。多結晶シリコン膜４０５
にイオン注入する高融点金属をチタンとすることによ
り、チタンは質量が比較的軽いので特別な注入機を必要
としない利点がある。しかし、多結晶シリコン膜４０５
にイオン注入する高融点金属をチタンに代えてモリブデ
ン、タンタル又はタングステンとしてもよい。
【００１２】（Ｂ）写真製版とエッチングによって多結
晶シリコン膜４０５とゲート酸化膜４０４をパターン化
し、ゲート電極となる凸状パターンを形成する。その凸
状パターン及びフィールド酸化膜４０３をマスクとし
て、ソース・ドレイン領域のＬＤＤ（Lightly Doped Dr
ain）構造の低濃度領域を形成するためにシリコン基板
４０１にＮ型不純物であるリンをイオン注入する。この
ときのイオン注入条件は、注入エネルギーが８５〜９５
ＫｅＶ、ドーズ量が２.０×１０13〜２.５×１０13／ｃ
ｍ2である。
晶シリコン膜４０５とゲート酸化膜４０４をパターン化
し、ゲート電極となる凸状パターンを形成する。その凸
状パターン及びフィールド酸化膜４０３をマスクとし
て、ソース・ドレイン領域のＬＤＤ（Lightly Doped Dr
ain）構造の低濃度領域を形成するためにシリコン基板
４０１にＮ型不純物であるリンをイオン注入する。この
ときのイオン注入条件は、注入エネルギーが８５〜９５
ＫｅＶ、ドーズ量が２.０×１０13〜２.５×１０13／ｃ
ｍ2である。
【００１３】（Ｃ）次に、熱処理を施して、露出したシ
リコン基板４０１上に約１０ｎｍの熱酸化膜（図示略）
を形成した後、不活性ガス雰囲気下で熱処理を施して、
シリコン基板４０１に注入されたリンを活性化し、接合
深さの浅いＮ-領域４０６を形成する。続いて、全面に
ＣＶＤ法を用いてシリコン酸化膜４０７を約１００ｎｍ
の厚さに堆積する。
リコン基板４０１上に約１０ｎｍの熱酸化膜（図示略）
を形成した後、不活性ガス雰囲気下で熱処理を施して、
シリコン基板４０１に注入されたリンを活性化し、接合
深さの浅いＮ-領域４０６を形成する。続いて、全面に
ＣＶＤ法を用いてシリコン酸化膜４０７を約１００ｎｍ
の厚さに堆積する。
【００１４】（Ｄ）反応性イオンエッチングによってシ
リコン酸化膜４０７をエッチングし、ゲート電極となる
凸状パターンの側面にシリコン酸化膜のサイドウォール
４０８を残存させる。その後、ゲート電極となる凸状パ
ターン及びその側面のシリコン酸化膜のサイドウォール
４０８、並びにフィールド酸化膜４０３をマスクにし
て、シリコン基板４０１にＮ型の不純物である砒素をイ
オン注入して、Ｎ-領域４０６よりも深い接合をもつ高
濃度のＮ+領域４０９を形成する。このときのイオン注
入条件は、注入エネルギーが４５〜５５ＫｅＶ、ドーズ
量が５×１０15〜６×１０15／ｃｍ2である。
リコン酸化膜４０７をエッチングし、ゲート電極となる
凸状パターンの側面にシリコン酸化膜のサイドウォール
４０８を残存させる。その後、ゲート電極となる凸状パ
ターン及びその側面のシリコン酸化膜のサイドウォール
４０８、並びにフィールド酸化膜４０３をマスクにし
て、シリコン基板４０１にＮ型の不純物である砒素をイ
オン注入して、Ｎ-領域４０６よりも深い接合をもつ高
濃度のＮ+領域４０９を形成する。このときのイオン注
入条件は、注入エネルギーが４５〜５５ＫｅＶ、ドーズ
量が５×１０15〜６×１０15／ｃｍ2である。
【００１５】（Ｅ）次に、シリサイド層を形成する高融
点金属としてチタン膜４１０をスパッタリング法などの
手段によって５０〜１００ｎｍの厚さに堆積する。
点金属としてチタン膜４１０をスパッタリング法などの
手段によって５０〜１００ｎｍの厚さに堆積する。
【００１６】（Ｆ）続いて、６５０〜７５０℃の温度で
１０〜３０秒のランプアニール法にて加熱処理を行な
い、多結晶シリコンゲート電極４０５の表面とソース・
ドレイン領域表面でシリコンとチタン膜４１０との間で
相互拡散を行なわせ、シリサイド層４１１を形成する。
次に、チタンのエッチング液である（アンモニア水＋過
酸化水素水＋純水）の混合液で未反応のチタン膜４１０
を除去する。これによって、ソース・ドレイン領域表面
とゲート電極表面とにのみシリサイド層４１１が残る。
１０〜３０秒のランプアニール法にて加熱処理を行な
い、多結晶シリコンゲート電極４０５の表面とソース・
ドレイン領域表面でシリコンとチタン膜４１０との間で
相互拡散を行なわせ、シリサイド層４１１を形成する。
次に、チタンのエッチング液である（アンモニア水＋過
酸化水素水＋純水）の混合液で未反応のチタン膜４１０
を除去する。これによって、ソース・ドレイン領域表面
とゲート電極表面とにのみシリサイド層４１１が残る。
【００１７】実施例で堆積する高融点金属膜としてチタ
ンに代えてモリブデン、タンタル又はタングステンを用
いても同様にシリサイド層を形成することができる。こ
れらの高融点金属は未反応の金属膜をウエットエッチン
グで除去することが容易である。
ンに代えてモリブデン、タンタル又はタングステンを用
いても同様にシリサイド層を形成することができる。こ
れらの高融点金属は未反応の金属膜をウエットエッチン
グで除去することが容易である。
【００１８】
【発明の効果】本発明では、ゲート電極中に高融点金属
が含有されているので、多結晶シリコン中でのシリサイ
ド化反応の遅れを補うことができ、短時間でシリサイド
化できるため、ゲート電極とソース・ドレイン領域の間
がシリサイド層で短絡されるのを抑えることができる。
高融点金属膜としてチタン、モリブデン、タンタル、又
はタングステンを用いれば、シリサイド化工程の後、未
反応の高融点金属膜をウエットエッチングで簡単に除去
することができる。ゲート電極の多結晶シリコン膜に高
融点金属をイオン注入する祭、そのイオン注入する高融
点金属をチタンとすれば、チタンは質量が比較的軽いの
で特別な注入機を必要としない。本発明ではゲート電極
をパターン化する工程以外では写真製版工程を含んでい
ないため、コスト増加を抑えることができる。
が含有されているので、多結晶シリコン中でのシリサイ
ド化反応の遅れを補うことができ、短時間でシリサイド
化できるため、ゲート電極とソース・ドレイン領域の間
がシリサイド層で短絡されるのを抑えることができる。
高融点金属膜としてチタン、モリブデン、タンタル、又
はタングステンを用いれば、シリサイド化工程の後、未
反応の高融点金属膜をウエットエッチングで簡単に除去
することができる。ゲート電極の多結晶シリコン膜に高
融点金属をイオン注入する祭、そのイオン注入する高融
点金属をチタンとすれば、チタンは質量が比較的軽いの
で特別な注入機を必要としない。本発明ではゲート電極
をパターン化する工程以外では写真製版工程を含んでい
ないため、コスト増加を抑えることができる。
【図１】一実施例を示す工程断面図である。
【図２】従来のサリサイド方法を示す工程断面図であ
る。
る。
４０１ シリコン基板
４０４ ゲート酸化膜
４０５ 多結晶シリコン膜
４０８ サイドウォール
４０９ シリコン酸化膜
４１０ チタン膜
４１１ シリサイド層
Claims (3)
- 【請求項１】 以下の工程（Ａ）から（Ｃ）を含むこと
を特徴とする半導体装置の製造方法。 （Ａ）半導体基板の素子形成領域にゲート絶縁膜を形成
し、その上に多結晶シリコン膜を形成した後、その多結
晶シリコン膜に高融点金属をイオン注入し、そのイオン
注入された多結晶シリコン膜をパターン化してゲート電
極を形成する工程、 （Ｂ）ゲート電極を含む基板表面上に絶縁膜を形成し、
その絶縁膜に異方性エッチングを施し、ゲート電極の側
方にのみその絶縁膜を残す工程、 （Ｃ）ゲート電極を含む基板表面上に高融点金属膜を形
成し、熱処理を施して半導体基板シリコン及びゲート電
極の多結晶シリコン膜と接している前記高融点金属膜を
シリサイド化した後、高融点金属膜のシリサイド化部分
以外をエッチングにより除去する工程。 - 【請求項２】 高融点金属膜及びイオン注入される高融
点金属がモリブデン、タンタル、タングステン、又はチ
タンである請求項１に記載の半導体装置の製造方法。 - 【請求項３】 イオン注入される高融点金属がチタンで
ある請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03156695A JP3382743B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03156695A JP3382743B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204193A JPH08204193A (ja) | 1996-08-09 |
| JP3382743B2 true JP3382743B2 (ja) | 2003-03-04 |
Family
ID=12334736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03156695A Expired - Fee Related JP3382743B2 (ja) | 1995-01-27 | 1995-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3382743B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7718228B2 (en) | 2003-10-16 | 2010-05-18 | Jsr Corporation | Composition for forming silicon-cobalt film, silicon-cobalt film and method for forming same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230388B1 (ko) * | 1996-11-27 | 1999-11-15 | 윤종용 | 반도체 소자의 트랜지스터 제조방법 |
| JPH1117181A (ja) * | 1997-06-26 | 1999-01-22 | Sony Corp | 半導体装置の製造方法 |
| KR100543654B1 (ko) * | 1998-12-31 | 2006-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
| KR20010003682A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 자기정렬식 게이트전극 형성방법 |
| JP2006295025A (ja) * | 2005-04-14 | 2006-10-26 | Sharp Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-01-27 JP JP03156695A patent/JP3382743B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7718228B2 (en) | 2003-10-16 | 2010-05-18 | Jsr Corporation | Composition for forming silicon-cobalt film, silicon-cobalt film and method for forming same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204193A (ja) | 1996-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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