JP3816918B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Description

本発明は、半導体装置及びその製造方法に関する。
半導体装置の高速化のため、ゲート電極の低抵抗化が要請されている。このような要請に対し、ポリシリコン膜上にタングステン等の高融点金属膜を積層したポリメタルゲート構造が提案されている。
ポリメタルゲート構造では、熱処理の際に高融点金属とシリコンとが反応してシリサイドが形成されることを防止するため、バリア膜を形成する必要がある。以下、このようなポリメタルゲート構造の形成方法を説明する。
まず、ゲート絶縁膜上に、ポリシリコン膜、タングステン窒化物膜（ＷＮx 膜）及びタングステン膜（Ｗ膜）を順次積層する。この積層膜に対して熱処理を行うと、ポリシリコン膜とタングステン窒化物膜との境界領域に、厚さ１ｎｍ程度の非常に薄いＷ、Ｓｉ及びＮが含有された膜（ＷＳｉＮ膜）が形成される。その結果、Ｗ膜／ＷＮx 膜／ＷＳｉＮ膜／ポリＳｉ膜の積層構造が得られる。ＷＳｉＮ膜中のＳｉ−Ｎ結合は安定性が高いため、ＷＳｉＮ膜がバリア膜として機能し、シリサイド化反応を抑制することが可能である。
しかしながら、ＷＮx は熱的に不安定であるため、ＷＳｉＮ膜を形成した後の種々の熱処理によってＷＳｉＮ膜の厚さが厚くなるおそれがある。ＷＳｉＮ膜中のＳｉ−Ｎ結合は絶縁性であるため、ＷＳｉＮ膜の厚さが厚くなると、ポリシリコン膜とタングステン膜との間の抵抗が上昇するという問題が生じる。そのため、ゲート電極の厚さ方向の抵抗が上昇し、動作速度低下の原因となる。
また、ＷＮx が熱的に不安定であることから、ｐ型ＭＩＳトランジスタでは、ポリシリコン膜にドープされたボロン（Ｂ）が上方に拡散してＢＮが形成され、ポリシリコン膜中のボロン濃度が低下するおそれがある（非特許文献１参照）。そのため、ポリシリコン膜とタングステン膜との間の抵抗が上昇して、ゲート電極の厚さ方向の抵抗が上昇するといった問題が生じる。また、ボロン濃度の低下によって空乏層の幅が増大するといった問題も生じる。これらの問題は、動作速度低下の原因となる。
Ohtake et al., 2000 Symposium on VLSI Technology. Digest of Technical Papers., pp. 74-75 ,2000
このように、半導体装置の高速化の観点から、ポリシリコン膜上に高融点金属膜を積層したポリメタルゲート構造が提案されている。しかしながら、従来は、バリア膜として用いるＷＳｉＮ膜の厚さが厚くなるといった問題や、ＢＮが形成されることによってポリシリコン膜中のボロン濃度が低下するといった問題があり、動作速度低下の大きな要因となっていた。このような問題は、高融点金属としてタングステンを用いた場合に限らず、クロムやモリブデン等の高融点金属を用いた場合にも生じ得るものである。
本発明は、上記従来の課題に対してなされたものであり、動作速度の低下を防止することが可能な半導体装置及びその製造方法を提供することを目的としている。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極であって、シリコン及びボロンを含んだ結晶半導体部分と、第１の高融点金属、シリコン及び窒素を含んだ部分と、第２の高融点金属を含んだ金属部分とが積層されたゲート電極と、を備え、前記結晶半導体部分は、結晶粒の平均グレインサイズが前記ゲート電極のゲート長よりも大きい結晶半導体膜から形成されたものであることを特徴とする。
本発明によれば、ゲート電極の膜厚方向の抵抗の増加を抑えることができ、半導体装置の動作速度の低下を防止することが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
図１〜図８は、本発明の第１の実施形態に係る半導体装置（ＭＩＳトランジスタ）の製造工程を模式的に示した断面図である。
まず、図１に示すように、シリコン基板等の半導体基板１１上にゲート絶縁膜１２を形成する。続いて、ゲート絶縁膜１２上に、シリコンを含む半導体膜として、厚さ７０ｎｍ程度のシリコン膜（例えば、ポリシリコン膜）１３を形成する。さらに、シリコン膜１３にボロン（Ｂ）等のｐ型不純物をイオン注入する。
次に、図２に示すように、ボロンがドープされたシリコン膜１３上に、タングステン（Ｗ）及び窒素（Ｎ）を含む膜として、厚さ５ｎｍ程度以上のタングステン窒化物膜（ＷＮx 膜）１４を形成する。
次に、図３に示すように、Ｎ2 ガス雰囲気や希ガス雰囲気などの非酸化性雰囲気中において、６００℃以上の温度で熱処理を行う。この熱処理により、シリコン膜１３とタングステン窒化物膜１４との境界領域（界面領域）に、厚さは１ｎｍ程度のタングステン（Ｗ）、シリコン（Ｓｉ）及び窒素（Ｎ）を含む膜（以下、ＷＳｉＮ膜という）１５が形成される。このように、シリコン膜１３とタングステン窒化物膜１４との境界領域にＷＳｉＮ膜１５が形成されるのは、Ｓｉ−Ｎ結合の方がＷ−Ｎ結合よりも熱的安定性が高い、すなわち、Ｓｉの方がＷよりも窒化物を形成しやすいためである。このようにＷＳｉＮ膜１５中のＳｉ−Ｎ結合は安定性が高いため、後の熱工程の際にＷＳｉＮ膜１５が拡散バリアとして機能し、ＷとＳｉとのシリサイド化反応を抑制することが可能である。
次に、図４に示すように、ＷＳｉＮ膜１５上のタングステン窒化物膜１４を選択的にエッチングして除去する。この選択的なエッチングには、Ｈ2Ｏ2 を含む薬液を用いる。例えば、Ｈ2Ｏ2 液、（Ｈ2Ｏ2 ＋Ｈ2ＳＯ4）混合液、（Ｈ2Ｏ2 ＋ＨＣｌ）混合液、（Ｈ2Ｏ2 ＋ＮＨ3）混合液等を、薬液として用いることができる。
次に、図５に示すように、エッチングによって露出したＷＳｉＮ膜１５上に、金属膜として厚さ４０ｎｍ程度のタングステン膜（Ｗ膜）１６を形成する。次に、図６に示すように、例えばＬＰＣＶＤ法を用いて、タングステン膜１６上に厚さ２００ｎｍ程度のシリコン窒化膜１７を形成する。
次に、図７に示すように、フォトリソグラフィ及びエッチングにより、シリコン窒化膜１７、タングステン膜１６、ＷＳｉＮ膜１５及びシリコン膜１３をパターニングし、これらの膜で形成されたゲート電極構造を形成する。続いて、このゲート電極構造をマスクとして、ｐ型不純物としてＢＦ2 +イオンを半導体基板１１の表面にイオン注入し、ソース・ドレイン領域となる低濃度の不純物領域１８を形成する。
次に、図８に示すように、例えばＬＰＣＶＤ法を用いて、全面にシリコン窒化膜を形成する。さらに、異方性エッチングによってゲート電極構造の側壁にのみシリコン窒化膜を残し、ゲート側壁１９を形成する。続いて、ゲート電極構造及びゲート側壁１９をマスクとして、ｐ型不純物としてＢＦ2 +イオンを半導体基板１１の表面にイオン注入し、ソース・ドレイン領域となる高濃度の不純物領域２０を形成する。さらに、ＲＴＡ法により９００℃で５秒程度の熱処理を行い、不純物領域１８及び２０に注入された不純物を活性化する。
以上のようにして、図８に示すような半導体装置（ｐ型ＭＩＳトランジスタ）が形成される。
すでに述べたように、ＷＮx は熱的に不安定であるため、図３の工程においてＷＳｉＮ膜１５を形成した後も、ＷＮx 膜１４中には不安定なＮが過剰に含まれている。そのため、ＷＮx 膜１４を残したままで各種の熱処理工程を行うと、熱処理によって生成されたＳｉ−Ｎ結合等によってＷＳｉＮ膜１５の厚さが厚くなるといった問題や、シリコン膜１３にドープされたＢとＷＮx 膜１４中の窒素ＮとによってＢ−Ｎ結合が形成されるといった問題が生じる。すでに述べたように、ＷＳｉＮ膜１５の厚さが厚くなると、シリコン膜１３とタングステン膜１６との間の抵抗が上昇し、動作速度低下の大きな要因となる。また、Ｂ−Ｎ結合が形成されると、シリコン膜１３中のＢ濃度が低下し、これも動作速度低下の大きな要因となる。
本実施形態では、図３の工程でＷＳｉＮ膜１５を形成した後、図４の工程でＷＮx 膜１４を除去するため、Ｓｉ−Ｎ結合やＢ−Ｎ結合の生成を防止することができ、上述したような問題を未然に回避することが可能である。したがって、半導体装置の動作速度の低下を防止することが可能となる。
なお、上述した実施形態ではｐ型ＭＩＳトランジスタの製造方法について説明したが、ｎ型ＭＩＳトランジスタの製造方法についても本実施形態の方法は同様に適用可能である。すなわち、ＷＳｉＮ膜を形成した後でＷＮx 膜を除去することで、Ｓｉ−Ｎ結合の生成を防止することができ、動作速度の低下を防止することが可能となる。
（実施形態２）
図９〜図１６は、本発明の第２の実施形態に係る半導体装置（ＭＩＳトランジスタ）の製造工程を模式的に示した断面図である。
まず、図９に示すように、シリコン基板等の半導体基板３１上にゲート絶縁膜３２を形成する。続いて、ゲート絶縁膜３２上に、シリコンを含むアモルファス半導体膜として、厚さ７０ｎｍ程度のアモルファスシリコン膜３３ａを形成する。例えば、ＬＰＣＶＤ法を用いて、５５０℃程度以下の温度でシリコンを堆積することで、アモルファスシリコン膜３３ａを形成することができる。さらに、アモルファスシリコン膜３３ａに、加速エネルギー５ＫｅＶ、ドーズ量１×１０15／ｃｍ2 の条件で、ボロン（Ｂ）をイオン注入する。アモルファスシリコンは、ポリシリコンとは異なり、イオンのチャネリングがほとんど無いので、高加速エネルギーでボロンをイオン注入しても、シリコン基板３１までボロンイオンは到達しない。
次に、図１０に示すように、アモルファスシリコン膜３３ａを加熱して、ボロンがドープされたアモルファスシリコン膜３３ａを、ボロンがドープされたポリシリコン膜（結晶半導体膜）３３に変化させる。このとき、ポリシリコン膜の通常の堆積温度よりも十分高い温度、例えば７５０℃以上の温度で熱処理を行う。このような高温でアモルファスシリコン膜３３ａを加熱することにより、粒径の大きなポリシリコン膜３３を得ることができる。
次に、図１１に示すように、ボロンがドープされたポリシリコン膜３３上に、タングステン（Ｗ）及び窒素（Ｎ）を含む膜として、厚さ５ｎｍ程度以上のタングステン窒化物膜（ＷＮx 膜）３４を形成する。次に、図１２に示すように、タングステン窒化物膜３４上に、金属膜として厚さ４０ｎｍ程度のタングステン膜（Ｗ膜）３６を形成する。
次に、図１３に示すように、Ｎ2 ガス雰囲気や希ガス雰囲気などの非酸化性雰囲気中において、６００℃以上の温度で熱処理を行う。この熱処理により、ポリシリコン膜３３とタングステン窒化物膜３４との境界領域（界面領域）に、厚さは１ｎｍ程度のタングステン（Ｗ）、シリコン（Ｓｉ）及び窒素（Ｎ）を含む膜（ＷＳｉＮ膜）３５が形成される。このＷＳｉＮ膜３５は、第１の実施形態と同様に、拡散バリアとして機能するものであり、ＷとＳｉとのシリサイド化反応を抑制することが可能である。
次に、図１４に示すように、例えばＬＰＣＶＤ法を用いて、７００〜７８０℃の温度で、タングステン膜３６上に厚さ２００ｎｍ程度のシリコン窒化膜３７を形成する。
次に、図１５に示すように、フォトリソグラフィ及びエッチングにより、シリコン窒化膜３７、タングステン膜３６、タングステン窒化物膜３４、ＷＳｉＮ膜３５及びポリシリコン膜３３をパターニングし、これらの膜で形成されたゲート電極構造を形成する。続いて、このゲート電極構造をマスクとして、ｐ型不純物としてＢＦ2 +イオンを半導体基板３１の表面にイオン注入し、ソース・ドレイン領域となる低濃度の不純物領域３８を形成する。
次に、図１６に示すように、例えばＬＰＣＶＤ法を用いて、全面にシリコン窒化膜を形成する。さらに、異方性エッチングによってゲート電極構造の側壁にのみシリコン窒化膜を残し、ゲート側壁３９を形成する。続いて、ゲート電極構造及びゲート側壁３９をマスクとして、ｐ型不純物としてＢＦ2 +イオンを半導体基板３１の表面にイオン注入し、ソース・ドレイン領域となる高濃度の不純物領域４０を形成する。さらに、ＲＴＡ法により９００℃で５秒程度の熱処理を行い、不純物領域３８及び４０に注入された不純物を活性化する。
以上のようにして、図１６に示すような半導体装置（ｐ型ＭＩＳトランジスタ）が形成される。
図１７は、図１０の工程において、アモルファスシリコン膜３３ａを加熱することによって得られたポリシリコン膜３３の状態を示したＴＥＭ写真である。加熱処理は、窒素ガス雰囲気中において、８００℃で３０分間行った。図１８は、本実施形態の比較例に係るポリシリコン膜の状態を示したＴＥＭ写真である。比較例では、アモルファスシリコン膜を加熱してポリシリコン膜を形成するのではなく、ＬＰＣＶＤ法を用いて６２０℃程度の温度で、直接ポリシリコン膜を形成している。
比較例（図１８）では、ポリシリコンの結晶粒の平均グレインサイズ（平均粒径）は２０〜３０ｎｍ程度であるのに対し、本実施形態（図１７）では、ポリシリコンの結晶粒の平均グレインサイズは５００ｎｍ程度である。したがって、本実施形態のように、アモルファスシリコン膜を加熱してポリシリコン膜に変化させることで、グレインサイズの大きな結晶粒を有するポリシリコン膜を形成できることがわかる。
図１９は、本実施形態に係るＭＩＳトランジスタの構造を模式的に示した断面図であり、図２０は、比較例に係るＭＩＳトランジスタの構造を模式的に示した断面図である。
比較例（図２０）では、ポリシリコン膜３３ｘの結晶粒の平均サイズは２０〜３０ｎｍ程度であり、ゲート長Ｌ（例えば１００ｎｍ）よりも小さい。したがって、ゲート電極を構成するポリシリコン膜３３ｘ内に多数の結晶粒界が存在する。そのため、多数の結晶粒界を介してポリシリコン膜３３ｘ中のボロン（Ｂ）が上方に拡散し、タングステン窒化物膜（ＷＮx 膜）３４等に含まれる不安定なＮと結合して、ＢＮが形成される。その結果、ポリシリコン膜３３ｘのＢ濃度が大きく低下し、動作速度低下の大きな要因となる。
本実施形態（図１９）では、ポリシリコン膜３３の結晶粒の平均サイズは５００ｎｍ程度であり、ゲート長Ｌ（例えば１００ｎｍ）よりも十分大きい。したがって、ゲート電極を構成するポリシリコン膜３３内には結晶粒界が存在しない、或いは存在しても極めて少ない。そのため、ポリシリコン膜３３中のＢの拡散が大幅に抑制される。その結果、ＢＮの生成に伴うポリシリコン膜３３中のＢ濃度の低下が大幅に抑制され、動作速度の低下を防止することができる。
図２１は、本実施形態のゲート電極及び比較例のゲート電極について、ＳＩＭＳによる分析結果を示した図である。ボロン（Ｂ）、シリコン（Ｓｉ）及びタングステン（Ｗ）ともに、実線は本実施形態の場合、破線は比較例の場合を示している。
ボロン濃度（左軸）は、シリコン膜（アモルファスシリコン（ａ−Ｓｉ）膜又はポリシリコン（ｐｏｌｙ−Ｓｉ）膜）中の濃度として校正されており、シリコン膜中のみ有効である。また、参考のため、Ｓｉ及びＷのイオン強度（右軸）もプロットしてある。これらのイオン強度が大きく変化する位置が、各膜間の境界位置に対応している。分析は、シリコン基板（Ｓ−ｓｕｂ）の裏面側から進められており、本実施形態と比較例とでゲート絶縁膜（ＳｉＯ2 膜）の位置が一致するように深さ（Ｘ軸）を設定している。したがって、Ｘ軸の値は必ずしも絶対値を示しているわけではない。
図２１の分析結果から分かるように、本実施形態では、比較例に対して、シリコン膜中のＢ濃度が１．５倍程度になっている。したがって、本実施形態では、シリコン膜からのＢの拡散が抑制されることがわかる。
以上のように、本実施形態によれば、アモルファスシリコン膜３３ａを加熱してポリシリコン膜３３に変化させることにより、グレインサイズの大きな結晶粒を有するポリシリコン膜３３を得ることができるため、ポリシリコン膜３３中のＢの結晶粒界を介しての拡散を大幅に抑制することができる。したがって、ＢＮの生成に伴うポリシリコン膜３３中のＢ濃度の低下を大幅に抑制することができ、半導体装置の動作速度の低下を防止することが可能となる。
なお、上述した例では、ポリシリコン膜３３の結晶粒の平均グレインサイズ（例えば５００ｎｍ程度）が、ゲート電極のゲート長Ｌ（例えば１００ｎｍ）よりも十分大きい場合について説明したが、結晶粒の平均グレインサイズがゲート長Ｌよりも大きければ、上述したのと同様の効果を得ることが可能である。すなわち、結晶粒の平均グレインサイズがゲート長Ｌよりも大きければ、ゲート電極を構成するポリシリコン膜３３内に結晶粒界が存在しない場合もあり、このような場合にはボロンの拡散を極めて少なくすることができる。また、ゲート電極のゲート長方向に平行な任意の断面で見た場合、結晶粒界がゼロ又は一つである確率が高く、ボロンの拡散を大幅に抑えることができる。
また、本実施形態では、図１３の熱処理工程においてＷＳｉＮ膜３５を形成するようにしたが、ＷＳｉＮ膜３５を形成するための熱処理は、タングステン窒化物膜３４を形成した後であれよい。例えば、図１２の工程でタングステン膜３６を形成するよりも前に熱処理を行ってもよい。また、図１４の工程では、７００〜７８０℃の温度下でのＬＰＣＶＤによってシリコン窒化膜３７を形成するが、この高温のＬＰＣＶＤ工程において同時にＷＳｉＮ膜３５を形成するようにしてもよい。
また、本実施形態では、ＷＳｉＮ膜３５を形成した後、タングステン窒化物膜３４を残した状態でタングステン膜３６を形成しているが、第１の実施形態と同様に、ＷＳｉＮ膜３５を形成した後にタングステン窒化物膜３４を除去し、露出したＷＳｉＮ膜３５上にタングステン膜３６を形成するようにしてもよい。言い換えると、第１の実施形態において、シリコン膜１３を形成する際に、本実施形態と同様に、まずアモルファスシリコン膜を形成し、このアモルファスシリコン膜を加熱してポリシリコン膜に変化させるようにしてもよい。
なお、上述した第１及び第２の実施形態では、シリコン膜１３及びアモルファスシリコン膜３３ａにイオン注入によってボロンを導入するようにしたが、シリコン膜１３及びアモルファスシリコン膜３３ａを堆積する際に同時にボロンを導入するようにしてもよい。
また、上述した第１及び第２の実施形態では、シリコンを含む半導体膜としてシリコン膜（シリコン膜１３、アモルファスシリコン膜３３ａ、ポリシリコン膜３３）を用いたが、シリコン膜の代わりにＳｉＧｅ膜等を用いることも可能である。
また、上述した第１及び第２の実施形態では、高融点金属窒化物膜としてタングステン窒化物膜１４及び３４を用いたが、タングステン窒化物膜の代わりにクロム窒化物膜やモリブデン窒化物膜を用いてもよい。クロム窒化物及びモリブデン窒化物は、タングステン窒化物と同様、シリコン窒化物よりも熱的安定性が低い。すなわち、シリコンの方がクロム（Ｃｒ）及びモリブデン（Ｍｏ）よりも窒化物を形成しやすい。したがって、熱処理により、シリコン膜と高融点金属窒化物膜との境界領域に、高融点金属（Ｃｒ或いはＭｏ）、シリコン及び窒素を含む膜を容易に形成することができる。一般的には、これらの高融点金属として、高融点金属が窒化物を生成するときの窒素分子１モルあたりのギブス自由エネルギーの低下量が、シリコンが窒化物を生成するときの窒素分子１モルあたりのギブス自由エネルギーの低下量よりも小さいものを用いることが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係り、ポリシリコン膜の状態を示した写真である。 本発明の第２の実施形態の比較例に係り、ポリシリコン膜の状態を示した写真である。 本発明の第２の実施形態に係るＭＩＳトランジスタの構造を模式的に示した断面図である。 本発明の第２の実施形態の比較例に係るＭＩＳトランジスタの構造を模式的に示した断面図である。 本発明の第２の実施形態のゲート電極及び比較例のゲート電極について、ＳＩＭＳによる分析結果を示した図である。
符号の説明
１１、３１…半導体基板 １２、３２…ゲート絶縁膜
１３…シリコン膜 １４、３４…タングステン窒化物膜
１５、３５…ＷＳｉＮ膜 １６、３６…タングステン膜
１７、３７…シリコン窒化膜
１８、３８…低不純物濃度のソース・ドレイン領域
２０、４０…高不純物濃度のソース・ドレイン領域
１９、３９…ゲート側壁
３３…ポリシリコン膜 ３３ａ…アモルファスシリコン膜

Claims (8)

  1. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極であって、シリコン及びボロンを含んだ結晶半導体部分と、第１の高融点金属、シリコン及び窒素を含んだ部分と、第２の高融点金属を含んだ金属部分とが積層されたゲート電極と、
    を備え、
    前記結晶半導体部分は、結晶粒の平均グレインサイズが前記ゲート電極のゲート長よりも大きい結晶半導体膜から形成されたものである
    ことを特徴とする半導体装置。
  2. 前記ゲート電極は、第１の高融点金属及び窒素を含んだ部分が、前記第１の高融点金属、シリコン及び窒素を含んだ部分と前記金属部分との間にさらに積層されたものである
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記結晶半導体部分には、結晶粒界が存在しない
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の高融点金属及び前記第２の高融点金属は同じ金属である
    ことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第１の高融点金属が窒化物を生成するときのギブス自由エネルギーの低下量は、シリコンが窒化物を生成するときのギブス自由エネルギーの低下量よりも小さい
    ことを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記第１の高融点金属は、タングステン、クロム又はモリブデンである
    ことを特徴とする請求項１又は２に記載の半導体装置。
  7. 請求項１に記載の半導体装置の製造方法であって、
    前記ゲート電極を形成する工程は、
    前記ゲート絶縁膜上にシリコン及びボロンを含むアモルファス半導体膜を形成する工程と、
    前記アモルファス半導体膜を加熱して結晶半導体膜に変化させる工程と、
    前記結晶半導体膜上に第１の高融点金属及び窒素を含む膜を形成する工程と、
    前記第１の高融点金属及び窒素を含む膜上に第２の高融点金属を含む金属膜を形成する工程と、
    前記結晶半導体膜及び前記第１の高融点金属及び窒素を含む膜を加熱して、前記結晶半導体膜と前記第１の高融点金属及び窒素を含む膜との境界領域に、第１の高融点金属、シリコン及び窒素を含む膜を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法であって、
    前記ゲート電極を形成する工程は、
    前記ゲート絶縁膜上にシリコン及びボロンを含むアモルファス半導体膜を形成する工程と、
    前記アモルファス半導体膜を加熱して結晶半導体膜に変化させる工程と、
    前記結晶半導体膜上に第１の高融点金属及び窒素を含む膜を形成する工程と、
    前記結晶半導体膜及び前記第１の高融点金属及び窒素を含む膜を加熱して、前記結晶半導体膜と前記第１の高融点金属及び窒素を含む膜との境界領域に、第１の高融点金属、シリコン及び窒素を含む膜を形成する工程と、
    前記第１の高融点金属及び窒素を含む膜を除去して、前記第１の高融点金属、シリコン及び窒素を含む膜を露出させる工程と、
    前記露出した第１の高融点金属、シリコン及び窒素を含む膜上に第２の高融点金属を含む金属膜を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
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