JPH09321297A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPH09321297A JPH09321297A JP8156008A JP15600896A JPH09321297A JP H09321297 A JPH09321297 A JP H09321297A JP 8156008 A JP8156008 A JP 8156008A JP 15600896 A JP15600896 A JP 15600896A JP H09321297 A JPH09321297 A JP H09321297A
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Abstract
(57)【要約】
【課題】 厚いゲートオーバーラップ酸化膜を備えた、
高耐圧ＭＯＳ型トランジスタの製造方法を提供する。 【解決手段】 Ｐ型半導体基板表面にゲート酸化膜を形
成し、ゲート酸化膜上にゲート電極を形成する。このゲ
ート電極をマスクに低濃度ドレイン領域となるＮ型拡散
領域を形成する。その後、ゲート電極上に形成した窒化
膜及び窒化膜のサイドウォールにより、ゲート電極を窒
化膜で被覆する。この窒化膜をマスクに半導体基板を酸
化すると、半導体基板とゲート電極間に、ゲートオーバ
ーラップ酸化膜が形成される。この酸化工程は、高温、
長時間行うことができ、３０００オングストローム程度
のゲートオーバーラップ酸化膜を形成することができ
る。ソース領域、ドレイン領域のゲートオーバーラップ
酸化膜をエッチング除去し、Ｎ型ソース領域及びドレイ
ン領域をイオン注入により形成する。層間絶縁膜を形成
した後、ソース電極及びドレイン電極を形成し、ＭＯＳ
型トランジスタを完成する。
高耐圧ＭＯＳ型トランジスタの製造方法を提供する。 【解決手段】 Ｐ型半導体基板表面にゲート酸化膜を形
成し、ゲート酸化膜上にゲート電極を形成する。このゲ
ート電極をマスクに低濃度ドレイン領域となるＮ型拡散
領域を形成する。その後、ゲート電極上に形成した窒化
膜及び窒化膜のサイドウォールにより、ゲート電極を窒
化膜で被覆する。この窒化膜をマスクに半導体基板を酸
化すると、半導体基板とゲート電極間に、ゲートオーバ
ーラップ酸化膜が形成される。この酸化工程は、高温、
長時間行うことができ、３０００オングストローム程度
のゲートオーバーラップ酸化膜を形成することができ
る。ソース領域、ドレイン領域のゲートオーバーラップ
酸化膜をエッチング除去し、Ｎ型ソース領域及びドレイ
ン領域をイオン注入により形成する。層間絶縁膜を形成
した後、ソース電極及びドレイン電極を形成し、ＭＯＳ
型トランジスタを完成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＤＤ（低濃度ド
レイン）構造を備えたＭＯＳ型トランジスタの製造方法
に関し、特に、ドレイン領域とゲート電極間に、厚い酸
化膜を備え、高耐圧化を図ったＭＯＳ型トランジスタの
製造方法に関する。
レイン）構造を備えたＭＯＳ型トランジスタの製造方法
に関し、特に、ドレイン領域とゲート電極間に、厚い酸
化膜を備え、高耐圧化を図ったＭＯＳ型トランジスタの
製造方法に関する。
【０００２】
【従来の技術】従来のこの種のＭＯＳ型トランジスタの
製造方法は、Ｐ型のシリコン基板１表面に熱酸化法によ
ってゲート酸化膜２を形成し、その上にＣＶＤ法により
ゲート電極３となるポリシリコン膜を形成する。さらに
その上にＣＶＤ法を用いて酸化膜４を形成する。ホトレ
ジストをマスクに酸化膜４及びポリシリコン膜を異方性
エッチングし、ゲート電極３を形成する。次に、ホトレ
ジストを除去し、ゲート電極３をマスクに、ゲート酸化
膜２を通して、シリコン基板１中にリンまたは砒素等の
Ｎ型不純物を注入し、Ｎ型の低濃度拡散領域５を形成す
る。このＮ型低濃度拡散領域は、低濃度ドレイン領域を
構成する。
製造方法は、Ｐ型のシリコン基板１表面に熱酸化法によ
ってゲート酸化膜２を形成し、その上にＣＶＤ法により
ゲート電極３となるポリシリコン膜を形成する。さらに
その上にＣＶＤ法を用いて酸化膜４を形成する。ホトレ
ジストをマスクに酸化膜４及びポリシリコン膜を異方性
エッチングし、ゲート電極３を形成する。次に、ホトレ
ジストを除去し、ゲート電極３をマスクに、ゲート酸化
膜２を通して、シリコン基板１中にリンまたは砒素等の
Ｎ型不純物を注入し、Ｎ型の低濃度拡散領域５を形成す
る。このＮ型低濃度拡散領域は、低濃度ドレイン領域を
構成する。
【０００３】次に、全面にＣＶＤ法により窒化膜を形成
する。その後、異方性エッチングを行い、ゲート電極の
側壁部分に窒化膜のサイドウォール６を形成する（図
５）。酸化膜４とサイドウォール６で覆われたゲート電
極３をマスクに、シリコン基板１表面を酸化し、ゲート
酸化膜２より厚いゲートオーバーラップ酸化膜７を形成
する（図６）。
する。その後、異方性エッチングを行い、ゲート電極の
側壁部分に窒化膜のサイドウォール６を形成する（図
５）。酸化膜４とサイドウォール６で覆われたゲート電
極３をマスクに、シリコン基板１表面を酸化し、ゲート
酸化膜２より厚いゲートオーバーラップ酸化膜７を形成
する（図６）。
【０００４】サイドウォールをエッチング除去し、全面
にＣＶＤ法により、先に形成した窒化膜より厚いポリシ
リコン膜を形成する。その後、異方性エッチングを行
い、ゲート電極３の側壁部分にポリシリコンのサイドウ
ォール８を形成する。ゲートオーバーラップ酸化膜７を
通して、シリコン基板１中にリンまたは砒素等のＮ型不
純物を注入する。このＮ型拡散領域は、高濃度のソース
領域９、ドレイン領域１０となる。
にＣＶＤ法により、先に形成した窒化膜より厚いポリシ
リコン膜を形成する。その後、異方性エッチングを行
い、ゲート電極３の側壁部分にポリシリコンのサイドウ
ォール８を形成する。ゲートオーバーラップ酸化膜７を
通して、シリコン基板１中にリンまたは砒素等のＮ型不
純物を注入する。このＮ型拡散領域は、高濃度のソース
領域９、ドレイン領域１０となる。
【０００５】その後、層間絶縁膜１１を形成し、ソース
領域９及びドレイン領域１０に接続するソース電極１２
及びドレイン電極１３を形成することにより、低濃度ド
レイン領域１４を備えたＬＤＤ構造ＭＯＳ型トランジス
タが完成する（図７）。
領域９及びドレイン領域１０に接続するソース電極１２
及びドレイン電極１３を形成することにより、低濃度ド
レイン領域１４を備えたＬＤＤ構造ＭＯＳ型トランジス
タが完成する（図７）。
【０００６】
【発明が解決しようとする課題】このような従来の製造
方法では、ゲートオーバーラップ酸化膜は、ゲート電極
の表面を酸化膜、側壁部を窒化膜で被覆し、シリコン基
板表面を熱酸化することにより形成していた。この熱酸
化工程は、ゲート電極のポリシリコンが酸化されない条
件で行う必要がある。ところが、ゲート電極表面に形成
された酸化膜は、長時間の熱酸化を行うと、ポリシリコ
ンの酸化を阻止することができない。そのため、ゲート
オーバーラップ酸化膜は、１５０オングストローム程度
の厚さしか形成することができなかった。
方法では、ゲートオーバーラップ酸化膜は、ゲート電極
の表面を酸化膜、側壁部を窒化膜で被覆し、シリコン基
板表面を熱酸化することにより形成していた。この熱酸
化工程は、ゲート電極のポリシリコンが酸化されない条
件で行う必要がある。ところが、ゲート電極表面に形成
された酸化膜は、長時間の熱酸化を行うと、ポリシリコ
ンの酸化を阻止することができない。そのため、ゲート
オーバーラップ酸化膜は、１５０オングストローム程度
の厚さしか形成することができなかった。
【０００７】ゲートオーバーラップ酸化膜の厚さが１５
０オングストローム程度のＭＯＳ型トランジスタのゲー
ト、ドレイン間耐圧は、２０Ｖ程度にとどまり、さらに
高耐圧化を図ることができなかった。本発明は、高耐圧
ＭＯＳ型トランジスタを形成するため、ゲートオーバー
ラップ酸化膜の厚さを３０００オングストローム程度ま
で厚く形成することができる製造方法を提供することを
目的とする。
０オングストローム程度のＭＯＳ型トランジスタのゲー
ト、ドレイン間耐圧は、２０Ｖ程度にとどまり、さらに
高耐圧化を図ることができなかった。本発明は、高耐圧
ＭＯＳ型トランジスタを形成するため、ゲートオーバー
ラップ酸化膜の厚さを３０００オングストローム程度ま
で厚く形成することができる製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、一導電型の半導体基板中に、逆導電型のソー
ス領域及びドレイン領域と、該ドレイン領域に接続し、
該ドレイン領域より低濃度の逆導電型の拡散領域を備え
たＭＯＳ型トランジスタの製造方法において、前記半導
体基板表面にゲート酸化膜を形成する工程と、該ゲート
酸化膜上にゲート電極を形成する工程と、該ゲート電極
をマスクに前記半導体基板中に、前記低濃度の逆導電型
の拡散領域を形成する工程と、前記ゲート電極を窒化膜
で被覆する工程と、該ゲート電極を被覆した窒化膜をマ
スクに、前記半導体基板表面に、前記ゲート酸化膜より
厚い酸化膜を形成する工程と、ソース形成領域及びドレ
イン形成領域の前記厚い酸化膜をエッチング除去する工
程と、該厚い酸化膜を除去した前記半導体基板中に、逆
導電型のソース領域及びドレイン領域を形成する工程
と、該ソース領域及びドレイン領域に接続する、ソース
電極及びドレイン電極を形成する工程とを含むことを特
徴とするものである。
するため、一導電型の半導体基板中に、逆導電型のソー
ス領域及びドレイン領域と、該ドレイン領域に接続し、
該ドレイン領域より低濃度の逆導電型の拡散領域を備え
たＭＯＳ型トランジスタの製造方法において、前記半導
体基板表面にゲート酸化膜を形成する工程と、該ゲート
酸化膜上にゲート電極を形成する工程と、該ゲート電極
をマスクに前記半導体基板中に、前記低濃度の逆導電型
の拡散領域を形成する工程と、前記ゲート電極を窒化膜
で被覆する工程と、該ゲート電極を被覆した窒化膜をマ
スクに、前記半導体基板表面に、前記ゲート酸化膜より
厚い酸化膜を形成する工程と、ソース形成領域及びドレ
イン形成領域の前記厚い酸化膜をエッチング除去する工
程と、該厚い酸化膜を除去した前記半導体基板中に、逆
導電型のソース領域及びドレイン領域を形成する工程
と、該ソース領域及びドレイン領域に接続する、ソース
電極及びドレイン電極を形成する工程とを含むことを特
徴とするものである。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。Ｐ型のシリコン基板１表面に熱酸化法によ
って、１００オングストローム程度のゲート酸化膜２を
形成し、その上にＣＶＤ法によりゲート電極３となるポ
リシリコン膜を形成する。さらにその上にＣＶＤ法を用
いて、１０００オングストローム程度の窒化膜１５を形
成する。ホトレジストをマスクに窒化膜及びポリシリコ
ン膜を異方性エッチングし、ゲート酸化膜２を露出させ
る。次に、ホトレジストを除去し、ゲート電極３及び窒
化膜１５をマスクに、ゲート酸化膜２を通して、シリコ
ン基板１中にリンまたは砒素等のＮ型不純物を注入し、
Ｎ型の低濃度拡散領域５を形成する。このＮ型拡散領域
は、低濃度ドレイン領域を構成する。
て説明する。Ｐ型のシリコン基板１表面に熱酸化法によ
って、１００オングストローム程度のゲート酸化膜２を
形成し、その上にＣＶＤ法によりゲート電極３となるポ
リシリコン膜を形成する。さらにその上にＣＶＤ法を用
いて、１０００オングストローム程度の窒化膜１５を形
成する。ホトレジストをマスクに窒化膜及びポリシリコ
ン膜を異方性エッチングし、ゲート酸化膜２を露出させ
る。次に、ホトレジストを除去し、ゲート電極３及び窒
化膜１５をマスクに、ゲート酸化膜２を通して、シリコ
ン基板１中にリンまたは砒素等のＮ型不純物を注入し、
Ｎ型の低濃度拡散領域５を形成する。このＮ型拡散領域
は、低濃度ドレイン領域を構成する。
【００１０】全面にＣＶＤ法により別の窒化膜を、３０
００オングストローム程度形成する。その後、異方性エ
ッチングを行い、ゲート電極３の側壁部分に窒化膜のサ
イドウォール１６を形成する（図１）。ここでゲート電
極３上の窒化膜１５は、エッチングされずに残る。窒化
膜１５とサイドウォール１６に覆われたゲート電極３を
マスクに、シリコン基板１表面を酸化し、ゲート酸化膜
２より厚いゲートオーバーラップ酸化膜１７を形成する
（図２）。ここで形成されるゲートオーバーラップ酸化
膜１７は、従来の製造方法により形成される酸化膜と異
なり、その厚さが３０００オングストローム程度と厚く
形成することができる。従って、低濃度ドレイン領域と
ゲート電極間、高濃度のドレイン領域とゲート電極間に
形成される酸化膜の厚さも従来より十分厚く形成するこ
とができる。本発明では、この酸化工程において、ゲー
ト電極３表面を、窒化膜１５及び窒化膜で形成されたサ
イドウォール１６で覆うことにより、このような厚い酸
化膜１７をシリコン基板１表面に形成しても、ゲート電
極３が酸化されることはない。
００オングストローム程度形成する。その後、異方性エ
ッチングを行い、ゲート電極３の側壁部分に窒化膜のサ
イドウォール１６を形成する（図１）。ここでゲート電
極３上の窒化膜１５は、エッチングされずに残る。窒化
膜１５とサイドウォール１６に覆われたゲート電極３を
マスクに、シリコン基板１表面を酸化し、ゲート酸化膜
２より厚いゲートオーバーラップ酸化膜１７を形成する
（図２）。ここで形成されるゲートオーバーラップ酸化
膜１７は、従来の製造方法により形成される酸化膜と異
なり、その厚さが３０００オングストローム程度と厚く
形成することができる。従って、低濃度ドレイン領域と
ゲート電極間、高濃度のドレイン領域とゲート電極間に
形成される酸化膜の厚さも従来より十分厚く形成するこ
とができる。本発明では、この酸化工程において、ゲー
ト電極３表面を、窒化膜１５及び窒化膜で形成されたサ
イドウォール１６で覆うことにより、このような厚い酸
化膜１７をシリコン基板１表面に形成しても、ゲート電
極３が酸化されることはない。
【００１１】サイドウォール１６をマスクに、厚いゲー
トオーバーラップ酸化膜１７の表面を異方性エッチング
し、ソース領域及びドレイン領域形成予定領域のシリコ
ン基板１表面を露出させる。その後、露出したシリコン
基板１表面を熱酸化法により２００オングストローム程
度の酸化膜１８を形成する。この酸化膜１８を通して、
シリコン基板１中にリンまたは砒素等のＮ型不純物を注
入する（図３）。このＮ型拡散領域は、高濃度のソース
領域９、ドレイン領域１０となる。
トオーバーラップ酸化膜１７の表面を異方性エッチング
し、ソース領域及びドレイン領域形成予定領域のシリコ
ン基板１表面を露出させる。その後、露出したシリコン
基板１表面を熱酸化法により２００オングストローム程
度の酸化膜１８を形成する。この酸化膜１８を通して、
シリコン基板１中にリンまたは砒素等のＮ型不純物を注
入する（図３）。このＮ型拡散領域は、高濃度のソース
領域９、ドレイン領域１０となる。
【００１２】その後、層間絶縁膜１１を形成し、ソース
領域９及びドレイン領域１０に接続するソース電極１２
及びドレイン電極１３を形成することにより、低濃度ド
レイン領域１４を備えたＬＤＤ構造ＭＯＳ型トランジス
タを完成する（図４）。
領域９及びドレイン領域１０に接続するソース電極１２
及びドレイン電極１３を形成することにより、低濃度ド
レイン領域１４を備えたＬＤＤ構造ＭＯＳ型トランジス
タを完成する（図４）。
【００１３】一例として、ゲート長１．６ミクロン、ゲ
ート酸化膜５００オングストローム、低濃度のドレイン
領域の不純物濃度３．０×１０17ｃｍ-3、シリコン基板
の不純物濃度１．０×１０16ｃｍ-3の条件の下、ゲー
ト、ドレイン間耐圧のシュミレーションを行った。その
結果、従来のように５００オングストローム程度のゲー
トオーバーラップ酸化膜では、ゲート、ドレイン間耐圧
が２３．５Ｖであったのに対し、本発明の製造方法によ
りゲートオーバーラップ酸化膜を３０００オングストロ
ームとしたとき、３１．７Ｖとなり、本発明のＭＯＳ型
トランジスタは、高耐圧化を図ることができることがわ
かった。また本発明は、ＮチャネルＭＯＳ型トランジス
タに限定されることなく、ＰチャネルＭＯＳ型トランジ
スタに適用することも可能である。
ート酸化膜５００オングストローム、低濃度のドレイン
領域の不純物濃度３．０×１０17ｃｍ-3、シリコン基板
の不純物濃度１．０×１０16ｃｍ-3の条件の下、ゲー
ト、ドレイン間耐圧のシュミレーションを行った。その
結果、従来のように５００オングストローム程度のゲー
トオーバーラップ酸化膜では、ゲート、ドレイン間耐圧
が２３．５Ｖであったのに対し、本発明の製造方法によ
りゲートオーバーラップ酸化膜を３０００オングストロ
ームとしたとき、３１．７Ｖとなり、本発明のＭＯＳ型
トランジスタは、高耐圧化を図ることができることがわ
かった。また本発明は、ＮチャネルＭＯＳ型トランジス
タに限定されることなく、ＰチャネルＭＯＳ型トランジ
スタに適用することも可能である。
【００１４】また、ゲート電極を被覆する窒化膜を形成
する方法は、ゲート電極上に予め窒化膜を形成してお
き、さらに窒化膜からなるサイドウォールを形成する上
記製造方法に限定されることはなく、厚いゲートオーバ
ーラップ酸化膜を形成する際、ゲート電極が酸化されな
いように、被覆する構造とすればよい。例えば、窒化膜
をゲート電極上に形成した後、ホトレジストをマスクに
エッチングを行い、ゲート電極を被覆する窒化膜を形成
することも可能である。また、ゲート電極を被覆した窒
化膜は、層間絶縁膜として上層に形成する電極とゲート
電極とを絶縁し、トランジスタ特性に影響を与えること
がないので、除去する必要はなく、製造工程を複雑化さ
せることもない。
する方法は、ゲート電極上に予め窒化膜を形成してお
き、さらに窒化膜からなるサイドウォールを形成する上
記製造方法に限定されることはなく、厚いゲートオーバ
ーラップ酸化膜を形成する際、ゲート電極が酸化されな
いように、被覆する構造とすればよい。例えば、窒化膜
をゲート電極上に形成した後、ホトレジストをマスクに
エッチングを行い、ゲート電極を被覆する窒化膜を形成
することも可能である。また、ゲート電極を被覆した窒
化膜は、層間絶縁膜として上層に形成する電極とゲート
電極とを絶縁し、トランジスタ特性に影響を与えること
がないので、除去する必要はなく、製造工程を複雑化さ
せることもない。
【００１５】
【発明の効果】本発明のＭＯＳ型トランジスタは、電界
が集中するゲート電極と高濃度ドレイン領域の間に、厚
い酸化膜を介在させることにより、電界集中を緩和し、
耐圧を向上させることができた。また、ゲート、低濃度
拡散領域間の容量を減少させることにより、高速動作の
可能なＭＯＳ型トランジスタを提供することができた。
が集中するゲート電極と高濃度ドレイン領域の間に、厚
い酸化膜を介在させることにより、電界集中を緩和し、
耐圧を向上させることができた。また、ゲート、低濃度
拡散領域間の容量を減少させることにより、高速動作の
可能なＭＯＳ型トランジスタを提供することができた。
【図１】本発明の実施の形態を説明する断面図である。
【図２】本発明の実施の形態を説明する断面図である。
【図３】本発明の実施の形態を説明する断面図である。
【図４】本発明の実施の形態を説明する断面図である。
【図５】従来のこの種のＭＯＳ型トランジスタの製造方
法を説明する断面図である。
法を説明する断面図である。
【図６】従来のこの種のＭＯＳ型トランジスタの製造方
法を説明する断面図である。
法を説明する断面図である。
【図７】従来のこの種のＭＯＳ型トランジスタの製造方
法を説明する断面図である。
法を説明する断面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 酸化膜 ５ 低濃度拡散領域 ６ サイドウォール ７ ゲートオーバーラップ酸化膜 ８ サイドウォール ９ ソース領域 １０ ドレイン領域 １１ 層間絶縁膜 １２ ソース電極 １３ ドレイン電極 １４ 低濃度ドレイン領域 １５ 窒化膜 １６ サイドウォール １７ 厚いゲートオーバーラップ酸化膜
Claims (1)
- 【請求項１】 一導電型の半導体基板中に、逆導電型の
ソース領域及びドレイン領域と、該ドレイン領域に接続
し、該ドレイン領域より低濃度の逆導電型の拡散領域を
備えたＭＯＳ型トランジスタの製造方法において、 前記半導体基板表面にゲート酸化膜を形成する工程と、 該ゲート酸化膜上にゲート電極を形成する工程と、 該ゲート電極をマスクに前記半導体基板中に、前記低濃
度の逆導電型の拡散領域を形成する工程と、 前記ゲート電極を窒化膜で被覆する工程と、 該ゲート電極を被覆した窒化膜をマスクに、前記半導体
基板表面に、前記ゲート酸化膜より厚い酸化膜を形成す
る工程と、 ソース形成領域及びドレイン形成領域の前記厚い酸化膜
をエッチング除去する工程と、 該厚い酸化膜を除去した前記半導体基板中に、逆導電型
のソース領域及びドレイン領域を形成する工程と、 該ソース領域及びドレイン領域に接続する、ソース電極
及びドレイン電極を形成する工程とを含むことを特徴と
するＭＯＳ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156008A JPH09321297A (ja) | 1996-05-28 | 1996-05-28 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156008A JPH09321297A (ja) | 1996-05-28 | 1996-05-28 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321297A true JPH09321297A (ja) | 1997-12-12 |
Family
ID=15618315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156008A Pending JPH09321297A (ja) | 1996-05-28 | 1996-05-28 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321297A (ja) |
-
1996
- 1996-05-28 JP JP8156008A patent/JPH09321297A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |