KR20060037107A - 고내압 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

높은 항복전압을 갖는 고내압 트랜지스터 및 이의 제조 방법에서, 반도체 기판의 소정 부위가 산화된 제1 절연막 패턴 및 제1 절연막 패턴을 적어도 부분적으로 감싸는 제2 절연막 패턴을 형성한다. 기판 상에 도전성 물질을 증착하여 제1 단부는 제1 절연막 패턴 상에 위치하고 제2 단부는 제2 절연막 패턴 상에 위치하는 게이트 전극을 형성한 후, 기판 표면의 소정 부위에 불순물을 주입하여 소스/드레인 영역을 형성한다. 게이트 전극의 에지 부분에 집중되는 전계를 완화하여 높은 브레이크다운 전압을 갖는 트랜지스터를 제조할 수 있으며, 열산화막 패턴과 CVD 산화막 패턴을 게이트 산화막으로 사용함으로써, MOS 트랜지스터에 있어서 전류 및 ON저항 특성을 개선할 수 있다.

Description

고내압 트랜지스터 및 이의 제조 방법{TRANSISTOR WITH HIGH BREAKDOWN VOLTAGE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 증가형 nMOS 트랜지스터의 동작을 설명하기 위한 특성 그래프이다.
도 2는 본 발명의 실시예 1에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
도 3 내지 도 7은 도 2에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 실시예 2에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
도 9 내지 도 14는 도 8에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실시예 3에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
도 16 내지 도 20은 도 15에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 실시예 4에 따른 고내압 트랜지스터를 설명하기 위한 단 면도이다.
도 22 내지 도 27은 도 21에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 실시예 2에 따라 제조된 pMOS 트랜지스터의 단면도이다.
도 29는 비교예 1에 따라 제조된 pMOS 트랜지스터의 단면도이다.
도 30은 비교예 2에 따라 제조된 pMOS 트랜지스터의 단면도이다.
도 31은 본 발명의 실시예 3 및 비교예 1에 따라 제조된 pMOS 트랜지스터의 전계의 세기를 측정한 결과를 나타내는 그래프이다.
도 32 내지 도 34는 실시예 2, 비교예 1 및 비교예 2에 의하여 제조된 트랜지스터들의 전압분포를 각각 시뮬레이션한 결과를 나타내는 전압분포도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300, 400, 500, 600, 700: 반도체 기판
102: 제1 절연막 패턴
104: 제2 절연막 패턴
106, 206, 306, 406, 504, 604, 704: 게이트 전극
108, 208, 308, 408, 508, 608, 708: 소스/드레인 영역
202, 302, 402: 열산화막 패턴
204, 304, 404: CVD 산화막 패턴
210, 310, 410, 510, 610, 710: 제1 웰 영역
212, 312, 412, 512, 612, 712: 제2 웰 영역
110, 214, 414: 완충 산화막
112, 216, 416: 질화막
502, 602, 702: 게이트 산화막
506, 606, 706: 보호막
514, 614, 714: 소스 전극
516, 616, 716: 드레인 전극
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 높은 항복 전압(breakdown voltage)을 갖는 고내압 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 MOS 트랜지스터(metal-oxide semiconductor transistor)는 3 가지의 동작 영역을 가진다.
도 1은 종래의 증가형 nMOS 트랜지스터의 동작을 설명하기 위한 특성 그래프이다.
도 1을 참조하면, 문턱 전압(threshold voltage; Vt)이 양의 값을 가지며, 게이트-소스 간의 전압(Vgs)이 문턱 전압(Vt)이상일 때, 채널 영역에 반전층이 형성되어 트랜지스터는 도통된다.
트랜지스터에 있어서, 게이트-소스 간의 전압(Vgs)이 문턱 전압(Vt) 이하인 경우에는 도전성 채널인 반전층이 형성되지 않으며, 따라서 트랜지스터는 동작하지 않는다. 이러한 영역을 컷-오프 영역(cut-off region)이라고 한다.
게이트-소스 간의 전압(Vgs)이 문턱전압(Vt) 이상일 경우, 채널 영역에서는 반전층이 형성되어 소스와 드레인 사이에는 전류가 흐르게 된다. 흐르는 전류의 양은 드레인-소스 사이의 전압차(Vds)에 따라 결정된다. 상기 드레인-소스 사이의 전압차(Vds)가 낮은 경우, 채널을 통해 흐르는 전류는 선형적인 특성을 가진다. 즉, 드레인-소스 사이의 전압차(Vds)가 증가함에 비례하여 전류의 세기가 증가한다. 이러한 선형 동작 영역을 트라이오드 영역(triode region)이라고 한다.
드레인-소스 사이의 전압차(Vds)가 점점 증가하면, 드레인 영역 부근의 채널의 깊이는 얕아지며, 드레인-소스 사이의 전압차(Vds)가 Vs 이상이 되면, 드레인 영역 부근의 채널은 핀치-오프(pinch-off)된다. 이때의 Vs는 Vgs-Vt이다. 채널이 핀치-오프된 영역에는 반전층이 형성되지 않고, 공핍 영역이 형성된다. 이러한 공핍 영역 사이의 전압차에 의해 전자들이 공핍 영역을 가로질러 이동하게 된다. 채널이 핀치-오프된 상태에서 트랜지스터의 동작은 드레인-소스 사이의 전압차(Vds)의 증가에 둔감한 정전류원의 특성을 가진다. 이때의 트랜지스터의 동작을 포화(saturation) 영역에서의 동작이라 한다.
포화영역에서 드레인-소스 사이의 전압차(Vds)가 계속해서 증가하면, 핀치-오프되는 영역은 점점 확장되어 채널의 길이는 짧아진다. 이를 채널 길이 변조(channel length modulation)라 한다. 채널의 길이가 짧아짐에 따라 채널과 드레인 사이의 공핍 영역의 길이는 확장되고 드레인-소스 사이의 전압차(Vds)의 증가에 따라 채널을 흐르는 전류(Ids)도 소량 증가한다.
드레인-소스 사이의 전압차(Vds)가 소정의 전압 Vb 이상이 되면, 반전층은 사라지고 드레인과 소스 사이에는 공핍 영역만 존재하게 된다. 이때 드레인에서는 누설 전류가 발생하여 포화 영역에서 채널을 흐르는 전류(Ids)보다 더 큰 전류가 흐르게 된다. 이는 채널의 길이가 2㎛ 이하인 경우에 발생하는 현상으로, 드레인과 소스의 공핍 영역이 전자의 이동을 방해하는 에너지 장벽을 낮추어주기 때문에 발생한다. 드레인-소스 사이의 전압차(Vds)가 증가하면 에너지 장벽 또한 더욱 낮아지고 누설 전류는 더욱 증가하게 된다. 그러나, 누설 전류가 드레인-소스 사이의 전압차(Vds)의 증가에 따라 급준하게 증가하지 않으므로 이러한 현상을 펀치-스루(punch-through) 또는 소프트 브레이크다운(soft breakdown)이라 한다.
계속해서 드레인-소스 사이의 전압차(Vds)를 증가시키면 애벌런치 효과(avalanche effect)에 의한 채널 파괴 현상(브레이크다운)이 발생한다. 특히, MOS 트랜지스터에 있어서, 게이트 하단에 위치한 드레인의 코너 부분에는 채널의 중앙부에 비해 높은 전계(electrical field)가 형성된다. 이러한 전계에 의하여 전하 운반체(charge carrier)는 상온에서 가지는 운동에너지보다 훨씬 큰 운동에너지를 가지게 되며, 이를 핫-케리어(hot-carrier)라 한다. 높은 운동에너지를 가진 핫-케리어는 기판으로 유입되며, 기판을 이루는 원자들과 충돌함에 따라 전자-홀 쌍들(electron-hole pairs)을 생성한다. 이를 애벌런치 효과라 한다.
nMOS 트랜지스터의 경우, p형의 기판에 축적된 홀들은 소스와 기판사이의 정 방향 전압을 형성한다. 만일 이러한 정방향 전압이 약 0.6V 가 되면, 전자들은 소스에서 기판으로 유입될 수 있다. 이는 MOS 트랜지스터와 평행한 바이폴라(Bipolar) npn 트랜지스터의 동작을 수행하는 것과 동일한 효과를 가져온다. 따라서, 베이스가 되는 기판에 약간의 홀들이 유입되어도 에미터(emitter)와 컬렉터(collector) 사이에 많은 전류가 흐르는 통상의 BJT(bipolar juntion transistor)의 동작이 일어난다. 이러한 메커니즘에 의해 드레인과 소스 사이에는 소량의 전압상승에도 급준한 전류의 증가가 발생한다. 이를 채널 브레이크다운(channel breakdown)이라고 한다.
브레이크다운이 발생하는 전압을 상승시키기 위해서는 채널의 길이가 길어져야 한다. 그러나, 채널의 길이를 증가시키는 방법은 트랜지스터가 차지하는 면적이 넓어짐을 뜻하므로 고집적화되는 반도체 제조 경향에는 적합하지 않다. 또한, MOS 트랜지스터에 있어서 게이트 하단에 위치한 드레인의 코너 부분에는 채널의 중앙부에 비해 높은 전계가 형성되므로, 이러한 전계에 의한 핫-케리어의 발생을 억제하여야 한다. 이러한 핫-케리어의 발생을 억제하기 위해서는 드레인의 코너 부분에서 형성되는 전계의 세기를 낮추어주는 트랜지스터의 구조가 구비되어야 한다.
예를 들면, 대한민국 공개특허 제1999-51079에는 절연막 경사식각을 이용한 전력소자 제조 방법이 개시되어 있다. 상기 발명에 의하면, n 채널 LDMOS 트랜지스터의 게이트 확장 영역에 있어서, 얇은 게이트 산화막 위에 저온 산화막을 증착하여 습식식각으로 절연막을 경사지게 함으로서, 고전계에 의한 게이트 확장영역의 절연 파괴 특성을 개선할 수 있다. 그러나 상기 발명에 따라 제조된 전력소자는 필 드 산화막을 p드리프트 영역(p drift region) 전체에 걸쳐 사용함으로써, 반도체 기판 내부에 형성된 p드리프트 영역에 포함된 불순물이 외부로 빠져오는 문제점이 발생한다.
상기한 바와 같은 문제점을 해결하기 위한 본 발명의 목적은 높은 브레이크다운 전압을 가지는 고내압 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 고내압 트랜지스터를 제조하는 데 특히 적합한 트랜지스터의 제조방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 고내압 트랜지스터는 반도체 기판, 상기 기판 상에 형성된 제1 절연막 패턴, 상기 제1 절연막 패턴을 적어도 부분적으로 감싸는 제2 절연막 패턴, 상기 제1 절연막 패턴 상에 위치하는 제1 단부와 상기 제1 단부와 대향하는 상기 제2 절연막 패턴 상에 위치하는 제2 단부를 갖는 게이트 전극 및 상기 기판의 표면 부위에 형성된 소스/드레인 영역을 포함한다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 고내압 트랜지스터는 반도체 기판, 상기 기판 상에 형성된 열산화막 패턴, 상기 열산화막 패턴을 덮는 CVD 산화막 패턴, 상기 열산화막 패턴 상에 위치하는 제1 단부와 상기 제1 단부와 대향하는 상기 CVD 산화막 패턴 상에 위치하는 제2 단부를 갖는 게이트 전극 및 상기 기판의 표면 부위에 형성된 소스/드레인 영역을 포함한다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 고내압 트랜지스터는 반도체 기판, 상기 기판 상부에 위치하며 제1 불순물을 포함하는 제1 웰 영역, 상기 제1 웰 영역에 인근하여 위치하며 제2 불순물을 포함하는 제2 웰 영역, 상기 제1 웰 영역 및 상기 제2 웰 영역 사이의 소정 부분을 포함하는 상기 기판 상에 형성된 열산화막 패턴, 상기 제1 웰 영역 및 상기 제2 웰 영역의 소정 부위와 오버랩되고 상기 열산화막 패턴을 덮는 CVD 산화막 패턴, 상기 열산화막 패턴 상에 위치하는 제1 단부와 상기 제1 단부와 대향하는 상기 CVD 산화막 패턴 상에 위치하는 제2 단부를 갖는 게이트 전극 및 상기 제1 웰 영역 및 상기 제2 웰 영역 내에 각각 포함되고 상기 기판의 표면 부위에 형성된 소스/드레인 영역을 포함한다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 고내압 트랜지스터 제조 방법에서, 반도체 기판의 소정 부위가 산화된 제1 절연막 패턴 및 상기 제1 절연막 패턴을 적어도 부분적으로 감싸는 제2 절연막 패턴을 형성한다. 이어서, 상기 기판 상에 도전성 물질을 증착하여 제1 단부는 상기 제1 절연막 패턴 상에 위치하고, 제2 단부는 상기 제1 단부와 대향하는 상기 제2 절연막 패턴 상에 위치하는 게이트 전극을 형성한다. 상기 기판 표면의 소정 부위에 불순물을 주입하여 소스/드레인 영역을 형성한다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 고내압 트랜지스터 제조 방법에서, 반도체 기판의 소정 부위를 산화시켜 열산화막 패턴을 형성한 후, 상기 열산화막 패턴을 덮는 CVD 산화막 패턴을 형성한다. 상기 기판 상에 도전성 물질을 증착하여 제1 단부는 하부에 상기 열산화막 패턴을 포함하는 상기 CVD 산화막 상에 위치하고, 제2 단부는 상기 CVD 산화막 상에 위치하는 게이트 전극을 형성한다. 상기 기판 표면의 소정 부위에 불순물을 주입하여 소스/드레인 영역을 형성한다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 고내압 트랜지스터 제조 방법에서, 반도체 기판 상부의 소정 부위에 제1 불순물을 주입한 제1 웰 영역 및 상기 제1 웰 영역에 인근한 반도체 기판 상부의 소정 부위에 제2 불순물을 주입한 제2 웰 영역을 형성한다. 상기 제1 웰 영역 및 상기 제2 웰 영역 사이의 소정 부분을 포함하는 반도체 기판 표면 부위를 산화시켜 열산화막 패턴을 형성한 후, 상기 열산화막 패턴을 덮는 CVD 산화막 패턴을 형성한다. 상기 기판 상에 도전성 물질을 증착하여 제1 단부는 하부에 상기 열산화막 패턴을 포함하는 상기 CVD 산화막 패턴 상에 위치하고, 상기 제1 단부와 대향하는 상기 제2 단부는 상기 CVD 산화막 패턴 상에 위치하는 게이트 전극을 형성한다. 이어서 상기 기판 표면의 소정 부위에 제3 불순물을 주입하여 제1 웰 영역 및 제2 웰 영역 내에 각각 포함되는 소스/드레인 영역들을 형성한다.
본 발명에 따르면, 열산화법에 의하여 형성된 제1 절연막 패턴을 게이트 산화막으로 사용하여 게이트 전극의 에지 부분에 집중되는 전계를 완화할 수 있다. 이에 따라 전계의 집중에 따른 핫-캐리어의 발생을 억제하여 높은 브레이크다운 전압을 갖는 트랜지스터를 제조할 수 있다. 또한, 상기 열산화법에 의한 제1 절연막 패턴과 더불어 화학 기상 증착 공정에 의하여 형성된 제2 절연막 패턴을 게이트 산 화막으로 사용함으로써, 특히 LDMOS(lateral diffused metal oxide semiconductor) 트랜지스터에 있어서 전류 및 ON저항의 특성을 개선할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예들에 따른 고내압 트랜지스터 및 이의 제조 방법을 상세히 설명한다.
실시예 1
도 2는 본 발명의 제1 실시예에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 실시예에 따른 고내압 트랜지스터는, 반도체 기판(100), 상기 기판(100) 상에 형성된 제1 절연막 패턴(102), 상기 제1 절연막 패턴(102)을 부분적으로 감싸는 제2 절연막 패턴(104), 상기 제1 절연막 패턴(102) 및 상기 제2 절연막 패턴(104) 상에 위치하는 게이트 전극(106), 그리고 상기 기판(100)의 표면 부위에 형성된 소스/드레인 영역(108)을 포함한다. 여기서, 상기 게이트 전극(106)의 제1 단부는 제1 절연막 패턴(102) 상에 위치하고, 상기 제1 단부와 대향하는 제2 단부는 제2 절연막 패턴(104) 상에 위치한다.
상기 제1 절연막 패턴(102) 및 제2 절연막 패턴(104)은 산화물을 포함하며, 바람직하게는 산화 실리콘(SiO2)과 같은 실리콘 산화물을 포함한다. 이 경우, 상기 제1 절연막 패턴(102)은 열산화(thermal oxidation) 공정에 의하여 형성된 열산화물을 포함하고, 상기 제2 절연막 패턴(104)은 화학 기상 증착(chemical vapor deposition; CVD) 공정에 의하여 형성된 CVD 산화물을 포함한다. 따라서, 열산화막 패턴인 상기 제1 절연막 패턴(102) 및 CVD 산화막 패턴인 상기 제2 절연막 패턴(104)은 서로 다른 물성을 가질 수 있다. 예를 들면, 열산화막 패턴은 CVD 산화막 패턴에 비하여 보다 치밀한 구조를 가지기 때문에, CVD 산화막 패턴에 비하여 보다 높은 전기장이 인가될 지라도 절연파괴 현상이 쉽게 일어나지 않는다.
상기 제2 절연막 패턴(104)은 적어도 상기 제1 절연막 패턴(102)의 일부를 감싸며 형성된다. 구체적으로, 상기 제2 절연막 패턴(104)이 상기 제1 절연막 패턴(102)을 완전히 덮도록 형성될 수도 있고, 제1 절연막 패턴(102)의 일측부만을 덮도록 형성될 수도 있다. 또한, 상기 제1 절연막 패턴(102)의 측부에 접하도록 상기 제2 절연막 패턴(104)이 형성될 수도 있다. 이러한 제1 절연막 패턴(102) 및 제2 절연막 패턴(104)의 구조는 제1 절연막 패턴(102) 및 제2 절연막 패턴(104)을 형성하는 공정에 따라 변화될 수 있다.
본 실시예에서, 상기 제1 절연막 패턴(102)은 약 4000Å 내지 약 10000Å의 두께를 갖는 것이 바람직하며, 보다 바람직하게는 약 6000Å 내지 약 8000Å의 두께를 갖는다. 상기 제1 절연막 패턴(102)의 두께가 4000Å 미만이면, 게이트 전극(106)의 에지 부분에 집중되는 전계의 완화 효과가 충분하지 않으며, 상기 제1 절연막 패턴(102)의 두께가 10000Å를 초과하면 공정 시간 및 비용이 증가하여 경제적으로 바람직하지 않기 때문이다. 또한, 상기 제2 절연막 패턴(104)은 약 5000Å 내지 약 15000Å의 두께를 갖는 것이 바람직하며, 보다 바람직하게는 약 8000Å 내지 약 12000Å의 두께를 갖는다. 상기 제2 절연막 패턴(104)의 두께가 5000Å 미만이면, 게이트 전극(106) 및 소스/드레인 영역(108)과의 절연 효과가 충분하지 않아 게이트 전극(106)이 소스/드레인 영역(108)과 단락될 수 있고, 상기 제2 절연막 패턴(104)의 두께가 15000Å을 초과하면 게이트 산화막의 단차가 높아져 후속 공정을 용이하게 수행할 수 없기 때문이다. 그러나, 상기 제1 절연막 패턴(102) 및 상기 제2 절연막 패턴(104)의 두께는 이에 한정되지 않고, 트랜지스터에 인가되는 전압의 세기에 따라 적절하게 조절할 수 있다.
본 실시예에서, 상기 게이트 전극(106)의 제1 단부는 열산화막인 상기 제1 절연막 패턴(102) 상에 위치하며, 제2 단부는 상기 제1 단부와 대향하는 CVD 산화막인 상기 제2 절연막 패턴(104) 상에 위치한다. 보다 구체적으로, 상기 제2 절연막 패턴(104)이 상기 제1 절연막 패턴(102)을 완전히 덮도록 형성된 경우, 상기 게이트 전극(106)의 제1 단부는 하부에 상기 제1 절연막 패턴(102)이 형성되어 있는 상기 제2 절연막 패턴(104) 상부에 위치하며, 제2 단부는 상기 제1 단부와 대향하는 상기 제2 절연막 패턴(104) 상에 위치한다. 또한, 상기 제2 절연막 패턴(104)이 상기 제1 절연막 패턴(102)의 측부에 접하여 형성된 경우, 상기 게이트 전극(106)의 제1 단부는 상기 제1 절연막 패턴(102)의 상부 표면에 위치하며, 제2 단부는 상기 제1 단부와 대향하는 상기 제2 절연막 패턴(104) 상에 위치한다. 상기 게이트 전극(106)은 폴리실리콘 등과 같은 도전성 물질을 포함한다. 또한, 상기 게이트 전극(106) 하부의 상기 기판(100)에는 전하 운반체(charge carrier)로서 전자(electron) 또는 정공(hole)을 갖는 채널 영역(도시되지 않음)이 존재한다. 상기 전하 운반체의 종류는 고내압 트랜지스터의 종류에 따라 달라진다. 즉, 상기 고내압 트랜지스터가 nMOS(n-channel metal oxide semiconductor) 트랜지스터인 경우 상기 채널 영역은 전하 운반체로서 전자를 가지며, 상기 고내압 트랜지스터가 pMOS(p-channel metal oxide semiconductor) 트랜지스터인 경우 상기 채널 영역은 전하 운반체로서 정공을 가진다.
본 실시예에 있어서, 게이트 전극(106)의 제1 단부가 열산화 공정에 의하여 형성된 제1 절연막 패턴(102) 상에 위치하기 때문에, 게이트 전극(106)의 에지부에 집중되는 전계를 완화할 수 있다. 따라서, 게이트 전극(106)의 에지부에 전계가 집중됨에 따른 핫-캐리어의 발생을 억제하여 높은 브레이크다운 전압을 갖는 트랜지스터를 제조할 수 있다.
본 실시예에 따른 고내압 트랜지스터는 상기 기판(100) 표면 부위에 형성된 소스/드레인 영역(108)을 포함한다. 이 경우, 상기 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 소스/드레인 영역(108)은 n형 불순물을 포함한다. 상기 n형 불순물의 예로는 비소(As), 인(P), 안티몬(Sb) 등을 들 수 있다. 또한, 본 실시예에 따른 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 소스/드레인 영역(108)은 p형 불순물을 포함한다. 상기 p형 불순물의 예로는 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등을 들 수 있다.
본 실시예에 있어서, 상기 소스/드레인 영역(108)은 상기 제1 절연막 패턴(102)과 소정의 거리만큼 이격되어 위치한다. 구체적으로, 상기 소스/드레인 영역(108)은 상기 제1 절연막 패턴(102)과 약 2㎛ 내지 약 8㎛ 정도의 간격으로 이격되어 위치하는 것이 바람직하며, 보다 바람직하게는 약 3㎛ 내지 약 6㎛ 정도의 간격으로 이격되어 위치한다. 이 경우, 상기 제1 절연막 패턴(102)은 약 1㎛ 내지 5㎛ 정도의 길이를 갖는 것이 바람직하다. 그러나 상기 제1 절연막 패턴(102)과 상기 소스/드레인 영역(108) 사이의 간격 및 상기 제1 절연막 패턴(102)의 길이는 상기 범위에 한정되지 않고 제조하고자 하는 트랜지스터의 디자인 룰(design rule)에 따라 다양하게 변화될 수 있다.
본 실시예에 따른 고내압 트랜지스터는 상기 소스/드레인 영역(108) 중 하나를 포함하며, 상기 기판(100) 상부에 형성된 웰 영역(well region)(도시되지 않음)을 더 포함할 수 있다. 이 경우, 상기 웰 영역은 CVD 산화막인 제2 절연막 패턴(104)의 소정 부분과 오버랩되거나, 또는 CVD 산화막인 상기 제2 절연막(104) 및 열산화막인 상기 제1 절연막 패턴(102)의 소정 부분과 오버랩될 수 있다. 상기 웰 영역은 본 발명에 따른 고내압 트랜지스터의 소스/드레인 영역(108)에 약 100V 이상의 높은 전압이 인가됨에 따른 핫-캐리어의 발생을 억제하여 상기 게이트 전극(106)과 상기 소스/드레인 영역(108) 사이의 단락을 방지하는 역할을 한다. 대체로 MOS 트랜지스터에 있어서 전압은 드레인 영역에 인가되므로, 상기 웰 영역은 드레인 영역을 포함하는 것이 바람직하다. 본 실시예에 따른 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 웰 영역은 인(P), 비소(As) 등과 같은 n형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우 상기 웰 영역은 B(붕소)와 같은 p형 불순물을 포함한다. 또한, 상기 웰 영역의 불순물 농도는 상기 소스/드레인 영역(108)에 포함된 불순물의 농도보다 낮은 것이 바람직하다.
이하, 첨부된 도면들을 참조하여 본 실시예에 따른 고내압 트랜지스터의 제조 방법을 상세히 설명한다.
도 3 내지 도 7은 도 2에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3 및 도 4를 참조하면, 반도체 기판(100) 표면의 소정 부위를 산화시켜 제1 절연막 패턴(102)을 형성한다.
도 3을 참조하면, 상기 기판(100) 상에 완충 산화막(110) 및 질화막(112)을 순차적으로 형성한다. 상기 완충 산화막(110)은 반도체 기판(100)과 질화막(112) 사이의 열팽창계수(coefficient of thermal expansion)의 차이에 의해 반도체 기판(100)이 인장력을 받는 것을 방지하기 위한 스트레스 버퍼(stress buffer)의 역할을 한다. 이어서, 상기 질화막(112) 상면에 포토레지스트를 도포하고 이를 패터닝한 후, 노출된 질화막(112)에 대해 식각 공정을 수행하여 상기 완충 산화막(110)을 부분적으로 노출시킨다.
도 4를 참조하면, 상기 노출된 완충 산화막(110)에 열산화 공정을 수행하여 제1 절연막 패턴(102)을 성장시킨다. 이 경우, 상기 열산화 공정은 약 700℃ 내지 약 1400℃ 정도의 온도 및 산화 분위기 하에서 수행하는 것이 바람직하다. 상기 열산화 공정이 약 700℃ 미만의 온도에서 수행되는 경우, 산화 반응이 충분히 일어날 수 없고, 상기 열산화 공정이 약 1400℃ 초과의 온도에서 수행되는 경우, 고온 공정에 따른 장치의 열화가 발생할 수 있기 때문이다. 이어서, 상기 완충 산화막(110) 및 질화막(112)을 상기 기판(100)으로부터 제거하여 제1 절연막 패턴(102)을 형성한다.
도 5를 참조하면, 화학 기상 증착 공정을 사용하여 제2 절연막 패턴(104)을 형성한다. 즉, 화학 기상 증착 공정을 사용하여 상기 제1 절연막 패턴(102) 및 상기 기판(100) 상에 제2 절연막(도시되지 않음)을 형성한다. 이어서, 상기 제2 절연막의 상부에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 습식 식각 공정 또는 건식 식각 공정을 사용하여 상기 노출된 제2 절연막을 선택적으로 제거한다. 식각 공정동안에 실리콘 기판을 보호하기 위하여, 바람직하게 상기 제2 절연막은 불화수소(HF)를 포함하는 식각액을 사용하여 습식식각한다. 이에 따라, 상기 제1 절연막 패턴(102)을 덮는 제2 절연막 패턴(104)을 형성할 수 있다. 도 6을 참조하면, 상기 제2 절연막 패턴(104)의 소정 부위에 도전성 물질을 증착하여 게이트 도전막(도시되지 않음)을 형성한다. 상기 도전성 물질로는 폴리실리콘과 같은 도전성 물질을 사용할 수 있다. 이어서, 상기 게이트 도전막 상에 포토레지스트 막(도시되지 않음)을 형성하고, 이를 패터닝하여 상기 도전막의 소정부위를 노출시킨다. 상기 노출된 도전막에 식각공정을 수행하여 상기 도전막을 선택적으로 제거한다. 이에 따라, 제1 단부는 하부에 상기 제1 절연막 패턴(102)을 포함하는 상기 제2 절연막 패턴(104) 상에 위치하고, 제1 단부와 대향하는 제2 단부는 상기 제2 절연막 패턴(104) 상에 위치하는 게이트 전극(106)이 형성된다. 본 발명에 따른 고내압 트랜지스터의 게이트 전극(106)의 일측 단부가 열산화 공정에 의하여 형성된 상기 제1 절연막 패턴(102) 상에 위치함으로써, 게이트 전극(106)의 에지부에 발생하는 전계의 집중이 완화된다. 따라서, 게이트 전극(106)의 에지부에 전계가 집중됨에 따라 발생하는 핫-캐리어들을 억제하여 높은 브레이크다운 전압을 가진 트랜지스터를 제조할 수 있다.
도 7을 참조하면, 상기 기판(100) 표면의 소정 부위에 불순물을 주입하여 상기 소스/드레인 영역(108)들을 형성한다. 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 불순물은 비소(As), 인(P), 안티몬(Sb) 등과 같은 n형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 불순물은 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등과 같은 p형 불순물을 포함한다. 이 후 통상적인 트랜지스터 제조 방법을 사용하여, 본 실시예에 따른 높은 브레이크다운 전압을 갖는 트랜지스터를 제조할 수 있다.
실시예 2
도 8은 본 발명의 제2 실시예에 따른 고내압 트랜지스터를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 실시예에 따른 고내압 트랜지스터는 반도체 기판(200), 상기 기판(200) 상부에 형성되며 제1 불순물을 포함하는 제1 웰 영역(210), 상기 제1 웰 영역(210)에 인근하여 형성되며 제2 불순물을 포함하는 제2 웰 영역(212), 상기 제1 웰 영역(210) 및 상기 제2 웰 영역(212) 사이의 소정 부분을 포함하는 상기 기판 상에 형성된 열산화막 패턴(202), 상기 제1 웰 영역(210) 및 상기 제1 웰 영역(210)의 소정 부위와 오버랩되고, 상기 열산화막 패턴(202)을 덮는 CVD 산화막 패턴(204), 상기 열산화막 패턴(202) 및 상기 CVD 산화막 패턴(204) 상에 형성된 게이트 전극(206), 및 상기 기판(200) 표면 부위에 형성된 소스/드레인 영역(208)들을 포함한다.
본 실시예에 따른 고내압 트랜지스터는 상기 소스/드레인 영역(208)을 포함하며, 상기 기판(200) 상부에 형성된 제1 웰 영역(210)을 포함한다. 이 경우, 상기 제1 웰 영역(210)은 상기 CVD 산화막 패턴(204)의 소정부분과 오버랩되거나, 또는 상기 CVD 산화막 패턴(204) 및 상기 열산화막 패턴(202)의 소정부분과 오버랩될 수 있다. 상기 제1 웰 영역(210)은 상기 고내압 트랜지스터의 문턱 전압(threshold voltage)을 조절하는 역할을 한다. 따라서, 일반적으로 MOS 트랜지스터에 있어서 소스/드레인 영역(208) 간의 전압은 드레인 영역에 인가되므로, 상기 제1 웰 영역(210)은 드레인 영역과 대향하는 소스 영역을 포함하는 것이 바람직하며, 상기 소스 영역의 불순물 농도를 조절함으로써 상기 트랜지스터의 문턱 전압을 조절할 수 있다. 본 실시예에 따른 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 제1 웰 영역(210)은 붕소(B)와 같은 p형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 제1 웰 영역(210)은 인(P), 비소(As) 등과 같은 n형 불순물을 포함한다.
본 실시예에 따른 고내압 트랜지스터는 상기 제1 웰 영역(210)에 인근한 기판(200) 상부에 형성되고, 상기 소스/드레인 영역(208)을 포함하는 제2 웰 영역(212)을 포함한다. 구체적으로, 상기 제2 웰 영역(212)은 게이트 전극(206)을 기준으로 상기 제1 웰 영역(210)에 대향하는 부분에 위치한다. 이 경우, 상기 제2 웰 영역(212)은 상기 CVD 산화막 패턴(204)의 소정 부분과 오버랩되거나, 또는 상기 CVD 산화막 패턴(204) 및 상기 열산화막 패턴(202)의 소정 부분과 오버랩될 수 있다. 상기 제2 웰 영역(212)은 본 실시예에 따른 고내압 트랜지스터의 소스/드레인 영역(208)에 약 100V 이상의 높은 전압이 인가됨에 따른 핫-캐리어의 발생을 억제하여 게이트 전극(206)과 소스/드레인 영역(208) 사이의 단락을 방지하는 역할을 한다. 일반적으로 MOS 트랜지스터에 있어서 소스-드레인 영역(208)간의 전압은 드레인 영역에 인가되므로, 상기 소스/드레인 영역(208)은 드레인 영역인 것이 바람직하다. 본 발명의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 제2 웰 영역(212)은 비소(As), 인(P), 안티몬(Sb) 등과 같은 n형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 제2 웰 영역(212)은 붕소(B), 알루미늄(Al), 인듐(In), 갈륨(Ga) 등과 같은 p형 불순물을 포함한다. 이 경우, 상기 제2 웰 영역(212)의 불순물 농도는 소스/드레인 영역(208)에 포함된 불순물의 농도보다 낮은 것이 바람직하다.
본 실시예에 따른 고내압 트랜지스터에 있어서, 상기 CVD 산화막 패턴(204)은 상기 열산화막 패턴(202)을 완전히 덮는다. 구체적으로, 상기 제1 웰 영역(210) 및 상기 제2 웰 영역(212) 사이의 소정 부분을 포함하는 상기 기판(200) 상에 열산화 공정을 수행하여 상기 열산화막 패턴(202)을 형성한 후, 화학 기상 증착 공정을 수행하여 상기 CVD 산화막 패턴(204)을 형성한다. 이에 따라, 상기 CVD 산화막 패턴(204)은 상기 열산화막 패턴(202)을 완전히 덮도록 형성될 수 있다. 상기 CVD 산화막 패턴(204) 및 열산화막 패턴(202)은 각각 실시예 1의 제1 절연막 패턴 및 제2 절연막 패턴과 동일하므로, 이에 대한 구체적인 설명은 생략한다.
본 실시예에 따른 고내압 트랜지스터에 있어서, 상기 게이트 전극(206)은 하부에 상기 열산화막 패턴(202)을 포함하는 상기 CVD 산화막 패턴(204) 상에 위치하 는 제1 단부 및 상기 제1 단부와 대향하는 상기 CVD 산화막 패턴(204) 상에 위치하는 제2 단부를 갖는다. 보다 구체적으로, 상기 게이트 전극(206)의 제1 단부는 하부에 상기 열산화막 패턴(202)이 형성되어 있는 상기 CVD 산화막 패턴(204) 상부 표면에 위치하며, 상기 제2 단부는 상기 CVD 산화막 패턴(204) 상부에 위치한다. 이 경우, 상기 게이트 전극(206) 하부의 상기 기판(200)에는 전하 운반체로서 전자 또는 정공을 가지는 채널 영역(도시되지 않음)이 존재한다. 상기 전하 운반체의 종류는 상기 고내압 트랜지스터의 종류에 따라 달라질 수 있다. 본 발명에 따른 고내압 트랜지스터에 있어서, 게이트 전극(206)의 제1 단부가 상기 열산화막 패턴(202) 상에 위치함으로써 게이트 전극(206)의 에지부에 위치하는 전계의 집중이 완화된다. 따라서, 본 실시예에 따른 트랜지스터는 게이트 전극(206)의 에지부에 전계가 집중됨에 따라 발생하는 핫-캐리어들을 억제하여 높은 브레이크다운 전압을 가질 수 있다.
본 실시예에 따른 고내압 트랜지스터에 있어서, 상기 소스/드레인 영역(208)들은 상기 제1 웰 영역(210) 및 상기 제2 웰 영역(212)에 각각 포함되며 상기 기판(200)의 표면 부위에 위치한다. 이 경우, 상기 제1 웰 영역(210)은 소스 영역을 포함하는 것이 바람직하고, 상기 제2 웰 영역(212)은 드레인 영역을 포함하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 실시예에 따른 고내압 트랜지스터의 제조 방법을 상세히 설명한다.
도 9 내지 도 14는 도 8에 도시된 고내압 트랜지스터의 제조 방법을 설명하 기 위한 단면도들이다.
도 9을 참조하면, 상기 기판(200) 상부의 소정 부위에 제1 불순물을 주입하여 제1 웰 영역(210)을 형성한다. 보다 구체적으로, 사진 식각 공정, 제1 불순물의 주입 및 고온 열처리 공정을 순차적으로 수행하여 제1 웰 영역(210)을 형성한다. 상기 제1 웰 영역(210)은 후속 공정에서 형성될 소스/드레인 영역을 포함한다. 이 경우, 상기 제1 웰 영역(210)은 본 발명에 따른 고내압 트랜지스터의 문턱 전압을 조절하는 역할을 한다. 따라서, 일반적으로 MOS 트랜지스터에 있어서 소스/드레인 영역 간의 전압은 드레인 영역에 인가되므로, 상기 제1 웰 영역(210)은 소스 영역을 포함하는 것이 바람직하다. 이에 따라, 상기 소스 영역의 불순물 농도를 조절함으로써 상기 트랜지스터의 문턱 전압을 조절할 수 있다. 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 제1 불순물은 붕소(B)와 같은 p형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 제1 불순물은 인(P), 비소(As) 등과 같은 n형 불순물을 포함한다. 또한 상기 제1 웰 영역(210)은 후속 공정에서 형성될 CVD 산화막 패턴과 부분적으로 오버랩되거나, 상기 CVD 산화막 패턴(204) 및 후속 공정에서 형성될 열산화막 패턴과 부분적으로 오버랩될 수 있다.
이어서, 상기 제1 웰 영역(210)에 인근한 반도체 기판(200) 상부의 소정 부위에 제2 불순물을 주입하여 제2 웰 영역(212)을 형성한다. 보다 구체적으로, 사진 식각 공정, 제2 불순물의 주입 및 고온 열처리 공정을 순차적으로 수행하여 제2 웰 영역(212)을 형성한다. 상기 제2 웰 영역(212)은 후속공정에서 형성될 소스/드레인 영역을 포함한다. MOS 트랜지스터에 있어서, 소스-드레인 영역(208) 간의 전압은 드레인 영역에 인가되므로, 상기 제2 웰 영역(212)은 드레인 영역을 포함하는 것이 바람직하다. 상기 제2 웰 영역(212)은 본 실시예에 따른 고내압 트랜지스터의 소스/드레인 영역에 약 100V 이상의 높은 전압이 인가됨에 따른 핫-캐리어의 발생을 억제하여 게이트 전극과 소스/드레인 영역 사이의 단락을 방지하는 역할을 한다. 또한 상기 제2 웰 영역(212)은 후속 공정에서 형성될 CVD 산화막 패턴(204)과 부분적으로 오버랩되거나, 상기 CVD 산화막 패턴(204) 및 후속 공정에서 형성될 열산화막 패턴(202)과 부분적으로 오버랩될 수 있다. 본 실시예의 고내압 트랜지스터가 nMOS 트랜지스터인 경우, 상기 제2 불순물은 인(P), 비소(As) 등과 같은 n형 불순물을 포함하며, 상기 고내압 트랜지스터가 pMOS 트랜지스터인 경우, 상기 제2 불순물은 붕소(B)와 같은 p형 불순물을 포함한다. 또한, 상기 제2 웰 영역(212)의 포함된 불순물의 농도는 상기 소스/드레인 영역에 포함된 불순물의 농도보다 낮게 형성되는 것이 바람직하다.
본 실시예의 고내압 트랜지스터 제조 방법에 있어서, 상기 제1 웰 영역(210)을 형성한 후 상기 제2 웰 영역(212)을 형성할 수도 있고, 상기 제2 웰 영역(212)을 형성한 후, 상기 제1 웰 영역(210)을 형성할 수도 있다.
도 10 및 도 11을 참조하면, 상기 제1 웰 영역(210) 및 상기 제2 웰 영역(212) 사이의 소정 부분을 포함하는 반도체 기판(200) 표면 부위를 산화시켜 열산화막 패턴(202)을 형성한다.
도 10을 참조하면, 상기 기판(200) 상에 완충 산화막(214) 및 질화막(216)을 순차적으로 형성한다. 도 11을 참조하면, 상기 노출된 완충 산화막(214)에 열산화 공정을 수행하여 열산화막(202)을 성장시킨다. 이어서, 상기 완충 산화막(214) 및 질화막(216)을 상기 기판(200)으로부터 제거하여 열산화막 패턴(202)을 형성한다. 상기 열산화막 패턴(202)을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다.
도 12를 참조하면, 화학 기상 증착 공정을 사용하여 CVD 산화막 패턴(204)을 형성한다. 즉, 화학 기상 증착 공정을 사용하여 상기 열산화막 패턴(202) 및 상기 기판(200) 상에 CVD 산화막(도시되지 않음)을 형성한 후, 이를 식각하여 CVD 산화막 패턴(204)를 형성한다. 상기 CVD 산화막 패턴(204)을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다
도 13을 참조하면, 상기 CVD 산화막 패턴(204)의 소정 부위에 도전성 물질을 증착하여 게이트 도전막(도시되지 않음)을 형성한다. 이에 따라, 제1 단부는 하부에 상기 열산화막 패턴(202)을 포함하는 상기 CVD 산화막 패턴(204) 상에 위치하고, 제1 단부와 대향하는 제2 단부는 상기 CVD 산화막 패턴(204) 상에 위치하는 게이트 전극(206)이 형성된다. 본 실시예에 따른 고내압 트랜지스터의 게이트 전극(206)의 일측 단부가 열산화 공정에 의하여 형성된 상기 열산화막 패턴(202) 상에 위치함으로써, 게이트 전극(206)의 에지부에 발생하는 전계의 집중이 완화된다. 따라서, 게이트 전극(206)의 에지부에 전계가 집중됨에 따라 발생하는 핫-캐리어들을 억제하여 높은 브레이크다운 전압을 가진 트랜지스터를 제조할 수 있다.
도 14를 참조하면, 상기 기판(200) 표면의 소정 부위에 제3 불순물을 주입하 여 상기 제1 웰 영역(210) 및 상기 제2 웰 영역(212) 내에 각각 포함되는 소스/드레인 영역(208)들을 형성한다. 이 후 통상적인 트랜지스터 제조 방법을 사용하여, 본 발명의 높은 브레이크다운 전압을 갖는 트랜지스터를 제조할 수 있다.
실시예 3
도 15는 본 발명의 제3 실시예에 따른 고내압 전계효과 트랜지스터를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 실시예에 따른 고내압 전계효과 트랜지스터는 반도체 기판(300), 상기 기판(300) 상부에 위치하며 제1 불순물을 포함하는 제1 웰 영역(310), 상기 제1 웰 영역(310)에 인근하여 위치하며 제2 불순물을 제2 웰 영역(312), 상기 제1 웰 영역(310) 및 상기 제2 웰 영역(312) 사이의 소정 부분을 포함하는 상기 기판(300) 상에 형성된 열산화막 패턴(302), 상기 열산화막 패턴(302)의 측부에 접하는 CVD 산화막 패턴(304), 상기 열산화막 패턴(302) 및 상기 CVD 산화막 패턴(304) 상에 위치하는 게이트 전극(306), 및 상기 기판(300) 표면부위에 형성된 소스/드레인 영역(308)들을 포함한다.
본 실시예에 따른 고내압 트랜지스터에 있어서, 상기 열산화막 패턴(302)은 열산화 공정에 의하여 형성되며, 상기 CVD 산화막 패턴(304)은 화학 기상 증착 공정에 의하여 형성된다. 보다 구체적으로, 화학 기상 증착 공정을 수행하여 CVD 산화막(도시되지 않음) 및 질화막을 순차적으로 형성한 후, 상기 질화막 상부에 포토레지스트 막(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트 막을 식각 마 스크로 사용하여 식각 공정을 수행함에 따라 상기 CVD 산화막 및 질화막의 소정 부분을 제거하여 상기 CVD 산화막 패턴(306)을 형성한다. 이어서 상기 CVD 산화막이 제거된 상기 기판(300) 상에 열산화 공정을 수행하여 상기 열산화막 패턴(302)을 성장시킨다. 이 후, 상기 질화막을 상기 기판으로부터 제거한다. 이에 따라, 상기 CVD 산화막 패턴(304)은 상기 열산화막 패턴(302)의 측부에 접하게 된다.
본 실시예에 따른 고내압 트랜지스터에 있어서, 상기 게이트 전극(306)의 제1 단부는 상기 열산화막 패턴(302) 상에 위치하며, 제2 단부는 상기 제1 단부와 대향하는 상기 CVD 산화막 패턴(304) 상에 위치한다. 따라서, 게이트 전극(306)의 제1 단부가 열산화막 패턴(302) 상에 위치함으로써 게이트 전극(306)의 에지부에 발생하는 전계의 집중이 완화된다. 따라서, 본 실시예에 따른 고내압 트랜지스터는 게이트 전극(306)의 에지부에 전계가 집중됨에 따라 발생하는 핫-캐리어들을 억제하여 높은 브레이크다운 전압을 갖는다.
이하, 첨부한 도면들을 참조하여 본 실시예에 따른 고내압 트랜지스터의 제조 방법을 상세히 설명한다.
도 16 내지 도 20은 도 15에 도시된 고내압 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 기판(300) 상부의 소정 부위에 제1 웰 영역(310) 및 제2 웰 영역(312)을 형성한다. 즉, 상기 기판(300)의 소정 부위에 제1 불순물을 주입하여 제1 웰 영역(310)을 형성하고, 상기 제1 웰 영역(310)에 인근한 반도체 기판(300) 상부의 소정 부위에 제2 불순물을 주입하여 제2 웰 영역(312)을 형성한다. 상기 제1 웰 영역(310) 및 제2 웰 영역(312)을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다.
도 17을 참조하면, 화학 기상 증착 공정을 사용하여 CVD 산화막 패턴(304)을 형성한다. 구체적으로, 화학 기상 증착 공정을 사용하여 반도체 기판 상에 CVD 산화막(도시되지 않음) 및 질화막(도시되지 않음)을 형성한 후, 상기 질화막의 상부에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 습식 식각 공정 또는 건식 식각 공정을 사용하여 상기 노출된 질화막 및 CVD 산화막을 순차적으로 제거한다. 이에 따라 CVD 산화막 패턴(304) 및 질화막 패턴(305)이 형성된다.
도 18을 참조하면, 상기 CVD 산화막이 식각되어 노출된 반도체 기판(300)의 소정 부위를 산화시켜 열산화막 패턴(302)을 형성한다. 이 경우, 상기 열산화 공정은 약 700℃ 내지 1400℃ 정도의 온도 및 산화 분위기 하에서 수행하는 것이 바람직하다. 이어서 상기 질화막 패턴을 상기 기판으로부터 제거한다. 상기 열산화 공정을 수행하여 상기 열산화막 패턴(302)을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다.
도 19를 참조하면, 상기 열산화막 패턴(302) 및 상기 CVD 산화막 패턴(304)의 소정 부위를 포함하는 기판(300) 상에 도전성 물질을 증착하여 게이트 도전막(도시되지 않음)을 형성한다. 상기 도전성 물질로는 폴리실리콘과 같은 도전성 물질을 사용할 수 있다. 이어서, 상기 게이트 도전막 상에 포토레지스트막(도시되지 않음)을 형성하고, 이를 패터닝하여 상기 게이트 도전막의 소정 부위를 노출시킨다. 상기 노출된 게이트 도전막에 식각 공정을 수행하여 상기 게이트 도전막을 선택적 으로 제거함에 따라, 제1 단부는 상기 열산화막 패턴(302) 상에 위치하고, 제2 단부는 상기 CVD 산화막 패턴(304) 상에 위치하는 게이트 전극(306)을 형성한다. 본 실시예의 고내압 트랜지스터의 게이트 전극(306)의 일측 단부가 열산화법에 의하여 형성된 상기 열산화막 패턴(302) 상에 위치함으로써, 게이트 전극(306)의 에지부에 발생하는 전계의 집중이 완화된다. 따라서, 게이트 전극(306)의 에지부에 전계가 집중됨에 따라 발생하는 핫-캐리어들을 억제하여 높은 브레이크다운 전압을 가진 트랜지스터를 제조할 수 있다.
도 20을 참조하면, 상기 기판(300) 표면의 소정 부위에 제3 불순물을 주입하여 상기 제1 웰 영역(310) 및 상기 제2 웰 영역(312) 내에 각각 포함되는 소스/드레인 영역(308)들을 형성한다. 이어서, 통상적인 트랜지스터 형성방법을 사용하여, 본 발명의 높은 브레이크다운 전압을 갖는 트랜지스터를 제조할 수 있다.
실시예 4
도 21은 본 발명의 제4 실시예에 따른 고내압 전계효과 트랜지스터를 설명하기 위한 단면도이다.
도 21을 참조하면, 본 실시예에 따른 고내압 전계효과 트랜지스터는 반도체 기판(400), 상기 기판(400) 상부에 위치하며 제1 불순물을 포함하는 제1 웰 영역(410), 상기 제1 웰 영역(410)에 인근하여 위치하며 제2 불순물을 제2 웰 영역(412), 상기 제1 웰 영역(410) 및 상기 제2 웰 영역(412) 사이의 소정 부분을 포함하는 상기 기판(400) 상에 형성된 열산화막 패턴(402), 상기 열산화막 패턴(402)의 측부에 접하는 CVD 산화막 패턴(404), 상기 열산화막 패턴(402) 및 상기 CVD 산화막 패턴(404) 상에 위치하는 게이트 전극(406), 및 상기 기판(400) 표면부위에 형성된 소스/드레인 영역(408)들을 포함한다.
본 실시예에 따른 고내압 트랜지스터에 있어서, 상기 열산화막 패턴(402)은 열산화 공정에 의하여 형성되며, 상기 CVD 산화막 패턴(404)은 화학 기상 증착 공정에 의하여 형성된다. 구체적으로, 상기 제1 웰 영역(410) 및 상기 제2 웰 영역(412) 사이의 소정 부분을 포함하는 상기 기판(400) 상에 열산화 공정을 수행하여 상기 열산화막 패턴(402)을 형성한 후, 화학 기상 증착 공정을 수행하여 상기 CVD 산화막(도시되지 않음)을 형성한다. 이후, 상기 CVD 산화막의 소정부분을 제거함에 따라 형성된 상기 CVD 산화막 패턴(404)은 상기 열산화막 패턴(402)의 측부에 접하게 된다.
본 실시예에 따른 고내압 트랜지스터에 있어서, 상기 게이트 전극(406)의 제1 단부는 상기 열산화막 패턴(402) 상에 위치하며, 제2 단부는 상기 제1 단부와 대향하는 상기 CVD 산화막 패턴(404) 상에 위치한다. 따라서, 게이트 전극(406)의 제1 단부가 열산화막 패턴(402) 상에 위치함으로써 게이트 전극(406)의 에지부에 발생하는 전계의 집중이 완화된다. 따라서, 본 실시예에 따른 고내압 트랜지스터는 게이트 전극(406)의 에지부에 전계가 집중됨에 따라 발생하는 핫-캐리어들을 억제하여 높은 브레이크다운 전압을 갖는다.
이하, 첨부한 도면들을 참조하여 본 실시예에 따른 고내압 트랜지스터의 제조 방법을 상세히 설명한다.
도 22 내지 도 27은 도 21에 도시된 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 22를 참조하면, 상기 기판(400) 상부의 소정 부위에 제1 웰 영역(410) 및 제2 웰 영역(412)을 형성한다. 즉, 상기 기판(400)의 소정 부위에 제1 불순물을 주입하여 제1 웰 영역(410)을 형성하고, 상기 제1 웰 영역(410)에 인근한 반도체 기판(400) 상부의 소정 부위에 제2 불순물을 주입하여 제2 웰 영역(412)을 형성한다. 상기 제1 웰 영역(410) 및 제2 웰 영역(412)을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다.
도 23 및 도 24를 참조하면, 상기 제1 웰 영역(410) 및 상기 제2 웰 영역(412) 사이의 소정 부분을 포함하는 반도체 기판(400) 표면 부위를 산화시켜 열산화막 패턴(402)을 형성한다.
도 23을 참조하면, 상기 기판(400) 상에 완충 산화막(414) 및 질화막(416)을 순차적으로 형성한다. 도 24를 참조하면, 상기 노출된 완충 산화막(414)에 열산화 공정을 수행하여 열산화막(402)을 성장시킨다. 이어서, 상기 완충 산화막(414) 및 질화막(416)을 상기 기판(400)으로부터 제거하여 열산화막 패턴(402)을 형성한다. 상기 열산화막 패턴(402)을 형성하는 방법은 상술하였으므로 구체적인 설명은 생략한다.
도 25를 참조하면, 화학 기상 증착 공정을 사용하여 상기 열산화막 패턴(402) 및 상기 기판(400) 상에 CVD 산화막(403)을 형성한다.
도 26을 참조하면, 상기 CVD 산화막(403) 상에 포토레지스트 막(도시되지 않 음)을 형성하고, 이를 식각 마스크로 사용하여 습식 식각 공정 또는 건식 식각 공정을 수행함에 따라 상기 열산화막 패턴(402) 상에 형성된 CVD 산화막(403)이 선택적으로 제거된다. 이에 따라 CVD 산화막 패턴(404)이 형성된다.
도 27을 참조하면, 상기 열산화막 패턴(402) 및 상기 CVD 산화막 패턴(404)의 소정 부위를 포함하는 기판(400) 상에 도전성 물질을 증착하여 게이트 도전막(도시되지 않음)을 형성한다. 이어서, 상기 게이트 도전막 상에 포토레지스트막(도시되지 않음)을 형성하고, 이를 패터닝하여 상기 게이트 도전막의 소정 부위를 노출시킨다. 상기 노출된 게이트 도전막에 식각 공정을 수행하여 상기 게이트 도전막을 선택적으로 제거함에 따라, 제1 단부는 상기 열산화막 패턴(402) 상에 위치하고, 제2 단부는 상기 CVD 산화막 패턴(404) 상에 위치하는 게이트 전극(406)을 형성한다. 본 실시예의 고내압 트랜지스터의 게이트 전극(406)의 일측 단부가 열산화법에 의하여 형성된 상기 열산화막 패턴(402) 상에 위치함으로써, 게이트 전극(406)의 에지부에 발생하는 전계의 집중이 완화된다. 따라서, 게이트 전극(406)의 에지부에 전계가 집중됨에 따라 발생하는 핫-캐리어들을 억제하여 높은 브레이크다운 전압을 가진 트랜지스터를 제조할 수 있다.
상기 기판(400) 표면의 소정 부위에 제3 불순물을 주입하여 상기 제1 웰 영역(410) 및 상기 제2 웰 영역(412) 내에 각각 포함되는 소스/드레인 영역(408)들을 형성한다. 이어서, 통상적인 트랜지스터 형성방법을 사용하여, 본 발명의 높은 브레이크다운 전압을 갖는 트랜지스터를 제조할 수 있다.
<고내압 전계효과 트랜지스터의 제조>
실시예 2에 기재된 방법에 따른 트랜지스터의 제조
본 발명의 제2 실시예에 기재된 방법에 따라서 pMOS 트랜지스터를 제조하였다. 도 28은 실시예 2에 따라 제조된 pMOS 트랜지스터의 단면도이다. 구체적으로, 반도체 기판(500)의 소정 부위에 열산화 공정을 수행하여 7000Å의 두께를 갖는 열산화막 패턴을 형성한 후, 상기 열산화막 패턴 및 상기 기판 상에 10000Å의 두께를 갖는 CVD 산화막 패턴을 형성하여 게이트 산화막 패턴(502)을 완성하였다. 이어서, 실시예 2에서와 같이 게이트 전극(504)을 형성한 후, 상기 게이트 전극(504)을 덮는 보호막(506)을 형성하였다. 이 후, 상기 기판(500) 표면의 소정 부위에 붕소(B)를 주입하여 소스/드레인 영역(508)을 형성하고. 상기 소스 영역 상에 소스 전극(514)을, 상기 드레인 영역의 상에 드레인 전극(516)을 각각 형성하였다. 본 실시예에 따른 구체적인 공정 조건들은 하기 표 1에 나타낸다.
비교예 1에 따른 트랜지스터의 제조
열산화 공정만으로 게이트 산화막 패턴을 형성하여 pMOS 트랜지스터를 제조하였다. 도 29는 비교예 1에 따라 제조된 pMOS 트랜지스터의 단면도이다. 구체적으로, 반도체 기판(600)의 소정 부위에 열산화공정을 수행하여 7000Å의 두께를 갖는 게이트 산화막 패턴(602)을 형성한 것을 제외하고는 상기 실시예 2와 동일한 방법으로 pMOS 트랜지스터를 제조하였다. 비교예 1에 따른 구체적인 공정 조건들은 하기 표 1에 나타낸다.
비교예 2에 따른 트랜지스터의 제조
화학 기상 증착 공정만으로 게이트 산화막 패턴을 형성하여 pMOS 트랜지스터를 제조하였다. 도 30은 비교예 2에 따라 제조된 pMOS 트랜지스터의 단면도이다. 구체적으로, 반도체 기판(700)의 소정부위에 화학기상증착 공정을 수행하여 10000Å의 두께를 갖는 게이트 산화막 패턴(702)을 형성한 것을 제외하고는 상기 실시예 2와 동일한 방법으로 pMOS 트랜지스터를 제조하였다. 비교예 2에 따른 구체적인 공정 조건들은 하기 표 1에 나타낸다.
실시예 2에 의하여 제조된 트랜지스터 비교예 1에 의하여 제조된 트랜지스터 비교예 2에 의하여 제조된 트랜지스터
열산화막 패턴/CVD산화막 패턴 열산화막 패턴 CVD 산화막 패턴
셀 피치 (cell pitch) 19mm 21mm 19mm
P-웰 형성시의 도스량 (B, 100KeV) 4.9×1012 3.7×1012 4.9×1012
산화막 두께 7000Å/10000Å 7000Å 10000Å
문턱 전압 30V 30V 20V
<전기장(electric field) 세기의 평가>
실시예 2 및 비교예 1에 의하여 제조된 pMOS 트랜지스터의 전계의 세기를 각각 측정하였다. 도 31은 실시예 2 및 비교예 1에 의하여 제조된 pMOS 트랜지스터의 전계의 세기를 측정한 결과를 나타내는 그래프이다.
도 31을 참조하면, 실시예 2에 의하여 제조된 트랜지스터와 같이 열산화막 패턴과 더불어 CVD 산화막을 게이트 산화막으로 사용한 경우, 비교예 1에서와 같이 트랜지스터의 게이트 산화막이 열산화막 패턴만으로 이루어진 경우에 비하여 약 50000V/cm정도 전계의 세기가 감소한 것을 확인할 수 있다. 따라서, 본 발명에서와 같이 열산화막 패턴 및 CVD 산화막 패턴을 게이트 산화막으로 사용한 트랜지스터는 전기장 세기의 감소로 인하여 더 높은 브레이크다운 전압을 가질 수 있다.
<전계 분포의 평가>
실시예 2, 비교예 1 및 비교예 2에 의하여 제조된 pMOS 트랜지스터에 있어서, 드레인-소스 간의 전압 차이(Vds)를 -180V로 인가한 후, 상기 트랜지스터들의 전압 분포를 시뮬레이션하였다. 도 32 내지 도 34는 실시예 2, 비교예 1 및 비교예 2에 의하여 제조된 트랜지스터들의 전압분포를 각각 시뮬레이션한 결과를 나타내는 전압분포도들이다. 구체적으로 도 32는 실시예 2에 의하여 제조된 pMOS 트랜지스터의 전압분포를 시뮬레이션한 결과를 나타내는 전압분포도이고, 도 33은 비교예 1에 의하여 제조된 pMOS 트랜지스터의 전압분포를 시뮬레이션한 결과를 나타내는 전압분포도이며, 도 34는 비교예 2에 의하여 제조된 pMOS 트랜지스터의 전압분포를 시뮬레이션한 결과를 나타내는 전압분포도이다. 이러한 전압분포도를 통하여 채널전류와 전압사이의 관계, 브레이크다운 전압 등 트랜지스터의 전기적 특성을 알아낼 수 있다. 도 32 내지 도 34를 참조하면, 비교예 1 및 비교예 2에 의하여 제조된 pMOS 트랜지스터에 있어서, 드레인 영역에 인근한 게이트 전극(604, 704)의 에지 부분에 전계가 집중되어 있는 것을 확인할 수 있다. 반면, 실시예 2에 의하여 제조된 pMOS 트랜지스터는, 비교예 1 및 비교예 2에 의하여 제조된 pMOS 트랜지스터들 에 비하여 게이트 전극(504) 에지부분의 전계 집중이 완화되어 있는 것을 알 수 있다. 게이트 전극의 에지 부분에 전계가 집중되는 경우 핫-캐리어들이 발생하여 게이트 산화막 패턴의 절연 파괴를 야기한다. 따라서, 본 발명에 따른 고내압 트랜지스터는 게이트 전극의 에지 부분에 집중되는 전계를 완화하여 높은 전압 하에서도 게이트 산화막의 절연파괴 현상 없이 구동이 가능함을 알 수 있다.
<브레이크다운 전압의 평가>
실시예 2, 비교예 1 및 비교예 2에 의하여 제조된 pMOS 트랜지스터의 브레이크다운 전압을 각각 측정하였으며, 이에 따른 결과를 하기 표 2에 나타낸다.
실시예 2에 의하여 제조된 트랜지스터 비교예 1에 의하여 제조된 트랜지스터 비교예 2에 의하여 제조된 트랜지스터
브레이크다운 전압 195V 188V 170V
표 2를 참조하면, 열산화막 패턴을 게이트 산화막으로 사용한 비교예 1의 트랜지스터가 CVD 산화막 패턴을 게이트 산화막으로 사용한 비교예 2의 트랜지스터에 비하여 높은 브레이크다운 전압을 가짐을 확인할 수 있다. 이는 열산화 공정에 의하여 형성된 열산화물이 화학 기상 증착 공정에 의하여 형성된 CVD 산화물보다 우수한 절연 특성을 가지기 때문이다. 또한, 열산화막 패턴과 CVD 산화막 패턴을 게이트 산화막으로 사용한 실시예2의 트랜지스터의 경우, 비교예 1의 트랜지스터 및 비교예 2의 트랜지스터에 비하여 현저히 높은 브레이크다운 전압을 가짐을 알 수 있다. 이는 전계가 집중되는 게이트 전극의 에지 부분에 열산화막 패턴을 형성하고, 이 밖의 게이트 산화막은 CVD 산화막 패턴으로 형성함으로써, 게이트 전극의 에지 부분에 전계가 집중됨으로써 발생하는 핫 캐리어들을 억제하여 게이트 전극과 소스/드레인 영역과의 단락을 방지할 수 있기 때문이다. 따라서, 본 발명에 따른 고내압 트랜지스터는 190V 이상의 높은 전압 하에서도 전압 파괴 현상 없이 구동이 가능함을 알 수 있다.
<ON 저항 특성 평가>
실시예 2, 비교예1 및 비교예 2에 의하여 제조된 pMOS 트랜지스터에 있어서 게이트-소스 간의 전압(Vgs)의 크기가 -130V인 경우 채널에 흐르는 포화 전류(Idsat)의 세기를 각각 측정하였으며, 이에 따른 결과를 하기 표 3에 나타낸다. 이 경우, 상기 채널에 흐르는 전류의 세기가 클수록 ON저항 값이 작음을 의미하며, 상기 채널에 흐르는 전류의 세기가 작을수록 ON저항 값은 커진다.
실시예 2에 의하여 제조된 트랜지스터 비교예 1에 의하여 제조된 트랜지스터 비교예 2에 의하여 제조된 트랜지스터
Idsat 137㎂/㎛ 130㎂/㎛ 137㎂/㎛
표 3을 참조하면, 비교예 1에 따라 열산화막 패턴을 게이트 산화막으로 사용한 트랜지스터에 비하여 비교예 2에 따라 CVD 산화막 패턴을 게이트 산화막으로 사용한 트랜지스터 및 실시예 2에 따라 열산화막 패턴과 CVD 산화막 패턴을 게이트 산화막으로 사용한 트랜지스터가 더 높은 채널 전류(Idsat)값을 가짐을 확인할 수 있다. 이는 화학 기상 증착 공정에 의하여 형성된 CVD 산화막 패턴을 게이트 산화막으로 사용하는 경우, 반도체 기판 상에 형성된 웰 영역에 포함된 불순물이 외부로 빠져나오는 현상을 보다 효과적으로 방지할 수 있기 때문이다. 따라서, 본 발명에 따른 고내압 트랜지스터는 높은 브레이크다운 전압을 가짐과 동시에 보다 작은 ON저항값을 가짐을 알 수 있다.
본 발명에 따르면, 열산화 공정에 의하여 형성된 제1 절연막 패턴을 게이트 산화막으로 사용하여 게이트 전극의 에지 부분에 집중되는 전계를 완화할 수 있다. 이에 따라 전계의 집중에 따른 핫-캐리어의 발생을 억제하여 높은 브레이크다운 전압을 가진 전계효과 트랜지스터를 제조할 수 있다. 또한, 상기 열산화 공정에 의한 제1 절연막 패턴과 더불어 화학 기상 증착 공정에 의하여 형성된 제2 절연막 패턴을 게이트 산화막으로 사용함으로써, 특히 LDMOS 트랜지스터에 있어서 전류 및 ON저항 특성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (38)

  1. 반도체 기판;
    상기 기판 상에 형성된 제1 절연막 패턴;
    상기 제1 절연막 패턴을 적어도 부분적으로 감싸는 제2 절연막 패턴;
    상기 제1 절연막 패턴 상에 위치하는 제1 단부와, 상기 제1 단부와 대향하는 상기 제2 절연막 패턴 상에 위치하는 제2 단부를 갖는 게이트 전극; 및
    상기 기판의 표면 부위에 형성된 소스/드레인 영역을 포함하는 고내압 트랜지스터.
  2. 제1항에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 산화물을 포함하는 것을 특징으로 하는 고내압 트랜지스터.
  3. 제2항에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴에 포함된 산화물은 서로 다른 물성을 갖는 것을 특징으로 하는 고내압 트랜지스터.
  4. 제1항에 있어서, 상기 제2 절연막 패턴이 상기 제1 절연막 패턴을 완전히 덮는 것을 특징으로 하는 고내압 트랜지스터.
  5. 제4항에 있어서, 상기 게이트 전극의 제1 단부는 하부에 상기 제1 절연막 패 턴을 포함하는 상기 제2 절연막 패턴 상에 위치하는 것을 특징으로 하는 고내압 트랜지스터.
  6. 제1항에 있어서, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴의 측부에 접하는 것을 특징으로 하는 고내압 트랜지스터.
  7. 제1항에 있어서, 상기 게이트 전극은 폴리실리콘을 포함하는 것을 특징으로 하는 고내압 트랜지스터.
  8. 제1항에 있어서, 상기 소스/드레인 영역은 p형 불순물을 포함하는 것을 특징으로 하는 고내압 트랜지스터.
  9. 제1항에 있어서, 상기 소스/드레인 영역은 상기 제1 절연막 패턴과 소정 간격으로 이격되어 있는 것을 특징으로 하는 고내압 트랜지스터.
  10. 제9항에 있어서, 상기 소스/드레인 영역은 상기 제1 절연막 패턴과 2㎛ 내지 8㎛의 간격으로 이격되어 있는 것을 특징으로 하는 고내압 트랜지스터.
  11. 제1항에 있어서, 상기 제1 절연막 패턴은 1㎛ 내지 5㎛의 길이를 갖는 것을 특징으로 하는 고내압 트랜지스터.
  12. 제1항에 있어서, 상기 제1 절연막 패턴은 4000Å 내지 10000Å의 두께를 갖고, 상기 제2 절연막 패턴은 5000Å 내지 15000Å의 두께를 갖는 것을 특징으로 하는 고내압 트랜지스터.
  13. 반도체 기판;
    상기 기판 상에 형성된 열산화막 패턴;
    상기 열산화막 패턴을 덮는 CVD 산화막 패턴;
    상기 열산화막 패턴 상에 위치하는 제1 단부와 상기 제1 단부와 대향하는 상기 CVD 산화막 패턴 상에 위치하는 제2 단부를 갖는 게이트 전극; 및
    상기 기판의 표면 부위에 형성된 소스/드레인 영역을 포함하는 고내압 트랜지스터.
  14. 제13항에 있어서, 상기 기판 상부에 형성되고, 상기 소스/드레인 영역 중 하나를 포함하며, 상기 CVD 산화막 패턴의 소정부분과 오버랩되는 웰 영역을 더 포함하는 것을 특징으로 하는 고내압 트랜지스터.
  15. 제14항에 있어서, 상기 웰 영역은 상기 열산화막 패턴의 소정부분과 오버랩되는 것을 특징으로 하는 고내압 트랜지스터.
  16. 제14항에 있어서, 상기 웰 영역은 n형 불순물 또는 p형 불순물을 포함하는 것을 특징으로 하는 고내압 트랜지스터.
  17. 제16항에 있어서, 상기 웰 영역에 포함된 불순물의 농도는 상기 소스/드레인 영역에 포함된 불순물의 농도보다 낮은 것을 특징으로 하는 고내압 트랜지스터.
  18. 반도체 기판;
    상기 기판 상부에 위치하며, 제1 불순물을 포함하는 제1 웰 영역;
    상기 제1 웰 영역에 인근하여 위치하며, 제2 불순물을 포함하는 제2 웰 영역;
    상기 제1 웰 영역 및 상기 제2 웰 영역 사이의 소정 부분을 포함하는 상기 기판 상에 형성된 열산화막 패턴;
    상기 제1 웰 영역 및 상기 제2 웰 영역의 소정 부위와 오버랩되고, 상기 열산화막 패턴을 덮는 CVD 산화막 패턴;
    상기 열산화막 패턴 상에 위치하는 제1 단부와 상기 제1 단부와 대향하는 상기 CVD 산화막 패턴 상에 위치하는 제2 단부를 갖는 게이트 전극; 및
    상기 제1 웰 영역 및 상기 제2 웰 영역 내에 각각 포함되고, 상기 기판의 표면 부위에 형성된 소스/드레인 영역들을 포함하는 고내압 트랜지스터.
  19. 제18항에 있어서, 상기 제1 불순물은 n형 불순물을 포함하고, 상기 제2 불순 물은 p형 불순물을 포함하는 것을 특징으로 하는 고내압 트랜지스터.
  20. 반도체 기판의 소정부위가 산화된 제1 절연막 패턴 및 상기 제1 절연막 패턴을 적어도 부분적으로 감싸는 제2 절연막 패턴을 형성하는 단계;
    상기 기판 상에 도전성 물질을 증착하여 제1 단부는 상기 제1 절연막 패턴 상에 위치하고, 제2 단부는 상기 제2 절연막 패턴 상에 위치하는 게이트 전극을 형성하는 단계; 및
    상기 기판 표면의 소정 부위에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 고내압 트랜지스터의 제조 방법.
  21. 제20항에 있어서, 상기 제1 및 제2 절연막 패턴들을 형성하는 단계는
    상기 기판의 소정부위를 산화시켜서 제1 절연막을 형성하는 단계; 및
    화학기상증착 공정을 사용하여 상기 제1 절연막 패턴을 적어도 부분적으로 감싸는 제2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  22. 제21항에 있어서, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴을 완전히 덮도록 형성되는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  23. 제20항에 있어서, 상기 제2 절연막 패턴은 상기 제1 절연막 패턴의 측부에 접하도록 형성되는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  24. 제23항에 있어서, 상기 제1 및 제2 절연막 패턴들을 형성하는 단계는
    화학기상증착 공정을 사용하여 제2 절연막 패턴을 형성하는 단계;
    상기 제2 절연막 패턴 상부에 질화막 패턴을 형성하는 단계;
    상기 제2 절연막 패턴 사이의 노출된 기판의 소정 부위를 산화시켜 제1 절연막 패턴을 형성하는 단계; 및
    상기 질화막 패턴을 상기 기판으로부터 제거하는 단계를 포함하는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  25. 제23항에 있어서, 상기 제1 및 제2 절연막 패턴들을 형성하는 단계는
    상기 기판의 소정부위를 산화시켜서 제1 절연막을 형성하는 단계; 및
    화학기상증착 공정을 사용하여 상기 제1 절연막 패턴을 덮는 제2 절연막 패턴을 형성하는 단계; 및
    상기 제2 절연막 패턴의 소정 부위를 상기 기판으로부터 제거하는 단계를 포함하는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  26. 제20항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계는
    상기 기판 상에 완충 산화막 및 질화막을 순차적으로 형성하는 단계;
    상기 질화막을 선택적으로 식각하여 상기 완충 산화막을 부분적으로 노출시 키는 단계;
    상기 노출된 완충 산화막에 열산화공정을 수행하여 산화물을 포함하는 제1 절연막 패턴을 성장시키는 단계; 및
    상기 완충산화막 및 상기 질화막을 상기 기판으로부터 제거하는 단계를 포함하는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  27. 제26항에 있어서, 상기 열산화 공정은 700℃ 내지 1400℃의 온도 하에서 수행되는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  28. 제20항에 있어서, 상기 제2 절연막 패턴을 형성하는 단계는
    화학기상증착 공정을 사용하여 상기 기판 상에 산화물을 포함하는 절연막을 형성하는 단계; 및
    상기 절연막을 선택적으로 식각하여 제2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  29. 제28항에 있어서, 상기 절연막은 습식 식각 방법을 사용하여 선택적으로 식각되는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  30. 제20항에 있어서, 상기 불순물은 p형 불순물인 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  31. 반도체 기판의 소정부위를 산화시켜 열산화막 패턴을 형성하는 단계;
    상기 열산화막 패턴을 덮는 CVD 산화막 패턴을 형성하는 단계;
    상기 기판 상에 도전성 물질을 증착하여 제1 단부는 하부에 상기 열산화막 패턴을 포함하는 상기 CVD 산화막 상에 위치하고, 제2 단부는 상기 CVD 산화막 상에 위치하는 게이트 전극을 형성하는 단계; 및
    상기 기판 표면의 소정 부위에 제1 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 고내압 트랜지스터의 제조 방법.
  32. 제31항에 있어서, 상기 열산화막 패턴을 형성하기 전에 상기 기판 상부의 소정 부위에 제2 불순물을 주입하여 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  33. 제32항에 있어서, 상기 웰 영역은 상기 기판 상부에 형성되고, 상기 소스/드레인 영역이 형성될 소정 부분을 포함하며, 상기 CVD 산화막 패턴의 소정부분과 오버랩되도록 형성되는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  34. 제33항에 있어서, 상기 웰 영역은 상기 열산화막 패턴의 소정부분과 오버랩되도록 형성되는 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  35. 제32항에 있어서, 상기 제2 불순물은 n형 불순물 또는 p형 불순물인 것을 특징으로 하는 고내압 전계효과 트랜지스터의 제조 방법.
  36. 반도체 기판 상부의 소정 부위에 제1 불순물을 주입한 제1 웰 영역 및 상기 제1 웰 영역에 인근한 반도체 기판 상부의 소정 부위에 제2 불순물을 주입한 제2 웰 영역을 형성하는 단계;
    상기 제1 웰 영역 및 상기 제2 웰 영역 사이의 소정 부분을 포함하는 반도체 기판 표면 부위를 산화시켜 열산화막 패턴을 형성하는 단계;
    상기 열산화막 패턴을 덮는 CVD 산화막 패턴을 형성하는 단계;
    상기 기판 상에 도전성 물질을 증착하여 제1 단부는 하부에 상기 열산화막 패턴을 포함하는 상기 CVD 산화막 패턴 상에 위치하고, 상기 제1 단부와 대향하는 상기 제2 단부는 상기 CVD 산화막 패턴 상에 위치하는 게이트 전극을 형성하는 단계; 및
    상기 기판 표면의 소정 부위에 제3 불순물을 주입하여 상기 제1 웰 영역 및 상기 제2 웰 영역 내에 각각 포함되는 소스/드레인 영역들을 형성하는 단계를 포함하는 고내압 트랜지스터의 제조 방법.
  37. 제36항에 있어서, 상기 제1 불순물은 n형 불순물이고 상기 제2 불순물은 p형 불순물인 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
  38. 제36항에 있어서, 상기 제3 불순물은 p형 불순물인 것을 특징으로 하는 고내압 트랜지스터의 제조 방법.
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