CN102956645A - 数据存储装置及其制造方法 - Google Patents

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Abstract

本发明公开一种数据存储装置及其制造方法，该数据存储装置可包括：衬底；晶体管，位于衬底上，晶体管包括栅线结构；以及导电隔离图案，限定晶体管的有源区。每个导电隔离图案包括埋入衬底中的至少一部分，并且导电隔离图案彼此电性连接。

Description

数据存储装置及其制造方法
技术领域
本发明涉及一种半导体器件，具体而言，涉及一种数据存储装置及其制造方法。
背景技术
半导体器件因其小尺寸、多功能和/或低成本的特性而被认为是电子产业中重要的元件。诸如半导体存储器装置的数据存储装置的更高集成应该满足消费者对于优良的性能和低廉的价格的需求。在半导体存储器装置的情况下，因为集成是决定产品价格的重要因素，所以寻求提高的集成。然而，提高半导体图案的精细度所需的工艺设备的高价格，对于提高半导体存储器装置的集成设立了实用限制。因此，对于提高数据存储装置的集成度的新技术的各种研究正在进行中。
发明内容
实施方式可通过提供一种数据存储装置而实现，所述数据存储装置包括：衬底；晶体管，位于衬底上，晶体管包括栅线结构；以及导电隔离图案，限定晶体管的有源区。每个导电隔离图案包括埋入衬底中的至少一部分，并且导电隔离图案彼此电性连接。
每个栅线结构可以包括埋入衬底中的至少一部分。导电隔离图案可以实质上平行于栅线结构延伸。导电隔离图案和栅线结构的每个可以包括顺序地堆叠在衬底上的绝缘层、导线和盖图案。导线可以通过绝缘层和盖图案而与衬底电性隔离。
在导电隔离图案和栅线结构的每个中，导线的最上表面可以低于衬底的最上表面。栅线结构可以提供在衬底中的第一沟槽中，导电隔离图案可以提供在衬底中的第二沟槽中。第一沟槽和第二沟槽可以具有实质上相同的深度。
所述装置还可以包括：将导电隔离图案彼此电性连接的导电连接图案。导电连接图案可以沿着与栅线结构交叉的方向延伸。
导电隔离图案可以构造为在数据存储装置的操作期间阻止在衬底的位于导电隔离图案下面的区域中形成沟道区。导电隔离图案可以构造为在数据存储装置的操作期间接收地电压或负电压。导电隔离图案可以构造为在数据存储装置的读取和写入操作期间被施加与施加至栅线结构中的未选择栅线结构的电压相同的电压。
晶体管可以包括：第二源/漏区，位于栅线结构之间的衬底中；以及第一源/漏区，通过栅线结构与第二源/漏区间隔开。数据存储装置可以包括位于第二源/漏区上并且沿着栅线结构延伸的源线。
所述装置可以包括将源线彼此电性连接的源连接线。栅线结构可以分别包括导线，并且源线的最下表面可以高于导线的最上表面。所述装置可以包括与栅线结构交叉并且限定晶体管的有源区的器件隔离层。第二源/漏区可以在平行于栅线结构的方向上通过器件隔离层彼此间隔开。
每条源线可以包括第一导电图案和第二导电图案。第一导电图案可以与第二源/漏区之一接触，并且第一导电图案可以包括半导体材料。第二导电图案可以位于第一导电图案上，并且第二导电图案可以包括金属性（metallic）材料。
所述装置可以包括可变电阻结构。每个可变电阻结构可以电性连接至相应的一个第一源/漏区。
实施方式也可通过提供一种制造数据存储装置的方法来实现，所述方法包括：提供衬底，所述衬底包括形成在衬底的单元阵列区中的多个第一沟槽和多个第二沟槽；在第一沟槽中形成用于晶体管的栅线结构；在第二沟槽中形成导电隔离图案，使得每个导电隔离图案形成在相邻的栅线结构之间；以及形成连接至每个导电隔离图案的导电连接图案。导电连接图案与每个栅线结构分离。
所述方法可以包括：形成第一源/漏区和第二源/漏区，以及形成源线。导电隔离图案和用于晶体管的栅线结构可以形成为彼此平行。源线可以形成为交叠第二源/漏区，并且可以形成为与第一源/漏区间隔开。每个导电隔离图案可以形成在相邻的第一源/漏区之间。每个栅线结构可以形成在第一源/漏区之一与第二源/漏区之一之间。
栅线结构和导电隔离图案可同时形成。同时形成栅线结构和导电隔离图案可以包括：在衬底的第一沟槽和第二沟槽中顺序地形成绝缘层、导线以及盖图案。
所述方法可以包括：形成可变电阻结构和位线。位线可以形成为交叉栅线结构和导电隔离图案。位线可以形成将可变电阻结构彼此连接，并且位线可以与导电连接图案分离地形成。可变电阻结构可以形成为经由接触塞连接至第一源/漏区，并且与第二源/漏区分离。
附图说明
通过参照附图详细描述示例性实施方式，对于本领域的普通技术人员而言，特征将变得明显，在附图中：
图1示出根据一示例性实施方式的数据存储装置的平面图；
图2A至图2C示出图1所示的数据存储装置的截面图；
图3和图4示出根据修改的示例性实施方式的数据存储装置的放大截面图；
图5A至图12A和图5B至图12B示出表示制造根据示例性实施方式的数据存储装置的方法中的各步骤的截面图；
图13示出根据一示例性实施方式的数据存储装置的平面图；
图14A和图14B示出图13所示的数据存储装置的截面图；
图15A至图21A和图15B至图21B示出表示制造根据示例性实施方式的数据存储装置的方法中的各步骤的截面图；
图22示出包括根据示例性实施方式的数据存储装置的示例性电子系统的示意性框图；以及
图23示出包括根据示例性实施方式的数据存储装置的示例性存储卡的示意性框图。
具体实施方式
现将参考附图更加全面地描述示例实施方式；然而，示例实施方式可以以不同的形式实施，并且不应解释为限于这里阐述的实施方式。相反，提供这些实施方式使得本公开将充分和完整，并且将向本领域的技术人员全面地传达本发明的范围。
在附图中，为了图示的清晰，可夸大层和区域的尺寸。应该注意，附图旨在示出某些示例实施方式中采用的方法、结构和/或材料的一般特征，并且用于补充以下提供的文字说明。然而，这些附图没有按比例绘制并且可能没有精确地反应任一给定实施方式的精确结构或性能特性，并且不应解释为限定或限制示例实施方式所涵盖的值的范围或特性。例如，为了清晰，可能减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同附图中相似或相同的附图标记的使用旨在表示相似或相同元件或特征的存在。
还将理解的是，当一层或元件被称为位于另一层或衬底“上”时，其可直接位于所述另一层或衬底上，或者也可以存在中间层。而且，将理解的是，当一层被称为位于另一层“下”时，其可直接位于该另一层下，并且也可以存在一个或更多的中间层。此外，还将理解的是，当一层被称为位于两层“之间”时，其可以是两层之间的唯一层，或者也可以存在一个或更多的中间层。在全文中相同的附图标记指代相同的元件。
将理解的是，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接连接或耦接到所述另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在中间元件。用于描述元件或层之间的关系的其它词语应该以类似的方式解释（例如，“在…之间”与“直接在…之间”，“相邻”与“直接相邻”，“在…上”与“直接在…上”）。如这里所使用的，术语“和/或”包括相关列举项目的一个或更多的任一种和所有的组合。
为了易于说明，可在此使用空间相关的术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，以描述如附图所示的一个元件或特征与别的元件或特征的关系。将理解的是，空间相关术语旨在涵盖装置在使用或操作中除了附图所示的取向之外的不同取向。例如，如果附图中的装置翻转，则被描述为在其它元件或特征“下方”或“下面”的元件取向为在其它元件或特征“上方”。因此，示例性术语“下方”可涵盖上方和下方两种取向。装置可以以其它方式取向（旋转90度或在其它取向上），并且可相应地解释这里使用的空间相关描述。
将理解的是，尽管术语“第一”、“第二”等可在此用于描述各种元件、部件、区域、层和/或截面，但是这些元件、部件、区域、层和/或截面不应受这些术语限制。这些术语仅用于区别一个元件、部件、区域、层或截面与另一个元件、部件、区域、层或截面。因此，下文讨论的第一元件、部件、区域、层或截面可以被称为第二元件、部件、区域、层或截面，而不脱离示例实施方式的教导。
这里使用的术语仅用于描述特定实施方式，而不旨在限制示例实施方式。如这里使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文另外清楚地表示。还将理解的是，如果在此使用术语“包括”或“包含”，则表明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或更多其它特征、整体、步骤、操作、元件、部件和/或其集合的存在或添加。
在这里参考截面图描述了示例性实施方式，所述截面图是示例实施方式的理想化实施方式（和中间结构）的示意性图示。同样地，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，实施方式不应解释为限于这里所示的具体区域形状，而是包括例如由制造引起的形状的偏差。例如，示出为矩形的注入区域可以具有圆化或曲面化的特征和/或具有在其边缘具有注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致掩埋区与通过其进行注入的表面之间的区域中存在一些注入。因此，附图中所示的区域本质上为示意性的，并且它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实施方式的范围。
除非另外定义，这里使用的所有术语（包括技术术语和科学术语）具有与本领域的普通技术人员通常理解的含义相同的含义。还将理解的是，术语（诸如在通用字典中定义的术语）应该被解释为具有与其在相关技术的背景中的含义相一致的含义，并且不应解释为理想化或者过于形式化的意义，除非这里明确地这样定义。
图1示出根据第一实施方式的数据存储装置的平面图。图2A至图2C示出数据存储装置的截面图。更详细地，图2A至图2C示出沿着图1的各条线A-A’、B-B’、C-C’、D-D’和E-E’截取的各截面图。
参照图1和图2A至图2C，可提供包括单元阵列区CAR和外围电路区PCR的衬底100。衬底100可以是半导体层、绝缘层、和覆盖有绝缘层的导电层之一。例如，衬底100可以是硅晶片。在一些实施方式中，衬底100可包括用p型杂质轻掺杂的区域。器件隔离层101可布置在衬底100中，以在单元阵列区CAR内的器件隔离层101之间限定第一有源区AR1以及在外围电路区PCR中的器件隔离层101之间限定第二有源区AR2。第一有源区AR1可以成形为类似矩形，该矩形平行于特定方向（例如，x方向）延伸，例如纵长地延伸。
包括栅线结构GL的晶体管可提供在单元阵列区CAR上。栅线结构GL可不被包括在外围电路区PCR中。在一些实施方式中，栅线结构GL的至少一部分可插入到衬底100的顶表面，例如，可以埋入衬底内，使得衬底100的最上表面处于比栅线结构GL的最下表面更高的水平高度处。然而，实施方式不限于此，例如，栅线结构GL的任一部分都没有埋入衬底100中，或者全部栅线结构GL可埋入衬底100中。
衬底100可形成为具有第一沟槽105，而栅线结构GL可设置在第一沟槽105中。栅线结构GL可沿着与器件隔离层101交叉的方向（例如y方向）延伸。每个栅线结构GL可包括设置在第一沟槽105中的导线121、围绕导线121的侧表面和底表面的第一绝缘层110以及设置在导线121上以填充第一沟槽105的剩余空间的第一盖图案129。每个第一绝缘层110可用作晶体管的栅绝缘层。第一绝缘层110和第一盖图案129可将导线121与衬底100电性隔离，例如，导线121可通过第一绝缘层110和第一盖图案129而与衬底100完全间隔开。导线121的顶表面可定位在与衬底100的顶表面相同的水平高度处，或者定位在比衬底100的顶表面低的水平高度处。
导线121可包括导电材料。例如，导线121可包括掺杂的半导体、导电的金属氮化物、金属和/或金属-半导体化合物。第一绝缘层110可包括硅氧化物、硅氮化物和/或硅氮氧化物。第一盖图案129可包括硅氮化物、硅氧化物和/或硅氮氧化物。在一些实施方式中，栅线结构GL可用作数据存储装置的字线。
第二源/漏区SD2可设置在栅线结构GL之间的衬底100中，并且源线SL可设置在第二源/漏区SD2上。由于器件隔离层101的存在，第二源/漏区SD2可以在y方向上彼此分离。源线SL可连接沿着y方向布置的第二源/漏区SD2。例如，在y方向上彼此间隔开的第二源/漏区SD2可以通过源线SL中的相应一个而彼此连接。源线SL可形成在覆盖第二源/漏区SD2的第一层间介电层117中和/或穿过第一层间介电层117形成，并且沿着实质上平行于栅线结构GL的y方向延伸。在此意义上，每条源线SL可用作共用源线。此外，第二源/漏区SD2可电性连接到源线SL，使得每个第二源/漏区SD2可用作与其相邻设置的晶体管的共用源区。第二金属硅化物层182可设置在源线SL与第二源/漏区SD2之间。第二金属硅化物层182的存在可减少源线SL与第二源/漏区SD2之间的接触电阻。
源线SL的底表面可定位在比衬底100的顶表面低的水平高度处。例如，源线SL的底表面可定位在比第一盖图案129的顶表面低的水平高度处。在一些实施方式中，至少一条源线SL可以部分地交叠与其相邻设置的第一盖图案129。源线SL的顶表面可定位在比栅线结构GL的顶表面高的水平高度处。
第二源/漏区SD2可以是具有不同于衬底100的导电类型的重掺杂区。例如，在衬底100为p型的情况下，第二源/漏区SD2可以是n型。源线SL可包括金属、导电的金属氮化物和/或金属-半导体化合物。例如，源线SL可包括钨、钛和钽的至少一种。在其它实施方式中，源线SL可以是掺杂的半导体层。
源线SL可以彼此电性连接。在一些实施方式中，源连接线CSL可提供为将源线SL彼此电性连接。源连接线CSL可以沿着与栅线结构GL交叉的方向（例如，平行于器件隔离层101的方向）延伸。源连接线CSL可以与源线SL一起形成，从而源连接线CSL和源线SL可以设置在实质上相同的平面上，例如设置在器件的同一层中，使得源连接线CSL直接连接到源线SL，而不用任何分离的接触塞（plug）。源连接线CSL可从单元阵列区CAR横向延伸到外围电路区PCR。源连接线CSL可以经由第三接触塞148而电性连接到外围电路区PCR上的晶体管（未示出）。
源连接线CSL可设置在源线SL的一侧、例如横侧端，如图1所示。然而，实施方式不限于此。例如，源连接线CSL可构造为具有能够将源线SL彼此电连接的其它结构之一。在一些实施方式中，源连接线CSL可设置在源线SL的两侧。在其它实施方式中，源连接线CSL可设置在单元阵列区CAR周围，以具有闭环形状。
导电隔离图案CI可提供为限定晶体管的有源区。导电隔离图案CI可具有与栅线结构GL相似或者相同的形状和成分。例如，导电隔离图案CI和栅线结构GL可在同一工艺步骤期间同时形成。在一些实施方式中，至少部分导电隔离图案CI可被插入或者埋入衬底100中。在平面图中，每个源线SL可分别在相邻对的导电隔离图案CI之间延伸，并且栅线结构GL可在源线SL与导电隔离图案CI之间延伸。在一些实施方式中，导电隔离图案CI可设置于形成在衬底100中的第二沟槽106中。第二沟槽106可形成为实质上平行于第一沟槽105。在一些实施方式中，第一沟槽105和第二沟槽106可采用相同的蚀刻工艺形成。结果，第二沟槽106可形成为具有与第一沟槽105实质上相同的深度和实质上相同的宽度。
导电隔离图案CI可形成为具有与栅线结构GL实质上相同的形状。例如，类似于栅线结构GL，每个导电隔离图案CI可包括导线121、围绕导线121的侧表面和底表面的第一绝缘层110以及设置在导线121上以填充第二沟槽106的第一盖图案129。
导电隔离图案CI可彼此电性连接。在一些实施方式中，导电连接图案GS可提供为将导电隔离图案CI彼此电连接。导电隔离图案CI可经由第一接触塞147而与导电连接图案GS电性连接。
导电连接图案GS可沿着与栅线结构GL交叉的方向、例如平行于器件隔离层101的方向延伸。导电连接图案GS可以从单元阵列区CAR横向地延伸，以设置在外围电路区PCR上。导电连接图案GS和第一接触塞147可包括金属、导电的金属氮化物、金属-半导体化合物、和/或掺杂半导体。导电连接图案GS可设置在导电隔离图案CI的一侧，例如横侧端，如图1所示。然而，实施方式不限于此，例如，导电连接图案GS可构造为具有能够将导电隔离图案CI彼此电性连接的结构之一。在一些实施方式中，导电连接图案GS可设置在导电隔离图案CI的两侧。在其它实施方式中，导电连接图案GS可设置在单元阵列区CAR周围，以具有闭环形状。
第一源/漏区SD1可设置在栅线结构GL与导电隔离图案CI之间。第一源/漏区SD1可通过栅线结构GL而与第二源/漏区SD2间隔开。第一源/漏区SD1可以是杂质区，其重掺杂有具有不同于衬底100的导电类型的杂质。第一源/漏区SD1可以通过器件隔离层101而在y方向上彼此间隔开。在一些实施方式中，第一源/漏区SD1可用作通过栅线结构GL控制的晶体管的漏区。
在将高于阈值电压的电压施加至栅线结构GL的情况下，沟道（未示出）可形成在栅线结构GL下，以将第一源/漏区SD1与第二源/漏区SD2电性连接。沟道可沿着衬底100的面向每个栅线结构GL的侧表面和底表面的表面形成。因此，相比于栅结构形成在衬底100的顶表面上的情况，沟道的长度可以延长。沟道长度的这种延长可缓解可发生在具有提高的集成度的数据存储装置中的短沟道效应。
外围栅电极结构PG可提供在外围电路区PCR上。外围栅电极结构PG可包括在外围电路区PCR中彼此顺序地层叠的栅绝缘层131、栅电极以及第二盖图案134。栅电极可包括多个层。例如，栅电极可包括：包括半导体材料的第一栅电极132和包括金属性材料的第二栅电极133。外围栅电极结构PG还可包括设置在第一栅电极132和第二栅电极133的侧壁上的第一间隔物136。第一间隔物136和第二盖图案134可以由硅氮化物、硅氧化物或硅氮氧化物形成。
上导电图案可提供在栅线结构GL上。在一些实施方式中，上导电图案可用作位线BL。位线BL可经由穿过第一层间介电层117和第二层间介电层118的下接触塞144而电性连接至第一源/漏区SD1。在一些实施方式中，第一金属硅化物层181可提供在下接触塞144与第一源/漏区SD1之间，例如，第一金属硅化物层181的至少一部分可埋入第一源/漏区SD1中。位线BL可在外围电路区PCR上横向地延伸，并且经由第一外围接触塞142和第二外围接触塞143而电性连接至设置在外围电路区PCR上的第三源/漏区135。
在本实施方式的应用于可变电阻存储器装置的示例中，可变电阻结构VR可分别提供在位线BL与下接触塞144之间。每条位线BL可沿着x方向延伸，并且电性连接至多个可变电阻结构VR。可变电阻结构VR可提供在第三层间介电层119中，例如其可堆叠在第一层间介电层117和第二层间介电层118上。然而，示例性实施方式可不限于形成可变电阻存储器装置，即，不限于将可变电阻结构用于数据存储。例如，本领域的普通技术人员能够修改示例性实施方式而形成其它类型的存储器装置。
尽管如此，以下的说明将参照本实施方式的其中可变电阻结构VR用作数据存储装置的存储器元件的一示例。可变电阻结构VR可设置在位线BL与下接触塞144之间，并且存储在其中的数据可取决于它们的电阻。在一些实施方式中，可变电阻存储器装置可以是磁性随机存取存储器装置（MRAM），其中将磁隧道结（MTJ）用作可变电阻结构VR，但是实施方式不限于此。例如，数据存储装置可以是相变存储器装置（或PRAM）、铁电存储器装置（或FRAM）、或者阻抗存储器装置（或RRAM）。在本实施方式的应用于PRAM的一示例中，可变电阻结构VR可包括夹设在电极之间的相变材料。在本实施方式的应用于FRAM的一示例中，可变电阻结构VR可包括夹设在电极之间的铁电层。下文，为了简洁，以下的说明将参照包括MTJ的示例。然而，如以上所述，实施方式不限于此。
每个可变电阻结构VR可包括按顺序堆叠在第一电极11与第二电极15之间的参考磁性层12、隧道势垒层13以及自由层14。就竖直位置而言，参考磁性层12和自由层14可以是可互换的。此外，每个可变电阻结构VR可构造为包括一个或更多参考磁性层和/或一个或更多自由层。例如，可在第一电极11与第二电极15之间提供多个磁隧道结（MTJ）。每个MTJ的电阻可取决于参考磁性层12与自由层14的磁化是否平行而改变。换言之，MTJ的电阻可以在参考磁性层12与自由层14的磁化为反平行时高于其平行时。电阻上的这种差异可用于写入和/或读出磁性存储器装置的数据。
第一电极11和第二电极15的每个可包括具有低反应性的导电材料。例如，第一电极11和第二电极15可以由导电的金属氮化物形成。在一些实施方式中，第一电极11和第二电极15的至少之一可包括钛氮化物、钽氮化物、钨氮化物、和/或钛铝氮化物。
在该装置的操作中，对于水平型MTJ的情况，其中操作电流沿着垂直于其易轴（easy axis）的方向流动，参考磁性层12可包括钉扎层和被钉扎层。钉扎层可包括反铁磁材料。例如，钉扎层可包括PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和/或Cr。在此情况下，被钉扎层的磁化方向可通过钉扎层固定。被钉扎层可包括铁磁材料。例如，被钉扎层可包括CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO、和/或Y3Fe5O12。
隧道势垒层13可形成为小于自旋扩散距离（spin diffusion distance）的厚度。隧道势垒层13可包括非磁性材料。例如，隧道势垒层13可包括镁氧化物、钛氧化物、铝氧化物、镁锌氧化物以及镁硼氧化物、钛氮化物、和/或钒氮化物。
自由层14可包括表现出可切换的磁化方向的材料。例如，自由层14的磁化方向可通过内部或外部电磁效应而改变。在一些实施方式中，自由层14可包括铁磁材料，其包含例如钴、铁和镍的至少之一。例如，自由层14可包括FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO、和/或Y3Fe5O12。
用于包括水平型MTJ的可变电阻存储器装置的实施方式可不限于此。例如，可变电阻存储器装置可包括垂直型MTJ，其中操作电流沿着实质上平行于其易轴的方向流动。在此情况下，参考磁性层12和自由层14的磁化方向可实质上平行于隧道势垒层13的法向。
在本实施方式的应用于可变电阻存储器装置的一示例中，读出数据、写入数据“1”以及写入数据“0”的操作可基于由以下表1给出的条件来执行。这里，上述栅线结构GL可相应于字线WL。
表1
Figure BDA00002018161400111
根据表1，写入数据'1'、写入数据'0'以及读出数据的操作可在将电压Vg1、Vg0和Vgr分别施加到选择的字线Sel-WL的条件下执行。电压Vg1、Vg0和Vgr可以高于相应晶体管的阈值电压，并且可以考虑可变电阻结构VR的材料、源/漏区的掺杂浓度、栅绝缘层的厚度等而调整。在一些实施方式中，电压Vg1可实质上等于电压Vg0，并且电压Vgr可相对低于电压Vg1和Vg0。例如，电压Vg1和Vg0可以在约0.5V至约5V的范围内。在操作期间，未选择的字线Unsel-WL可被施加有地电压GND或负电压。
在写入和读出操作中，源线SL可被施加有电压Vs1。在一些实施方式中，电压Vs1可以为约1V或地电压GND。写入数据'1'、写入数据'0'以及读出数据的操作可以在将电压Vd1、Vd0和Vr分别施加到选择的位线Sel-BL的条件下执行。电压Vd1可以高于电压Vd0。在其它实施方式中，根据用于可变电阻结构VR的材料，电压Vd1可以等于或高于电压Vd0。未选择的位线Unsel-BL可以施加有地电压GND或者处于电性浮置状态。
在写入和读出操作中，导电隔离图案CI可以施加有地电压GND或负电压。例如，导电隔离图案CI可以施加有与施加至未选择的字线Unsel-WL的电压实质上相同的电压。在其它实施方式中，导电隔离图案CI可以施加有小于施加至未选择的字线Unsel-WL的电压的电压。
在导电隔离图案CI被施加地电压GND或负电压的情况下，可以防止导电隔离图案CI的电位被施加到与其相邻的栅线结构GL的电压推高，并且因此减小沟道形成在相应的导电隔离图案CI下的可能性和/或防止沟道形成在相应的导电隔离图案CI下。如下文所述，导电隔离图案CI可通过至少部分地采用形成栅线结构GL的工艺而形成。结果，栅线结构GL可容易地并且简单地电性隔离。此外，地电压或负电压可利用导电连接图案GS而同时施加到多个导电隔离图案CI。
在一些实施方式中，埋入衬底100中的栅线结构GL可避免短沟道效应。此外，相邻的栅线结构GL可经由源线SL而共用源区，从而器件可具有提高的集成度。另外，导电隔离图案CI可通过至少部分地采用形成栅线结构GL的工艺而形成，并因此栅线结构GL之间的绝缘结构可容易地并且简单地形成。
图3和图4示出根据第一实施方式的变型的数据存储装置，并且为放大图2A的一部分的截面图。如图3所示，导电隔离图案CI的宽度d2可以大于栅线结构GL的宽度d1。在其它实施方式中，例如，如图4所示，导电隔离图案CI的厚度t2可以大于栅线结构GL的厚度t1。与导电隔离图案CI有关的这些变型可以通过改变第一沟槽105和/或第二沟槽106的形状而实现。例如，图3所示的结构可以通过将第二沟槽106图案化为其宽度大于第一沟槽105的宽度而获得。图4的结构，其中第一沟槽105形成为具有不同于第二沟槽106的深度，可通过分离地蚀刻第一沟槽105和第二沟槽106而获得。
参照图4，沟道停止区169可形成在导电隔离图案CI下面的衬底100中。沟道停止区169可以将相邻的源/漏区SD1彼此电性隔离。沟道停止区169可以通过将具有与衬底100相同的导电类型的杂质注入第二沟槽106下面的衬底100中而形成。同样，沟道停止区169可具有高于衬底100的杂质浓度。例如，图4所示的结构的形成可包括：形成第一沟槽105、形成覆盖第一沟槽105的掩模（未示出），在由掩模暴露的衬底100中形成第二沟槽106，以及执行离子注入工艺，以在形成导电隔离图案CI之前在第二沟槽106的底部局部地形成沟道停止区169。
图5A至图12A和图5B至图12B示出描述根据示例性实施方式的制造数据存储装置的方法中的各步骤的截面图。更详细地，图5A至图12A示出沿着图1的线A-A，和B-B’截取的截面图，图5B至图12B示出沿着图1的线C-C’和D-D’截取的截面图。
参照图1、图5A和图5B，器件隔离层101可形成在衬底100中，以在单元阵列区CAR中限定第一有源区AR1以及在外围电路区PCR中限定第二有源区AR2。第一有源区AR1和器件隔离层101可以形成为具有沿着一方向例如x方向延伸的矩形形状。器件隔离层101可采用沟槽隔离技术形成。器件隔离层101可以由例如硼硅酸盐玻璃（BSG）、磷硅酸盐玻璃（PSG）、硼磷硅酸盐玻璃（BPSG）、四乙基原硅酸盐（TEOS）、未掺杂的硅酸盐玻璃（USG）、高密度等离子体（HDP）材料和/或旋涂玻璃（SOG）材料形成。衬底100可包括轻掺杂有p型杂质的掺杂区。
沿着另一方向例如y方向延伸的沟槽可形成在单元阵列区CAR中。沟槽可包括第一沟槽105和第二沟槽106。如上所述，第一沟槽105可相应于用于设置栅线结构的区域，第二沟槽106可相应于用于设置导电隔离图案的区域。在一些实施方式中，第一沟槽105和第二沟槽106可形成为具有实质上相同的深度和相同的宽度。在其它实施方式中，第一沟槽105和第二沟槽106可形成为具有彼此不同的深度或不同的宽度，如参照图3和图4所示。下文，以下的说明将参照其中第一沟槽105和第二沟槽106采用相同的蚀刻工艺形成并且具有相同的深度的示例。第一沟槽105和第二沟槽106可采用硬掩模图案或光致抗蚀剂图案而被图案化，并且可在形成第一沟槽105和第二沟槽106之后可去除硬掩模图案或光致抗蚀剂图案。
参照图1、图6A和图6B，第一绝缘层110、第一导电层120以及间隙填充层111可按顺序形成在提供有第一沟槽105和第二沟槽106的衬底100上。在一些实施方式中，第一绝缘层110和第一导电层120可形成为保形地覆盖第一沟槽105和第二沟槽106的内表面，并且间隙填充层111可形成为填充第一沟槽105和第二沟槽106的剩余空间。第一绝缘层110可包括硅氧化物、硅氮化物、和硅氮氧化物的至少一种。第一导电层120可包括掺杂的半导体、导电的金属氮化物、和金属-半导体化合物的至少之一。间隙填充层111可包括硅氧化物、硅氮化物、和硅氮氧化物的至少之一。第一绝缘层110、第一导电层120以及间隙填充层111可采用化学气相沉积（CVD）、物理气相沉积（PVD）、和原子层沉积（ALD）的至少之一形成。
参照图1、图7A和图7B，第一绝缘层110、间隙填充层111和第一导电层120可被蚀刻，以暴露衬底100的顶表面。作为蚀刻工艺的结果，第一导电层120可被分离成在每个第一沟槽105和第二沟槽106中限制的多个导线121。在一些实施方式中，在蚀刻工艺之前，可执行平面化工艺，以使间隙填充层111和第一导电层120的顶表面共面。蚀刻工艺可采用选择为以实质上相同的蚀刻速率蚀刻第一导电层120和间隙填充层111的蚀刻配方来执行。由于间隙填充层111的存在，可以避免第一沟槽105和第二沟槽106中的导线121被损坏。蚀刻工艺可执行为暴露第一沟槽105和第二沟槽106的上侧壁。结果，未占用的凹陷区可形成在第一沟槽105和第二沟槽106的上部中。在蚀刻工艺期间，可从外围电路区PCR去除第一绝缘层110、第一导电层120以及间隙填充层111。
参照图1、图8A和图8B，第一盖图案129可形成为填充第一沟槽105和第二沟槽106的上部。第一盖图案129的形成可包括：形成绝缘层，以填充形成在第一沟槽105和第二沟槽106的上部中的未占用凹陷区，并且然后执行平面化工艺，以暴露衬底100的顶表面。第一盖图案129可包括硅氮化物、硅氧化物、和硅氮氧化物的至少之一。作为形成第一盖图案129的结果，栅线图案GL可形成在第一沟槽105中，并且导电隔离图案CI可形成在第二沟槽106中。在一些实施方式中，一对栅线图案GL可形成在相邻的导电隔离图案CI之间。
外围栅电极结构PG可形成在外围电路区PCR上。在一些实施方式中，外围栅电极结构PG可包括按顺序堆叠在外围电路区PCR上的栅绝缘层131、栅电极以及第二盖图案134。栅电极可包括多个层。例如，栅电极可包括：包括半导体材料的第一栅电极132和包括金属性材料的第二栅电极133。外围栅电极结构PG可形成为还包括设置在第一栅电极132和第二栅电极133的侧壁上的第一间隔物136。在一些实施方式中，栅绝缘层131可由硅氧化物形成，并且第二盖图案134可由硅氮化物形成。外围栅电极结构PG的形成可包括：从单元阵列区CAR去除栅绝缘层131、栅电极132和133以及第二盖图案134，例如，图案化衬底100，使得电极结构PG仅形成在外围电路区PCR中。
参照图1、图9A和图9B，源/漏区可形成在衬底100中。源/漏区可包括：形成在单元阵列区CAR中的第一源/漏区SD1和第二源/漏区SD2，以及形成在外围电路区PCR中的第三源/漏区135。第一源/漏区SD1可形成在栅线结构GL和导电隔离图案CI之间的衬底100中，并且第二源/漏区SD2可形成在栅线结构GL之间。第三源/漏区135可通过采用外围栅电极结构PG作为离子掩模的离子注入工艺而形成。
在一些实施方式中，第一源/漏区SD1、第二源/漏区SD2和第三源/漏区135可通过将具有不同于衬底100的导电类型的杂质注入到衬底100中而形成。在一些实施方式中，第一源/漏区SD1、第二源/漏区SD2和第三源/漏区135可采用相同的工艺同时形成。在其它实施方式中，第一源/漏区SD1、第二源/漏区SD2和第三源/漏区135的至少之一可采用另一离子注入工艺形成。下文，以下的说明将参照其中第一源/漏区SD1、第二源/漏区SD2和第三源/漏区135同时形成的示例。然而，实施方式不限于此。
参照图1、图10A和图10B，源线SL可形成，并且可连接至第二源/漏区SD2。源线SL可与第一源/漏区SD1间隔开，例如，电性隔离和/或没有电性连接至第一源/漏区SD1。源线SL的形成可包括：在衬底100上形成第一层间介电层117，图案化第一层间介电层117以形成重叠第二源/漏区SD2的第一凹陷区108，以及形成填充第一凹陷区108的导电层。之后，可在导电层上执行平面化工艺，以暴露第一层间介电层117，由此在第一凹陷区108中形成源线S L。第一凹陷区108可形成为沿着y方向并且平行于栅线结构GL延伸，例如，形成为连接至多个相邻的第二源/漏区SD2。
源线SL可包括金属、导电的金属氮化物、金属-半导体化合物、和掺杂的半导体的至少之一。在形成源线SL之前，第二金属硅化物层182可形成在由第一凹陷区108暴露的衬底100上，例如，形成在第二源/漏区SD2的暴露部分上。第二金属硅化物层182的形成可包括：在由第一凹陷区108暴露的衬底100上沉积金属层，并且然后对提供有金属层的结构进行热处理。
在一些实施方式中，源连接线CSL可以与源线SL一起形成。例如，部分第一凹陷区108可以沿着x方向延伸，并且连接到源线SL的源连接线CSL可形成在第一凹陷区108中。源连接线CSL可以沿着x方向延伸，以连接源线SL的在单元阵列区CAR一侧的端部。在一些实施方式中，源连接线CSL可以在外围电路区PCR上延伸。如上所述，源连接线CSL可不同地变形以具有能够将源线SL彼此连接的形状之一，并且实施方式可以不限于附图中所示。
参照图1、图11A和图11B，下接触塞144可形成为与第一源/漏区SD1接触。下接触塞144的形成可包括：在第一层间介电层117上形成第二层间介电层118，以及形成穿过第一层间介电层117和第二层间介电层118的接触孔。下接触塞144可以由金属、导电的金属氮化物、金属-半导体化合物、和/或掺杂半导体形成。
第一外围接触塞142可电性连接到第三源/漏区135。在一些实施方式中，第一外围接触塞142可采用用于形成下接触塞144的工艺形成。然而，实施方式可不限于此，例如，第一外围接触塞142和下接触塞144可采用分离的工艺形成。第一金属硅化物层181可形成在接触塞144与第一源/漏区SD1之间以及接触塞142与第三源/漏区135之间。第一金属硅化物层181可采用与用于形成第二金属硅化物层182相同的方法（例如，同时）形成。
参照图1、图12A和图12B，可变电阻结构VR可形成在第一源/漏区SD1上。可变电阻结构VR可以经由下接触塞144而电性连接到第一源/漏区SD1。可变电阻结构VR可形成在第三层间介电层119中。
在本实施方式的例如应用于制造磁性存储器装置的一示例中，可变电阻结构VR可形成为包括MTJ。例如，可变电阻结构VR的形成可包括：在下接触塞144上按顺序形成第一电极11、参考磁性层12、隧道势垒层13、自由层14以及第二电极15，以及图案化获得的堆叠结构，以形成分别设置在下接触塞144上的可变电阻结构VR。
图案化工艺可包括多个蚀刻步骤。例如，第二电极15可用作用于图案化设置于其下的各层（例如，自由层14、隧道势垒层13以及参考磁性层12）的掩模。在形成可变电阻结构VR之后，通过沉积绝缘层以填充可变电阻结构VR之间的空间，可形成第三层间介电层119。第三层间介电层119的在可变电阻结构VR的上表面上的部分可被去除，使得该上表面暴露出来。
返回参照图1和图2A至图2C，位线BL可形成为与栅线结构GL交叉，并且将可变电阻结构VR彼此连接。在一些实施方式中，位线BL可形成为与第二电极15接触，例如直接形成在第二电极15上。
延伸穿过第三层间介电层119的第二外围接触塞143可形成为与第一外围接触塞142接触。第二外围接触塞143可在形成位线BL之前形成。第二外围接触塞143可形成在接触孔中，所述接触孔提供在外围电路区PCR上以穿过第三层间介电层119并且暴露第二外围接触塞143。在一些实施方式中，位线BL可在外围电路区PCR上延伸，并且可以连接到第二外围接触塞143。
导电连接图案GS可形成为将导电隔离图案CI彼此电性连接。导电连接图案GS可形成在覆盖位线BL的第四层间介电层115上。导电连接图案GS可以经由穿过第一至第四层间介电层117、118、119和115的第一接触塞147而电性连接到导电隔离图案CI。在一些实施方式中，第一接触塞147的至少一部分可采用与用于形成下接触塞144相同的工艺形成。根据上述实施方式，导电连接图案GS可形成在高于位线BL的竖直高度水平上。然而，实施方式可不限于此，例如，导电连接图案GS可在形成位线BL之前形成，使其设置在位线BL下。可替换地，导电连接图案GS和位线BL可同时形成。
图13为根据第二实施方式的数据存储装置的平面图。图14A和图14B为根据第二实施方式的数据存储装置的截面图。更详细地，图14A和图14B为沿着图13的线A-A'、B-B’、C-C’和D-D’截取的截面图。为了简洁起见，将不再更详细地描述本示例的与先前所示和所述的那些类似的元件和特征。
参照图13和图14A至图14B，源线SL可以经由第二接触塞149而连接共用源线CSL。每条源线SL可包括连接至第二源/漏区SD2的第一导电图案172以及提供在第一导电图案172上的第二导电图案174。第一导电图案172可包括半导体材料。例如，第一导电图案172可由掺杂硅层形成。第二导电图案174可以是含金属层。例如，第二导电图案174可包括金属、导电的金属氮化物、和金属-半导体化合物的至少之一。
在一些实施方式中，每条源线SL可包括设置在第二导电图案174上的第三盖图案176。第三盖图案176可以沿着平行于第一导电图案172和第二导电图案174的方向（例如，y方向）延伸。在一些实施方式中，第三盖图案176可包括硅氮化物、硅氧化物、和硅氮氧化物的至少之一。源线SL还可以包括设置在第一导电图案172和第二导电图案174的侧壁上的第二间隔物175。第二间隔物175可以沿着平行于第一导电图案172和第二导电图案174的方向延伸。第二间隔物175可包括硅氧化物、硅氮化物、和硅氮氧化物的至少之一。
源线SL的至少一部分可包括与构成外围栅电极结构PG的各层之一相同的材料，其中该外围栅电极结构PG提供在外围电路区PCR上。在一些实施方式中，第二导电图案174可包括与外围栅电极结构PG的第二栅电极133相同的材料。例如，材料的相同可源自制造方法，其中第二导电图案174和第二栅电极133可采用相同的工艺形成，如以下将描述的。类似地，第二间隔物175可包括与第一间隔物136相同的材料，并且第三盖图案176可包括与第二盖图案134相同的材料。源线SL可以提供在第一层间介电层162中，并且外围栅电极结构PG可提供在第五层间介电层163中。
源线SL可以经由穿过层间介电层162、119、114和115的第二接触塞149而电性连接到源连接线CSL。源连接线CSL可以形成在覆盖位线BL的第四层间介电层115上，如图14B所示。然而，实施方式可以不限于此，例如，源连接线CSL可提供在位线BL下。在一些实施方式中，源连接线CSL可提供在第一层间介电层162与第三层间介电层119之间，并且沿着x方向延伸。可变电阻结构VR可以经由穿过第六层间介电层114的上接触塞16而电性连接至位线BL。除了上述元件之外，所有其它元件可以构造为具有与以上所述的相同或类似的技术特征。
图15A至图21A和图15B至图21B示出描绘根据示例性实施方式的制造数据存储装置的方法中的各步骤的截面图。更详细地，图15A至图21A示出沿着图13的线A-片和B-B’截取的截面图，图15B至图21B示出沿着图13的线C-C’和D-D’截取的截面图。为了简洁起见，将不再更详细地描述本示例的与先前所示和所述的类似的元件和特征。
参照图13、图15A和图15B，器件隔离层101可形成在衬底100中，以在单元阵列区CAR中限定第一有源区AR1以及在外围电路区PCR中限定第二有源区AR2。沿着y方向延伸的沟槽可形成在单元阵列区CAR中，并且未包括在外围电路区PCR中。沟槽可包括第一沟槽105和第二沟槽106。栅线结构GL可分别形成在第一沟槽105中，并且导电隔离图案CI可分别形成在第二沟槽106中。
栅绝缘层131、第一栅电极132和盖绝缘层139可顺序地形成在提供有栅线结构GL和导电隔离图案CI的结构上。栅绝缘层131、第一栅电极132和盖绝缘层139可形成在衬底100的整个表面上，然后可被图案化从而部分地保留在外围电路区PCR上。在一些实施方式中，栅绝缘层131可包括硅氧化物、硅氮化物和硅氮氧化物的至少之一。第一栅电极132可包括半导体材料，诸如掺杂硅层。盖绝缘层139可包括硅氮化物、硅氧化物、和硅氮氧化物的至少之一。
参照图13、图16A和图16B，第一源/漏区SD1和第二源/漏区SD2可形成在单元阵列区CAR中。第一源/漏区SD1可形成在栅线结构GL与导电隔离图案CI之间的衬底100中。第二源/漏区SD2可形成在栅线结构GL之间的衬底100中。在一些实施方式中，第一源/漏区SD1和第二源/漏区SD2可通过将具有不同于衬底100的导电类型的杂质注入衬底100中而形成。在一些实施方式中，第一源/漏区SD1和第二源/漏区SD2可采用相同的工艺同时形成。在其它实施方式中，第一源/漏区SD1和第二源/漏区SD2的至少之一可采用另一离子注入工艺形成。这里，由于盖绝缘层139及其下设置的各层覆盖外围电路区PCR，所以外围电路区PCR可在形成第一源/漏区SD1和第二源/漏区SD2期间不被掺杂。
第二绝缘层161可形成为覆盖栅线结构GL和导电隔离图案CI。随后，第二绝缘层161可图案化为形成暴露第二源/漏区SD2的第二凹陷区107。在一些实施方式中，第二凹陷区107可形成在相邻的栅线结构GL之间，并且可形成为具有沿着栅线结构GL延伸的沟槽形状。第二绝缘层161可包括硅氧化物、硅氮化物和硅氮氧化物的至少之一。
参照图13、图17A和图17B，第一导电图案172可形成在第二凹陷区107中。第一导电图案172可包括半导体材料。例如，第一导电图案172可包括掺杂硅层。第一导电图案172的形成可包括：形成导电层以填充第二凹陷区107，然后执行平坦化工艺以暴露第二绝缘层161。作为平坦化工艺的结果，将盖绝缘层139从外围电路区PCR去除，以暴露第一栅电极132的顶表面。平坦化工艺可采用回蚀方法和化学机械抛光（CMP）方法的至少之一执行。
参照图13、图18A和图18B，第二导电层177和盖层178可形成在提供有第一导电图案172的结构上。第二导电层177和盖层178可形成在单元阵列区CAR和外围电路区PCR二者上。第二导电层177可包括金属、导电的金属氮化物和金属-半导体化合物的至少之一。盖层178可包括硅氮化物、硅氧化物、和硅氮氧化物的至少之一。在一些实施方式中，当第一导电图案172由掺杂硅形成并且第二导电层177为含金属层时，金属硅化物层（未示出）可形成在第一导电图案172与第二导电层177之间。
参照图13、图19A和图19B，第二导电层177和盖层178可被图案化，以形成可设置在第一导电图案172上的第二导电图案174和第三盖图案176以及可设置在第一栅电极132上的第二栅电极133和第二盖图案134。在一些实施方式中，可执行图案化，以蚀刻第一导电图案172的一部分。此外，栅绝缘层131和第一栅电极132可以与第二导电层177一起被蚀刻，以暴露衬底100的位于外围电路区PCR中的一部分。
参照图13、图20A和图20B，可执行间隔物形成工艺，以在第一导电图案172和第二导电图案174的侧壁上形成第二间隔物175以及在第一栅电极132和第二栅电极133的侧壁上形成第一间隔物136。在一些实施方式中，第一间隔物136和第二间隔物175可以由硅氧化物形成。例如，形成在单元阵列区CAR中的第一导电图案172和第二导电图案174、第三盖图案176以及第二间隔物175可构成源线SL，形成在外围电路区PCR中的栅绝缘层131、第一栅电极132和第二栅电极133、第二盖图案134以及第一间隔物136可构成外围栅电极结构PG。
在形成第一间隔物136和第二间隔物175之后，可形成第一层间介电层162，以覆盖单元阵列区CAR。第一层间介电层162可形成为暴露外围电路区PCR。第三源/漏区135可形成在衬底100的通过第一层间介电层162暴露的外围电路区PCR中。第三源/漏区135可通过采用第一层间介电层162和外围栅电极结构PG作为掩模的离子注入工艺形成。
参照图13、图21A和图21B，可形成第五层间介电层163，以覆盖外围电路区PCR，并且下接触塞144和第一外围接触塞142可形成为穿过层间介电层162和163。下接触塞144和第一外围接触塞142可以分别电性连接至第一源/漏区SD1和第三源/漏区135。在一些实施方式中，第一金属硅化物层181可分别形成在第一源/漏区SD1与下接触塞144之间以及第三源/漏区135与第一外围接触塞142之间。
可变电阻结构VR可形成在第一源/漏区SD1上。可变电阻结构VR可以经由下接触塞144而电性连接至第一源/漏区SD1。可变电阻结构VR的形成可包括：在下接触塞144上顺序地形成第一电极11、参考磁性层12、隧道势垒层13、自由层14以及第二电极15，以及图案化获得的结构，以形成分别设置在下接触塞144上的可变电阻结构VR。图案化工艺可包括多个蚀刻步骤。在形成可变电阻结构VR之后，通过沉积绝缘层以填充可变电阻结构VR之间的空间，可形成第三层间介电层119。
返回参照图13、图14A和图14B，可形成位线BL，以将可变电阻结构VR沿着x方向彼此连接。在一些实施方式中，在形成位线BL之前，可形成第六层间介电层114以覆盖可变电阻结构VR，并且上接触塞16可形成为穿过第六层间介电层114。上接触塞16可分别连接至可变电阻结构VR。
在形成位线BL之前，第二外围接触塞143可形成为分别与第一外围接触塞142接触。第二外围接触塞143的形成可包括：形成穿过第三层间介电层119并且暴露第二外围接触塞143的接触孔。在一些实施方式中，位线BL可以在外围电路区PCR上延伸，并且可以连接到第二外围接触塞143。
源连接线CSL可形成为将源线SL彼此电性连接。第四层间介电层115可形成为覆盖位线BL，然后第二外围接触塞149可形成为穿过层间介电层162、119、114和115。第二外围接触塞149可分别形成在接触孔中，每个接触孔穿过第三盖图案176并且暴露第二导电图案174。源连接线CSL可以沿着x方向延伸并且电性连接至源线S L。例如，源连接线CSL可以在外围电路区PCR上延伸。如上所述，源连接线CSL可以不同地变形为具有能够将源线SL彼此连接的形状之一。然而，实施方式可以不限于附图中所示。
导电连接图案GS可以形成为将导电隔离图案CI彼此电性连接。导电连接图案GS可以形成在覆盖源连接线CSL的第七层间介电层112上。可替换地，导电连接图案GS和源连接线CSL可以同时形成，或者导电连接图案GS可在形成源连接线CSL之前形成。导电连接图案GS可通过与参照图2C所述的方法相同的方法形成，并且因此其可以具有与参照图2C所述的形状相同的形状。
以上公开的数据存储装置可以采用各种不同的封装技术进行密封。例如，根据上述实施方式的数据存储装置可以采用层叠封装（POP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中的芯片技术（a diein waffle pack technique）、晶片形式芯片封装技术（a die in wafer formtechnique）、板上芯片封装（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄型四方扁平封装（TQFP）技术、小外形集成电路封装（SOIC）技术、窄节距小外形封装（SSOP）技术、薄小外形封装（TSOP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶片级制造封装（WFP）技术和晶片级处理堆叠封装（WSP）技术中的任一种封装。安装有根据上述实施方式之一的数据存储装置的封装还可以包括控制数据存储装置的至少一个半导体器件（例如，控制器和/或逻辑器件）。
图22示出包括根据示例性实施方式的数据存储装置的示例性电子系统的示意性框图。
参照图22，根据一实施方式的电子系统1100可包括：控制器1110、输入/输出（I/O）单元1120、存储器装置1130、接口单元1140以及数据总线1150。控制器1110、I/O单元1120、存储器装置1130以及接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于电信号通过其传输的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器、和其它逻辑器件的至少之一。其它逻辑器件可具有类似于微处理器、数字信号处理器和微控制器中的任一个的功能。I/O单元1120可以包括键盘、键板、和/或显示单元。存储器装置1130可以存储数据和/或指令。存储器装置1130可包括根据上述实施方式的数据存储装置的至少之一。存储器装置1130还可以包括不同于上述数据存储装置的其它类型的数据存储装置。
接口单元1140可以将电数据传输至通信网络或者可以从通信网络接收电数据。接口单元1140可以通过无线或电缆操作。例如，接口单元1140可以包括用于无线通信的天线或者用于电缆通信的收发器。尽管附图中没有示出，但是电子系统1100还可以包括用作高速缓冲存储器以改善控制器1110的操作的快速DRAM装置和/或快速SRAM装置。
电子系统1110可应用于个人数字助理（PDA）、便携式计算机、上网本（web tablet）、无线电话机、移动电话机、数字音乐播放器、存储卡或者电子产品。电子产品可无线接收或发送信息数据。
图23示出包括根据示例性实施方式的数据存储装置的示例性存储卡的示意性框图。
参照图23，根据一实施方式的存储卡1200可包括存储器装置1210，例如快闪存储器装置1210。存储器装置1210可包括根据上述不同实施方式的数据存储装置的至少之一。在其它实施方式中，存储器装置1210还可以包括不同于根据上述实施方式的数据存储装置的其它类型的数据存储装置。存储卡1200可包括控制主机和存储器装置1210之间的数据通信的存储器控制器1220。
存储器控制器1220可包括控制存储卡1200的总体操作的中央处理器（CPU）1222。存储器控制器1220可包括用作例如CPU1222的操作存储器的SRAM装置1221。此外，存储器控制器1220还可以包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以构造为包括在存储卡1200与主机之间的数据通信协议。存储器接口单元1225可以将存储器控制器1220连接至存储器装置1210。存储器控制器1220还可以包括错误检验和校正（ECC）块1224。ECC块1224可以检测并且校正从存储器装置1210读取的数据的错误。尽管没有在附图中示出，但是存储卡1200还可以包括存储代码数据的只读存储器（ROM）装置，以与主机连接。存储卡1200可以用作便携式数据存储卡。可替换地，存储卡1200可以取代计算机系统的硬盘作为计算机系统的固态盘（SSD）。
通过总结和回顾，晶体管，例如平面金属-氧化物-半导体场效应晶体管（MOS FET），可用作存储器装置例如磁性随机存取存储器（MRAM）中的单元晶体管。然而，在平面MOS FET的栅图案具有相对小的宽度、例如约30nm或更小的宽度的情况下，可能难以获得用作开关晶体管的适当电特性。因此，平面MOS FET可能不适于作为用于高密度存储器装置的开关元件。
实施方式涉及一种存储器装置，例如高密度磁性存储器装置，其中具有三维结构的晶体管可用作单元晶体管。此外，结合关于三维结构的埋入晶体管的形成，可以形成将栅线彼此电性隔离的ISO GATE。因此，示例性实施方式可以提供具有提高的集成度的数据存储装置和/或易于制造高密度数据存储装置的方法。
例如，数据存储装置可包括埋入衬底中的导电隔离图案，从而例如缓解数据存储装置的短沟道效应。此外，可提供用作相邻晶体管的共用源线的源线图案，使得例如可实现数据存储装置的集成度的提高。而且，可以容易并且简单地形成导电隔离图案，例如，可以容易并且简单地形成电性隔离栅线结构的隔离结构。
这里已经公开了示例性实施方式，并且尽管采用了特殊术语，但是它们仅在一般性和说明性意义上使用和解释而非用于限制的目的。在一些情形下，如对于本申请的所属技术领域的普通技术人员显而易见的是，结合特定实施方式所述的特征、特性和/或元件可以单独地使用，或者可以与结合其它实施方式所述的特征、特性和/或元件组合地使用，除非另外具体表示。因此，本领域的技术人员将理解的是，在不脱离随附权利要求中阐述的本发明的精神和范围的情况下，可以进行各种形式上和细节上的各种变化。
在此通过引用整体结合2011年8月16日提交至韩国知识产权局并且发明名称为“Data Storing Devices and Methods of Fabricating the Same”的韩国专利申请No.10-2011-0081364。

Claims (20)

1.一种数据存储装置，包括：
衬底；
晶体管，位于所述衬底上，所述晶体管包括栅线结构；以及
导电隔离图案，限定所述晶体管的有源区，每个导电隔离图案包括埋入所述衬底中的至少一部分，并且所述导电隔离图案彼此电性连接。
2.根据权利要求1所述的装置，其中：
每个所述栅线结构包括埋入所述衬底中的至少一部分，以及
所述导电隔离图案实质上平行于所述栅线结构延伸。
3.根据权利要求2所述的装置，其中：
所述导电隔离图案和所述栅线结构的每个包括顺序地堆叠在所述衬底上的绝缘层、导线和盖图案，以及
所述导线通过所述绝缘层和所述盖图案而与所述衬底电性隔离。
4.根据权利要求3所述的装置，其中，在所述导电隔离图案和所述栅线结构的每个中，所述导线的最上表面低于所述衬底的最上表面。
5.根据权利要求2所述的装置，其中，所述栅线结构提供在所述衬底内的第一沟槽中，并且所述导电隔离图案提供在所述衬底内的第二沟槽中，所述第一沟槽和所述第二沟槽具有实质上相同的深度。
6.根据权利要求1所述的装置，还包括：将所述导电隔离图案彼此电性连接的导电连接图案，所述导电连接图案沿着交叉所述栅线结构的方向延伸。
7.根据权利要求1所述的装置，其中，所述导电隔离图案构造为在所述数据存储装置的操作期间阻止在所述衬底的位于所述导电隔离图案下的区域中形成沟道区。
8.根据权利要求1所述的装置，其中，所述导电隔离图案构造为在所述数据存储装置的操作期间接收地电压或负电压。
9.根据权利要求1所述的装置，其中，所述导电隔离图案构造为在所述数据存储装置的读取和写入操作期间被施加有与施加至所述栅线结构中的未选择的栅线结构的电压相同的电压。
10.根据权利要求1所述的装置，其中：
所述晶体管包括：
第二源/漏区，位于所述栅线结构之间的所述衬底中，以及
第一源/漏区，通过所述栅线结构与所述第二源/漏区间隔开；以及
数据存储装置包括位于所述第二源/漏区上并且沿着所述栅线结构延伸的源线。
11.根据权利要求10所述的装置，还包括：将所述源线彼此电性连接的源连接线。
12.根据权利要求10所述的装置，其中所述栅线结构分别包括导线，并且所述源线的最下表面高于所述导线的最上表面。
13.根据权利要求10所述的装置，还包括：交叉所述栅线结构并且限定所述晶体管的所述有源区的器件隔离层，所述第二源/漏区在平行于所述栅线结构的方向上通过所述器件隔离层彼此间隔开。
14.根据权利要求10所述的装置，其中所述源线的每个包括：
第一导电图案，与所述第二源/漏区之一接触，所述第一导电图案包括半导体材料，以及
第二导电图案，位于所述第一导电图案上，所述第二导电图案包括金属性材料。
15.根据权利要求10所述的装置，还包括可变电阻结构，每个所述可变电阻结构电性连接至所述第一源/漏区的相应一个。
16.一种制造数据存储装置的方法，所述方法包括：
提供衬底，所述衬底包括形成在所述衬底的单元阵列区中的多个第一沟槽和多个第二沟槽；
在所述第一沟槽中形成用于晶体管的栅线结构；
在所述第二沟槽中形成导电隔离图案，使得每个所述导电隔离图案形成在相邻的所述栅线结构之间；以及
形成连接至每个所述导电隔离图案的导电连接图案，所述导电连接图案与每个所述栅线结构分离。
17.根据权利要求16所述的方法，还包括：形成第一源/漏区和第二源/漏区，以及形成源线，其中：
所述导电隔离图案和用于晶体管的所述栅线结构形成为彼此平行，
所述源线形成为与所述第二源/漏区交叠，并且形成为与所述第一源/漏区间隔开，
每个所述导电隔离图案形成在所述第一源/漏区中的相邻第一源/漏区之间，以及
每个所述栅线结构形成在所述第一源/漏区之一与所述第二源/漏区之一之间。
18.根据权利要求17所述的方法，其中，同时形成所述栅线结构和所述导电隔离图案。
19.根据权利要求18所述的方法，其中，同时形成所述栅线结构和所述导电隔离图案包括：在所述衬底的所述第一沟槽和所述第二沟槽中顺序地形成绝缘层、导线以及盖图案。
20.根据权利要求17所述的方法，还包括：形成可变电阻结构和位线，其中：
所述位线形成为交叉所述栅线结构和所述导电隔离图案，
所述位线形成为将所述可变电阻结构彼此连接，并且所述位线与所述导电连接图案分离地形成，以及
所述可变电阻结构形成为经由接触塞连接至所述第一源/漏区，并且与所述第二源/漏区分离。
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