KR20230061137A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치는, 셀 어레이 영역과 주변 회로 영역을 포함하고, 상기 셀 어레이 영역에 정의된 복수의 제1 활성 영역과 상기 주변 회로 영역에 정의된 적어도 하나의 제2 활성 영역을 포함하는 기판; 상기 기판의 상기 셀 어레이 영역에 배치되며 제1 방향으로 연장되는 복수의 비트 라인; 상기 복수의 비트 라인 사이에 배치되며, 각각이 상기 제1 활성 영역의 상면 상에 순차적으로 배치되는 제1 도전층, 제1 중간층, 및 제1 금속층을 포함하는 복수의 셀 패드 구조물; 및 상기 기판의 상기 주변 회로 영역 상에 배치되며, 상기 적어도 하나의 제2 활성 영역 상에 순차적으로 배치되는 제2 도전층, 제2 중간층, 및 제2 금속층을 포함하는 주변 회로 게이트 전극을 포함한다.
Description
본 발명의 기술적 사상은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 셀 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 다운스케일링에 따라 반도체 장치를 구현하기 위한 개별 미세 회로 패턴의 사이즈는 더욱 감소되고 있다. 또한 개별 미세 회로 패턴의 사이즈가 감소하면서 셀 어레이 영역 내부와 주변 영역 사이의 패턴 밀도 차이 등에 의해 제조 공정의 난이도가 증가하는 문제가 발생할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 셀 어레이 영역의 에지 부분에서 발생하는 단차에 의한 공정 불량을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 셀 어레이 영역의 에지 부분에서 발생하는 단차에 의한 공정 불량을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역과 주변 회로 영역을 포함하고, 상기 셀 어레이 영역에 정의된 복수의 제1 활성 영역과 상기 주변 회로 영역에 정의된 적어도 하나의 제2 활성 영역을 포함하는 기판; 상기 기판의 상기 셀 어레이 영역에 배치되며 제1 방향으로 연장되는 복수의 비트 라인; 상기 복수의 비트 라인 사이에 배치되며, 각각이 상기 제1 활성 영역의 상면 상에 순차적으로 배치되는 제1 도전층, 제1 중간층, 및 제1 금속층을 포함하는 복수의 셀 패드 구조물; 및 상기 기판의 상기 주변 회로 영역 상에 배치되며, 상기 적어도 하나의 제2 활성 영역 상에 순차적으로 배치되는 제2 도전층, 제2 중간층, 및 제2 금속층을 포함하는 주변 회로 게이트 전극을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역, 바운더리 영역, 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역에 정의된 복수의 제1 활성 영역과 상기 주변 회로 영역에 정의된 적어도 하나의 제2 활성 영역을 포함하는 기판; 상기 기판의 상기 셀 어레이 영역에 배치되며 제1 방향으로 연장되는 복수의 비트 라인; 상기 복수의 비트 라인 중 인접한 2개의 비트 라인 사이에 배치되며, 각각이 상기 제1 활성 영역의 상면 상에 순차적으로 배치되는 제1 도전층 및 제1 금속층을 포함하는 복수의 셀 패드 구조물; 및 상기 기판의 상기 주변 회로 영역 상에 배치되며, 상기 적어도 하나의 제2 활성 영역 상에 순차적으로 배치되는 제2 도전층 및 제2 금속층을 포함하는 주변 회로 게이트 전극을 포함하고, 상기 복수의 셀 패드 구조물의 높이가 상기 주변 회로 게이트 전극의 높이와 동일하다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 셀 어레이 영역, 바운더리 영역, 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역에 정의된 복수의 제1 활성 영역과 상기 주변 회로 영역에 정의된 적어도 하나의 제2 활성 영역을 포함하는 기판; 상기 기판의 상기 셀 어레이 영역에 배치되며 제1 방향으로 연장되는 복수의 비트 라인; 상기 복수의 비트 라인과 상기 복수의 제1 활성 영역 사이에 배치되며, 상기 복수의 비트 라인을 상기 복수의 제1 활성 영역과 전기적으로 연결시키는 다이렉트 콘택; 상기 다이렉트 콘택의 측벽을 둘러싸는 다이렉트 콘택 스페이서; 상기 복수의 비트 라인 중 인접한 2개의 비트 라인 사이에 배치되며, 각각이 상기 제1 활성 영역의 상면 상에 순차적으로 배치되는 제1 도전층, 제1 중간층, 및 제1 금속층을 포함하는 복수의 셀 패드 구조물; 상기 복수의 셀 패드 구조물 상에 각각 배치되는 복수의 랜딩 패드; 및 상기 기판의 상기 주변 회로 영역 상에 배치되며, 상기 적어도 하나의 제2 활성 영역 상에 순차적으로 배치되는 제2 도전층, 제2 중간층, 및 제2 금속층을 포함하는 주변 회로 게이트 전극을 포함하고, 상기 제2 금속층은 상기 제1 금속층에 포함되는 물질과 동일한 물질을 포함한다.
본 발명의 기술적 사상에 따르면, 셀 패드 구조물과 주변 회로 게이트 전극이 동일한 물질층들을 포함하도록 형성할 수 있다. 따라서 셀 어레이 영역의 에지 부분에서 상대적으로 높은 단차에 의해 발생하는 공정 불량이 방지될 수 있다. 또한 비트 라인에 포함되는 물질을 주변 회로 게이트 전극의 물질과 독립적으로 선택할 수 있으므로 반도체 장치의 성능 최적화가 구현될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 A 부분의 확대 레이아웃도이다.
도 3은 도 2의 B1-B1' 선에 따른 단면도이다.
도 4는 도 2의 B2-B2' 선에 따른 단면도이다.
도 5는 도 3의 CX1 부분의 확대 단면도이다.
도 6은 도 3의 CX2 부분의 확대 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 8은 도 7의 CX1 부분의 확대 단면도이다.
도 9는 도 7의 CX2 부분의 확대 단면도이다.
도 10a 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 10a, 12 내지 18, 19a, 20, 및 21은 도 2의 B1-B1' 선을 따른 단면에 대응하는 단면도들이고 도 10b, 11, 및 19b는 도 2의 B2-B2' 선을 따른 단면에 대응하는 단면도들이다.
도 2는 도 1의 A 부분의 확대 레이아웃도이다.
도 3은 도 2의 B1-B1' 선에 따른 단면도이다.
도 4는 도 2의 B2-B2' 선에 따른 단면도이다.
도 5는 도 3의 CX1 부분의 확대 단면도이다.
도 6은 도 3의 CX2 부분의 확대 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 8은 도 7의 CX1 부분의 확대 단면도이다.
도 9는 도 7의 CX2 부분의 확대 단면도이다.
도 10a 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 10a, 12 내지 18, 19a, 20, 및 21은 도 2의 B1-B1' 선을 따른 단면에 대응하는 단면도들이고 도 10b, 11, 및 19b는 도 2의 B2-B2' 선을 따른 단면에 대응하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 A 부분의 확대 레이아웃도이다. 도 3은 도 2의 B1-B1' 선에 따른 단면도이다. 도 4는 도 2의 B2-B2' 선에 따른 단면도이다. 도 5는 도 3의 CX1 부분의 확대 단면도이다. 도 6은 도 3의 CX2 부분의 확대 단면도이다.
도 1 내지 도 6을 참조하면, 반도체 장치(100)는 셀 어레이 영역(MCA)과 주변 회로 영역(PCA)을 포함하는 기판(110)을 포함할 수 있다. 셀 어레이 영역(MCA)은 DRAM 소자의 메모리 셀 영역일 수 있고, 주변 회로 영역(PCA)은 DRAM 소자의 코어 영역 또는 주변 회로 영역일 수 있다. 예를 들어, 셀 어레이 영역(MCA)은 셀 트랜지스터(CTR)와 이에 연결되는 커패시터 구조물(180)을 포함할 수 있고, 주변 회로 영역(PCA)은 셀 어레이 영역(MCA)에 포함되는 셀 트랜지스터(CTR)에 신호 및/또는 전원을 전달하기 위한 주변 회로 트랜지스터(PTR)를 포함할 수 있다. 예시적인 실시예들에서, 주변 회로 트랜지스터(PTR)는 커맨드 디코더, 제어 로직, 어드레스 버퍼, 로우 디코더, 칼럼 디코더, 센스 앰프, 데이터 입출력 회로 등의 다양한 회로를 구성할 수 있다.
기판(110)에는 소자 분리용 트렌치(112T)가 형성되고, 소자 분리용 트렌치(112T) 내에는 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)에 의해 셀 어레이 영역(MCA)에서는 기판(110)에 복수의 제1 활성 영역(AC1)이 정의되고, 주변 회로 영역(PCA)에서는 기판(110)에 복수의 제2 활성 영역(AC2)이 정의될 수 있다.
셀 어레이 영역(MCA)과 주변 회로 영역(PCA) 사이의 바운더리 영역(BA)에는 바운더리 트렌치(114T)가 형성되고, 바운더리 트렌치(114T) 내에는 바운더리 구조물(114)이 형성될 수 있다. 평면도에서, 바운더리 트렌치(114T)는 셀 어레이 영역(MCA)의 네 면을 둘러싸도록 배치될 수 있다. 바운더리 구조물(114)은 바운더리 트렌치(114T) 내부에 배치되는 매립 절연층(114A), 절연 라이너(114B), 및 갭필 절연층(114C)을 포함할 수 있다.
매립 절연층(114A)은 바운더리 트렌치(114T)의 내벽 상에 콘포말하게 배치될 수 있다. 예시적인 실시예들에서, 매립 절연층(114A)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 매립 절연층(114A)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등에 의해 형성된 실리콘 산화물을 포함할 수 있다.
절연 라이너(114B)는 매립 절연층(114A) 상에서 바운더리 트렌치(114T)의 내벽 상에 콘포말하게 배치될 수 있다. 예시적인 실시예들에서, 절연 라이너(114B)는 실리콘 질화물을 포함할 수 있다. 예를 들어, 절연 라이너(114B)는 ALD 공정, CVD 공정, PECVD 공정, LPCVD 공정 등에 의해 형성된 실리콘 질화물을 포함할 수 있다.
갭필 절연층(114C)은 절연 라이너(114B) 상에서 바운더리 트렌치(114T) 내부를 채울 수 있다. 예시적인 실시예들에서, 갭필 절연층(114C)은 TOSZ(tonen silazene), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phosphosilicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate) 또는 FSG(fluoride silicate glass) 등과 같은 실리콘 산화물을 포함할 수 있다.
셀 어레이 영역(MCA)에서 복수의 제1 활성 영역(AC1)은 각각 제1 수평 방향(X) 및 제2 수평 방향(Y)에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 제1 활성 영역(AC1)을 가로질러 제1 수평 방향(X)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제2 수평 방향(Y)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 제1 활성 영역(AC1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 셀 패드 구조물(130)이 형성될 수 있다. 복수의 셀 패드 구조물(130)은 제1 수평 방향(X) 및 제2 수평 방향(Y)을 따라 일렬로 배열될 수 있다. 복수의 셀 패드 구조물(130) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 셀 패드 구조물(130) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터 구조물(180)의 하부 전극(182)을 제1 활성 영역(AC1)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 셀 패드 구조물(130)과 일부 오버랩되도록 배치될 수 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자 분리막(112)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(MCA)에서, 기판(110)에는 제1 방향(X 방향)으로 연장되는 복수의 워드 라인 트렌치(120T)가 배치되고, 복수의 워드 라인 트렌치(120T) 내에는 매립 게이트 구조물(120)이 배치될 수 있다. 매립 게이트 구조물(120)은 복수의 워드 라인 트렌치(120T) 각각 내에 배치되는 게이트 유전막(122), 게이트 전극(124), 및 캡핑 절연막(126)을 포함할 수 있다. 복수의 게이트 전극(124)은 도 1에 예시한 복수의 워드 라인(WL)에 대응할 수 있다.
복수의 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film)을 포함할 수 있다. 복수의 게이트 전극(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다. 복수의 캡핑 절연막(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합을 포함할 수 있다.
복수의 워드 라인 트렌치(120T)는 셀 어레이 영역(MCA)에서 바운더리 영역(BA) 내부로 연장될 수 있고, 복수의 워드 라인 트렌치(120T) 각각의 단부는 바운더리 영역(BA) 내에서 바운더리 구조물(114)과 수직 오버랩될 수 있다.
바운더리 영역(BA)에서 기판(110), 매립 게이트 구조물(120), 및 바운더리 구조물(114) 상에 버퍼층(118)이 형성될 수 있다. 버퍼층(118)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
기판(110) 상의 복수의 다이렉트 콘택 홀(DCH) 내에 복수의 다이렉트 콘택(DC)이 형성될 수 있다. 복수의 다이렉트 콘택(DC)은 복수의 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 다이렉트 콘택(DC)은 TiN, TiSiN, W, 텅스텐 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
다이렉트 콘택 홀(DCH)의 내벽 상에 다이렉트 콘택 스페이서(DCS)가 배치될 수 있다. 다이렉트 콘택 스페이서(DCS)는 다이렉트 콘택 홀(DCH)의 하부 측벽 상에 배치되고, 다이렉트 콘택(DC)의 하측을 커버할 수 있다.
기판(110) 및 복수의 다이렉트 콘택(DC) 상에는 복수의 비트 라인(BL)이 제2 수평 방향(Y)을 따라 길게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 제1 활성 영역(AC1)에 연결될 수 있다. 복수의 비트 라인(BL)은 루테늄(Ru), 텅스텐(W), 코발트(Co), 티타늄(Ti), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 비트 라인(BL)은 각각 복수의 절연 캡핑 구조물(140)로 덮일 수 있다. 복수의 절연 캡핑 구조물(140)은 복수의 비트 라인(BL) 상에서 제2 수평 방향(Y)으로 연장될 수 있다. 복수의 절연 캡핑 구조물(140)은 하부 캡핑 패턴(142A) 및 상부 캡핑 패턴(144A)을 포함할 수 있다.
복수의 비트 라인(BL) 각각의 양 측벽 상에 비트 라인 스페이서(150A)가 배치될 수 있다. 비트 라인 스페이서(150A)는 복수의 비트 라인(BL)의 양 측벽 상에서 제2 수평 방향(Y)으로 연장될 수 있고, 비트 라인 스페이서(150A)의 일부분은 다이렉트 콘택 홀(DCH)의 내부까지 연장되어 다이렉트 콘택(DC)의 측벽 상측을 커버할 수 있다. 도 3에는 비트 라인 스페이서(150A)가 단일 물질층인 것으로 도시되었으나, 다른 실시예들에서, 비트 라인 스페이서(150A)는 복수의 스페이서층들(도시 생략)의 적층 구조로 형성될 수 있고, 상기 복수의 스페이서층들 중 적어도 하나는 에어 스페이서일 수 있다.
복수의 비트 라인(BL) 각각의 사이에는 복수의 셀 패드 구조물(130)이 배치될 수 있다. 예를 들어, 하나의 셀 패드 구조물(130)은 인접한 2개의 비트 라인(BL) 사이에서 비트 라인(BL)보다 낮은 수직 레벨에 배치될 수 있다. 예를 들어, 제1 수평 방향(X)으로 배치되는 2개의 셀 패드 구조물(130) 사이에 및 제2 수평 방향(Y)으로 배치되는 2개의 셀 패드 구조물(130) 사이에 절연 패턴(152)이 배치될 수 있고, 절연 패턴(152)은 인접한 2개의 셀 패드 구조물(130) 사이를 전기적으로 분리시킬 수 있다. 또한 셀 패드 구조물(130)의 측벽 일부분의 하측은 다이렉트 콘택 스페이서(DCS)와 접촉하고, 셀 패드 구조물(130)의 상기 측벽 일부분의 상측은 비트 라인 스페이서(150A)와 접촉할 수 있다.
예시적인 실시예들에서, 복수의 셀 패드 구조물(130)은 제1 활성 영역(AC1) 상에 순차적으로 배치된 제1 도전층(132A), 제1 중간층(134A), 및 제1 금속층(136A)을 포함할 수 있다. 예시적인 실시예들에서, 제1 도전층(132A)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 제1 중간층(134A) 및 제1 금속층(136A)은 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다.
도 5에 도시된 것과 같이, 제1 도전층(132A)의 바닥면은 제1 활성 영역(AC1)의 상면(AC1_T)보다 낮은 레벨에 배치될 수 있고, 제1 도전층(132A)은 제1 활성 영역(AC1)의 상면(AC1_T) 및 측벽(AC1_S)을 커버하도록 배치될 수 있다. 이에 따라 제1 도전층(132A)과 제1 활성 영역(AC1) 사이에 상대적으로 큰 접촉 면적이 확보될 수 있다. 다른 실시예들에서, 도 5에 도시된 것과는 달리, 제1 도전층(132A)의 바닥면은 제1 활성 영역(AC1)의 상면(AC1_T)과 실질적으로 동일한 레벨에 배치될 수 있고, 이에 따라 제1 도전층(132A)의 바닥면은 평평한 프로파일을 가질 수도 있다.
셀 패드 구조물(130) 상에는 셀 패드 구조물(130) 및 절연 패턴(152)을 커버하는 절연층(154)이 배치될 수 있다.
인접한 2개의 비트 라인(BL) 사이에는 복수의 절연 펜스(156)가 제2 수평 방향(Y)을 따라 배치될 수 있다. 복수의 절연 펜스(156)는 복수의 워드 라인 트렌치(120T)와 수직 오버랩되는 위치에서, 절연층(154) 상에 배치될 수 있다.
복수의 셀 패드 구조물(130) 상에는 복수의 랜딩 패드(LP)가 배치될 수 있다. 복수의 랜딩 패드(LP)는 각각 도전성 배리어막(162A) 및 랜딩 패드 도전층(164A)을 포함할 수 있다. 도전성 배리어막(162A)은 Ti, TiN, 또는 이들의 조합을 포함할 수 있다. 랜딩 패드 도전층(164A)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 랜딩 패드 도전층(164A)은 W을 포함할 수 있다. 복수의 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다.
복수의 랜딩 패드(LP)는 복수의 랜딩 패드(LP) 주위를 둘러싸는 절연 패턴(166)에 의해 상호 전기적으로 절연될 수 있다. 절연 패턴(166)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
셀 어레이 영역(MCA)에서 랜딩 패드(LP)와 절연 패턴(166) 상에는 제1 식각 정지막(172)이 배치될 수 있다. 제1 식각 정지막(172) 상에 커패시터 구조물(180)이 배치될 수 있다. 커패시터 구조물(180)은 복수의 하부 전극(182), 커패시터 유전층(184), 및 상부 전극(186)을 포함할 수 있다.
복수의 하부 전극(182)은, 제1 식각 정지막(172)을 관통하여 복수의 랜딩 패드(LP) 상에서 수직 방향(Z)으로 연장될 수 있다. 복수의 하부 전극(182)의 바닥부는 제1 식각 정지막(172)를 관통하여 랜딩 패드(LP)와 연결될 수 있다. 복수의 하부 전극(182) 상에는 커패시터 유전층(184)이 배치될 수 있다. 상부 전극(186)은 커패시터 유전층(184) 상에서 복수의 하부 전극(182)을 커버하도록 배치될 수 있다.
예시적인 실시예들에서, 커패시터 유전층(184)은 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 니오븀 산화물, 탄탈륨 산화물, 이트륨 산화물, 스트론튬 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 스칸듐 산화물, 및 란탄족 산화물 중 적어도 하나를 포함할 수 있다. 하부 전극(182) 및 상부 전극(186)은 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3), 등의 도전성 금속 산화물 중에서 선택된 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 복수의 하부 전극(182)은 수직 방향(Z)으로 연장되는 필라 형상을 가질 수 있고, 복수의 하부 전극(182)은 원형의 수평 단면을 가질 수 있다. 그러나 복수의 하부 전극(182)의 수평 단면 형상이 이에 한정되는 것은 아니며, 복수의 하부 전극(182)은 타원형, 또는 사각형, 라운드진 사각형, 마름모꼴, 사다리꼴 등과 같은 다양한 다각형 및 다양한 라운드진 다각형의 수평 단면을 가질 수 있다. 또한 도 3에서는 복수의 하부 전극(182)이 전체 높이에 걸쳐 원형의 수평 단면을 갖는 필라 형상을 갖는 것으로 예시적으로 도시하였으나, 다른 실시예들에서, 복수의 하부 전극(182)은 바닥이 막힌 실린더 형상을 가질 수도 있다.
주변 회로 영역(PCA)에서 제2 활성 영역(AC2) 상에 주변 회로 트랜지스터(PTR)가 배치될 수 있다. 주변 회로 트랜지스터(PTR)는 제2 활성 영역(AC2) 상에 차례로 적층된 게이트 유전층(116), 주변 회로 게이트 전극(PGS), 및 게이트 캡핑 패턴(142B)을 포함할 수 있다.
게이트 유전층(116)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 중에서 선택되는 적어도 하나로 이루어질 수 있다. 게이트 캡핑 패턴(142B)은 실리콘 질화막을 포함할 수 있다.
주변 회로 게이트 전극(PGS)은 제2 도전층(132B), 제2 중간층(134B), 및 제2 금속층(136B)을 포함할 수 있다. 예시적인 실시예들에서, 제2 도전층(132B)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 제2 중간층(134B) 및 제2 금속층(136B)은 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 제2 도전층(132B), 제2 중간층(134B), 및 제2 금속층(136B) 각각의 구성 물질은 각각 셀 어레이 영역(MCA)에 있는 셀 패드 구조물(130)에 포함된 제1 도전층(132A), 제1 중간층(134A), 및 제1 금속층(136A)의 구성 물질과 동일할 수 있다. 예를 들어, 주변 회로 게이트 전극(PGS)은 셀 패드 구조물(130)을 형성하는 공정에서 동시에 형성될 수 있다.
도 5 및 도 6에 도시된 것과 같이, 셀 패드 구조물(130)에 포함된 제1 금속층(136A)은 수직 방향(Z)을 따라 제1 높이(h11)를 가질 수 있고, 주변 회로 게이트 전극(PGS)에 포함된 제2 금속층(136B)은 수직 방향(Z)을 따라 제2 높이(h12)를 가질 수 있다. 예시적인 실시예들에서, 제2 높이(h12)는 제1 높이(h11)와 동일할 수 있다. 예를 들어 제1 금속층(136A)은 제2 금속층(136B)과 동일한 물질을 사용하여 동일한 공정에서 형성될 수 있고, 이에 따라 제1 금속층(136A)의 제1 높이(h11)가 제2 금속층(136B)의 제2 높이(h12)와 동일할 수 있다.
또한 비트 라인(BL)은 수직 방향(Z)을 따라 제3 높이(h13)를 가질 수 있고, 제3 높이(h13)는 제1 높이(h11) 및 제2 높이(h12)와 다를 수 있다. 또한 비트 라인(BL)의 구성 물질은 제2 금속층(136B)의 구성 물질과 다를 수 있다. 일부 예시들에서, 주변 회로 게이트 전극(PGS)에 포함되는 제2 금속층(136B)은 텅스텐(W)을 포함하고, 셀 패드 구조물(130)에 포함되는 제1 금속층(136A)은 텅스텐(W)을 포함하며, 비트 라인(BL)은 루테늄(Ru)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
주변 회로 게이트 전극(PGS) 및 게이트 캡핑 패턴(142B)의 양 측벽은 절연 스페이서(150B)로 덮일 수 있다. 절연 스페이서(150B)는 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 주변 회로 트랜지스터(PTR)와 절연 스페이서(150B)는 보호층(146)에 의해 커버될 수 있고, 보호층(146) 상에 제1 층간 절연막(148)이 배치되어 인접한 2개의 주변 회로 트랜지스터(PTR) 사이의 공간을 채울 수 있다. 제1 층간 절연막(148)과 보호층(146) 상에는 캡핑 절연층(144B)이 배치될 수 있다.
주변 회로 영역(PCA)에서 제1 층간 절연막(148) 및 캡핑 절연층(144B)을 수직 방향으로 관통하는 콘택홀(CPH) 내에 콘택 플러그(CP)가 형성될 수 있다. 콘택 플러그(CP)는 셀 어레이 영역(MCA)에 형성된 복수의 랜딩 패드(LP)와 동일하게, 도전성 배리어막(162B) 및 랜딩 패드 도전층(164B)을 포함할 수 있다. 제2 활성 영역(AC2)과 콘택 플러그(CP)과의 사이에는 금속 실리사이드막(도시 생략)이 개재될 수 있다.
캡핑 절연층(144B) 상에는 콘택 플러그(CP)를 커버하는 제2 식각 정지막(174)이 배치될 수 있다. 제2 식각 정지막(174) 상에는 커패시터 구조물(180)을 커버하는 제2 층간 절연막(190)이 배치될 수 있다.
도 3에 도시된 것과 같이, 복수의 셀 패드 구조물(130) 중 최외곽에 배치되는 셀 패드 구조물(130)은 바운더리 영역(BA) 상으로 연장될 수 있다. 바운더리 영역(BA) 상에 배치되는 셀 패드 구조물(130)을 셀 패드 연장부(130_E)로 지칭할 수 있다. 셀 패드 연장부(130_E)는 제1 부분(130P1) 및 제2 부분(130P2)을 포함할 수 있고, 제1 부분(130P1)은 제1 활성 영역(AC1) 및 소자 분리막(112) 상에 배치되고, 제2 부분(130P2)은 버퍼층(118) 상에 배치될 수 있다. 버퍼층(118)의 두께에 의해 제2 부분(130P2)은 제1 부분(130P1)의 상면보다 높은 레벨에 배치되는 상면을 가질 수 있다.
셀 패드 연장부(130_E)의 제2 부분(130P2) 상에는 에지 도전층(BL_E)이 배치될 수 있다. 에지 도전층(BL_E)은 비트 라인(BL)을 형성하기 위한 비트 라인 도전층(138)(도 16 참조) 중 비트 라인(BL)을 패터닝하는 공정 이후에 잔류하는 일부분을 가리킬 수 있다. 그러나 일부 실시예들에서 에지 도전층(BL_E)을 제거하기 위한 공정이 더 수행될 수 있고, 이러한 경우 에지 도전층(BL_E)이 생략될 수도 있다.
일반적으로 주변 회로 게이트 전극(PGS)은 비트 라인(BL)과 동일한 스택 구성을 갖도록 형성하고, 예를 들어 비트 라인(BL)과 주변 회로 게이트 전극(PGS)에 포함되는 금속층이 동일한 물질 및/또는 동일한 높이를 갖도록 형성된다. 그러나 비트 라인(BL)을 패터닝하기 위한 공정에서, 바운더리 영역(BA)에 배치되는 셀 패드 연장부(130_E)의 상면 레벨 단차에 의해 패터닝 공정의 정밀한 조절이 어려워지고, 이에 따라 공정 불량이 발생하는 문제가 있다.
그러나 예시적인 실시예들에 따르면, 셀 패드 구조물(130)과 주변 회로 게이트 전극(PGS)이 동일한 스택 구성을 갖도록 형성될 수 있다. 따라서 바운더리 영역(BA)에 배치되는 셀 패드 연장부(130_E)의 상면 레벨 단차에 의한 공정 불량이 방지될 수 있다. 또한 비트 라인(BL)에 포함되는 물질을 주변 회로 게이트 전극(PGS)의 물질과 독립적으로 선택할 수 있으므로 반도체 장치(100)의 성능 최적화가 구현될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이다. 도 8은 도 7의 CX1 부분의 확대 단면도이다. 도 9는 도 7의 CX2 부분의 확대 단면도이다. 도 7 내지 도 9에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7 내지 도 9를 참조하면, 주변 회로 게이트 전극(PGSA)은 게이트 유전층(116) 상에 순차적으로 적층된 제2 도전층(132B), 제2 중간층(134B), 제2 금속층(136B), 및 제3 금속층(138B)을 포함할 수 이다. 제3 금속층(138B)은 루테늄(Ru), 텅스텐(W), 코발트(Co), 티타늄(Ti), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 제3 금속층(138B)은 비트 라인(BL)의 구성 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 제3 금속층(138B)은 비트 라인(BL)과 동일한 물질을 사용하여 동일한 공정에서 형성될 수 있고, 이에 따라 제3 금속층(138B)의 제4 높이(h14)가 비트 라인(BL)의 제3 높이(h13)와 동일할 수 있다.
예시적인 실시예들에 따르면, 주변 회로 게이트 전극(PGSA)의 제2 도전층(132B), 제2 중간층(134B), 및 제2 금속층(136B)은 제1 셀 패드 구조물(130)과 동일한 물질을 사용하여 형성되고 주변 회로 게이트 전극(PGSA)의 제3 금속층(138B)은 비트 라인(BL)과 동일한 물질을 사용하여 형성된다. 이에 따라 바운더리 영역(BA)에 배치되는 셀 패드 연장부(130_E)의 상면 레벨 단차에 의한 공정 불량이 방지될 수 있다. 또한 주변 회로 게이트 전극(PGSA)의 물질을 비트 라인(BL)에 포함되는 물질과 독립적으로 선택할 수 있으므로 반도체 장치(100A)의 성능 최적화가 구현될 수 있다.
도 10a 내지 도 21은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 10a, 12 내지 18, 19a, 20, 및 21은 도 2의 B1-B1' 선을 따른 단면에 대응하는 단면도들이고 도 10b, 11, 및 19b는 도 2의 B2-B2' 선을 따른 단면에 대응하는 단면도들이다. 도 10a 내지 도 21에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 10a 및 도 10b를 참조하면, 기판(110)의 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에 복수의 소자 분리 트렌치(112T)를 형성하고, 기판(110)의 바운더리 영역(BA)에 바운더리 트렌치(114T)를 형성할 수 있다.
이후, 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에 복수의 소자 분리 트렌치(112T)를 채우는 소자 분리막(112)을 형성할 수 있다. 소자 분리막(112)의 형성에 의해 기판(110)의 셀 어레이 영역(MCA)에 복수의 제1 활성 영역(AC1)을 정의하고, 주변 회로 영역(PCA)에 제2 활성 영역(AC2)을 정의한다.
예시적인 실시예들에서, 소자 분리막(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 사용하여 형성될 수 있다. 일부 예시들에서, 소자 분리막(112)은 실리콘 산화물 층과 실리콘 질화물 층의 이중층 구조로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이후, 바운더리 트렌치(114T) 내벽 상에 매립 절연층(114A), 절연 라이너(114B) 및 갭필 절연층(114C)을 순차적으로 형성하고, 기판(110)의 상면이 노출될 때까지 매립 절연층(114A), 절연 라이너(114B) 및 갭필 절연층(114C)의 상측 부분들을 평탄화하여 바운더리 구조물(114)을 형성할 수 있다.
예시적인 실시예들에서, 매립 절연층(114A)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 플라즈마 강화 CVD (PECVD) 공정, 저압 CVD (LPCVD) 공정 등을 사용하여 형성될 수 있다. 일부 실시예들에서, 매립 절연층(114A)을 형성하기 위한 공정은 소자 분리막(112)을 형성하는 공정의 적어도 일부 단계와 동일한 단계에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예들에서, 매립 절연층(114A)을 형성하기 위한 공정은 소자 분리막(112)을 형성하는 공정 이후에 별도로 수행될 수도 있다.
예시적인 실시예들에서, 절연 라이너(114B)는 ALD 공정, CVD 공정, PECVD 공정, LPCVD 공정 등에 의해 실리콘 질화물을 사용하여 형성될 수 있다. 갭필 절연층(114C)은 절연 라이너(114B) 상에서 바운더리 트렌치(114T) 내부를 채우도록 형성될 수 있다. 갭필 절연층(114C)은 바운더리 트렌치(114T) 내부의 잔류 부분을 완전히 채우도록 충분히 두꺼운 두께로 형성될 수 있다.
예시적인 실시예들에서, 갭필 절연층(114C)은 TOSZ(tonen silazene), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phosphosilicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate) 또는 FSG(fluoride silicate glass) 등과 같은 실리콘 산화물을 포함할 수 있다.
도 11을 참조하면, 기판(110) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(110)의 셀 어레이 영역(MCA)의 일부분을 제거하여 워드 라인 트렌치(120T)를 형성할 수 있다.
워드 라인 트렌치(120T)는 셀 어레이 영역(MCA)으로부터 바운더리 영역(BA)의 일부분까지 연장되도록 배치될 수 있다. 예를 들어, 워드 라인 트렌치(120T)의 형성을 위한 마스크 패턴은 이중 패터닝 기술(DPT) 또는 4중 패터닝 기술(QPT)을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 워드 라인 트렌치(120T) 내에 게이트 유전막(122), 게이트 전극(124), 및 캡핑 절연막(126)을 순차적으로 형성할 수 있다.
예를 들어, 게이트 유전막(122)은 워드 라인 트렌치(120T)의 내벽 상에 콘포말하게 배치될 수 있다. 게이트 전극(124)은 워드 라인 트렌치(120T)를 도전층(도시 생략)으로 채운 후 상기 도전층의 상부를 에치백하여 워드 라인 트렌치(120T)의 상측 일부분을 다시 노출시킴에 의해 형성될 수 있다. 캡핑 절연막(126)은 워드 라인 트렌치(120T)의 잔류 부분을 절연 물질로 채우고 매립 절연층(114A)의 상면이 노출될 때까지 상기 절연 물질을 평탄화함에 의해 형성될 수 있다.
도 12를 참조하면, 셀 어레이 영역(MCA) 및 바운더리 영역(BA) 상에 버퍼층(118)을 형성할 수 있다. 버퍼층(118)은 셀 어레이 영역(MCA)에서 제1 활성 영역(AC1)의 상면을 커버할 수 있고, 주변 회로 영역(PCA)에서 제2 활성 영역(AC2)의 상면은 버퍼층(118)에 의해 커버되지 않을 수 있다.
이후 주변 회로 영역(PCA)에서 기판(110) 상에 게이트 유전층(116)을 형성할 수 있다. 게이트 유전층(116)은 열산화 공정, ALD 공정, CVD 공정, PECVD 공정, LPCVD 공정 등에 의해 형성될 수 있다.
이후, 셀 어레이 영역(MCA)을 커버하는 버퍼층(118) 일부분을 제거하고, 바운더리 영역(BA) 상에 버퍼층(118)을 남길 수 있다. 버퍼층(118)은 셀 어레이 영역(MCA)의 에지 영역에서 제1 활성 영역(AC1) 및 소자 분리막(112) 상면을 커버할 수 있고, 바운더리 구조물(114) 상으로 연장될 수 있다.
일부 실시예들에서, 셀 어레이 영역(MCA)에 노출되는 소자 분리막(112)의 상면에 리세스 공정을 수행하여, 제1 활성 영역(AC1)의 상면이 소자 분리막(112)의 상면보다 높은 레벨에 배치되고 제1 활성 영역(AC1)의 측벽 일부분이 노출되도록 할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 13을 참조하면, 셀 어레이 영역(MCA)에서 버퍼층(118) 상에 및 주변 회로 영역(PCA)에서 게이트 유전층(116) 및 소자 분리막(112) 상에 도전층(132)을 형성할 수 있다. 예시적인 실시예들에서, 도전층(132)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전층(132)은 폴리실리콘을 포함할 수 있다.
이후, 도전층(132) 상에 중간층(134)을 형성하고, 중간층(134) 상에 금속층(136)을 형성할 수 있다. 중간층(134) 및 금속층(136)은 셀 어레이 영역(MCA)과 주변 회로 영역(PCA)의 전체 영역 상에 형성될 수 있다. 예시적인 실시예들에서, 중간층(134) 및 금속층(136)은 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다.
도 14를 참조하면, 금속층(136) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 셀 어레이 영역(MCA)에서 금속층(136), 중간층(134), 및 도전층(132)을 패터닝하여 복수의 셀 패드 구조물(130)을 형성할 수 있다.
예시적인 실시예들에서, 복수의 셀 패드 구조물(130)은 제1 수평 방향(X)과 제2 수평 방향(Y)을 따라 이격되어 배치되는 매트릭스 배열을 가질 수 있다. 주변 회로 영역(PCA) 상에는 금속층(136)이 잔류할 수 있다.
복수의 셀 패드 구조물(130) 중 최외곽에 배치되는 셀 패드 구조물(130)은 바운더리 영역(BA) 상으로 연장될 수 있다. 바운더리 영역(BA) 상에 배치되는 셀 패드 구조물(130)을 셀 패드 연장부(130_E)로 지칭할 수 있다. 셀 패드 연장부(130_E)는 제1 부분(130P1) 및 제2 부분(130P2)을 포함할 수 있고, 제1 부분(130P1)은 제1 활성 영역(AC1) 및 소자 분리막(112) 상에 배치되고, 제2 부분(130P2)은 버퍼층(118) 상에 배치될 수 있다. 버퍼층(118)의 두께에 의해 제2 부분(130P2)은 제1 부분(130P1)의 상면보다 높은 레벨에 배치되는 상면을 가질 수 있다.
이후, 복수의 셀 패드 구조물(130)의 측벽을 둘러싸는 절연 패턴(152)을 형성할 수 있다. 절연 패턴(152)은 실리콘 질화물을 사용하여 형성할 수 있다.
도 15를 참조하면, 복수의 셀 패드 구조물(130) 및 절연 패턴(152) 상면 상에 및 금속층(136) 상에 절연층(154)을 형성할 수 있다. 절연층(154)은 실리콘 질화물을 사용하여 형성할 수 있다.
이후, 절연층(154) 상에 마스크 패턴(도시 생략)을 형성하고, 복수의 셀 패드 구조물(130) 중 일부 셀 패드 구조물(130)을 제거하여 기판(110)의 제1 활성 영역(AC1)을 다시 노출할 수 있다. 이후 노출된 기판(110)의 상측 일부분을 더 제거하여 다이렉트 콘택홀(DCH)을 형성할 수 있다.
이후, 다이렉트 콘택홀(DCH) 내벽 상에 다이렉트 콘택 스페이서(DCS)를 형성할 수 있다. 예를 들어, 다이렉트 콘택 스페이서(DCS)는 실리콘 질화물 또는 실리콘 산화물을 사용하여 형성할 수 있다.
다이렉트 콘택홀(DCH) 내부에 도전층(도시 생략)을 형성하고 절연층(154) 상면이 노출될 때까지 상기 도전층 상부를 에치백하여 다이렉트 콘택홀(DCH) 내부에 다이렉트 콘택(DC)을 형성할 수 있다.
도 16을 참조하면, 다이렉트 콘택(DC)과 절연층(154)을 커버하는 비트 라인 도전층(138)을 형성할 수 있다. 비트 라인 도전층(138)은 루테늄(Ru), 텅스텐(W), 코발트(Co), 티타늄(Ti), 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
일부 예시적인 실시예들에서, 비트 라인 도전층(138)은 금속층(136)에 포함되는 물질과 다른 물질을 사용하여 형성될 수 있다. 그러나 이에 한정되는 것은 아니고 비트 라인 도전층(138)은 금속층(136)에 포함되는 물질과 동일한 물질을 사용하여 형성될 수도 있다.
도 17을 참조하면, 주변 회로 영역(PCA) 및 바운더리 영역(BA) 상에서 절연층(154) 및 비트 라인 도전층(138)을 제거할 수 있다.
이후, 주변 회로 영역(PCA)에서 금속층(136) 상에 및 셀 어레이 영역(MCA)에서 비트 라인 도전층(138) 상에 제1 절연 캡핑층(142)을 형성할 수 있다.
도 18을 참조하면, 제1 절연 캡핑층(142) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 사용하여 주변 회로 영역(PCA)에서 제1 절연 캡핑층(142), 금속층(136), 중간층(134) 및 도전층(132)을 패터닝하여 게이트 캡핑 패턴(142B) 및 주변 회로 게이트 전극(PGS)을 형성할 수 있다.
예시적인 실시예들에서, 주변 회로 게이트 전극(PGS)은 게이트 유전층(116) 상에 순차적으로 배치된 제2 도전층(132B), 제2 중간층(134B), 및 제2 금속층(136B)을 포함할 수 있다.
이후 주변 회로 게이트 구조물(PG)의 측벽을 커버하는 절연 스페이서(150B)를 형성할 수 있다. 절연 스페이서(150B)는 실리콘 질화물을 사용하여 형성될 수 있다.
한편 절연 스페이서(150B)를 형성하는 공정에서, 바운더리 영역(BA)에 배치되는 셀 패드 연장부(130_E)의 측벽 상에도 스페이서(150_E)가 배치될 수 있다.
이후 주변 회로 영역(PCA)에서 게이트 캡핑 패턴(142B) 및 주변 회로 게이트 전극(PGS)의 측벽을 커버하는 보호층(146)을 형성한다. 보호층(146) 상에 게이트 캡핑 패턴(142B) 및 주변 회로 게이트 전극(PGS)을 완전히 커버하도록 절연층(도시 생략)을 형성하고, 게이트 캡핑 패턴(142B)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제1 층간 절연막(148)을 형성할 수 있다.
도 19a 및 도 19b를 참조하면, 셀 어레이 영역(MCA)에서 제1 절연 캡핑층(142) 상에 및 주변 회로 영역(PCA)에서 제1 층간 절연막(150) 상에 제2 절연 캡핑층(144)을 형성할 수 있다.
이후, 셀 어레이 영역(MCA)에서 제2 절연 캡핑층(144), 제1 절연 캡핑층(142) 및 비트 라인 도전층(138)을 패터닝하여 복수의 절연 캡핑 구조물(140) 및 복수의 비트 라인(BL)을 형성할 수 있다.
비트 라인(BL)을 형성하는 공정에서 다이렉트 콘택홀(DCH) 내부에 배치되는 다이렉트 콘택 스페이서(DCS)의 상측 일부분이 함께 제거될 수 있고, 다이렉트 콘택 스페이서(DCS)의 상면이 다이렉트 콘택(DC)의 상면보다 낮은 레벨에 배치될 수 있다.
비트 라인(BL)을 형성하는 공정에서, 비트 라인 도전층(138)의 일부분이 바운더리 영역(BA) 상에 잔류할 수 있고, 이러한 일부분을 에지 도전층(BL_E)으로 지칭할 수 있다.
이후 비트 라인 구조물(BLS)의 측벽 상에 비트 라인 스페이서(150A)를 형성하고, 복수의 비트 라인(BL) 각각의 사이에 복수의 절연 펜스(156)를 형성할 수 있다.
도 20을 참조하면, 주변 회로 영역(PCA)에서 제2 절연 캡핑층(144) 및 제1 층간 절연막(148)을 식각하여, 기판(110)의 제2 활성 영역(AC2)을 노출시키는 복수의 콘택홀(CPH)을 형성한다. 이후, 셀 어레이 영역(MCA)에서 비트 라인(BL) 사이에 노출된 절연층(154)을 제거하여 셀 패드 구조물(130)의 상면을 노출시킨다.
이후 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA)에서 기판(110) 상에 노출된 표면을 덮는 도전성 배리어막(162) 및 도전층(164)을 형성한다. 도전성 배리어막(162)과 도전층(164)을 패터닝하여 셀 어레이 영역(MCA)에는 도전성 배리어막(162A) 및 랜딩 패드 도전층(164A)으로 구성되는 복수의 랜딩 패드(LP)를 형성하고, 주변 회로 영역(PCA)에는 도전성 배리어막(162B) 및 랜딩 패드 도전층(164B)으로 구성되는 복수의 콘택 플러그(CP)를 형성한다.
도 21을 참조하면, 셀 어레이 영역(MCA)에서 복수의 랜딩 패드(LP)를 커버하는 절연 패턴(166)을 형성하고, 주변 회로 영역(PCA)에서 복수의 콘택 플러그(CP)를 커버하는 제2 식각 정지막(174)을 형성할 수 있다.
이후 셀 어레이 영역(MCA) 상에 제1 식각 정지막(172)을 형성할 수 있다.
제1 식각 정지막(172)을 관통하여 랜딩 패드(LP)에 연결되는 복수의 하부 전극(182)을 형성하고, 복수의 하부 전극(182)의 측벽 상에 커패시터 유전층(184) 및 상부 전극(186)을 순차적으로 형성할 수 있다.
이후 셀 어레이 영역(MCA) 및 주변 회로 영역(PCA) 상에 상부 전극(186)을 커버하는 제2 층간 절연막(190)을 형성할 수 있다.
전술한 방법을 수행하여 반도체 장치(100)가 완성될 수 있다.
일반적으로 주변 회로 게이트 전극(PGS)은 비트 라인(BL)과 동일한 스택 구성을 갖도록 형성하고, 예를 들어 비트 라인(BL)과 주변 회로 게이트 전극(PGS)에 포함되는 금속층이 동일한 물질 및/또는 동일한 높이를 갖도록 형성된다. 그러나 비트 라인(BL)을 패터닝하기 위한 공정에서, 바운더리 영역(BA)에 배치되는 셀 패드 연장부(130_E)의 상면 레벨 단차에 의해 패터닝 공정의 정밀한 조절이 어려워지고, 이에 따라 공정 불량이 발생하는 문제가 있다.
그러나 예시적인 실시예들에 따르면, 셀 패드 구조물(130)과 주변 회로 게이트 전극(PGS)이 동일한 스택 구성을 갖도록 형성될 수 있다. 따라서 바운더리 영역(BA)에 배치되는 셀 패드 연장부(130_E)의 상면 레벨 단차에 의한 공정 불량이 방지될 수 있다. 또한 비트 라인(BL)에 포함되는 물질을 주변 회로 게이트 전극(PGS)의 물질과 독립적으로 선택할 수 있으므로 반도체 장치(100)의 성능 최적화가 구현될 수 있다.
한편, 도 15를 참조로 설명한 공정에서, 주변 회로 영역(PCA) 상에 형성된 절연층(154)을 제거하고, 이후 비트 라인 도전층(138)을 금속층(136)의 직접 상부에 형성할 수 있다. 이러한 경우에, 도 7 내지 도 9를 참조로 설명한 반도체 장치(100A)가 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치
130: 셀 패드 구조물
PGS: 주변 회로 게이트 전극 BL: 비트 라인
152: 절연 패턴 154: 절연층
LP: 랜딩 패드
PGS: 주변 회로 게이트 전극 BL: 비트 라인
152: 절연 패턴 154: 절연층
LP: 랜딩 패드
Claims (10)
- 셀 어레이 영역과 주변 회로 영역을 포함하고, 상기 셀 어레이 영역에 정의된 복수의 제1 활성 영역과 상기 주변 회로 영역에 정의된 적어도 하나의 제2 활성 영역을 포함하는 기판;
상기 기판의 상기 셀 어레이 영역에 배치되며 제1 방향으로 연장되는 복수의 비트 라인;
상기 복수의 비트 라인 사이에 배치되며, 각각이 상기 제1 활성 영역의 상면 상에 순차적으로 배치되는 제1 도전층, 제1 중간층, 및 제1 금속층을 포함하는 복수의 셀 패드 구조물; 및
상기 기판의 상기 주변 회로 영역 상에 배치되며, 상기 적어도 하나의 제2 활성 영역 상에 순차적으로 배치되는 제2 도전층, 제2 중간층, 및 제2 금속층을 포함하는 주변 회로 게이트 전극을 포함하는 반도체 장치. - 제1항에 있어서,
상기 제1 도전층은 상기 제2 도전층에 포함되는 물질과 동일한 물질을 포함하고,
상기 제1 중간층은 상기 제2 중간층에 포함되는 물질과 동일한 물질을 포함하고,
상기 제1 금속층은 상기 제2 금속층에 포함되는 물질과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제1 도전층은 상기 복수의 제1 활성 영역 각각의 상면 및 측면을 커버하는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 복수의 비트 라인과 상기 복수의 제1 활성 영역 사이에 배치되는 다이렉트 콘택;
상기 다이렉트 콘택과 상기 셀 패드 구조물 사이에 배치되는 다이렉트 콘택 스페이서; 및
상기 복수의 비트 라인의 측벽 상에 배치되는 비트 라인 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치. - 제4항에 있어서,
상기 다이렉트 콘택은 금속 물질을 포함하고,
상기 다이렉트 콘택이 상기 복수의 제1 활성 영역 상면과 접촉하는 것을 특징으로 하는 반도체 장치. - 제4항에 있어서,
상기 셀 패드 구조물의 상기 제1 도전층의 측벽이 상기 다이렉트 콘택 스페이서과 접촉하고,
상기 셀 패드 구조물의 상기 제1 금속층의 측벽이 상기 비트 라인 스페이서와 접촉하는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 기판은 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에 배치되는 바운더리 영역을 더 포함하는 것을 특징으로 하고,
상기 바운더리 영역 내로 연장되는 바운더리 트렌치 내에 배치되며, 절연 물질을 포함하는 바운더리 구조물; 및
상기 바운더리 구조물 상에 배치되는 버퍼층을 더 포함하는 반도체 장치. - 제1항에 있어서,
상기 기판은 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에 배치되는 바운더리 영역을 더 포함하는 것을 특징으로 하고,
상기 바운더리 영역 내로 연장되는 바운더리 트렌치 내에 배치되며, 절연 물질을 포함하는 바운더리 구조물; 및
상기 바운더리 구조물 상에 배치되는 버퍼층을 더 포함하는 반도체 장치. - 제8항에 있어서,
상기 복수의 셀 패드 구조물 중 상기 적어도 하나는 제1 부분과 제2 부분을 포함하고, 상기 제1 부분은 상기 복수의 제1 활성 영역 상에 배치되고, 상기 제2 부분은 상기 버퍼층 상에 배치되는 것을 특징으로 하는 반도체 장치. - 셀 어레이 영역, 바운더리 영역, 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역에 정의된 복수의 제1 활성 영역과 상기 주변 회로 영역에 정의된 적어도 하나의 제2 활성 영역을 포함하는 기판;
상기 기판의 상기 셀 어레이 영역에 배치되며 제1 방향으로 연장되는 복수의 비트 라인;
상기 복수의 비트 라인 중 인접한 2개의 비트 라인 사이에 배치되며, 각각이 상기 제1 활성 영역의 상면 상에 순차적으로 배치되는 제1 도전층 및 제1 금속층을 포함하는 복수의 셀 패드 구조물; 및
상기 기판의 상기 주변 회로 영역 상에 배치되며, 상기 적어도 하나의 제2 활성 영역 상에 순차적으로 배치되는 제2 도전층 및 제2 금속층을 포함하는 주변 회로 게이트 전극을 포함하고,
상기 복수의 셀 패드 구조물의 높이가 상기 주변 회로 게이트 전극의 높이와 동일한 것을 특징으로 하는 반도체 장치.
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