KR20070078274A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판의 활성 영역을 정의하며 중앙 부분이 리세스된 소자 분리막, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 'ㅗ' 형상의 플로팅 게이트, 플로팅 게이트 및 리세스된 소자 분리막 표면을 따라 컨포말하게 형성된 유전막 및 유전막 상부에 형성된 컨트롤 게이트를 포함한다.
커플링 비, 플로팅 게이트, 소자 분리막

Description

비휘발성 메모리 소자 및 그 제조 방법{Nonvolatible memory device and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102b: 소자 분리막
112: 패드 산화막 114: 패드 절연막
116: 터널 절연막 120, 122: 플로팅 게이트용 도전막
124: 플로팅 게이트 130: 절연막
140: 유전막 150: 컨트롤 게이트
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 플로팅 게이트와 컨트롤 게이트 사이의 커플링 비를 증가시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 소자의 사용이 증가하고 있다.
이러한 비휘발성 반도체 소자는 다양한 형태의 메모리 셀을 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 셀과 노어형 비휘발성 메모리 셀은 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있으며, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.
이 중, NAND형 플래시 메모리 소자는 플로팅 게이트와 컨트롤 게이트가 적층된 구조를 가지며, 동작시 플로팅 게이트의 커플링 비(coupling ratio)에 의해 민감하게 영향을 받는다.
플로팅 게이트의 커플링 비란, 컨트롤 게이트에 인가되는 전압에 대해 플로팅 게이트에 유기되는 전압의 의존도를 나타내며, 그 값이 클수록 낮은 컨트롤 게이트 전압에 의해 유기되는 플로팅 게이트의 전압이 커져 프로그램 효율이 향상된다. 이에 따라 플로팅 게이트의 커플링 비를 증가시키기 위한 방법들 제안되고 있다.
그러나, 커플링 비를 증가시키기 위해 유전막을의 두께를 감소시키면 플래시 메모리 소자의 신뢰성이 저하되며, 플로팅 게이트의 두께를 증가시키면 인접한 플로팅 게이트 간의 간섭 현상(interference)이 증가한다.
이에 따라 인접한 플로팅 게이트 간의 간섭 현상을 감소시키기 위한 방법으 로 플로팅 게이트의 두께를 감소시키는 방법, 플로팅 게이트 사이의 절연 물질의 유전율을 감소시키는 방법 및 폴리실리콘 등과 같은 전도성 차폐층(shieding layer)을 추가하는 방법 등이 있다.
이 중, 플로팅 게이트의 두께를 감소시키는 방법은 플로팅 게이트의 커플링 비를 감소시키게 되므로 플래시 메모리 소자의 신뢰성을 저하시킨다. 그리고 플로팅 게이트 사이에 유전율이 낮은 절연 물질을 사용하는 경우 온도 안정성 등 소자의 집적화(integration)가 어렵게 된다. 또한, 전도성 차폐층을 추가하는 방법은 메모리 소자의 디자인 룰(design rule)이 감소함에 따라 필드 리세스(field recess) 및 폴리실리콘의 갭-필(gap-fill) 등이 어려워지게 된다.
본 발명이 이루고자 하는 기술적 과제는 상세하게는 플로팅 게이트와 컨트롤 게이트 사이의 커플링 비를 증가시킬 수 있는 비휘발성 메모리 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 비휘발성 메모리 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판의 활성 영역을 정의하며 중앙 부분이 리세스된 소자 분리막, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 'ㅗ' 형상의 플로팅 게이트, 플로팅 게이트 및 리세스된 소자 분리막 표면을 따라 컨포말하게 형성된 유전막 및 유전막 상부에 형성된 컨트롤 게이트를 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법은 활성 영역을 정의하며 반도체 기판 표면으로부터 일정 두께 돌출된 소자 분리막을 형성하되, 소자 분리막 사이의 폭이 소자 분리막의 폭보다 크게 형성하고, 활성 영역 상에 터널 절연막을 형성하고, 돌출된 소자 분리막 사이의 터널 절연막 상에 'ㅗ' 형상의 플로팅 게이트를 형성하고, 소자 분리막의 돌출된 부분을 반도체 기판 표면 아래로 리세스시키고, 결과물 전면에 유전막 및 컨트롤 게이트용 도전막을 컨포말하게 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 구조에 대해 설명하면 다음과 같다. 도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 소자 분리막(102b), 터널 절연막(116), 플로팅 게이트(124), 유전막(140) 및 컨트롤 게이트(150)를 포함한다.
반도체 기판(100) 내에 형성된 소자 분리막(102b)은 중앙 부분이 리세스되어 있어, 비휘발성 메모리 소자의 디자인 룰이 감소됨에 따라 비트 라인(미도시) 방향의 플로팅 게이트(124) 간의 간섭을 방지할 수 있다.
그리고, 소자 분리막(102b)에 의해 필드 영역과 활성 영역으로 구분된 반도체 기판(100)의 활성 영역 상에는 터널 절연막(116), 플로팅 게이트(124), 유전막(140) 및 컨트롤 게이트(150)가 형성되어 있다. 이러한 구조의 비휘발성 메모리 소자는 컨트롤 게이트(150)와 반도체 기판(100)에 적절한 전압을 인가하여 플로팅 게이트(124)에 전하를 집어넣거나 빼냄으로써 데이터의 저장(program) 및 소거(erase) 동작이 이루어진다.
이 때, 터널 절연막(116)은 반도체 기판(100) 상에 비교적 얇게 형성되어 있으며, 비휘발성 메모리 소자의 데이터 저장 및 소거시 전하가 F-N 터널링에 의해 반도체 기판(100) 또는 플로팅 게이트(124)로 이동하는 경로를 제공한다.
터널 절연막(116) 상에 위치하는 플로팅 게이트(124)는 폴리실리콘으로 형성되어 있으며, 터널 절연막(116)을 통해 전달된 전하를 축적한다. 이 때, 플로팅 게이트(124)는 'ㅗ' 형상으로 형성되어 있어 표면적이 증가되어 있다. 그리고 'ㅗ' 형상의 플로팅 게이트(124) 최상부가 함몰된 형태로 형성될 수 있다. 따라서 플로팅 게이트(124) 표면을 따라 형성된 유전막(140)의 표면적이 증가되므로 비휘발성 메모리 소자의 커플링 비가 증가된다.
그리고 유전막(160)은 플로팅 게이트(120)와 컨트롤 게이트(140) 사이를 절연시키며, 플로팅 게이트(120)에 축적된 전하의 특성을 유지하고, 컨트롤 게이트(140)에 인가된 전압을 플로팅 게이트(120)에 전달하는 역할을 한다.
또한, 유전막(130)의 상부에는 폴리실리콘으로 형성된 컨트롤 게이트(150)가 형성되어 있으며, 컨트롤 게이트(150)는 플로팅 게이트(124)의 전압을 유지시킨다.
이하, 도 2 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에 대해 설명하면 다음과 같다. 도 2 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
먼저, 도 2에 도시된 바와 같이, 반도체 기판(100) 상에 패드 산화막(112) 및 패드 절연막(114)을 순차적으로 형성하고, 패드 절연막(114) 상부에 활성 영역과 필드 영역을 한정하기 위한 마스크 패턴(미도시)을 형성한다. 그리고 나서, 마스크 패턴(미도시)을 이용하여 필드 영역의 패드 질화막(114), 패드 산화막(112) 및 반도체 기판(100)을 순차적으로 식각하여 트렌치(101)를 형성한다.
이 때, 반도체 기판(100) 상에 패드 산화막(112) 및 패드 절연막(114)을 형 성하는 대신, 터널 절연막, 도전막 및 절연막을 순차적으로 형성한 다음 식각하여 트렌치(101)를 형성할 수 있다.
이 후, 패드 절연막(114) 상부의 마스크 패턴(미도시)을 제거하고, 도 3에 도시된 바와 같이 트렌치(101) 를 매립시키는 절연 물질을 증착한다. 이 때, 절연 물질로는 USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막 등을 이용한다.
그리고 나서, 질화막 패턴(114) 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정 등으로 평탄화하여 절연 물질로 형성된 소자 분리막(102)을 형성한다. 이와 같이 완성된 소자 분리막(102)은 반도체 기판(100)의 활성 영역을 정의한다.
이와 같이 소자 분리막(102)을 형성할 때, 트렌치(101)의 폭이 작고 깊이가 깊어 절연 물질을 매립할 때 보이드(void)가 발생하는 경우, 절연 물질을 증착한 다음 보이드가 노출될 때까지 절연막을 리세스(recess)시킨 다음 다시 절연 물질을 증착하여 소자 분리막(102)을 형성할 수 있다.
이 후, 도 4에 도시된 바와 같이, 반도체 기판(100) 표면으로부터 일정 두께 돌출되며, 돌출된 상부 폭이 감소된 소자 분리막(102a)을 형성한다. 보다 상세히 설명하면, 소자 분리막(102) 사이의 반도체 기판(100) 상에 형성된 패드 질화막(114)을 인산 및 HF 용액을 포함하는 식각 용액을 이용하여 제거한다. 이에 따라 소자 분리막(102) 상부가 반도체 기판(100) 표면으로부터 일정 두께 돌출된다.
이 후, 전면을 습식 식각하여 반도체 기판(100) 상부로 돌출된 소자 분리막 의 폭(B)을 감소시킨다. 이 때, 반도체 기판(100) 상의 패드 산화막(112)이 제거될 수 있다. 이에 따라, 소자 분리막 간의 간격(A)이 증가되어 플로팅 게이트(124)의 커플링 비를 증가시킬 수 있다.
이 때, 패드 절연막(114) 하부에 터널 절연막 및 플로팅 게이트용 도전막이 형성되어 있을 경우 소자 분리막(102a) 사이에 플로팅 게이트용 도전막 및 터널 절연막이 남아있게 된다.
다음으로, 도 5에 도시된 바와 같이, 반도체 기판(100) 및 반도체 기판(100) 상으로 돌출된 소자 분리막(102a)의 표면을 따라 컨포말하게 터널 절연막(116) 및 플로팅 게이트용 도전막(120)을 증착한다. 여기서, 터널 절연막(116)은 산화막으로 형성되고, 플로팅 게이트용 도전막(120)은 도핑된 폴리실리콘막으로 형성될 수 있다. 그리고 플로팅 게이트용 도전막(120) 형성시 소자 분리막(102a)을 완전히 매립시키도록 충분히 두껍게 증착한다. 이 때, 소자 분리막(102a) 사이의 플로팅 게이트용 도전막(100)이 표면에 굴곡이 형성되므로 플로팅 게이트용 도전막(120) 표면의 소정 영역이 함몰된다.
그리고 나서, 소정 영역이 함몰된 플로팅 게이트용 도전막(120) 상부에 절연막(130)을 증착한다. 따라서, 플로팅 게이트용 도전막(120)의 함몰된 영역에 절연막(130)이 매립된다. 이 때, 절연막(130)으로는 산화막이 이용될 수 있다.
이 후, 도 6에 도시된 바와 같이, 평탄화 공정을 수행하여 절연막(130) 및 플로팅 게이트용 도전막(122)을 함께 노출시킨다. 이 때, 절연막(132)은 소자 분리막(102a) 사이의 플로팅 게이트용 도전막(122) 상부에만 남겨둔다.
그리고 나서, 도 7에 도시된 바와 같이, 플로팅 게이트용 도전막(122)의 소정 영역에만 남아있는 절연막(132)을 식각 마스크롤 이용하여 플로팅 게이트용 도전막(122)을 부분 식각한다. 즉, 절연막(132)에 대한 식각 선택비가 높은 식각 가스를 이용하여 플로팅 게이트용 도전막(122)을 부분 식각한다. 이 때, 플로팅 게이트용 도전막(122)이 도핑된 폴리실리콘막으로 형성되어 있는 경우, Cl2 및 HBr 가스를 이용하여 식각할 수 있다. 이에 따라 터널 절연막(116) 상부에 'ㅗ' 형상의 플로팅 게이트(124)가 형성된다.
'ㅗ' 형태의 플로팅 게이트를 형성한 다음에는 플로팅 게이트(124) 상부에 남아있는 절연막(132)을 습식 또는 건식 식각하여 제거한다. 즉, 절연막(132)이 산화막으로 형성되어 있는 경우, CFx, CHFx, O2 또는 Ar2 계열의 가스를 이용하여 산화막을 제거할 수 있다.
이 후, 도 8에 도시된 바와 같이, 반도체 기판(100) 상부로 돌출된 소자 분리막(102a)을 습식 또는 건식 식각하여 리세스시킨다. 이와 같이, 소자 분리막(102a)을 리세스시킴으로써 도 1에 도시된 바와 같이 중앙 부분이 함몰된 소자 분리막(102b)이 완성된다. 소자 분리막(102b)의 중앙 부분을 리세스시킴으로써 비휘발성 메모리 소자의 비트 라인(미도시) 방향의 플로팅 게이트(124) 간의 간섭 현상을 억제할 수 있다.
다음으로, 도 1에 도시된 바와 같이, 'ㅗ' 형상의 플로팅 게이트(124) 표면 및 리세스된 소자 분리막(102b) 표면을 따라 컨포말하게 유전막(140) 및 컨트롤 게 이트용 도전막(150)을 순차적으로 형성한다. 이 때, 터널 절연막(140)은 열산화 또는 화학 기상 증착 공정에 의해 질화막, 산화질화막, high-k 물질 및 이들의 조합을 사용할 수 있다. 또한, MTO와 같은 단층 박막 또는 열산화막/MTO 또는 열산화막/SiON/MTO로 조합된 다층 박막 또는 이러한 다층 박막을 증착한 후 N2O 어닐링 처리한 절연막을 사용할 수 있다. 그리고 컨트롤 게이트용 도전막(150)은 도핑된 폴리실리콘(doped poly-Si)을 증착하여 형성할 수 있다.
이와 같이, 'ㅗ' 형상의 플로팅 게이트(124)를 형성함에 따라 유전막(140)의 표면적이 증가되어 비휘발성 메모리 소자의 커플링 비가 증가시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 비휘발성 메모리 소자 및 그 제조 방법에 따르면, 'ㅗ' 형상의 플로팅 게이트를 형성함에 따라 유전막의 표면적이 증가되어 비휘발성 메모리 소자의 커플링 비가 증가된다. 이에 따라, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 반도체 기판의 활성 영역을 정의하며 중앙 부분이 리세스된 소자 분리막;
    상기 활성 영역 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 'ㅗ' 형상의 플로팅 게이트;
    상기 플로팅 게이트 및 상기 리세스된 소자 분리막 표면을 따라 컨포말하게 형성된 유전막; 및
    상기 유전막 상부에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 'ㅗ' 형상의 플로팅 게이트의 최상부가 소정 영역 함몰된 비휘발성 메모리 소자.
  3. 활성 영역을 정의하며 반도체 기판 표면으로부터 일정 두께 돌출된 소자 분리막을 형성하되, 상기 소자 분리막 사이의 폭이 상기 소자 분리막의 폭보다 크게 형성하고,
    상기 활성 영역 상에 터널 절연막을 형성하고,
    돌출된 상기 소자 분리막 사이의 상기 터널 절연막 상에 'ㅗ' 형상의 플로팅 게이트를 형성하고,
    상기 소자 분리막의 돌출된 부분을 상기 반도체 기판 표면 아래로 리세스시키고,
    결과물 전면에 유전막 및 컨트롤 게이트용 도전막을 컨포말하게 형성하는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
  4. 제 3 항에 있어서, 상기 소자 분리막을 형성하는 것은,
    상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하고,
    상기 패드 산화막, 상기 패드 질화막 및 반도체 기판을 부분 식각하여 트렌치를 형성하고,
    상기 트렌치 내부에 절연 물질을 매립시켜 소자 분리막을 완성하는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
  5. 제 3 항에 있어서, 상기 소자 분리막을 형성하는 것은
    상기 반도체 기판 상에 터널 절연막, 도전막 및 질화막을 형성하고,
    상기 터널 절연막, 도전막, 질화막 및 반도체 기판을 부분 식각하여 트렌치를 형성하고,
    상기 트렌치 내에 절연 물질을 매립시켜 상기 소자 분리막을 완성하는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
    상기 질화막을 제거하고, 전면에 대해 습식 식각하여 상기 소자 분리막의 상부 폭을 감소시키는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
  6. 제 3 항에 있어서, 'ㅗ' 형상의 플로팅 게이트를 형성하는 것은,
    상기 터널 절연막을 형성한 다음 전면에 플로팅 게이트용 도전막 및 절연막을 컨포말하게 형성하고,
    평탄화 공정을 수행하여 상기 플로팅 게이트용 도전막 및 절연막을 동시에 노출시키고,
    상기 플로팅 게이트 도전막을 부분 식각하고,
    상기 절연막을 제거하여 'ㅗ' 형상의 플로팅 게이트를 완성하는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 플로팅 게이트용 도전막은 상기 소자 분리막 사이의 상부가 일부 함몰된 비휘발성 메모리 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 플로팅 게이트용 도전막의 함몰된 영역에 상기 절연막을 잔류시키는 비휘발성 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 플로팅 게이용 도전막의 함몰된 영역에 잔류하는 상기 절연막을 식각 마스크를 이용하여 상기 플로팅 게이트용 도전막을 부분 식각하는 비휘발성 메모리 소자 제조 방법.
  10. 제 6 항에 있어서,
    상기 플로팅 게이트용 도전막은 Cl2 및 HBr 가스를 이용하여 부분 식각하는 비휘발성 메모리 소자 제조 방법.
  11. 제 6 항에 있어서,
    상기 절연막은 CFx, CHFx, O2 또는 Ar2 계열의 가스를 이용하여 제거하는 비휘발성 메모리 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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CN105097708A (zh) * 2014-05-21 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种嵌入式闪存及其制作方法

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