JP2022017209A - マルチゲート装置用自己整合型メタルゲート及びその形成方法 - Google Patents

マルチゲート装置用自己整合型メタルゲート及びその形成方法 Download PDF

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Jia-Chuan You
冠廷 潘
Guan Ting Pan
熙▲寧▼ 朱
Shi Ning Ju
國誠 江
Guo Cheng Jiang
志豪 王
Chih-Hao Wang
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
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    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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Abstract

【課題】チャネル領域の周囲を部分的に又は完全に延在して少なくとも両側のチャネル領域にアクセス可能なゲート構造を含むゲートオールアラウンド（ＧＡＡ）装置及びその製造方法を提供する。【解決手段】方法は、基板の上方に延在する複数のフィン構造を形成し、複数のフィン構造を挟んでシャロートレンチアイソレーション（ＳＴＩ）構造と呼ばれる単離構造を形成し、フィン構造上にクラッド層を形成し、その上部に誘電体フィンとも呼ばれる分離構造を形成し、隣接するアクティブ領域を分離してフィン構造上にダミーゲートを形成し、ダミーゲートに隣接するフィン構造のソース／ドレイン領域をリセスし、リセスされた領域にソース／ドレイン構造を成長させ、基板上に絶縁材料を形成し、ダミーゲート構造を除去してフィン構造のチャネル領域内のチャネル層を解放することにより、金属ゲート構造用の開口部を形成することを、含む。【選択図】図１

Description

電子業界では、ますます複雑で洗練された機能を同時にサポートできる、電子デバイスの小型化・高速化の要求がますます高まっている。それらの要求に応えるために、集積回路（ＩＣ）業界では、低コスト、高性能、低電力のＩＣを製造する傾向がある。このように、ＩＣ寸法（例えば、最小ＩＣ構造の寸法）を小さくすることで、それらを大部分で実現し、それによって生産効率を向上、低コスト化を図ることができる。しかしながら、このようなスケーリングは、ＩＣの製造プロセスの複雑化も招いていた。このため、ＩＣデバイスの連続的な進歩が進んでおり、ＩＣの製造プロセスや技術の進歩により、それらの性能が同様に要求されている。
近年、ゲート制御を向上させるために、マルチゲート装置が導入されている。マルチゲート装置では、ゲート・チャネル間の結合を増加させること、オフ電流を低減すること、及び／又は、ショートチャネル効果（ＳＣＥｓ）を低減することが観測されている。このようなマルチゲート装置の一つとして、チャネル領域の周囲を部分的に又は完全に延在して少なくとも両側のチャネル領域にアクセス可能なゲート構造を含むゲートオールアラウンド（ＧＡＡ）装置がある。ＧＡＡ装置は、従来のＩＣ製造プロセスとシームレスに統合しながら、ＩＣ技術の積極的な微細化、ゲート制御の維持、ＳＣＥｓの緩和を実現することができる。しかしながら、ＧＡＡ装置の大規模化に伴い、第１のＧＡＡトランジスタの第１のゲートと第２のＧＡＡトランジスタの第２のゲートとのように、異なるＧＡＡ装置のゲートを互いに単離するために一般的に実施される非自己整合ゲート切断技術は、高度なＩＣテクノロジーノードに要求されるＩＣ構造の高密度化を阻害している。したがって、従来のＧＡＡ装置やその製造方法は、その用途には一般的に十分であったが、全ての点で完全に満足できるものではない。
なお、本願は、２０２０年７月１３日に出願された米国特許出願第６２７０５７１６号明細書の非仮出願であり、これの開示内容の全てを参考のために本願明細書に援用する。
本開示は、添付図面と共に読まれる場合に、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、さまざまな構造は縮尺どおりに描かれておらず、説明のみを目的として使用されていることが強調される。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
本開示の種々の態様に係るマルチゲート装置の製造方法のフローチャートである。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分斜視図である。 本開示の各実施形態に係るマルチゲート装置（例えば、図１の方法に係るもの）の各製造段階における一部又は全部の部分断面図である。 本開示の様々な態様に従って製造され得る、本開示の第２のマルチゲート装置の他の実施形態の一部又は全部を示す部分斜視図及び断面図である。 本開示の様々な態様に従って製造され得る、本開示の第２のマルチゲート装置の他の実施形態の一部又は全部を示す部分斜視図及び断面図である。 本開示の様々な態様に従って製造され得る、本開示の第３のマルチゲート装置の他の実施形態の一部又は全部を示す部分斜視図及び断面図である。 本開示の様々な態様に従って製造され得る、本開示の第３のマルチゲート装置の他の実施形態の一部又は全部を示す部分斜視図及び断面図である。 本開示の様々な態様に従って製造され得る、本開示の第４のマルチゲート装置の他の実施形態の一部又は全部を示す部分斜視図及び断面図である。 本開示の様々な態様に従って製造され得る、本開示の第４のマルチゲート装置の他の実施形態の一部又は全部を示す部分斜視図及び断面図である。 本開示の１つ以上の実施形態に係るマルチゲート装置のメタライズの詳細図を示す部分断面図である。
本開示は、集積回路装置に関し、特に、マルチゲート装置の金属ゲート切断技術に関する。
以下の開示は、本発明の異なる構造を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、構成要素及び配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の構造の上又は上での第１の構造の形成は、第１の構造と第２の構造とが直接接触する形態であってもよく、第１の構造と第２の構造との間に付加的な構造が形成されていてもよいし、第１の構造と第２の構造とが直接接触していなくてもよい。また、例えば、「下」、「上」、「水平」、「垂直」、「上」、「上」、「下」、「下」、「上」、「下」、「上」、「底部」及びその派生物（例えば、「水平」、「下」、「上」等）などの空間的に相対的な用語は、本開示の理解を容易にするために、他の構造との関係にある。空間的に相対的な用語は、特徴を含む装置の異なる向きをカバーすることを意図している。また、数又は数の範囲が「約」、「近似」等で記載されている場合には、当業者であれば、製造時に本質的に生じ得るばらつきを考慮して、合理的な範囲内の数値を包含するものとする。例えば、数又は数の範囲には、その数に対応付けられた特徴を有する特徴を製造することに伴う公知の製造公差に基づいて、上述した数の±１０％以内等の記載された数を含む合理的な範囲が含まれる。例えば、厚さが「５ｎｍ程度」の材料層は、材料層の堆積に伴う製造誤差が当業者に従来技術の１つで±１０％であることが知られている４．５ｎｍ～５．５ｎｍの寸法範囲を包含することができる。また、本開示は、様々な例において、参照符号及び／又は文字を繰り返してもよい。この繰り返しは、簡略さと明瞭性を目的としており、それ自体では、説明した様々な実施形態及び／又は構成の関係を示すものではない。
集積回路を形成する際には、所定のゲート構造を単離して設計することができる。このような単離を提供するために、第１のチャネル領域上の第１のゲート構造と、第２のチャネル領域上の第２のゲート構造とを単離して設けるために、ゲート切断技術と呼ばれるプロセスが用いられることがある。第１のＧＡＡ装置の第１のチャネル層（すなわち、第１のアクティブデバイスエリア）上に配置され得る第１のゲート及び第２のＧＡＡ装置の第２のチャネル層（すなわち、第２のアクティブデバイスエリア）上に配置され得る第２のゲートと、ゲートに電気的に接続された各コンタクトとの間を電気的に単離するために、例えば絶縁層からなるゲート単離構造又は分離構造を形成してもよい。しかし、装置の他の部分では、該プロセスは、第１のゲート構造などの他のゲート構造と電気的に接続された第３のゲート構造を設けることを含む。
ここで、エッチングプロセスなどのプロセスを設けることは、ゲート自体に衝撃又はダメージを与えることなく、隣接するゲート間に分離構造を形成することが重要であることが認識されている。例えば、分離構造を形成する際のゲートの不所望なエッチング又は損失により、ゲート高の低下を抑制することができ、装置の期待される信頼性及び／又は性能に不利になる可能性がある。本明細書が開示する方法及び装置は、ゲート構造間の分離を形成するためのものであり、他のゲート構造を接続することにより、ゲート構造からの材料の損失を回避することができる。ゲート構造材料の損失を回避することで、装置設計におけるゲート高を低くすることができ、装置のＡＣ性能を向上させることができる。
また、本開示は、自己整合プロセスを経て、ゲート切断及び所定のゲート接続を提供する装置及び方法を提供することにある。そこで、本開示は、あるプロセスのずれを考慮した更なるスペーシングを必要とする、非自己整合ゲート切断技術のためのアクティブデバイスエリア間に必要なスペーシングに比べて、アクティブデバイスエリア間のスペーシングを小さくすることができるマルチゲート装置の技術を提供することを目的とする。このように、本開示の自己整合ゲート切断技術によれば、金属ゲート寸法などの寸法を小さくすることができ、それによってパターン密度を向上させることができる。ここで、マルチゲート装置及びそれに伴うマルチゲート装置の自己整合ゲート分離（又は切断）技術の具体的な実施形態の詳細について、以下のページで説明する。同様に、マルチゲート装置用のゲート構造と、これに起因するマルチゲート装置との自己整合ゲート電気的接続を提供する技術の具体的な実施形態の詳細については、以下のページで説明する。
図１は、半導体装置２００の製造方法１００を説明するための図であり、図２～図１９、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、図２６Ａ、図２７Ａ、図２８Ａに要部断面図を、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２４Ｂ、図２５Ｂ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図３２に要部断面図を示す。なお、装置２００’、２００”、２００’”は、それぞれ図２９Ａ／Ｂ、図３０Ａ／Ｂ、図３１Ａ／Ｂに加えて、上述した参考図の態様で示されており、同様に、方法１００の態様で形成され得る例示的な装置である。なお、本実施例では、装置２００として、ＧＡＡ装置を例示したが、本開示の態様は、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）のような他の装置タイプにも適用することができる。
なお、この方法１００は単なる例示であり、本開示を明示的に図示したものに限定する趣旨ではない。また、方法１００の前後に付加的なステップを設けることも可能であり、また、説明されているいくつかのステップは、方法の追加の実施形態のために、置き換え、削除、又は移動することができる。なお、ここでは、説明を簡単にするために、全てのステップについて詳細に説明していない。また、半導体装置２００は、本開示の図に明示したものの他に、追加トランジスタ、バイポーラジャンクショントランジスタ、抵抗器、コンデンサ、ダイオード、ヒューズ等を含んでいてもよい。なお、本開示において、同様の参照番号は、別段の除外又は説明がない限り、同様の構造を示す。なお、例示的な装置２００、２００’、２００”、２００”’の特に注記された違いを除いて、装置のうちの１つの説明は、他の例示的な装置に適用される。
方法１００は、ブロック１０２において、複数のフィン構造が形成された基板を受け取ると開始する。図２を参照して、基板２０２が設けられている。一実施形態では、基板２０２は、シリコン（Ｓｉ）基板であってもよい。他の実施形態では、基板２０２は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、又はＩＩＩ－Ｖ族半導体材料などの他の半導体を含んでもよい。ＩＩＩ－Ｖ族半導体材料としては、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、リン化ガリウム（ＧａＰ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素リン（ＧａＡｓＰ）、アルミニウムインジウムヒ素（ＡｌＩｎＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、ガリウムインジウムリン（ＧａＩｎＰ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）等が挙げられる。また、基板２０２はまた、シリコンオンインシュレータ（ＳＯＩ）構造又はゲルマニウムオンインシュレータ（ＧＯＩ）構造を有するために、酸化ケイ素層などの絶縁層を含んでもよい。いくつかの実施形態では、基板２０２は、異なる種類の素子を形成するために、ｎ型ドーパント（すなわち、リン（Ｐ）又はヒ素（Ａｓ））がドーピングされたｎ型ウェル領域、又はｐ型ドーパント（すなわち、ホウ素（Ｂ））がドーピングされたｐ型ウェル領域などの１つ以上のウェル領域を有していてもよい。種々のドーピング領域を形成するために、イオン注入プロセス、拡散プロセス、及び／又はその他の適切なドーピングプロセスを行うことができる。
また、図２を参照して、基板２０２上にエピタキシャル層のスタック２０４が配置されてもよい。スタック２０４は、複数の犠牲層２０６によってインターリーブされた複数のチャネル層２０８を含んでもよい。チャネル層２０８と犠牲層２０６とは、異なる半導体組成物を有してもよい。犠牲層２０６とチャネル層２０８とを交互に１枚ずつ堆積してスタック２０４を形成する。いくつかの実装形態では、チャネル層２０８はシリコン（Ｓｉ）で形成され、犠牲層２０６はシリコンゲルマニウム（ＳｉＧｅ）で形成される場合もある。いくつかの実装形態では、後述するように、犠牲層２０６中の追加のゲルマニウム含有量は、チャネル層２０８に実質的なダメージを与えることなく、犠牲層２０６の選択的な除去又は凹みを可能にする。いくつかの実施形態では、犠牲層２０６及びチャネル層２０８を含むスタック２０４は、材料を堆積するためのエピタキシャルプロセスを使用して形成されてもよい。例示的な技術は、ＣＶＤ堆積技術（例えば、気相成長法（ＶＰＥ）、超高真空ＣＶＤ法（ＵＨＶ－ＣＶＤ））、分子ビームエピタキシ（ＭＢＥ）法、及び／又はその他の適切なプロセスを含むが、それらに限定されていない。なお、図２に示すように、３層の犠牲層２０６と３層のチャネル層２０８とが交互に垂直に配置されている。ただし、これは例示であって、特許請求の範囲に記載された内容を限定するものではない。層数は、半導体装置２００の所望のチャネル数に依存する。いくつかの実施形態では、チャネル層２０８の数は、２～１０である。パターニングのために、スタック２０４上にハードマスク層２１０を配置してもよい。ハードマスク層２１０は、単層であってもよく、多層であってもよい。ハードマスク層２１０は、一実施形態では、酸化ケイ素層２１０Ａ及び窒化ケイ素層２１０Ｂを含む。
また、方法１００のブロック１０２は、基板の上方に延在する複数のフィン構造を形成するステップを含んでもよい。各フィン構造は、基板上にアクティブ領域を区画している。図２を参照して、エピタキシャルスタック２０４により、フィン構造２１２が形成されている。また、例示的な図では、２つ又は４つのフィン構造を例示したが、これは例示に過ぎず、特許請求の範囲に記載された内容を限定するものではない。フィン構造２１２は、フォトリソグラフィ及びエッチングプロセスを含む適切なプロセスを用いて製造することができる。フォトリソグラフィプロセスは、基板２０２を被覆するフォトレジスト層を形成するステップと、フォトレジスト層をパターンに露出するステップと、ポストエクスポージャベークプロセスを行うステップと、フォトレジスト層を現像してフォトレジスト層を含むマスク要素を形成するステップと、を含んでもよい。いくつかの実施形態では、マスク要素は、上述したハードマスク層２１０をさらに含む。いくつかの実施形態では、フォトレジスト層をパターニングしてマスク要素を形成する方法としては、電子ビーム（ｅビーム）リソグラフィプロセスを用いて行うことができる。フィン構造２１２のパターニングは、ダブルパターニング法又はマルチパターニングプロセスを含む適切な方法を用いて行うことができる。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせたものであり、例えば、１回の直接フォトリソグラフィプロセスを用いて得ることができるピッチよりも小さいピッチを有するパターンを形成することができる。例えば、一実施形態では、材料層が基板上に形成され、フォトリソグラフィプロセスを使用してパターニングされる。パターニングされた材料層に沿って形成されたスペーサは、自己整合プロセスで形成されたものである。その後、材料層を除去し、残りのスペーサ又はマンドレルを用いてフィン構造をパターニングしてもよい。このように、例えば、パターニングリソグラフィ（ＤＰＬ）プロセス（例えば、リソグラフィ－エッチング－リソグラフィ－エッチング（ＬＥＬＥ）プロセス、自己整合ダブルパターニング（ＳＡＤＰ）プロセス、スペーサ－誘電体（ＳＩＤ）ＳＡＤＰプロセス、その他のダブルパターニングプロセス、又はそれらの組み合わせ）、トリプルパターニングプロセス（例えば、リソグラフィ－エッチング－リソグラフィ－エッチング－リソグラフィ－エッチング（ＬＥＬＥＬＥ）プロセス、自己整合トリプルパターニング（ＳＡＴＰ）プロセス、その他のトリプルパターニングプロセス、又はそれらの組み合わせ）、その他の複数のパターニングプロセス（例えば、自己整合四重極パターニング（ＳＡＱＰ）パターニング）、又はそれらの組み合わせが挙げられる。
そして、上述したマスク要素を用いて、フィン構造２１２をエッチングしながら、スタック２０４及び／又は基板２０２の領域を保護することができる。トレンチ２１４は、ドライエッチング（例えば、化学酸化物除去）、ウェットエッチング、反応性イオンエッチング（ＲＩＥ）、及び／又はその他の適切なプロセスを用いてエッチングすることができる。また、基板２０２上にフィン構造２１２を形成する方法の他のいくつかの実施形態を用いてもよい。フィン構造２１２は、基板２０２の上方で鉛直方向（Ｚ方向）に延在しており、基板２０２からＹ方向に沿って長手方向に延在しており、Ｘ方向において隣接するフィン構造２１２から離間している。各フィン構造２１２は、基板部分２０２’から形成されたベース部分と、スタック２０４の材料から形成された被覆部分とを含む。
いくつかの実施形態では、方法１００のブロック１０２は、エッチングされたフィン構造上に、１つの層又は複数の層を形成するステップを含む。いくつかの実施形態では、基板及びフィン構造上に酸化ライナー層（例えば、酸化ケイ素）が形成されている。いくつかの実施形態では、シリコンライナー層は、基板及びフィン構造上に形成される。図３を参照して、フィン構造２１２上には、酸化ライナー層２１６と、シリコンライナー層２１８とが形成されている。いくつかの実施形態では、酸化ライナー層２１６及び／又はシリコンライナー層２１８は、厚さが実質的に一定のコンフォーマル層であってよい。いくつかの実施形態では、シリコンライナー層２１８及び／又は酸化ライナー層２１６は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、リモートプラズマＣＶＤ（ＲＰＣＶＤ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、原子層ＣＶＤ（ＡＬＣＶＤ）、常圧ＣＶＤ（ＡＰＣＶＤ）、及び、準大気圧蒸着（ＳＡＶＣＤ）、その他の適切な方法、それらの組み合わせによって形成される。いくつかの実施形態では、シリコンライナー層２１８は、ｎ型ドーパント及び／又はｐ型ドーパントを含む。
次に、ブロック１０４に進んで、複数のフィン構造を挟んで単離構造が形成される。単離構造は、シャロートレンチアイソレーション（ＳＴＩ）構造と呼ばれてもよい。図４の例を参照して、フィン構造２１２とトレンチ２１４内との間には、単離層４０２が形成されている。一実施形態では、単離材料は、例えば、ライナー層と、酸化物材料等の被覆層とを含む多層である。いくつかの実施形態では、酸化物材料は、例えば、流動性酸化物材料（例えば、液体状態）をマルチゲート装置２００上に堆積するステップと、アニールプロセスにより、固体酸化物材料に変換するステップとを含む流動性ＣＶＤ（ＦＣＶＤ）プロセスにより堆積される。流動性酸化物材料は、トレンチ２１４に流れ込み、マルチゲート装置２００の露出面に一致することができ、いくつかの実装形態では、トレンチ２１４のボイドのない充填を可能にする。
いくつかの実施形態では、単離層４０２を形成する絶縁材料は、ＳｉＯ２、窒化ケイ素、酸窒化ケイ素、フッ素フッ素ドープケイ酸塩ガラス（ＦＳＧ）、低ｋ誘電体、それらの組み合わせ、及び／又は公知のその他の適切な材料を含んでよい。誘電体材料は、ＣＶＤプロセス、準大気圧ＣＶＤ（ＳＡＶＣＤ）プロセス、流動性ＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス、又はその他の適切なプロセスにより堆積することができる。
堆積プロセスは、単離構造４０２の材料の厚さがフィン２１２の高さよりも厚くなるように、トレンチ２１４（図示せず）を形成することができる。堆積プロセスの後、材料に化学機械研磨（ＣＭＰ）プロセスなどの平坦化プロセスを施すことにより、厚さを薄くする。シリコンライナー層２１８は、エッチストップ層として機能し、平坦化は、フィン構造２１２上のシリコンライナー層２１８の露出を停止する。この平坦化により、図４に示すような表面が形成される。
図５に示すように、そして、絶縁材料をリセスすることで、単離層４０２により形成される単離構造の間からフィン構造２１２が延在（突出）する。単離材料をリセスするエッチングプロセスは、シリコンライナー層２１８に対して選択的に材料（例えば、酸化物）を除去するように構成されている。例えば、酸化ケイ素（すなわち、単離構造４０２）をシリコン（すなわち、シリコンライナー層２１８）よりも高速にエッチングするエッチングプロセスには、エッチング液が選択される。これにより、単離構造４０２は、フィン構造２１２間のトレンチ２１４の部分を充填する。また、フィールド酸化物、ＬＯＣＯＳ構造及び／又はその他の適切な単離構造は、基板上及び／又は基板内に付加的又は代替的に形成されていてもよい。
その後、ブロック１０６に進み、フィン構造上にクラッド層を形成する。クラッド層は、犠牲層であってもよい。クラッド層は、各フィン構造上に形成されていてもよい。図６の例を参照して、各フィンエレメント２１２上にクラッド層６０２が形成されている。クラッド層６０２は、犠牲層２０６と同様の組成物を有していてもよい。一実施形態では、クラッド層６０２は、シリコンゲルマニウム（ＳｉＧｅ）で形成されている。いくつかの実装形態では、クラッド層６０２及び犠牲層２０６は、後述する単一のエッチング液による後のプロセスにおいて、チャネル層２０８の剥離時に、犠牲層２０６及びクラッド層６０２を選択的に除去することが可能な組成物を含む。一実施形態では、クラッド層６０２は、気相成長法（ＶＰＥ）、分子ビームエピタキシ法（ＭＢＥ）を用いてエピタキシャル成長させるか、又はＣＶＤプロセス、準大気圧ＣＶＤ（ＳＡＣＶＤ）プロセス、流動性ＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス、その他の適切なプロセスなどの堆積プロセスで形成することができる。堆積後、ブロック１０６の動作は、単離構造４０２上から、例えば、コンフォーマルに堆積したクラッド層６０２の材料を除去するエッチバックプロセスを含んでいてもよい。いくつかの実装形態では、ブロック１０６は省略されてもよい。
そして、ブロック１０８に進み、フィン構造の上部間に誘電体フィンとも呼ばれる分離構造を形成して、隣接するアクティブ領域を分離する。分離構造は、フィン構造の隙間に充填され、ブロック１０４のＳＴＩ上に配置される多層構造を含んでいてもよい。図７～１０は、アクティブ領域間に多層分離構造又は誘電体フィンを形成する実施形態を示している。まず、図７の例を参照して、装置２００上に第１の誘電体層７０２を堆積する。一実施形態では、第１の誘電体層は、高ｋ誘電体である。一実施形態では、第１の誘電体層７０２は、窒化ケイ素、炭窒化ケイ素（ＳｉＣＮ）、シリコンオキシカーボナイトライドン（ＳｉＯＣＮ）又はそれらの組み合わせであってもよい。誘電体層７０２は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯ４、ＨｆＳｉＯＮ、ＨｆＬａＯ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、ＨｆＯｘ、ＺｒＯ、ＺｒＯ２、ＺｒＳｉＯ２、ＡｌＯ、ＡｌＳｉＯ、Ａｌ２Ｏ３、ＴｉＯ、ＴｉＯ２、ＬａＯ、ＬａＳｉＯ、Ｔａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＳｒＴｉＯ３、ＢａＺｒＯ、ＢａＴｉＯ３、（Ｂａ、Ｓｒ）ＴｉＯ３、ＨｆＯ２－Ａｌ２Ｏ３、その他の適切な高誘電体材料、又はそれらの組み合わせを含む。第１の層に続いて、第１の誘電体層７０２上に、図８の例を参照して、酸化物層８０２を形成してもよい。いくつかの実施形態では、酸化物層８０２は、流動性ＣＶＤプロセス、ＨＡＲＰ、及び／又はその他のプロセスにより堆積し、適切な隙間充填性を付与することができる。いくつかの実装形態では、トレンチ２１４に酸化物層をオーバー充填し、酸化物層８０２を堆積した後に、図８に示すように、略平面状の上面を設けたＣＭＰプロセスを行ってもよい。一実施形態では、クラッド層６０２は、この平坦化プロセスのためのエッチストップを提供する。
図９を参照して、層７０２及び／又は８０２をエッチバックして開口部９０２を形成する。一実施形態では、酸化物層８０２を除去することにより、第１の誘電体層７０２によって区画された側壁を有し、トレンチ２１４によって囲まれた開口部９０２が形成される。開口部９０２を形成するエッチングプロセスは、ドライエッチングプロセスでもよいし、ウェットエッチングプロセスでもよいし、それらの組み合わせでもよい。
図１０に示すように、開口部９０２内には、誘電体材料１００２が形成されている。誘電体材料１００２は、開口部９０２から溢れ出るように堆積し、その後、平坦化プロセスにより余分な材料を除去してもよい。一実施形態では、誘電体材料１００２は、高ｋ誘電体である。いくつかの実施形態では、誘電体材料１００２は、第１の誘電体層７０２と実質的に同じ組成物である。一実施形態では、誘電体材料１００２は、窒化ケイ素、炭窒化ケイ素（ＳｉＣＮ）、シリコンオキシカーボナイトライドン（ＳｉＯＣＮ）又はそれらの組み合わせであってもよい。いくつかの実施形態では、誘電体層７０２は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯ４、ＨｆＳｉＯＮ、ＨｆＬａＯ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、ＨｆＯｘ、ＺｒＯ、ＺｒＯ２、ＺｒＳｉＯ２、ＡｌＯ、ＡｌＳｉＯ、Ａｌ２Ｏ３、ＴｉＯ、ＴｉＯ２、ＬａＯ、ＬａＳｉＯ、Ｔａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＳｒＴｉＯ３、ＢａＺｒＯ、ＢａＴｉＯ３、（Ｂａ、Ｓｒ）ＴｉＯ３、ＨｆＯ２－Ａｌ２Ｏ３などの高ｋ誘電体材料、またはこれらの組み合わせを含む。誘電体材料１００２は、準大気圧ＣＶＤ（ＳＡＶＣＤ）プロセス、流動性ＣＶＤプロセス、他のＣＶＤプロセス、ＡＬＤプロセス、ＰＶＤプロセス、その他の適切なプロセスにより堆積することができる。いくつかの実装形態では、堆積後、堆積した誘電体材料１００２を薄膜化して平坦な上面を形成する平坦化プロセスを行う場合もある。いくつかの実装形態では、平坦化プロセスは、ハードマスク２１０で停止してもよい。
上述した誘電体層７０２、８０２、１００２は、誘電体フィン１００４と呼ばれる分離構造を形成している。誘電体フィン１００４は、隣接するアクティブ領域間、フィン構造２１２間、クラッド層６０２間に延在している。誘電体フィン１００４は、フィン構造２１２と同様に、基板２０２の上方（特に、単離構造４０２の上方）に垂直（Ｚ方向）に延在し、基板２０２からＹ方向に沿って長手方向に延在し、隣接する誘電体フィン１００４とＸ方向に離間している。
いくつかの実施形態では、分離構造又は誘電体フィン１００４を形成した後、ダミーゲートを形成する前に、ハードマスク及び隣接するクラッド層をエッチングして、図１１に示すように、開口部１１０２を形成する。いくつかの実施形態では、エッチングは、後述するように、ゲート構造が形成可能なチャネル領域の上表面を露出させる。
その後、ブロック１１０に進み、フィン構造上にダミーゲートを形成する。図１２を参照して、フィン２１２及び誘電体フィン１００４の一部には、ダミーゲート構造１２０２が形成されている。ダミーゲート構造１２０２は、開口部１１０２の一部を充填し、誘電体フィン１００４上に延在することができる。ダミーゲート構造１２０２は、フィン構造２１２の長手方向とは異なる方向（例えば、直交する方向）に延在している。例えば、ダミーゲート構造１２０２は、Ｘ方向に沿って互いに略平行に延在し、Ｘ方向に区画される長さと、Ｙ方向に区画される幅と、Ｚ方向に区画される高さとを有する。ダミーゲート構造１２０２は、マルチゲート装置２００のチャネル領域と、マルチゲート装置２００のソース／ドレイン領域（Ｓ／Ｄ）との間に配置され、開口部１１０２の残りから露出している。ダミーゲート構造１２０２は、ダミーゲート誘電体１２０４と、ダミーゲート電極１２０６と、ハードマスク１２０８（例えば、第１のマスク層１２０８Ａ及び第２のマスク層１２０８Ｂ、いくつかの実施では、パッド酸化物１２０８Ａ及びパッド窒化物１２０８Ｂを含む）とを含む。ダミーゲート誘電体１２０４は、酸化ケイ素、高ｋ誘電体材料、その他の適切な誘電体材料などの誘電体材料、又はそれらの組み合わせを含む。ダミーゲート誘電体１２０４は、界面層（例えば、酸化ケイ素を含む）と、界面層上に設けられた高ｋ絶縁層とを含んでもよい。ダミーゲート電極１２０６は、ポリシリコン等の適切なダミーゲート材料を含む。ダミーゲート構造１２０２は、キャップ層、接合層、拡散層、バリア層又はそれらの組み合わせなどの他の多数の層を含む。ダミーゲート構造１２０２は、堆積プロセス、リソグラフィプロセス、エッチングプロセス、その他の適切なプロセス又はそれらの組み合わせにより形成される。例えば、マルチゲート装置２００上にダミーゲート絶縁層を形成する第１の堆積プロセスを行い、ダミーゲート誘電体層上にダミーゲート電極層を形成する第２の堆積プロセスを行い、ダミーゲート電極層上にハードマスク層を形成する第３の堆積プロセスを行う。一実施形態では、ハードマスク層１２０８は、酸化ケイ素層１２０８Ａと、窒化ケイ素層１２０８Ｂと、を含む。堆積プロセスとしては、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＨＤＰＣＶＤ法、ＭＯＣＶＤ法、ＲＰＣＶＤ法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、ＡＬＣＶＤ法、ＡＰＣＶＤ法、メッキ法、その他の適切な方法又はそれらの組み合わせが挙げられる。次に、ハードマスク層、ダミーゲート電極層及びダミーゲート誘電体層をパターニングして、図１２に示すゲート誘電体１２０４、ダミーゲート電極１２０６及びハードマスク１２０８を含むダミーゲート構造１２０２を形成するリソグラフィパターニングエッチングプロセスを行う。リソグラフィパターニングプロセスは、レジスト塗布（例えば、スピンオン塗布）、ソフトベーキング、マスク合わせ、露出、ポストエクスポージャベーク、現像、リンス、乾燥（例えば、ハードベーキング）、その他の適切なリソグラフィプロセス、又はそれらの組み合わせを含む。エッチングプロセスとしては、ドライエッチングプロセス、ウェットエッチングプロセス、その他のエッチング法、又はそれらの組み合わせが挙げられる。
図１３に示すように、ダミーゲート構造１２０２は、ダミーゲートスタック１２０２の側壁に沿って形成されたゲートスペーサ１３０２をさらに備えていてもよい。ゲートスペーサ１３０２は、適切な誘電体材料で構成することができる。誘電体材料としては、シリコン、酸素、炭素、窒素、その他の適切な材料、又はそれらの組み合わせ（例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、炭窒化ケイ素、及び／又はシリコンオキシカーボナイトライド）が挙げられる。いくつかの実施形態では、ゲートスペーサ１３０２は、窒化ケイ素を含む第１の誘電体層と、酸化ケイ素を含む第２の誘電体層との多層構造を有する。また、ダミーゲート構造１２０２に隣接して、シールスペーサ、オフセットスペーサ、犠牲スペーサ、ダミースペーサ及び／又はメインスペーサ等の１組以上のスペーサが形成される場合もある。
次に、ブロック１１２に進み、ダミーゲート構造に隣接するフィン構造のソース／ドレイン領域をリセスする。また、図１３では、マルチゲート装置２００のソース／ドレイン領域のフィン構造２１２の一部（すなわち、ゲート構造１２０２に覆われていないフィン構造２１２のソース／ドレイン領域）も、少なくとも一部が除去されて、ソース／ドレイン凹み又はトレンチ１３０４が形成されている。本実施形態では、エッチングプロセスにより、マルチゲート装置２００のソース／ドレイン領域の半導体層スタック２０４を完全に除去することにより、ソース／ドレイン領域のフィン部分２０２’を露出させる。また、実施形態では、エッチングプロセスにより、ソース／ドレイン領域のクラッド層６０２の一部も完全に除去する。このように、本実施形態では、各ソース／ドレイン凹み１３０４は、各誘電体フィンによって区画された側壁と、各フィン部分２０２’及び各単離構造４０２によって区画された底部とを含む。エッチングプロセスとしては、例えば、ドライエッチングプロセス、ウェットエッチングプロセス、その他の適切なエッチング法、又はそれらの組み合わせを挙げることができる。エッチングプロセスは、多段階のエッチングプロセスである場合もある。
図１４及び図１５を参照して、いくつかの実施形態では、ブロック１１２は、さらに若干（横方向）にエッチングされた犠牲層２０６をさらに含み、（例えば、ゲートスペーサ１３０２を含むゲート構造１２０２の下に）開口部１４０２を形成する。開口部１４０２は、チャネル層２０８の垂下端部領域間に形成されている。開口部１４０２内には、内部スペーサ１５０２が形成されていてもよい。内部スペーサは、シリコン、酸素、炭素、窒素等を含む誘電体材料、その他の適切な材料、又はそれらの組み合わせ（例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、及び／又はシリコンオキシカーボナイトライド）を含む。いくつかの実施形態では、内部スペーサ１５０２は、ここで説明するような低ｋ誘電体材料を含む。
その後、ブロック１１４に進み、フィン構造のリセスされたソース／ドレイン領域にソース／ドレイン構造を成長させる。図１６を参照して、ソース／ドレイン凹み１３０４には、１６０２Ａ、１６０２Ｂで示されたエピタキシャルソース／ドレイン構造１６０２が形成されている。いくつかの実装形態では、基板２０２のフィン部分２０２の露出面を含むシードエリアから半導体材料をエピタキシャル成長させ、ｎ型トランジスタなどの第１の種類のトランジスタに対応するソース／ドレイン凹み１３０４にエピタキシャルソース／ドレイン構造１６０２Ａと、ｐ型トランジスタなどの第２の種類のトランジスタに対応するソース／ドレイン凹部１３０４にエピタキシャルソース／ドレイン構造１６０２Ｂとを形成する。いくつかの実装形態では、ソース／ドレイン構造１６０２を形成するためのエピタキシプロセスとしては、ＣＶＤ堆積技術（例えば、ＬＰＣＶＤ法、ＶＰＥ法、及び／又はＵＨＶ－ＣＶＤ法）、分子ビームエピタキシ法、その他の適切なエピタキシャル成長プロセス、又はそれらの組み合わせを用いることができる。エピタキシプロセスは、シードエリアの組成物と相互作用するガス及び／又は液体の前駆体を用いることができる。エピタキシャルソース／ドレイン構造１６０２には、ｎ型ドーパント及び／又はｐ型ドーパントがそれぞれドーピングされている。ｎ型トランジスタとしては、エピタキシャルソース／ドレイン特徴１６０２Ａは、炭素、リン、ヒ素、他のｎ型ドーパント、又はそれらの組み合わせでドーピングできるシリコンを含む（例えば、Ｓｉ： Ｃエピタキシャルソース／ドレイン構造、Ｓｉ： Ｐエピタキシャルソース／ドレイン構造、又はＳｉ： Ｃ： Ｐエピタキシャルソース／ドレイン構造を形成する）。ｐ型トランジスタとしては、エピタキシャルソース／ドレイン構造１６０２Ｂは、ホウ素、他のｐ型ドーパントで、又はそれらの組み合わせでドーピングできるシリコンゲルマニウム又はゲルマニウムを含む（例えば、Ｓｉ： Ｇｅ： Ｂエピタキシャルソース／ドレイン構造を形成する）。また、エピタキシャルソース／ドレイン構造１６０２は、同じ又は異なる材料及び／又はドーパント濃度を含むことができる複数のエピタキシャル半導体層を含む。いくつかの実施形態では、エピタキシャルソース／ドレイン構造１６０２は、エピタキシプロセスのソース材料に不純物を添加することにより、堆積時にドーピングされる（すなわち、インサイチュ）。いくつかの実施形態では、成長プロセスの後に、イオン注入処理により、エピタキシャルソース／ドレイン構造１６０２をドーピングする。いくつかの実施形態では、異なる素子タイプのエピタキシャルソース／ドレイン構造を形成する際に、エピタキシャルソース／ドレイン構造１６０２Ｂとは別のプロセス順序で、エピタキシャルソース／ドレイン構造１６０２Ａを形成する。
次に、ブロック１１６に進み、ソース／ドレイン構造上を含む基板上に絶縁材料を形成する。また、形成される絶縁材料は、ソース／ドレイン構造に続くコンタクト要素が形成される材料であってもよい。絶縁材料は、ソース／ドレインコンタクトと、例えば、隣接するゲート構造との間を単離する。絶縁材料は、コンタクトエッチストップ層（ＣＥＳＬ）及び層間誘電体（ＩＬＤ）層と称されてもよい。ＣＥＳＬは、ソース／ドレイン構造（図示せず）にコンタクト要素を形成する際のエッチストップとして用いることができる。図１７の例を参照して、装置２００上に誘電体層１７０２、１７０４を形成するために、堆積プロセス（例えば、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＨＤＰＣＶＤ法、ＭＯＣＶＤ法、ＲＰＣＶＤ法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、ＡＬＣＶＤ法、ＡＰＣＶＤ法、ＦＣＶＤ法、ＨＡＲＰ法、ＨＤＰ法、その他の適切な方法、又はそれらの組み合わせ）を行う。一実施形態では、誘電体層１７０４は、層間誘電体（ＩＬＤ）層であり、誘電体層１７０２は、ボトムコンタクトエッチストップ層（Ｂ－ＣＥＳＬ）である。誘電体層１７０４は、酸化ケイ素、炭素ドープ酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ形成酸化物、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＦＳＧ、ブラックダイアモンド（登録商標）（サンタクララの応用材料、カリフォニア）、キセロゲル、エアロゲル、非晶質フッ素化炭素、パリレン、ＢＣＢベースの誘電体材料、ＳｉＬＫ（ダウケミカル、ミッドランド、ミシガン）、ポリイミド、その他の適切な誘電体材料、又はそれらの組み合わせを含んでもよい。いくつかの実施形態では、誘電体層１７０４は、二酸化ケイ素の誘電率よりも低い誘電率を有する誘電体材料（例えば、ｋ＜３．９）を含む。いくつかの実施形態では、誘電体層１７０４は、誘電率が２．５未満となるようにチューニングされた二酸化ケイ素（ＳｉＯ２）（例えば、多孔質二酸化ケイ素）、炭化ケイ素（ＳｉＣ）及び／又は炭素がドーピングされた酸化物（例えば、（例えば、Ｓｉ－ＣＨ３結合を持っている）ＳｉＣＯＨベースの材料））などの誘電率が２．５未満の誘電体材料（すなわち、極低ｋ（ＥＬＫ）誘電体材料）を含む。誘電体層１７０２は、誘電体層１７０４とは異なる材料を含む。誘電体層１７０２の代表的組成物としては、窒化ケイ素又は酸窒化ケイ素を含むが、それらに限定されるものではない。
いくつかの実装形態では、ダミーゲート構造１２０２の頂部を露出させるまでの間に、堆積後にＣＭＰプロセス及び／又はその他の平坦化プロセスが行われる場合がある。該平坦化プロセスにより、ダミーゲート構造１２０２のハードマスク層１２０８が除去されて、下層ダミーゲート電極１２０６（例えば、ポリシリコン）が露出する。
その後、ブロック１１８に進み、ダミーゲート構造を除去し、フィン構造のチャネル領域内のチャネル層を解放することにより、金属ゲート構造用の開口部を形成する。ブロック１１８の一実施形態では、ブロック１１０のダミーゲート構造を除去する。図１８の例を参照して、ダミーゲート構造１２０２を除去して、図１８に示すように、開口部１８０２を形成する。なお、図１８は、以下の図のように、図１７のようにソース／ドレイン構造１６０２からずれて見えないチャネル領域をカットした状態の斜視図である。いくつかの実施形態では、図示したように、エッチングプロセスにより、ゲート電極１２０６を除去する際に、ダミーゲート誘電体１２０４を除去しない。いくつかの実施形態では、エッチングプロセス又は後続エッチングプロセスにより、ダミーゲート誘電体１２０４を部分的に又は完全に除去する。エッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、又はそれらの組み合わせであってもよい。
図１９の例を参照して、チャネル解放プロセスにより、チャネル領域の犠牲層２０６が除去されることで、チャネル領域に、隙間によって互いに及び／又はフィン部分２０２’から分離されている浮遊半導体層２０８を形成する。チャネル層２０８を解放するエッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、又はそれらの組み合わせである。チャネル解放プロセスは、チャネル領域にクラッド層６０２を除去するステップをさらに含んでいてもよい。チャネル解放処理は、チャネル層２０８のエッチングを最小限に抑えつつ、クラッド層６０２及び／又は犠牲層２０６の組成物（例えば、シリコンゲルマニウム）に対して選択的なエッチングプロセスを含んでいてもよい。チャネル層の解放、ダミーゲート構造の除去、クラッド層６０２の除去により、図１９に示すように、装置２００のチャネル領域にそれぞれの開口部１９０２が設けられる。
いくつかの実装形態では、異なる種類の素子（例えば、ｎ型又はｐ型）の隣接するチャネル領域間では、誘電体フィン１００４は除去されず、それによって異なる種類の隣接素子間の単離を確保することができる。いくつかの実施形態では、誘電体フィン１００４はまた、同じ素子タイプ（例えば、ｎ型又はｐ型）の隣接するチャネル領域の間で除去されず、それらの素子のゲート構造の配線は、ゲート電極構造自体によってではなく、以下で説明するように誘電体フィン１００４上に形成されたメタライズによって提供され得る。
次に、ブロック１２０に進み、ブロック１１８の開口部に金属ゲート構造を形成する。金属ゲート構造は、完成した装置２００の機能ゲートであってもよい。図２０Ａ及び図２０Ｂの例を参照して、ブロック１１８によって形成された開口部１９０２に形成された金属ゲート構造２００２が示されている。金属ゲート構造２００２は、マルチゲート装置２００の設計要求に応じて所望の機能を実現するように構成されている。各金属ゲート構造２００２は、ゲート誘電体２００４（例えば、酸化ケイ素、酸窒化ケイ素等の高ｋゲート誘電体及び／又は界面層）と、ゲート電極２００６（例えば、仕事関数層及びバルク伝導層）とを有する。金属ゲート構造２００２は、他の多数の層、例えば、キャップ層、接合層、拡散層、バリア層、ハードマスク層、又はそれらの組み合わせを含んでもよい。いくつかの実施形態では、金属ゲート構造２００２を形成するステップは、チャネル層２０８間のギャップを部分的に充填するゲート構造体層２００４をチャネル領域上に堆積するステップと、チャネル層２０８の間の残りの隙間をゲート絶縁層が部分的に充填するゲート誘電体層２００４上に金属ゲート電極層２００６を堆積するステップとを含む。
ゲート誘電体２００４は、高ｋ誘電体材料からなる高ｋ誘電体層を含み、これは、金属ゲート構造２００２の目的のために、二酸化ケイ素の誘電率（ｋ≒３．９）よりも大きい誘電率を有する誘電体材料を指す。例えば、高ｋ誘電体層は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯ４、ＨｆＳｉＯＮ、ＨｆＬａＯ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、ＨｆＡｌＯｘ、ＺｒＯ、ＺｒＯ２、ＺｒＳｉＯ２、ＡｌＯ、ＡｌＳｉＯ、Ａｌ２Ｏ３、ＴｉＯ、ＴｉＯ２、ＬａＯ、ＬａＳｉＯ、Ｔａ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＳｒＴｉＯ３、ＢａＺｒＯ、ＢａＴｉＯ３（ＢＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、Ｓｉ３Ｎ４、二酸化ハフニウムアルミナ（ＨｆＯ２－Ａｌ２Ｏ３）合金、金属ゲートスタック用のその他の適切な高ｋ誘電体材料、又はそれらの組み合わせを含む。高ｋ誘電体層は、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法、酸化ベースの堆積プロセス、その他の適切な方法、又はそれらの組み合わせにより形成される。例えば、ＡＬＤプロセスは、高ｋ誘電体層を堆積する。いくつかの実施形態では、ＡＬＤプロセスは、コンフォーマルな堆積プロセスであり、それによって高ｋ誘電体層の厚さは、マルチゲート装置２００の各表面に亘って略均一（コンフォーマル）である。いくつかの実施形態では、ゲート誘電体２００４は、高ｋ誘電体層とチャネル層２０８との間に配置された界面層を含む。界面層は、ＳｉＯ２、ＨｆＳｉＯ、ＳｉＯＮ、その他のシリコン含有誘電体材料、その他の適切な誘電体材料、又はそれらの組み合わせなどの誘電体材料を含む。界面層は、熱酸化法、化学酸化法、ＡＬＤ法、ＣＶＤ法、その他の適切な方法、又はそれらの組み合わせにより形成される。界面層は、例えば、チャネル層２０８の露出面をフッ酸に露出させる化学酸化プロセスにより形成される。いくつかの実施形態では、界面層は、チャネル層２０８の露出面を酸素及び／又は空気に露出させる熱酸化プロセスにより形成される。いくつかの実施形態では、界面層は、高ｋ誘電体層を形成した後に形成される。例えば、高ｋ誘電体層を形成した後、マルチゲート装置２００は、酸素及び／又は窒素雰囲気（例えば、亜酸化窒素）でアニールしてもよい。
ゲート電極２００６は、ゲート誘電体２００４の上に形成されており、ゲート開口部１９０２とラッピングチャネル層２０８との間には、ゲート電極２００６がチャネル層間の隙間の残りを充填するように充填されている。ゲート電極２００６は、ポリシリコン、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、コバルト、ＴａＮ、ＮｉＳｉ、ＣｏＳｉ、ＴｉＮ、ＷＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴａＣＮ、ＴａＣ、ＴａＳｉＮなどの導電材料、又はそれらの組み合わせを含む。いくつかの実施形態では、ゲート電極２００６は、仕事関数層とバルク導電層とを含む。仕事関数層は、所望の仕事関数（Ｅ例えば、ｎ型仕事関数又はｐ型仕事関数）を有するようにチューニングされた導電層であり、バルク導電層は、仕事関数層上に形成された導電層である。いくつかの実施形態では、仕事関数層は、Ｔｉ、銀、マンガン、ジルコニウム、ＴａＡｌ、ＴａＡｌＣ、ＴｉＡｌＮ、ＴａＣ、ＴａＣＮ、ＴａＳｉＮ、その他の適切なｎ型仕事関数材料、又はそれらの組み合わせを含む。いくつかの実施形態では、仕事関数層は、ルテニウム、Ｍｏ、Ａｌ、ＴｉＮ、ＴａＮ、ＷＮ、ＺｒＳｉ２、ＭｏＳｉ２、ＴａＳｉ２、ＮｉＳｉ２、ＷＮ、その他の適切なｐ型仕事関数材料、又はそれらの組み合わせを含む。バルク（又は充填）導電層は、Ａｌ、Ｗ、Ｔｉ、Ｔａ、ポリシリコン、Ｃｕ、金属合金、その他の適切な材料などの適切な導電材料、又はそれらの組み合わせを含む。ゲート電極２００６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、めっき、その他の適切なプロセス、又はそれらの組み合わせなど、本明細書に記載のプロセスのいずれかによって形成される。一実施形態では、マルチゲート装置２００から余分なゲート材料を除去する平坦化プロセスが行われる。例えば、ＣＭＰプロセスの後に、ゲート構造２００２の上面がＩＬＤ層１７０４の上面と略平面状となるようにＣＭＰプロセスを行う。
図２１Ａ及び図２１Ｂの例を参照して、金属ゲート構造２００２の上面が誘電体フィン１００４の上面と略共平坦化になるようにゲート構造２００６をエッチバックする。これにより、金属ゲート構造２６００の上方に開口部２１０２が形成される。金属ゲート構造２００２の間には、異なるチャネル領域上に誘電体フィン１００４が延在している。例えば、誘電体フィン１００４の上面がゲート電極２００６の材料を含まないように、ゲート電極２００６をリセスするエッチバックプロセスを行う。
いくつかの実装形態では、ゲート構造２００６は、誘電体フィン１００４の上面からさらにリセスされており、その上に追加の層が形成されている。一実施形態では、シード層は、金属ゲート構造上に配置され、誘電体フィンに隣接する。シード層は、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ｒｕ及び／又はそれらの組み合わせであってもよい。例えば、１ｎｍ～２ｎｍ程度の厚さが挙げられる。いくつかの実装形態では、被覆層との密着性や、後述する被覆メタライズの所望の抵抗率を確保するためには、十分な厚さを選択する。シード層の堆積プロセスとしては、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＨＤＰＣＶＤ法、ＭＯＣＶＤ法、ＲＰＣＶＤ法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、ＡＬＣＶＤ法、ＡＰＣＶＤ法、ＰＥＡＬＤ法、電気めっき法、無電解めっき法、その他の適切な堆積法、又はそれらの組み合わせを挙げることができる。図３０Ａ及び図３０Ｂは、ゲート電極２００６上に形成され、リセスされたシード層２６０２が配置されたゲート構造２００６を示す誘電体フィン１００４に側壁を当接させたシード層２６０２の一例である。いくつかの実施形態において、ダミー層２２０２を堆積する前に、図３０Ａ及び図３０Ｂのシード層２６０２を形成したが、他の実施形態において、ゲート分離構造の後に、図３０Ａ及び図３０Ｂに示すようなシード層２６０２を形成する。
いくつかの実装形態では、ゲート構造は、誘電体フィン１００４の上面からさらにリセスされており、エッチストップ層は、金属ゲート構造上に配置され、誘電体フィンに隣接する。エッチストップ層は、金属窒化物、及び／又はその他の適切な組成物であってもよい。エッチストップ層は、ゲート構造の配線を可能にするために導電性である。エッチストップ層の堆積プロセスとしては、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＨＤＰＣＶＤ法、ＭＯＣＶＤ法、ＲＰＣＶＤ法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、ＡＬＣＶＤ法、ＡＰＣＶＤ法、ＰＥＡＬＤ法、電気めっき法、無電解めっき法、その他の適切な堆積法、又はそれらの組み合わせを含む。図３１Ａ及び図３２Ａは、誘電体フィン１００４に隣接するゲート構造２００２上のエッチストップ層３１０２の一例を示している。エッチストップ層３１０２は、後述するトレンチ２３０２をエッチングする際に、ゲート構造２００２を追加的に保護することができる。このように、エッチストップ層３１０２は、ダミー層２２０２に対してエッチング選択比を与えるように選択された組成物を有していてもよい。
エッチバックプロセス及び／又は平坦化後、隣接するゲート電極２００６は、第１のチャネル領域（フィン２１２）と第２のチャネル領域（隣接フィン２１２）との間に延在していなくてもよい。換言すれば、ゲート構造２００２の伝導性は、（例えば、誘電体フィン１００４により）隣接するチャネル領域の間で遮断される。このように、いくつかの実施形態では、このとき、ゲート電極２００６は、互いに電気的に絶縁されている。金属ゲート切断分離プロセスは、金属ゲート構造２００２を形成した後にリソグラフィプロセスを実施することなく、隣接する金属ゲート構造２００２の間にゲート単離構造（ここでは、誘電体フィン１００４）を位置合わせしたことに起因して、「自己整合」と称されてもよい。誘電体フィン１００４の自己整合配置により、隣接するアクティブ領域の素子間が電気的に単離される。
次に、ブロック１２２に進み、ゲート構造上にダミー材料層を形成する。一実施形態では、ダミー材層は、シリコンである。他の実施形態では、ダミー材料は、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＡｌＯ、ＡｌＮ、ＡｌＯＮ、ＺｒＯ、ＺｒＮ、ＺｒＯＲＡＯ、ＨｆＯ、及び／又はその他の適切な材料を含む。ダミー材料は、例えば、ブロック１２４に記載されたトレンチを形成する際に、適切なエッチング選択比を有するように、犠牲及び選択されてもよい。一実施形態では、ダミー層は、金属ゲート構造２００２、特にゲート電極２００６の材料とのエッチング選択比が高い。ダミー材料層は、スピンオン塗布、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＨＤＰＣＶＤ法、ＭＯＣＶＤ法、ＲＰＣＶＤ法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、ＡＬＣＶＤ法、ＡＰＣＶＤ法、ＰＥＡＬＤ法、その他の適切な方法、又はそれらの組み合わせを用いて堆積されてもよい。図２２Ａ及び図２２Ｂの例を参照して、ダミー層２２０２が形成されている。いくつかの実装形態では、堆積後、ＣＭＰ法等の平坦化プロセスを行って余分なダミー材を除去し、図２２Ａ及び図２２Ｂに示すような平面状の上面を設けてもよい。
次に、ブロック１２４に進み、ダミー層にゲート分離領域を区画する複数のトレンチを形成する。ゲート分離領域は、（例えば、隣接するＧＡＡ装置の）隣接するゲート構造が互いに絶縁される部分として特定される領域である。いくつかの実施形態では、ゲート分離領域は、第１のタイプの素子（例えば、ｎ型ｆｅｔ）と、第２のタイプの素子（例えば、ｐ型ｆｅｔ）との間にある。ゲート分離領域を区画する複数のトレンチは、ダミー層上にパターンを設けて形成してもよい。いくつかの実施形態では、複数のトレンチがエッチングされるダミー層上に開口部を区画するためのマスク要素が設けられている。いくつかの実施形態では、フォトリソグラフィプロセスは、装置２００及びダミー層２２０２を被覆するフォトレジスト層を形成するステップと、フォトレジスト層をパターンに露出するステップと、ポストエクスポージャベークプロセスを行うステップと、フォトレジスト層を現像して、フォトレジスト層を含むマスク要素を形成するステップとを含むことができる。
このフォトレジスト層によって形成されたパターンによれば、ダミー層においてトレンチがエッチングされる。図２３Ａ及び図２３Ｂの例を参照して、誘電体層１００２及び／又は誘電体フィン１００４上に延在するダミー層２２０２にトレンチ２３０２が形成されている。ダミー層２２０２及びゲート構造２００２、特にゲート電極２００６の組成物、及びそれらの間のエッチング選択比により、いくつかの実施形態では、金属ゲート構造２００２の材料が実質的にエッチングされないようにトレンチ２３０２を形成することが可能である。いくつかの実施形態では、ダミー層２２０２及び誘電体層１００２の組成物及びエッチング選択比により、誘電体層１００２が実質的にエッチングされないようにトレンチ２３０２を形成することが可能である。エッチングプロセスは、ドドライエッチングプロセスにより形成することができる。
その後、ブロック１２６に進み、トレンチ内に誘電体材料を充填してゲート分離構造を形成する。トレンチ内に充填される例示的な誘電体材料としては、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＡｌＯ、ＡｌＮ、ＡｌＯＮ、ＺｒＯ、ＺｒＮ、ＺｒＯＲＡＯ、ＨｆＯ、及び／又はそれらの組み合わせ等が挙げられる。例示的な堆積技術としては、例えば、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＨＤＰＣＶＤ法、ＭＯＣＶＤ法、ＲＰＣＶＤ法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、ＡＬＣＶＤ法、ＡＰＣＶＤ法、ＰＥＡＬＤ及び、その他の適切な堆積方法が挙げられる。堆積後、平坦化等のエッチバックプロセスにより余分な材料を除去してゲート分離構造を形成してもよい。
図２４Ａ及び図２４Ｂの例を参照して、トレンチ２３０２内に誘電体材料を形成して、ゲート分離構造２４０２を形成する。いくつかの実装形態では、ゲート分離構造２４０２は、多層コンポーネントである。誘電体材料は、種々の堆積法により堆積した後、ＣＭＰ等により平坦化することにより、図２４Ａ及び図２４Ｂに示すようなダミー層２２０２を平坦な上面に設けることができる。
トレンチ内に材料を堆積した後、ダミー層の残りを除去する。ダミー層は、例えば、ドライエッチングプロセス、ウェットエッチングプロセス、ストリッププロセス等の適切な選択エッチングプロセスにより除去することができる。次に、図２５Ａ及び図２５Ｂの例に示すように、ダミー層２２０２を除去する。いくつかの実装形態では、ダミー層２２０２は、ゲートに衝撃（例えば、エッチング）することなく除去される。
次いで、ブロック１２８に進み、ゲート構造上に少なくとも１つのメタライズ層を形成する。いくつかの実装形態では、少なくとも１つのメタライズ層は、隣接するゲート構造上に形成され、ゲート構造間に延在している。換言すれば、メタライズ層は、第１の素子の第１のゲート構造上に接して配置され、隣接する第２の素子の第２のゲート構造上に接して延在して、２つのゲート構造を電気的に接続してもよい。接続された２つのゲート構造の間には、隣接する素子のアクティブ領域間の誘電体フィン上にメタライズ層が延在している。ブロック１２６で説明したゲート分離構造により、ゲート分離構造を有する隣接する他のゲート構造（例えば、第１のゲート構造の対向する側に隣接する第３のゲート構造）は、互いに単離されていてもよい。換言すれば、メタライズ層は、ゲート単離構造を有する素子の所定のゲート間には延在しておらず、ゲート間の電気的な接続は設けられていない。接続され絶縁されるゲート構造のパターニングは、素子設計によって決定され、ゲート分離構造を提供するブロック１２４のトレンチを形成するパターンによって区画される。
図２６Ａ及び図２６Ｂの例を参照して、一実施形態では、装置２００上に、シード層２６０２と呼ばれる第１の導電層と、メタライズ層２６０４とが形成されている。図２６Ａに示すように、シード層２６０２及びメタライズ層２６０４は、第１のゲート構造２００２Ａから第２のゲート構造２００２Ｂ、第３のゲート構造２００２Ｃと第４のゲート構造２００２Ｄとの間までなど、あるゲート構造２００２の間に延在していてもよい。ゲート分離構造２４０２は、ゲート構造２００２Ｂ、２００２Ｃ間に層２６０２、２６０４のメタライズが延在していないように、第２のゲート構造２００２Ｂと第３のゲート構造２００２Ｃとを補間する。このように、メタライズ層２６０２、２６０４は、終端がゲート分離構造２４０２に当接する。再び、各ゲート構造２００２Ａ、２００２Ｂ、２００２Ｃ、２００２Ｄは、装置２００のあるＧＡＡ装置の部分のゲート構造を提供する。
シード層２６０２は、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ｒｕ及び／又はそれらの組み合わせを含んでいてもよい。例えば、１～２ｎｍ程度の厚さが挙げられる。いくつかの実装形態では、メタライズスタックの被覆層との十分な密着性や所望の抵抗率を確保するためには、厚さを選択する。金属層２６０４は、Ｗ、Ｒｕ、Ｃｏ及び／又はそれらの組み合わせを含んでもよい。厚さの例としては、２～５ｎｍ程度が挙げられる。いくつかの実装形態では、この厚さは、隣接するゲートスタックに十分な伝導性を持たせるために選択される。シード層２６０２及び／又はメタライズ層２６０４の堆積プロセスとしては、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＨＤＰＣＶＤ法、ＭＯＣＶＤ法、ＲＰＣＶＤ法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、ＡＬＣＶＤ法、ＡＰＣＶＤ法、ＰＥＡＬＤ法、電気めっき法、無電解めっき法、その他の適切な堆積法、又はそれらの組み合わせを挙げることができる。いくつかの実装形態では、シード層２６０２の材料を堆積させた後、エッチバックすることにより、関連する開口部内に提供される。
一実施形態では、シード層２６０２は省略され、金属層２６０４は、ゲートの部分集合を接続する少なくとも１つのメタライズ層を提供する。これは、図２３Ａ及び図２３Ｂの装置２００’の実施形態に例示される。図２３Ａ及び図２３Ｂにおける装置２００’のメタライズ層２６０４は、装置２００を参照して説明したのと実質的に同様であってもよい。
その後、ブロック１３０に進み、ブロック１２８のメタライズ層上に絶縁層を形成する。絶縁層の材料としては、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＡｌＯ、ＡｌＮ、ＡｌＯＮ、ＺｒＯ、ＺｒＮ、ＺｒＯＲＡＯ、ＨｆＯ、及び／又はそれらの組み合わせ等が挙げられる。絶縁材料の堆積方法としては、例えば、スピンオン塗布法、ＨＡＲＰ法、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法、ＨＤＰＣＶＤ法、ＭＯＣＶＤ法、ＲＰＣＶＤ法、ＰＥＣＶＤ法、ＬＰＣＶＤ法、ＡＬＣＶＤ法、ＡＰＣＶＤ法、ＰＥＡＬＤ法、及び／又はその他の適切な方法が挙げられる。いくつかの実装形態では、堆積後、絶縁材料は、平坦化プロセス（例えば、ＣＭＰ法）などのエッチバックされ、ゲート分離構造と実質的に同一平面上にある上面を提供する。図２７Ａ及び図２７Ｂの例を参照して、シード・メタライズ層２６０２、２６０４上及びゲート分離構造２４０２に隣接して、絶縁層２７０２が形成されている。いくつかの実施形態では、絶縁層２７０２は、ゲート分離構造２４０２と同様の組成物を有する。他の実施形態では、絶縁層２７０２は、ゲート分離構造２４０２とは組成物が異なる。
一実施形態では、絶縁層２７０２は、ゲートスペーサに当接していてもよく、ゲートスペーサは、ＩＬＤ １７０４に隣接するＢ－ＣＥＳＬ １７０２に当接していてもよい。
その後、ブロック１３２に進み、ブロック１２８のメタライズ層へのコンタクト要素を形成する。図２８Ａ及び図２８Ｂの例を参照して、メタライズ層２６０４と接合するように、コンタクト要素２８０２が形成されている。コンタクト要素２８０２は、装置２００に形成された多層配線（ＭＬＩ）からゲート構造２００２と電気的に接続するための経路を提供してもよい。
ＭＬＩは、各種の素子（例えば、マルチゲート装置２００のｐ型トランジスタ及び／又はｎ型トランジスタ、抵抗器、コンデンサ、及び／又はインダクタ）及び／又は構成要素（例えば、ｐ型トランジスタ及び／又はｎ型トランジスタのゲート電極及び／又はエピタキシャルソース／ドレイン構造）を電気的に接続して、マルチゲート装置２００の設計要求に応じて、各種の素子及び／又は構成要素を動作させることができる。ＭＬＩの特徴としては、典型的には、各種の配線構造を形成するための誘電体層と導電層（例えば、金属層）との組み合わせが挙げられる。導電層は、デバイスレベルコンタクト及び／又はビアなどの垂直配線構造及び／又は導電ラインなどの水平配線構造を形成するように構成されている。垂直配線構造は、典型的には、ＭＬｉの異なる層（又は異なる面）における水平配線を接続するものである。動作時に、配線構造は、マルチゲート装置２００の素子との構成要素との間の信号をルーティングする及び／又はマルチゲート装置２００の素子及び／又は構成要素に信号（例えば、クロック信号、電圧信号、及び／又はグランド信号）を分配するように構成されている。
いくつかの実施形態では、コンタクトは、ゲート構造上のメタライズ層に延在する絶縁層内のビアを第１のエッチングでエッチングすることにより形成される。いくつかの実施形態では、ビアは、フォトリソグラフィプロセスによって区画される。リソグラフィプロセスは、絶縁層２７０２上にレジスト層を形成するステップと、レジスト層をパターニングされた放射線に露出するステップと、露出されたレジスト層を現像して、装置２００のメタライズ層、特に少なくとも金属層２６０４を露出させるために絶縁層２７０２を通って延在するコンタクト開口部をエッチングするためのマスク要素として使用できるパターニングされたレジスト層を形成するステップとを含んでもよい。エッチングプロセスとしては、ドライエッチングプロセス、ウェットエッチングプロセス、その他のエッチングプロセス、又はそれらの組み合わせが挙げられる。その後、コンタクト開口部をタングステン、ルテニウム、コバルト、銅、アルミニウム、イリジウム、パラジウム、白金、ニッケル、その他の低抵抗金属成分、それらの合金、又はそれらの組み合わせ等の１つ以上の導電材料で充填する。導電材料は、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法、電気めっき法、無電解めっき法、その他の適切な堆積プロセス、又はそれらの組み合わせにより堆積することができる。いくつかの実施形態では、コンタクト要素２８０２は、バルク層（導電プラグともいう）を含む。いくつかの実施形態では、コンタクト要素２８０２は、バルク層と絶縁層２７０２との間に配置されたバリア層、接着層及び／又はその他の適切な層を含む。いくつかの実施形態では、バリア層、接着層、及び／又はその他の適切な層としては、例えば、チタン、チタン合金（例えば、ＴｉＮ）、タンタル、タンタル合金（例えば、ＴａＮ）、その他の適切な構成、又はそれらの組み合わせが挙げられる。ＭＬＩのその他の構造は、例えば、金属線又は導電ビアなどを含むコンタクト要素２８０２の上面に接合してもよい。
その後、ブロック１３４に進み、追加の製造ステップを行う。追加の製造ステップとしては、上述したＭＬＩの他の元素を、ソース／ドレイン構造１６０２のようなソース／ドレイン構造にコンタクトを含めて形成することができる。ソース／ドレイン構造へのコンタクトは、コンタクト要素２８０２と同様に、それぞれのＩＬＤ層１７０４及びＣＥＳＬ１７０２上にレジスト層を形成するステップと、レジスト層をパターニングされた放射線に露出するステップと、露出されたレジスト層を現像して、ＩＬＤ層１７０４及びＣＥＳＬ １７０２を通って延在するソース／ドレインコンタクト開口部をエッチングしてエピタキシャルソース／ドレイン構造１６０２を露出するためのマスク要素として使用できるパターニングされたレジスト層を形成するステップとを含むリソグラフィプロセスを行うことを含む。エッチングプロセスとしては、ドライエッチングプロセス、ウェットエッチングプロセス、その他のエッチングプロセス、又はこれらの組み合わせが挙げられる。その後、ソース／ドレインコンタクト開口部を、タングステン、ルテニウム、コバルト、銅、アルミニウム、イリジウム、パラジウム、白金、ニッケル、その他の低抵抗金属成分、それらの合金、又はそれらの組み合わせなどの１つ以上の導電材料で充填する。導電材料は、ＰＶＤ法、ＣＶＤ法、ＡＬＤ法、電気めっき法、無電解めっき法、その他の適切な堆積プロセス、又はそれらの組み合わせにより堆積することができる。いくつかの実施形態では、ソース／ドレインコンタクトは、バルク層（導電プラグともいう）を含み、さらに、バルク層とＩＬＤ層１７０４及び／又はＣＥＳＬ １７０２との間に配置されたバリア層、接着層及び／又はその他の適切な層を含む。いくつかの実施形態では、バリア層、接着層、及び／又はその他の適切な層としては、例えば、チタン、チタン合金（例えば、ＴｉＮ）、タンタル、タンタル合金（例えば、ＴａＮ）、その他の適切な構成、又はそれらの組み合わせが挙げられる。
これにより、マルチゲート装置２００は、複数のゲート構造２００２を備える。いくつかの実装形態では、ゲート構造２００２Ａ及び２００２Ｂは、第１の装置タイプ（例えば、ｎＦＥＴ）用である。いくつかの実装形態では、ゲート構造２００２Ｃ、２００２Ｄは、第２の装置タイプ（例えば、ＰＦＥＴ）用である。
再び図２９Ａ及び図２９Ｂを参照して、メタライズ層２６０４を有し及びシード層２６０２を省略した、装置２００と実質的に同様の装置２００’を示している。再び図３０Ａ及び図３０Ｂを参照して、メタライズ層２６０４を有し、ゲート構造２００２上に配置され、ゲート構造間には延在していないシード層２６０２を有する、装置２００と実質的に同様の装置２００’’を示している。再び図３１Ａ及び図３１Ｂを参照して、メタライズ層２６０４と、シード層２６０２と、エッチストップ層３１０２とを有する、装置２００と実質的に同様の装置200’’’を示している。エッチストップ層３１０２については、上述したとおりである。
次に、図３２を参照して、シード層２６０２と、メタライズ２６０４と、ゲート構造２００２と、ゲート分離構造２４０２と、絶縁層２７０２との接合の詳細図を示す。図３２に示すように、ここではメタライズ層２６０４で示されている、メタライズ層の少なくとも１つの終端は、曲線の端面を有するように丸められている。特に、メタライズ層２６０４のゲート分離構造２４０２に当接する端部は、円形／曲線である。いくつかの実装形態では、この曲線端は、ゲート分離構造２４０２に隣接する開口部（図２５Ａ及び図２５Ｂ参照）内のメタライズ層２６０４の形成によって提供される。また、図３２は、装置２００の実施形態の丸めを示しているが、該丸めは装置２００’、２００’’、及び／又は２００’’’のいずれか１つ以上のメタライズ層にも適用可能である。
以上のことから、本開示に記載のマルチゲート装置は、従来のマルチゲート装置に比べて利点があることがわかる。ただし、他の実施形態は、さらなる効果を奏することができ、また、必ずしも全ての効果を列挙したに過ぎず、全ての実施形態について、特に効果が得られないことが理解される。ここで説明する製造プロセスは、従来の金属ゲートカット技術を用いて作製したトランジスタと比較して、トランジスタのメタルゲートのサイズ及び／又はフットプリントを小さくすることができ、トランジスタの高集積化及びＩＣパターン密度の向上を図ることができるという利点がある。また、隣接するゲート構造間に分離を設ける際に、ゲート電極の仕事関数材料等のゲート構造へのダメージを回避するために、いくつかの実施形態が提案されている。隣接するゲート構造を接続するメタライズ層を堆積する前に、分離、「切断」を提供することにより、例えば、制限されたエッチング選択比が可能である金属ゲート構造上にメタライズ層を切断しないことによって、ゲートダメージを比較して回避することができる。
本開示は、多くの異なる実施形態を提供するものである。例示的な装置は、基板と、基板上に配置されたチャネル層をラッピングする第１のゲート構造と、基板上に配置された他のチャネル層をラッピングする第２のゲート構造と、シャロートレンチアイソレーション（ＳＴＩ）上に形成された誘電体フィン構造とを含む。誘電体フィン構造は、第１のゲート構造と第２のゲート構造との間にある。少なくとも１つのメタライズ層は、第１のゲート構造、誘電体フィン構造、第２のゲート構造上に形成され、第１のゲート構造から第２のゲート構造まで延在している。
他の実施形態では、少なくとも１つのメタライズ層は、シード層と、第１の金属層とを含む。シード層は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（ＴａＮ）、又はタングステン（Ｗ）の少なくとも１つを含んでもよい。いくつかの実装形態では、シード層の側壁は、誘電体フィン構造に接合する。一実施形態では、少なくとも１つのメタライズ層は、誘電体フィン構造体の上面を物理的に接合する。誘電体フィン構造の上面は、高ｋ誘電体材料であってもよい。一実施形態では、第３のゲート構造は、第２の誘電体フィンによって第２のゲート構造から分離されている。第２の誘電体フィンの上にゲート分離構造が設けられていてもよい。いくつかの実装形態では、少なくとも１つのメタライズ層は、ゲート分離構造の側壁に当接している。さらに別の実施形態では、ゲート分離構造側壁に当接している少なくとも１つのメタライズ層の端部は、曲線表面を含む。
ここに開示される他の実施形態では、基板上の第１のソース／ドレイン構造間に配置された第１のチャネル層を有する装置が提供される。第１の金属ゲートは、第１のチャネル層を囲んでいる。基板上の第２のソース／ドレイン構造間には、第２のチャネル層が配置されている。第２の金属ゲートは、第２のチャネル層を囲んでおり、誘電体フィンは、第１の金属ゲートと第２の金属ゲートとの間に配置され、それらを分離する。第１の金属ゲート上に導電層の第１の部分が形成され、第２の金属ゲート上に導電層の第２の部分が形成される。該装置は、さらに、導電層の第１の部分と第２の部分との間、及び誘電体フィンの上に単離層を含む。導電層の第１の部分又は導電層の第２の部分の少なくとも１つは、単離層に当接する丸い終端を含む。
他の実施形態では、該装置は、誘電体フィンの上面に接合する単離層を含む。一実施形態では、導電層の第１の部分と第１の金属ゲートとの間に、エッチストップ層が配置される。一実施形態では、シード層は、導電層の第１部分と第１の金属ゲートとを補間する。いくつかの実装形態では、シード層の上面は、誘電体フィンの上面よりも下方にある。
本明細書で検討されている他の実施形態では、第１のゲートオールアラウンド（ＧＡＡ）装置の第１のゲート構造と、第１のソース構造と、第１のドレイン構造とを基板上に形成するステップを含む方法が提供される。該方法は、第２のＧＡＡの第２のゲート構造と、第２のソース構造と、第２のドレイン構造とを基板上に形成するステップをさらに含み、第１のゲート構造と第２のゲート構造との間に誘電体フィンが配置される。第１のゲート構造、第２のゲート構造及び誘電体フィンの上にダミー層が堆積される。ダミー層をパターニングして、ダミー層内に誘電体フィンの上にトレンチを形成する。トレンチには、誘電体材料が充填されて誘電体構造が形成されている。該方法は、トレンチを充填した後、パターニングされたダミー層を除去するステップとさらに含む。第１のゲート構造上の第１の部分と、第２のゲート構造の第２の部分とを有する少なくとも１つの導電層が堆積される。誘電体構造は、第１の部分と第２の部分とを補間する。
さらに別の実施形態では、該方法は、導電層の第１及び第２の部分の上に絶縁材料を堆積するステップを含む。一実施形態では、該方法は、導電層の第２の部分に導電ビアを形成するステップを含む。一実施形態では、該方法は、第１のゲート構造又は第２のゲート構造を実質的にエッチングしない状態で、ダミー層の材料を選択的にエッチングするステップを含む、ダミー層をパターニングしてトレンチを形成するステップを含む。該方法は、シード層と被覆金属層とを堆積するステップを含む少なくとも１つの導電層を堆積するステップをさらに含む。一実施形態では、少なくとも１つの導電層を堆積する方法は、誘電体構造に当接する丸い終端領域を含む少なくとも１つの導電層の導電材料を堆積するステップを含む。
前述のことは、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本開示に導入される実施形態と同様の目的を実行し、及び／又は同様の効果を達成するために、他のプロセス及び構造を設計するか又は変更するための根拠として、本開示を容易に利用することができることを理解すべきである。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

Claims (20)

  1. 基板と、
    前記基板上に配置されたチャネル層をラッピングする第１のゲート構造と、
    前記基板上に配置された他のチャネル層をラッピングする第２のゲート構造と、
    シャロートレンチアイソレーション（ＳＴＩ）構造上に形成され、前記第１のゲート構造と前記第２のゲート構造との間に形成された誘電体フィン構造とを含み、
    前記第１のゲート構造、前記誘電体フィン構造及び前記第２のゲート構造上の少なくとも１つのメタライズ層は、前記第１のゲート構造から前記第２のゲート構造に連続して延在する、装置。
  2. 前記少なくとも１つのメタライズ層は、シード層と、第１の金属層とを含む請求項１に記載の装置。
  3. 前記シード層は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（ＴａＮ）、又はタングステン（Ｗ）の少なくとも１つを含む請求項２に記載の装置。
  4. 前記シード層の側壁は、前記誘電体フィン構造に接合している請求項３に記載の装置。
  5. 前記少なくとも１つのメタライズ層は、前記誘電体フィン構造の上面を物理的に接合している請求項１に記載の装置。
  6. 前記誘電体フィン構造の上面は、高ｋ誘電体材料である請求項５に記載の装置。
  7. 前記第２のゲート構造から第２の誘電体フィンを介して分離された第３のゲート構造とをさらに含み、前記第２の誘電体フィン上にゲート分離構造が設けられている請求項１に記載の装置。
  8. 前記少なくとも１つのメタライズ層は、前記ゲート分離構造の側壁に当接している請求項７に記載の装置。
  9. 前記少なくとも１つのメタライズ層の端部は、前記ゲート分離構造の側壁に当接しており、曲線表面を有する請求項８に記載の装置。
  10. 基板上の第１のソース／ドレイン構造間に配置された第１のチャネル層と、
    前記第１のチャネル層を囲む第１の金属ゲートと、
    前記基板上の第２のソース／ドレイン構造間に配置された第２のチャネル層と、
    前記第２のチャネル層を囲む第２の金属ゲートと、
    前記第１の金属ゲートと前記第２の金属ゲートとの間に配置され、それらを分離する誘電体フィンと、
    前記第１の金属ゲート上の導電層の第１の部分と、
    前記第２の金属ゲート上の前記導電層の第２の部分と、
    前記導電層の前記第１の部分と前記第２の部分の間、及び誘電体フィン上の単離層とを含み、ここで、前記導電層の第１の部分又は前記導電層の第２の部分の少なくとも１つは、前記単離層に当接する丸い終端を含む装置。
  11. 前記単離層は、前記誘電体フィンの上面に接合している請求項１０に記載の装置。
  12. 前記導電層の前記第１の部分と前記第１の金属ゲートとの間に、エッチストップ層をさらに含む請求項１０に記載の装置。
  13. シード層は、前記導電層の前記第１の部分と前記第１の金属ゲートとを補間する請求項１０に記載の装置。
  14. 前記シード層の上面は、前記誘電体フィンの上面よりも低い請求項１３に記載の装置。
  15. 基板上に、（ＧＡＡ）装置の周囲に、第１のゲート構造、第１のソース構造及び第１のゲートの第１のドレイン構造を形成するステップと、
    前記基板上に、第２のＧＡＡの第２のゲート構造、第２のソース構造及び第２のドレイン構造を形成するステップと、
    前記第１のゲート構造、前記第２のゲート構造及び誘電体フィンの上にダミー層を堆積するステップと、
    前記ダミー層をパターニングして前記誘電体フィン上に前記ダミー層内にトレンチを形成するステップと、
    前記トレンチ内に誘電体材料を充填して誘電体を形成するステップと、
    前記トレンチを充填した後、パターニングされた前記ダミー層を除去するステップと、
    前記第１のゲート構造上に第１の部分と、前記第２のゲート構造の第２の部分とを有する少なくとも１層の導電層を堆積するステップとを含み、前記誘電体フィンは前記第１のゲート構造と前記第２のゲート構造の間に配置され、前記誘電体は前記第１の部分と前記第２の部分とを補間する、方法。
  16. 前記導電層の前記第１及び第２の部分に絶縁材料を堆積するステップをさらに含む請求項１５に記載の方法。
  17. 前記導電層の前記第２の部分に導電ビアを形成するステップをさらに含む請求項１５に記載の方法。
  18. 前記ダミー層をパターニングして前記トレンチを形成するステップは、前記第１のゲート構造又は前記第２のゲート構造を実質的にエッチングしない状態で、前記ダミー層の材料を選択的にエッチングするステップを含む請求項１５に記載の方法。
  19. 前記少なくとも１つの導電層を堆積するステップは、シード層と被覆金属層とを堆積するステップを含む請求項１５に記載の方法。
  20. 前記少なくとも１つの導電層を堆積するステップは、前記誘電体構造に当接する丸い終端領域を含む前記少なくとも１つの導電層の導電材料を堆積するステップを含む請求項１５に記載の方法。
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