KR101099516B1 - 반도체 소자의 소자 분리막 및 그의 형성 방법 - Google Patents

반도체 소자의 소자 분리막 및 그의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 및 그의 형성 방법에 관한 것으로, 반도체 기판의 소자 분리 영역에 트렌치가 형성되고 활성 영역 상에 터널 절연막 및 도전막이 형성되는 단계와, 상기 트렌치 상부의 가장자리를 식각하여 단차를 형성하는 단계와, 상기 단차 상부 및 상기 트렌치 하부에 제1 절연막을 형성하는 단계 및 상기 제1 절연막 상에 제2 절연막을 형성하여 상기 트렌치를 갭필하되, 상기 제1 절연막의 단차로 인하여 상기 제2 절연막 상부의 주변부는 중심부보다 높게 형성되는 단계를 포함하기 때문에, 플로팅 게이트로 작용하는 도전막 사이에 도전막으로써 콘트롤 게이트를 최대한 형성할 수 있어 플로팅 게이트 사이에 간섭 현상이 발생하는 문제점을 방지할 수 있다.
소자 분리막, 절연막, 단차, 간섭 현상

Description

반도체 소자의 소자 분리막 및 그의 형성 방법{Trench isolation layer for semiconductor device and method of fabricating the same}
본 발명은 반도체 소자의 소자 분리막 및 그의 형성 방법에 관한 것으로, 특히 비휘발성 메모리 소자의 특성을 향상시킬 수 있는 소자 분리막 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 절연막이 형성되는 소자 분리 영역을 포함한다. 이러한 소자 분리 영역에는 통상적으로 STI(Shallow Trench Isolation) 방법으로 형성할 수 있다. STI 방법은 반도체 기판의 소자 분리 영역에 트렌치(trench)를 형성한 뒤 트렌치에 절연막을 형성하여 각각의 트렌치에 소자 분리막을 형성할 수 있다.
도 2는 통상적인 플래시 메모리 소자를 도시한 단면도이다.
도 2를 참조하면, 통상적인 플래시 메모리 소자는 반도체 기판(202)의 활성 영역 상에 터널 절연막(204)과 플로팅 게이트(206)가 형성되고 소자 분리 영역에는 활성 영역을 한정하는 소자 분리막(208)이 형성된다. 소자 분리막(208)과 플로팅 게이트(206) 상에는 유전체막(210)과 콘트롤 게이트(212)가 형성된다.
소자 분리막(208)을 형성하는 공정 중에는 소자 분리막(202)의 상부 일부를 제거하여 소자 분리막(208)의 높이를 플로팅 게이트(206)의 높이보다 낮게 형성하는 유효 소자 분리막 높이(Effective Fox Height; EFH) 조절 공정을 추가로 실시할 수 있다. 이러한 유효 소자 분리막 높이 조절 공정은 인접한 플로팅 게이트(206) 사이에 도전막인 콘트롤 게이트(212)를 형성함으로써 인접한 플로팅 게이트(206) 사이에 정전 용량(capacitance)이 변동되는 것을 감소시킬 수 있다. 이로써, 이웃한 플로팅 게이트(206)의 상태 변화에 따라 플로팅 게이트(206)의 문턱 전압이 왜곡되는 간섭 현상을 감소시킬 수 있다.
이때, 소자 분리막(208)의 높이를 낮출수록 플로팅 게이트(206) 사이에 형성되는 콘트롤 게이트(212)의 양이 증가되어 간섭 현상을 더욱 감소시킬 수 있다. 하지만, 소자 분리막(208)을 터널 절연막(204)의 하부까지 낮추게 되면 유효 소자 분리막 높이 조절 공정에서 노출되는 터널 절연막(204)이 손상될 수 있기 때문에 소자 분리막(208)의 높이를 낮추는 데는 한계가 있다.
본 발명은 활성 영역을 한정하는 트렌치 상부에 단차를 형성한 뒤 트렌치에 절연막을 형성하여 활성 영역과 인접한 주변부의 높이는 터널 절연막보다 높되 중심부의 높이는 터널 절연막의 높이와 같거나 낮은 소자 분리막을 형성할 수 있다.
본 발명의 반도체 소자의 제조 방법은, 반도체 기판의 소자 분리 영역에 트렌치가 형성되고 활성 영역 상에 터널 절연막 및 도전막이 형성되는 단계와, 상기 트렌치 상부의 가장자리를 식각하여 단차를 형성하는 단계와, 상기 단차 상부 및 상기 트렌치 하부에 제1 절연막을 형성하는 단계 및 상기 제1 절연막 상에 제2 절연막을 형성하여 상기 트렌치를 갭필하되, 상기 제1 절연막의 단차로 인하여 상기 제2 절연막 상부의 주변부는 중심부보다 높게 형성되는 단계를 포함하는 것을 특징으로 한다.
상기 제2 절연막 상부의 중심부는 상기 터널 절연막의 높이와 같거나 낮게 형성될 수 있다. 상기 단차의 폭은 10∼15nm로 형성할 수 있다. 상기 단차의 저면과 상기 터널 절연막이 이격된 거리는 100∼150Å로 형성할 수 있다. 상기 제2 절연막을 형성하기 전에 상기 트렌치의 하부를 제3 절연막으로 형성하는 단계를 더욱 포함할 수 있다. 상기 제3 절연막을 형성한 뒤 상기 제3 절연막에 대해 식각 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 식각 공정중에 상기 터널 절연막의 양측에는 상기 제1 절연막이 잔류할 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 소자 분리막은, 반도체 기판의 소자 분리 영역에 형성된 트렌치와, 상기 트렌치 상부의 가장자리에 형성된 단차와, 상기 단차 상에 형성된 제1 절연막 및 상기 제1 절연막 상에 형성되며 주변부의 높이가 중심부의 높이보다 높게 형성되는 제2 절연막을 포함할 수 있다.
본 발명의 반도체 소자의 소자 분리막 형성 방법에 따르면, 소자 분리막의 높이를 최대한 낮춤으로써 플로팅 게이트 사이에 도전막인 콘트롤 게이트를 최대한 형성할 수 있어 플로팅 게이트 사이에 간섭 현상이 발생하는 문제점을 최소화할 수 있다. 또한, 소자 분리막을 형성하는 식각 공정 동안 터널 절연막이 노출되지 않기 때문에, 터널 절연막이 손상되어 반도체 소자의 특성이 열화되는 문제점을 방지할 수 있다. 또한, 본 발명과 달리 도전막의 측면에 절연막으로 스페이서를 형성한 뒤 트렌치를 갭필하는 방법과 비교하면 스페이서 식각 공정을 생략할 수 있어 도전막의 프로파일이 변형되어 반도체 소자의 특성이 열화되는 문제점을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자 분리막 및 그의 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시하고 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시한다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 소자 중 예를 들어 플래시 메모리 소자를 제조하기 위하여, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자가 통과할 수 있다. 이에 따라, 프로그램 동작시에는 터널 절연막(104) 하단의 채널 영역에서 터널 절연막(104) 상부의 플로팅 게이트로 전자가 이동하고, 소거 동작시에는 플로팅 게이트에서 터널 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다. 한편, 도면에는 도시하지 않았지만 반도체 기판(102)에 형성되는 트랜지스터의 특성에 따라 터널 절연막(104)의 두께는 다르게 형성될 수 있으며, 특히 고전압 트랜지스터가 형성되는 영역에서는 터널 절연막(104)이 더욱 두껍게 형성될 수 있다.
터널 절연막(104) 상에는 플로팅 게이트용 도전막(106)을 형성한다. 도전막(106)은 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
이어서, 도전막(106) 상에 제1 마스크 패턴(108)을 형성한다. 제1 마스크 패턴(108)은 반도체 기판(102)의 소자 분리 영역 상부가 오픈되도록 형성하며, 단일한 제1 마스크 패턴(108)의 폭(도면부호 A1)은 반도체 기판(102)에 형성하고자 하는 활성 영역의 목표 폭보다 넓게 형성하는 것이 바람직하다.
도 1b를 참조하면, 제1 마스크 패턴(108)을 이용한 식각 공정으로 도전막(106), 터널 절연막(104) 및 반도체 기판(102)의 일부를 식각하여 트렌치(도면부호 T)를 형성한다. 그리고 제1 마스크 패턴(108)을 제거한 뒤 도전막(106) 상에 제2 마스크 패턴(110)을 형성한다. 제2 마스크 패턴(110)은 반도체 기판(102)의 소자 분리 영역 상부가 오픈되도록 형성하며, 단일한 제2 마스크 패턴(110)의 폭(도면부호 A2)은 반도체 기판(102)에 한정하고자 하는 활성 영역의 목표 폭에 대응하도록 형성하는 것이 바람직하다.
도 1c를 참조하면, 제2 마스크 패턴(110)을 이용한 식각 공정으로 도전막(106)과 터널 절연막(104)의 양단을 식각하고 반도체 기판(102)의 활성 영역의 양단 일부를 식각한다. 이로써, 도전막(106)과 터널 절연막(104)의 폭을 더욱 좁게 형성하고, 트렌치(도면부호 T) 상부의 가장자리에 단차(도면부호 B)를 형성한다. 즉, 단차(도면부호 B)는 활성 영역의 가장자리에 형성된다.
단차(도면부호 B)의 폭(도면부호 l1)은 10∼15nm로 형성할 수 있고, 단차(도면부호 B)의 저면이 터널 절연막(104)과 이격된 거리(도면부호 l2)는 100∼150Å로 형성할 수 있으며, 인접한 단차(도면부호 B) 사이의 거리(도면부호 l3)는 20∼25nm로 형성할 수 있다.
도 1d를 참조하면, 트렌치(도면부호 T)를 포함하는 반도체 기판(102) 상에 제1 절연막(112)을 형성한다. 이때, 제1 절연막(112)은 트렌치(도면부호 T) 상부의 가장자리에 형성된 단차(도면부호 B) 상부에 형성되어 터널 절연막(104)이 노출되지 않도록 할 수 있다. 또한 제1 절연막(112)은 트렌치(도면부호 T)의 하부에도 형성될 수 있다.
단차(도면부호 B) 상에 형성되는 제1 절연막(112)의 두께는, 제1 절연막(112)으로 인하여 터널 절연막(104)이 노출되지 않도록 하며 후속하는 산화막에 대한 식각 공정시 손실되는 양을 감안하여 200Å 이상으로 형성하는 것이 바람직하다. 제1 절연막(112)은 막질이 치밀한 절연막, 예를 들면 HDP 산화막으로 형성할 수 있다.
도 1e를 참조하면, 트렌치(도면부호 T)를 포함하는 반도체 기판(102) 상에 제2 절연막(114)를 형성한다. 제2 절연막(114)은 높은 종횡비로 갭필(gap fill)하기 어려운 트렌치(도면부호 T)의 하부를 갭필하기 위하여 유동성이 좋은 절연막, 예를 들면 PSZ 산화막으로 형성할 수 있다. 그리고 제2 절연막(114)이 트렌치(도면부호 T)의 하부에만 잔류하도록 제2 절연막(114)에 대해 식각 공정을 실시한다. 이때 노출되는 제1 절연막(112)도 함께 식각될 수 있는데, 식각 공정 이후에 단차(도면부호 B) 상에 잔류하는 제1 절연막(112)의 두께는 최소한 150Å 이상이 되도록 하여 터널 절연막(104)이 계속해서 노출되지 않도록 하는 것이 바람직하다. 이와 같이, 식각 공정 중에도 제1 절연막(112)을 통해 터널 절연막(104)이 노출되지 않기 때문에 터널 절연막(104)이 손상되는 문제점을 방지할 수 있다.
도 1f를 참조하면, 트렌치(도면부호 T)를 포함하는 반도체 기판(102) 상에 제3 절연막(116)을 형성하여 트렌치(도면부호 T)를 갭필한다. 이때, 단차(도면부호 B) 상에 형성된 제1 절연막(112)의 단차로 인하여 활성 영역과 인접한 제3 절연막(116) 주변부의 상부(도면부호 C)는 중심부의 상부보다 높게 형성될 수 있다. 제3 절연막(116) 중심부의 상부 높이는 터널 절연막(104)의 높이와 동일하거나 더욱 낮게 형성될 수도 있다. 또한, 전술한 공정을 통해 트렌치(도면부호 T)의 하부에는 제1 절연막(112) 및 제2 절연막(114)이 형성되어 있기 때문에, 제3 절연막(116)은 트렌치(도면부호 T)를 용이하게 갭필할 수 있다. 이로써, 본 발명은 제1 절연막(112), 제2 절연막(114) 및 제3 절연막(116)이 트렌치(도면부호 T)에 갭필된 소 자 분리막이 형성될 수 있다.
한편, 본 발명은 제2 절연막(114)을 트렌치(도면부호 T) 하부에 형성한 뒤 별도로 제3 절연막(116)을 트렌치(도면부호 T)에 형성하여 매립하는 것으로 도시하였지만, 이에 한정하지 않고 단일한 절연막으로 트렌치(도면부호 T)를 한번에 매립할 수 있음은 당연하다.
이와 같이, 본 발명은 소자 분리막을 형성하기 전에 활성 영역의 양단에 단차를 형섬함으로써, 활성 영역과 인접한 주변부의 높이는 터널 절연막(104)보다 높되, 중심부의 높이는 터널 절연막(104)의 높이와 같거나 더욱 낮은 소자 분리막을 용이하게 형성할 수 있다. 이에 따라, 후속하는 공정에서 플로팅 게이트 사이에 도전막인 콘트롤 게이트를 최대한 형성할 수 있어 플로팅 게이트 사이에 간섭 현상이 발생하는 문제점을 최대한 방지할 수 있다. 또한, 소자 분리막을 형성하는 식각 공정 동안 터널 절연막(104)은 제1 절연막(112) 때문에 노출되지 않아서 터널 절연막(104)이 손상되는 문제점을 방지할 수 있다.
한편, 활성 영역과 인접한 주변부의 높이는 터널 절연막(104)보다 높되, 중심부의 높이는 터널 절연막(104)의 높이와 같거나 더욱 낮은 소자 분리막을 형성하려는 경우, 본 발명과 달리 활성 영역의 양측에 단차를 형성하지 않고 도전막의 측면에 절연막으로 스페이서(도시하지 않음)를 형성한 뒤 트렌치를 갭필할 수도 있다. 하지만, 이러한 경우 스페이서를 형성하는 식각 공정 중에 도전막이 식각 분위기에 장시간 노출되어 도전막의 프로파일이 변형되거나 도전막의 특성이 열화되는 문제점이 발생할 수 있다. 하지만, 본 발명은 제1 절연막(112)을 형성할 때 식각 공정을 실시하지 않기 때문에, 도전막(106)의 프로파일이 변형되거나 특성이 열화되는 문제점을 방지할 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자 분리막 및 그의 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전막 108 : 제1 마스크 패턴
110 : 제2 마스크 패턴 112 : 제1 절연막
114 : 제2 절연막 116 : 제3 절연막

Claims (8)

  1. 반도체 기판의 소자 분리 영역에 트렌치가 형성되고 활성 영역에 터널 절연막 및 도전막이 형성되는 단계;
    상기 트렌치 상부의 가장자리를 식각하여 단차를 형성하는 단계;
    상기 단차 상부 및 상기 트렌치 하부에 제1 절연막을 형성하는 단계;
    상기 트렌치의 하부에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 제3 절연막을 형성하여 상기 트렌치를 갭필하되, 상기 제1 절연막의 단차로 인하여 상기 제3 절연막 상부의 주변부는 중심부보다 높게 형성되는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제3 절연막 상부의 중심부는 상기 터널 절연막의 높이와 같거나 낮게 형성되는 반도체 소자의 소자 분리막 형성 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 단차의 폭은 10∼15nm로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 단차의 저면과 상기 터널 절연막이 이격된 거리는 100∼150Å로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 절연막은 막질이 치밀한 절연막으로 형성되고, 상기 제2 절연막은 유동성이 좋은 절연막으로 형성되는
    반도체 소자의 소자 분리막 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2 절연막을 형성한 뒤 상기 제2 절연막에 대해 식각 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 소자 분리막 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 식각 공정중에 상기 터널 절연막의 양측에는 상기 제1 절연막이 잔류하는 반도체 소자의 소자 분리막 형성 방법.
  8. 반도체 기판의 소자 분리 영역에 형성된 트렌치;
    상기 트렌치 상부의 가장자리에 형성된 단차;
    상기 단차 상부에서 상기 터널절연막이 노출되는 것을 방지하도록 상기 단차 상부에 형성된 제1 절연막;
    상기 트렌치의 하부에 형성된 제2 절연막; 및
    상기 제2 절연막 상에 형성되며 주변부의 높이가 중심부의 높이보다 높게 형성되는 제3 절연막을 포함하는 반도체 소자의 소자 분리막.
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