TW202027271A - 半導體裝置 - Google Patents

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ferroelectric layer
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徐繼興
世海 楊
張志宇
蔡慶威
程冠倫
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台灣積體電路製造股份有限公司
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Abstract

一種負電容半導體裝置，包括基板。介電層設置在基板的一部分上方。鐵電結構設置在介電層上。在鐵電結構內，鐵電結構的材料組成隨鐵電結構內的高度而變化。閘極電極設置在鐵電結構上方。

Description

半導體裝置
本揭露係關於一種半導體裝置，特別是具有彈性電容調整的半導體裝置。
半導體積體電路(integrated circuit；IC)工業快速成長。在IC設計及IC材料的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，當幾何尺寸(例如：用製程可作出之最小部件)下降時，功能密度(例如:每一晶片區域的相連元件數量)通常都會增加。
電晶體是通常在半導體裝置上形成的電路部件或元件。除了電容、電感、電阻、二極體、導電或其他元件之外，取決於電路設計，許多電晶體可以形成在半導體裝置上。場效電晶體(field effect transistor；FET)是電晶體的一種類型。通常來說，電晶體包括形成在源極區和汲極區之間的閘極堆疊。源極區和汲極區可包括基板的摻雜區，並且可以呈現適合用於特定應用的摻雜分佈。閘極堆疊位於通道區上方，並且可包括插入在閘極電極和基板中的通道區之間的閘極介電層。為了改善效能，可以藉由形成具有鐵電材料的閘極介電層來產生負電容電晶體。然而，用於形成鐵電材料的現有方法和裝置仍可能需要改進。
因此，儘管製造負電容裝置的現有方法通常已足夠用於它們的預期目的，但它們並非在所有方面都完全令人滿意的。
本揭露提供一種半導體裝置。半導體裝置包括基板、設置在基板的一部分上方的介電層、設置在介電層上方的鐵電結構。在鐵電結構內，鐵電結構的材料組成隨著鐵電結構內的高度而變化。半導體裝置更包括設置在鐵電結構上方的閘極電極。
本揭露提供一種半導體裝置製造方法。半導體裝置製造方法包括在電晶體的通道區上方形成介電層；在介電層上方形成第一鐵電層，其中第一鐵電層為大抵未摻雜的；在第一鐵電層上方形成第二鐵電層，其中第二鐵電層被摻雜具有第一類型摻雜物；在第二鐵電層上方形成第三鐵電層，其中第三鐵電層被摻雜具有與第一類型摻雜物不同的第二類型摻雜物；以及在第三鐵電層上方形成閘極電極。
本揭露提供一種半導體裝置製造方法。半導體裝置製造方法包括在電晶體的通道區上方形成介電層；在介電層上方沉積鐵電層，其中沉積鐵電層的步驟包括在沉積鐵電層時改變摻雜物前驅物流量，使得鐵電層的不同部分具有不同的摻雜物濃度準位；以及在鐵電層上方形成閘極電極。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
此外，當數字或數字範圍以“約”、“近似”等描述時，該術語旨在包括在合理範圍內的數字(包括所描述的數字)，例如在所述數量的+/-10％內或本技術領域中具有通常知識者理解的其他值。舉例來說，術語“約5nm”包括4.5nm至5.5nm的尺寸範圍。
在過去的幾十年中，積體電路(IC)裝置已經快速發展。習知的IC晶片可包括許多主動裝置(例如電晶體)和被動裝置(例如電阻、電感以及電容)。在最近，負電容裝置可至少部分地透過製造場效電晶體(FET)來製造。更詳細地說，可以使用包括鐵電薄膜的FET裝置的閘極結構來形成負電容裝置。負電容裝置可以提供較低次臨界擺幅(subthreshold swing)的優點。次臨界擺幅表示關閉和導通電晶體電流的容易程度，是決定FET裝置開關速度的一個因素。與習知FET裝置相比，次臨界擺幅允許FET裝置具有更高的開關速度。負電容裝置可用於具有非常短的通道長度的金屬-氧化物-半導體場效電晶體(metal–oxide–semiconductor field-effect transistor；MOSFET)中，以進行超低功率計算。然而，負電容裝置通常受到小電容匹配窗口(small capacitance matching window)的限制。對於單一層的鐵電材料，通常難以設計提供所期望電容值的鐵電結構。
為了克服上面所討論的問題，本揭露是關於具有改進的效能以及彈性電容調整的負電容裝置。舉例來說，本揭露實施了閘極結構(例如：FET的閘極結構)，其包括：介電層、設置在介電層上方的鐵電結構、以及設置在鐵電結構上方的金屬閘極電極。在一些實施例中，鐵電結構包括多個鐵電層，每個鐵電層具有其自己的材料組成。舉例來說，一些鐵電層可以是未摻雜的，而其他鐵電層可以是摻雜的。摻雜的鐵電層也可以摻雜有不同類型的摻雜物及/或具有不同的摻雜物濃度準位(dopant concentration level)。在其他實施例中，鐵電結構可包括單一鐵電層，但是單一鐵電層可以具有梯度摻雜分佈(gradient doping profile)。舉例來說，單一鐵電層內的摻雜物濃度準位可以隨著鐵電層內的深度或高度而變化。在一些實施例中，摻雜物濃度準位可在單一鐵電層的中間部分附近是最高的，並且在鐵電層的頂部或底部附近逐漸減少。在一些其他實施例中，摻雜物濃度準位可在單一鐵電層的底部附近是最高的，並且遠離底部逐漸減少。這些鐵電結構的設計允許負電容裝置在調整負電容電晶體的電容具有更多的通用性(versatility)。因此，本揭露可以加寬負電容電晶體的電容匹配窗口。現在，下面參照第1圖至第17圖更詳細地討論本揭露各個方面。
第1圖至第7圖是根據一些實施例之在製造的各個階段的半導體裝置200的局部剖面圖。現在參照第1圖，半導體裝置200包括基板210。在一些實施例中，基板210包括矽。替代地或附加地，基板210可以包括其他元素半導體(例如鍺)。基板210還可以包括化合物半導體，例如碳化矽、砷化鎵、砷化銦以及磷化銦。基板210還可包括合金半導體，例如矽鍺、碳化矽、磷砷化鎵和磷化銦鎵。在一個實施例中，基板210包括磊晶層。舉例來說，基板210可具有覆蓋塊體半導體(bulk semiconductor)的磊晶層。此外，基板210可包括絕緣體上半導體(semiconductor-on-insulator；SOI)結構。舉例來說，基板210可包括藉由例如佈植氧分離(separation by implanted oxygen；SIMOX)的製程或例如晶圓鍵合和研磨(wafer bonding and grinding)的其他合適技術形成的埋入氧化物(buried oxide；BOX)層。
基板210還可包括藉由例如離子佈植及/或擴散的製程實現的各種p型摻雜區及/或n型摻雜區。那些摻雜區包括n阱、p阱、輕摻雜區(light doped region；LDD)以及各種通道摻雜分佈，被配置以形成各種積體電路(IC)裝置，例如互補式金屬氧化物半導體場效應電晶體(complimentary metal-oxide-semiconductor field-effect transistor；CMOSFET)、影像感測器及/或發光二極體(light emitting diode；LED)。
基板210還可包括各種電性隔離區。電性隔離區在基板210中的各種裝置區(例如摻雜區)之間提供電性隔離。電性隔離區可包括藉由使用不同製程技術形成的不同結構。舉例來說，電性隔離區可包括淺溝槽隔離(shallow trench isolation；STI)結構。STI結構的形成可包括在基板210中蝕刻溝槽，並且使用一或多種絕緣體材料(例如氧化矽、氮化矽、氧氮化矽或其組合)填充在溝槽中。填充的溝槽可具有多層結構(例如熱氧化物襯墊層)，其中氮化矽用以填充溝槽。可以執行研磨或平坦化製程(例如化學機械研磨(chemical mechanical polishing；CMP))以將多餘的絕緣體材料研磨回去(polish back)並且平坦化隔離特徵的頂表面。
冗餘閘極結構220形成在基板210的一部分上方。在一些實施例中，冗餘閘極結構220包括冗餘閘極介電層和冗餘閘極電極。冗餘閘極介電層可包括氧化矽，並且冗餘閘極電極可以包括多晶矽。可以藉由形成冗餘閘極介電層和冗餘閘極電極層，並且圖案化冗餘閘極介電層和冗餘閘極電極層來形成冗餘閘極結構220。冗餘閘極結構220可更包括形成在冗餘閘極電極和冗餘閘極介電層的側壁上的閘極間隔物。為了簡單起見，此處沒有具體顯示閘極間隔物。
接著，在冗餘閘極結構220的相對側上形成源極/汲極區。舉例來說，源極區230形成在第1圖中的基板210中，並且在冗餘閘極結構220的“左” 側上，並且汲極區231形成在第1圖中的基板210中，並且在冗餘閘極結構220的“右” 側上。取決於所期望的基板210的類型和電晶體的類型(例如：NFET或PFET)，源極區230和汲極區231可藉由一或多個離子佈植製程形成，其中將N型或P型摻雜物離子注入到基板210中。通道區240被定義為位於源極區230與汲極區231之間的基板210的一部分。應理解源極區230、汲極區231以及通道區240是負電容FET裝置的部件。還應理解可以藉由電性隔離區(例如STI)將源極區230和汲極區231與相鄰的摻雜特徵(例如，附近電晶體的其他源極/汲極區)分開。
現在參照第2圖，在源極區230和汲極區231上方以及冗餘閘極結構220周圍形成層間介電層(interlayer dielectric；ILD)250。在一些實施例中，ILD 250包括介電材料，例如低k介電材料(具有介電常數小於二氧化矽的介電常數的介電材料)。作為非限制性示例，低k介電材料可包括摻雜氟的二氧化矽、摻雜碳的二氧化矽、多孔二氧化矽(porous silicon dioxide)、多孔摻雜碳的二氧化矽、旋塗有機聚合物介電層、旋塗矽基聚合物介電層或其組合。替代地，ILD 250可包括氧化矽或氮化矽或其組合。接著，移除冗餘閘極結構220以形成代替移除的冗餘閘極結構220的開口260。作為閘極替換製程的一部分，開口260將由功能閘極結構填，功能閘極結構包括高k閘極介電層和金屬閘極電極以及鐵電結構，如下面更詳細的討論。
現在參照第3圖，在開口260中的通道區240上方形成界面層280。在一些實施例中，界面層280包括氧化物材料(例如氧化矽)。界面層280用作通道與閘極結構之間的界面(將藉由後續製程形成)。
在一些實施例中，可以在開口260中並在界面層280上方可選地形成材料層290。在一些實施例中，材料層290可包括高k介電材料，並且可以被稱為高k介電層290。這樣的高k介電層290可以用作高k金屬閘極(high-k metal gate；HKMG)結構的閘極介電層部件的一部分。在一些實施例中，高k介電層290可包括介電常數大於SiO2 的介電常數(其介電常數約為4)的材料。在一個實施例中，高k介電層290包括二氧化鉿(HfO2 )，其介電常數在約18至約40的範圍內。在替代實施例中，高k閘極介電層可包括二氧化鋯(ZrO2 )、氧化釔(Y2 O3 )、五氧化二鑭(La2 O5 )、五氧化二釓(Gd2 O5 )、二氧化鈦(TiO2 )、氧化鉭(Ta2 O5 )、氧化鉿鉺(HfErO)、氧化鉿鑭(HfLaO)、氧化鉿釔(HfYO)、氧化鉿釓(HfGdO)、氧化鉿鋁(HfAlO)、氧化鉿鋯(HfZrO)、氧化鉿鈦(HfTiO)、氧化鉿鉭(HfTaO)或氧化鍶鈦(SrTiO)。應理解在一些替代實施例中，材料層290可以形成為鐵電層。
高k介電層290的形成可涉及合適的沉積製程。在一些實施例中，沉積製程包括原子層沉積(atomic layer deposition；ALD)製程，其可以在約200攝氏溫度至約400攝氏溫度的溫度範圍內執行。ALD製程的機制可以幫助以更好的精度和均勻性來控制高k介電層290的厚度295，並且ALD製程的相對低的製程溫度(例如：與其他類型的沉積製程相比)有助於半導體裝置200的製造保持在既定的熱預算內。然而，用於形成高k介電層290的沉積不限於ALD。舉例來說，在其他實施例中，可藉由例如化學氣相沉積(chemical vapor deposition；CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、金屬有機化學氣相沉積(metal-organic chemical vapor deposition；MOCVD)、物理氣相沉積(physical vapor deposition；PVD)等的沉積製程來形成高k介電層290。
現在參照第4圖，在開口260中並在高k介電層290上方(或者，如果不存在高k介電層290，則形成在界面層280上方)形成鐵電層300。鐵電層300還可以用作HKMG的閘極介電層的一部分，並且可藉由沉積製程310形成。在一些實施例中，沉積製程310包括ALD製程，其允許以更好的精度和改善的均勻性來控制鐵電層300的厚度和材料組成。舉例來說，鐵電層300的厚度315被配置(例如：藉由沉積製程310)在約1.5nm至約8nm的範圍內。在此厚度範圍內，鐵電層300被優化以實現負電容及/或放大閘極電壓。在一些實施例中，沉積製程310的ALD製程可以在約200攝氏溫度至約400攝氏溫度之間的溫度範圍內執行。此溫度範圍被配置以促進鐵電層300的形成。還使用第一熱預算來執行ALD製程，第一熱預算是製程溫度和製程持續時間(例如：製程溫度乘以製程持續時間)的乘積。在其他實施例中，可以使用其他類型沉積(例如CVD、PECVD、MOCVD或PVD)來形成鐵電層300。
在一些實施例中，鐵電層300被形成以具有未摻雜的氧化鉿鋯材料組成。在其他實施例中，鐵電層300可被形成以包括摻雜材料，例如摻雜氧化鉿(HfO)的鋁(Al)。鐵電層300的材料組成被具體地設置以能夠在非晶介電層上實現鐵電結晶相。在一些實施例中，鐵電層300的氧化鉿被形成以具有正交結晶相Pbc21。這種材料組成允許鐵電層300與其下面的層(例如：與高k介電層290，或者如果不存在高k介電層290，則與界面層280)具有良好的界面。舉例來說，鐵電層300的正交結晶相Pbc21有助於減少與在其下面的高k介電層290或界面層280的混合。在替代實施例中，可以使用其他類型的鐵電材料來實現鐵電層300，例如氧化鉿矽、氧化鉿鋁、鈦酸鉛鋯(lead zirconium titanium oxide)、或氧化鋇鈦或其組合。
現在參照第5圖，在開口260中並在鐵電層300上方形成鐵電層330。鐵電層330也可以用作HKMG的閘極介電層的一部分。鐵電層330可藉由沉積製程340形成。在一些實施例中，沉積製程340包括ALD製程，如上面所述，其允許以更好的精度和改善的均勻性來控制鐵電層330的厚度和材料組成。在一些實施例中，鐵電層330的厚度345被配置(例如：藉由沉積製程310)在約1nm至約2nm的範圍內。在此厚度範圍內，鐵電層330被優化以實現負電容及/或放大閘極電壓。在一些實施例中，沉積製程340的ALD製程可以在約200攝氏溫度至約400攝氏溫度之間的溫度範圍內執行。此溫度範圍被配置以促進鐵電層330的形成。還使用第二熱預算來執行ALD製程。在一些實施例中，第二熱預算小於第一熱預算(用於形成鐵電層300)，以便改善所形成的鐵電層300和330的品質。在其他實施例中，可以使用其他類型沉積(例如CVD、PECVD、MOCVD或PVD)來形成鐵電層330。
在一些實施例中，鐵電層330被形成以具有摻雜鉿的氧化鋁材料成分。換句話說，鐵電層330可包括摻雜有鋁摻雜物的氧化鉿。在一些實施例中，鋁摻雜物的濃度在約1％至約10％之間的範圍內，例如在約3％至約5％之間的範圍內。在一些實施例中，可以莫耳質量(molar mass)的形式測量濃度。舉例來說，摻雜物濃度的百分比可以表示為莫耳分率或摩爾分率。此摻雜劑濃度準位範圍有助於優化鐵電層330的電容調整特性。
鐵電層330的材料組成(包括摻雜物類型和摻雜物濃度準位)被具體配置以實現用於負電容匹配的期望調整範圍。舉例來說，鐵電層330的存在可以在調整負電容提供額外的自由度，並且鐵電層330的材料組成被配置以最大化可調整的負電容範圍。然而，應理解在替代實施例中，其他類型的鐵電材料和其他類型的摻雜物仍可用於實現鐵電層330。作為非限制性示例，其他類型的鐵電材料可包括氧化鉿矽、鈦酸鉛鋯或氧化鋇鈦，並且其他類型的摻雜物可包括鋯(Zr)、矽(Si)、鉛(Pb)、鋇(Ba)或鈦(Ti)。
現在參照第6圖，在開口260中並在鐵電層330上方形成鐵電層370。與鐵電層300和330相似，鐵電層370也可以用作HKMG的閘極介電層的一部分。鐵電層370可藉由沉積製程380形成。在一些實施例中，沉積製程380包括ALD製程，如上面所述，其允許以更好的精度和改善的均勻性來控制鐵電層370的厚度和材料組成。在一些實施例中，鐵電層370的厚度375被配置(例如：藉由沉積製程380)在約1.5nm至約5nm的範圍內。在此厚度範圍內，鐵電層30被優化以實現負電容及/或放大閘極電壓。在一些實施例中，沉積製程380的ALD製程可以在約200攝氏溫度至約400攝氏溫度之間的溫度範圍內執行。此溫度範圍被配置以促進鐵電層370的形成。還使用第三熱預算來執行ALD製程。在一些實施例中，第三熱預算小於第二熱預算並小於第一熱預算，以便改善所形成的鐵電層300、330以及370的品質。在其他實施例中，可以使用其他類型沉積(例如CVD、PECVD、MOCVD或PVD)來形成鐵電層370。
在一些實施例中，鐵電層370被形成以具有摻雜鉿的氧化鋯材料成分。換句話說，鐵電層330可包括摻雜有鋯摻雜物的氧化鉿。在一些實施例中，鋯摻雜物的濃度在約20％至約70％之間的範圍內，例如在約45％至約55％之間的範圍內。在一些實施例中，可以莫耳質量的形式測量濃度。舉例來說，摻雜物濃度的百分比可以表示為莫耳分率或摩爾分率。此摻雜劑濃度準位範圍有助於優化鐵電層370的電容調整特性。
鐵電層370的材料組成(包括摻雜物類型和摻雜物濃度準位)被具體配置以實現用於負電容匹配的期望調整範圍。舉例來說，鐵電層370的存在可以在調整負電容提供額外的自由度，並且鐵電層370的材料組成被配置以最大化可調整的負電容範圍。另外，鐵電層370的材料組成也被具體配置以與將在其上形成的層(例如：金屬閘極電極) 形成良好的界面，例如以減少鐵電層370與將在鐵電層370上方形成的金屬閘極電極之間的材料的混合。
然而，應理解在替代實施例中，其他類型的鐵電材料和其他類型的摻雜物仍可用於實現鐵電層370。作為非限制性示例，其他類型的鐵電材料可包括氧化鉿矽、氧化鉿鋁或氧化鋇鈦，並且其他類型的摻雜物可包括矽(Si)、鋁(Al)、鉛(Pb)、鋇(Ba)或鈦(Ti)等。還應理解在沉積每個鐵電層300、330或370之後，或者在沉積鐵電層370之後，可以對半導體裝置200執行一或多個退火製程。
現在參照第7圖，執行金屬閘極電極形成製程390以在開口260中形成金屬閘極電極400。金屬閘極電極形成製程390可包括複數沉積製程，例如化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或其組合。金屬閘極電極400可包括功函數金屬部件400A和填充金屬部件400B。功函數金屬部件被配置以調整其對應電晶體的功函數，以實現期望的臨界電壓Vt。在各種實施例中，功函數金屬組成可包含：鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮碳化鉭(TaCN)、氮化鈦(TiN)、氮化鎢(WN)或鎢(W)，或其組合。填充金屬部件被配置以用作功能閘極結構的主要導電部分。在各種實施例中，填充金屬部件可包含鋁(Al)、鎢(W)、銅(Cu)或其組合。
應理解在一些實施例中(例如在所示的實施例中)，形成在開口260中的金屬閘極電極400的功函數金屬部件400A可具有“U形”的剖面分佈。舉例來說，功函數金屬部件400A可形成在開口260的側壁上和鐵電層370上，並因此具有U形。填充金屬部件400B可形成在功函數金屬部件400A上方。
金屬閘極電極形成製程390還可包括一或多個退火製程。舉例來說，在一些實施例中，功函數金屬部件400A及/或填充金屬部件400B可包括複數金屬層。可以在沉積金屬閘極電極400的每個金屬層之後執行相應的退火製程，或者可以在沉積金屬閘極電極400的所有金屬層之後執行相應的退火製程。這些退火製程的目的可包括(但不限於)：降低界面缺陷、結晶非晶薄膜或調整或調節臨界電壓(例如：為更好的晶片可靠度)。
應理解可以執行額外的製程以完成半導體裝置200的製造。舉例來說，可以形成多層內部互連結構以對半導體裝置200的各種部件提供電內部互連。也可執行其他製程，例如測試或封裝。為了簡單起見，此處亦未具體顯示這些額外製程。
上面結合第1圖至第7圖所討論的製程對應本揭露的第一實施例，其中多層鐵電結構由複數鐵電層300、330以及370共同形成。多個鐵電層的實施例允許在調整負電容時有更多的自由度，因為每個鐵電層都可以提供自己的負電容調整特性或能力。還應理解，雖然使用三個鐵電層來實現多層鐵電結構，但這僅是非限制性示例。在其他實施例中，可以僅使用兩個鐵電層或多於三個鐵電層來實現多層鐵電結構。
無論實施例如何，多層鐵電結構的一個獨特物理特性是在其內，材料組成可以隨其深度或高度而變化。舉例來說，在多層鐵電結構內的下部(例如：更深的深度或小的高度)，材料組成是鐵電層300的材料組成，如上所述其可以使用未摻雜的氧化鉿作為示例來實現。在多層鐵電結構內的中間部分(例如，較淺的深度或較高的高度)，材料組成是鐵電層330的材料組成，如上所述其可以使用摻雜鋁的氧化鉿作為示例來實現。在多層鐵電結構內的上部(例如：隨著深度的進一步減少或隨著高度的進一步增加)，材料組成是鐵電層370的材料組成，如上所述其可以使用摻雜鋯的氧化鋯作為示例來實現。
第8圖顯示了根據本揭露實施例的電容模型。電容模型對應在地(Gnd)與閘極電壓Vg)節點之間的負電容電晶體的一部分。MOS電晶體的電容表示為CMOS ，其由閘極氧化物電容COX 和空乏區電容CS 組成。COX 可由界面層280和高k介電層290的材料組成及/或厚度確定，並且CS 可由源極區230、汲極區231以及通道區240的製程條件和設計來確定。電容模型還包括CFE1 、CFE2 以及CFE3 ，它們個別地表示鐵電層300、330以及370的電容。CFE1 、CFE2 以及CFE3 可個別地由鐵電層300、330和370的材料組成及/或厚度來確定。
為了優化負電容裝置的效能，可能需要電容匹配。舉例來說，可以基於厚度或材料組成的因素來調整上面所討論的各種電容。由於習知的負電容裝置可能僅具有一個鐵電層，電容匹配彈性受到了限制。相反地，本揭露提供了用於電容匹配或調整的多個額外元件。換句話說，習知的負電容裝置只能依靠CMOS 和單一鐵電層來進行電容調整，而本揭露可以使用CFE1 、CFE2 以及CFE3 來進行電容調整。
另外，界面層(其貢獻CMOS )不能提供很大的電容調整彈性，由於它通常具有較低的介電常數，並且可能被設計要求限制在一定的厚度範圍內。同樣地，製程條件及/或源極/汲極/通道設計層(其亦貢獻CMOS )也可能無法彈性改變，這進一步限制了習知負電容裝置的電容匹配或調整彈性。相較之下，此處實施的多個鐵電層300、330以及370的材料組成和厚度可以根據電容調整要求而彈性地改變。如果需要對鐵電層中的任何一層進行改變，以使其在剩磁極化(remanent polarization)與矯頑力方面達到特定的鐵電特性，可以相應地調整其他鐵電層的材料組成及/或厚度，以補償該變化。如此一來，多層鐵電結構的實施改善了電容匹配。
第9A圖至第9C圖顯示了各種材料的剩磁極化與矯頑電場的關係的圖表。舉例來說，第9A圖是顯示對氧化鉿的剩磁極化(Y軸)與矯頑電場(X軸)的關係的曲線圖。氧化鉿材料與單片相(monolithic phase)相關。第9B圖是顯示對氧化鋯的剩磁極化與矯頑電場的關係的曲線圖。氧化鋯具有四方相(tetragonal phase)。第9C圖是顯示對摻雜鋯的氧化鉿的剩磁極化與矯頑電場的關係的曲線圖。摻雜鋯的氧化鉿具有正交相(orthorhombic phase)。如第9C圖所示，對摻雜鋯的氧化鉿的剩磁極化與矯頑電場的關係的曲線圖具有磁滯現象，其形狀類似於S曲線。這是負電容鐵電材料所期望的，並且可藉由電容調整來實現。如上面所述，多層鐵電結構提供了用於電容調整的額外元件，並因此可以促進磁滯現象的實現。
除了多層鐵電結構之外，本揭露還包括實施單一層鐵電材料的實施例，但是單一層鐵電材料可以形成為具有梯度摻雜分佈。由於梯度摻雜分佈，單一層鐵電層仍可具有隨鐵電層內的深度或高度而變化的材料組成(例如：變化的摻雜物濃度準位)。
更詳細地說，參照第10圖，可以形成單一鐵電層500，而不是包括鐵電層300、330以及370的多層鐵電結構。單一鐵電層500可藉由沉積製程510形成。在一些實施例中，沉積製程510包括ALD製程，以幫助控制沉積材料的內容和厚度的精度。
根據本揭露實施例，沉積製程510可具有梯度前驅物流(gradient precursor flow)。更詳細地說，沉積製程510使用前驅物，其可以是氣體形式的化學物質，這些化學物質在基板表面上反應及/或分解以產生所期望的沉積材料。前驅物可包括用於摻雜物的前驅物。藉由調整或配置摻雜物前驅物流，可以改變摻雜物濃度準位。舉例來說，如果在沉積期間減少了摻雜物前驅物的流量，則在那段時間內，在鐵電層的沉積部分中的摻雜物濃度準位可能會下降。相反地，如果在沉積期間增加了摻雜物前驅物的流量，則在那段時間內，在鐵電層的沉積部分中的摻雜物濃度準位可能會增加。如果摻雜物前驅物的流量(例如：完全關閉(shut off))，則在那段時間內，在鐵電層的沉積部分中的摻雜劑濃度準位可能大抵為零。
在一些實施例中，配置摻雜物前驅物的流量，使得其隨著鐵電層500內的高度而逐漸增加，直到達到既定高度520，並接著配置摻雜物前驅物的流量，使得其隨著鐵電層500內的高度而逐漸減少。舉例來說，當首先沉積(例如：在高k介電層290的上表面上，或者如果不存在高k介電層290，則在界面層280的上表面上)鐵電層500時，摻雜物前驅物的流量被配置為非常低。在一些實施例中，摻雜物前驅物的流量可被配置為零或大抵接近零。如此一來，沉積在高k介電層290(或界面層280)附近的鐵電層500的底部大抵未被摻雜。在一些實施例中，沉積氧化鉿作為鐵電層500的未摻雜鐵電材料。
隨著鐵電層500的繼續沉積(換句話說，隨著其高度或厚度的增加)，摻雜物前驅物的流量可以逐漸增加。此趨勢由鐵電層500內的向上箭頭直觀地表示。在一些實施例中，可以在既定時間過去之後週期性地向上調整摻雜物前驅物的流量。舉例來說，可以在每X1秒數之後向上調整流量，其中X1在約5秒與約50秒之間的範圍內。當然，流量的增加不須是週期性的，而是也可為非週期性的。
逐漸增加摻雜物前驅物的流量，直到在鐵電層500內達到既定高度520。在一些實施例中，既定高度520在鐵電層500的整體高度(或厚度)530的約40％與約60％之間的範圍內。接著，逐漸減少摻雜物前驅物的流量，直到沉積製程510結束。此趨勢由鐵電層500內的向下箭頭直觀地表示。在一些實施例中，可以在既定時間過去之後週期性地向下調整摻雜物前驅物的流量。舉例來說，可以在每X2秒數之後向下調整流量，其中X2在約5秒與約50秒之間的範圍內。當然，流量的增加亦不須是週期性的。在一些實施例中，所使用的摻雜物前驅物包括鋯。在其他實施例中，矽或鋁也可以用作摻雜物前驅物。
由於在沉積製程510期間的流量的增加並接著減少，所得到的鐵電層500具有隨鐵電層內的高度或深度而變化的摻雜物分佈。舉例來說，摻雜物濃度準位可以呈現與第11圖所示的分佈相似的分佈。更詳細地說， 第11圖顯示了曲線圖550，以直觀地指示在整個鐵電層500中摻雜物濃度分佈如何變化。曲線圖550具有X軸和Y軸。X軸表示鐵電層500內的高度或深度，Y軸表示摻雜物濃度準位。當X軸分量接近零時，曲線圖550的Y軸分量從零開始(或大抵接近零)，這意味著在鐵電層500與其下方的高k介電層290或界面層280之間的界面或界面附近，摻雜物濃度準位非常接近零。隨著鐵電層500內的高度增加(沿著X軸向右)，摻雜物濃度準位逐漸增加，直到達到既定高度520。在一些實施例中，在既定高度520或既定高度520附近的摻雜物濃度準位在約20％與約90％之間的範圍內(例如在莫耳分率方面)。接著，隨著鐵電層500內的高度增加，摻雜物濃度準位逐漸減少，直到鐵電層500的末端(例如：上表面)。
鐵電層500的這種獨特的梯度摻雜物分佈減少了漏電。舉例來說，由於鐵電層500的底部和頂部具有低(或零)摻雜物濃度準位，因此它們大抵類似於未摻雜的氧化鉿層。在鐵電層500的這些部分中缺少摻雜物，使得它們能夠與其下面的層(例如：高k介電層290或界面層280)和與其上面的層(例如：要形成的金屬閘極電極)形成良好的界面。
同時，摻雜物濃度準位在整個鐵電層500中變化的事實也提供了額外的負電容調整彈性。舉例來說，儘管鐵電層500是單一層，但是其中摻雜物濃度準位在其內變化的事實有效地將鐵電層500變成類似於第7圖所示的多層結構。換句話說，鐵電層500的許多部分(在不同的高度準位)各自具有其自己的摻雜物濃度準位，其類似於多層鐵電結構的許多子層。在這種方式中，鐵電層500也可以使用第8圖所示的電容模型來建造模型。換句話說，鐵電層500可以被視為具有許多不同的CFE 。
現在參照第12圖，可以執行所討論的金屬閘極電極形成製程390，以在鐵電層500上方形成金屬閘極電極400。為了簡單和簡潔，此處不再重複金屬閘極電極形成製程390的細節。
第13圖顯示了另一實施例，其中單一鐵電層600具有梯度摻雜物分佈。與參照第8圖的上述沉積製程510相似，用於形成單一鐵電層600的沉積製程610可形成鉿作為鐵電材料並且將鋯配置為摻雜物前驅物，儘管其他鐵電材料和其他類型的摻雜物(例如：矽或鋁)也可能是合適的。然而，與沉積製程510不同，沉積製程610可以配置摻雜物前驅物的流量，使得其在鐵電層500的底表面或底表面附近為最大。在一些實施例中，在鐵電層600的底表面或底表面附近的摻雜物濃度準位在約20％與約90％之間的範圍內(例如在莫耳分率方面)。隨著所沉積的鐵電層600的高度增加(例如：隨著鐵電層600繼續被沉積)，摻雜物前驅物的流量可以逐漸減少。摻雜物前驅物的流量減少的趨勢由鐵電層600中的向下箭頭直觀地表示。
由於在沉積製程610期間的逐漸減少的流量(其可以是週期性的或可以不是週期性的)，所得到的鐵電層600還具有隨鐵電層內的高度或深度而變化的摻雜物分佈。舉例來說，摻雜物濃度準位可以呈現與第14圖所示的分佈相似的分佈。更詳細地說， 第14圖顯示了曲線圖650，以直觀地指示在整個鐵電層600中摻雜物濃度分佈如何變化。曲線圖650還具有表示鐵電層600內的高度或深度的X軸和表示摻雜物濃度準位的Y軸。曲線圖650的Y軸分量從高準位開始，例如在約20％與約90％之間的範圍內(在莫耳分率方面)。這意味著鐵電層600的具有最大摻雜物濃度準位的部分是鐵電層600的底部，其在鐵電層600與其下方的高k介電層290或界面層280之間的界面或界面附近。隨著鐵電層600內的高度增加(沿著X軸向右)，摻雜物濃度準位逐漸減少，直到達到鐵電層600的末端(例如：上表面)。
鐵電層600的這種獨特的梯度摻雜物分佈亦減少了金屬閘極電極的漏電，由於鐵電層600的頂部具有低(或零)摻雜物濃度準位。此外，鐵電層600的底表面或底表面附近的強摻雜物濃度準位提高了半導體裝置200的效能，由於具有最大摻雜物濃度準位的區域接近通道區240。此外，與結合鐵電層500的上面所討論的那些原因類似的原因，摻雜物濃度準位在整個鐵電層600中變化的事實也提供了額外的負電容調整彈性。
現在參照第15圖，可以執行所討論的金屬閘極電極形成製程390，以在鐵電層600上方形成金屬閘極電極400。為了簡單和簡潔，此處不再重複金屬閘極電極形成製程390的細節。
應理解本揭露的各個方面不僅適用於傳統的平面裝置，而且還適用於近期發展的3-D鰭式場效電晶體(FinFET)。示例FinFET裝置及其製造在2015年10月16日提申並在2017年7月18日授準的主題為“針對輸入/輸出裝置和非輸入/輸出裝置具有不同源極/汲極接近性的FINFET裝置及其製造方法”的美國專利No. 9,711,533中更詳細地描述，其由引用完全併入本文。
第16圖是製造半導體裝置的方法800的流程圖。方法800包括步驟810，在電晶體的通道區上方形成介電層。
方法800包括步驟820，在介電層上方形成第一鐵電層。第一鐵電層是大抵未摻雜的。
方法800包括步驟830，在第一鐵電層上方形成第二鐵電層。第二鐵電層被摻雜具有第一類型的摻雜物。
方法800包括步驟840，在第二鐵電層上方形成第三鐵電層。第三鐵電層被摻雜具有與第一類型摻雜物不同的第二類型摻雜物。
方法800包括步驟850，在第三鐵電層上方形成閘極電極。
在一些實施例中，第一鐵電層、第二鐵電層以及第三鐵電層各自使用原子層沉積(ALD)製程形成。在一些實施例中，ALD製程在約200攝氏溫度與約400攝氏溫度之間的範圍內的製程溫度下執行。
在一些實施例中，形成第一鐵電層包括形成具有正交結晶相Pbc21的氧化鉿。在一些實施例中，形成第二鐵電層包括形成摻雜鋁的氧化鉿。在一些實施例中，形成第三鐵電層包括形成摻雜鋯的氧化鉿。
在一些實施例中，形成第一鐵電層使用第一熱預算來執行、形成第二鐵電層使用小於第一熱預算的第二熱預算來執行、以及形成第三鐵電層使用小於第二熱預算的第三熱預算來執行。
第17圖是製造半導體裝置的方法900的流程圖。方法900包括步驟910，在電晶體的通道區上方形成介電層。
方法900包括步驟920，在介電層上方沉積鐵電層。沉積鐵電層包括隨著鐵電層被沉積而改變摻雜物前驅物流量，使得鐵電層的不同部分具有不同的摻雜劑濃度準位。
方法900包括步驟930，在鐵電層上方形成閘極電極。
在一些實施例中，沉積步驟包括：增加摻雜物前驅物流量直到所沉積的鐵電層達到既定高度，並接著隨鐵電層繼續沉積而減少摻雜物前驅物流量。
在一些實施例中，沉積步驟包括：在整個鐵電層的沉積中減少摻雜物前驅物流量。
在一些實施例中，執行改變摻雜物前驅物流量的步驟，使得：具有最大摻雜物濃度準位的鐵電層的一部分具有在約20％與約70％之間的範圍內的摻雜物濃度準位；以及鐵電層的該部分形成為鐵電層的中間部分或鐵電層的底部。
在一些實施例中，沉積步驟包括沉積被摻雜具有鋯的氧化鉿。
應理解可以在方法800的步驟810至850之前、之間或之後，或者在方法900的步驟910至930之前、期間或之後執行額外製程。舉例來說，方法800或900可包括執行閘極替換製程，其中移除冗餘閘極結構，並且此後形成步驟810至850或910至930，以形成功能閘極結構以替換移除的冗餘閘極結構。作為另一實施例，可以形成內部互連結構以將各種裝置耦接到功能電路中。內部互連結構可包括分佈在多個金屬層中的金屬線、將金屬線連接到裝置(例如源極、汲極以及閘極)的接點(contact)、以及將金屬線垂直連接至相鄰金屬層中的通孔。內部互連結構的形成可包括鑲嵌製程(damascene process)或其他合適製程。金屬部件(金屬線、接點以及通孔)可包括銅、鋁、鎢、金屬合金、矽化物、摻雜的多晶矽、其他合適導電材料或其組合。其他製程可包括測試和封裝的製程。為了簡單起見，此處不詳細討論這些額外步驟。
總而言之，本揭露形成一種負電容電容，其在每個材料組成內包括鐵電結構，材料組成隨高度或深度而變化。在一些實施例中，鐵電結構包括多個不同的鐵電層，每個鐵電層具有不同的摻雜物類型(其中一些可以是未摻雜的)。在其他實施例中，鐵電結構包括單一層鐵電材料，但是單一層鐵電材料可具有梯度摻雜物濃度準位。舉例來說，摻雜物濃度準位可在鐵電材料的中間部分附近是最高的，並且朝鐵電材料的頂表面和底表面下降。作為另一實施例，摻雜物濃度準位可在鐵電材料的底表面附近是最高的，並且朝鐵電材料的頂表面下降。
基於上述討論，可以看出本揭露提供了優於習知方法的優點。然而，應理解其他實施例可以提供額外優點，並且此處不須揭露所有優點，並且所有實施例都無特定優點。一個優點是在電容匹配方面更具彈性。如上面所述，習知的負電容裝置可具有單一鐵電層，其整個具有相對均勻的材料組成。如此一來，只能藉由調整CMOS 及/或CFE (其中CFE 表示鐵電材料的該單一層的電容)才可實現電容匹配。相較之下，本揭露透過明顯多層的鐵電結構或透過單一層鐵電材料提供額外部件用於電容匹配，單一層鐵電材料具有隨其在鐵電材料內的高度或深度而變化的梯度摻雜物分佈。有效地，現在有多個CFE 可用於調整電容。本揭露實施例提供的額外自由度意味著可以對負電容裝置的剩磁極化及/或矯頑電場的參數進行調整以實現最佳效能。另一個優點是改善了裝置效能。舉例來說，本揭露的鐵電結構的底部或頂部可被配置以與在其下面或上面的層具有良好的界面，這有助於減少漏電。作為另一實施例，在鐵電層其底表面附近具有高摻雜物濃度準位的實施例中，與通道區的緊密接近提供了效能提升。其他優點包括與現有製程的兼容性以及較低的實施成本。
本揭露提供了一種負電容半導體裝置。負電容半導體裝置包括基板。介電層設置在基板的一部分上方。鐵電結構設置在介電層上方。在鐵電結構內：鐵電結構的材料組成隨著鐵電結構內的高度而變化。閘極電極設置在鐵電結構上方。
在一些實施例中，鐵電結構包括複數材料層，且材料層之每一者具有與鐵電材料的材料層不同的材料組成。
在一些實施例中，材料層包括第一層、設置在第一層上方的第二層、以及設置在第二層上方的第三層。第一層包括未摻雜氧化鉿。第二層包括摻雜鋁的氧化鉿。第三層包括摻雜鋯的氧化鉿。
在一些實施例中，第一層具有正交結晶相Pbc21。
在一些實施例中，第二層中的鋁的濃度在約1％與約10％之間的範圍內。
在一些實施例中，第三層中的鋯的濃度在約20％與約70％之間的範圍內。
在一些實施例中，第一層、第二層以及第三層具有不同的厚度。
在一些實施例中，鐵電結構包括具有梯度摻雜分佈的單一鐵電層。
在一些實施例中，根據梯度摻雜分佈，摻雜物濃度準位逐漸增加，並接著隨單一鐵電層內的高度逐漸減少。
在一些實施例中，根據梯度摻雜分佈，摻雜物濃度準位隨著單一鐵電層內的高度而逐漸減少。
本揭露還提供一種半導體裝置製造方法。在電晶體的通道區上方形成介電層。在介電層上方形成第一鐵電層。第一鐵電層為大抵未摻雜的。在第一鐵電層上方形成第二鐵電層。第二鐵電層被摻雜具有第一類型摻雜物。在第二鐵電層上方形成第三鐵電層。第三鐵電層被摻雜具有與第一類型摻雜物不同的第二類型摻雜物。在第三鐵電層上方形成閘極電極。
在一些實施例中，第一鐵電層、第二鐵電層以及第三鐵電層各自使用原子層沉積(ALD)製程形成。
在一些實施例中，原子層沉積製程在約200攝氏溫度與約400攝氏溫度的範圍內的製程溫度下執行。
在一些實施例中，形成第一鐵電層包括形成具有正交結晶相Pbc21的氧化鉿。形成第二鐵電層包括形成摻雜鋁的氧化鉿。形成第三鐵電層包括形成摻雜鋯的氧化鉿。
在一些實施例中，形成第一鐵電層使用第一熱預算來執行、形成第二鐵電層使用小於第一熱預算的第二熱預算來執行、以及形成第三鐵電層使用小於第二熱預算的第三熱預算來執行。
本揭露還提供一種半導體裝置製造方法。在電晶體的通道區上方形成介電層。在介電層上方沉積一鐵電層。沉積鐵電層的步驟包括隨著沉積上述鐵電層而改變一摻雜物前驅物流量，使得鐵電層的不同部分具有不同的摻雜物濃度準位。在鐵電層上形成閘極電極。
在一些實施例中，沉積步驟包括：增加摻雜物前驅物流量直到所沉積的鐵電層達到既定高度，並接著隨鐵電層繼續沉積而減少摻雜物前驅物流量。
在一些實施例中，沉積步驟包括：在整個鐵電層的沉積中減少摻雜物前驅物流量。
在一些實施例中，執行改變摻雜物前驅物流量的步驟，使得：具有最大摻雜物濃度準位的鐵電層的一部分具有在約20％與約70％之間的範圍內的摻雜物濃度準位；以及鐵電層的該部分形成為鐵電層的中間部分或鐵電層的底部。
在一些實施例中，沉積步驟包括沉積被摻雜具有鋯的氧化鉿。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
200:半導體裝置 210:基板 220:冗餘閘極結構 230:源極區 231:汲極區 240:通道區 250:層間介電層 260:開口 280:界面層 290:材料層/高k介電層 295:厚度 300:鐵電層 310:沉積製程 315:厚度 330:鐵電層 340:沉積製程 345:厚度 370:鐵電層 375:厚度 380:沉積製程 390:金屬閘極電極形成製程 400:金屬閘極電極 400A:功函數金屬部件 400B:填充金屬部件 500:單一鐵電層 510:沉積製程 520:既定高度 530:整體高度 550:曲線圖 600:單一鐵電層 610:沉積製程 650:曲線圖 800:方法 810-850:步驟 900:方法 910-930:步驟
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1圖至第7圖是根據一些實施例之半導體裝置的剖面圖。 第8圖是根據一些實施例之半導體裝置的電容模型。 第9A圖、第9B圖以及第9C圖顯示了各種材料的剩磁極化與矯頑電場的關係圖表。 第10圖、第12圖、第13圖以及第15圖是根據一些實施例之半導體裝置的剖面圖。 第11圖和第14圖是根據一些實施例之對應摻雜物濃度準位的曲線圖。 第16圖至第17圖是根據一些實施例之半導體製造方法的流程圖。
200:半導體裝置
210:基板
230:源極區
231:汲極區
240:通道區
250:層間介電層
260:開口
280:界面層
290:材料層/高k介電層
300:鐵電層
330:鐵電層
370:鐵電層
390:金屬閘極電極形成製程
400:金屬閘極電極
400A:功函數金屬部件
400B:填充金屬部件

Claims (1)

  1. 一種半導體裝置，包括： 一基板； 一介電層，設置在上述基板的一部分上方； 一鐵電結構，設置在上述介電層上方，其中在上述鐵電結構內，上述鐵電結構的一材料組成隨著上述鐵電結構內的一高度而變化；以及 一閘極電極，設置在上述鐵電結構上方。
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