KR20240047933A - 멀티 게이트 디바이스 제조 방법들 및 관련 구조물들 - Google Patents

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KR20240047933A
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dielectric layer
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청-웨이 창
치-유 초우
룬-쿠앙 탄
수엔-신 리앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

디바이스의 문턱 전압을 변조하기 위한 방법. 방법은 기판으로부터 연장되는 핀을 제공하는 단계를 포함하며, 핀은 P형 트랜지스터를 위한 채널 영역을 정의하는 복수의 반도체 채널층들을 포함한다. 일부 실시예들에서, 방법은 P형 트랜지스터의 복수의 반도체 채널층들 각각의 적어도 세 개의 측들을 둘러싸는 제1 게이트 유전체층을 형성하는 단계를 더 포함한다. 그 후, 방법은 제1 게이트 유전체층을 둘러싸는 P형 금속 막을 형성하는 단계를 더 포함한다. 예시에서, 그리고 P형 금속 막을 형성한 후에, 방법은 반도체 디바이스를 어닐링하는 단계를 더 포함한다. 어닐링 이후, 그리고 일부 실시예들에서, 방법은 P형 금속 막을 제거하는 단계를 포함한다.

Description

멀티 게이트 디바이스 제조 방법들 및 관련 구조물들{MULTI-GATE DEVICE FABRICATION METHODS AND RELATED STRUCTURES}
본 출원은 2022년 10월 5일에 출원된 미국 가특허 출원 제63/378,464호의 우선권을 청구하며, 이 가특허 출원의 전문은 참조로서 본 명세서 내에 병합된다.
전자 산업은 점차 복잡해지고 정교해지는 방대한 수의 기능들을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스들에 대한 수요가 점차 증가하는 것을 경험해왔다. 이에 따라, 반도체 산업에서는 저가이고, 고성능이며, 저전력의 집적 회로(integrated circuit; IC)를 제조하려는 경향이 계속되고 있다. 지금까지 이러한 목표들은 반도체 IC 치수들(예컨대, 최소 피처 크기)을 스케일링 다운하여 생산 효율성을 개선시키고 관련 비용을 낮춤으로써 대부분 달성되어 왔다. 하지만, 이러한 스케일링은 또한 반도체 제조 공정에 대해 복잡도 증가를 도입시켜 왔다. 따라서, 반도체 IC 및 디바이스에서의 계속적인 진보들의 실현은 반도체 제조 공정들과 기술에서 마찬가지의 진보들을 필요로 한다.
최근에, 게이트 채널 커플링을 증가시키고, OFF 상태 전류를 감소시키며, 단채널 효과(short-channel effect; SCE)를 감소시킴으로써 게이트 제어를 향상시키기 위한 노력으로 멀티 게이트 디바이스들이 도입되었다. 이러한 멀티 게이트 디바이스들의 예시들은 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터 및 포크시트(forksheet) 트랜지스터를 포함한다. GAA 트랜지스터들은 완전히 채널 주위에서 연장될 수 있는 게이트 구조물을 포함하고, 포크시트 트랜지스터들은 채널의 세 개의 측(side) 주위에서 연장되는 게이트 구조물을 포함하는데, 이들 둘 모두는 채널의 우수한 정전 제어를 제공한다. GAA 및 포크시트 트랜지스터들은 또한 높은 구동 전류를 제공하고 종래의 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 공정들과 호환가능하다. 또한, 이들의 3차원 구조는 게이트 제어를 유지하고 SCE를 완화시키면서 이들이 공격적으로 스케일링될 수 있게 한다. 포크시트 트랜지스터들은 또한 N형 디바이스와 P형 디바이스 사이에 훨씬 더 빽빽한 간격을 제공하여, 강화된 면적 및 성능 확장성을 가져다 준다.
그러나, 많은 바람직한 특징들을 가짐에도 불구하고, GAA 및 포크시트 트랜지스터 제조는 반도체 IC 치수들의 지속적인 스케일링 다운의 결과로서 계속해서 과제들에 직면하고 있다. 따라서, 종래의 기술들은 모든 면에서 완전히 만족스러운 것으로서 판명되지는 않았다.
따라서, 본 개시의 실시예들 중 하나는 기판으로부터 연장되는 핀을 제공하는 단계를 포함하는 방법을 설명하였고, 여기서 핀은 P형 트랜지스터를 위한 채널 영역을 정의하는 복수의 반도체 채널층들을 포함한다. 일부 실시예들에서, 방법은 P형 트랜지스터의 복수의 반도체 채널층들 각각의 적어도 세 개의 측들을 둘러싸는 제1 게이트 유전체층을 형성하는 단계를 더 포함한다. 그 후, 방법은 제1 게이트 유전체층을 둘러싸는 P형 금속 막을 형성하는 단계를 더 포함한다. 예시에서, 그리고 P형 금속 막을 형성한 후에, 방법은 반도체 디바이스를 어닐링하는 단계를 더 포함한다. 어닐링 이후, 그리고 일부 실시예들에서, 방법은 P형 금속 막을 제거하는 단계를 포함한다.
실시예들 중 다른 실시예에서는, N형 디바이스 영역 내에 제1 핀을, 그리고 P형 디바이스 영역 내에 제2 핀을 제공하는 단계를 포함하는 방법이 논의되며, 여기서, 제1 및 제2 핀들 각각은 복수의 반도체 채널층들을 포함한다. 일부 실시예들에서, 방법은 N형 디바이스 영역과 P형 디바이스 영역 각각 내에서 복수의 반도체 채널층들 각각을 둘러싸는 게이트 유전체를 형성하는 단계를 더 포함한다. 일부 경우들에서, 방법은 P형 디바이스 영역 내의 게이트 유전체를 둘러싸는 제1 금속 막을 퇴적하는 단계를 더 포함한다. 그 후, 일부 실시예들에서, 방법은 P형 디바이스 영역 내의 게이트 유전체의 제1 플랫밴드 전압(Vfb)을 변조시키기 위해 제1 어닐링 공정을 수행하는 단계, 및 제1 금속 막을 제거하는 단계를 더 포함한다.
실시예들 중 다른 실시예에서는, P형 디바이스 영역 내에 P형 디바이스를 그리고 N형 디바이스 영역 내에 N형 디바이스를 제공하는 단계를 포함하는 방법이 논의되며, P형 디바이스 및 N형 디바이스 각각은 복수의 채널층들을 포함하고, P형 디바이스와 N형 디바이스는 이들 사이에 형성된 유전체 벽에 의해 서로 전기적으로 격리된다. 일부 실시예들에서, 방법은 P형 디바이스와 N형 디바이스의 복수의 채널층들 각각의 세 개의 측들 상에 유전체층을 형성하는 단계를 더 포함한다. 일부 예시들에서, 방법은 P형 디바이스의 유전체층 위에 금속 막 스택을 퇴적하는 단계를 더 포함한다. 일부 실시예들에서, P형 디바이스의 플랫밴드 전압(Vfb)을 변조시키기 위해 어닐링 공정을 수행한 후, 방법은 금속 막 스택을 제거하는 단계를 더 포함한다.
여기서 설명된 다양한 실시예들은 종래의 기술에 비해 여러가지 장점들을 제공한다. 여기서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들에 대해 특정 장점도 필요한 것은 아니며, 다른 실시예들은 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다. 예를 들어, 본원에서 논의되는 실시예들은 (예컨대, GAA 트랜지스터들 또는 포크시트 트랜지스터들과 같은) 고도로 스케일링된 P형 트랜지스터들의 문턱 전압을 변조하기 위한 방법들 및 구조물들을 포함한다. 일부 예시들에서, 개시된 방법은 문턱 전압을 변조하기 위한 P형 금속 막 스택(PMS) 드라이브-인(drive-in) 공정을 제공한다. 예를 들어, 일부 실시예들에서 그리고 PMS 드라이브-인 공정의 제1 단계로서, PMS 층이 멀티 게이트 디바이스의 반도체 채널층을 둘러싸는 게이트 유전체층 위에 형성된다. PMS 막은, 다양한 경우들에서, Al, Ti, 및 N 중, 적어도 하나를 포함할 수 있다. PMS 층을 형성한 후, PMS 드라이브-인 공정의 제2 단계로서, Al, Ti, 및 N 중, 적어도 하나를 게이트 유전체층 내로(예컨대, 하이 K 층 내로) 확산시키게 함으로써, 멀티 게이트 디바이스의 문턱 전압(Vt)을 효과적으로 변조시키기 위해 어닐링 공정이 수행된다. 어닐링 공정을 수행한 후, 그리고 PMS 드라이브-인 공정의 제3 단계로서, PMS 층이 제거된다. 그 후, 디바이스 처리가 계속될 수 있다. 본 개시의 실시예들에 따르면, 이에 따라 PMS 드라이브-인 공정은, 멀티 게이트 트랜지스터의 예상 문턱 전압(Vt)을 획득하기 위해, (예컨대, P형 GAA 트랜지스터 또는 P형 포크시트 트랜지스터와 같은) 멀티 게이트 트랜지스터의 플랫밴드 전압을 조정하는데 사용될 수 있다. 또한, 어닐링 공정이 수행된 후에 PMS 층이 제거되기 때문에, 인접한 반도체 채널층들 사이의 거리가 제한되는 상황에서도 PMS 드라이브-인 공정이 여전히 수행될 수 있다는 것을 유의하여야 한다. 본 개시의 실시예들은 주로 P형 트랜지스터를 참조하여 논의될 수 있지만, 여기서 개시된 실시예들은 일부 경우들에서 N형 트랜지스터에 적용될 수 있으며, 이러한 구현들은 예컨대, 여기서 논의되는 P형 디바이스 구현들에 대한 대칭성에 의해 본 업계의 당업자에 의해 손쉽게 추론될 수 있다는 것을 이해할 것임에 또한 유의해야 한다. 다른 실시예들 및 장점들이 본 개시를 읽고 당업자에게 명백해질 것이다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, GAA 트랜지스터와 같은, 멀티 게이트 디바이스의 단순화된 하향식 레이아웃 뷰(top-down layout view)를 제공한다.
도 2는 일부 실시예들에 따른, 멀티 게이트 디바이스의 제조의 방법의 흐름도이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17은 일부 실시예들에 따라, 도 2의 방법에 따른 상이한 처리 스테이지들에서의, 도 1의 BB' 섹션에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 (예컨대, GAA 디바이스와 같은) 반도체 디바이스의 실시예의 단면도들을 제공한다.
도 9a와 도 9b는 일부 실시예들에 따른, P형 금속 막 스택(P-type metal film stack; PMS)의 형성 전후의 예시적인 반도체 채널층을 예시한다.
도 18은 일부 실시예들에 따른, 포크시트 트랜지스터와 같은, 멀티 게이트 디바이스의 단순화된 하향식 레이아웃 뷰를 제공한다.
도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32, 도 33은 일부 실시예들에 따라, 도 2의 방법에 따른 상이한 처리 스테이지들에서의, 도 18의 DD' 섹션에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 (예컨대, 포크시트 디바이스와 같은) 반도체 디바이스의 실시예의 단면도들을 제공한다.
도 34와 도 35는 일부 실시예들에 따른, 두 개의 디바이스들의 격리 피처들의 치수들의 비교를 포함하는, 예시적인 GAA 트랜지스터 및 포크시트 트랜지스터의 최종 구조들을 각각 예시한다.
도 36은 일부 실시예들에 따른, 개시된 PMS 드라이브-인(drive-in) 공정으로부터 기인하는 P형 디바이스 내의 다양한 엘리먼트들에 대한 농도 대 깊이 프로파일들을 포함하는 그래프를 예시한다.
아래의 개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 소자의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
추가적으로, 이어지는 논의에서, 주어진 층 또는 다른 피처에 대한 (예를 들어, 두께, 폭, 길이 등과 같은) 치수는, 때때로 "실질적으로 동일한", "동일한", 또는 "약"과 같은 용어들을 사용하여 설명될 수 있으며, 여기서, 이러한 용어들은 인용값의 +/- 10% 이내 또는 비교된 값들 사이를 의미하는 것으로 이해된다. 예를 들어, 치수 A가 치수 B와 "실질적으로 동일"한 것으로서 설명되는 경우, 치수 A는 치수 B의 +/- 10% 내에 있다고 이해될 것이다. 다른 예시로서, 층이 약 100㎚의 두께를 갖는 것으로서 설명되는 경우, 층의 두께는 90~110㎚ 사이의 범위 내에 있을 수 있다고 이해될 것이다.
또한, 본 개시는 이러한 트랜지스터들의 게이트 스택 형성의 방법들을 포함하는, 멀티 게이트 트랜지스터들의 형태의 실시예들을 제시한다는 것에 유의한다. 멀티 게이트 트랜지스터는 채널 영역의 적어도 두 측면들 상에 게이트 구조물이 형성되어 있는 트랜지스터를 포함한다. 이러한 멀티 게이트 디바이스들은 P형 디바이스 또는 N형 디바이스를 포함할 수 있다. 특정 예시들이 본원에서 제시되고, 이것들을, 지느러미형 구조로 인해, FinFET이라고 칭할 수 있다. 또한 여기서는 게이트 올 어라운드(GAA) 트랜지스터라고 칭해지는 멀티 게이트 트랜지스터 유형의 실시예들이 제시된다. GAA 트랜지스터는 채널 영역의 네 개 측 상에 형성된(예를 들어, 채널 영역의 일부를 둘러싸는) 게이트 구조물 또는 그 일부를 갖는 모든 디바이스를 포함한다. 본원에서 제시되는 또 다른 실시예들은 채널 영역의 세 개의 측 상에 형성된 게이트 구조물을 갖는 포크시트(또는 나노-콤(nano-comb)) 트랜지스터들을 포함한다. 포크시트 트랜지스터의 포크형 구조물은 P형 디바이스와 N형 디바이스 사이에서 유전체 벽을 도입함으로써 실현되며, 여기서 P형 디바이스와 N형 디바이스 사이의 간격은 개재 유전체 벽의 폭과 실질적으로 동일하다. 그 결과, 포크시트 트랜지스터는 N형 디바이스와 P형 디바이스 사이에 훨씬 더 빽빽한 간격을 제공하여, 강화된 면적 및 성능 확장성을 가져다 준다.
본원에서 제시된 디바이스들은 또한 반도체 채널층들에 배치된 채널 영역들을 갖는 실시예들을 포함한다. 다양한 실시예들에서, 반도체 채널층들은 나노시트 채널(들), 나노와이어 채널(들), 바 형상 채널(들), 및/또는 다른 적절한 채널 구성들을 포함할 수 있다. 본원에서 제시된 것은 단일의 인접한 게이트 구조물과 연관된 하나 이상의 채널 영역(예를 들어, 반도체 채널층)을 가질 수 있는 디바이스들의 실시예들이다. 그러나, 당업자 중 하나는 본 교시가 단일 채널(예를 들어, 단일 반도체 채널층) 또는 임의의 수의 채널들에 적용될 수 있다는 것을 인식할 것이다. 당업자는 본 개시의 양태들로부터 이점을 얻을 수 있는 반도체 디바이스들의 다른 예시들을 인식할 수 있다.
다양한 응용들에서, 하나 이상의 특정 멀티 게이트 트랜지스터의 문턱 전압(Vt)을 조정하는 것이 바람직할 수 있다. 문턱 전압의 변조는 멀티 게이트 트랜지스터의 플랫밴드 전압(flatband voltage; Vfb)을 변조하기 위해 일함수(work function; WF) 금속층을 사용함으로써 달성될 수 있다. 일반적으로, 그리고 본원에서 사용되는 바와 같이, WF 금속층은 게이트 유전체층 위에 형성될 수 있고, 멀티 게이트 디바이스의 게이트 전극에 대한 일함수 값을 설정하기 위해 사용되는 하나 이상의 층을 설명할 수 있다. 적어도 일부 기존 구현들에서는, 멀티 게이트 트랜지스터의 플랫밴드 전압을 변조하기 위해, TiN층, 또는 TiN을 포함하는 막 스택이 반도체 채널층 주위에 (예컨대, 반도체 채널층 주위에 형성된 게이트 유전체층 주위에) 형성될 수 있다. 이 방법은, 예를 들어, P형 멀티 게이트 트랜지스터들의 플랫밴드 전압을 변조하기 위해 사용될 수 있다. 단지 하나의 예시로서, P형 멀티 게이트 트랜지스터들은 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 디바이스들에서 풀업(pull-up) 트랜지스터로서 사용될 수 있으며, 여기서, 이러한 디바이스들의 문턱 전압(Vt)은 SRAM 디바이스 성능 및 신뢰성에 크게 영향을 미친다. 반도체 제조 공정들의 계속된 진전으로, (예컨대, P형 멀티 게이트 트랜지스터와 같은) 멀티 게이트 트랜지스터의 임의의 두 개의 인접한 반도체 채널층들 사이의 거리가 감소되어, 멀티 게이트 트랜지스터의 플랫밴드 전압을 조정하기 위해 인접한 반도체 채널층들 사이의 제한된 거리 내에 두꺼운 TiN 막 스택들을 삽입하는 것을 상당히 어렵게 한다.
본 개시의 실시예들은 종래기술에 비해 장점들을 제공하지만, 다른 실시예들이 상이한 장점들을 제공할 수 있다는 것과, 여기서는 모든 장점들을 반드시 논의할 필요는 없다는 것과, 모든 실시예들에 대해서 특별한 장점이 요구되는 것은 아니라는 것이 이해된다. 예를 들어, 본원에서 논의되는 실시예들은 (예컨대, GAA 트랜지스터들 또는 포크시트 트랜지스터들과 같은) 고도로 스케일링된 P형 트랜지스터들의 문턱 전압을 변조하기 위한 방법들 및 구조물들을 포함한다. 일부 예시들에서, 개시된 방법은 문턱 전압을 변조하기 위한 P형 금속 막 스택(PMS) 드라이브-인(drive-in) 공정을 제공한다. 예를 들어, 일부 실시예들에서 그리고 PMS 드라이브-인 공정의 제1 단계로서, PMS 층이 멀티 게이트 디바이스의 반도체 채널층을 둘러싸는 게이트 유전체층 위에 형성된다. PMS 막은, 다양한 경우들에서, Al, Ti, 및 N 중, 적어도 하나를 포함할 수 있다. PMS 층을 형성한 후, PMS 드라이브-인 공정의 제2 단계로서, Al, Ti, 및 N 중, 적어도 하나를 게이트 유전체층 내로(예컨대, 하이 K 층 내로) 확산시키게 함으로써, 멀티 게이트 디바이스의 문턱 전압(Vt)을 효과적으로 변조시키기 위해 어닐링 공정이 수행된다. 어닐링 공정을 수행한 후, 그리고 PMS 드라이브-인 공정의 제3 단계로서, PMS 층이 제거된다. 그 후, 디바이스 처리가 계속될 수 있다. 본 개시의 실시예들에 따르면, 이에 따라 PMS 드라이브-인 공정은, 멀티 게이트 트랜지스터의 예상 문턱 전압(Vt)을 획득하기 위해, (예컨대, P형 GAA 트랜지스터 또는 P형 포크시트 트랜지스터와 같은) 멀티 게이트 트랜지스터의 플랫밴드 전압을 조정하는데 사용될 수 있다. 또한, 어닐링 공정이 수행된 후에 PMS 층이 제거되기 때문에, (예를 들어, 인접한 반도체 채널층들 사이의 거리가 약 5~15㎚의 범위 내에 있는 경우와 같이) 인접한 반도체 채널층들 사이의 거리가 제한되는 상황에서도 PMS 드라이브-인 공정이 여전히 수행될 수 있다는 것을 유의하여야 한다. 또한, 본 개시의 실시예들은 주로 P형 트랜지스터들을 참조하여 논의될 수 있지만, 본원에서 개시되는 실시예들은 일부 경우들에서 N형 트랜지스터들에 적용될 수 있다는 것이 이해될 것임을 유의하여야 한다.
아래의 논의의 목적들을 위해, 도 1은 멀티 게이트 디바이스(100)의 단순화된 하향식 레이아웃 뷰를 제공한다. 다양한 실시예들에서, 멀티 게이트 디바이스(100)는 FinFET 디바이스, GAA 트랜지스터, 또는 다른 유형의 멀티 게이트 디바이스를 포함할 수 있다. 멀티 게이트 디바이스(100)는 기판으로부터 연장되는 복수의 핀 엘리먼트들(104), 핀 엘리먼트들(104) 위에 그리고 그 주위에 배치된 게이트 구조물(108), 및 게이트 구조물(108)의 어느 한 측 상에 있고 이에 인접해 있는 소스/드레인 영역들에서 형성된 소스/드레인 피처들(105, 107)을 포함할 수 있으며, 소스/드레인 피처들(105, 107)은 핀들(104) 내에, 핀들(104) 상에, 및/또는 핀들(104)을 둘러싸도록 형성된다. (예를 들어, 멀티 게이트 디바이스(100)가 GAA 트랜지스터를 포함할 때) 복수의 반도체 채널층들을 포함할 수 있는, 멀티 게이트 디바이스(100)의 채널 영역이 도 1의 AA' 섹션에 의해 정의된 평면에 실질적으로 평행한 평면을 따라, 게이트 구조물(108) 아래의 핀들(104) 내에 배치된다. 일부 실시예들에서, 측벽 스페이서들이 또한 게이트 구조물(108)의 측벽들 상에 형성될 수 있다.
도 2를 참조하면, 다양한 실시예들에 따른, 반도체 디바이스(300)(예를 들어, 멀티 게이트 디바이스를 포함함)의 제조를 포함하는 반도체 제조의 방법(200)이 예시된다. 방법(200)은 초기에 GAA 트랜지스터들의 제조를 참조하여 아래에서 논의된다. 그러나, 방법(200)의 양태들은 본 개시의 범위로부터 벗어나지 않으면서, 포크시트 트랜지스터와 같은 다른 유형의 멀티 게이트 디바이스들에, 또는 멀티 게이트 디바이스들에 의해 구현되는 다른 유형의 디바이스들에 동일하게 적용될 수 있다는 것을 이해할 것이다. 특히, 포크시트 트랜지스터 구현들에 관한 본 개시의 실시예들이 도 18 내지 도 33 및 대응하는 반도체 디바이스들(1800, 1900)과 관련하여 아래에서 더 상세히 논의된다. 그러나, GAA 트랜지스터 구현과 관련하여, 방법(200)은 초기에 도 3 내지 도 17을 참조하여 논의되는데, 이 도면들은 도 1의 BB' 섹션에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 (예를 들어, 게이트 구조물(108)의 방향을 따른) 반도체 디바이스(300)의 실시예의 단면도들을 제공한다. 일부 실시예들에서, 방법(200)은 도 1을 참조하여 위에서 설명된, 멀티 게이트 디바이스(100)를 제조하는 데 사용될 수 있다. 따라서, 멀티 게이트 디바이스(100)를 참조하여 위에서 논의된 하나 이상의 양태는 방법(200)에도 적용될 수 있다. 방법(200)은 상보적 금속 산화물 반도체(CMOS) 기술 공정 흐름의 특징들을 갖는 단계들을 포함하며, 따라서 여기서는 단지 간략하게 설명될 뿐이라는 것을 이해한다. 또한, 방법(200) 전에, 후에, 및/또는 방법(200) 동안에 추가적인 단계들이 수행될 수 있다.
일부 실시예들에서, 반도체 디바이스(300) 및 반도체 디바이스(1900)(아래에서 더 논의됨)는 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 저항기, 커패시터, 인덕터, 다이오드, 퓨즈 및/또는 다른 로직 회로 등과 같은 다른 유형의 디바이스들과 같은 다양한 다른 디바이스들 및 피처들을 포함할 수 있되, 이는 본 개시의 발명적 개념들의 더 나은 이해를 위해 단순화되었다는 것을 또한 유의한다. 일부 실시예들에서, 반도체 디바이스(300) 및 반도체 디바이스(1900)는 상호연결될 수 있는 복수의 반도체 디바이스들(예컨대, 트랜지스터들)을 포함한다. 또한, 도면들을 참조하여 주어진 임의의 설명들을 포함하는 방법(200)의 공정 단계들은 단지 예시적인 것일 뿐이며, 후속하는 청구항들에서 구체적으로 기재된 것을 넘어서는 것이 제한되도록 의도된 것은 아님을 유의하여야 한다.
방법(200)은 부분적으로 제조된 디바이스를 포함하는 기판이 제공되는 블록(202)에서 시작한다. 도 3의 예시를 참조하면, 블록(202)의 실시예에서, 부분적으로 제조된 디바이스(300)가 제공된다. 디바이스(300)가 기판 상에 형성된다. 일부 실시예들에서, 기판은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판은 반도체 기판 상에 형성된 도전층 또는 절연층을 비롯한, 다양한 층들을 포함할 수 있다. 기판은 당 업계에 공지된 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 기판은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체들을 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 기판은, 선택적으로, 에피택셜층(epi층)을 포함할 수 있고, 성능 강화를 위해 스트레이닝(strained)될 수 있고, 실리콘 온 절연체(silicon-on-insulator; SOI) 구조물을 포함할 수 있으며, 및/또는 다른 적절한 강화 피처들을 가질 수 있다.
도 3에서 도시된 바와 같이, 디바이스(300)는 P형 디바이스 영역(304)에 형성된 P형 디바이스(300A) 및 N형 디바이스 영역(308)에 형성된 N형 디바이스(300B)를 포함한다. 본 예시에서, P형 디바이스 영역(304) 및 N형 디바이스 영역(308)은 서로 인접한 것으로 예시된다. 그러나, P형 디바이스 영역(304)과 N형 디바이스 영역(308) 각각은 반드시 서로 직접 인접하는 것은 아니면서, 기판의 상이한 영역들에서 형성될 수 있다는 것을 이해할 것이다. 다양한 실시예들에서, P형 디바이스(300A)와 N형 디바이스(300B) 각각은 반도체 채널층들에 배치된 복수의 채널들을 갖는 부분적으로 제조된 GAA 트랜지스터를 포함한다. 구체적으로, 일부 예시들에서, P형 디바이스(300A)는 기판으로부터 연장되는 핀(302)을 포함하고, N형 디바이스(300B)는 기판으로부터 연장되는 핀(306)을 포함한다. 일부 경우들에서, 핀(302)을 핀(306)으로부터 또는 다른 이웃하는 핀들로부터 격리시키기 위해 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처들(307)이 형성될 수 있다. 일부 실시예들에서, 핀들(302, 306) 각각은 기판 부분(310)(기판으로부터 형성됨) 및 복수의 에피택셜층들(312)을 포함할 수 있으며, 에피택셜층들(312)은 반도체 채널층들을 포함한다. 실시예에서, 에피택셜층들(312)은 실리콘(Si)을 포함한다.
다양한 실시예들에서, 에피택셜층들(312)은 GAA 트랜지스터의 채널 영역을 형성할 수 있고, 채널 영역은 P형 디바이스(300A)와 N형 디바이스(300B) 각각에 대해, 각각의 소스/드레인 영역들 사이에 배치된다. 예를 들어, 위에서 언급된 바와 같이, 에피택셜층들(312)을 GAA 트랜지스터의 채널 영역을 형성하기 위해 사용되는 반도체 채널층들이라고 칭할 수 있다. 다양한 실시예들에서, 반도체 채널층들(예컨대, 층들(312) 또는 이들의 부분들)은 나노시트 채널(들), 나노와이어 채널(들), 바형 채널(들), 및/또는 다른 적절한 채널 구성들을 포함할 수 있다. 일부 실시예들에서, 반도체 채널층들은 또한 GAA 트랜지스터의 소스/드레인 피처들의 일부분들을 형성하기 위해 사용될 수 있다.
핀들(302, 306)이 에피택셜층(312)의 세 개의 층들을 포함하는 것으로서 예시되어 있지만, 이는 단지 예시적인 목적을 위한 것일 뿐이며 청구항들에서 구체적으로 기재된 것을 넘어서는 것이 제한되도록 의도된 것은 아님을 유념한다. 임의의 수의 에피택셜층들이 형성될 수 있고, 예를 들어, 에피택셜층들의 수는 GAA 트랜지스터에 대한 원하는 수의 반도체 채널층들에 의존한다는 것을 알 수 있다. 일부 실시예들에서, 에피택셜층들(312)의 수, 및 이에 따라 반도체 채널층들의 수는 3개와 10개 사이이다. 일부 실시예들에서, 에피택셜층들(312)(반도체 채널층들)은 각각 약 5~15㎚의 범위의 두께('T')를 갖고, 인접한 에피택셜층들(312)(반도체 채널층들) 사이의 간격('S')은 약 5~8㎚의 범위 내에 있다. 위에서 언급된 바와 같이, 에피택셜층들(312)은 후속적으로 형성되는 멀티 게이트 디바이스(예컨대, GAA 트랜지스터)에 대한 채널 영역(들)으로서 기능할 수 있고, 그 두께 및 인접한 에피택셜층들(312) 사이의 간격은 적어도 부분적으로 디바이스 성능 고려사항에 기초하여 선택될 수 있다.
다양한 실시예들에서, 핀들(302, 306) 및 이들 각각의 반도체 채널층들(에피택셜층(312))은 제2 조성의 층들에 의해 인터포즈된(interposed) 제1 조성의 층들의 에피택셜층 스택을 성장시킴으로써 형성될 수 있다. 제1 조성의 층들은 반도체 채널층들(Si를 포함할 수 있는 에피택셜층(312))을 포함할 수 있고, 제2 조성의 층들은 (예컨대, SiGe 더미층들과 같은) 더미층들을 포함할 수 있다. 일부 실시예들에서, 에피택셜층 스택의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy; MBE) 공정, 화학적 기상 퇴적(chemical vapor deposition; CVD) 공정, 금속유기 화학적 기상 퇴적(metalorganic chemical vapor deposition; MOCVD) 공정, 기타 적절한 에피택셜 성장 공정, 또는 이들의 조합에 의해 달성된다.
그 후, 채널층 릴리즈(release) 공정이 수행될 수 있고, 여기서, 디바이스(300)의 채널 영역들 내의 더미층들(예를 들어, SiGe 더미층들)은 (예를 들어, 선택적 에칭 공정을 사용하여) 선택적으로 제거될 수 있는 한편, 반도체 채널층들(에피택셜층들(312))은 에칭되지 않은 채로 남는다. 일부 예시들에서, 더미층들(예를 들어, SiGe 더미층들)의 선택적 제거는 (예를 들어, 반도체 채널층들이 더미층들로부터 릴리즈되기 때문에) 채널층 릴리즈 공정이라고 지칭될 수 있다. 일부 실시예들에서, 선택적 에칭 공정은 선택적 습식 에칭 공정을 포함할 수 있다. 일부 경우들에서, 선택적 습식 에칭은 암모니아 및/또는 오존을 포함한다. 단지 하나의 예시로서, 선택적 습식 에칭 공정은 테트라-메틸 암모늄 수산화물(TMAH)을 포함한다. 일부 실시예들에서, 선택적 에칭 공정은 일본 동경의 Tokyo Electron Limited로부터 입수가능한 CERTAS® 가스 화학적 에칭 시스템을 사용하여 수행되는 건식, 무플라즈마(plasma-free) 에칭 공정을 포함할 수 있다.
더미층들(SiGe 더미층들)의 선택적 제거의 결과로서, 디바이스(300)의 채널 영역 내의 인접한 반도체 채널층들(에피택셜층들(312)) 사이에 간격들이 형성된다는 점에 유의한다. 예시로서, 간격들은 게이트 구조물의 하나 이상의 층이 형성될 에피택셜층들(312)의 표면들을 노출시키는 역할을 할 수 있다. 예를 들어, 아래에서 더 상세히 설명되는 바와 같이, 게이트 구조물들의 부분들(예를 들어, 계면층, 하이 K 유전체층, 및 하나 이상의 금속 전극층을 갖는 금속 게이트 스택을 포함함)이 인접한 반도체 채널층들(에피택셜층들(312)) 사이의 간격들 내에 형성될 것이다. 일부 실시예들에서, 더미층들(SiGe 더미층들)을 제거한 후, 그리고 게이트 구조물들의 부분들을 형성하기 전에, 반도체 채널층들의 원하는 치수 및/또는 원하는 형상(예컨대, 원통형 형상(예컨대, 나노와이어), 직사각형 형상(예컨대, 나노바), 시트 형상(예컨대, 나노시트) 등)을 달성하기 위해 반도체 채널층들(예컨대, 에피택셜층들(312))의 프로파일을 수정하기 위해 시트 트리밍(trim) 공정(예컨대, 에칭 공정)이 수행될 수 있다.
방법(200)은 계면층(interfacial layer; IL) 및 제1 하이 K(HK) 유전체층이 형성되는 블록(204)으로 진행한다. 도 3과 도 4의 예시들을 참조하면, 블록(204)의 실시예에서, P형 디바이스(300A)와 N형 디바이스(300B) 각각의 채널 영역 내의 에피택셜층들(312)을 감싸는(둘러싸는) 것을 포함하여, 계면층(IL)(314)이 에피택셜층(312)(반도체 채널층) 및 기판 부분(310)의 노출된 표면들 상에 형성된다. 블록(204)의 추가적인 실시예에서, 그리고 도 4와 도 5의 예시들을 참조하여, 그런 후 에피택셜층들(312)의 표면들 상에 형성된 IL(314)을 감싸는(둘러싸는) 것을 포함하여, IL(314) 위에 제1 하이 K 유전체층(316)이 형성된다. 다양한 실시예들에서, IL(314) 및 제1 하이 K 유전체층(316)은 P형 디바이스(300A) 및 N형 디바이스(300B) 각각에 대한 게이트 구조물의 게이트 유전체 또는 게이트 유전체의 적어도 일부를 집합적으로 정의할 수 있다. 일부 실시예들에서, IL(314)은 약 0.5~1.5㎚의 두께를 갖고, 제1 하이 K 유전체층(316)은 약 0.5~1.5㎚의 두께를 갖는다. 본원에서 사용되고 설명되는, 하이 k 게이트 유전체들은, 예컨대 열 실리콘 산화물의 유전상수보다 큰 고유전상수(~3.9)를 갖는 유전체 물질을 포함한다.
일부 실시예들에서, IL(314)은 실리콘 산화물(SiO2), HfSiO, 또는 실리콘 산질화물(SiON)과 같은 유전체 물질을 포함할 수 있다. 일부 예시들에서, 제1 하이 K 유전체층(316)은 하프늄 이산화물(HfO2), 또는 더 일반적으로 하프늄 산화물(HfOx)을 포함할 수 있다. 대안적으로, 제1 하이 K 유전체층(316)은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, La2O3, Si3N4, 산질화물들(SiON), 이들의 조합, 또는 다른 적절한 물질과 같은, 다른 하이 k 유전체들을 포함할 수 있다. 다양한 실시예들에서, 게이트 유전체는 열 산화, ALD, 물리적 증착(physical vapor deposition; PVD), 펄스형 레이저 퇴적(pulsed laser deposition; PLD), CVD, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다.
방법(200)은 제1 마스크층이 형성되는 블록(206)으로 진행한다. 도 5와 도 6의 예시를 참조하면, 블록(206)의 실시예에서, P형 디바이스 영역(304) 내의 P형 디바이스(300A)가 패터닝된 제1 마스크층(602)에 의해 보호되어 남는 동안, N형 디바이스 영역(308) 내의 N형 디바이스(300B)를 노출시키는 개구부를 갖는 패터닝된 제1 마스크층(602)을 형성하도록 제1 마스크층이 퇴적되고 패터닝될 수 있다. 다양한 실시예들에서, 패터닝된 제1 마스크층(602)은 포토레지스트(레지스트)층, 반사 방지 코팅, 하드 마스크층(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적절한 하드 마스크층), 또는 이들의 조합을 포함할 수 있다. 일부 경우들에서, 패터닝된 제1 마스크층(602)은 삼층 포토레지스트의 제1 층이다. 하나의 예시에서, 패터닝된 제1 마스크층(602)은, 패터닝된 제1 마스크층(602)이 패터닝된 하부 반사 방지 코팅(BARC) 층 및 패터닝된 BARC 층 위에 형성된 패터닝된 레지스트층을 포함하도록, 디바이스(300) 위에 형성된 BARC 층 및 BARC 층 위에 형성된 레지스트층을 포함할 수 있다. 일부 경우들에서, 레지스트층만이 사용되는 경우, 패터닝된 제1 마스크층(602)을 형성하기 위해 퇴적된 레지스트층이 (예컨대, 레지스트층의 노광 및 현상에 의해) 패터닝될 수 있다. 대안적으로, BARC 층(및/또는 하드 마스크층)이 사용되는 경우, 패턴이 (예를 들어, 노광 및 현상에 의해) 레지스트층 내에 초기에 형성될 수 있고, 그 후, 패터닝된 제1 마스크층(602)을 형성하기 위해, 패턴은, 예를 들어, 에칭에 의해, 아래의 BARC 층(및/또는 하드 마스크층)에 전사될 수 있다.
방법(200)은 제1 드라이브-인 공정이 수행되고, 제2 마스크층이 형성되는 블록(208)으로 진행한다. 도 6과 도 7의 예시를 참조하면, 블록(208)의 실시예에서, 초기에, 패터닝된 제1 마스크층(602)에 의해 노출된 N형 디바이스 영역(308) 내의 N형 디바이스(300B)의 제1 하이 K 유전체층(316) 위에 Vt 시프팅 물질이 형성될 수 있다. 실시예에서, Vt 시프팅 물질은 란타늄(La)과 같은 금속 또는 (예를 들어, La2O3과 같은) La 산화물과 같은 금속 산화물을 포함한다. Vt 시프팅 물질의 형성 후, 어닐링 공정이, 예를 들어 약 600℃ 내지 약 850℃ 사이의 온도에서 수행될 수 있다. 어닐링 공정으로 인해, (예컨대, 란타늄과 같은) Vt 시프팅 물질로부터의 원자들이 하이 K 게이트 유전체층(316) 내로 (그리고 일부 경우들에서 IL(314) 내로) (예컨대, 확산에 의해) 밀려 들어가서(drive) Vfb 변조된 하이 K 유전체층(316A)을 제공한다. 하이 K 게이트 유전체층(316)이 하프늄 산화물(HfOx)을 포함할 때, 하나의 예시로서, Vfb 변조된 하이 K 유전체층(316A)은 하프늄 란타늄 산화물(HfLaOx)을 포함할 수 있다. 일부 실시예들에서, 확산된 원자들(예컨대, La 원자들)은 하이 K 게이트 유전체층(316) 및 아래의 IL(314)의 계면에서 다이폴(dipole)들을 형성할 수 있다. 다이폴들은 일함수(WF)의 변화 및 이에 따라 N형 디바이스(300B)의 문턱 전압(Vt)의 변화를 야기할 수 있다. 여기서 란타늄이 Vt 시프팅 물질의 예시로서 사용되지만, 이트륨(Y) 및 스트론튬(Sr)과 같은 다른 적합한 금속들이 대안적으로 Vt 시프팅 다이폴들을 형성하기 위해 사용될 수 있다. 일부 예시들에서, 어닐링 공정(또는 드라이브-인 공정)을 수행한 후, N형 디바이스(300B)의 Vfb 변조된 하이 K 유전체층(316A) 위에 배치된 Vt 시프팅 물질의 남은 부분들은, 예를 들어, 적절한 에칭 공정(예를 들어, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다.
블록(208)의 추가적인 실시예에서, 그리고 Vfb 변조된 하이 K 유전체층(316A)을 제공하기 위해 드라이브-인 공정을 수행한 후, 제2 마스크층이 형성된다. 여전히 도 6과 도 7의 예시를 참조하면, 제2 마스크층(702)이 N형 디바이스(300B) 위에 퇴적될 수 있고, 이제 Vfb 변조된 하이 K 유전체층(316A)을 갖는다. 제2 마스크층(702)은 패터닝된 제1 마스크층(602)에 의해 제공되는 개구부 내의 N형 디바이스 영역(308)에 퇴적될 수 있다. 다양한 실시예들에서, 제2 마스크층(702)은 제1 마스크층(602)과 동일한 물질을 포함할 수 있다. 그러나, 일부 예시들에서, 제2 마스크층(702) 및 제1 마스크층(602)은 상이한 물질들을 포함할 수 있다. 일부 경우들에서, 제2 마스크층(702)은 포토레지스트(레지스트)층, 반사 방지 코팅, 하드 마스크층(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적절한 하드 마스크층), 또는 이들의 조합을 포함할 수 있다. 일부 경우들에서, 제2 마스크층(702)은 삼층 포토레지스트의 제2 층(또는 중간층)이다.
방법(200)은 제1 및 제2 마스크층들이 제거되는 블록(210)으로 진행한다. 도 7과 도 8의 예시를 참조하면, 블록(210)의 실시예에서, 패터닝된 제1 마스크층(602) 및 제2 마스크층(702)은 예를 들어, 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 그 결과, P형 디바이스 영역(304) 내의 반도체 채널층들(에피택셜층들(312)) 위에 형성된 제1 하이 K 유전체층(316)이 노출되고, N형 디바이스 영역(308) 내의 반도체 채널층들(에피택셜층들(312) 위에 형성된 Vfb 변조된 하이 K 유전체층(316A)이 노출된다. 위에서 설명된 바와 같은 제2 마스크층(702)의 형성 및 후속 제거는 상이한 이유들로 수행될 수 있고, 일부 경우들에서는, 방법(200) 내에서 상이한 순서로 수행될 수 있다. 예를 들어, 일부 경우들에서, (예를 들어, N형 디바이스(300B)의 것과 같은) 디바이스(300)의 원하지 않는 산화를 방지하기 위해 제2 마스크층(702)이 형성될 수 있다. 다른 실시예에서, 제1 및 제2 마스크층들(602, 702)의 후속적인 동시적 제거가 균일한 방식으로 그리고 아래에 있는 제1 하이 K 유전체층(316), Vfb 변조된 하이 K 유전체층(316A), 또는 에피택셜층들(312)의 열화 없이 수행될 수 있도록 제2 마스크층(702)이 형성될 수 있다. 이는 제1 및 제2 마스크층들(602, 702)이 유사한 에칭률들을 갖는 동일하거나 유사한 물질을 사용하여 형성될 때 특히 유용할 수 있다. 다른 예시에서, 제2 마스크층(702)은 제1 및 제2 마스크층들(602, 702)의 제거 전에 Vfb 변조된 하이 K 유전체층(316A)의 표면에서 댕글링(dangling) 본드를 패시베이팅하는 역할을 할 수 있다. 또 다른 예시에서, 블록(208)에서, Vt 시프팅 물질은 N형 디바이스(300B)의 제1 하이 K 유전체층(316) 위에 형성될 수 있고, 제2 마스크층(702)은, Vfb 변조된 하이 K 유전체층(316A)을 제공하기 위해 드라이브-인 공정을 수행하기 전에, Vt 시프팅 물질 위에 형성될 수 있다. 그 후, Vfb 변조된 하이 K 유전체층(316A)을 제공하기 위해 어닐링 공정(드라이브-인 공정)이 수행될 수 있다. 그 후, 블록(210)의 실시예에서, P형 디바이스 영역(304) 내의 반도체 채널층들(에피택셜층들(312)) 위에 형성된 제1 하이 K 유전체층(316) 및 N형 디바이스 영역(308) 내의 반도체 채널층들(에피택셜층들(312)) 위에 형성된 Vfb 변조된 하이 K 유전체층(316A)을 노출시키도록, 패터닝된 제1 마스크층(602), 제2 마스크층(702), 및 Vt 시프팅 물질의 남은 부분들이, 예를 들어, 적절한 에칭 공정(예를 들어, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다.
방법(200)은 제3 마스크층이 형성되는 블록(212)으로 진행한다. 도 8과 도 9의 예시를 참조하면, 블록(212)의 실시예에서, N형 디바이스 영역(308) 내의 N형 디바이스(300B)가 패터닝된 제3 마스크층(902)에 의해 보호되어 남는 동안, P형 디바이스 영역(304) 내의 P형 디바이스(300A)를 노출시키는 개구부를 갖는 패터닝된 제3 마스크층(902)을 형성하도록 제3 마스크층이 퇴적되고 패터닝될 수 있다. 다양한 실시예들에서, 패터닝된 제3 마스크층(902)은 포토레지스트(레지스트)층, 반사 방지 코팅, 하드 마스크층(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적절한 하드 마스크층), 또는 이들의 조합을 포함할 수 있다. 일부 경우들에서, 패터닝된 제3 마스크층(902)은 삼층 포토레지스트의 제1 층이다. 하나의 예시에서, 패터닝된 제3 마스크층(902)은, 패터닝된 제3 마스크층(902)이 패터닝된 BARC 층 및 패터닝된 BARC 층 위에 형성된 패터닝된 레지스트층을 포함하도록, 디바이스(300) 위에 형성된 BARC 층 및 BARC 층 위에 형성된 레지스트층을 포함할 수 있다. 일부 경우들에서, 레지스트층만이 사용되는 경우, 패터닝된 제3 마스크층(902)을 형성하기 위해 퇴적된 레지스트층이 (예컨대, 레지스트층의 노광 및 현상에 의해) 패터닝될 수 있다. 대안적으로, BARC 층(및/또는 하드 마스크층)이 사용되는 경우, 패턴이 (예를 들어, 노광 및 현상에 의해) 레지스트층 내에 초기에 형성될 수 있고, 그 후, 패터닝된 제3 마스크층(902)을 형성하기 위해, 패턴은, 예를 들어, 에칭에 의해, 아래의 BARC 층(및/또는 하드 마스크층)에 전사될 수 있다.
방법(200)은 제2 드라이브-인 공정이 수행되고, 제4 마스크층이 형성되는 블록(214)으로 진행한다. 도 9와 도 10의 예시를 참조하면, 블록(214)의 실시예에서, 초기에, 패터닝된 제3 마스크층(902)에 의해 노출된 P형 디바이스 영역(304) 내의 P형 디바이스(300A)의 제1 하이 K 유전체층(316) 위에 P형 금속 막 스택(P-type metal film stack; PMS)이 형성될 수 있다. 실시예에서, PMS는 Al, Ti, 또는 N 중, 적어도 하나를 포함한다. 예를 들어, 도 9a 및 도 9b는 PMS의 형성 전과 후의 예시적인 반도체 채널층(에피택셜층(312))을 예시한다. 예시된 실시예에서, PMS(904)가 제1 하이 K 유전체층(316) 위에 형성된다. PMS(904)는 제1 하이 K 유전체층(316) 위에 형성된 제1 PMS 층(906), 제1 PMS 층(906) 위에 형성된 제2 PMS 층(908), 및 제2 PMS 층(908) 위에 형성된 제3 PMS 층(910)을 포함하는 복수의 층들을 포함할 수 있다. 다양한 실시예들에서, 제1 PMS 층(906), 제2 PMS 층(908), 및 제3 PMS 층(910) 중 하나 이상은 (예컨대, AlN, TiAlN, 또는 다른 적절한 조성과 같은) Al, Ti, 또는 N을 포함한다. 단지 하나의 예시로서, 제1 PMS 층(906)은 약 1~5옹스트롬의 두께를 갖는 AlN 층을 포함할 수 있고, 제2 PMS 층(908)은 약 3~15옹스트롬의 두께를 갖는 TiAlN 층을 포함할 수 있고, 제3 PMS 층(910)은 약 10~30옹스트롬의 두께를 갖는 AlN 층을 포함할 수 있다. 따라서, 일부 경우들에서, 제2 PMS 층(908)은 제1 PMS 층(906)보다 더 큰 두께를 갖고, 제3 PMS 층(910)은 제2 PMS 층(908)보다 더 큰 두께를 갖는다. 위의 예시는 제한적인 것으로 의도되지 않으며, 제1, 제2, 및 제3 PMS 층들(906, 908, 910) 각각은 상이한 조성들을 가질 수 있다는 것과, PMS(904)는 세 개보다 많거나 적은 수의 PMS 층들을 포함할 수 있다는 것을 이해할 것이다.
PMS(904)와 같은 PMS의 형성 후에, 어닐링 공정은, 예를 들어, 약 850℃ 내지 약 1,500℃ 사이의 온도에서 그리고 약 1~300㎳의 범위의 시간 동안 수행될 수 있다. 어닐링 공정으로 인해, PMS로부터의 원자들이 하이 K 게이트 유전체층(316) 내로 (그리고 일부 경우들에서 IL(314) 내로) (예컨대, 확산에 의해) 밀려 들어가서 Vfb 변조된 하이 K 유전체층(316B)을 제공한다. PMS의 특정 조성에 따라, PMS로부터 하이 K 게이트 유전체층(316) 내로 확산되는 원자들은 Al, Ti, 및 N 중, 하나 이상을 포함할 수 있다. 일부 예시들에서, 어닐링 공정은 급속 열 어닐링(rapid thermal anneal; RTA) 공정을 포함하며, 이것은 Al, Ti, 및 N 중, 하나 이상의 확산을 야기시킨다. 하이 K 게이트 유전체층(316)이 하프늄 산화물(HfOx)을 포함할 때, 단지 일례로서, Vfb 변조된 하이 K 유전체층(316B)은 HfTiAlNOx을 포함할 수 있다. 일부 실시예들에서, 확산된 원자들(예를 들어, Al, Ti, 및 N 원자들 중, 하나 이상)은 일함수(WF)의 변화 및 이에 따라 P형 디바이스(300A)의 문턱 전압(Vt)의 변화를 야기할 수 있다. 일부 예시들에서, 어닐링 공정(또는 드라이브-인 공정)을 수행한 후, P형 디바이스(300A)의 Vfb 변조된 하이 K 유전체층(316B) 위에 배치된 PMS의 남은 부분들은, 예를 들어, 적절한 에칭 공정(예를 들어, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 본 개시의 실시예들에 따르면, 이에 따라 (블록(214)의) PMS 드라이브-인 공정은, 멀티 게이트 트랜지스터의 예상 문턱 전압(Vt)을 획득하기 위해, GAA 트랜지스터를 포함할 수 있는, P형 디바이스(300A)의 플랫밴드 전압을 조정하는데 사용될 수 있다. 또한, 어닐링 공정이 수행된 후에 PMS 층이 제거되기 때문에, (예를 들어, 인접한 에피택셜층들(312) 사이의 거리가 약 5~15㎚의 범위 내에 있는 경우와 같이) 인접한 반도체 채널층들(인접한 에피택셜층들(312)) 사이의 거리가 제한되는 상황에서도 개시된 PMS 드라이브-인 공정이 여전히 수행될 수 있다는 것을 유의하여야 한다.
블록(214)의 추가적인 실시예에서, 그리고 Vfb 변조된 하이 K 유전체층(316B)을 제공하기 위해 PMS 드라이브-인 공정을 수행한 후, 제4 마스크층이 형성된다. 여전히 도 9와 도 10의 예시를 참조하면, 제4 마스크층(1002)이 P형 디바이스(300A) 위에 퇴적될 수 있고, 이제 Vfb 변조된 하이 K 유전체층(316B)을 갖는다. 제4 마스크층(1002)은 패터닝된 제3 마스크층(902)에 의해 제공되는 개구부 내의 P형 디바이스 영역(304)에 퇴적될 수 있다. 다양한 실시예들에서, 제4 마스크층(1002)은 제3 마스크층(902)과 동일한 물질을 포함할 수 있다. 그러나, 일부 예시들에서, 제4 마스크층(1002) 및 제3 마스크층(902)은 상이한 물질들을 포함할 수 있다. 일부 경우들에서, 제4 마스크층(1002)은 포토레지스트(레지스트)층, 반사 방지 코팅, 하드 마스크층(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적절한 하드 마스크층), 또는 이들의 조합을 포함할 수 있다. 일부 경우들에서, 제4 마스크층(1002)은 삼층 포토레지스트의 제2 층(또는 중간층)이다.
방법(200)은 제3 및 제4 마스크층들이 제거되는 블록(216)으로 진행한다. 도 10과 도 11의 예시를 참조하면, 블록(216)의 실시예에서, 패터닝된 제3 마스크층(902) 및 제4 마스크층(1002)은 예를 들어, 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 그 결과, P형 디바이스 영역(304) 내의 반도체 채널층들(에피택셜층들(312)) 위에 형성된 Vfb 변조된 하이 K 유전체층(316B)이 노출되고, N형 디바이스 영역(308) 내의 반도체 채널층들(에피택셜층들(312) 위에 이전에 형성된 Vfb 변조된 하이 K 유전체층(316A)이 노출된다. 위에서 설명된 바와 같은 제4 마스크층(1002)의 형성 및 후속 제거는 상이한 이유들로 수행될 수 있고, 일부 경우들에서는, 방법(200) 내에서 상이한 순서로 수행될 수 있다. 예를 들어, 일부 경우들에서, (예를 들어, P형 디바이스(300A)의 것과 같은) 디바이스(300)의 원하지 않는 산화를 방지하기 위해 제4 마스크층(1002)이 형성될 수 있다. 다른 실시예에서, 제3 및 제4 마스크층들(902, 1002)의 후속적인 동시적 제거가 균일한 방식으로 그리고 아래에 있는 Vfb 변조된 하이 K 유전체층(316B), Vfb 변조된 하이 K 유전체층(316A), 또는 에피택셜층들(312)의 열화 없이 수행될 수 있도록 제4 마스크층(1002)이 형성될 수 있다. 이는 제3 및 제4 마스크층들(902, 1002)이 유사한 에칭률들을 갖는 동일하거나 유사한 물질을 사용하여 형성될 때 특히 유용할 수 있다. 다른 예시에서, 제4 마스크층(1002)은 제3 및 제4 마스크층들(902, 1002)의 제거 전에 Vfb 변조된 하이 K 유전체층(316B)의 표면에서 댕글링(dangling) 본드를 패시베이팅하는 역할을 할 수 있다. 또 다른 예시에서, 블록(214)에서, PMS는 P형 디바이스(300A)의 제1 하이 K 유전체층(316) 위에 형성될 수 있고, 제4 마스크층(1002)은, Vfb 변조된 하이 K 유전체층(316B)을 제공하기 위해 드라이브-인 공정을 수행하기 전에, PMS 위에 형성될 수 있다. 그 후, Vfb 변조된 하이 K 유전체층(316B)을 제공하기 위해 어닐링 공정(드라이브-인 공정)이 수행될 수 있다. 그 후, 블록(216)의 실시예에서, P형 디바이스 영역(304) 내의 반도체 채널층들(에피택셜층들(312)) 위에 형성된 Vfb 변조된 하이 K 유전체층(316B) 및 N형 디바이스 영역(308) 내의 반도체 채널층들(에피택셜층들(312)) 위에 형성된 Vfb 변조된 하이 K 유전체층(316A)을 노출시키도록, 패터닝된 제3 마스크층(902), 제4 마스크층(1002), 및 PMS의 남은 부분들이, 예를 들어, 적절한 에칭 공정(예를 들어, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다.
방법(200)은 제2 하이 K(HK) 유전체층이 형성되는 블록(218)으로 진행한다. 도 11과 도 12의 예시들을 참조하면, 블록(218)의 실시예에서, P형 디바이스 영역(304) 내의 반도체 채널층들(에피택셜층들(312)) 위에 배치된 Vfb 변조된 하이 K 유전체층(316B)을 감싸는(둘러싸는) 것을 포함하여, 제2 하이 K 유전체층(1202)이 Vfb 변조된 하이 K 유전체층(316B)의 노출된 표면들 상에 형성된다. N형 디바이스 영역(308) 내의 반도체 채널층들(에피택셜층들(312)) 위에 배치된 Vfb 변조된 하이 K 유전체층(316A)을 감싸는(둘러싸는) 것을 포함하여, 제2 하이 K 유전체층(1202)은 또한 Vfb 변조된 하이 K 유전체층(316A)의 노출된 표면들 상에 동시에 형성된다. 다양한 실시예들에서, IL(314), Vfb 변조된 하이 K 유전체층(316B), 및 제2 하이 K 유전체층(1202)은 P형 디바이스(300A)를 위한 게이트 구조물의 게이트 유전체를 집합적으로 정의할 수 있다. 마찬가지로, IL(314), Vfb 변조된 하이 K 유전체층(316A), 및 제2 하이 K 유전체층(1202)은 N형 디바이스(300B)를 위한 게이트 구조물의 게이트 유전체를 집합적으로 정의할 수 있다. 일부 실시예들에서, 제2 하이 k 유전체층(1202)은 약 0.5~1.5㎚의 두께를 갖는다. 일부 실시예들에서, 그리고 제1 하이 K 유전체층(316)과 마찬가지로, 제2 하이 K 유전체층(1202)은 하프늄 이산화물(HfO2), 또는 보다 일반적으로 하프늄 산화물(HfOx)을 포함할 수 있다. 대안적으로, 제2 하이 K 유전체층(1202)은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, La2O3, Si3N4, 산질화물들(SiON), 이들의 조합, 또는 다른 적절한 물질과 같은, 다른 하이 k 유전체들을 포함할 수 있다. 다양한 실시예들에서, 게이트 유전체는 열 산화, ALD, 물리적 증착(physical vapor deposition; PVD), 펄스형 레이저 퇴적(pulsed laser deposition; PLD), CVD, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다.
방법(200)은 캡핑층들이 형성되고 어닐링 공정이 수행되는 블록(220)으로 진행한다. 도 12와 도 13의 예시들을 참조하면, 블록(220)의 실시예에서, 제1 캡핑층(1302)이, P형 디바이스 영역(304) 및 N형 디바이스 영역(308) 둘 다 위를 포함하여, 디바이스(300) 위에 컨포멀하게 퇴적된다. 특히, 제1 캡핑층(1302)은 P형 디바이스 영역(304) 및 N형 디바이스 영역(308) 각각에 형성된 제2 하이 K 유전체층(1202)을 감싸도록(둘러싸도록) 퇴적될 수 있다. (예컨대, 제1 캡핑층(1302)이 반도체 채널층들 중 인접한 것들 사이에서 병합되도록) 제1 캡핑층(1302)의 형성은 또한 P형 디바이스 영역(304) 및 N형 디바이스 영역(308) 각각에서의 반도체 채널층들 중 인접한 것들 사이의 간격(1204)을 채울 수 있다. 예시에서, 제1 캡핑층(1302)은 TiN 또는 다른 적절한 물질과 같은 질소 함유층을 포함할 수 있다. 제1 캡핑층(1302)은 ALD, CVD, 또는 다른 적절한 방법에 의해 퇴적될 수 있다.
블록(220)의 추가적인 실시예에서, 그리고 여전히 도 12와 도 13의 예시들을 참조하여, 제2 캡핑층(1304)이 P형 디바이스 영역(304)과 N형 디바이스 영역(308) 둘 다 위를 포함하여, 디바이스(300) 위에 퇴적된다. 도시된 실시예에서 도시된 바와 같이, 제2 캡핑층(1304)이 핀들(302, 306) 사이의 공간을 실질적으로 채우도록 핀들(302, 306) 중 인접한 것들 사이뿐만 아니라, P형 및 N형 디바이스들(300A, 300B)의 핀들(302, 306)의 최상면 위를 포함하여, 제2 캡핑층(1304)은 제1 캡핑층(1302)의 노출된 표면들 위에 퇴적될 수 있다. 예시에서, 제2 캡핑층(1304)은 실리콘(Si) 또는 다른 적절한 물질을 포함할 수 있다. 제2 캡핑층(1304)은 ALD, CVD, 또는 다른 적절한 방법에 의해 퇴적될 수 있다.
제2 캡핑층(1304)의 형성 후에, 그리고 블록(220)의 추가적인 실시예에서, 어닐링 공정이 디바이스(300)에 대해 수행된다. 보다 구체적으로, 일부 예시들에서, P형 및 N형 디바이스들(300A, 300B)은 레이저 어닐링 공정을 사용하여 어닐링된다. 일부 실시예들에서, 어닐링 공정은 디바이스 응력 및/또는 결함을 감소시키는 역할을 할 수 있다. 추가적으로, 어닐링 공정은, 선택적으로, Vfb 변조된 하이 K 유전체층(316B) 위에 형성된 제2 하이 K 유전체층(1202)의 적어도 일부 내로를 포함하여, P형 디바이스(300A)의 Vfb 변조된 하이 K 유전체층(316B) 내로 이전에 도입된 Al, Ti, 및/또는 N 원자들을 추가로 분배시키는 역할을 할 수 있다. 일부 경우들에서, 어닐링 공정은 또한, 선택적으로, Vfb 변조된 하이 K 유전체층(316A) 위에 형성된 제2 하이 K 유전체층(1202)의 적어도 일부 내로를 포함하여, N형 디바이스(300B)의 Vfb 변조된 하이 K 유전체층(316A) 내로 이전에 도입된 (예컨대, La와 같은) 금속 원자들을 추가로 분배시키는 역할을 할 수 있다. 다양한 예시들에서, 제1 캡핑층(1302)(그리고 선택적으로 제2 캡핑층(1304))은 블록(220)의 어닐링 공정 동안 P형 디바이스(300A)의 게이트 유전체로부터 Al, Ti, 및/또는 N의 확산을 차단하고 및/또는 N형 디바이스(300B)의 게이트 유전체로부터 (예컨대, La와 같은) 금속 원자들의 확산을 차단하기 위한 배리어층으로서 작용할 수 있다.
방법(200)은 캡핑층들이 제거되는 블록(222)으로 진행한다. 도 13과 도 14의 예시를 참조하면, 블록(222)의 실시예에서, 제1 캡핑층(1302) 및 제2 캡핑층(1304)은 예를 들어, 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 그 결과, P형 디바이스 영역(304) 내의 Vfb 변조된 하이 K 유전체층(316B)의 표면들 상에 그리고 N형 디바이스 영역(308) 내의 Vfb 변조된 하이 K 유전체층(316A)의 표면들 상에 배치된 제2 하이 K 유전체층(1202)이 노출된다. 또한, 제1 캡핑층(1302) 및 제2 캡핑층(1304)의 제거는 위에서 논의된 간격들(1204)과 마찬가지로, P형 디바이스 영역(304)과 N형 디바이스 영역(308) 각각에서의 반도체 채널층들 중 인접한 것들 사이에서, 다시 한번 간격들(1404)을 형성할 수 있다는 것을 유의한다.
방법(200)은 제5 마스크층 및 P형 일함수 금속(PWFM)층이 형성되는 블록(224)으로 진행한다. 도 14와 도 15의 예시를 참조하면, 블록(224)의 실시예에서, N형 디바이스 영역(308) 내의 N형 디바이스(300B)가 패터닝된 제5 마스크층에 의해 보호되어 남는 동안, P형 디바이스 영역(304) 내의 P형 디바이스(300A)를 노출시키는 개구부를 갖는 패터닝된 제5 마스크층을 형성하도록 제5 마스크층이 퇴적되고 패터닝될 수 있다. 다양한 실시예들에서, 패터닝된 제5 마스크층은 포토레지스트(레지스트)층, 반사 방지 코팅, 하드 마스크층(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적절한 하드 마스크층), 또는 이들의 조합을 포함할 수 있다. 일부 경우들에서, 패터닝된 제5 마스크층은 삼층 포토레지스트의 제1 층이다. 하나의 예시에서, 패터닝된 제5 마스크층은, 패터닝된 제5 마스크층이 패터닝된 BARC 층 및 패터닝된 BARC 층 위에 형성된 패터닝된 레지스트층을 포함하도록, 디바이스(300) 위에 형성된 BARC 층 및 BARC 층 위에 형성된 레지스트층을 포함할 수 있다. 일부 경우들에서, 레지스트층만이 사용되는 경우, 패터닝된 제5 마스크층을 형성하기 위해 퇴적된 레지스트층이 (예컨대, 레지스트층의 노광 및 현상에 의해) 패터닝될 수 있다. 대안적으로, BARC 층(및/또는 하드 마스크층)이 사용되는 경우, 패턴이 (예를 들어, 노광 및 현상에 의해) 레지스트층 내에 초기에 형성될 수 있고, 그 후, 패터닝된 제5 마스크층을 형성하기 위해, 패턴은, 예를 들어, 에칭에 의해, 아래의 BARC 층(및/또는 하드 마스크층)에 전사될 수 있다.
패터닝된 제5 마스크층의 형성 후에, 블록(224)의 추가적인 실시예에서, PWFM층(1502)이 P형 디바이스 영역(304) 위에 컨포멀하게 퇴적된다. 특히, PWFM층(1502)은 P형 디바이스 영역(304)에 형성된 제2 하이 K 유전체층(1202)을 감싸도록(둘러싸도록) 퇴적될 수 있다. (예컨대, PWFM층(1502)이 반도체 채널층들 중 인접한 것들 사이에서 병합되도록) PWFM층(1502)의 형성은 또한 P형 디바이스 영역(304)에서의 반도체 채널층들 중 인접한 것들 사이의 간격(1404)을 채울 수 있다. 예시에서, PWFM층(1502)은 TaN, TiN, 이들의 조합, 또는 다른 적절한 물질을 포함할 수 있다. PWFM층(1502)은 ALD, CVD, 또는 다른 적절한 방법에 의해 퇴적될 수 있다. (예를 들어, P형 디바이스(300A) 또는 N형 디바이스(300B)와 같은) 디바이스의 게이트 전극에 대한 일함수 값을 설정하는 데 사용되는 하나 이상의 층을 설명하기 위해 PWFM층(1502) 또는 NWFM층(1602)(아래에서 논의됨)과 같은 "WF 금속층"이 사용될 수 있다는 것을 유념한다.
PWFM층(1502)의 형성 후, 그리고 블록(224)의 추가적인 실시예에서, 패터닝된 제5 마스크층(N형 디바이스 영역(308)에서 N형 디바이스(300B)를 여전히 덮음)이 제거된다. 일부 실시예들에서, 패터닝된 제5 마스크층은 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 그 결과, N형 디바이스 영역(308) 내의 Vfb 변조된 하이 K 유전체층(316A)의 표면들 상에 배치된 제2 하이 K 유전체층(1202)이 노출된다.
방법(200)은 제6 마스크층 및 N형 일함수 금속(NWFM)층이 형성되는 블록(226)으로 진행한다. 도 15와 도 16의 예시를 참조하면, 블록(226)의 실시예에서, P형 디바이스 영역(304) 내의 P형 디바이스(300A)가 패터닝된 제6 마스크층에 의해 보호되어 남는 동안, N형 디바이스 영역(308) 내의 N형 디바이스(300B)를 노출시키는 개구부를 갖는 패터닝된 제6 마스크층을 형성하도록 제6 마스크층이 퇴적되고 패터닝될 수 있다. 다양한 실시예들에서, 패터닝된 제6 마스크층은 포토레지스트(레지스트)층, 반사 방지 코팅, 하드 마스크층(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적절한 하드 마스크층), 또는 이들의 조합을 포함할 수 있다. 일부 경우들에서, 패터닝된 제6 마스크층은 삼층 포토레지스트의 제1 층이다. 하나의 예시에서, 패터닝된 제6 마스크층은, 패터닝된 제6 마스크층이 패터닝된 BARC 층 및 패터닝된 BARC 층 위에 형성된 패터닝된 레지스트층을 포함하도록, 디바이스(300) 위에 형성된 BARC 층 및 BARC 층 위에 형성된 레지스트층을 포함할 수 있다. 일부 경우들에서, 레지스트층만이 사용되는 경우, 패터닝된 제6 마스크층을 형성하기 위해 퇴적된 레지스트층이 (예컨대, 레지스트층의 노광 및 현상에 의해) 패터닝될 수 있다. 대안적으로, BARC 층(및/또는 하드 마스크층)이 사용되는 경우, 패턴이 (예를 들어, 노광 및 현상에 의해) 레지스트층 내에 초기에 형성될 수 있고, 그 후, 패터닝된 제6 마스크층을 형성하기 위해, 패턴은, 예를 들어, 에칭에 의해, 아래의 BARC 층(및/또는 하드 마스크층)에 전사될 수 있다.
패터닝된 제6 마스크층의 형성 후에, 블록(226)의 추가적인 실시예에서, NWFM층(1602)이 N형 디바이스 영역(308) 위에 컨포멀하게 퇴적된다. 특히, NWFM층(1602)은 N형 디바이스 영역(308)에 형성된 제2 하이 K 유전체층(1202)을 감싸도록(둘러싸도록) 퇴적될 수 있다. (예컨대, NWFM층(1602)이 반도체 채널층들 중 인접한 것들 사이에서 병합되도록) NWFM층(1602)의 형성은 또한 N형 디바이스 영역(308)에서의 반도체 채널층들 중 인접한 것들 사이의 간격(1404)을 채울 수 있다. 예시에서, NWFM층(1602)은 TiAl, TaAl, TiAlC, 이들의 조합, 또는 다른 적절한 물질을 포함할 수 있다. NWFM층(1602)은 ALD, CVD, 또는 다른 적절한 방법에 의해 퇴적될 수 있다.
NWFM층(1602)의 형성 후, 그리고 블록(226)의 추가적인 실시예에서, 패터닝된 제6 마스크층(P형 디바이스 영역(304)에서 P형 디바이스(300A)를 여전히 덮음)이 제거된다. 일부 실시예들에서, 패터닝된 제6 마스크층은 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)를 사용하여 제거될 수 있다. 그 결과, P형 디바이스 영역(304)에서 이전에 형성된 PWFM층(1502)이 노출된다. 또한, 패터닝된 제6 마스크층의 제거 후에, P형 디바이스 영역(304)과 N형 디바이스 영역(308) 사이에 트렌치(1604)가 정의될 수 있다.
방법(200)은 금속 캡핑층 및 격리층이 형성되는 블록(228)으로 진행한다. 도 16과 도 17의 예시를 참조하면, 블록(228)의 실시예에서, P형 디바이스 영역(304)에서의 PWFM층(1502)의 최상면 위에 금속 캡핑층(1702A)이 형성되고, N형 디바이스 영역(308)에서의 NWFM층(1602)의 최상면 위에 금속 캡핑층(1702B)이 형성된다. 일부 예시들에서, 금속 캡핑층들(1702A, 1702B)은 아교층, 무불소 W(fluorine-free W; FFW)층, W, WClx, WFx, HfClx, TiFx, TaClx, TiClx, 또는 이들의 조합을 포함할 수 있고, 여기서, 'x'는 약 1~6과 같다. 일부 실시예들에서, 금속 캡핑층들(1702A, 1702B)의 형성은 선택적 퇴적 공정을 사용하여 수행되며, 그리하여 금속 캡핑층들(1702A, 1702B)은 PWFM층(1502) 및 NWFM층(1602)의 표면들에서만 형성된다. 그 후, 예시로서, (예를 들어, 습식 에칭, 건식 에칭, 또는 이들의 조합과 같은) 에칭 공정이, 예를 들어, 아래에 있는 STI 피처(307) 내로 에칭함으로써, P형 디바이스 영역(304)과 N형 디바이스 영역(308) 사이에 정의된 트렌치(1604)의 깊이를 증가시키기 위해 수행될 수 있다. 에칭 공정은 또한 트렌치(1604) 내에 형성되었을 수 있는 금속 캡핑층들(1702A, 1702B)의 잔류 물질을 제거하는 역할을 할 수 있다. 블록(228)의 추가적인 실시예에서, 그 후, 격리층(1704)이 확대된 트렌치(1604) 내에 형성될 수 있다. 예시로서, 격리층(1704)은 P형 디바이스 영역(304) 내의 P형 디바이스(300A)를 N형 디바이스 영역(308) 내의 N형 디바이스(300B)로부터 전기적으로 격리시키는 역할뿐만 아니라 금속 캡핑층(1702A)을 금속 캡핑층(1702B)으로부터 전기적으로 격리시키는 역할을 한다. 일부 예시들에서, 격리층(1704)은 SiN, SiCN, SiOC, SiOCN, SiOx, 유동가능 산화물층, 또는 다른 적절한 물질과 같은 유전체층을 포함할 수 있다. 격리층(1704)은, 일부 실시예들에서, 로우 K 유전체층, 하이 K 유전체층, 또는 이들의 조합을 포함할 수 있다. 일부 예시들에서, 격리층(1704)은 CVD, ALD, PVD, 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다. 일부 경우들에서, 격리층(1704)을 퇴적한 후, 과잉의 물질 부분들을 제거하고 디바이스(300)의 최상면을 평탄화하기 위해 CMP 공정이 수행될 수 있다.
방법(200)에 따라 제조된 디바이스(300)는 본 업계에서 알려진 다양한 피처들과 영역들을 형성하기 위한 추가적인 공정처리를 겪을 수 있다. 예를 들어, 후속 처리는 하나 이상의 디바이스(예컨대, P형 디바이스(300A)와 N형 디바이스(300B) 중 하나 이상)을 포함할 수 있는 기능 회로를 형성하기 위해 다양한 피처들을 연결시키도록 구성된, 다양한 콘택트들/비아들/라인들 및 다층 상호연결 피처들(예컨대, 금속층들 및 층간 유전체들)을 디바이스(300)를 포함하는 기판 상에 형성할 수 있다. 추가적인 예시로서, 다층 상호연결부는 비아들 또는 콘택트들과 같은 수직적 상호연결부들과, 금속라인들과 같은 수평적 상호연결부들을 포함할 수 있다. 다양한 상호연결 피처들은 구리, 텅스텐 및/또는 실리사이드를 비롯한 다양한 도전성 물질들을 채용할 수 있다. 하나의 예시에서, 구리 관련 다층 상호연결 구조물을 형성하기 위해 다마신 및/또는 듀얼 다마신 공정이 이용된다. 또한, 추가적인 공정 단계들이 방법(200) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 상술한 몇몇의 공정 단계들은 방법(200)의 다양한 실시예들에 따라 대체되거나 또는 제거될 수 있다.
이제 방법(200)의 포크시트 트랜지스터 구현으로 진행하면, 멀티 게이트 디바이스(1800)의 단순화된 하향식 레이아웃 뷰를 제공하는 도 18을 초기에 참조한다. 다양한 실시예들에서, 멀티 게이트 디바이스(1800)는 포크시트 트랜지스터를 포함할 수 있다. 멀티 게이트 디바이스(1800)는 기판으로부터 연장되고 유전체 벽(1810)에 의해 분리된 복수의 핀 엘리먼트들(1804, 1805)을 포함할 수 있다. 일부 예시들에서, 핀 엘리먼트(1804)는 제1 디바이스 유형(예컨대, P형 디바이스)에 대응하고, 핀 엘리먼트(1805)는 제2 디바이스 유형(예컨대, N형 디바이스)에 대응하며, 유전체 벽(1810)은 제1 디바이스 유형을 제2 디바이스 유형으로부터 분리시킨다. 유전체 벽(1810)은 또한 주어진 활성 영역을 두 개의 분리된 부분들, 즉 제1 디바이스 유형을 포함하는 제1 부분과, 제2 디바이스 유형을 포함하는 제2 부분으로 분리시킬 수 있다. 달리 말하면, 핀 엘리먼트들(1804, 1805) 둘 모두는 동일한 활성 영역 상에 형성될 수 있지만 유전체 벽(1810)에 의해 분리된다. 멀티 게이트 디바이스(1800)는 핀 엘리먼트들(1804, 1805) 위에 그리고 그 주위에 배치된 게이트 구조물(1808), 및 게이트 구조물(1808)의 어느 한 측 상에 있고 이에 인접해 있는 소스/드레인 영역들에서 형성된 소스/드레인 피처들(1806, 1807)을 더 포함할 수 있으며, 소스/드레인 피처들(1806, 1807)은 핀들(1804, 1805) 내에, 핀들(1804, 1805) 상에, 및/또는 핀들(1804, 1805)을 둘러싸도록 형성된다. (예를 들어, 멀티 게이트 디바이스(1800)가 포크시트 트랜지스터를 포함할 때) 복수의 반도체 채널층들을 포함할 수 있는, 멀티 게이트 디바이스(1800)의 채널 영역이 도 18의 CC' 섹션에 의해 정의된 평면에 실질적으로 평행한 평면을 따라, 게이트 구조물(1808) 아래의 핀들(1804, 1805) 내에 배치된다. 일부 실시예들에서, 측벽 스페이서들이 또한 게이트 구조물(1808)의 측벽들 상에 형성될 수 있다.
이전에 언급된 바와 같이, 일부 대안적인 실시예들에서, 도 2의 방법(200)은 포크시트 트랜지스터들을 포함하는 반도체 디바이스(1900)의 제조를 위해 사용될 수 있다. 따라서, 포크시트 트랜지스터 구현과 관련하여, 방법(200)이 이제 도 19 내지 도 33을 참조하여 논의되는데, 이 도면들은 도 18의 DD' 섹션에 의해 정의된 평면에 실질적으로 평행한 평면을 따른 (예를 들어, 게이트 구조물(1808)의 방향을 따른) 반도체 디바이스(1900)의 실시예의 단면도들을 제공한다. 일부 실시예들에서, 방법(200)은 도 18을 참조하여 위에서 설명된, 멀티 게이트 디바이스(1800)를 제조하는 데 사용될 수 있다. 따라서, 멀티 게이트 디바이스(1800)를 참조하여 위에서 논의된 하나 이상의 양태는 방법(200)에도 적용될 수 있다. 또한, 방법(200)의 포크시트 트랜지스터 구현들과 GAA 트랜지스터 구현들 사이에 상당한 중첩이 있기 때문에, 도 19 내지 도 33을 참조하여 논의된 포크시트 트랜지스터 구현예들의 논의는 GAA 트랜지스터 구현들과 관련하여 이전에 논의된 것과는 상이한 양태들에 초점을 둘 것이다. 또한, 명확성을 위해, 그리고 달리 표시되지 않는 한, 도 19 내지 도 33의 논의에서 사용되는 동일한 참조 번호들은 도 3 내지 도 17을 참조하여 이전에 논의된 바와 같은 동일한 피처들을 지칭할 수 있다는 것을 유의하여야 한다.
방법(200)은 부분적으로 제조된 디바이스를 포함하는 기판이 제공되는 블록(202)에서 시작한다. 도 19의 예시를 참조하면, 블록(202)의 실시예에서, 부분적으로 제조된 디바이스(1900)가 제공된다. 디바이스(1900)는 기판 상에 형성되고, 기판은 실리콘 또는 다른 적절한 기판을 포함할 수 있고/있거나, 이전에 설명된 바와 같이, 다른 피처들을 포함할 수 있다.
도 19에서 도시된 바와 같이, 디바이스(1900)는 P형 디바이스 영역(304)에 형성된 P형 디바이스(1900A) 및 N형 디바이스 영역(308)에 형성된 N형 디바이스(1900B)를 포함한다. 도시된 바와 같이, P형 디바이스 영역(304) 및 N형 디바이스 영역(308), 그리고 이에 따라 P형 디바이스(1900A) 및 N형 디바이스(1900B)는 유전체 벽(1910)에 의해 분리되고 전기적으로 격리된다. 다양한 실시예들에서, P형 디바이스(1900A)와 N형 디바이스(1900B) 각각은 반도체 채널층들에 배치된 복수의 채널들을 갖는 부분적으로 제조된 포크시트 트랜지스터를 포함한다. 구체적으로, 일부 예시들에서, P형 디바이스(1900A)는 기판으로부터 연장되는 핀(1902)을 포함하고, N형 디바이스(1900B)는 기판으로부터 연장되는 핀(1906)을 포함한다. 일부 경우들에서, 핀들(1902, 1906)을 포함하는 활성 영역을 다른 이웃하는 활성 영역들로부터 격리시키기 위해 STI 피처들(307)이 형성될 수 있다. 일부 실시예들에서, 핀들(1902, 1906) 각각은 기판 부분(310)(기판으로부터 형성됨) 및 복수의 에피택셜층들(312)을 포함할 수 있으며, 에피택셜층들(312)은 반도체 채널층들을 포함한다. 실시예에서, 에피택셜층들(312)은 실리콘(Si)을 포함한다.
유전체 벽(1910)은 SiO2, SiON, SiN, 탄소 도핑 SiN, 또는 다른 적절한 유전체 물질과 같은 유전체 물질을 포함할 수 있고, 유전체 벽(1910)은 ALD, CVD, PVD, 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예들에서, P형 디바이스(1900A)와 N형 디바이스(1900B)의 반도체 채널층들(에피택셜층들(312)) 사이의 간격은 유전체 벽(1910)의 폭과 실질적으로 동일하다. 그러나, 일부 경우들에서, (예컨대, 유전체 벽(1910)의 형성 전 핀들(1906, 1902) 상에 배치된 라이너층으로 인해), 유전체 벽(1910)과 P형 디바이스(1900A) 및 N형 디바이스(1900B)의 반도체 채널층들(에피택셜층들(312)) 각각 사이에 약간의 분리가 있을 수 있다.
다양한 실시예들에서, 핀들(1902, 1906) 및 이들 각각의 반도체 채널층들(에피택셜층(312))은 제2 조성의 층들에 의해 인터포즈된(interposed) 제1 조성의 층들의 에피택셜층 스택을 성장시킴으로써 형성될 수 있다. 제1 조성의 층들은 반도체 채널층들(Si를 포함할 수 있는 에피택셜층(312))을 포함할 수 있고, 제2 조성의 층들은 (예컨대, SiGe 더미층들과 같은) 더미층들을 포함할 수 있다. 층들의 에피택셜 스택을 형성한 후에, 유전체 벽(1910)이 핀들(1902, 1906)과 인터포즈되어, 일부 경우들에서 핀들(1902, 1906)과 접촉하여 형성될 수 있다. 그 후, 채널층 릴리즈(release) 공정이 수행될 수 있고, 여기서, 디바이스(1900)의 채널 영역들 내의 더미층들(예를 들어, SiGe 더미층들)은 (예를 들어, 선택적 에칭 공정을 사용하여) 선택적으로 제거될 수 있는 한편, 반도체 채널층들(에피택셜층들(312))은 에칭되지 않은 채로 남는다. 더미층들(SiGe 더미층들)의 선택적 제거의 결과로서, 디바이스(1900)의 채널 영역들 내의 인접한 반도체 채널층들(에피택셜층들(312) 사이에 간격들이 형성된다는 점에 유의하며, 여기서, 간격들은 게이트 구조물의 하나 이상의 층이 형성될 에피택셜층들(312)의 표면들을 노출시키는 역할을 할 수 있다. 일부 실시예들에서, 더미층들(SiGe 더미층들)을 제거한 후, 그리고 게이트 구조물들의 부분들을 형성하기 전에, 반도체 채널층들의 원하는 치수 및/또는 원하는 형상(예컨대, 원통형 형상(예컨대, 나노와이어), 직사각형 형상(예컨대, 나노바), 시트 형상(예컨대, 나노시트) 등)을 달성하기 위해 반도체 채널층들(예컨대, 에피택셜층들(312))의 프로파일을 수정하기 위해 시트 트리밍(trim) 공정(예컨대, 에칭 공정)이 수행될 수 있다. 이러한 시트 트리밍 공정은, 일부 경우들에서, 유전체 벽(1910)과 P형 디바이스(1900A) 및 N형 디바이스(1900B)의 반도체 채널층들(에피택셜층들(312)) 각각 사이에 존재할 수 있는 임의의 잠재적인 약간의 분리에 대한 다른 이유일 수 있다.
방법(200)은 IL 및 제1 하이 K(HK) 유전체층이 형성되는 블록(204)으로 진행한다. 도 19와 도 20의 예시들을 참조하면, 블록(204)의 실시예에서, P형 디바이스(1900A)와 N형 디바이스(1900B) 각각의 채널 영역 내에서, IL(314)이 에피택셜층들(312)(반도체 채널층들) 및 기판 부분(310)의 노출된 표면들 상에 형성된다. 일부 경우들에서, 유전체 벽(1910)과 P형 디바이스(1900A) 및 N형 디바이스(1900B)의 반도체 채널층들(에피택셜층들(312)) 각각 사이에 약간의 분리가 있는 경우, IL(314)은 에피택셜층들(312)을 완전히 감쌀 수(둘러쌀 수) 있다. 다른 경우들에서, 유전체 벽(1910)이 P형 디바이스(1900A) 및 N형 디바이스(1900B)의 반도체 채널층들(에피택셜층들(312)) 각각과 접촉하는 경우, IL(314)은 에피택셜층들(312)의 세 개의 측들(예컨대, 유전체 벽(1910)과 접촉하지 않는 에피택셜층(312)의 상측, 바닥측, 및 횡측)에만 형성될 수 있다. 블록(204)의 추가적인 실시예에서, 그리고 도 20 및 도 21의 예시들을 참조하여, 이어서, 상기에 언급된 바와 같이, IL(314) 위에, 예컨대 에피택셜층들(312)의 적어도 세 개의 측들 상에 제1 하이 K 유전체층(316)이 형성된다. 다양한 실시예들에서, IL(314) 및 제1 하이 K 유전체층(316)은 P형 디바이스(1900A) 및 N형 디바이스(1900B) 각각에 대한 게이트 구조물의 게이트 유전체 또는 게이트 유전체의 적어도 일부를 집합적으로 정의할 수 있다.
방법(200)은 제1 마스크층이 형성되는 블록(206)으로 진행한다. 도 21과 도 22의 예시를 참조하면, 블록(206)의 실시예에서, P형 디바이스 영역(304) 내의 P형 디바이스(1900A)가 패터닝된 제1 마스크층(602)에 의해 보호되어 남는 동안, N형 디바이스 영역(308) 내의 N형 디바이스(1900B)를 노출시키는 개구부를 갖는 패터닝된 제1 마스크층(602)을 형성하도록 제1 마스크층이 퇴적되고 패터닝될 수 있다. 일부 실시예들에서, 패터닝된 제1 마스크층(602)은 또한 유전체 벽(1910)의 최상면을 덮을 수 있다. 다양한 실시예들에서, 패터닝된 제1 마스크층(602)은 BARC 층, 하드마스크층, 레지스트층, 또는 이전에 설명된 다른 적절한 층을 포함할 수 있다.
방법(200)은 제1 드라이브-인 공정이 수행되고, 제2 마스크층이 형성되는 블록(208)으로 진행한다. 도 22와 도 23의 예시를 참조하면, 블록(208)의 실시예에서, 초기에, 패터닝된 제1 마스크층(602)에 의해 노출된 N형 디바이스 영역(308) 내의 N형 디바이스(1900B)의 제1 하이 K 유전체층(316) 위에 Vt 시프팅 물질이 형성될 수 있다. 실시예에서, Vt 시프팅 물질은 란타늄(La)과 같은 금속 또는 (예를 들어, La2O3과 같은) La 산화물과 같은 금속 산화물을 포함한다. Vt 시프팅 물질의 형성 후, 어닐링 공정이 수행될 수 있고, (예컨대, 란타늄과 같은) Vt 시프팅 물질로부터의 원자들이 하이 K 게이트 유전체층(316) 내로 (그리고 일부 경우들에서 IL(314) 내로) (예컨대, 확산에 의해) 밀려 들어가서(drive) Vfb 변조된 하이 K 유전체층(316A)을 제공한다. 하이 K 게이트 유전체층(316)이 하프늄 산화물(HfOx)을 포함할 때, 하나의 예시로서, Vfb 변조된 하이 K 유전체층(316A)은 하프늄 란타늄 산화물(HfLaOx)을 포함할 수 있다. 일부 예시들에서, 어닐링 공정(또는 드라이브-인 공정)을 수행한 후, N형 디바이스(1900B)의 Vfb 변조된 하이 K 유전체층(316A) 위에 배치된 Vt 시프팅 물질의 남은 부분들은, 예를 들어, 적절한 에칭 공정(예를 들어, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다.
블록(208)의 추가적인 실시예에서, 그리고 Vfb 변조된 하이 K 유전체층(316A)을 제공하기 위해 드라이브-인 공정을 수행한 후, 제2 마스크층이 형성된다. 여전히 도 22와 도 23의 예시를 참조하면, 제2 마스크층(702)이 N형 디바이스(1900B) 위에 퇴적될 수 있고, 이제 Vfb 변조된 하이 K 유전체층(316A)을 갖는다. 제2 마스크층(702)은 패터닝된 제1 마스크층(602)에 의해 제공되는 개구부 내의 N형 디바이스 영역(308)에 퇴적될 수 있다. 다양한 실시예들에서, 제2 마스크층(702)은 제1 마스크층(602)과 동일한 물질을 포함할 수 있다. 그러나, 일부 예시들에서, 제2 마스크층(702) 및 제1 마스크층(602)은 상이한 물질들을 포함할 수 있다.
방법(200)은 제1 및 제2 마스크층들이 제거되는 블록(210)으로 진행한다. 도 23과 도 24의 예시를 참조하면, 블록(210)의 실시예에서, 패터닝된 제1 마스크층(602) 및 제2 마스크층(702)은 예를 들어, 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 그 결과, P형 디바이스 영역(304) 내의 반도체 채널층들(에피택셜층들(312)) 위에 형성된 제1 하이 K 유전체층(316)이 노출되고, N형 디바이스 영역(308) 내의 반도체 채널층들(에피택셜층들(312) 위에 형성된 Vfb 변조된 하이 K 유전체층(316A)이 노출된다. 위에서 설명된 바와 같은 제2 마스크층(702)의 형성 및 후속 제거는 상이한 이유들로 수행될 수 있고, 일부 경우들에서는, 위에서 설명된 바와 같은 방법(200) 내에서 상이한 순서로 수행될 수 있다.
방법(200)은 제3 마스크층이 형성되는 블록(212)으로 진행한다. 도 24와 도 25의 예시를 참조하면, 블록(212)의 실시예에서, N형 디바이스 영역(308) 내의 N형 디바이스(1900B)가 패터닝된 제3 마스크층(902)에 의해 보호되어 남는 동안, P형 디바이스 영역(304) 내의 P형 디바이스(1900A)를 노출시키는 개구부를 갖는 패터닝된 제3 마스크층(902)을 형성하도록 제3 마스크층이 퇴적되고 패터닝될 수 있다. 일부 실시예들에서, 패터닝된 제3 마스크층(902)은 또한 유전체 벽(1910)의 최상면을 덮을 수 있다. 다양한 실시예들에서, 패터닝된 제3 마스크층(902)은 BARC 층, 하드마스크층, 레지스트층, 또는 이전에 설명된 다른 적절한 층을 포함할 수 있다.
방법(200)은 제2 드라이브-인 공정이 수행되고, 제4 마스크층이 형성되는 블록(214)으로 진행한다. 도 25와 도 26의 예시를 참조하면, 블록(214)의 실시예에서, 초기에, 패터닝된 제3 마스크층(902)에 의해 노출된 P형 디바이스 영역(304) 내의 P형 디바이스(1900A)의 제1 하이 K 유전체층(316) 위에 P형 금속 막 스택(P-type metal film stack; PMS)이 형성될 수 있다. 실시예에서, PMS는 Al, Ti, 또는 N 중, 적어도 하나를 포함한다. 추가적으로, 일부 실시예들에서, PMS는 도 9b에서 도시된 바와 같은 복수의 층들을 포함할 수 있고, 여기서, 복수의 층들 중 하나 이상은 (예를 들어, AlN, TiAlN, 또는 다른 적절한 조성과 같은) Al, Ti, 또는 N을 포함한다.
PMS의 형성 후에, 어닐링 공정이 수행되어, PMS로부터의 원자들이 하이 K 게이트 유전체층(316) 내로 (그리고 일부 경우들에서 IL(314) 내로) 밀려 들어가서 Vfb 변조된 하이 K 유전체층(316B)을 제공할 수 있다. PMS의 특정 조성에 따라, PMS로부터 하이 K 게이트 유전체층(316) 내로 확산되는 원자들은 Al, Ti, 및 N 중, 하나 이상을 포함할 수 있다. 일부 예시들에서, 어닐링 공정은 RTA 공정을 포함하며, 이것은 Al, Ti, 및 N 중, 하나 이상의 확산을 야기시킨다. 하이 K 게이트 유전체층(316)이 하프늄 산화물(HfOx)을 포함할 때, 단지 일례로서, Vfb 변조된 하이 K 유전체층(316B)은 HfTiAlNOx을 포함할 수 있다. 일부 예시들에서, 어닐링 공정(또는 드라이브-인 공정)을 수행한 후, P형 디바이스(1900A)의 Vfb 변조된 하이 K 유전체층(316B) 위에 배치된 PMS의 남은 부분들은, 예를 들어, 적절한 에칭 공정(예를 들어, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 이전에 논의된 바와 같이, 어닐링 공정이 수행된 후에 PMS 층이 제거되기 때문에, (예를 들어, 인접한 에피택셜층들(312) 사이의 거리가 약 5~15㎚의 범위 내에 있는 경우와 같이) 인접한 반도체 채널층들(인접한 에피택셜층들(312)) 사이의 거리가 제한되는 상황에서도 개시된 PMS 드라이브-인 공정이 여전히 수행될 수 있다는 것을 유의하여야 한다.
블록(214)의 추가적인 실시예에서, 그리고 Vfb 변조된 하이 K 유전체층(316B)을 제공하기 위해 PMS 드라이브-인 공정을 수행한 후, 제4 마스크층이 형성된다. 여전히 도 25와 도 26의 예시를 참조하면, 제4 마스크층(1002)이 P형 디바이스(1900A) 위에 퇴적될 수 있고, 이제 Vfb 변조된 하이 K 유전체층(316B)을 갖는다. 제4 마스크층(1002)은 패터닝된 제3 마스크층(902)에 의해 제공되는 개구부 내의 P형 디바이스 영역(304)에 퇴적될 수 있다. 다양한 실시예들에서, 제4 마스크층(1002)은 제3 마스크층(902)과 동일한 물질을 포함할 수 있다. 그러나, 일부 예시들에서, 제4 마스크층(1002) 및 제3 마스크층(902)은 상이한 물질들을 포함할 수 있다.
방법(200)은 제3 및 제4 마스크층들이 제거되는 블록(216)으로 진행한다. 도 26과 도 27의 예시를 참조하면, 블록(216)의 실시예에서, 패터닝된 제3 마스크층(902) 및 제4 마스크층(1002)은 예를 들어, 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 그 결과, P형 디바이스 영역(304) 내의 반도체 채널층들(에피택셜층들(312)) 위에 형성된 Vfb 변조된 하이 K 유전체층(316B)이 노출되고, N형 디바이스 영역(308) 내의 반도체 채널층들(에피택셜층들(312) 위에 이전에 형성된 Vfb 변조된 하이 K 유전체층(316A)이 노출된다. 위에서 설명된 바와 같은 제4 마스크층(1002)의 형성 및 후속 제거는 상이한 이유들로 수행될 수 있고, 일부 경우들에서는, 이전에 논의된 바와 같이, 방법(200) 내에서 상이한 순서로 수행될 수 있다.
방법(200)은 제2 하이 K(HK) 유전체층이 형성되는 블록(218)으로 진행한다. 도 27과 도 28의 예시들을 참조하면, 블록(218)의 실시예에서, P형 디바이스 영역(304) 내의 반도체 채널층들(에피택셜층들(312))의 적어도 세 개의 측들 위에 배치된 Vfb 변조된 하이 K 유전체층(316B)의 노출된 표면들 상에 제2 하이 K 유전체층(1202)이 형성된다. N형 디바이스 영역(308) 내의 반도체 채널층들(에피택셜층들(312))의 적어도 세 개의 측들 위에 배치된 Vfb 변조된 하이 K 유전체층(316A)의 노출된 표면들 상에 제2 하이 K 유전체층(1202)이 또한 동시에 형성된다. 다양한 실시예들에서, IL(314), Vfb 변조된 하이 K 유전체층(316B), 및 제2 하이 K 유전체층(1202)은 P형 디바이스(1900A)를 위한 게이트 구조물의 게이트 유전체를 집합적으로 정의할 수 있다. 마찬가지로, IL(314), Vfb 변조된 하이 K 유전체층(316A), 및 제2 하이 K 유전체층(1202)은 N형 디바이스(1900B)를 위한 게이트 구조물의 게이트 유전체를 집합적으로 정의할 수 있다.
방법(200)은 캡핑층들이 형성되고 어닐링 공정이 수행되는 블록(220)으로 진행한다. 도 28과 도 29의 예시들을 참조하면, 블록(220)의 실시예에서, 제1 캡핑층(1302)이, P형 디바이스 영역(304) 및 N형 디바이스 영역(308) 둘 다 위를 포함하여, 디바이스(1900) 위에 퇴적된다. 특히, 제1 캡핑층(1302)은 P형 디바이스 영역(304) 및 N형 디바이스 영역(308) 각각에서의 에피택셜층들(312)의 적어도 세 개의 측들 위에 형성된 제2 하이 K 유전체층(1202)을 덮도록 퇴적될 수 있다. (예컨대, 제1 캡핑층(1302)이 반도체 채널층들 중 인접한 것들 사이에서 병합되도록) 제1 캡핑층(1302)의 형성은 또한 P형 디바이스 영역(304) 및 N형 디바이스 영역(308) 각각에서의 반도체 채널층들 중 인접한 것들 사이의 간격을 채울 수 있다. 또한, P형 디바이스 영역(304) 및 N형 디바이스 영역(308) 각각에서의 제1 캡핑층(1302)의 최상면이 유전체 벽(1910)의 최상면과 실질적으로 동일한 높이가 되도록 제1 캡핑층(1302)이 형성될 수 있다. 이는, 예를 들어, 디바이스(1900) 위에서의 제1 캡핑층(1302)의 퇴적 이후에 CMP 공정을 수행함으로써 달성될 수 있다. 일부 실시예들에서, 제1 캡핑층(1302)은 TiN 또는 다른 적절한 물질과 같은 질소 함유층을 포함할 수 있다.
블록(220)의 추가적인 실시예에서, 그리고 여전히 도 28과 도 29의 예시들을 참조하여, 제2 캡핑층(1304)이 P형 디바이스 영역(304)과 N형 디바이스 영역(308) 둘 다 위를 포함하여, 디바이스(1900) 위에 퇴적된다. 도시된 실시예에서 도시된 바와 같이, 제2 캡핑층(1304)은 제1 캡핑층(1302) 및 유전체 벽(1910)의 동일한 높이의 최상면들 위에 퇴적될 수 있다. 예시에서, 제2 캡핑층(1304)은 실리콘(Si) 또는 다른 적절한 물질을 포함할 수 있다. 제2 캡핑층(1304)의 형성 후, 그리고 블록(220)의 추가적인 실시예에서, 앞서 설명된 바와 같이, (예컨대, 레이저 어닐링 공정과 같은) 어닐링 공정이 디바이스(1900)에 대해 수행된다.
방법(200)은 캡핑층들이 제거되는 블록(222)으로 진행한다. 도 29와 도 30의 예시를 참조하면, 블록(222)의 실시예에서, 제1 캡핑층(1302) 및 제2 캡핑층(1304)은 예를 들어, 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)을 사용하여 제거될 수 있다. 그 결과, P형 디바이스 영역(304) 내의 Vfb 변조된 하이 K 유전체층(316B)의 표면들 상에 그리고 N형 디바이스 영역(308) 내의 Vfb 변조된 하이 K 유전체층(316A)의 표면들 상에 배치된 제2 하이 K 유전체층(1202)이 노출된다.
방법(200)은 제5 마스크층 및 P형 일함수 금속(PWFM)층이 형성되는 블록(224)으로 진행한다. 도 30과 도 31의 예시를 참조하면, 블록(224)의 실시예에서, N형 디바이스(1900B)가 패터닝된 제5 마스크층에 의해 보호되어 남는 동안, P형 디바이스(1900A)를 노출시키는 개구부를 갖는 패터닝된 제5 마스크층을 형성하도록 제5 마스크층이 퇴적되고 패터닝될 수 있다. 다양한 실시예들에서, 패터닝된 제5 마스크층은 BARC 층, 하드마스크층, 레지스트층, 또는 이전에 설명된 다른 적절한 층을 포함할 수 있다.
패터닝된 제5 마스크층의 형성 후에, 블록(224)의 추가적인 실시예에서, PWFM층(1502)이 P형 디바이스 영역(304) 위에 컨포멀하게 퇴적된다. 특히, PWFM층(1502)은 P형 디바이스 영역(304) 내의 에피택셜층들(312)의 적어도 세 개의 측들 위에 형성된 제2 하이 K 유전체층(1202)을 감싸도록(둘러싸도록) 퇴적될 수 있다. 일부 실시예들에서, PWFM층(1502)의 최상면은 유전체 벽(1910)의 최상면에 의해 정의된 다른 평면 아래에 배치되는 평면을 정의한다. (예컨대, PWFM층(1502)이 반도체 채널층들 중 인접한 것들 사이에서 병합되도록) PWFM층(1502)의 형성은 또한 P형 디바이스 영역(304)에서의 반도체 채널층들 중 인접한 것들 사이의 간격을 채울 수 있다. PWFM층(1502)의 형성 후, 그리고 블록(224)의 추가적인 실시예에서, 패터닝된 제5 마스크층(N형 디바이스(1900B)를 여전히 덮음)이 제거된다. 일부 실시예들에서, 패터닝된 제5 마스크층은 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)를 사용하여 제거될 수 있다. 그 결과, N형 디바이스 영역(308) 내의 Vfb 변조된 하이 K 유전체층(316A)의 표면들 상에 배치된 제2 하이 K 유전체층(1202)이 노출된다.
방법(200)은 제6 마스크층 및 N형 일함수 금속(NWFM)층이 형성되는 블록(226)으로 진행한다. 도 31과 도 32의 예시를 참조하면, 블록(226)의 실시예에서, P형 디바이스(300A)가 패터닝된 제6 마스크층에 의해 보호되어 남는 동안, N형 디바이스(1900B)를 노출시키는 개구부를 갖는 패터닝된 제6 마스크층을 형성하도록 제6 마스크층이 퇴적되고 패터닝될 수 있다. 다양한 실시예들에서, 패터닝된 제6 마스크층은 BARC 층, 하드마스크층, 레지스트층, 또는 이전에 설명된 다른 적절한 층을 포함할 수 있다.
패터닝된 제6 마스크층의 형성 후에, 블록(226)의 추가적인 실시예에서, NWFM층(1602)이 N형 디바이스 영역(308) 위에 컨포멀하게 퇴적된다. 특히, NWFM층(1602)은 N형 디바이스 영역(308) 내의 에피택셜층들(312)의 적어도 세 개의 측들 위에 형성된 제2 하이 K 유전체층(1202)을 감싸도록(둘러싸도록) 퇴적될 수 있다. 일부 실시예들에서, NWFM층(1602)의 최상면은 유전체 벽(1910)의 최상면에 의해 정의된 다른 평면 아래에 배치되는 평면을 정의한다. 일부 경우들에서, NWFM층(1602)의 최상면은 PWFM층(1502)의 최상면과 동일한 높이에 있다. (예컨대, NWFM층(1602)이 반도체 채널층들 중 인접한 것들 사이에서 병합되도록) NWFM층(1602)의 형성은 또한 N형 디바이스 영역(308)에서의 반도체 채널층들 중 인접한 것들 사이의 간격을 채울 수 있다. NWFM층(1602)의 형성 후, 그리고 블록(226)의 추가적인 실시예에서, 패터닝된 제6 마스크층(P형 디바이스(1900A)를 여전히 덮음)이 제거된다. 일부 실시예들에서, 패터닝된 제6 마스크층은 적절한 에칭 공정(예컨대, 습식 에칭, 건식 에칭, 또는 이들의 조합)를 사용하여 제거될 수 있다. 그 결과, P형 디바이스 영역(304)에서 이전에 형성된 PWFM층(1502)이 노출된다.
방법(200)은 금속 캡핑층이 형성되는 블록(228)으로 진행한다. 도 2의 블록(228)에서 도시된 바와 같이, 이 처리 스테이지에서의 격리층의 형성은 선택적인 것이며, 포크시트 구현의 본 예시의 경우, 유전체 벽(1910)은 P형 디바이스(1900A)와 N형 디바이스(1900B) 사이의 격리를 제공하며, 따라서 블록(228)에서 다른 격리층이 형성되지 않을 수 있다. 도 32와 도 33의 예시를 참조하면, 블록(228)의 실시예에서, P형 디바이스 영역(304)에서의 PWFM층(1502)의 최상면 위에 금속 캡핑층(1702A)이 형성되고, N형 디바이스 영역(308)에서의 NWFM층(1602)의 최상면 위에 금속 캡핑층(1702B)이 형성된다. 일부 예시들에서, 금속 캡핑층들(1702A, 1702B)은 아교층, 무불소 W(fluorine-free W; FFW)층, W, WClx, WFx, HfClx, TiFx, TaClx, TiClx, 또는 이들의 조합을 포함할 수 있고, 여기서, 'x'는 약 1~6과 같다. 본 예시에서, 유전체 벽(1910)은 P형 디바이스 영역(304) 내의 P형 디바이스(1900A)를 N형 디바이스 영역(308) 내의 N형 디바이스(1900B)로부터 전기적으로 격리시키는 역할뿐만 아니라 금속 캡핑층(1702A)을 금속 캡핑층(1702B)으로부터 전기적으로 격리시키는 역할을 한다. 일부 예시들에서, 금속 캡핑층들(1702A, 1702B)의 최상면들은 유전체 벽(1910)의 최상면과 실질적으로 동일한 높이에 있다.
방법(200)에 따라 제조된 디바이스(1900)는 본 업계에서 알려진 다양한 피처들과 영역들을 형성하기 위한 추가적인 공정처리를 겪을 수 있다. 예를 들어, 후속 처리는 하나 이상의 디바이스(예컨대, P형 디바이스(1900A)와 N형 디바이스(1900B) 중 하나 이상)을 포함할 수 있는 기능 회로를 형성하기 위해 다양한 피처들을 연결시키도록 구성된, 다양한 콘택트들/비아들/라인들 및 다층 상호연결 피처들(예컨대, 금속층들 및 층간 유전체들)을 디바이스(1900)를 포함하는 기판 상에 형성할 수 있다. 추가적인 예시로서, 다층 상호연결부는 비아들 또는 콘택트들과 같은 수직적 상호연결부들과, 금속라인들과 같은 수평적 상호연결부들을 포함할 수 있다. 다양한 상호연결 피처들은 구리, 텅스텐 및/또는 실리사이드를 비롯한 다양한 도전성 물질들을 채용할 수 있다. 하나의 예시에서, 구리 관련 다층 상호연결 구조물을 형성하기 위해 다마신 및/또는 듀얼 다마신 공정이 이용된다. 또한, 추가적인 공정 단계들이 방법(200) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 상술한 몇몇의 공정 단계들은 방법(200)의 다양한 실시예들에 따라 대체되거나 또는 제거될 수 있다.
도 34, 도 35를 참조하면, 각각 도 17, 도 33에서 도시된 예시들과 마찬가지로, GAA 트랜지스터(300) 및 포크시트 트랜지스터(1900)가 예시되어 있으며, (예를 들어, 인접한 P형 디바이스와 N형 디바이스 사이의 단락 회로를 완화시키는 격리층(1704) 및 유전체 벽(1910)과 같은) 이 두 개의 디바이스들의 격리 피처들의 치수들의 비교를 더 포함한다. 도시된 바와 같이, 디바이스(300)의 격리층(1704)은 격리층(1704)이 기판 부분(310)의 최상면 아래로 얼마나 깊게 연장되는지를 대략적으로 나타내는 바닥 깊이(D1)와 폭('W1')을 갖는다. 마찬가지로, 디바이스(1900)의 유전체 벽(1910)이 폭('W2')과 바닥 깊이('D2')를 갖는다. 일부 실시예들에서, 폭(W1)은 약 5~20㎚ 사이의 범위 내에 있고, 폭(W2)은 약 8~30㎚ 사이의 범위 내에 있다. 일반적으로, 폭(W1, W2) 각각은 인접한 P형 디바이스와 N형 디바이스 사이에 원하는 격리를 제공하도록 튜닝가능하다. 일부 예시들에서, 깊이(D1, D2)는 폭(W1, W2)의 관점에서 정의될 수 있다. 예를 들어, D1은 약 4/(3*W1)로서 정의될 수 있고, D2는 약 4/(3*W2)로서 정의될 수 있다. 따라서, 일부 실시예들에서, 깊이(D1, D2)와 폭(W1, W2)은 일반적으로 역관계를 갖는다. 격리층(1704) 및 유전체 벽(1910)의 바닥 깊이(D1, D2)는 또한 최하위 반도체 채널층들(에피택셜층들(312))에서의 기생 캐패시턴스를 방지하도록 구성된다.
도 36을 참조하면, 개시된 PMS 드라이브-인 공정으로부터 초래되는 (예컨대, P형 디바이스들(300A, 1900A)과 같은) P형 디바이스에서의 다양한 엘리먼트들에 대한 농도 대 깊이 프로파일들을 포함하는 그래프(3600)가 예시된다. 그래프(3600)에서, 프로파일들은 EE' 섹션(도 17에서 도시됨)을 따라 또는 FF' 섹션(도 33에서 도시됨)을 따라 취해질 수 있으며, 예를 들어 반도체 채널층(에피택셜층(312))으로부터 계면층(IL)(314), 하이 K층(Vfb 변조된 하이 K 유전체층(316B) 및 제2 하이 K 유전체층(1202)을 포함함), PWFM층(1502), 및 금속 캡핑층(1702A)(다른 층들 중에서도 아교층을 포함할 수 있음)을 통해 진행한다. 예시된 예시에서, 농도 대 깊이 프로파일들은 하프늄 농도[HF]를 나타내는 곡선(3602), 산소 농도[O]를 나타내는 곡선들의 세트(3604), 티타늄 농도[Ti]를 나타내는 곡선(3606), 알루미늄 농도[Al]를 나타내는 곡선들의 세트(3608), 및 염소 농도[Cl]를 나타내는 곡선들의 세트(3610)를 포함한다. 곡선들의 세트(3604)는 성분 곡선들(3604A, 3604B, 3604C)을 더 포함하며, 여기서 곡선(3604A)은 개시된 PMS 드라이브-인 공정을 채택한 실시예들에 대한 산소 농도[O]를 나타내고, 곡선들(3604B, 3604C)은 두 개의 상이한 참조 공정들에 대한 산소 농도[O]를 나타낸다. 마찬가지로, 곡선들의 세트(3608)는 성분 곡선들(3608A, 3608B, 3608C)을 더 포함하며, 여기서 곡선(3608A)은 개시된 PMS 드라이브-인 공정을 채택한 실시예들에 대한 알루미늄 농도[Al]를 나타내고, 곡선들(3608B, 3608C)은 두 개의 상이한 참조 공정들에 대한 알루미늄 농도[Al]를 나타낸다.
그래프(3600)에서 도시된 바와 같이, (개시된 PMS 드라이브-인 공정을 채택한) 곡선(3604A)에 대한 산소 농도[O]는 IL 및 HK층 영역들에서의 곡선들(3604B, 3604C)(참조 공정들)에 대한 산소 농도[O]보다 크다. 예를 들어, 실시예에서, 곡선(3604A)은 IL 및 HK층 영역들에서의 곡선(3604C)보다 약 1.11~1.17배 더 크고 곡선(3604B)보다 약 1~1.11배 더 큰 농도를 보여준다. 예시된 예시에서, 곡선들(3604A, 3604B, 3604C)에 대한 산소 농도[O]의 피크는 IL 및 HK층 영역들 사이의 경계 근처의 HK층 영역에서 나타나고, 곡선(3602)에 대한 하프늄 농도[HF]의 피크와 비교하여 (예컨대, 반도체 채널층에 더 가깝게) 좌측으로 시프트된다. 다양한 실시예들에 따르면, 하프늄 농도의 피크는 곡선(3602)에 의해 도시된 바와 같이, HK층 영역의 중심에서 실질적으로 나타난다. 예시에서, 곡선(3606)에 대한 티타늄 농도[Ti]는 HK층 및 WFM층 영역들에서 0보다 크고, IL 영역에서 약 0이다. 일부 경우들에서, 곡선들(3608A, 3608B, 3608C) 각각에 대한 알루미늄 농도[Al]는 HK층, WFM층, 및 캡핑층 영역들에서 0보다 크다. 예시로서, (개시된 PMS 드라이브-인 공정을 채택한) 곡선(3608A)에 대한 알루미늄 농도[Al]는 HK층 영역 및 대부분의 WFM층에서 곡선들(3608B, 3608C)(참조 공정들)에 대한 알루미늄 농도[Al]보다 크다. 예를 들어, 실시예에서, 곡선(3608A)은 곡선(3608C)보다 약 1.08~1.33배 더 크고 곡선(3608B)보다 약 1~1.23배 더 큰 농도를 보여준다. 예시에서, 곡선들(3610) 각각에 대한 염소 농도[Cl]는 WFM층 영역으로부터 IL 영역으로의 방향을 따라 감소한다. 일부 예시들에 따르면, 그리고 주어진 임의의 단위(a.u.)에 대해, 산소 농도[O]는 HK층 영역 내에서 약 1.8~2K a.u. 사이, IL 내에서 약 0.4~1.8K a.u. 사이, 그리고 반도체 채널층 내에서 약 0~0.2K a.u. 사이이다. 일부 경우들에서, 그리고 다시 주어진 임의의 단위(a.u.)에 대해, 염소 농도[Cl]는 WFM층 내에서 약 0.3~0.6K a.u. 사이, HK 층 영역 내에서 약 0.05~0.4K a.u. 사이이고, 반도체 채널층 내에서 약 0과 같다. 다른 예시에서, 그리고 다시 주어진 임의의 단위(a.u.)에 대해, 알루미늄 농도[Al]는 WFM층 내에서 약 1.2~1.6K a.u. 사이, HK 층 영역 내에서 약 0.2~1.4K a.u. 사이이고, 반도체 채널층 내에서 약 0과 같다. 다양한 실시예들에서 그리고 이전에 논의된 물질들에 더하여 또는 그에 대한 대안으로서, IL, HK층, WFM층, 및 캡핑층 각각은 TiAlO, TiO, TiON, AlON, TiAlON, AlO, TiAlOCl, TiOCl, TiONCl, AlONCl, TiAlONCl, AlOCl, HfClO, HfCl, HfO, HfTiAlOCl, HfTiOCl, HfTiONCl, HfAlONCl, HfTiAlONCl, HfAlOCl, 또는 이들의 조합을 포함할 수 있다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
기판으로부터 연장되는 핀을 제공하는 단계 - 상기 핀은 P형 트랜지스터를 위한 채널 영역을 정의하는 복수의 반도체 채널층들을 포함함 -;
상기 P형 트랜지스터의 상기 복수의 반도체 채널층들 각각의 적어도 세 개의 측들을 둘러싸는 제1 게이트 유전체층을 형성하는 단계;
상기 제1 게이트 유전체층을 둘러싸는 P형 금속 막을 형성하는 단계;
상기 P형 금속 막을 형성한 후, 상기 반도체 디바이스를 어닐링하는 단계; 및
상기 어닐링 이후, 상기 P형 금속 막을 제거하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 P형 금속 막은 Al, Ti, 및 N 중, 적어도 하나를 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 P형 금속 막은 상기 제1 게이트 유전체층 상에 형성된 제1 층, 상기 제1 층 상에 형성된 제2 층, 및 상기 제2 층 상에 형성된 제3 층을 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 층은 AlN을 포함하고, 상기 제2 층은 TiAlN을 포함하고, 상기 제3 층은 AlN을 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 3에 있어서,
상기 제2 층은 상기 제1 층보다 더 큰 두께를 가지며, 상기 제3 층은 상기 제2 층보다 더 큰 두께를 갖는 것인 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서,
상기 반도체 디바이스를 어닐링하는 단계는 상기 P형 금속 막으로부터의 원자들이 상기 제1 게이트 유전체층 내로 확산되게 하고, 상기 제1 게이트 유전체층의 플랫밴드 전압(flatband voltage; Vfb)을 변조시켜서, Vfb 변조된 제1 게이트 유전체층을 형성하게 하는 것인 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 6에 있어서,
상기 제1 게이트 유전체층은 하프늄 산화물(HfOx)을 포함하고, 상기 Vfb 변조된 제1 게이트 유전체층은 HfTiAlNOx를 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 1에 있어서,
상기 P형 금속 막을 제거한 후, 상기 제1 게이트 유전체층을 둘러싸는 제2 게이트 유전체층을 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 게이트 유전체층은 계면층(interfacial layer; IL) 및 상기 IL 위에 배치된 제1 하이 K 유전체층을 포함하고, 상기 제2 게이트 유전체층은 상기 제1 하이 K 유전체층 위에 배치된 제2 하이 K 유전체층을 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 8에 있어서,
상기 제2 게이트 유전체층을 둘러싸는 P형 일함수 금속(P-type work-function metal; PWFM)층을 형성하는 단계
를 더 포함하는 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 1에 있어서,
상기 P형 트랜지스터는 P형 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터 또는 P형 포크시트(forksheet) 트랜지스터를 포함한 것인 반도체 디바이스를 제조하는 방법.
실시예 12. 방법에 있어서,
N형 디바이스 영역 내에 제1 핀을 그리고 P형 디바이스 영역 내에 제2 핀을 제공하는 단계 - 상기 제1 핀과 상기 제2 핀 각각은 복수의 반도체 채널층들을 포함함 -;
상기 N형 디바이스 영역과 상기 P형 디바이스 영역 각각 내에서 상기 복수의 반도체 채널층들 각각을 둘러싸는 게이트 유전체를 형성하는 단계;
상기 P형 디바이스 영역 내의 상기 게이트 유전체를 둘러싸는 제1 금속 막을 퇴적하는 단계;
상기 P형 디바이스 영역 내의 상기 게이트 유전체의 제1 플랫밴드 전압(Vfb)을 변조시키기 위해 제1 어닐링 공정을 수행하는 단계; 및
상기 제1 금속 막을 제거하는 단계
를 포함하는 방법.
실시예 13. 실시예 12에 있어서,
상기 제1 금속 막을 퇴적하기 전에, 상기 N형 디바이스 영역 내의 상기 게이트 유전체를 둘러싸는 제2 금속 막을 퇴적하는 단계;
상기 N형 디바이스 영역 내의 상기 게이트 유전체의 제2 Vfb을 변조시키기 위해 제2 어닐링 공정을 수행하는 단계; 및
상기 제2 금속 막을 제거하는 단계
를 더 포함하는 방법.
실시예 14. 실시예 12에 있어서,
상기 제1 금속 막은 Al, Ti, 및 N 중, 적어도 하나를 포함한 것인 방법.
실시예 15. 실시예 13에 있어서,
상기 제2 금속 막은 La를 포함한 것인 방법.
실시예 16. 실시예 12에 있어서,
상기 제1 금속 막을 제거한 후, 상기 P형 디바이스 영역 내의 상기 게이트 유전체 위에 P형 일함수 금속(P-type work-function metal; PWFM)층을, 그리고, 상기 N형 디바이스 영역 내의 상기 게이트 유전체 위에 N형 일함수 금속(N-type work-function metal; NWFM)층을 형성하는 단계; 및
상기 PWFM층과 상기 NWFM층 각각과 접촉하고 상기 N형 디바이스 영역 내의 상기 제1 핀을 상기 P형 디바이스 영역 내의 상기 제2 핀으로부터 전기적으로 격리시키는 격리층을 형성하는 단계
를 더 포함하는 방법.
실시예 17. 방법에 있어서,
P형 디바이스 영역 내에 P형 디바이스를, 그리고 N형 디바이스 영역 내에 N형 디바이스를 제공하는 단계 - 상기 P형 디바이스와 상기 N형 디바이스 각각은 복수의 채널층들을 포함하고, 상기 P형 디바이스와 상기 N형 디바이스는 자신들 사이에 형성된 유전체 벽에 의해 서로로부터 전기적으로 격리됨 -;
상기 P형 디바이스와 상기 N형 디바이스의 상기 복수의 채널층들 각각의 세 개의 측들 상에 유전체층을 형성하는 단계;
상기 P형 디바이스의 상기 유전체층 위에 금속 막 스택을 퇴적하는 단계; 및
상기 P형 디바이스의 플랫밴드 전압(Vfb)을 변조시키기 위해 어닐링 공정을 수행한 후, 상기 금속 막 스택을 제거하는 단계
를 포함하는 방법.
실시예 18. 실시예 17에 있어서,
상기 금속 막 스택은 Al, Ti, 및 N 중, 적어도 하나를 포함한 것인 방법.
실시예 19. 실시예 17에 있어서,
상기 금속 막 스택을 제거한 후, 상기 P형 디바이스의 상기 유전체층 위에 P형 일함수 금속(PWFM)층을, 그리고, 상기 N형 디바이스의 상기 유전체층 위에 N형 일함수 금속(NWFM)층을 형성하는 단계
를 더 포함하는 방법.
실시예 20. 실시예 17에 있어서,
상기 PWFM층과 상기 NWFM층 각각의 위에 금속 캡핑층을 형성하는 단계
를 더 포함하며, 상기 금속 캡핑층의 최상면은 상기 유전체 벽의 최상면과 동일한 높이에 있는 것인 방법.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판으로부터 연장되는 핀을 제공하는 단계 - 상기 핀은 P형 트랜지스터를 위한 채널 영역을 정의하는 복수의 반도체 채널층들을 포함함 -;
    상기 P형 트랜지스터의 상기 복수의 반도체 채널층들 각각의 적어도 세 개의 측들을 둘러싸는 제1 게이트 유전체층을 형성하는 단계;
    상기 제1 게이트 유전체층을 둘러싸는 P형 금속 막을 형성하는 단계;
    상기 P형 금속 막을 형성한 후, 상기 반도체 디바이스를 어닐링하는 단계; 및
    상기 어닐링 이후, 상기 P형 금속 막을 제거하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 P형 금속 막은 Al, Ti, 및 N 중, 적어도 하나를 포함한 것인 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 P형 금속 막은 상기 제1 게이트 유전체층 상에 형성된 제1 층, 상기 제1 층 상에 형성된 제2 층, 및 상기 제2 층 상에 형성된 제3 층을 포함한 것인 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 반도체 디바이스를 어닐링하는 단계는, 상기 P형 금속 막으로부터의 원자들이 상기 제1 게이트 유전체층 내로 확산되게 하고, 상기 제1 게이트 유전체층의 플랫밴드 전압(flatband voltage; Vfb)을 변조시켜서, Vfb 변조된 제1 게이트 유전체층을 형성하게 하는 것인 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 P형 금속 막을 제거한 후, 상기 제1 게이트 유전체층을 둘러싸는 제2 게이트 유전체층을 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 P형 트랜지스터는 P형 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터 또는 P형 포크시트(forksheet) 트랜지스터를 포함한 것인 반도체 디바이스를 제조하는 방법.
  7. 방법에 있어서,
    N형 디바이스 영역 내에 제1 핀을 그리고 P형 디바이스 영역 내에 제2 핀을 제공하는 단계 - 상기 제1 핀과 상기 제2 핀 각각은 복수의 반도체 채널층들을 포함함 -;
    상기 N형 디바이스 영역과 상기 P형 디바이스 영역 각각 내에서 상기 복수의 반도체 채널층들 각각을 둘러싸는 게이트 유전체를 형성하는 단계;
    상기 P형 디바이스 영역 내의 상기 게이트 유전체를 둘러싸는 제1 금속 막을 퇴적하는 단계;
    상기 P형 디바이스 영역 내의 상기 게이트 유전체의 제1 플랫밴드 전압(Vfb)을 변조시키기 위해 제1 어닐링 공정을 수행하는 단계; 및
    상기 제1 금속 막을 제거하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 제1 금속 막을 퇴적하기 전에, 상기 N형 디바이스 영역 내의 상기 게이트 유전체를 둘러싸는 제2 금속 막을 퇴적하는 단계;
    상기 N형 디바이스 영역 내의 상기 게이트 유전체의 제2 Vfb을 변조시키기 위해 제2 어닐링 공정을 수행하는 단계; 및
    상기 제2 금속 막을 제거하는 단계
    를 더 포함하는 방법.
  9. 제7항에 있어서,
    상기 제1 금속 막을 제거한 후, 상기 P형 디바이스 영역 내의 상기 게이트 유전체 위에 P형 일함수 금속(P-type work-function metal; PWFM)층을, 그리고, 상기 N형 디바이스 영역 내의 상기 게이트 유전체 위에 N형 일함수 금속(N-type work-function metal; NWFM)층을 형성하는 단계; 및
    상기 PWFM층과 상기 NWFM층 각각과 접촉하고 상기 N형 디바이스 영역 내의 상기 제1 핀을 상기 P형 디바이스 영역 내의 상기 제2 핀으로부터 전기적으로 격리시키는 격리층을 형성하는 단계
    를 더 포함하는 방법.
  10. 방법에 있어서,
    P형 디바이스 영역 내에 P형 디바이스를, 그리고 N형 디바이스 영역 내에 N형 디바이스를 제공하는 단계 - 상기 P형 디바이스와 상기 N형 디바이스 각각은 복수의 채널층들을 포함하고, 상기 P형 디바이스와 상기 N형 디바이스는 자신들 사이에 형성된 유전체 벽에 의해 서로로부터 전기적으로 격리됨 -;
    상기 P형 디바이스와 상기 N형 디바이스의 상기 복수의 채널층들 각각의 세 개의 측들 상에 유전체층을 형성하는 단계;
    상기 P형 디바이스의 상기 유전체층 위에 금속 막 스택을 퇴적하는 단계; 및
    상기 P형 디바이스의 플랫밴드 전압(Vfb)을 변조시키기 위해 어닐링 공정을 수행한 후, 상기 금속 막 스택을 제거하는 단계
    를 포함하는 방법.
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