DE102008059647B3 - Verfahren zur Herstellung einer Gateelektrodenstruktur mit Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateoberseite - Google Patents

Verfahren zur Herstellung einer Gateelektrodenstruktur mit Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateoberseite Download PDF

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Abstract

Aufwendige Gatestapel mit einem dielektrischen Material mit großem epsilon und einem metallenthaltenden Elektrodenmaterial werden durch eine Schutzschicht, etwa eine Siliziumnitridschicht, bedeckt, die während der gesamten Fertigungssequenz an der Unterseite der Gatestapel beibehalten wird. Zu diesem Zweck wird ein Maskenmaterial vor dem Entfernen von Deckmaterialien an der Abstandshalterschicht aufgebracht, die zum Einkapseln der Gatestapel während des selektiven epitaktischen Aufwachsens einer verformungsinduzierenden Halbleiterlegierung verwendet werden. Folglich kann eine bessere Integrität über die gesamte Fertigungssequenz hinweg beibehalten werden, während gleichzeitig ein oder mehrere Lithographieprozesse vermieden werden.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung modernster integrierter Schaltungen mit aufwendigen Transistorelementen, die verformungsinduzierende Halbleiterlegierungen und Gatestrukturen mit höherer Kapazität aufweisen, die ein Gatedielektrikum mit großem ε mit erhöhter Permittivität enthalten.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische integrierte Schaltungen) und dergleichen erfordert das Herstellen einer großen Anzahl an Schaltungselementen auf einer gegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau. In vielen Schaltungen repräsentieren Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmt. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell zur Herstellung von Feldeffekttransistoren eingesetzt, wobei für viele Arten komplexer Schaltungen die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die ARbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung beispielsweise der MOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, typischerweise sogenannte pn-Überänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet gebildet werden, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit ders Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist in Verbindung mit der Fähigkeit rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets ein wesentlicher Faktor, der das Leistungsverhalten von MOS-Transistoren bestimmt. Da die Geschwindigkeit des Erzeugens des Kanals, die Leitfähigkeit der Gateelektrode abhängt und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften bestimmt, ist somit die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands, was wiederum zu einem höheren Gatewiderstand auf Grund der geringeren Abmessungen führt, – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Gegenwärtig wird der größte Teil der integrierten Schaltungen auf Grundlage von Silizium hergestellt auf Grund der nahezu unbegrenzten Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften von Silizium und entsprechende Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die überragende Rolle des Siliziums bei der Herstellung von Halbleiterbauelementen liegt in den guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolation unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und erlaubt somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise während der Ausheizzyklen zum Aktivieren der Dotiermittel und zum Ausheilen von Kristallschäden erforderlich sind, ohne dass die elektrischen Eigenschaften der Grenzfläche beeinträchtigt werden.
  • Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren eingesetzt, die die Gateelektrode, die häufig aus Polysilizium oder anderen metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim ständigen Verbessern des Leistungsverhaltens von Feldeffekttransistoren wird die Länge des Kanalgebiets zunehmend verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorleistungsverhalten durch die Spannung gesteuert wird, die der Gateelektrode zum invertieren der Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zugeleitet wird, um damit den gewünschten Durchlassstrom für eine vorgegebene Versorgungsspannung zu erreichen, ist ein gewisser Grad an kapazitiver Kopplung aufrecht zu erhalten, die durch den Kondensator erzeugt wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischenliegende Siliziumdioxid gebildet ist. Es zeigt sich, dass das Verringern der Kanallänge eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Extrem größenreduzierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit einer geringeren Schwellwertspannung weisen eine exponentielle Zunahme des Leckstromes auf, während auch höhere kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Somit muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu erzeugen. Z. B. erfordert eine Kanallänge von ungefähr 80 nm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl die Verwendung von Hochgeschwindigkeitstransistorelementen mit einem äußerst kurzen Kanal auf Hochgeschwindigkeitssignalwege beschränkt ist, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen eingesetzt werden, etwa als Speichertransistorelemente, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm, die nicht mehr mit den Erfordernissen für das Leistungsverhalten von Schaltungen kompatibel sind, selbst wenn nur Transistoren in geschwindigkeitskritischen Signalwegen auf der Grundlage eines äußerst dünnen Gateoxids hergestellt werden.
  • Dadurch wurde das Ersetzen von Siliziumdioxid als Material für Gateisolationsschichten insbesondere für sehr dünne Siliziumdioxidgateschichten in Betracht gezogen. Mögliche alternative Materialien sind solche, die eine deutlich höhere Permittivität zeigen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht eine kapazitive Kopplung hervorruft, die durch eine extrem dünne Siliziumdioxidschicht erreicht würde. Üblicherweise wird eine Dicke, die zum Erreichen einer spezifizierten kapazitiven Kopplung mit Siliziumdioxid erforderlich ist, als eine Kapazitätsäquivalenzdicke (CET) bezeichnet. Auf den ersten Blick erscheint es relativ einfach, Siliziumdioxid durch Materia lien mit großem ε zu ersetzen, um damit eine Kapazitätsäquivalenzdicke im Bereich von 1 nm und weniger zu erhalten.
  • Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität zu ersetzen, etwa Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, Hafniumoxid (HfO2), HfSiO, Zirkoniumoxid (ZrO2) und dergleichen.
  • Ferner kann das Transistorleistungsverhalten durch Vorsehen eines geeigneten leitenden Materials für die Gateelektrode verbessert werden, so dass das für gewöhnlich verwendete Polysiliziummaterial ersetzt wird, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum zeigt, wodurch die effektive Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Daher wurde ein Gatestapel vorgeschlagen, in welchem ein dieelektrisches Material mit großem ε eine erhöhte Kapazität auf der Grundlage der gleichen Dicke wie eine Siliziumdioxidschicht ergibt, wobei zusätzlich Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits wird ein nicht-Polysiliziummaterial, etwa Titannitrid und dergleichen, hergestellt, um mit dem dielektrischen Material mit großem ε in Kontakt zu kommen, wodurch das Auftreten einer Verarmungszone im Wesentlichen verhindert wird.
  • Nach der Herstellung aufwendiger Gatestrukturen mit einem Dielektrikum mit großem ε und einem Gatematerial auf Metallbasis sind jedoch Hochtemperaturbehandlungen erforderlich, die zu einer Verschiebung der Austrittsarbeit und einer Verringerung der Permittivität des Gatedielektrikums führen können, das ebenfalls mit einer Zunahme der Schichtdicke begrenzt sein kann, wodurch viele der Vorteile des Dielektrikums mit großem ε und des Metallmaterials aufgehoben werden. Es wird angenommen, dass die Beeinträchtigung des Metallgates mit großem ε im Wesentlichen durch den Einbau von Sauerstoff und eine entsprechende Sauerstoffdiffusion innerhalb des dielektrischen Materials mit großem ε hervorgerufen wird, wobei die Sauerstoffdiffusion durch Sauerstoff gespeist werden kann, der in der Umgebung enthalten ist, die mit dem Dielektrikum mit großem ε während der Bearbeitung der Bauelemente in Kontakt kommt. Da beispielsweise Oxide auf Basis von Hafnium und Zirkonium sehr schnell auf Grund der hohen Affinität zu Sauerstoffdiffusion selbst bei moderat hohen Temperaturen aufwachsen, mit eine signifikante Modifizierung der Eigen schaften des dielektrischen Materials mit großem ε beobachtet, beispielsweise eine Zunahme der Schichtdicke und damit eine geringere dielektrische Konstante, was bei höheren Temperaturen von ungefähr 950 bis 1300°C ausgeprägter ist, wie sie typischerweise während der Aktivierungsbehandlungen und dergleichen angewendet werden.
  • Zusätzlich zu einer ausgeprägten Modifizierung des dielektrischen Materials mit großem ε kann auch die Austrittsarbeit des Metalls im Gatestapels in Richtung der Mitte der Bandlücke verschoben werden, wodurch die Schwellwertspannung entsprechender Transistoren modifiziert wird. Auf Grund der hohen Sauerstoffaffinität des dielektrischen Materials mit großem ε wird gewöhnlich der Gatestapel nach dem Strukturierungsprozess eingekapselt, um damit einen Kontakt von Sauerstoff, der in der Prozessumgebung enthalten ist, zu vermeiden oder zumindest deutlich zu reduzieren, um damit die Stabilität des dielektrischen Materials mit großem ε und entsprechender Metall in dem Gatestapel zu verbessern. Zu diesem Zweck hat sich Siliziumnitrid als ein vielversprechendes Material auf Grund seiner Sauerstoffblockiereigenschaften erwiesen. Somit wird in typischen konventionellen Prozessabläufen eine Siliziumnitridbeschichtung mit einer Dicke im Bereich von ungefähr 1 nm bis 5 nm an freiliegenden Oberflächenbereichen des strukturierten Gatestapels mit großem ε gebildet, wobei geeignete Abscheidetechniken eingesetzt werden, um nicht in unterwünschter Weise Bauteileigenschaften und/oder nachfolgende Fertigungsschritte zu beeinflussen. Z. B. werden gut etablierte chemische Dampfabscheide (LPCVD) Techniken bei geringem Druck eingesetzt, um die Siliziumnitridbeschichtung zu bilden.
  • Zusätzlich zum Bereitstellen aufwendiger Gateelektrodenstrukturen unter Anwendung von dielektrischen Materialien mit großem ε und metallenthaltenden Gateelektrodenmaterialien wurden andere Lösungsmöglichkeiten entwickelt, um das Transistorleistungsverhalten bei einer vorgegebenen Gatelänge von einer Dicke eines Gatedielektrikumsmaterials zu verbessern. Beispielsweise kann durch das Erzeugen einer gewissen Verformungskomponente im Kanalgebiet der Transistorelemente die Ladungsträgerbeweglichkeit und damit die Gesamtleitfähigkeit des Kanals verbessert werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. (100) Oberflächenorientierung und einer Orientierung der Kanallängsrichtung entlang einer (110) äquivalenten Richtung, erhöht das Erzeugen einer Zugverformungskomponente in der Stromflussrichtung die Leitfähigkeit der Elektronen, wodurch das Transistorverhalten von n-Kanaltransistoren verbessert wird. Andererseits erhöht das Erzeugen einer kompressiven Verformungskomponente in Stromflussrich tung die Löcherbeweglichkeit und ergibt somit eine bessere Leitfähigkeit für p-Kanaltransistoren. Folglich wurden eine Vielzahl von verformungsinduzierenden Mechanismen in der Vergangenheit entwickelt, die an sich bereits eine sehr komplexe Fertigungssequenz zum Einrichten der diversen verformungsinduzierenden Techniken erfordern. Beispielsweise ist eine vielversprechende Vorgehensweise, die häufig angewendet wird, das Einbauen einer kompressiven verformungsinduzierenden Halbleiterlegierung in die Drain- und Sourcebereiche von p-Kanaltransistoren. Zu diesem Zweck werden in einer frühen Fertigungsphase Aussparungen selektiv benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors hergestellt, während die n-Kanaltransistoren durch eine Abstandshalterschicht bedeckt sind. Des weiteren wird die Gateelektrode des p-Kanaltransistors eingekapselt, um das Gateelektrodenmaterial nicht in unerwünschter Weise der Ätzatmosphäre zur Herstellung der Aussparung auszusetzen und auch um eine effiziente Wachstumsmaske während des selektiven epitaktischen Aufwachsprozesses zu schaffen, in welchem eine gewünschte Halbleiterlegierung auf einem kristallinen Substratmaterial aufgewachsen wird, während eine merkliche Abscheidung von Material auf dielektrischen Oberflächenbereichen durch geeignete Auswahl der entsprechenden Prozessparameter unterdrückt wird. Nach der Herstellung der verformungsinduzierenden Halbleiterlegierung werden die entsprechende Abstandshalterstruktur und eine Deckschicht, die die Gateelektrode des p-Kanaltransistors umschließt, zusammen mit der Abstandshalterschicht entfernt, die die n-Kanaltransistoren bedeckt. Daraufhin wird die weitere Bearbeitung fortgesetzt, indem Drain- und Sourcegebiete hergestellt werden, um die grundlegende Transistorstruktur fertig zu stellen.
  • Ein entsprechender verformungsinduzierender Mechanismus ist ein sehr effizientes Konzept für die Verbesserung des Transistorverhaltens und daher ist eine Kombination mit modernsten Gateelektrodenstrukturen auf der Grundlage von dielektrischen Materialien mit großem ε und Metallgateelektroden äußerst wünschenswert. Es zeigt sich jedoch, dass die Kombination beider komplexer Prozesssequenzen Probleme hinsichtlich der Integrität des empfindlichen dielektrischen Materials mit großem ε nach sich ziehen kann, da die entsprechende Schutzbeschichtung in unerwünschter Weise der reaktiven Ätzumgebung ausgesetzt wird, wie dies detaillierter mit Bezug zu den 1a bis 1f beschrieben ist. Diese Figuren zeigen herkömmliche Herstellungsverfahren.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, etwa einem Siliziumsubstrat, einem isolierenden Trägermaterial und dergleichen, über welchem eine siliziumbasierte Halbleiterschicht 102 gebildet ist. In und über der Halbleiterschicht 102 sind moderne Transistorelemente 110p, 110n auf Grundlage eines verformungsinduzierenden Mechanismus und auf der Grundlage einer komplexen Gateelektrodenstruktur hergestellt. In der gezeigten Fertigungsphase in 1a umfassen die Transistoren 100p, 100n einen ersten Gatestapel 110p und einen zweiten Gatestapel 110n, die beide ein dielektrisches Material mit großem ε in Verbindung mit einem geeignet ausgewählten metallenthaltenden Elektrodenmaterial aufweisen. Beispielsweise enthalten beide Gatestapel 110p, 110n ein Oxidbasismaterial 111 mit geringer Dicke, beispielsweise mit einer Dicke von ungefähr 100 nm oder weniger, um damit eine gut etablierte Grenzfläche mit entsprechenden Kanalgebieten 103 zu bilden, die unter den jeweiligen Gatestapeln 110p, 110n angeordnet sind. Des weiteren ist ein dielektrisches Material mit großem ε, etwa eines der oben spezifizierten Materialien, etwa in Form von Hafniumoxid, auf der Oxidbasisschicht 111 ausgebildet, wie dies durch 112 angegeben ist. Beispielsweise liegt eine Dicke des dielektrischen Materials mit großem ε 112 im Bereich von 1 bis 2 nm, wenn Hafniumoxid verwendet wird. Ferner umfasst der erste Gatestapel 110p ein metallenthaltendes Elektrodenmaterial 113p, dessen Austrittsarbeit in geeigneter Weise so eingestellt ist, dass eine gewünschte Schwellwertspannung für den p-Kanaltransistor 100p erreicht wird. In ähnlicher Weise besitzt der Gatestapel 110n auf dem dielektrischen Material mit großem ε 112 ein geeignet ausgewähltes Gateelektrodenmaterial 113n mit einer erforderlichen Austrittsarbeit, um den Bauteilerfordernissen des Transistor 100n zu genügen. Beispielsweise werden die Materialien 113p, 113n auf der Grundlage eines Titannitridmaterials vorgesehen, wobei eine zusätzliche Materialzusammensetzung oder eine entsprechende Anpassung der Materialeigenschaften in einem der Gatestapel 110p, 110n ausgeführt wird. Ferner kann ein weiteres Gateelektrodenmaterial 114, etwa in Form von Polysilizium, typischerweise vorgesehen werden, um damit eine gewünschte Höhe der Gatestapel 110p, 110n zu erhalten, etwa im Hinblick auf die weitere Bearbeitung, wenn entsprechende Drain- und Sourcegebiete auf der Grundlage von Implantationsprozessen zu bilden sind, in denen ein gewisses Maß an Ionenblockierwirkung der Gatestapel zum Schutz der Kanalgebiete 103 erforderlich ist. Ein Beschichtungsmaterial 115 gefolgt von einer Deckschicht 116 ist über dem Material 114 vorgesehen. Das Beschichtungsmaterial 115 enthält typischerweise Siliziumdioxid, während die Deckschicht 116 aus Siliziumnitrid aufgebaut ist. Wie zuvor erläutert ist, wird im Hinblick auf eine bessere Integrität des empfindlichen dielektrischen Materials mit großem ε 112 und im Hinblick auf die Elektrodenmaterialien 113p, 113n, die während der weiteren Bearbeitung im Hinblick auf Schwellwertspannungsänderungen zu stabilisieren sind, eine Schutzbeschichtung aus Siliziumnitrid 104 insbesondere an Seitenwänden der Gatestapel 110p, 110n vorgesehen. Des weiteren sind eine Ätzstoppbeschichtung 105 aus Siliziumdioxid und eine Abstandshalterschicht 106 über den Transistoren 100p, 100n gebildet. In der gezeigten Fertigungsphase ist auch eine Ätzmaske 107 vorgesehen, um den Transistor 100n abzudecken, über welchem die Abstandshalterschicht 106 während der nachfolgenden Strukturierungssequenz zur Herstellung von Aussparungen in den Transistor 100p beizubehalten ist.
  • Das Halbleiterbauelement 100 wird typischerweise auf der Grundlage der folgenden Prozesse hergestellt. Nach dem Ausbilden entsprechender Isolationsstrukturen (nicht gezeigt) und dem Erzeugen geeigneter Basisdotierprofile in der Halbleiterschicht 102, wie dies für die unterschiedlichen Transistoren 100p, 100n erforderlich ist, werden die Gatestapel 110p, 110n hergestellt. Dazu wird die Oxidbasisschicht 111 typischerweise unter Anwendung auf weniger Oxidationsprozesse hergestellt, woran sich das Abscheiden des dielektrischen Materials mit großem ε 112 anschließt. Daraufhin wird eine entsprechende Prozesssequenz angewendet, in der die Materialien 113p, 113n selektiv entsprechend den jeweiligen Austrittsarbeiten im Hinblick auf das Einstellen der Schwellwertspannung der zugehörigen Transistoren 100p, 100n vorgesehen werden. Zum Beispiel wird ein geeignetes erstes metallenthaltendes Material abgeschieden und wird dann von oberhalb eines der Transistoren, etwa dem Transistor 100p entfernt, woran sich das Abscheiden eines weiteren Materials mit geeigneten elektronischen Eigenschaften für den Transistor 100p anschließt. Als nächstes wird das Polysiliziummaterial etwa in Verbindung mit den Materialien 115 und 116 aufgebracht, die nachfolgend unter Anwendung aufwendiger Lithographie- und Ätztechniken strukturiert werden. Als nächstes wird die Siliziumnitridbeschichtung 104 der Retikel von ungefähr 1 bis 5 nm unter Anwendung komplexer Abscheidetechniken, etwa ALD (Atomlagenabscheidung), thermisch aktivierte CVD und dergleichen aufgebracht, wie dies auch zuvor beschrieben ist. Daraufhin wird die Siliziumdioxidbeschichtung 105 abgeschieden, woran sich das Abscheiden des Abstandshaltermaterials 106 anschließt. Schließlich wird die Ätzmaske 107 unter Anwendung gut etablierter Lithographietechniken bereitgestellt.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphasen, in der die Abstandshalterschicht 106 in ein entsprechendes Abstandshalterelement 106a strukturiert ist, das unter Anwendung gut etablierter anisotroper Ätztechniken erfolgt, in welchem Siliziumnitridmaterial selektiv zu Siliziumdioxidmaterial geätzt wird. Daraufhin werden freiliegende Bereiche der Beschichtung 105 und der Beschichtung 104 durch zusätzliche Ätzschritte entfernt. Daraufhin wird die Maske 107 (siehe 1a) vor oder nach dem entsprechenden Ätzprozess zur Herstellung von Aussparungen in dem freiliegenden Bereich der Halbleiterschicht 102 des Transistors 100p entfernt. Nach der Herstellung der jeweiligen Aussparungen werden freiliegende Bereiche des Bauelements 100 für den nachfolgenden selektiven epitaktischen Aufwachsprozess vorbereitet, wofür entsprechende nasschemische Reinigungsprozesse erforderlich sind. Daraufhin wird eine geeignete Halbleiterlegierung selektiv innerhalb der zuvor hergestellten Aussparungen unter Anwendung gut etablierter Abscheiderezepte aufgebracht.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach dem epitaktischen Aufwachsprozess. Somit ist eine Halbleiterlegierung 108, beispielsweise in Form einer Silizium/Germanium-Mischung, in der Halbleiterschicht 102 lateral benachbart zu dem Gatestapel 110p und davon durch den Abstandshalter 106a getrennt ausgebildet.
  • 1d zeigt schematisch das Halbleiterbauelement 100 während eines Ätzprozesses 109, der typischerweise auf der Grundlage heißer Phosphorsäure ausgeführt wird, um die Deckschicht 116 des Gatestapels 110p und auch die Abstandshalterschicht 106, die über dem Transistor 100n gebildet ist, zu entfernen. Heiße Phosphorsäure ist ein gut etabliertes chemisches Mittel zum Entfernen von Siliziumnitrid selektiv zu Siliziumdioxid und Siliziummaterial. Während des Ätzprozesses 109 kann ein gewisser Materialabtrag in der Beschichtung 104 in dem Transistor 100p auftreten, wie dies durch 104p angegeben ist, wobei jedoch eine zuverlässige Bedeckung der Seitenwandbereiche des Gatestapels 111p beibehalten wird. Andererseits wird die Abstandshalterschicht 106 entfernt, wobei die Beschichtung 105 zuverlässig die Beschichtung 104 abdeckt und dabei ebenfalls zuverlässig die Deckschicht 116 des Gatestapels 110 bedeckt. Folglich wird ein weiterer maskierter Ätzprozess ausgeführt, um die Deckschicht 116 de Stapels 110n zu entfernen.
  • 1e zeigt schematisch das Halbleiterbauelement 100 mit einer Ätzmaske 121, die den Transistor 100p abdeckt, während der Transistor 100n der Einwirkung einer Ätzumgebung 120 ausgesetzt ist, die auf der Grundlage der plasmaunterstützten Ätzchemie erzeugt wird, um damit freiliegende Bereiche der Beschichtungen 104, 105 von horizontalen Bauteilbereichen zu entfernen, wodurch die Deckschicht 116 des Gatestapels 110n freigelegt wird. Während des Ätzprozesses 120 wird folglich die Beschichtung 105 im Wesentlichen an den Seitenwänden des Gatestapels 110n beibehalten, da die Einwirkung der Ätzumgebung 120 für eine moderat kurze Ätzzeit beschränkt ist, da die anfängliche Dicke der Beschichtungen 104, 105 relativ klein ist. Durch Beschränken der Ätzzeit des Prozessors 120 kann eine unerwünschte Materialerosion des freigelegten Bereichs der Halbleiterschicht 102 in dem Transistor 100n auf einem akzeptablen Niveau gehalten werden. Daraufhin wird die Ätzmaske 121 entfernt oder diese wird während eines weiteren Ätzprozesses zum Entfernen der Deckschicht 116 des Stapels 110n beibehalten.
  • 1f zeigt schematisch das Halbleiterbauelement 100, wobei ein entsprechender Ätzprozess 122 auf der Grundlage heißer Phosphorsäure der guten Selektivität in Bezug auf Siliziumdioxid und Silizium ausgeführt wird, wie dies bereits zuvor erläutert ist. Während des Ätzprozesses 122 werden jedoch auch freiliegende Bereiche der Beschichtung 104n angegriffen und damit abgetragen, wodurch möglicherweise das empfindliche dielektrische Material mit großem ε 112 in dem Gatestapel 110n freigelegt wird. D. h., auf Grund der Sequenz der Ätzprozesse 120, 122 kann eine unerwünschte Materialerosion der Beschichtung 104n auftreten, die zu einer geringeren Integrität des Gatestapels 110n führen kann, während eine entsprechende unerwünschte Freilegung empfindlicher Materialien in dem Gatestapel 110p weniger kritisch ist, selbst wenn diese der Einwirkung der Ätzumgebung 122 ausgesetzt werden, da das entsprechende Beschichtungsmaterial 104p eine größere laterale Abmessung an der Unterseite des Gatestapels 110p besitzen kann.
  • Während der weiteren Bearbeitung, d. h. bei der Herstellung der Drain- und Sourcegebiete auf der Grundlage geeignet gestalteter Abstandshalterstrukturen und dem Ausführen entsprechender Hochtemperaturprozesse, ist folglich die Integrität des unteren Bereichs des Gatestapels 110n nicht mehr sichergestellt, was zu einer ausgeprägten Schwellwertvariabilität nach der Fertigstellung des Transistors 100n führen kann. Obwohl moderne Prozesstechniken eingesetzt werden, etwa der Einbau der verformungsinduzierenden Halbleiterlegierung 108 für den Transistor 100p und das Verwenden einer aufwendigen Gateelektrodenstruktur, kann die schließlich erreicht Zunahme des Leistungsverhaltens weniger ausgeprägt sein auf Grund der entsprechenden Schwellwertreabilität insbesondere für den n-Kanaltransistor 100n.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Techniken, in denen komplexe Gateelektrodenstrukturen mit verformungsinduzierenden Halblei terlegierungen kombiniert werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in de Auswirkung reduziert werden.
  • Überblick über die Offenbarung
  • Im Allgemeinen stellt die vorliegende Erfindung also Techniken bereit, in denen eine bessere Integrität komplexer Gateelektrodenstrukturen während einer aufwendigen Fertigungssequenz erreicht wird, während welcher verformungsinduzierende Halbleiterlegierungen zumindest in eine Art von Transistoren eingebaut werden. Zu diesem Zweck wird die Integrität einer Schutzbeschichtung verbessert, indem zumindest die Unterseite des Gatestapels während kritischer Ätzprozesse in geeigneter Weise abgedeckt wird, in denen ein entsprechendes Deckmaterial des Gatestapels, das auch als „Gateoberseite oder Gatekopfbereich” bezeichnet wird, zu entfernen ist. In einigen anschaulichen hierin offenbarten Aspekten wird ein geeignetes Maskenmaterial abgeschieden und so bearbeitet, dass ein oberer Bereich der Gatestapel freigelegt wird, während die Unterseite der Gatestapel während der kritischen Ätzprozesse zuverlässig bedeckt bleibt. Folglich kann die Integrität der Gatestapel gewährleistet werden, ohne dass zu einer größeren Prozesskomplexität beigetragen wird.
  • Ein anschauliches hierin offenbartes Verfahren betrifft das Herstellen einer Gateelektrodenstruktur eines Transistors. Das Verfahren umfasst das Bilden einer Schutzschicht an Seitenwänden eines Gatestapels, der über einer Halbleiterschicht ausgebildet ist und eine Gateisolationsschicht mit einem Dielektrikum mit großem ε, ein metallenthaltendes Elektrodenmaterial auf der Gateisolationsschich mit Dielektrikum mit großem ε und eine Deckschicht aufweist. Des weiteren umfasst das Verfahren das Bilden eines Maskenmaterials über der Halbleiterschicht, um die Schutzschicht zumindest an der Unterseite des Gatestapels abzudecken. Schließlich umfasst das Verfahren das Entfernen der Deckschichten in Anwesenheit des Maskenmaterials.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1f schematisch Querschnittsansichten eines modernen Halbleiterbauelements während diverser Fertigungsphasen in einer konventionellen Prozesssequenz zur Herstellung eines Gatestapels und einer verformungsinduzierenden Halbleiterlegierung zeigen;
  • 2a bis 2f schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung von Transistoren unterschiedlicher Art auf der Grundlage einer komplexen Gateelektrodenstruktur und eingebauten Halbleiterlegie rung gemäß anschaulicher Ausführungsformen zeigen, wobei eine erhöhte Integrität einer Schutzschicht sichergestellt ist;
  • 2g bis 2j schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen eine verbesserte Schichtintegrität erreicht wird, indem ein geeignetes Maskenmaterial vorgesehen wird, das die Unterseite der entsprechenden Gatestapel abdeckt; und
  • 2k und 2l schematisch Querschnittsansichten des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen eine verbesserte Schichtintegrität erreicht wird, indem ein Maskenmaterial und eine geeignet gestaltete Einebnungstechnik angewendet wird.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den hierin offenbarten Gegenstand auf die speziellen offenbarten anschaulichen Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen stellt der hierin offenbarte Gegenstand Techniken bereit, in denen eine bessere Integrität einer Schutzschicht komplexer Gatestapel erreicht wird, indem zumindest die Unterseite der jeweiligen Gatestapel während kritischer Ätzprozesse zum Entfernen von Abstandshalterschichten, Deckschichten und dergleichen von einer Oberseite der Gatestapel abgedeckt wird. Während einer komplexen Fertigungssequenz zur Bereitstellung eingebetteter Halbleiterlegierungen, die ein aufwendiges Maskierungs- und Strukturierungsschema fordern, können dennoch empfindliche dielektrische Materialien mit großem ε und metallenthaltende Gateelektrodenmaterialien durch ein dünnes Beschichtungsmaterial geschützt werden, da eine unerwünschte Einwirkung der Ätzumgebung, etwa in Form von heißer Phosphorsäure, verringert wird. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen ein Maskenmaterial abgeschieden, beispielsweise in Form eines organischen Materials, etwa als ein Polymermaterial, ein Lackmaterial und dergleichen, so dass eine im Wesentlichen ebene Oberflächentopographie erreicht wird, die dann der Einwirkung einer Ätzumgebung ausgesetzt wird, um die Dicke des Maskenmaterials zu verringern. Folglich kann der obere Bereich oder der Kopf der Gatestapel freigelegt werden, um ein zuverlässiges Abtragen von Deck- oder Abstandshaltermaterialien zu ermöglichen, während gleichzeitig ein unerwünschtes Freilegen des Beschichtungsmaterials an der Unterseite der Gatestapel vermieden wird. Das Abscheiden des Maskenmaterials kann in einer beliebigen geeigneten Fertigungsphase erfolgen, d. h. zumindest vor dem Entfernen des Deckmaterials des Transistors, der keine Halbleiterlegierung erhält, während in anderen Fällen das Maskenmaterial in einer früheren Fertigungsphase vorgesehen wird. Folglich kann durch das Abscheiden des Maskenmaterials in einem Zustand geringer Viskosität eine ausreichende ebene Oberflächentopographie geschaffen werden, die in einigen Fällen für die weitere Bearbeitung verwendet wird. In anderen Fällen wird ein zusätzlicher Einebnungsprozess ausgeführt, um ein gewünschtes Maß an Oberflächenebenheit zu erreichen, wobei ebenfalls ein unerwünschter Bereich des Maskenmaterials entfernt wird. Z. B. beinhaltet in einigen anschaulichen Ausführungsformen die Einebnung einen Polierprozess, während welchem eine obere Fläche des Gatestapels freigelegt wird, so dass die entsprechenden freigelegten Oberflächenbereiche für das Aufbringen einer geeigneten Ätzchemie verfügbar sind, um damit zumindest einen Teil unerwünschter Materialbereiche der Gatestapel zu entfernen. In noch anderen anschaulichen Ausführungsformen wird ein Teil des Gatestapels während des Einebnungsprozesses zusammen mit dem Maskenmaterial abgetragen, wodurch die mechanische Integrität der Gatestapel während des Einebnungsprozesses verbessert wird und wodurch ebenfalls die Integrität des unteren Bereichs der Gatestapel gewährleistet ist, wenn zusätzliche Ätzprozesse angewendet werden, um unerwünschte Materialien, etwa Deckschichten, Abstandshalterschichten und dergleichen, abzutragen.
  • Mit Bezug zu den 2a bis 2l werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auch die 1a bis 1f verwiesen wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem ersten Transistor 200p und einem zweiten Transistor 200n in einer frühen Fertigungsphase. Wie gezeigt, umfasst das Bauelement 200 ein Substrat 201 und eine Halblei terschicht 202, etwa ein siliziumbasiertes Halbleitermaterial, in und über welchem die Transistoren 200p, 200n hergestellt sind. Es sollte beachtet werden, dass das Substrat 201 ein beliebiges geeignetes Trägermaterial enthält, um darüber die Halbleiterschicht 202 zu bilden. Beispielsweise wird ein isolierendes Material etwa in Form einer vergrabenen isolierenden Schicht (nicht gezeigt) vorgesehen, zumindest teilweise über dem Substrat 201, um eine SOI-(Halbleiter-auf-Isolator-)Architektur vorzusehen. Des weiteren sind geeignete Isolationsstrukturen (nicht gezeigt) in der Halbleiterschicht (202) vorgesehen, um entsprechende „aktive” Gebiete zu definieren, in denen geeignete Dotierstoffprofile zu schaffen sind, wie beispielsweise die Transistoren 200p, 200n. In der gezeigten Fertigungsphase enthalten die Transistoren 200p, 200n entsprechende Gatestapel 210p, 210n, die einen ähnlichen Aufbau besitzen, wie dies zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist. Beispielsweise besitzt das Halbleiterbauelement, das in 2a gezeigt ist, einen ähnlichen Aufbau, wie dies zuvor mit Bezug zu dem Bauelement 100 in 1d beschrieben ist. Somit enthalten die Gatestapel 210p, 210n ein dielektrisches Material mit großem ε 212, möglicherweise in Verbindung mit einem Basismaterial 211, das etwa in Form eines Siliziumdioxidmaterials und dergleichen vorgesehen ist. Es sollte jedoch beachtet werden, dass, wenn dies mit den gesamten Prozess- und Bauteilerfordernissen kompatibel ist, die Basisschicht 211 weggelassen werden kann. Z. B. wird das dielektrische Material mit großem ε in Form eines zuvor spezifizierten dielektrischen Materials mit großem ε mit einer geeigneten Dicke vorgesehen, um den gewünschten Grad an kapazitiver Kopplung zwischen dem Gatestapeln 210n, 210p und einem entsprechenden Kanalgebiet 203 zu erreichen. Des weiteren sind geeignete metallenthaltende Elektrodenmaterialien 213p, 213n vorgesehen, um direkt mit dem dielektrischen Material mit großem ε 212 in Kontakt zu treten, wobei, wie zuvor erläutert ist, die Materialien 213p, 213n eine geeignete Zusammensetzung aufweisen, so dass dies mit den gesamten Transistorerfordernissen, etwa im Hinblick auf die Schwellwertspannung, kompatibel ist. D. h., entsprechende Austrittsarbeitswerte der Materialien 213p, 213n werden geeignet eingestellt, zumindest in einem Bereich, der mit dem Material mit großem ε 212 in Kontakt ist, um damit die gewünschte Schwellwertspannung zu erzeugen. Beispielsweise repräsentiert der Transistor 200p einen p-Kanaltransistor, so dass eine entsprechende Austrittsarbeit zu einem Energieniveau führt, das für p-Kanaltransistoren geeignet ist, während der Transistor 200n, wenn dieser einen n-Kanaltransistor repräsentiert, ein entsprechendes Energieniveau in der Nähe des Leitungsbandes erhält. Ferner ist ein weiteres Material 214, etwa ein Form von Polysilizium, und dergleichen vorgesehen, woran sich eine Beschichtung 215 etwa in Form von Siliziumdi oxid anschließt. In der in 2a gezeigten Fertigungsphase enthält der Gatestapel 210n ferner eine Deckschicht 216, die beispielsweise aus Siliziumnitrid aufgebaut ist, während eine entsprechende Deckschicht bereits von dem Gatestapel 210p abgetragen ist. Des weiteren ist eine Schutzschicht 204 zumindest an Seitenwänden der Gatestapel 210p, 210n ausgebildet und eine entsprechende Ätzstoppbeschichtung 205 ist zumindest an Bereichen der Beschichtung 204 gebildet. Ferner ist in der gezeigten Fertigungsphase eine verformungsinduzierende Halbleiterlegierung 208 benachbart zu dem Kanalgebiet 203 des Transistor 200p vorgesehen.
  • Das Halbleiterbauelement 200 kann auf der Grundlage geeigneter Prozesstechniken hergestellt werden, um die Gatestapel 210p, 210n zu erstellen und um die Halbleiterlegierung 208 einzubauen. Z. B. kann eine ähnliche Prozesssequenz angewendet werden, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben ist, wenn auf die 1a bis 1d Bezug genommen wird. Es sollte jedoch beachtet werden, dass andere Prozesstechniken eingesetzt werden können, solange die Integrität der empfindlichen Materialien 212 und den Materialien 213p, 213n durch die Schicht 204 gewährleistet ist. Während der vorhergehenden Prozesssequenz kann somit eine entsprechende Deckschicht von dem Gatestapel 210p abgetragen werden, wie dies auch zuvor mit Bezug zu dem Bauelement 100 beschrieben ist, wodurch ein weiterer Ätzprozess zum Entfernen der Deckschicht 216 von dem Gatestapel 210 erforderlich ist.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Maskenmaterial 230 so gebildet ist, dass die Gatestapel 210p, 210n abgedeckt sind. In einer anschaulichen Ausführungsform ist das Maskenmaterial 230 aus einem organischen Material aufgebaut, das eine hohe Ätzwiderstandsfähigkeit in einer Vielzahl von etablierten Ätzrezepten besitzt. Z. B. sind eine Vielzahl von Polymermaterialien im Stand der Technik bekannt, die in einem Zustand geringer Viskosität, etwa durch Aufschleudertechniken und dergleichen aufgebracht werden können, und die nach einer Aushärtung mittels einer Wärmebehandlung, durch Strahlung und dergleichen, das gewünschte Ätzverhalten zeigen. In anderen Fällen werden Lackmaterialien für das Maskenmaterial 230 vorgesehen, die ebenfalls eine gewünschte Ätzwiderstandsfähigkeit in Bezug auf eine Vielzahl von Ätzchemien zeigen. Während des Aufbringens des Maskenmaterials 230 in einem Zustand geringer Viskosität wird eine moderat ebene Oberflächentopographie geschaffen, die einen im Wesentlichen gleichförmigen Materialabtrag der Maske 230 in einer späteren Fertigungsphase ermöglicht. In anderen anschaulichen Ausführungsformen wird ein zusätzlicher Einebnungsprozess angewendet, etwa in Form eines CMP-(chemisch-mechanischer Polier-)Prozess, um die resultierende Oberflächentopographie einzuebnen. Entsprechende Ausführungsformen mit einem Einebnungsprozess werden nachfolgend detaillierter mit Bezug zu den 2k und 2l beschrieben.
  • 2c zeigt schematisch das Halbleiterbauelement 200, in welchem ein Teil des Maskenmaterials (siehe 2b) entfernt wird, um einen oberen Bereich oder Kopfbereich 210h zumindest des Gatestapels 210n freizulegen. Zu diesem Zweck wird das Bauelement 200 der Einwirkung einer Ätzumgebung 231 ausgesetzt, die etwa auf der Grundlage plasmaunterstützter Ätzchemien, etwa in Form von Plasma auf Sauerstoffbasis und dergleichen, eingerichtet wird, in denen das Maskenmaterial mit einem hohen Grad an Selektivität in Bezug auf den Gatestapel 210n und möglicherweise den Gatestapel 210p, wenn dessen oberer Bereich 210h ebenfalls frei liegt, entfernt wird. Folglich wird ein reduziertes Maskenmaterial 230r, das auch als eine Ätzmaske bezeichnet wird, geschaffen, um damit ein effizientes Abtragen der Deckschicht 216 des Gatestapels 210n in einer nachfolgenden Fertigungsphase zu ermöglichen. Es sollte beachtet werden, dass der Ätzprozess 231 auch als ein nasschemischer Ätzschritt angewendet werden kann, solange eine gewünschte hohe Selektivität in Bezug auf freiliegende Materialien der Gatestapel 210p, 210n sichergestellt ist. Eine entsprechende Ätzchemie kann in geeigneter Weise „verdünnt” werden, um damit eine moderat geringe Abtragsrate zu erreichen, wodurch ein hohes Maß an Steuerbarkeit des entsprechenden Materialabtrags erreicht wird. Somit kann das reduzierte Maskenmaterial 230r zuverlässig beibehalten werden, das zumindest ein unterer Bereich der Gatestapel 210p, 210n abgedeckt ist. Es sollte beachtet werden, dass geeignete Ätzchemien effizient auf der Grundlage von Testdurchläufe ermittelt werden können, in denen die Abtragsrate für eine Vielzahl von Polymermaterialien, Lackmaterialien und dergleichen gegenüber einer entsprechenden Abtragsrate für andere Materialien, etwa Siliziumdioxid, Siliziumnitrid und dergleichen bestimmt werden.
  • 2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die Schichten 205 (siehe 2c) entfernt, was auf der Grundlage beliebiger geeigneter Ätzrezepte erreicht werden kann, wie sie zuvor auch mit Bezug zu dem Bauelement 100 erläutert sind. Des weiteren ist das Halbleiterbauelement 200 der Einwirkung einer Ätzumgebung 220 ausgesetzt, die so gestaltet ist, dass eine Deckschicht 216 von dem Gatestapel 210n, etwa auf Basis von heißer Phosphorsäure und dergleichen, entfernt wird. Auf Grund der Anwesenheit des reduzierten Maskenmaterials oder der Ätzmaske 230r wird eine unerwünschte Einwirkung auf entsprechende Schichten 204n, 204p an der Unterseite 210b der Gatestapel 210p, 210n zuverlässig unterdrückt. Im Vergleich zur konventionellen Strategie werden die beiden Gatestapel 210p, 210n der Einwirkung der entsprechenden Ätzsequenz, die den Ätzprozess 220 mit einschließt, ausgesetzt, ohne dass die Gatestapel und die weitere Bearbeitung auf Grund der Anwesenheit des Maskenmaterials 230r negativ beeinflusst werden. Folglich kann ein entsprechender Lithographieprozess, wie er typischerweise in der konventionellen Strategie (siehe 1e) angewendet wird, weggelassen werden, wobei die gesamte Prozesskomplexität verringert wird, da typischerweise der entsprechende Lithographieprozess mit einem deutlich höheren Aufwand im Vergleich zum Abscheiden und Strukturieren des Maskenmaterials 230r verknüpft ist. Nach dem effizienten Abtrag der Deckschicht 216 des Stapels 210n kann somit die entsprechende Beschichtung 215 entfernt werden, während in anderen anschaulichen Ausführungsformen das Entfernen der Beschichtung 215 nach dem Entfernen des Maskenmaterials 230r erfolgt.
  • 2e zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. D. h., das Maskenmaterial 230r wurde entfernt, etwa durch gut etablierte nasschemische Ätzchemien, für die eine Vielzahl geeigneter Rezepte für eine große Anzahl von Lack- und Polymermaterialien verfügbar sind. In anderen Fällen werden plasmaunterstützte Ätzprozesse eingesetzt, für die ebenfalls gut etablierte Rezepte verfügbar sind. Daraufhin werden die verbleibenden Beschichtungen 205p, 205n selektiv zu den Schutzschichten 204p, 204n abgetragen, indem beispielsweise sehr selektive Ätzchemien, etwa Flusssäure und dergleichen verwendet werden, wenn die Beschichtungen 205n, 205p aus Siliziumdioxid aufgebaut sind. Somit sind die Gatestapel 210p, 210n freigelegt, mit Ausnahme einer zuverlässigen Abdeckung der Schichten 204p, 204n, so dass die weitere Bearbeitung nunmehr mit verbesserter Integrität der Schichten 204p, 204n fortgesetzt werden kann, das ebenfalls zu einer besseren Integrität des Materials 212 beiträgt. Z. B. können geeignete Implantationsprozesse ausgeführt werden, um Dotierstoffsorten zum Bilden einer geeigneten Dotierstoffkonzentration und eines geeigneten Profils für die Transistoren 200p, 200n einzubauen.
  • 2f zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der geeignete Seitenwandabstandshalterstrukturen auf den Gatestapel 210p, 210n hergestellt sind, um als eine geeignete Implantationsmaske für einen oder mehrere Implantationsprozesse 241 zu dienen. Zum Beispiel werden die Implantationsprozesse 241 auf der Grundlage einer Implantationsmaske 243 ausgeführt, die den Transistor 200n bedeckt, der darin ausgebildet vollständige Drain- und Sourcegebiete 242n aufweist. Andererseits werden entsprechende Drain- und Sourcegebiete 242p während des Implantationsprozesses 241 hergestellt, wobei, wie zuvor erläutert ist, die Gatestapel 210p, 210n für die gewünschte Ionenblockierwirkung sorgen, um damit ein unerwünschtes Eindringen von Dotierstoffen in die Kanalgebiete 203 zu vermeiden. Wie gezeigt erfolgen entsprechende Fertigungsprozesse zum Bereitstellen der Abstandshalterstruktur 240 mit einem gewünschten Maß an Integrität der Schichten 204n, 204p, wodurch ebenfalls die Unversehrtheit der empfindlichen dielektrischen Materialien mit großem ε in den Gatestapeln 210p, 210n beibehalten wird. Nach der Herstellung der Drain- und Sourcegebiete 242p, 242n geht die weitere Bearbeitung weiter, wie dies durch die gesamte Strategie erforderlich ist. Beispielsweise werden in entsprechende Ausheizprozesse typischerweise ausgeführt und bei Bedarf wird die Höhe der Gatestapel 210p, 210n reduziert und/oder es wird ein entsprechendes Metallsilizidmaterial darin hergestellt, und dergleichen.
  • Mit Bezug zu den 2g bis 2j werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen das Maskenmaterial in einer frühen Fertigungsphase bereitgestellt wird.
  • 2g zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase, die im Wesentlichen einer Phase entspricht, wie sie zuvor mit Bezug zu 1c beschrieben ist. D. h., die verformungsinduzierende Halbleiterlegierung 208 ist in dem Transistor 200p auf der Grundlage des Abstandshalterelements 206 gebildet, während der Transistor 200n weiterhin von der Abstandshalterschicht 206 bedeckt ist. Des weiteren ist auf Grund der vorhergehenden Erzeugung der Halbleitelegierung 208 die laterale Abmessung der Schichten 204p, 205p im Wesentlichen durch die Breite des Abstandshalterelements 206a festgelegt.
  • 2h zeigt schematisch das Bauelement 200 nach dem Abscheiden des Maskenmaterials 230, wodurch die Transistoren 200p, 200n bedeckt werden. In Bezug auf eine geeignete Materialzusammensetzung des Maskenmaterials 230 gelten die gleichen Kriterien, wie sie zuvor erläutert sind. In einigen anschaulichen Ausführungsformen wird ein entsprechender Ätzprozess ausgeführt, um die Dicke der Schicht 230 zu verringern, um somit ein reduziertes Maskenmaterial 230r bereitzustellen, wie dies durch die gestrichelte Linie angedeutet ist. Zu diesem Zweck kann eine beliebige geeignete Ätztechnik eingesetzt werden, beispielsweise der Ätzprozess 231 (siehe 2c).
  • 2i zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt ist der obere Bereiche 210h der Gatestapel 210p, 210n durch das reduzierte Material 230r freigelegt, und es wird eine geeignete Ätzsequenz 220 ausgeführt, um die Deckschichten 216 und die Beschichtungen 215 abzutragen. Andererseits bleiben die unteren Bereiche 210b zuverlässig durch das Maskenmaterial 213r in dem Transistor 200p bedeckt, während in dem Transistor 200n zusätzlich die Abstandshalterschicht 206 vorhanden ist. Somit wird die laterale Erstreckung der Schicht 204p in dem Transistor 200p aus der Ätzsequenz 220 beibehalten, wodurch ausreichend Prozesstoleranzen in einer späteren Fertigungsphase geschaffen werden, wenn die Reste des Abstandshalters 206a und der Abstandshalterschicht 206 zu entfernen sind.
  • 2j zeigt schematisch das Halbleiterbauelement 200 nach dem Abtrag des Maskenmaterials 230r (siehe 2i) und während der Einwirkung einer weiteren Ätzumgebung 220a, die so gestaltet ist, dass der Abstandshalter 206a und die Abstandshalterschicht 206 selektiv zu Silizium und Siliziumdioxidmaterial abgetragen werden. Beispielsweise wird der Prozess 220a auf der Grundlage heißer Phosphorsäure ausgeführt. Während des Ätzprozesses 220a wird jedoch ein Teil der Schichten 204p, 204n abgetragen, ohne jedoch die empfindlichen Materialien 212 insbesondere in dem Gatestapel 210p freizulegen. Folglich wird die Integrität der Gatestapel 210p, 210n bewahrt, um die verbleibenden Bereiche der Schichten 204p, 204n sorgen für eine bessere Unversehrtheit während der weiteren Bearbeitung. Danach werden die verbleibenden Schichten 205pn, 205n entfernt, wie dies in ähnlicher Weise mit Bezug zu 2e beschrieben ist, und die weitere Bearbeitung wird fortgesetzt, wie dies zuvor beschrieben ist, wodurch ebenfalls eine verbesserte Integrität der Gatestapel 210p, 210n während der Fertigstellung der grundlegenden Transistorstruktur sichergestellt ist.
  • Mit Bezug zu den 2k und 2l werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen zusätzlich oder alternativ zum Abtragen eines Teils des Maskenmaterials durch Ätztechniken ein Einebnungsprozess angewendet wird.
  • 2k zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase, die im Wesentlichen der Struktur des Bauelements 200 entspricht, wie es mit Bezug zu 2b beschrieben ist. Somit ist das Maskenmaterial 230 über den Transistoren 200p, 200n so gebildet, dass beide Gatestapel 210p, 210n abgedeckt sind. In der gezeigten Ausführungsform wird ein Einebnungsprozess 235 angewendet, um die Gesamtoberflächentopographie zu verbessern, was zu einer besseren Prozesssteuerung beim Entfernen eines Teils des Materials 230 führt. Zu diesem Zweck wird ein entsprechender Ätzprozess angewendet, wie des zuvor mit Bezug zu 2c beschrieben ist. Folglich kann auf Grund der besseren Oberflächentopographie ein höherer Grad an Flexibilität beim Auswählen geeigneter Ätzchemien erhalten. In anderen anschaulichen Ausführungsformen wird der Einebnungsprozess 235 etwa auf der Grundlage eines CMP-Prozesses ausgeführt, um einen Teil des Materials 230 abzutragen, so dass zumindest eine obere Fläche 210s des Gatestapels 210n freigelegt wird, wie dies auch durch die entsprechende gestrichelte Linie angegeben ist. Beim Freilegen der Oberfläche 210s wird der Einebnungsprozess 235 angehalten und es wird eine geeignete Sequenz aus Ätzprozessen angewendet, beispielsweise um durch die Schichten 205, 204 zu ätzen und schließlich die Deckschicht 216 abzutragen. Beispielsweise sind plasmaunterstützte Ätzrezepte und/oder nasschemische Ätzrezepte anwendbar, während der Gatestapel 210p zuverlässig durch das Maskenmaterial 230 bedeckt ist. Z. B. können nach dem Ätzen durch die Schichten 205, 204 gut etablierte nasschemische Ätzrezepte auf der Grundlage heißer Phosphorsäure eingesetzt werden, um die Deckschicht 216 selektiv zu der Beschichtung 215 in dem Gatestapel 210n abzutragen. Daraufhin wird das Maskenmaterial 230 entfernt und die weitere Bearbeitung wird fortgesetzt, wie dies zuvor beschrieben ist. Folglich kann auch in diesem Falle die Integrität insbesondere des Gatestapels 210p bezüglich der Schicht 204p beibehalten werden.
  • In noch anderen anschaulichen Ausführungsformen wird das Maskenmaterial 230 mit einer geeigneten mechanischen Stabilität vorgesehen, so dass dieses als ein Füllmaterial dient, um eine ausreichende mechanische Unversehrtheit der Gatestapel 210p, 210n zu schaffen, wobei diesem Falle der Einebnungsprozess 235 fortgesetzt wird, wie dies durch die gestrichelte Linien 230a angegeben ist, und wobei ein entsprechendes nicht-selektives CMP- Rezept eingesetzt wird, wodurch auch die Schichten 205, 204 und die Deckschicht 216 in dem Gatestapel 210n abgetragen werden. In anderen Fällen wird zumindest die Beschichtung 205 während des Einebnungsprozesses 235 abgetragen, wodurch die Schicht 204 freigelegt wird, die dann auf der Grundlage heißer Phosphorsäure geätzt werden kann, wodurch auch die Deckschicht 216 entfernt wird. Folglich wird ein sehr effizienter Materialabtrageinebnungsprozess 235 erreicht, wodurch die Komplexität einer entsprechenden Ätzsequenz verringert wird.
  • 2l zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase, die im Wesentlichen der Phase entspricht, wie sie zuvor mit Bezug zu 2h beschrieben ist. Somit bedeckt das Material 230 die Transistoren 200p, 200n, wobei der Abstandshalter 206a weiterhin an dem Gatestapel 210p ausgebildet ist, während die Abstandshalterschicht 206 weiterhin den Gatestapel 210n abdeckt. In dieser Konfiguration wird der Einebnungsprozess 235 so ausgeführt, dass zumindest der Oberflächenbereich 206s der Abstandshalterschicht 206 freigelegt wird, wie dies durch die gestrichelten Linie angegeben ist, wodurch ein weiterer Materialabtrag ermöglicht wird, indem eine entsprechende Ätzsequenz ausgeführt wird. Z. B. wird ein Teil der Abstandshalterschicht 206 durch heißer Phosphorsäure abgetragen und danach wird die Beschichtung 205 geätzt, woran sich ein weiterer Ätzschritt auf der Grundlage heißer Phosphorsäure anschließt, um die Schicht 204 und die Deckschicht 216 des Gatestapels 210n abzutragen. In noch anderen anschaulichen Ausführungsformen wird der Einebnungsprozess 235 fortgesetzt, um damit die Abstandshalterschicht 206 an dem Gatestapel 210n zu entfernen, wodurch die Schicht 205 freigelegt wird, die dann zum Freilegen der Schicht 204 geätzt wird. Daraufhin wird das Material 230 entfernt und der Bereich der Abstandshalterschicht 206 und des Abstandshalters 206a werden abgetragen, beispielsweise auf der Grundlage heißer Phosphorsäure, wodurch die Deckschichten 216 beider Gatestapel 210n, 210p entfernt werden. Wie zuvor beschrieben ist, wird während des entsprechenden Ätzprozesses die Integrität der Schicht 204p auf Grund der größeren lateralen Abmessungen, die durch den Abstandshalter 206a bestimmt sind, beibehalten. Danach wird die weitere Bearbeitung fortgesetzt, wie dies auch zuvor beschrieben ist.
  • In noch anderen anschaulichen Ausführungsformen wird das Material 230 mit einer ausreichenden mechanischen Stabilität vorgesehen, so dass ein Materialabtrag der Gatestapel 210p, 210n während des Einebnungsprozesses 235 möglich ist. Z. B. werden, wie durch die gestrichelte Linie 230a gezeigt ist, die Abstandshalterschicht 206 und die Deckschichten 216 abgetragen. Daraufhin wird das verbleibende Material 230a mittels eines selektiven Ätzprozesses entfernt und die verbleibenden Bereiche des Abstandshalters 206a und der Abstandshalterschicht 206 werden geätzt, beispielsweise durch heiße Phosphorsäure, wodurch wiederum die Integrität des Bereichs 204p beibehalten wird.
  • Es gilt also: Die vorliegende Erfindung stellt Techniken zur Herstellung aufwendiger Gateelektrodenstrukturen bereit, die auch als Gatestapel bezeichnet werden, wobei dies auf der Grundlage von dielektrischen Materialien mit großem ε in Verbindung mit einem metallenthaltenden Elektrodenmaterial erfolgt, deren Integrität mittels einer Schutzschicht beibehalten wird, die während einer entsprechenden komplexen Sequenz zum Entfernen von dielektrischen Materialien nicht in unerwünschter Weise angegriffen wird, die typischerweise zum Einkapseln der Gatestapel während des Bereitstellens der verformungsinduzierenden Halbleiterlegierung verwendet werden. Zu diesem Zweck wird ein geeignetes Maskenmaterial während einer geeigneten Fertigungsphase aufgebracht, wobei dieses Material die oberen Bereiche oder Gatekopfbereiche der Gatestapel freilässt, während der untere Bereich zuverlässig bedeckt ist.

Claims (8)

  1. Verfahren zur Herstellung einer Gateelektrodenstruktur eines Transistors, wobei das Verfahren umfasst: Bilden einer Schutzschicht (204) an Seitenwänden eines Gatestapels (210p, 210n), der über einer Halbleiterschicht (202) ausgebildet ist und eine Gateisolationsschicht mit einem Dielektrikum (212) mit großen ε, ein metallenthaltendes Elektrodenmaterial (213p, 213n), das auf der Gateisolationsschicht mit einem Dielektrikum (212) mit großem ε gebildet ist, und eine Deckschicht (216) aufweist; Bilden eines Maskenmaterials (230) über der Halbleiterschicht (202), um die Schutzschicht (204) zumindest an einer Unterseite des Gatestapels (210p, 210n) abzudecken; und Entfernen der Deckschicht (216) in Anwesenheit des Maskenmaterials (230).
  2. Verfahren nach Anspruch 1, wobei Bilden des Maskenmaterials (230) umfasst: Abscheiden des Maskenmaterials (230), so dass der Gatestapel (210p, 210n) abgedeckt wird, und Entfernen eines Teils des Maskenmaterials (230), um die Deckschicht (216) freizulegen.
  3. Verfahren nach Anspruch 2, wobei Entfernen des Bereichs des Maskenmaterials (230) Ausführen eines Ätzprozesses umfasst.
  4. Verfahren nach Anspruch 2, wobei Entfernen des Bereichs des Maskenmaterials (230) Ausführen eines Einebnungsprozesses umfasst.
  5. Verfahren nach Anspruch 4, wobei die Deckschicht (216) zusammen mit dem Bereich des Maskenmaterials (230) abgetragen wird.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Halbleiterlegierung (208) in der Halbleiterschicht (202) mit einem Abstand zu dem Gatestapel (210p, 210n), der durch eine Abstandshalterstruktur (240) bestimmt ist, die auf der Schutzschicht (204) an den Seitenwänden des Gatestapels (210p, 210n) gebildet ist.
  7. Verfahren nach Anspruch 6, das ferner umfasst: Abdecken eines zweiten Gatestapels (210p, 210n) durch eine Abstandshalterschicht (240), wenn die Halbleiterlegierung (208) gebildet wird.
  8. Verfahren nach Anspruch 7, das ferner umfasst: Entfernen eines Teils der Abstandshalterschicht (240) und der Deckschicht (216) in einem gemeinsamen Ätzprozess.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008064671B4 (de) * 2008-11-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite
DE102009055435B4 (de) * 2009-12-31 2017-11-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verstärkter Einschluss von Metallgateelektrodenstrukturen mit großem ε durch Verringern der Materialerosion einer dielektrischen Deckschicht beim Erzeugen einer verformungsinduzierenden Halbleiterlegierung
DE102011005641B4 (de) * 2011-03-16 2018-01-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern
US20140220756A1 (en) * 2013-02-01 2014-08-07 Globalfoundries Inc. Methods of forming semiconductor devices by forming a semiconductor layer above source/drain regions prior to removing a gate cap layer
US8906754B2 (en) * 2013-03-15 2014-12-09 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
US9082876B2 (en) * 2013-03-15 2015-07-14 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with gate electrode structure protection
CN104078426B (zh) * 2013-03-27 2017-04-19 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US9322799B2 (en) * 2013-04-03 2016-04-26 International Business Machines Corporation High-k metal gate device structure for human blood gas sensing
US9048287B1 (en) * 2013-11-15 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming semiconductor device structure with floating spacer
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
CN105609469B (zh) * 2014-11-19 2019-03-12 上海华力微电子有限公司 半导体器件的形成方法
KR102317651B1 (ko) * 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10177241B2 (en) * 2016-10-28 2019-01-08 Globalfoundries Inc. Methods of forming a gate contact for a transistor above the active region and an air gap adjacent the gate of the transistor
US10388770B1 (en) 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
US10756184B2 (en) * 2018-11-05 2020-08-25 Globalfoundries Inc. Faceted epitaxial source/drain regions
TWI768635B (zh) * 2021-01-04 2022-06-21 力晶積成電子製造股份有限公司 金屬氧化物半導體電晶體的製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6987061B2 (en) * 2003-08-19 2006-01-17 Texas Instruments Incorporated Dual salicide process for optimum performance
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
US6905922B2 (en) * 2003-10-03 2005-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Dual fully-silicided gate MOSFETs
KR100567879B1 (ko) * 2003-12-12 2006-04-04 동부아남반도체 주식회사 살리사이드를 갖는 반도체 소자 제조 방법
JP4160569B2 (ja) * 2004-05-31 2008-10-01 株式会社東芝 半導体装置の製造方法
US7883979B2 (en) * 2004-10-26 2011-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device with reduced floating body effect
US7166506B2 (en) * 2004-12-17 2007-01-23 Intel Corporation Poly open polish process
JP2007141912A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
DE102005057073B4 (de) * 2005-11-30 2011-02-03 Advanced Micro Devices, Inc., Sunnyvale Herstellungsverfahren zur Verbesserung der mechanischen Spannungsübertragung in Kanalgebieten von NMOS- und PMOS-Transistoren und entsprechendes Halbleiterbauelement
DE102005057074B4 (de) * 2005-11-30 2009-07-23 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung
DE102006015087B4 (de) * 2006-03-31 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Transistoren
US7638843B2 (en) * 2006-05-05 2009-12-29 Texas Instruments Incorporated Integrating high performance and low power multi-gate devices
US7314810B2 (en) * 2006-05-09 2008-01-01 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
DE102006030264B4 (de) * 2006-06-30 2008-08-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Transistoren mit einem Kanal mit biaxialer Verformung, die durch Silizium/Germanium in der Gateelektrode hervorgerufen wird
US7410854B2 (en) * 2006-10-05 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making FUSI gate and resulting structure
US7732878B2 (en) * 2006-10-18 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with continuous contact etch stop layer
US7381623B1 (en) * 2007-01-17 2008-06-03 International Business Machines Corporation Pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance
DE102007052167B4 (de) * 2007-10-31 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Einstellen der Höhe einer Gateelektrode in dem Halbleiterbauelement
DE102008011813B4 (de) * 2008-02-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
DE102008011814B4 (de) * 2008-02-29 2012-04-26 Advanced Micro Devices, Inc. CMOS-Bauelement mit vergrabener isolierender Schicht und verformten Kanalgebieten sowie Verfahren zum Herstellen derselben
US7838366B2 (en) * 2008-04-11 2010-11-23 United Microelectronics Corp. Method for fabricating a metal gate structure
US7888195B2 (en) * 2008-08-26 2011-02-15 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
US20100078728A1 (en) * 2008-08-28 2010-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Raise s/d for gate-last ild0 gap filling
US8084824B2 (en) * 2008-09-11 2011-12-27 United Microelectronics Corp. Metal gate transistor and method for fabricating the same
US7642147B1 (en) * 2008-10-01 2010-01-05 International Business Machines Corporation Methods for removing sidewall spacers
US8093116B2 (en) * 2008-10-06 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for N/P patterning in a gate last process
US20100090321A1 (en) * 2008-10-10 2010-04-15 Robert Mulfinger High-k etch stop layer of reduced thickness for patterning a dielectric material during fabrication of transistors
DE102008064671B4 (de) * 2008-11-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NICHTS ERMITTELT *

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US20100136762A1 (en) 2010-06-03
US20130157432A1 (en) 2013-06-20
US8329549B2 (en) 2012-12-11
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DE102008064671B4 (de) 2011-03-10
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