DE102009031146A1 - Abtrag einer Deckschicht in einem Metallgatestapel mit großem ε unter Anwendung eines Ätzprozesses - Google Patents

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Abstract

In einem Austauschgateverfahren werden die dielektrischen Deckschichten der Gateelektrodenstrukturen in einem separaten Abtragungsprozess, etwa einem plasmaunterstützten Ätzprozess, entfernt, um bessere Prozessbedingungen während der nachfolgenden Einebnung des dielektrischen Zwischenschichtmaterials zum Freilegen des Opfergatematerials zu schaffen. Aufgrund der besseren Prozessbedingungen wird das selektive Entfernen des Opfergatematerials mit erhöhter Gleichmäßigkeit bewerkstelligt, wodurch zu einer besseren Stabilität der Transistoreigenschaften beigetragen wird.

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung komplexer integrierter Schaltungen mit Transistorelementen, die Gatestrukturen mit hoher Kapazität auf der Grundlage eines Gatedielektrikummaterials mit großem ε und auf der Grundlage eines Metall enthaltenden Elektrodenmaterials aufweisen.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Die Herstellung moderner integrierten Schaltungen, etwa von CPUs, Speicherbauelementen, ASICs (anwendungsspezifischen integrierten Schaltungen) und dergleichen erfordert die Herstellung einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Leistungsverhalten der integrierten Schaltungen wesentlich bestimmen. Im Allgemeinen wird eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Source-Gebiete bezeichnet werden, mit einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anliegens einer geeigneten Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalsgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten der MOS-Transistoren. Da die Geschwindigkeit des Aufbau des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand wesentlich die Transistoreigenschaften bestimmen, ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Gegenwärtig wird der Hauptteil an integrierten Schaltungen auf der Grundlage von Silizium hergestellt aufgrund der nahezu unbegrenzten Verfügbarkeit, den gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und aufgrund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein wichtiger Grund für die Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine elektrische Trennung unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Silizium-Dioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizprozesse erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne dann die elektrischen Eigenschaften der Grenzfläche beeinträchtigt werden.
  • Aus den zuvor genannten Gründen wird Siliziumdioxid vorzugsweise als ein Basismaterial einer Gateisolationsschicht in Feldeffekttransistoren eingesetzt, die die Gateelektrode, die häufig aus Polysilizium oder Metall enthaltenden Materialien aufgebaut ist, von den Siliziumkanalgebiet trennen. Beim stetigen Verbessern des Bauteilverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorleistungsverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung bereitzustellen, ist ein gewisser Grad an kapazitiver Kopplung aufrechtzuerhalten, die durch den Kondensator hervorgerufen wird, der aus der Gateelektrode, dem Kanalgebiet und dem dazwischen angeordneten Siliziumdioxid gebildet ist. Es zeigt sich, dass eine Verringerung der Kanallänge eine größere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer reduzierten Schwellwertspannung weisen einen exponentiellen Anstieg der Leckströme auf, wobei auch eine erhöhte kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher ist die Dicke der Siliziumdioxidschicht entsprechend zu verringern, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu schaffen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl im Allgemeinen die Verwendung von Hochgeschwindigkeitstransistoren mit einem äußerst kurzen Kanal im Wesentlichen auf Hochgeschwindigkeitssignalwege beschränkt ist, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Signalwege eingesetzt werden, etwa als Speichertransistoren, ist der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, mit Werten für eine Oxiddicke im Bereich von 1–2 nm verknüpft, die nicht mehr mit dem thermischen Entwurfsanforderungen für leistungsorientierte Schaltungen verträglich sind.
  • Daher wurde das Ersetzen der siliziumdioxidbasierten Dielektrika als Material für Gateisolationsschichten in Erwägung gezogen, insbesondere für äußerst dünne siliziumdioxidbasierte Gateschichten. Mögliche alternative Materialien sind solche, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer entsprechend gebildeten Gateisolationsschicht eine kapazitive Kopplung erzeugt, die mittels einer extrem dünnen Siliziumdioxidschicht erreicht würde.
  • Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität zu ersetzen, etwa durch Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, durch Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, durch Hafniumoxid (HfO2), durch HfSiO, durch Zirkonoxid (ZTO2) und dergleichen.
  • Des Weiteren kann das Transistorverhalten verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode so vorgesehen wird, dass es das für gewöhnlich eingesetzte Polysiliziummaterial ersetzt, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum erleidet, wodurch die wirksame Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Daher wurde ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine erhöhte Kapazität auf der Grundlage der gleichen Dicke wie eine siliziumdioxidbasierte Schicht sorgt, während zusätzlich Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits wird das Nicht-Polysiliziummaterial, wie etwa ein Titannitrid, und dergleichen, in Verbindung mit anderen Metallen so hergestellt, dass diese eine direkte Verbindung zu dem dielektrischen Material mit großem ε besitzen, wodurch die Anwesenheit einer Verarmungszone im Wesentlichen vermieden wird. Da die Schwellwertspannung der Transistoren, die die Spannung repräsentiert, bei der sich ein leitender Kanal in dem Kanalgebiet ausbildet, wesentlich durch die Austrittsarbeit des Metall enthaltenden Gatematerials bestimmt ist, muss eine geeignete Einstellung der wirksamen Austrittsarbeit im Hinblick auf die Leitfähigkeitsart des betrachteten Transistors sichergestellt sein.
  • Das Vorsehen unterschiedlicher Metallsorten zum Einstellen der Austrittsarbeit der Gateelektrodenstrukturen für p-Kanaltransistoren und n-Kanaltransistoren in einer frühen Fertigungsphase ist jedoch mit einer Vielzahl von Schwierigkeiten verknüpft, die aus der Tatsache herrühren, dass eine komplexe Strukturierungssequenz während der Herstellung komplexer Metallgatestapel mit großem ε erforderlich sind, was zu einer ausgeprägten Variabilität der resultierenden Austrittsarbeit und damit der Schwellwertspannung der fertig gestellten Transistorstrukturen führen kann. Während einer entsprechenden Fertigungssequenz wird beispielsweise das Material mit großem ε der Einwirkung von Sauerstoff ausgesetzt, was zu einer Zunahme der Schichtdicke und damit seiner Verringerung der kapazitiven Kopplung führen kann. Ferner wird eine Verschiebung der Austrittsarbeit beobachtet, wenn geeignete Metalle für die Austrittsarbeit in einer frühen Fertigungsphase gebildet werden, wobei angenommen wird, dass dies durch eine moderat hohe Sauerstoffaffinität der Metallsorte insbesondere während der Hochtemperaturprozesse verursacht wird, die typischerweise für die Fertigstellung der Transistorstrukturen erforderlich sind, beispielsweise zur Herstellung von Drain- und Sourcegebieten, und dergleichen.
  • Aus diesem Grunde wird in einigen Vorgehensweisen der anfängliche Gateelektrodenstapel mit einem hohen Grad an Kompatibilität zu konventionellen polysiliziumbasierten Prozessstrategien bereitgestellt und das eigentliche Elektrodenmaterial und die endgültige Einstellung der Austrittsarbeit der Transistoren wird in einer sehr fortgeschrittenen Fertigungsphase bewerkstelligt, d. h. nach dem Fertigstellen der grundlegenden Transistorstruktur. In einem entsprechenden Austauschgateverfahren wird das dielektrische Material mit großem ε hergestellt und wird mittels eines geeigneten Metall enthaltenden Materials abgedeckt, etwa durch Titannitrid und dergleichen, woran sich ein standardmäßiges Polysilizium oder ein amorphes Siliziummaterial anschließt, das auf der Grundlage gut etablierter aufwändiger Lithografie- und Ätztechniken strukturiert wird. Während der Prozesssequenz zur Strukturieren der Gateelektrodenstruktur ist folglich das empfindliche dielektrische Material mit großem ε durch das Metall enthaltende Material geschützt, möglicherweise in Verbindung mit komplexen Seitenwandabstandshalterstrukturen, wodurch eine unerwünschte Materialmodifizierung während der weiteren Bearbeitung im Wesentlichen vermieden wird. Nach dem Strukturieren der Gateelektrodenstruktur werden typischerweise konventionelle und gut etablierte Prozesstechniken zur Herstellung der Drain- und Sourcegebiete mit dem gewünschten komplexen Dotierstoffprofil eingesetzt. Nach den Hochtemperaturprozessen wird die weitere Bearbeitung fortgesetzt, indem beispielsweise ein Metallsilizid hergestellt wird, woran sich das Abscheiden eines dielektrischen Zwischenschichtmaterials, etwa in Form von Siliziumnitrid in Verbindung mit Siliziumdioxid, und dergleichen, anschließt. In dieser Fertigungsphase wird eine obere Fläche der Gateelektrodenstrukturen, die in dem dielektrischen Zwischenschichtmaterial eingebettet sind, freigelegt, beispielsweise durch CMP (chemisch mechanisches Polieren). In vielen Fällen wird das Polysiliziummaterial in beiden Arten von Gateelektrodenstrukturen in einem gemeinsamen Ätzprozess abgetragen und danach wird ein geeignetes Maskierungsschema angewendet, um selektiv ein geeignetes Metall einzufüllen, was bewerkstelligt wird, indem zunächst die erste Metallsorte eingefüllt wird und diese selektiv von einer der Gateelektrodenstrukturen entfernt wird. Daraufhin wird ein weiteres Metallmaterial abgeschieden, wodurch die gewünschte Austrittsarbeit für jede Transistorart erhalten wird.
  • Obwohl diese Vorgehensweise im Allgemeinen Vorteile im Hinblick auf das Reduzieren prozessabhängiger Ungleichmäßigkeiten in den Schwellwertspannungen der Transistoren mit sich bringt, da das dielektrische Material mit großem ε zuverlässig während der gesamten Prozesssequenz eingeschlossen ist, ohne dass eine Einstellung der Austrittsarbeit und damit der Schwellwertspannung in einer frühen Fertigungsphase erforderlich ist, kann jedoch die komplexe Prozesssequenz zum Freiliegen und zum anschließenden Entfernen des Platzhaltermaterials und zum Bereitstellen geeigneter Materialien für die Austrittsarbeit für unterschiedliche Transistorarten zum ausgeprägten Grade an Variabilität der Transistoreigenschaften führen, was zu einem Aufheben zumindest einiger der Vorteile führen kann, die durch die gemeinsame Prozessführung für die Gateelektrodenstrukturen bis zur Fertigstellungen der grundlegenden Transistorkonfiguration erreicht werden.
  • Beispielsweise besitzt das effiziente Entfernen des Polysiliziummaterials einen großen Einfluss auf die gesamten Eigenschaften des Austauschgates, d. h. auf das Bereitstellen geeigneter Metalle für die Austrittsarbeit für den n-Kanaltransistor und den p-Kanaltransistor, und für das nachfolgende Abscheiden des eigentlichen Metall enthaltenden Elektrodenmaterials. Zu diesem Zweck wird typischerweise eine dielektrische Deckschicht in Form eines Siliziumnitridmaterials während der gesamten Fertigungsphase zur Herstellung der Gateelektrodenstrukturen und der grundlegenden Transistorkonfiguration beibehalten, die auch als eine Silizidierungsmaske während des kritischen Prozessschrittes zur Herstellung von Metallsilizidgebieten in den Drain- und Sourcebereichen dient, um die Ausbildung eines Metallsilizids in dem Polysiliziummaterial zu unterdrücken, da Reste des Silizidmaterials nicht effizient entfernt werden. Andererseits muss die Deckschicht durch den CMP-Prozess abgetragen werden, was zu Prozessungleichmäßigkeiten führen kann, wie dies mit Bezug zu den 1a–1e erläutert ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer frühen Fertigungsphase, in der ein erstes Halbleitergebiet 102a und ein zweites Halbleitergebiet 102b in einer Halbleiterschicht 102 gebildet sind, die wiederum über einem Substrat 101 ausgebildet ist. Das Substrat 101 repräsentiert typischerweise ein siliziumbasiertes Trägermaterial, über welchem die Halbleiterschicht 102 beispielsweise in Form eines siliziumbasierten kristallinen Materials vorgesehen ist. In der gezeigten Fertigungsphase ist ferner eine erste Gateelektrodenstruktur 110a über dem ersten Halbleitergebiet 102a gebildet und eine zweite Gateelektrodenstruktur 110b ist über dem zweiten Halbleitergebiet 102b ausgebildet. Die Gebiete 102a, 102b und die Gateelektrodenstrukturen 110a, 110b sind von einer Abstandshalterschicht 103, etwa einem Siliziumnitridmaterial abgedeckt. Die Gateelektrodenstrukturen 110a, 110b enthalten einen komplexen Schichtstapel, der beispielsweise ein komplexes Gatedielektrikumsmaterial 111 mit einem geeigneten dielektrischem Material mit großem ε, wie es zuvor angegeben ist, in Verbindung mit einer Titannitriddeckschicht 114 aufweist. Ein Siliziummaterial 112 ist typischerweise über der Deckschicht 114 ausgebildet, woran sich eine dielektrische Deckschicht 113 in Form eines Siliziumnitridmaterials anschließt.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden gut etablierten Prozesstechniken hergestellt werden. Zunächst werden die Halbleitergebiete 102a, 102b hergestellt, indem geeignete Isolationsstrukturen in der Halbleiterschicht 102 gebildet werden, beispielsweise in Form flachen Grabenisolationen und dergleichen, die der Einfachheit halber in 1a nicht gezeigt sind. Zu diesem Zweck werden geeignete Prozesstechniken eingesetzt. Daraufhin wird der komplexe Gatematerialstapel durch Oxidation und Abscheidetechniken unter Anwendung geeigneter Prozessrezepte hergestellt, um die gewünschten Materialien und die zugehörigen Schichtdickewerte, etwa für das Gatedielektrikumsmaterial 111 und die Deckschicht 114 zu erhalten. Danach wird das Siliziummaterial 112 auf der Grundlage gut etablierter CVD-(chemische Dampfabscheide-)Techniken bei geringem Druck aufgebracht, woran sich das Abscheiden des Siliziumnitriddeckmaterials 113 anschließt. Bei Bedarf können weitere Materialien, etwa Hartmaskenmaterialien und ARC-(antireflektierende Beschichtungs-)Materialien gemäß den Erfordernissen für die nachfolgenden Lithografie- und Strukturierungsstrategien hergestellt werden. Folglich werden die Gateelektrodenstrukturen 110a, 110b mit einer gewünschten kritischen Länge erhalten, d. h. in 1a mit der horizontalen Erstreckung des Materials 112, die ungefähr 50 nm oder weniger in aufwändigen Anwendungen beträgt. Daraufhin wird die Abstandshalterschicht 103 in Form eines Siliziumnitridmaterials abgeschieden unter Anwendung thermisch aktivierter CVD-Techniken oder plasmaunterstützter Abscheiderezepte, um eine gewünschte Schichtdicke und gewünschte Materialeigenschaften zu erhalten, wie sie für die weitere Bearbeitung erforderlich sind. Das heißt, die Abstandshalterschicht 103 wird für das geeignete Abdecken der Seitenwände der Gateelektrodenstrukturen 110a, 110b und insbesondere der Seitenwände der empfindlichen Materialien 111 und 115 während der weiteren Bearbeitung verwendet. Ferner kann die Abstandshalterschicht 103 zur Bereitstellung von Seitenwandabstandshaltern verwendet werden, die zusätzlich einen entsprechenden lateralen Abstand während des Einbaus von Dotierstoffsorten zur Herstellung von Drain- und Sourceerweiterungsgebieten während der weiteren Bearbeitung des Bauelements 100 vorgeben. Des Weiteren werden entsprechende Seitenwandabstandshalter als eine Ätz- und Aufwachsmaske zum Einbau eines verformungsinduzierenden Halbleitermaterials verwendet, beispielsweise zum Einbau in das Halbleitergebiet 102a, um eine gewünschte Verformungskomponente zu erzeugen. Es ist gut bekannt, dass die Verformung in dem Kanalgebiet eines Feldeffekttransistors einen großen Einfluss auf die Beweglichkeit der Ladungsträger ausübt und damit zu einer ausgeprägten Modifizierung des Durchlassstromes und damit des Leistungsverhaltens des Transistors beiträgt. Beispielsweise führt das Erzeugen einer kompressiven Verformungskomponente im Kanalgebiet eines p-Kanaltransistors, der auf der Grundlage einer standardmäßigen Kristallkonfiguration einer Siliziumschicht hergestellt ist, zu einem besseren Leistungsverhalten, wobei dies bewerkstelligt werden kann, indem eine Silizium/Germaniumlegierung in das Siliziummaterial eingebaut wird, die zu einem entsprechenden verformten Zustand führt, der somit eine entsprechende Verformung in dem benachbarten Kanalgebiet erzeugt. Der Einbau der Silizium/Germaniumlegierung wird typischerweise bewerkstelligt, indem Aussparungen in dem Halbleitergebiet, das den p-Kanaltransistor entspricht, hergestellt werden, beispielsweise in dem Halbleitergebiet 102a, und indem nachfolgend die Aussparungen unter Anwendung selektiver epitaktischer Aufwachstechniken aufgefüllt werden, wobei im Wesentlichen eine Materialabscheidung auf dem Halbleitergebiet 102b und der entsprechenden Gateelektrodenstruktur 110b vermieden wird, wenn diese einen n-Kanaltransistor repräsentiert.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Abstandshalter 103a an Seitenwänden der Gateelektrodenstruktur 110a ausgebildet und repräsentiert einen verbleibenden Bereich der Abstandshalterschicht 103, die im Wesentlichen vollständig über dem Halbleitergebiet 102b und Gateelektrodenstruktur 110b beibehalten wird. Die Dicke der Siliziumnitriddeckschicht 113 wird deutlich verringert, wie dies durch das Bezugszeichen 113a angegeben ist. Des Weiteren ist eine Silizium/Germaniumlegierung 104 in dem Halbleitergebiet 102a mit einem lateralen Abstand zu der Gateelektrodenstruktur 110a, d. h. von dem Material 112, vorgesehen, wobei dieser Abstand auf einer Dicke des Seitenwandabstandshalters 103a beruht.
  • Das in 1b gezeigte Halbleiterbauelement 100 wird typischerweise auf der Grundlage der folgenden Prozesse hergestellt. Nach dem Bereitstellen der Abstandshalterschicht 103 werden das Gebiet 102b und die Gateelektrodenstruktur 110b beispielsweise mittels eines Lackmaterials maskiert und der freiliegende Bereich der Abstandshalterschicht 103 wird geätzt, um die Abstandshalterelemente 103a zu bilden, was auf der Grundlage gut etablierter anisotroper Ätzrezepte bewerkstelligt werden kann. Daraufhin wird ein geeignete Ätzchemie ausgewählt, um in das Halbleitergebiet 102a zu ätzen, wodurch entsprechende Aussparungen entstehen deren Abstand auf der Grundlage der Abstandshalter 103a und den Eigenschaften des entsprechenden Ätzrezepts festgelegt ist. Es sollte beachtet werden, dass während des Ätzprozesses auch ein gewisser Anteil der Siliziumdeckschicht 113 entfernt wird. Danach wird das verbleibende Lackmaterial entfernt und das Bauelement 100 wird auf der Grundlage geeigneter Reinigungsrezepte unter Anwendung von nasschemischen Chemien behandelt, um freiliegende Oberflächenbereiche für das nachfolgende selektive epitaktische Aufbringen der Silizium/Germaniumlegierung vorzubereiten. Daraufhin wird die Silizium/Germaniumlegierung 104 durch Anwenden gut etablierter Abscheiderezepte abgeschieden, um die zuvor gebildeten Aussparungen wieder aufzufüllen und bei Bedarf zu überfüllen. Während des selektiven epitaktischen Aufwachsprozesses dient die Siliziumnitriddeckschicht 113a in Verbindung mit dem Abstandshalter 103a als eine Maske, während das Gebiet 102b und die Gateelektrodenstruktur 110b weiterhin zuverlässig von der Abstandshalterschicht 103 bedeckt sind. Wie zuvor erläutert ist, kann der Abstandshalter 103a auch als ein Versatzabstandshalter während eines nachfolgenden Implantationsprozesses dienen und folglich wird ein entsprechendes Abstandshalterelement auch an Seitenwänden der Gateelektrodenstruktur 110b gebildet. Somit sind das Halbleitergebiet 102a und die Gateelektrodenstruktur 110a durch Lackmaterial maskiert, während die Abstandshalterschicht 103 der Einwirkung einer anisotropen Ätzumgebung unterliegt, um entsprechende Abstandshalterelemente zu erzeugen, wie dies auch zuvor für das Abstandshalterelement 103a beschrieben ist.
  • 1c zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Transistoren 150a, 150b in und über den aktiven Gebieten 202a bzw. 202b in Verbindung mit den Gateelektrodenstrukturen 110a, 110b hergestellt. Die Transistoren 150a, 150b enthalten Drain- und Sourcegebiete 152 in Verbindung mit Metallsilizidgebieten 154. Die Drain- und Sourcegebiete 152 umschließen lateral ein Kanalgebiet 153, das in dem Transistor 150a eine gewisse kompressive Verformung aufgrund der Anwesenheit des Silizium/Germaniummaterials 104 besitzt. Des Weiteren ist eine Abstandshalterstruktur 151 an Seitenwänden der Gateelektrodenstrukturen 110a, 110b, d. h. an den Abstandshaltern 103a und an Abstandshaltern 103b, die gemäß der zuvor spezifizierten Prozesssequenz hergestellt sind, ausgebildet. Es sollte beachtet werden, dass typischerweise die dielektrische Deckschicht 113 der Gateelektrodenstruktur 110b eine größere Dicke im Vergleich zu der dielektrischen Deckschicht 113a aufgrund des Unterschiedes im Prozessablauf besitzt.
  • Die Transistoren 150a, 150b können auf der Grundlage einer beliebigen geeigneten Prozesstechnik hergestellt werden, beispielsweise indem geeignete Dotierstoffsorten eingebaut werden und die Abstandshalterstruktur 151 vorgesehen wird, wodurch das gewünschte laterale und vertikale Dotierstoffprofil der Drain- und Sourcegebiete 152 erhalten wird. Nach dem Aktivieren der Dotierstoffsorten und dem Vorbereiten freiliegender Oberflächenbereiche des Bauelements 100 für die nachfolgende Abscheidung eines hochschmelzenden Metalls, etwa Nickel, Platin und dergleichen, werden die Metallsilizidgebiete 154 durch gut etablierte Prozesstechniken hergestellt, wobei die dielektrischen Deckschichten 113a, 113 als ein Maskenmaterial dienen, um die Ausbildung eines Metallsilizids in dem Polysiliziummaterial 112 zu unterdrücken. Als Nächstes wird ein dielektrisches Zwischenschichtmaterial 160 gebildet, beispielsweise durch Abscheiden einer ersten dielektrischen Schicht 161, etwa in Form von Siliziumnitridmaterial und dergleichen, das als ein Ätzstoppmaterial zum Strukturieren eines Weiteren dielektrischen Materials 162 möglicherweise in Verbindung mit zusätzlichen dielektrischen Materialien, die noch herzustellen sind, bei der Herstellung von Kontaktöffnungen in dem dielektrischen Zwischenschichtmaterial 160 dient. In einigen Fällen wird das Material 161 in Form eines stark verspannten Materials vorgesehen, um eine gewünschte Art an Verformung in dem Kanalgebiet 153 zumindest eines der Transistoren 150a, 150b hervorzurufen. In komplexen Anwendungen wird das Material 161 mit unterschiedlicher Art an innerer Verspannung über den Transistoren 150a, 150b bereitgestellt, um damit individuell das Leistungsverhalten dieser Bauelemente zu verbessern. Zu diesem Zweck werden geeignete Fertigungsstrategien eingesetzt, um das gewünschte Material mit dem inneren Verspannungspegel abzuscheiden und Teile davon von einem der Transistoren 150a, 150b zu entfernen, für den der entsprechende innere Verspannungspegel ansonsten zu einer Beeinträchtigung des Transistorleistungsverhaltens führen würde.
  • 1d zeigt schematisch das Halbleiterbauelement 100 während eines Polierprozesses 105, der angewendet wird, um die Oberfläche des dielektrischen Zwischenschichtmaterials 160 einzuebnen und um einen Teil davon zu entfernen, um schließlich das Material 112 freizulegen. Im Allgemeinen beruht ein Polierprozess, beispielsweise in Form eines chemisch mechanischen Polierprozesses (CMP) auf der physikalischen Wechselwirkung Abreibung der Teilchen, die durch ein Schleifmittelmaterial bereitgestellt werden, und/oder die in einem Polierkissen vorhanden sind, das mit dem Material 160 auf der Grundlage gut definierter Prozessparameter, etwa der relativen Geschwindigkeit zwischen dem Material 160 und dem Polierkissen, der andrückenden Kraft und dergleichen, kontaktiert. Ferner wird häufig gleichzeitig eine chemische Reaktion an der zu polierenden Oberfläche auf der Grundlage geeigneter chemischer Mittel, die in dem Schleifmittelmaterial enthalten sind, hervorgerufen. Obwohl CMP eine sehr wirksame Prozesstechnik zum Entfernen von Materialien und zum gleichzeitigen Bereitstellen einer im Wesentlichen ebenen Oberflächentopografie repräsentiert, repräsentiert jedoch das Entfernen unterschiedlicher Materialien, etwa Siliziumdioxid, Siliziumnitrid, das möglicherweise mit unterschiedlich verspanntem Zustand vorgesehen ist, einen sehr komplexen Prozessschritt, wobei auch ein ausgeprägter Materialabtrag zwischen den Gateelektrodenstrukturen 110a, 110b zu vermeiden ist, da ein Metall enthaltendes Material in der nachfolgenden Fertigungsphase abzuscheiden ist. Es zeigt sich, dass während des Polierprozesses 105 insbesondere das Entfernen der Deckschichten 113a, 113 zu ausgeprägten Prozessungleichmäßigkeiten beiträgt, etwa der Erzeugung von Materialresten der Deckschicht, die weiterhin in einer Oberfläche 112s des Polysiliziummaterials 112 vorhanden sind. Beispielsweise besitzt typischerweise die Deckschicht 113 (siehe 1c) eine größere Dicke, die eine gewisse Nachpoliertheit erfordert, was andererseits zu der Erzeugung und dem Einbau von Resten 160r in das Material 112 der Gateelektrodenstruktur 110a führen kann, da das Material 112 aufgrund der geringeren Dicke der dielektrischen Deckschicht 113a (siehe 1c) früher freigelegt wird. Ferner kann die zusätzliche Polierzeit zu einem unerwünschten Abtrag von Material der Gateelektrodenstrukturen 110a führen, wodurch möglicherweise deren Höhe unerwünschterweise verringert wird, was ebenfalls zu prozessabhängigen und bauteilabhängigen Unregelmäßigkeiten beim Fertigstellen des Halbleiterbauelements 100 führen kann.
  • 1e zeigt schematisch das Halbleiterbauelement 100, wenn es einem Ätzprozess 106 unterliegt, der auf der Grundlage einer geeigneten Ätzchemie ausgeführt wird, um das Material 112 selektiv zu dem dielektrischen Zwischenschichtmaterial 160 und der Deckschicht 114 abzutragen. Beispielweise sind sehr selektive Ätzchemien verfügbar, um in effizienter Weise Polysiliziummaterial zu entfernen, ohne dass in unerwünschter Weise die Deckschicht 114 und das darunterliegende dielektrische Material mit großem ε geschädigt wird, wobei auch die dielektrischen Materialien im Wesentlichen erhalten bleiben. Aufgrund des Vorhandenseins von nicht entfernten Bereichen oder anderer durch das Polieren hervorgerufener Reste, wie dies zuvor mit Bezug zu 1d beschrieben ist, wird das Polysiliziummaterial unter Umständen nicht vollständig abgetragen, so dass entsprechende Reste 112r weiterhin nach dem Ätzprozess 106 vorhanden sein können. Jedoch ist das Anwenden ausgeprägter Nachätzzeiten keine wünschenswerte Option im Hinblick auf die Integrität der Schichten 114 und 111.
  • Während der weiteren Bearbeitung, d. h. beim Abscheiden von Metall enthaltenden Materialschichten zum Einstellen der Austrittsarbeit für die Gateelektrodenstrukturen 110a, 110b und beim Bereitstellen von Metall enthaltenden Elektrodenmaterialien, können somit die Polysiliziumreste 112r deutlich zu Ausbeuteverlusten aufgrund ausgeprägter Fehler der Gateelektrodenstrukturen oder aufgrund einer ausgeprägten Variabilität in den Transistoreigenschaften beitragen.
  • Im Hinblick auf die zuvor beschriebne Situation betrifft die vorliegende Erfindung Techniken zum Ersetzen eines Opfergatematerials in einer fortgeschrittenen Fertigungsphase, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.
  • ÜBERBLICK ÜBER DIE VORLIEGENDE ERFINDUNG
  • Im Allgemeinen betrifft die vorliegende Erfindung komplexe Transistorelemente, in denen die endgültigen Eigenschaften von Gateelektrodenstrukturen in einer sehr fortgeschrittenen Fertigungsphase eingestellt werden, indem ein Gatematerial durch Metall enthaltende Sorten zum Einstellen einer geeigneten Austrittsarbeit und zum Bereitstellen eines gut leitfähigen Gateelektrodenmaterials ersetzt wird. Zu diesem Zweck enthält die anfängliche Gateelektrodenstruktur eine effiziente dielektrische Deckschicht, die beispielsweise als eine Ätz- und Abscheidemaske dient, wenn eine verformungsinduzierende Halbleiterlegierung bereitgestellt wird und/oder die als eine Maske zum Vermeiden einer Silizidierung des Opfergatematerials dient, und diese dielektrische Deckmaterialschicht wird vor dem Ausführen eines entsprechenden Abtragungsprozesses, etwa eines CMP-Prozesses, effizient entfernt, um schließlich das Opfergatematerial freizulegen, das durch die erforderlichen Metall enthaltenden Materialien zu ersetzen ist. Das Entfernen der dielektrischen Deckschicht wird auf der Grundlage eines Maskenmaterials bewerkstelligt, das in einigen anschaulichen Ausführungsformen in Form eines Opfermaterials, etwa eines Polymermaterials, eines Lackmaterials und dergleichen, vorgesehen wird, so dass andere Bauteilstrukturelemente, etwa Seitenabstandshalterstrukturen, Metallsilizidgebiete in den Drain- und Sourcebereichen und dergleichen, effizient geschützt sind. Nach dem Entfernen der dielektrischen Deckschicht oder zumindest nach dem Entfernen eines wesentlichen Anteils davon kann somit die Gleichmäßigkeit eines nachfolgenden Abtragungsprozesses, etwa eines Polierprozesses, der zum Freiliegen des Opfergatematerials auszuführen ist, deutlich verbessert werden, wodurch ebenfalls ein gleichmäßiges Abtragen des Opfergatematerials ermöglicht wird. Somit können die gewünschten Metall enthaltenden Elektrodenmaterialien in die Gateelektrodenstrukturen mit erhöhter Gleichmäßigkeit eingefüllt werden, wodurch insgesamt bessere Transistoreigenschaften erreicht werden.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden eines Opfermaskenmaterials über einer Gateelektrodenstruktur eines Transistors, wobei die Gateelektrodenstruktur ein dielektrisches Material mit großem ε, ein über dem dielektrischen Material mit großem ε gebildetes Platzhaltematerial und eine dielektrische Deckschicht aufweist, die über dem Platzhaltermaterial gebildet ist. Das Verfahren umfasst ferner das Entfernen zumindest eines Teils der dielektrischen Deckschicht in Anwesenheit des Opfermaskenmaterials und danach das Entfernen des Opfermaskenmaterials. Des Weiteren wird ein dielektrisches Zwischenschichtmaterial über dem Transistor gebildet und es wird ein Materialabtragungsprozess ausgeführt, um das Platzhaltermaterial freizulegen. Ferner umfasst das Verfahren das Ersetzen des Platzhaltermaterials durch ein Metall enthaltendes Elektrodenmaterial.
  • Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer ersten dielektrischen Schicht über einem Transistor, um eine Gateelektrodenstruktur des Transistors und dessen Drain- und Sourcegebiete abzudecken, wobei die Gateelektrodenstruktur eine dielektrische Deckschicht aufweist, die über einem Platzhaltematerial gebildet ist. Das Verfahren umfasst ferner das Bilden eines Maskenmaterials lateral benachbart zu der Gateelektrodenstruktur, um einen Teil der ersten dielektrischen Schicht, die über der dielektrischen Gateschicht gebildet ist, freizulegen. Des Weiteren umfasst das Verfahren das Entfernen des freiliegenden Bereichs der ersten dielektrischen Schicht und zumindest eines Teils der dielektrischen Deckschicht in Anwesenheit des Maskenmaterials. Es wird ferner eine zweite dielektrische Schicht über den Drain- und Sourcegebieten und der Gateelektrodenstruktur hergestellt, nachdem zumindest ein Teil der dielektrischen Deckschicht entfernt ist. Das Verfahren umfasst ferner das Ausführen eines Polierprozesses, um das Platzhaltematerial der Gateelektrodenstruktur freizulegen, und das Ersetzen des Platzhaltematerials durch ein Metall enthaltendes Elektrodenmaterial.
  • Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden eines ersten Maskenmaterials über einer ersten Gateelektrodenstruktur eines Halbleiterbauelements, wobei die erste Gateelektrodenstruktur eine erste dielektrische Deckschicht aufweist, die über einem ersten Platzhaltematerial gebildet ist, und wobei die zweite Gateelektrodenstruktur eine zweite dielektrische Deckschicht aufweist, die über einem zweiten Platzhaltematerial ausgebildet ist. Das Verfahren umfasst ferner das Entfernen eines Teils des Maskenmaterials und das Ausführen eines Ätzprozesses, um die erste und die zweite dielektrische Deckschicht in Anwesenheit des Maskenmaterials nach dem Entfernen eines Teils davon abzutragen. Des Weitern wird das Maskenmaterial entfernt und ein dielektrisches Zwischenschichtmaterial wird über der ersten und der zweiten Gateelektrodenstruktur hergestellt. Ferner wird ein Polierprozess ausgeführt, um das erste und das zweite Platzhaltematerial freizulegen und diese Materialien werden durch ein erstes bzw. ein zweites Metall enthaltendes Elektrodenmaterial ersetzt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a–1e schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen einer Fertigungssequenz gemäß einem Austauschgateverfahren auf der Grundlage konventioneller Strategien zeigen;
  • 2a–2h schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen beim Anwenden eines Austauschgateverfahrens zeigen, wobei zumindest ein Teil einer dielektrischen Deckschicht in einem separaten Abtragungsprozess gemäß anschaulicher Ausführungsformen entfernt wird;
  • 2i und 2j Querschnittsansichten des Halbleiterbauelements zeigen, das dichtliegende Transistorelemente enthält, in denen dielektrische Deckschichten separat entfernt werden und die Spaltfülleigenschaften zur Herstellung eines dielektrischen Zwischenschichtmaterials gemäß noch weiterer anschaulicher Ausführungsformen verbessert werden; und
  • 2k und 2l schematisch Querschnittsansichten des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen die Dicke der dielektrischen Deckschicht vor dem eigentlichen Entfernen der dielektrischen Deckschicht auf der Grundlage eines Opfermaskenmaterials reduziert wird.
  • DETAILLIERTE BESCHREIBUNG
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den hierin offenbarten Gegenstand auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Die vorliegende Erfindung stellt allgemein Techniken zum effizienten Freilegen eines Platzhaltematerials oder eines Opfergatematerials in einer späten Fertigungsphase bereit, indem zumindest ein Teil einer dielektrischen Deckschicht in einem separaten Abtragungsprozess, etwa einem plasmaunterstützten Ätzprozess, vor dem Abscheiden des dielektrischen Zwischenschichtmaterials entfernt wird und indem dieses eingeebnet wird, um das Opfergatematerial freizulegen. Es wurde erkannt, dass insbesondere das Abtragen der dielektrischen Deckschichten, die in vielen Fällen eine unterschiedliche Dicke aufgrund der vorhergehenden unterschiedlichen Prozessabläufe der Gateelektrodenstrukturen besitzen, eine Quelle für weitere prozessabhängige Unregelmäßigkeiten beim Ersetzen des Opfergatematerials durch die gewünschten Metall enthaltenden Materialschichten repräsentieren. Daher wird das Abtragen zumindest eines wesentlichen Anteils und in einigen anschaulichen Ausführungsformen von im Wesentlichen den gesamten dielektrischen Deckschichten zu besseren Prozessbedingungen für das nachfolgende eigentliche Einebnen des dielektrischen Zwischenschichtmaterials führen, wodurch eine effiziente Freilegung des Opfergatematerials und dessen Entfernung möglich ist. Dazu wird in einigen anschaulichen Ausführungsformen ein Opfermaskenmaterial so vorgesehen, dass Seitenwandabstandshalterstrukturen und dergleichen beim Entfernen des dielektrischen Materials mittels eines geeigneten Abtragungsprozesses, etwa eines plasmaunterstützten Ätzprozesses, geschützt sind, so dass die Integrität der verbleibenden Bauteilstrukturelemente im Wesentlichen erhalten bleibt, selbst wenn dielektrische Deckschichten mit unterschiedlicher Dicke zu entfernen sind. Das heißt, eine komplexe Anpassung der Dicke der dielektrischen Deckschichten in einer vorhergehenden Fertigungsphase kann weggelassen werden, was typischerweise in konventionellen Strategien ausgeführt wird, um ausgeprägte Ungleichmäßigkeiten etwa im Hinblick auf n-Kanaltransistoren und p-Kanaltransistoren während der Sequenz zum Ersetzen des Opfergatematerials zu vermeiden. Derartige Anpassungen in der Dicke der dielektrischen Deckschichten für p-Kanaltransistoren, die ein verformungsinduzierendes Silizium/Germaniumlegierungsmaterial erhalten haben, und von n-Kanaltransistoren ist häufig mit einer reduzierten Integrität der Deckschicht über dem p-Kanaltransistor verknüpft, was zu zusätzlichen Ungleichmäßigkeiten etwa in Form von Metallsilizidresten in dem Opfergatematerial führen kann, wobei diese Reste gemäß der Prozesssequenz der vorliegenden Erfindung vermieden werden können.
  • In einigen anschaulichen Ausführungsformen sorgt das separate Entfernen der dielektrischen Deckschichten auch für bessere Prozessbedingungen bei der Herstellung eines dielektrischen Zwischenschichtmaterials in störungsfreier Weise in Bauteilgebieten, die dichtliegende Transistorelemente besitzen. In diesem Falle wird eine weniger ausgeprägte oder weniger anspruchsvolle Oberflächentopografie für das Abscheiden zumindest eines Teils des dielektrischen Zwischenschichtmaterials geschaffen, was zu besseren Spaltfülleigenschaften führt. In anderen Fällen werden, wenn ein verformungsinduzierendes Material in das dielektrische Zwischenschichtmaterial einzubauen ist, ebenfalls bessere Bedingungen im Hinblick auf bessere Spaltfülleigenschaften und eine erhöhte verformungsinduzierende Wirkung erreicht aufgrund der Möglichkeit, eine größere Menge an verformungsinduzierendem dielektrischen Material in unmittelbarer Nähe der Transistorkanäle anzuordnen.
  • Mit Bezug zu den 2a–2l werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a–1e verwiesen wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und einer Halbleiterschicht 202, die darüber ausgebildet ist. Die Halbleiterschicht 202 enthält ein erstes aktives Gebiet 202a und ein zweites aktives Gebiet 202b, in und über welchem entsprechende Transistoren 250a, 250b gebildet sind. Im Hinblick auf Eigenschaften des Substrats 201 und der Halbleiterschicht 202 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind. Des Weiteren ist zu beachten, dass eine vergrabene isolierende Schicht (nicht gezeigt) zwischen dem Substrat 201 und der Halbleiterschicht 202 vorgesehen ist, wenn eine SOI-(Silizium-auf-Isolator-)Architektur betrachtet wird. In der gezeigten Fertigungsphase ist der Aufbau der Transistoren 250a, 250b im Wesentlichen abgeschlossen, d. h. Drain- und Sourcegebiete 252 in Verbindung mit Metallsilizidgebieten 254 und einem Kanalgebiet 253 sind in ihrem im Wesentlichen fertiggestellten Zustand vorgesehen, wohingegen die Eigenschaften von Gateelektrodenstrukturen 210a, 210b weiterhin eingestellt werden, indem ein Teil der Strukturen 210a, 210b ersetzt wird, wie dies auch zuvor erläutert ist. Ferner sind in einigen anschaulichen Ausführungsformen in einem oder beiden Transistoren 250a, 250b in den jeweiligen aktiven Gebieten 202a, 202b verformungsinduzierende Halbleiterlegierungen eingebaut, etwa eine Silizium/Germaniumlegierung, eine Silizium/Kohlenstofflegierung, eine Silizium/Zinnlegierung und dergleichen. Beispielsweise ist, wie in 2a gezeigt ist, in dem Transistor 250a eine verformungsinduzierende Legierung 204, etwas eine Silizium/Germaniumlegierung, eingebaut, wie dies auch zuvor erläutert ist.
  • Die Gateelektrodenstruktur 210a enthält ein Gatedielektrikumsmaterial 211, das typischerweise ein dielektrisches Material mit großem ε möglicherweise in Verbindung mit konventionellen Dielektrika, etwa siliziumoxidbasierten Materialien und dergleichen, enthält, während eine leitende Deckschicht 214 auf der Schicht 211 ausgebildet ist. Ferner ist ein Patzhaltematerial oder Opfermaterial 212, etwa in Form von Polysilizium, polykristallinem Silizium/Germanium und dergleichen, über der Schicht 214 gebildet. Eine dielektrische Deckschicht 213a in Verbindung mit Seitenwandabstandshaltern 203a umschließen die Gateelektrodenstruktur 210a. Die Gateelektrodenstruktur 210b besitzt einen ähnlichen Aufbau mit Ausnahme der dielektrischen Deckschicht 213, die eine unterschiedliche Dicke im Vergleich zur Schicht 213a aufgrund eines unterschiedlichen Prozessablaufs besitzt, beispielsweise im Hinblick auf den Einbau des Materials 204 in dem aktiven Gebiet 202a, wie dies zuvor erläutert ist. Ferner ist eine Seitenwandabstandshaltestruktur 251 an Seitenwänden der Gateelektrodenstrukturen 210a, 210b, d. h. an den Abstandshalterelementen 203a, 203b vorgesehen. Ein Maskenmaterial 270 ist über den Transistoren 250a, 250b gebildet, wodurch die entsprechenden Gateelektrodenstrukturen 210a, 210b abgedeckt sind. Das Maskenmaterial 207 wird in einigen anschaulichen Ausführungsformen in Form eines organischen Materials, etwa eines Lackmaterials oder eines anderen Polymermaterials vorgesehen, das in einem Zustand geringer Viskosität aufgebracht wird, um damit eine im wesentlichen ebene Oberflächentopografie beim Abscheiden des Materials 207 ohne zusätzliche Prozessschritte zu erreichen. In einigen anschaulichen Ausführungsformen wird das Maskenmaterial 207 auf den Drain- und Sourcegebieten 252, d. h. auf den Metallsilizidgebieten 254, gebildet, während in anderen anschaulichen Ausführungsformen, wie dies durch die Schicht 261 gezeigt ist, ein dielektrisches Material gebildet wird, um in effizienter Weise empfindliche Bauteilbereiche beim Entfernen des Maskenmaterials 207 in einer späteren Fertigungsphase zu schützen. In einigen anschaulichen Ausführungsformen wird die dielektrische Schicht 261 in Form eines Teils eines dielektrischen Zwischenschichtmaterials, etwa als ein Teil einer Kontaktätzstoppschicht, vorgesehen, die in Form eines geeigneten Materials bereitgestellt wird, etwa als Siliziumnitrid, Stickstoff enthaltendes Siliziumkarbid und dergleichen. Die dielektrische Schicht 261 besitzt eine geeignete Dicke, beispielsweise ungefähr 10 nm – 20 nm, um dadurch ein zuverlässiges und konformes Abscheiden der Schicht 261 in anspruchsvollen Bauteilgeometrien zu ermöglichen, beispielsweise wenn Transistorelemente mit einer Gatelänge von 50 nm und weniger enthalten sind, wobei ein Abstand zwischen benachbarten Transistoren ungefähr 100 nm oder weniger beträgt. In einigen anschaulichen Ausführungsformen wird die Schicht 261 oder zumindest ein Teil davon in Form eines stark verspannten Materials bereitgestellt, um das Leistungsverhalten eines oder beider Transistoren 250a, 250b zu verbessern. Beispielsweise wird die Schicht 261 über den Transistor 250a so bereitgestellt, dass dessen Leistungsverhalten verbessert wird, wobei die Schicht einen anderen Verspannungspegel über den Transistor 250b besitzt, um damit die Verformungskomponente in dem Kanalgebiet 253 dieses Transistors zu erhöhen.
  • Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage einer geeigneten Prozesstechnik zur Bereitstellung der Gateelektrodenstrukturen 210a und 210b hergestellt werden, wie dies auch beispielsweise zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. Nach der Herstellung der Metallsilizidgebiete 254 auf der Grundlage gut etablierter Fertigungsstrategien, wobei die dielektrischen Deckschichten 213a, 213 als effiziente Masken dienen, wird bzw. werden die Schicht bzw. Schichten 261, falls vorgesehen, abgeschieden, woran sich das Abscheiden des Maskenmaterials 207 anschließt, was auf der Grundlage von Aufschleuderverfahren und dergleichen bewerkstelligt werden kann. Aufgrund der geringen Viskosität können ausgeprägte Spaltfülleigenschaften während des Abscheidens des Materials 270 erreicht werden, während auch ein gewisser Grad an Ebenheit ohne weitere Prozessschritte erreicht wird. In andern Fallen wird ein milder Polierprozess angewendet, um die Ebenheit der Schicht 270 weiter zu verbessern.
  • 2b zeigt schematisch das Halbleiterbauelement 200, wenn es einen Materialabtragungsprozess 271 unterliegt, um einen Teil des Maskenmaterials 270 abzutragen. Beispielsweise enthält der Abtragungsprozess 271 einen Ätzprozess 271a, der auf der Grundlage einer plasmaunterstützten Ätzumgebung mit geeigneten reaktiven Komponenten, etwa Sauerstoff, Fluor und dergleichen ausgeführt wird. Es sollte beachtet werden, dass eine Vielzahl plasmaunterstützter Ätzrezepte beim Ätzen von Polymermaterialien, etwa Lackmaterialien und dergleichen verfügbar sind. In anderen Fällen wird zusätzlich oder alternativ zu dem Ätzprozess 271a enthält der Abtragungsprozess 271 einen Polierprozess 271v, der auf der Grundlage geeignet ausgewählter Polierparameter ausgeführt wird, die in effizienter Weise auf der Grundlage von Experimenten und dergleichen festgelegt werden können. In anderen Fallen wird eine Kombination der Prozesse 271b, 271a ausgeführt, wobei etwa der erste Polierprozess 271b angewendet wird, um die Ebenheit des Maskenmaterials 270 zu verbessern, woran sich der Ätzprozess 271a anschließt. Während des Abtragungsprozesses 271 werden die Deckschichten 213a, 213 freigelegt, wenn das dielektrische Material 261 nicht vorhanden ist. In anderen Fällen wird ein Teil des Materials 261, der über den Gateelektrodenstrukturen 210a, 210b liegt, freigelegt.
  • 2c zeigt schematisch das Halbleiterbauelement 200, wenn es einem weiteren Materialabtragungsprozess 272 unterliegt, der in einer anschaulichen Ausführungsform in Form eines plasmaunterstützten Ätzprozesses ausgeführt wird. Beispielsweise ist eine Vielzahl von Ätzchemien verfügbar, um dielektrische Materialien, etwa Siliziumnitrid, Stickstoff enthaltendes Siliziumkarbid und dergleichen in Abwesenheit eines Maskenmaterials zu ätzen, das eine deutlich geringere Ätzrate besitzt. Beispielsweise können Lackmaterialien effizient als Ätzmasken in einer Vielzahl von plasmaunterstützten Ätzprozessen zum Entfernen der zuvor genannten dielektrischen Materialien verwendet werden. Während des Prozesses 272 wird der freiliegende Bereich der Schicht 261, falls diese vorgesehen ist, abgetragen und somit wird eine Oberfläche 213s der Deckschichten 213a, 213 schließlich in der reaktiven Umgebung des Prozesses 272 freigelegt. Folglich kann Material der Schichten 213a, 213 effizient entfernt werden, wobei bei Bedarf eine andere Ätzchemie für die Schichten 261, falls diese vorgesehen sind, verwendet wird, und die dielektrischen Deckschichten 213a, 213 eine deutlich andere Ätzeigenschaft besitzen.
  • Es sollte beachten werden, dass in anderen Fallen, wenn die Schicht 261 nicht vorgesehen ist, die Oberfläche 213s unmittelbar der Einwirkung der Umgebung des Prozesses 272 unterliegt. In einigen anschaulichen Ausführungsformen wird der Abtragungsprozess 272 so gewählt, dass eine ausgeprägte Selektivität in Bezug auf das Material 212 erreicht wird. Das heißt, der Prozess 272, beispielsweise der plasmaunterstützte Ätzprozess, entfernt effizient Material der Schichten 261 und 213a, 213, während eine Ätzrate in dem Material 212 deutlich geringer ist. Zum Beispiel ist eine Vielzahl sehr selektiver plasmaunterstützter Ätzrezepte verfügbar, in denen siliziumnitridbasierte Materialien selektiv zu Polysiliziummaterial entfernt werden. Folglich kann der Ätzprozess 272 so ausgeführt werden, dass die Schicht 213a vollständig entfernt wird, die eine geringere Dicke im Vergleich zu der dielektrischen Deckschicht 213 besitzt, und der Prozess kann weiter voranschreiten, um die Schicht 213 abzutragen, ohne dass wesentlich Material der Gateelektrodenstruktur 210a verbraucht wird. Folglich bleiben die Gatehöhen der Strukturen 210a, 210b im Wesentlichen gleich nach dem Entfernen der Schichten 213a, 213, wodurch somit bessere Prozessbedingungen während der weiteren Bearbeitung geschaffen werden. Folglich können die dielektrischen Deckschichten 213a, 213 zuverlässig entfernt werden, ohne dass im wesentlichen die endgültige Gatehöhe beeinflusst wird. Daher können komplexe Prozessstrategien zum Anpassen der Dicke der Schichten 213, 213a in einer frühen Fertigungsphase, d. h. vor dem Ausführen des Silizidierungsprozesses, weggelassen werden, die konventionellerweise zu einer geringeren Integrität der Schicht 213a führen können, da während eines entsprechenden Anpassungsprozesses auch die Dicke der Schicht 213a weiter verringert wird.
  • 2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, werden die Opfergatematerialien 212 in den Gateelektrodenstrukturen 210a, 210b aufgrund des vorhergehenden Abtragungsprozesses 272 (siehe 2c) beigelegt, und auch das Opfermaskenmaterial 207 (siehe 2d) ist entfernt. Dies kann bewerkstelligt werden, indem ein geeignetes Ätzrezept angewendet wird, etwa in Form einer Lackveraschung und dergleichen, während in anderen Fallen nasschemische Rezepte angewendet werden. Zu beachten ist, dass die vorhergehenden Abtragungsprozesse 271 (siehe 2b) und 272 (siehe 2c) bei Bedarf in-situ ausgeführt werden können, und auch das Abtragen des Maskenmaterials 270 kann in der gleichen Prozesskammer bewerkstelligt werden, wenn ein plasmaunterstütztes Rezept angewendet wird. In anderen Fällen wird ein separater Ätzschritt ausgeführt. In einigen anschaulichen Ausführungsformen wird ein nasschemischer Reinigungsprozess ausgeführt, um organische Reste und dergleichen zu entfernen, die während des vorhergehenden Absaugungsprozesses zum Freiliegen der Oberflächen 212s der Opfergatematerialien 212 erzeugt werden. Zu diesem Zweck können gut etablierte Reinigungsrezepte angewendet werden. Es sollte beachtet werden, dass in Ausführungsformen, in denen die Schicht 261 in dieser Fertigungsphase vorgesehen ist, empfindliche Bauteilbereiche, etwa die Metallsilizidgebiete 254, effizient während der entsprechenden Sequenz zum Entfernen des Maskenmaterials und möglicherweise zum Ausführen von Reinigungsprozessen, geschützt sind.
  • 2e zeigt schematisch das Halbleiterbauelement 200 in einer weit fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein dielektrisches Zwischenschichtmaterial 260 über den Transistoren 250a, 250b gebildet und enthält das Material 261, das möglicherweise zuvor abgeschieden wurde, wie dies zuvor erläutert ist, in Verbindung mit einem Material 262, etwa Siliziumdioxid und dergleichen. Ferner wird in anderen anschaulichen Ausführungsformen zusätzlich zu der Schicht 261 ein weiteres dielektrisches Material 263 aufgebracht, das ähnliche Materialeigenschaften besitzt, um damit als eine Kontaktätzstoppschicht zu dienen und/oder um eine gewünschte Verspannung bereitzustellen, um damit das Leistungsverhalten eines oder beiden Transistoren 250a, 250b zu verbessern. Das dielektrische Zwischenschichtmaterial 260, auf der Grundlage beliebiger gut etablierter Abscheidetechniken hergesellt werden.
  • 2f zeigt schematisch das Halbleiterbauelement 200, wenn es einem Abtragungsprozess 205 unterliegt, um die Materialien 212 freizulegen. Wie zuvor erläutert ist, umfasst der Abtragungsprozess 205 einen Polierprozess, um das dielektrische Material 260 einzuebnen und um einen Teil davon zu entfernen, um damit die Oberflächen 212s freizulegen, ohne dass eine Materialerosion zwischen den Gateelektrodenstrukturen 210a, 210b in unnötiger Weise verursacht wird. Da die dielektrischen Deckschichten separat entfernt wurden, werden die Materialien 212 mit besserer Prozessgleichmäßigkeit freigelegt, da ausgeprägte Nachpolierzeiten nicht erforderlich sind, wobei dennoch Reste der Materialien der Schicht 260 zuverlässig abgetragen werden. Zu beachten ist, dass selbst wenn die Schicht 263 vorgesehen ist, ein hoher Grad an Prozessgleichmäßigkeit erreicht wird, da die Schicht 263 sehr gleichmäßig über den Gateelektrodenstrukturen 210a, 210b abgeschieden wird, wodurch ebenfalls ein entsprechender gleichmäßiger Abtragungsprozess erreicht wird.
  • 2g zeigt schematisch das Halbleiterbauelement 200 während eines selektiven Ätzprozesses 206, um das Opfergatematerial 212 selektiv zu dem leitenden Deckmaterial 214 und dem dielektrischen Material der Schicht 260 und der Seitenwandabstandshalterstruktur 203a, 203b und 251 zu entfernen. Für diesen Zweck werden effiziente nasschemische Ätzrezepte angewendet, etwa mit TMAH (Tetramethylammoniumhydroxid), Kaliumhydroxid und dergleichen, wobei eine bessere Effizienz aufgrund der zuverlässigen Entfernung des Materials 212 erreicht wird. Ferner sind durch Polieren hervorgerufene Reste deutlich geringer aufgrund der besseren Gleichmäßigkeit des Abtragungsprozesses, wie dies zuvor beschrieben ist. Es sollte ferner beachtet werden, dass Polymerreste, die durch den plasmaunterstützten Abtragungsprozess hervorgerufen werden können, auf der Grundlage geeigneter Reinigungsrezepte entfernt werden können, wie dies zuvor mit Bezug zu 2d erläutert ist. In anderen Fallen enthält der Prozess 206 plasmaunterstützte Ätzrezepte, wenn dies als geeignet erachtet wird.
  • 2h zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der die Gateelektrodenstruktur 210a eine Sorte zur Austrittsarbeitseinstellung 216a in Verbindung mit einem geeigneten Metall enthaltenden Elektrodenmaterial 215a aufweist, während die Gateelektrodenstruktur 210b eine entsprechende Sorte zur Austrittsarbeitseinstellung 216b in Verbindung mit einem Metall enthaltenden Elektrodenmaterial 215b enthält. Es sollte beachtet werden, dass die Materialien 216a, 216b auf der Grundlage eines geeigneten Abscheide- und Strukturierungsschema mit geeigneten Wärmebehandlungen, nach Bedarf hergesellt werden können. In ähnlicher Weise werden die Elektrodenmaterialien 215a, 215b, die teilweise das gleiche Material repräsentieren können, mittels einer geeigneten Prozesssequenz aufgebracht, beispielsweise durch CVD, Sputter-Abscheidung und dergleichen, woran sich das Entfernen von überschüssigem Material auf der Grundlage von CMP-Techniken anschließt. Aufgrund der effizienten Entfernung des Opfergatematerials 212 (siehe 2h) können auch die Metall enthaltenden Materialien mit besserer Gleichmäßigkeit und Zuverlässigkeit aufgebracht werden, wodurch insgesamt zu besseren Transistoreigenschaften beigetragen wird.
  • Mit Bezug zu den 2i und 2j werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen bessere Spaltfülleigenschaften auf der Grundlage der zuvor beschriebenen Prozesssequenz erreicht werden.
  • 2i zeigt schematisch das Halbleiterbauelement 200, das dichtliegende Transistoren 250c, 250d, 250e enthält, wovon jeder eine Gateelektrodenstruktur 210 besitzt, die einen lateralen Abstand zu einer benachbarten Struktur von ungefähr 150 nm und weniger besitzt. In der gezeigten Fertigungsphase wurde eine dielektrische Deckschicht auf der Grundlage einer Prozessstrategie entfernt, wie sie zuvor beschrieben ist, wobei vor der Sequenz zum Abtragen die dielektrische Schicht 261 vorgesehen wird, wie dies auch zuvor erläutert ist. Die Schicht 261 kann auf der Grundlage einer geeigneten Solldicke bereitgestellt werden, um damit ein sehr konformes Abscheideverhalten und somit ein hohlraumfreies Abscheiden zwischen den dichtliegenden Transistoren 250c, 250d und 250e zu erreichen. Nach dem Entfernen von dielektrischen Deckschichten und möglicherweise nach Reinigungsprozessen wird das Bauelement 200 einem weiteren Abscheideprozess 264 unterzogen, um die Schicht 263 zu bilden, die eine beliebige geeignete Materialzusammensetzung aufweist, wie sie für die Gesamtkonfiguration des Bauelements 200 erforderlich ist. Beispielsweise dienen die Schichten 261 und 263 gemeinsam als eine Kontaktätzstoppschicht und können aus im Wesentlichen dem gleichen Material aufgebaut sein. Des Weiteren können die Schichten 261 und 263 so gebildet werden, dass diese einen hohen inneren Verspannungspegel aufweisen, um damit das Leistungsverhalten der Transistoren 250c, 250d, 250e zu verbessern. Somit wird in diesem Falle eine größere Menge an stark verspannten dielektrischem Material lateral benachbart zu den Gateelektrodenstrukturen 210 hergestellt, während lediglich eine geringere Menge über den Gateelektrodenstrukturen 210 in Form der Schicht 263 erzeugt wird. Es sollte beachtet werden, dass aufgrund der weniger ausgeprägten Oberflächentopografie, die durch das Entfernen der dielektrischen Deckschichten und möglicherweise durch einen gewissen Grad an Materialerosion der Schicht 261 erreicht wird, insgesamt eine größere Schichtdicke zwischen den Gateelektrodenstrukturen 210 aufgebracht werden kann, wodurch ein effizienterer verformungsinduzierender Mechanismus erreicht wird, wenn ein stark verspanntes Material bereitgestellt wird, wobei zudem insgesamt das Spaltfüllverhalten verbessert wird. Folglich kann das Auftreten von Hohlräumen während des Abscheidens eines dielektrischen Zwischenschichtmaterials zwischen dichtliegenden Gateelektrodenstrukturen 210 verringert werden.
  • 2j zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung einer Ätzumgebung 265 unterliegt, um die resultierende Oberflächentopografie weiter zu verringern, indem eine gewisse Menge an Material der Schichten 261/263 entfernt wird. Während des Ätzprozesses 265 tritt somit eine ausgeprägte ”Kantenverrundung” auf, so dass Oberflächenbedingungen für einen nachfolgenden Abscheideschritt weniger anspruchsvoll sind, wodurch die Möglichkeit geschaffen wird, eine weitere Schicht an stark verspanntem Material vorzusehen oder einen anderen Bereich des dielektrischen Zwischenschichtmaterials bereitzustellen. Auf der Grundlage der weniger kritischen Oberflächentopografie, die durch das Entfernen der dielektrischen Deckschichten der Gateelektrodenstrukturen 210 erreicht wird, kann somit der nachfolgende Abscheideprozess für weitere dielektrische Zwischenschichtmaterialien unter besseren Prozessbedingungen erfolgen, wodurch die Wahrscheinlichkeit des Erzeugens von durch Abscheidung hervorgerufenen Unregelmäßigkeiten, etwa von Hohlräumen zwischen den dichtliegenden Gateelektrodenstrukturen 210 verringert wird, und/oder es wird die Möglichkeit geschaffen, eine größere Menge eines stark verspannten dielektrischen Materials in unmittelbarer Nähe der Kanalgebiete der Transistoren 250c, 250d, 250e anzuordnen.
  • 2k zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen in einer Fertigungsphase nach der Herstellung der Metallsilizidgebiete 254 und vor dem Entfernen der Deckschichten 213. In dieser Phase wird ein Ätzprozess 266 ausgeführt, um Material der Abstandhalterstrukturen 251 und auch der dielektrischen Deckschichten 213 zu entfernen, wenn diese aus einem Material mit einer ähnlichen Ätzrate wie die Abstandshalterstruktur 251 aufgebaut sind. Typischerweise enthält die Abstandshalterstruktur 215 eine Ätzstoppbeschichtung 251a, etwa ein Siliziumdioxidmaterial für eine Abstandshalterstruktur mit Siliziumnitridabstandshalterelementen. Folglich wird die Größe der Abstandshalterstruktur 251 verringert, ohne dass im Wesentlichen die Integrität der Gateelektrodenstrukturen 210 beeinträchtigt wird. Ferner kann der Ätzprozess 266 so ausgeführt werden, dass die gesamte Oberflächentopografie verringert wird, ohne dass ein vollständiges Entfernen der dielektrischen Deckschichten 213 erforderlich ist, wodurch eine unerwünschte Materialerosion der Metallsilizidgebiete 254 vermieden wird.
  • 2l zeigt schematisch das Halbleiterbauelement 200 mit verkleinerten Abstandshaltern 251r und verkleinerten dielektrischen Deckschichten 213r, wobei durch Ungleichmäßigkeiten in der resultierenden Dicke die weitere Bearbeitung nicht negativ beeinflussen, da die Schichten 213r effizient in einer separaten Prozesssequenz entfernt werden, wie dies zuvor beschrieben ist. Das heißt, auf der Grundlage der Bauteilkonfiguration, wie sie in 2l gezeigt ist, kann die weitere Bearbeitung fortgesetzt werden, indem etwa eine erste dielektrische Schicht in Verbindung mit einer Maskenschicht aufgebracht wird und nachfolgend ein Teil der dielektrischen Schicht und die restlichen dielektrischen Deckschichten 213r entfernt werden, wie dies zuvor beschrieben ist, wobei die Gesamtgleichmäßigkeit der entsprechenden Prozesssequenz aufgrund der geringeren Dicke verbessert wird. Wie zuvor erläutert ist, kann ferner eine allgemeine Ungleichmäßigkeit der anfänglichen Deckschichten ebenfalls effizient während des Abtragungsprozesses auf der Grundlage selektiver Ätzrezepte ”angeglichen” werden, in welchem das Material 212 als ein effizientes Ätzstoppmaterial dient, wie dies auch zuvor erläutert ist. Folglich kann auf der Grundlage der Konfiguration der 2l das Abscheiden eines dielektrischen Zwischenschichtmaterials und das effiziente Entfernen der verbleibenden dielektrischen Deckschichten 213r auf der Basis einer weniger ausgeprägten Oberflächentopografie bewerkstelligt werden, wodurch die Prozessbedingungen während der weiteren Bearbeitung weiter verbessert werden.
  • Es gilbt also: Die vorliegende Erfindung stellt Techniken bereit, in denen ein Opfergatematerial effizient durch Metall enthaltende Materialien ersetzt wird, indem eine dielektrische Deckschicht in einer separaten Prozesssequenz und zur Anwendung eines Maskenmaterials abgetragen wird, so dass ein nachfolgend ausgeführter Polierprozess auf der Grundlage eines dielektrischen Zwischenschichtmaterials mit besserer Prozessgleichmäßigkeit ausgeführt wird. Folglich kann die Zuverlässigkeit des Entfernens des Opfergatematerials erhöht werden, wodurch ebenfalls zu stabilen Transistoreigenschaften beispielsweise im Hinblick auf die Schwellwertspannung und dergleichen, beigetragen wird.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (25)

  1. Verfahren: Bilden eines Opfermaskenmaterials über einer Gateelektrodenstruktur eines Transistors, wobei die Gateelektrodenstruktur ein dielektrisches Material mit großem ε, ein über dem dielektrischen Material mit großem ε gebildetes Platzhaltermaterial und eine dielektrische Deckschicht, die über dem Platzhaltermaterial gebildet ist, aufweist; Entfernen zumindest eines Teils der dielektrischen Deckschicht in Anwesenheit des Opermaskenmaterials; Entfernen des Opfermaskenmaterials; Bilden eines dielektrischen Zwischenschichtmaterials über dem Transistor; Ausführen eines Materialabtragungsprozesses, um das Platzhaltermaterial freizulegen; und Ersetzen des Platzhaltermaterials durch ein Metall enthaltendes Elektrodenmaterial.
  2. Verfahren nach Anspruch 1, wobei ausführen des Materialabtragungsprozesses, Ausführen eines Polierprozesses umfasst.
  3. Verfahren nach Anspruch 1, wobei ein Entfernen zumindest eines Teils der dielektrischen Deckschicht umfasst: Entfernen der dielektrischen Deckschicht, um das Platzhaltermaterial freizulegen.
  4. Verfahren nach Anspruch 1, wobei Entfernen zumindest eines Teils der dielektrischen Deckschicht umfasst: Ausführen eines Plasma unterstützten Ätzprozesses.
  5. Verfahren nach Anspruch 1, wobei Bilden des Opfermaskenmaterials umfasst: Aufbringen des Opfermaskenmaterials in einem Zustand geringer Viskosität, um eine im wesentlichen ebene Oberflächentopographie zu schaffen.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Entfernen eines Teils des Opfermaskenmaterials, um eine obere Fläche der dielektrischen Deckschicht vor dem Entfernen zumindest eines Teils der dielektrischen Deckschicht freizulegen.
  7. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer dielektrischen Schicht über dem Transistor vor dem Bilden des Opfermaskenmaterials.
  8. Verfahren nach Anspruch 7, das ferner umfasst: Entfernen eines Teils des Opfermaskenmaterials, um einen Teil der dielektrischen Schicht freizulegen, der über der Gateelektrodenstruktur gebildet ist.
  9. Verfahren nach Anspruch 7, wobei die dielektrische Schicht mit einer inneren Verspannung hergestellt wird, um eine Verformung in einem Kanalgebiet des Transistors hervorzurufen.
  10. Verfahren nach Anspruch 1, wobei Bilden des dielektrischen Zwischenschichtmaterials umfasst: Bilden einer ersten dielektrischen Schicht über dem Transistor und Bilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht.
  11. Verfahren nach Anspruch 10, wobei zumindest die erste dielektrische Schicht mit einer inneren Verspannung gebildet wird, um eine Verformung in einem Kanalgebiet des Transistors hervorzurufen.
  12. Verfahren nach Anspruch 1, das ferner umfasst: Entfernen eines Teils einer Abstandshalterstruktur, die an Seitenwänden der Gateelektrodenstruktur ausgebildet ist, vor dem Bilden des Opfermaskenmaterials.
  13. Verfahren nach Anspruch 1, das ferner umfasst: Ausführen mindestens eines Ätzprozesses nach dem Entfernen zumindest des Teils der dielektrischen Deckschicht und vor dem vollständigen Fertigstellen des dielektrischen Zwischenschichtmaterials.
  14. Verfahren mit: Bilden einer ersten dielektrischen Schicht über einem Transistor, um eine Gateelektrodenstruktur des Transistors und Drain- und Sourcegebiete abzudecken, wobei die Gateelektrodenstruktur eine dielektrische Deckschicht aufweist, die über einem Platzhaltermaterial gebildet ist; Bilden eines Maskenmaterials lateral benachbart zu der Gateelektrodenstruktur, um einen Teil der ersten dielektrischen Schicht freizulegen, der über der dielektrischen Deckschicht gebildet ist; Entfernen des freigelegten Teils der ersten dielektrischen Schicht und zumindest eines Teils der dielektrischen Deckschicht in Anwesenheit des Maskenmaterials; Bilden einer zweiten dielektrischen Schicht über den Drain- und Sourcegebieten und der Gateelektrodenstruktur nach dem Entfernen zumindest des Teils der dielektrischen Deckschicht; Ausführen eines Polierprozesses, um das Platzhaltermaterial der Gateelektrodenstruktur freizulegen; und Ersetzen des Platzhaltermaterials durch ein Metall enthaltendes Elektrodenmaterial.
  15. Verfahren nach Anspruch 14, das ferner umfasst: Entfernen des Maskenmaterials nach dem Entfernen zumindest eines Teils der dielektrischen Deckschicht und vor dem Bilden der zweiten dielektrischen Schicht.
  16. Verfahren nach Anspruch 14, wobei Bilden eines Maskenmaterials umfasst: Abscheiden des Maskenmaterials und Entfernen eines Teils davon durch Ausführen eines Ätzprozesses.
  17. Verfahren nach Anspruch 14, wobei Entfernen des Teils der ersten dielektrischen Schicht und zumindest eines Teils der dielektrischen Deckschicht umfasst: Ausführen eines Plasma unterstützten Ätzprozesses.
  18. Verfahren nach Anspruch 14, wobei Entfernen des Teils der ersten dielektrischen Schicht und zumindest eines Teils der dielektrischen Deckschicht umfasst: Entfernen der dielektrischen Deckschicht, um das Platzhaltermaterial freizulegen.
  19. Verfahren nach Anspruch 14, wobei Bilden der zweiten dielektrischen Schicht umfasst: Bilden eines verspannten Materials, das eine Verformung in einem Kanalgebiet des Transistors hervorruft.
  20. Verfahren mit: Bilden eines Maskenmaterials über einer ersten Gateelektrodenstruktur und einer zweiten Gateelektrodenstruktur eines Halbleiterbauelements, wobei die erste Gateelektrodenstruktur eine erste dielektrische Deckschicht, die über einem ersten Platzhaltermaterial gebildet ist, aufweist und wobei die zweite Gateelektrodenstruktur eine zweite dielektrische Deckschicht aufweist, die über einem zweiten Platzhaltermaterial gebildet ist; Entfernen eines Teils des Maskenmaterials; Ausführen eines Ätzprozesses, um die erste und die zweite dielektrische Deckschicht in Anwesenheit des Maskenmaterials nach der Entfernung eines Teils davon zu entfernen; Entfernen des Maskenmaterials; Bilden eines dielektrischen Zwischenschichtmaterials über der ersten und der zweiten Gateelektrodenstruktur; Ausführen eines Polierprozesses, um das erste und das zweite Platzhaltermaterial freizulegen; und Ersetzen des ersten bzw. des zweiten Platzhaltermaterials durch ein erstes bzw. zweites Metall enthaltendes Elektrodenmaterial.
  21. Verfahren nach Anspruch 20, wobei die erste und die zweite dielektrische Deckschicht eine unterschiedliche Dicke besitzen.
  22. Verfahren nach Anspruch 21, wobei Ausführen eines Ätzprozesses zum Entfernen der ersten und der zweiten dielektrischen Deckschicht umfasst: Ausführen eines Plasma unterstützten Ätzprozesses und Verwenden des ersten und/oder zweiten Platzhaltermaterials als ein Ätzstoppmaterial.
  23. Verfahren nach Anspruch 20, das ferner umfasst: Bilden einer dielektrischen Schicht über der ersten und zweiten Gateelektrodenstruktur vor dem Bilden des Maskenmaterials.
  24. Verfahren nach Anspruch 23, wobei die dielektrische Schicht einen verformungsinduzierenden Schichtbereich über der ersten und/oder zweiten Gateelektrodenstruktur aufweist.
  25. Verfahren nach Anspruch 20, das ferner umfasst: Bilden von Metallsilizidgebieten in Drain- und Sourcegebieten eines ersten Transistors und eines zweiten Transistors und Verwenden der ersten und der zweiten dielektrischen Deckschicht als eine Silizidierungsmaske.
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