DE102008049725A1 - CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand - Google Patents

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Abstract

In einem CMOS-Fertigungsprozessverlauf wird eine auf einem Gateelektrodenmaterial ausgebildete Deckschicht während der gesamten Implantationssequenz zum Bilden der Drain- und Sourcegebiete beibehalten und wird während eines Ätzprozesses abgetragen, in welchem die Breite einer Seitenwandabstandshalterstruktur verringert wird, um einen lateralen Abstand von Metallsilizidgebieten und eines verspannten dielektrischen Materials zu verringern. Somit kann ein insgesamt besseres Transistorleistungsverhalten erreicht werden, wobei dennoch ein hohes Maß an Kompatibilität mit bestehenden CMOS-Prozessstrategien erreicht wird.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft der hierin offenbarte Gegenstand integrierte Schaltungen und betrifft insbesondere Transistoren mit verformten Kanalgebieten unter Anwendung von Verspannungsquellen, etwa verspannten Deckschichten, einer verformten Halbleiterlegierung in Drain- und Sourcebereichen und dergleichen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu verbessern.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell auf dem Gebiet der Halbleiterherstellung eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell die vielversprechendste Vorgehensweise auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine vorgegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähig keit des Kanalgebiets in Verbindung mit der Leitfähigkeit der Drain- und Sourcegebiete wesentliche das Leistungsverhalten der MOS-Transistoren. Somit ist eine Verringerung der Kanallänge ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit und eine Erhöhung der Packungsdichte integrierter Schaltungen zu erreichen.
  • Die voranschreitende Verringerung der Transistorabmessungen bringt jedoch eine Reihe damit verknüpfter Probleme mit sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnen werden. Ein wichtiges Problem in dieser Hinsicht ist das Erreichen eines geringen Schichtwiderstands und Kontaktwiderstands in den Drain- und Sourcegebieten und in Kontakten, die damit verbunden sind, und die Beibehaltung der Kanalsteuerbarkeit. Beispielsweise erfordert das Verringern der Kanallänge eine Zunahme der kapazitive Kopplung zwischen der Gateelektrode und dem Kanalgebiet, wodurch eine geringere Dicke der Gateisolationsschicht erforderlich ist. Gegenwärtig liegt die Dicke einer siliziumbasierten Gateisolationsschicht im Bereich von 1 bis 2 nm, wobei weitere Verringerung weniger aussichtsreich im Hinblick auf Leckströme ist, die typischerweise bei einer Verringerung der Dicke des Gatedielektrikums exponentiell ansteigen.
  • Die ständige Größenverringerung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, erfordert somit die Anpassung und möglicherweise die Neuentwicklung sehr komplexer Prozesstechniken im Hinblick auf die zuvor genannten Probleme. Es wurde daher vorgeschlagen, das Transistorleistungsverhalten zu verbessern, indem die Kanalleitfähigkeit der Transistorelemente erhöht wird durch Vergrößern der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu einem künftigen Technologiestandard, während viele der zuvor genannten Probleme, etwa die Skalierung des Gatedielektrikums vermieden oder zumindest zeitlich verschoben werden. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht für standardmäßige Siliziumsubstrate das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit und damit des Durchlassstromes und der Arbeitsgeschwindigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungstechnik in den Herstellungsprozess für integrierte Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, die die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, während auch gut etablierte Fertigungstechniken weiterhin eingesetzt werden können.
  • Gemäß einer vielversprechenden Vorgehensweise zum Erzeugen einer Verformung in dem Kanalgebiet von Transistorelementen wird das dielektrische Material, das über der grundlegenden Transistorstruktur gebildet ist, in einem stark verspannten Zustand vorgesehen, um damit eine gewünschte Art an Verformung am Transistor und insbesondere in dessen Kanalgebiet hervorzurufen. Beispielsweise sind die Transistorstrukturen typischerweise von einem dielektrischen Zwischenschichtmaterial umschlossen, das für die gewünschte mechanische und elektrische Integrität der einzelnen Transistorstrukturen sorgt und das eine Plattform für die Herstellung weiterer Verdrahtungsschichten bietet, die typischerweise für das Vorsehen der elektrischen Verbindungen zwischen den einzelnen Schaltungselementen erforderlich sind. D. h., es werden mehrere Verdrahtungsebenen oder Metallisierungsschichten typischerweise vorgesehen, die horizontale Metallleitungen und vertikale Kontaktdurchführungen mit geeigneten leitenden Materialien aufweisen, um die elektrischen Verbindungen einzurichten. Folglich muss eine geeignete Kontaktstruktur vorgesehen werden, die die eigentlichen Schaltungselemente, etwa Transistoren, Kondensatoren und dergleichen oder entsprechende Bereiche davon mit der ersten Metallisierungsschicht verbindet. Zu diesem Zweck muss das dielektrische Zwischenschichtmaterial geeignet strukturiert werden, so dass entsprechende Öffnungen entstehen, die eine Verbindung zu den gewünschten Kontaktbereichen der Schaltungselemente herstellen, was typischerweise unter Anwendung eines Ätzstoppmaterials in Verbindung mit dem eigentlichen dielektrischen Zwischenschichtmaterial erfolgt.
  • Beispielsweise ist Siliziumdioxid ein gut etabliertes dielektrisches Zwischenschichtmaterial in Verbindung mit Siliziumnitrid, das als ein effizientes Ätzstoppmaterial während der Her stellung der Kontaktöffnungen dient. Folglich wird das Ätzstoppmaterial, d. h. das Siliziumnitridmaterial, in unmittelbarer Nähe der grundlegenden Transistorstruktur angeordnet und kann somit effizient zum Erzeugen von Verformung in den Transistoren verwendet werden, insbesondere da Siliziumnitrid auf der Grundlage gut etablierter plasmaunterstützter CVD-(chemische Dampfabscheide-)Techniken mit hoher innerer Verspannung aufgebracht werden kann. Beispielsweise wird Siliziumnitrid mit einer hohen inneren kompressiven Verspannung von bis zu 2 GPa oder höher abgeschieden, indem geeignete Abscheideparameter gewählt werden. Andererseits kann auch eine moderat hohe interne Zugverspannung von 1 GPa oder höher durch geeignetes Einstellen der Prozessparameter erreicht werden, beispielsweise insbesondere Grad an Ionenbeschuss während des Abscheidens des Siliziumnitridmaterials ist dazu geeignet. Folglich hängt die Größe der in dem Kanalgebiet eines Transistorelements erzeugten Verformung von dem inneren Verspannungspegel des dielektrischen Ätzstoppmaterials und der Dicke des verspannten dielektrischen Materials in Verbindung mit dem effektiven Abstand des stark verspannten dielektrischen Materials in Bezug auf das Kanalgebiet ab.
  • Daher ist es im Hinblick auf eine Steigerung des Leistungsverhaltens der Transistoren wünschenswert, den inneren Verspannungspegel zu erhöhen und auch die Mengen an stark verspanntem dielektrischen Material in der Nähe des Transistorelements zu vergrößern, wobei auch das verspannte dielektrische Material möglichst nahe an dem Kanalgebiet angeordnet werden soll. Es stellt sich jedoch heraus, dass die inneren Verspannungspegel des Siliziumnitridmaterials durch die gesamten Abscheideeigenschaften aktuell verfügbarer plasmaunterstützter CVD-Techniken beschränkt sind, während auch die effektive Schichtdicke im Wesentlichen durch die grundlegende Transistortopographie und den Abstand zwischen benachbarten Schaltungselementen wesentlich bestimmt ist. Obwohl folglich große Vorteile erreicht werden, hängt dennoch die Effizienz des Verspannungsübertragungsmechanismus signifikant von Prozess- und Bauteileigenheiten ab und kann zu einer geringeren Leistungssteigerung für gut etablierte standardmäßige Transistorstrukturen mit Gatelängen von 50 nm und weniger führen, da die vorgegebene Bauteiltopographie und die Spaltfülleigenschaften der entsprechenden Abscheideprozesse für den kleinen Abstand zwischen benachbarten Gateelektrodenstrukturen in dicht gepackten Bauteilgebieten in Verbindung mit einem moderat großen Abstand des stark verspannten Materials zu dem Kanalgebiet auf Grund der aufwendigen Abstandshalterstrukturen somit die schließlich erreichte Verformung in dem Kanalgebiet reduzieren.
  • In weiteren Vorgehensweisen wird eine Leistungssteigerung der Transistoren, etwa von p-Kanaltransistoren, erreicht, indem eine verformungsinduzierende Halbleiterlegierung zumindest in Teilen der Drain- und Sourcebereiche vorgesehen wird, wodurch eine gewünschte Art an Verformung in dem benachbarten Kanalgebiet hervorgerufen wird. Zu diesem Zweck wird häufig eine Silizium/Germaniummischung oder Legierung verwendet, die epitaktisch auf einem Siliziumschablonenmaterial aufgewachsen wird, wodurch ein verformter Zustand des Silizium/Germaniumlegierungsmaterials hervorgerufen wird, das dann eine gewisse Verspannung auf das benachbarte Kanalgebiet ausübt, wodurch die gewünschte Art an Verformung darin erzeugt wird. Die Größe der Verformung in dem Kanalgebiet kann auf der Grundlage der Größe der entsprechenden Aussparungen eingestellt werden, in denen die Silizium/Germanium-Legierung aufgewachsen wird und auch durch die Größe der Germaniumkonzentration in der Halbleiterlegierung. Typischerweise wird der laterale Abstand zu dem Kanalgebiet auf der Grundlage einer entsprechenden Abstandshalterstruktur, die an Seitenwänden der Gateelektrode ausgebildet ist, eingestellt, die als eine Ätzmaske und Wachstumsmaske während des Ätzens der Aussparungen und beim epitaktischen Aufwachsen des Silizium/Germanium-Materials dient. Die entsprechende Abstandshalterstruktur wird zusammen mit einer entsprechenden Maskenschicht, die andere Transistoren abdeckt, entfernt und anschließend wird die weitere Bearbeitung fortgesetzt, indem die Drain- und Sourcegebiete durch Ionenimplantation und Ausheiztechniken hergestellt werden. In vielen Vorgehensweisen werden die zuvor beschriebenen verformungsinduzierenden Mechanismen kombiniert, d. h. es wird eine verformungsinduzierende Halbleiterlegierung zusammen mit einem verspannten dielektrischen Material in der Kontaktebene vorgesehen, wodurch anspruchsvolle Maskierungsschemata und Abstandshalterstrukturen zum Definieren der entsprechenden lateralen Abstände der verformungsinduzierenden Halbleiterlegierung, der tiefen Drain- und Sourcegebiete, von Metallsilizidgebieten, die darin gebildet sind, und dergleichen erforderlich werden, wobei dies in Kombination einen deutlichen Einfluss auf das gesamte Transistorleistungsverhalten ausübt. Wenn ferner aufwendige Bauteilgeometrien betrachtet werden, in denen ein Abstand zwischen benachbarten Gateelektrodenstrukturen 100 nm oder weniger beträgt, kann sich die Effizienz einiger dieser verformungsinduzierenden Mechanismen auf Grund bauteilspezifischer Erfordernisse verringern, beispielsweise in Bezug auf das Füllverhalten der Abscheidetechniken, das Erfordernis für einen speziellen Abstand zu den Drain- und Sourcegebieten, und dergleichen. Folg lich ist in anspruchsvollen Anwendungen der Leistungszuwachs, der durch verformungsinduzierende Mechanismen erreicht wird, häufig weniger ausgeprägt als dies erwartet wird.
  • Angesicht der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Halbleiterbauelemente und Verfahren, die danach streben, das Leistungsverhalten von Transistoren zu verbessern, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest reduziert werden.
  • Überblick über die vorliegende Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelement und Verfahren zur Herstellung dieser Bauelemente, wobei das Transistorleistungsverhalten verbessert werden kann, indem eine weniger ausgeprägte Oberflächentopographie bereitgestellt wird, zumindest vor dem Abscheiden eines verformungsinduzierenden dielektrischen Materials über der Transistorbasisstruktur, indem die Breite einer entsprechenden Seitenwandabstandshalterstruktur verringert wird, wobei auch die Möglichkeit besteht, eine Deckschicht auf Gateelektrodenstrukturen beizubehalten, die als eine effiziente Implantationsmaske zur Verringerung des Eindringens von Ionen in empfindliche Bauteilbereiche, etwa das Gatedielektrikum, Kanalgebiete und dergleichen verwendet werden kann, wobei auch für einen besseren Schutz während des Prozesses zur Verringerung der Größe der Seitenwandabstandshalterstruktur erreicht wird. In einigen anschaulichen hierin offenbarten Aspekten wird das Entfernen der Deckschicht und das Verringern der Größe der Seitenwandabstandshalterstruktur in einem einzelnen nasschemischen Ätzschritt bewerkstelligt, wodurch eine sehr effiziente Fertigungssequenz mit einem hohen Maß an Steuerbarkeit im Hinblick auf das Einstellen der endgültigen Abstandshalterbreite bereitgestellt wird. In einigen Aspekten werden die Metallsilizidgebiete auf der Grundlage der reduzierten Abstandshalterbreite hergestellt, wodurch ein Abstand der Metallsilizidgebiete zu dem Kanalgebiet verringert wird, das wiederum zu einem geringeren Reihenwiderstand des Transistorelements beiträgt, so dass damit ein besseres Transistorleistungsverhalten erreicht wird.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Abstandshalterstruktur an Seitenwänden von Gateelektrodenstrukturen mehrerer Transistoren, die über einem Substrat gebildet sind, wobei die Gateelektrodenstrukturen ein Gateelektrodenmaterial und eine auf dem Gateelektrodenmaterial ausgebildete Deckschicht aufweisen. Das Verfahren umfasst ferner das Bilden von Drain- und Sourcegebieten unter Anwendung der Gateelektrodenstrukturen und der Seitenwandabstandshalterstrukturen als Implantationsmaske. Ferner wird ein Ätzprozess ausgeführt, um die Deckschichten zu entfernen und um die Größe der Seitenwandabstandshalterstrukturen zu verringern. Schließlich umfasst das Verfahren das Bilden einer oder mehrerer verformungsinduzierender Schichten über den mehreren Transistoren.
  • Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Gateelektrodenstruktur eines Transistors über einem Halbleitergebiet, wobei die Gateelektrodenstruktur ein Gateelektrodenmaterial und eine Deckschicht aufweist. Ferner wird eine Seitenwandabstandshalterstruktur an Seitenwänden der Gateelektrodenstruktur hergestellt. Des weiteren umfasst das Verfahren das Bilden von Drain- und Sourcegebieten unter Anwendung der Gateelektrodenstruktur mit der Deckschicht und der Seitenwandabstandshalterstruktur als Implantationsmaske. Ferner werden die Deckschicht und ein Teil der Seitenwandabstandshalterstruktur in einem einstufigen chemischen Ätzprozess entfernt und ein verformungsinduzierendes dielektrisches Material wird über dem Transistor gebildet.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine Gateelektrodenstruktur eines Transistors, die über einem Halbleitergebiet gebildet ist, wobei die Gateelektrodenstruktur eine Seitenwandabstandshalterstruktur mit einer spezifizierten Breite aufweist. Das Halbleiterbauelement umfasst ferner Drain- und Sourcegebiete, die in dem Halbleitergebiet ausgebildet sind und flache Erweiterungsgebiete und tiefere Drain- und Sourcebereiche aufweisen, wobei die Erweiterungsgebiete ein Kanalgebiet des Transistors definieren und wobei die tieferen Drain- und Sourcebereiche einen ersten lateralen Abstand zu dem Kanalgebiet besitzen. Das Halbleiterbauelement umfasst ferner eine verformungsinduzierende Halbleiterlegierung, die zumindest in einem Teil der Drain- und Sourcegebiete ausgebildet ist, wobei die verformungsinduzierende Halbleiterlegierung eine Verformung in dem Kanalgebiet hervorruft. Des weiteren umfasst das Halbleiterbauelement Metallsilizidgebiete, die in den Drain- und Sourcegebieten gebildet sind, wobei die Metallsilizidgebiete einen zweiten lateralen Abstand zu dem Kanalgebiet besitzen, der kleiner ist als der erste laterale Abstand.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Aspekte der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1d schematisch Querschnittsansichten eines Halbleiterbauelements zeigen, das mehrere Transistoren während diverser Fertigungsphasen bei der Herstellung verformungsinduzierender Halbleiterlegierungen in zumindest einigen der Transistoren aufweist, wobei eine Deckschicht auf entsprechenden Gateelektrodenstrukturen gemäß anschaulicher Ausführungsformen beibehalten wird;
  • 1e bis 1g schematisch Querschnittsansichten des Halbleiterbauelements in weiter fortgeschrittenen Fertigungsphasen zeigen, um Drain- und Sourcegebiete auf der Grundlage geeignet gestalteter Seitenwandabstandshalterstrukturen herzustellen, wobei die Deckschicht weiterhin auf den Gateelektrodenstrukturen gemäß noch weiterer anschaulicher Ausführungsformen angeordnet ist;
  • 1h schematisch das Halbleiterbauelement während eines gemeinsamen Ätzprozesses zum Entfernen der Deckschicht und zum Verringern der Größe der Seitenwandabstandshalterstruktur gemäß anschaulicher Ausführungsformen zeigt; und
  • 1i schematisch eine Querschnittsansicht des Halbleiterbauelements in einer weiter fortgeschrittenen Fertigungsphase zeigt, in der ein verformungsinduzierendes dielektrisches Material über den mehreren Transistoren gemäß noch weiterer anschaulicher Ausführungsformen gebildet wird.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den hierin offenbarten Gegenstand auf spezielle anschauliche offenbarte Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der dar, deren Schutzbereich durch die angefügten Patentansprüche definiert sind.
  • Im Allgemeinen stellt die vorliegende Offenbarung Halbleiterbauelemente und Prozesstechniken bereit, um die Oberflächentopographie vor dem Abscheiden von verformungsindizierenden dielektrischen Materialien über den grundlegenden Transistorstrukturen zu „entschärfen”, während gleichzeitig eine effiziente Deckschicht auf den Gateelektroden beibehalten wird, die als ein effizientes zusätzliches Implantationsblockiermaterial verwendet wird und die auch für eine bessere Integrität der Gateelektrodenstruktur während der Verringerung der Seitenwandabstandshalterstruktur sorgt. In einigen anschaulichen Ausführungsformen wird die Deckschicht in einer zuverlässigen Weise entfernt, während gleichzeitig die Größe der Abstandshalterstrukturen in einer steuerbaren Weise verringert wird, da die schließlich erreichte Größe und damit die Breite der Seitenwandabstandshalterstruktur auf der Grundlage der anfänglichen Dicke der Deckschicht und der Abtragsrate der entsprechenden Ätzchemie eingestellt werden kann. Beispielsweise wird in einer anschaulichen Ausführungsform der Ätzprozess als ein einstufiger nasschemischer Ätzprozess ausgeführt, der als ein Ätzprozess zu verstehen ist, ohne dass ein dazwischen liegender Prozessschritt erfolgt, so dass das Bauelement unterbrechungsfrei Einwirkung der nasschemischen Ätzchemie ausgesetzt ist. Zu diesem Zweck wird in einigen Ausführungsformen Wasserstofffluorethylenglykol (HFEG) verwendet. In anderen anschaulichen hierin offenbarten Aspekten wird zusätzlich zum Verbessern der Effizienz des verformungsinduzierenden Mechanismus durch Reduzieren der Größe der endgültigen Abstandshalterstruktur vor dem Abscheiden des stark verspannten dielektrischen Materials eine verformungsinduzierende Halbleiterlegierung, etwa Silizium/Germanium, Silizium/Kohlenstoff, Silizium/Germanium/Zinn, und dergleichen auf der Grundlage einer Technik mit „zu entfernenden” Abstandshalter, wobei die Deckschicht selbst nach dem Entfernen des zu entfernenden Abstandshalters, die als eine Ätzmaske und/oder Wachstumsmaske während des Abscheidens der verformungsinduzierende Halbleiterlegierung verwendet werden, beibehalten wird, indem ein geeignetes Ätzstoppmaterial auf der Deckschicht gebildet wird. Folglich kann selbst in anspruchsvollen Anwendungen eine effiziente Verringerung der Größe der endgültigen Abstandshalterstruktur erreicht werden, während die Deckschicht weiterhin die Gateelektrodenintegrität, beispielsweise im Hinblick auf aggressive Reinigungsprozesse und Ätzprozesse, bewahrt, wobei dennoch gut etablierte Techniken mit zu entfernenden Abstandshalterelementen während der Herstellung der verformungsinduzierenden Halbleiterlegierung eingesetzt werden können. Auf diese Weise können Transistorelemente, etwa n-Kanaltransistoren, bereitgestellt werden, in denen ein reduzierter Drain/Source- Kontaktwiderstand auf Grund von Metallsilizid erreicht wird, das näher an dem Kanalgebiet angeordnet werden kann. Ferner kann die Elektronenbeweglichkeit und damit der Durchlassstrom effektiver erhöht werden, da ein entsprechendes zugverspanntes dielektrisches Material mit kleinerem Abstand in Bezug auf das Kanalgebiet angeordnet werden kann, wobei auch das Metallsilizid für eine zusätzliche Zugverformung sorgen kann. Auf Grund der geringeren Breite der endgültigen Seitenwandabstandshalterstruktur werden verschärfte Abscheidebedingungen für das Abscheiden des stark verspannten dielektrischen Materials geschaffen, wodurch ebenfalls das Abscheiden einer größeren Menge des verspannten dielektrischen Materials möglich ist. Ähnliche Vorteile können auch für p-Kanaltransistoren erreicht werden, wobei in einem oder beiden Transistoren ebenfalls eine verformungsinduzierende Halbleiterlegierung vorgesehen werden kann, ohne dass im Wesentlichen zu einer größeren Prozesskomplexität im Vergleich zu konventionellen CMOS-Strategien beigetragen wird.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine siliziumenthaltende Halbleiterschicht 103 gebildet ist. Das Substrat 101 repräsentiert ein beliebiges geeignetes Trägermaterial, um darüber die Halbleiterschicht 103 zu bilden. In einer anschaulichen Ausführungsform (nicht gezeigt) umfasst die Halbleiterschicht 103 eine vergrabene isolierende Schicht, beispielsweise in Form von Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid und dergleichen, die zwischen dem Substrat 101 und der Halbleiterschicht 103 angeordnet ist, wodurch eine SOI-(Silizium-auf-Isolator-)Konfiguration geschaffen wird. In anderen Fällen repräsentiert die Halbleiterschicht 103 einen oberen Bereich eines im Wesentlichen kristallinen Materials des Substrats 101, was auch im Weiteren als Vollsubstratkonfiguration bezeichnet wird. Es sollte beachtet werden, dass die Halbleiterschicht 103 eine beliebige geeignete Zusammensetzung und Dicke aufweisen kann, wie dies für die Herstellung moderner Transistorelement 150a, 150b in und über der Halbleiterschicht 103 erforderlich ist. In der gezeigten Fertigungsphase weisen die mehreren Transistoren 150a, 150b eine Gateelektrodenstruktur 151a auf, die wiederum ein Gateelektrodenmaterial 151a, etwa Polysilizium, eine Gateisolationsschicht 151b, die das Gateelektrodenmaterial 151a von einem Kanalgebiet 152 trennt, und eine Deckschicht 151c aufweist, das in Form eines dielektrischen Materials und der gleichen so vorgesehen wird, dass eine bessere Integrität des Gateelektrodenmaterials 151 während der weiteren Bearbeitung erreicht wird. Wie zuvor erläutert ist, beträgt eine Gatelänge der Transistoren 150a, 150b, d. h. in 1a die horizontale Abmessung des Gateelektrodenmaterials 151a, ungefähr 50 nm und weniger in anspruchsvollen Anwendungen. Zumindest einige der Transistoren 150a, 150b sind in dicht gepackten Bauteilgebieten vorgesehen, in denen benachbarte Gateelektrodenstrukturen 151 einen lateralen Abstand von einigen 100 nm und deutlich weniger besitzen, wobei der laterale Abstand als der Abstand zu verstehen ist, der zwischen den Gateelektrodenmaterialien 151a als 151d angegeben ist. Es sollte beachtet werden, dass in der gezeigten Ausführungsform die Transistoren 150a n-Kanaltransistoren und die Transistoren 150b p-Kanaltransistoren repräsentieren, wobei jedoch zu beachten ist, dass auch eine andere Konfiguration angewendet werden kann. Beispielsweise könne n-Kanaltransistoren und p-Kanaltransistoren in unmittelbarer Nähe angeordnet sein, wobei eine dazwischen liegende Isolationsstruktur vorgesehen sein kann oder auch nicht, wobei dies von den gesamten Bauteilerfordernissen abhängt.
  • Des weiteren umfasst in der gezeigten Fertigungsphase das Halbleiterbauelement eine Ätzstoppschicht 153, die aus einem beliebigen geeigneten Material aufgebaut ist, etwa Siliziumdioxid, Siliziumoxinitrid und dergleichen, um damit die gewünschten Ätzstoppeigenschaften während der weiteren Bearbeitung bereitzustellen, wie dies auch nachfolgend beschrieben ist. Ferner ist eine erste Maskenschicht 104, etwa in Form einer Siliziumdioxidschicht, und eine zweite Maskenschicht 105, etwa aus Siliziumnitrid aufgebaut, über den Transistoren 150a, 150b vorgesehen. Die Maskenschichten 104, 105 werden so vorgesehen, dass die Herstellung zu entfernender Abstandshalterelemente auf zumindest einigen der Transistoren 150a, 150b, etwa den Transistoren 150b, möglich ist.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Herstellung geeigneter Isolationsstrukturen (nicht gezeigt), beispielsweise in Form flacher Grabenisolationen, was auf Grundlage gut etablierter Prozesstechniken erreicht werden kann, werden ein dielektrisches Material für die Gateisolationsschicht 151b und das Gateelektrodenmaterial 151a möglicherweise in Verbindung mit Material der Deckschicht 151c auf der Grundlage von Oxidation und/oder Abscheidung und/oder Oberflächenbehandlungstechniken gemäß gut etablierter Verfahren hergestellt. Danach wird ein aufwendiger Strukturierungsprozess ausgeführt, wozu anspruchsvolle Lithographie- und Ätztechniken gehören, um die Gatelektrodenstruktur 151 zu erhalten. Während der entsprechenden Strukturierungsprozesse wird auch das Deckmaterial strukturiert, um damit die Deckschicht 151c zu erhalten. In einigen anschaulichen Ausführungsformen wird auch Material der Ätzstoppschicht 153 abgeschieden oder mittels Oberflächenbehandlung hergestellt, etwa durch Oxidieren eines Siliziumnitridmaterials in einer sauerstoffenthaltenden Plasmaumgebung, und dergleichen. Somit kann ein moderat dichtes Material für die Ätzstoppschicht 153 hergestellt werden, das ein hohes Maß an Ätzselektivität in Bezug zu der Deckschicht 151c aufweist. Daran anschließend werden die Maskenschichten 104 und 105 beispielsweise durch thermisch aktivierte CVD-(chemische Dampfabscheide-)Rezepte, plasmaunterstützte CVD und dergleichen abgeschieden. Während es Abscheidens der Schichten 104, 105 wird deren kombinierte Dicke in geeignete Weise so eingestellt, dass ein gewünschter lateraler Abstand etwa für die Transistoren 150b in einer späteren Fertigungsphase erreicht wird, wenn zugehörige Aussparungen in der Halbleiterschicht 103 gebildet werden.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Maske 106 so vorgesehen ist, dass Bauteilgebiete abgedeckt werden, in denen entsprechende zu entfernende Abstandshalterelemente nicht erforderlich sind. In der gezeigten Ausführungsform werden die Transistoren 150a durch die Maske 106 abgedeckt, während die Transistoren 150b frei liegen. Die Maske 106 kann aus einem beliebigen geeigneten Material, etwa Lackmaterial, Lackmaterial in Verbindung mit konventionellen dielektrischen Materialien, die als Hartmaskenmaterialien verwendet werden, und dergleichen ausgebildet sein. Zu diesem Zweck wird das Maskenmaterial etwa durch Aufschleudern, Abscheiden und dergleichen aufgebracht und wird auf der Grundlage gut etablierter Photolithographietechniken strukturiert. Wenn beispielsweise Lackmaterial bereitgestellt wird, wird der belichtete Bereich oder der nicht belichtete Bereich, abhängig von der Art des verwendeten Lackmaterials, entfernt, um damit die Transistoren 150b freizulegen. In anderen Fällen wird eine entsprechende Lackmaske verwendet, um bei Bedarf ein Hartmaskenmaterial zu strukturieren.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der „zu entfernende” Abstandshalterstrukturen 105a an Seitenwänden der Transistoren 150b gebildet sind, während die Transistoren 105a weiterhin von der Maske 106 bedeckt sind. Die Abstandshalterstruktur 105a kann auf der Grundlage gut etablierter anisotroper Ätztechniken hergestellt werden, in denen die Maskenschicht 105 selektiv in Bezug auf die Maskenschicht 104 geätzt wird, die dann selektiv in Bezug auf die Halbleiterschicht 103 geätzt wird. Zu diesem Zweck sind gut etablierte Prozessrezepte verfügbar und können in dieser Fertigungsphase eingesetzt werden. In anderen anschaulichen Ausführungsformen ist eine ausgeprägte Ätzselektivität hinsichtlich der Schichten 104 und 105 nicht erforderlich, solange der entsprechende Ätzprozess zuverlässig auf der Halbleiterschicht 103 angehalten werden kann. Während des entsprechenden Ätzprozesses kann die zusätzliche Ätzstoppschicht 153 die Unversehrtheit der Deckschicht 151c bewahren, da die Ätzstoppschicht 153 für eine zusätzliche Dicke während des Ätzprozesses sorgt, so dass freigelegte Bereiche der Maskenschicht 104 zuverlässig entfernt werden können, wobei dennoch zumindest ein Teil der Ätzstoppschicht 153 auf der Deckschicht 151c beibehalten wird. Wie zuvor erläutert ist, wird in einigen anschaulichen Ausführungsformen die Ätzstoppschicht 153 durch geeignete Abscheide- und/oder Oberflächenbehandlungsprozeduren hergestellt, um damit eine moderat hohe Materialdichte und somit eine geringere Ätzrate im Vergleich zur Maskenschicht 104 zu erhalten, selbst wenn diese aus einem ähnlichen Material, etwa einem siliziumdioxidbasierten Material, aufgebaut ist. Danach wird ein weiterer Ätzprozess ausgeführt, um entsprechende Aussparungen 107, wie sie durch die gestrichelten Linien angegeben sind, zu erzeugen, wobei die Abstandshalterstruktur 105a als eine Ätzmaske dient, während die Maske 106 weiterhin die Transistoren 150a abdeckt oder vor dem entsprechenden Ätzprozess für die Aussparungen entfernt wird, wobei dies von der gesamten Prozessstrategie abhängt. Geeignete Ätzrezepte zur Herstellung der Aussparungen 107 in der Halbleiterschicht 103 sind gut etabliert, beispielsweise für siliziumbasierte Halbleitermaterialien in Anwesenheit von Siliziumdioxid, Siliziumnitrid und dergleichen. Somit können entsprechende Ätzrezepte auch in diesem Falle eingesetzt werden, wodurch für ein hohes Maß an Kompatibilität mit konventionellen Prozessstrategien gesorgt ist.
  • 1d zeigt schematisch das Halbleiterbauelement 100 mit einer Halbleiterlegierung 108, die zumindest in den Aussparungen 107 gebildet ist. Dazu werden gut etablierte selektive epitaktische Aufwachstechniken angewendet, in denen die Prozessparameter typischerweise so eingestellt sind, dass eine merkliche Materialabscheidung auf kristalline Siliziumbereiche beschränkt ist, während eine Materialabscheidung auf dielektrischen Oberflächenbereichen, etwa der Abstandshalterstruktur 105a und der Maskenschicht 105 oder der Maske 106, wenn diese in Form eines Hartmaskenmaterials noch vorhanden ist, vernachlässigbar ist. Beispielsweise wird in einigen anschaulichen Ausführungsformen die Halbleiterlegierung 108 in Form einer Silizium/Germanium-Legierung bereitgestellt, die daher auf dem verbleibenden siliziumbasierten Material der Schicht 103 in einem kompressiv verspannten Zustand aufwächst, wodurch ebenfalls eine entsprechende kompressive Verspannung auf die benachbarten Kanalgebiete 152 der Transistoren 150b ausgeübt wird. In anderen anschaulichen Ausführungsformen wird die verformungsindizierende Halbleiterlegierung 108 in Form eines Silizium/Kohlenstoffmaterials bereitgestellt, wodurch eine Zugverformung in den benachbarten Kanalgebieten 152 hervorgerufen wird, was vorteilhaft ist, wenn die Transistoren 150b n-Kanaltransistoren repräsentieren. Auch andere Materialzusammensetzungen, etwa Silizium/Zinn, Silizium/Germanium/Zinn und dergleichen können während des selektiven epitaktischen Wachstumsprozesses unter Anwendung geeigneter Vorstufenmaterialien gebildet werden.
  • 1e zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, werden die Maskenschicht 105 und ein Teil der Abstandshalterstruktur 105a, der aus Material der Maskenschicht 105 aufgebaut ist, entfernt. Zu diesem Zweck wird ein beliebiges geeignetes Ätzrezept eingesetzt, etwa ein nasschemischer Ätzprozess auf der Grundlage von Phosphorsäure, wenn die Maskenschicht 105 in Form eines Siliziumnitridmaterials vorgesehen ist. In einigen anschaulichen Ausführungsformen wird während des entsprechenden Ätzprozesses auch die Maske 106 entfernt, wenn diese aus einem geeigneten Material aufgebaut ist, etwa Siliziumnitrid, wenn die Maske 106 auch während des selektiven epitaktischen Wachstumsprozesses zur Herstellung der verformungsinduzierende Halbleiterlegierung 108 beibehalten wurde. Daher können gut etablierte Ätztechniken zum Entfernen zumindest eines Teils der Maskenmaterialien, etwa der Schicht 105 und möglicherweise der Maske 106 angewendet werden, während die Maskenschicht 104 in Verbindung mit der Ätzstoppschicht 153 durch die Integrität der Deckschicht 151 in den Transistoren 150b bewahrt, selbst wenn die Deckschichten 151c, ebenfalls aus dem gleichen oder einem ähnlichen Material wie die Maskenschicht 105 aufgebaut sind. Beispielsweise wird häufig Siliziumnitrid als Material für die Maskenschicht 151c verwendet, wodurch ein hohes Maß an Kompatibilität mit konventionellen Prozesssequenzen der Herstellung geeigneter Deckmaterialien auf Gateelektroden auf Polysiliziumbasis geschaffen wird. Danach wird ein weiterer Ätzprozess ausgeführt, beispielsweise auf der Grundlage von Flusssäure (HF), um die Maskenschicht 104 selektiv in Bezug auf das Gateelektrodenmaterial 151a und die Halbleitermaterialien 108 und 103 zu entfernen. Der entsprechende Ätzprozess ist ebenfalls sehr selektiv in Bezug auf die Deckschichten 151c.
  • 1f zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz. Somit umfassen die Transistoren 150a, 150b die Gateelektrodenstrukturen 151 in einem „freigelegten” Zustand, wobei dennoch die Deckschichten 151c auf den Gateelektrodenmaterialien 151a angeordnet sind. Während der weiteren Bearbeitung des Halbleiterbauelements 100, d. h. dem Einbauen geeigneter Dotierstoffsorten zum Einrichten des gewünschten Dotierstoffprofils in dem Halbleitermaterial 103 und der Halbleiterlegierung 108 durch Ionenimplantation, kann folglich die Deckschicht 151c für eine zusätzliche Diffusionsblockierwirkung insbesondere für p-Kanaltransistoren sorgen, in denen typischerweise Bor als Implantationssorte verwendet wird, die leicht in die Gateisolationsschicht 151b und schließlich in das Kanalgebiet 152 eindringen kann. Durch das Beibehalten der Deckschicht 151c werden somit größere Prozesstoleranzen im Hinblick auf die nachfolgenden Implantationszyklen geschaffen, was zu einem besseren Transistorleistungsverhalten führen kann, da erhöhte Implantationsenergien und/oder Dosiswerte während der nachfolgenden Implantationssequenzen verwendet werden können, oder bei vorgegebener Implantationsparametem für ein gut etabliertes Prozessrezept kann der Grad an Borkontamination der Gateisolationsschicht 151b und des Kanalgebiets 152 verringert werden.
  • 1g zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Seitenwandabstandshalterstrukturen 155 an den Gateelektrodenstrukturen 151 ausgebildet, wie dies zum Definieren eines geeigneten Dotierstoffprofils für Drain- und Sourcegebiete 154 erforderlich ist. Beispielsweise umfassen in der gezeigten Ausführungsform die Seitenwandabstandshalterstrukturen 155 ein einzelnes Abstandshalterelement 155a in Verbindung mit einer Ätzstoppschicht 155b, während in anderen Fällen (nicht gezeigt) zwei oder mehr individuelle Abstandshalterelemente, etwa die Abstandshalter 155a in Verbindung mit geeigneten Beschichtungsmaterialien vorgesehen werden, wobei dies von der Komplexität des Dotierstoffprofils der Drain- und Sourcegebiete 154 abhängt. Somit können in der gezeigten Ausführungsform die Drain- und Sourcegebiete 154 flache Erweiterungsgebiete 154e aufweisen, die auf der Grundlage eines Implantationsprozesses unter Anwendung der Gateelektrodenstruktur 151 einschließlich der Deckschicht 151c (siehe 1f) als Implantationsmaske möglicherweise in Verbindung mit einem Versatzabstandshalterelement gestellt werden. Danach werden die Abstandshalterstrukturen 155 hergestellt, beispielsweise durch Abscheiden des Beschichtungsmaterials 155b und eines Abstandshaltermaterials, was nachfolgend durch gut etablierte anisotrope Ätztechniken strukturiert wird, um die Abstandshalterelement 155a zu erzeugen. Unter An wendung der Seitenwandabstandshalterstruktur 155 und der Deckschicht 151c als Implantationsmaske werden tiefere Drain- und Sourcebereiche 154d erzeugt, wobei die Deckschicht 151c ein Eindringen in die Gateisolationsschicht 151b und/oder das Kanalgebiet 152 reduziert oder im Wesentlichen vollständig vermeidet, insbesondere für p-Kanaltransistoren, etwa die Transistoren 150b. Es sollte beachtet werden, dass geeignete Maskierungsschemata eingesetzt werden können, um selektiv die Dotierstoffsorte zu implantieren, wie sie für die Transistoren 150a bzw. 150b erforderlich ist. Des weiteren können entsprechende Implantationssequenzen ebenfalls zugehörige Voramorphisierungsimplantationen, Prozesse zum Einbau von Implantationsgebieten mit einer erhöhten Gegendotierung im Hinblick auf die Drain- und Sourcegebiete 154, die auch als Halo-Implantation bezeichnet werden, und dergleichen beinhalten. Danach werden geeignete Ausheizprozesse ausgeführt, um die Dotierstoffsorten zu aktivieren und um durch Implantation hervorgerufene Schäden zu rekristallisieren.
  • 1h zeigt schematisch das Halbleiterbauelement 100 während eines Materialabtragungsprozesses 109, der gestaltet ist, die Deckschicht 151c zu entfernen und auch die Breite der Seitenwandabstandshalterstruktur 155 zu verringern. Wie zuvor erläutert ist, wird für einen lateralen Abstand 151d (siehe 1a) für die Gatelektrodenstrukturen 151 die Seitenwandabstandshalterstruktur 155 für einer komplexeren Oberflächentopographie, wodurch Anforderungen für einen entsprechenden Abscheideprozess zur Herstellung eines stark verspannten dielektrischen Materials in einer späteren Fertigungsphase erhöht werden. Ferner kann die anfängliche Breite der Seitenwandabstandshalterstruktur 155 in einigen anschaulichen Ausführungsformen als ungeeignet erachtet werden, um einen lateralen Abstand von Metallsilizidgebieten definieren, die in den Drain- und Sourcegebieten 154 herzustellen sind. Somit wird auch in diesem Falle eine Verringerung der Breite der Abstandshalterstruktur 155 zu einem insgesamt besseren Leistungsverhalten der Transistoren 150a, 150b führen. Ferner kann auch die Deckschicht 151c von dem Gateelektrodenmaterial 151a entfernt werden, was in einer anschaulichen Ausführungsform durch Ausführen eines einstufigen nasschemischen Ätzprozesses bewerkstelligt wird, der als ein Ätzprozess zu verstehen ist, der auf der Grundlage einer nasschemischen Ätzchemie ohne Unterbrechung der Einwirkung der reaktiven Ätzumgebung des Prozesses 109 auf das Bauelement 100 ausgeführt wird. In diesem Falle wird der Grad an Materialabtrag der Abstandshalterstruktur 155, wie dies durch 155c angegeben ist, auf der Grundlage der effektiven Abtragsrate gesteuert, die durch die nasschemische Ätzchemie des Prozesses 109 erreicht wird.
  • Da die Deckschicht 151c während des Prozesses 109 vollständig entfernt werden kann, kann eine Dicke der Deckschicht 151c so gewählt werden, dass ein gewünschtes Maß an Materialabtrag 155c für die Abstandshalterstruktur 155 erreicht wird, ohne dass eine Oberfläche 151s des Gateelektrodenmaterials 151a unerwünschter Weise der Umgebung des Prozesses 109 ausgesetzt wird. Somit wird eine Anfangsdicke der Deckschicht 151c als kleiner gewählt werden als eine Anfangsdicke der Seitenwandabstandshalterstruktur 155 und damit eine Anfangsdicke einer entsprechenden Abstandshalterschicht, die zur Herstellung des Seitenwandabstandshalterelements 155a verwendet wird (siehe 1g). In diesem Falle können sehr aggressive und damit sehr effiziente Reinigungsmittel während des Prozesses 109 eingesetzt werden, wobei folglich für ein hohes Maß an Integrität der Oberfläche 151s des Hauptteils des entsprechenden Materialabtragungsprozesses gesorgt wird, wobei dennoch auch Material der Abstandshalterstruktur 155 in einer gut steuerbaren und effizienten Weise abgetragen wird. Beim Freilegen der Oberfläche 151s wird der Prozess 109 unterbrochen, wodurch die Einwirkung auf die Oberfläche 151s durch die aggressive Umgebung 109 lediglich eine sehr kurze Zeitdauer beschränkt wird, so dass folglich die polykristalline Oberfläche 151s mit einem moderat hohen Maß an Kristallqualität beibehalten wird, wodurch ebenfalls verbesserte Bedingungen während des nachfolgenden Metallsilizidprozesses geschaffen werden. In einer anschaulichen Ausführungsform wird die nasschemische Ätzumgebung auf der Grundlage von Wasserstofffluorethylenglykol (HFEG) eingerichtet, das eine Ätzrate für Siliziumnitrid und Siliziumdioxid von ungefähr 1 zu 1,3 besitzt, so dass die Deckschicht 151c zuverlässig entfernt werden kann, während gleichzeitig die Breite der Abstandshalterstruktur 155 mit der Ätzstoppbeschichtung 155b verringert wird.
  • Danach wird die weitere Bearbeitung fortgesetzt, indem Metallsilizidgebiete in dem freigelegten Gateelektrodenmaterial 151a und freigelegten Bereichen der Drain- und Sourcegebiete 154 gebildet werden. Auf Grund der geringeren Breite der Seitenwandabstandshalterstruktur 155, die durch 155c angegeben ist, kann das entsprechende Metallsilizid näher an den Kanalgebieten 152 angeordnet werden, wodurch der gesamte Reihenwiderstand des Leitungsweges in den Transistoren 150a, 150b verringert wird. Folglich kann das Leistungsverhalten der Transistoren 150a, 150b unabhängig von deren Leitfähigkeitsart verbessert werden.
  • 1i zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt sind Metallsilizidgebiete 156 in den Drain- und Sourcegebie ten 154 und in der Gateelektrodenstruktur 151 ausgebildet, die dann ausgebildet auch eine reduzierte Seitenwandabstandshalterstruktur 155r aufweisen, die durch den zuvor ausgeführten Materialabtragungsprozess 109 (siehe 1h) geschaffen wird. Es sollte beachtet werden, dass auf Grund der Tatsache, dass die Metallsilizidgebiete 156 auf der Grundlage der Abstandshalterstruktur 155l gebildet werden, während die tiefen Drain- und Sourcebereiche 154d auf der Grundlage der Seitenwandabstandshalterstrukturen 155 (siehe 1g) erzeugt werden, ein lateraler Abstand 156l der Metallsilizidgebiete 156 in Bezug auf die Gateelektrode 151 kleiner ist als ein lateraler Abstand 154l der tieferen Drain- und Sourcebereiche 154d. Auf Grund des geringeren lateralen Abstands 156l wird somit der Kontaktwiderstand der Transistoren 150a, 150b im Vergleich zu einer Transistorkonfiguration verringert, in der die Metallsilizidgebiete auf der Grundlage der Anfangsbreite der Seitenwandabstandshalterstruktur 155 gebildet würden (siehe 1g). Des weiteren sind in der gezeigten Fertigungsphase ein oder mehrere verformungsinduzierende dielektrische Materialien über zuminderst einigen der Transistoren 150a, 150b gebildet. In der gezeigten Ausführungsform ist eine verformungsinduzierende Schicht 110a gegenüber den Transistoren 150a ausgebildet, wobei ein interner Verspannungspegel des Materials 110a eine entsprechende Art an Verformung in dem Kanalgebieten 152 hervorruft, so dass darin die Ladungsträgerbeweglichkeit erhöht wird. Beispielsweise wird die Schicht 110a in Form eines zugverspannten dielektrischen Materials vorgesehen, das zum Verbessern der Leistungsfähigkeit von n-Kanaltransistoren geeignet ist. Des weiteren besitzen die Transistoren 150b darauf ausgebildet ein dielektrisches Material 110b mit einem hohen inneren Verspannungspegel, wo die gleiche Art an Verformung wie die verformungsinduzierende Halbleiterlegierung 108 zu erzeugen. Beispielsweise wird das Material 110b mit einem hohen kompressiven Verspannungspegel vorgesehen, wenn die Halbleiterlegierung 108 ebenfalls eine kompressive Verformung in dem benachbarten Kanalgebiet hervorruft. Wie zuvor erläutert ist, sind auf Grund der geringeren Breite der Abstandshalterstruktur 155r die Anforderungen im Hinblick auf die Spaltfülleigenschaften von Abscheideprozessen, die zur Herstellung der Materialien 110a, 110b verwendet werden, weniger ausgeprägt und somit kann eine größere Menge an Material, d. h. eine größere Schichtdicke, angewendet werden und/oder bei einer vorgegebenen Schichtdicke kann eine größere Flexibilität bei Bereitstellung des einen oder der mehreren verspannten dielektrischen Materialien 110a, 110b erreicht werden.
  • Das eine oder die mehreren verspannten dielektrischen Materialien 110a, 110b können gemäß gut etablierter Prozesstechniken hergestellt werden, wobei jedoch angepasste Pro zessparameter angewendet werden, beispielsweise in Bezug auf das Vorsehen einer größeren Schichtdicke und/oder eines höheren inneren Verspannungspegels, da weniger einschränkende Bedingungen während des entsprechenden Abscheideprozesses zu berücksichtigen sind, was die Auswahl von Prozessparametern ermöglicht, die einen höheren inneren Verspannungspegel bewirken. Beispielsweise wird ein zugverspanntes oder kompressiv verspanntes dielektrisches Material etwa durch plasmaunterstützte CVD-Techniken und dergleichen abgeschieden, woran sich das Entfernen eines unerwünschten Teils davon anschließt, was durch Lithographie- und Ätztechniken bewerkstelligt werden kann. Danach wird das dielektrische Material mit der anderen Art an innerer Verspannung abgeschieden und ein entsprechender unerwünschter Bereich davon wird entfernt, wodurch die in 1i gezeigte Konfiguration erreicht wird. Es sollte beachtet werden, dass die zuvor beschriebene Prozesssequenz auch das Abscheiden oder Herstellen einer geeigneten Ätzstoppschicht oder Ätzsteuermaterialien beinhalten kann, wie dies für eine effiziente Strukturierung der entsprechenden dielektrischen Schichten erforderlich ist. In anderen Fällen wird lediglich eine einzelne Art an verspanntem dielektrischen Material vorgesehen, möglicherweise mit einer entsprechenden Verspannungsrelaxation über speziellen Bauteilbereichen. Wenn etwa der verformungsinduzierende Mechanismus der Halbleiterlegierung 108 als geeignet erachtet wird, ohne dass ein zusätzlich darüber liegendes verspanntes dielektrisches Material erforderlich ist, wird das dielektrische Material mit einer inneren Verspannung vorgesehen, die eine Leistungssteigerung der Transistoren 150a hervorruft, wobei eine noch größere Menge an zugverspannten Material abgeschieden werden kann, da entsprechende Beschränkungen im Hinblick auf die weitere Strukturierung dieses Materials und das Abscheiden eines nachfolgenden Materials in Verbindung mit dessen Strukturierung nicht zu berücksichtigen sind. Bei Bedarf kann eine Verspannungsrelaxationsimplantion ausgeführt werden, um den Verspannungspegel über den Transistoren 150b zu verringern. Es sollte jedoch beachtet werden, dass auch andere Prozessstrategien eingesetzt werden können, um ein stark verspanntes dielektrisches Material über zumindest einigen der Transistoren 150a, 150b zu bilden, wobei die bessere Oberflächentopographie, die durch die reduzierte Abstandshalterstruktur 155r geschaffen wird, für einen geringeren lateralen Abstand des verspannten Materials zu den Kanalgebieten 152 und für allgemein bessere Abscheidebedingungen beim Abscheiden des stark verspannten dielektrischen Materials sorgt.
  • Es gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente und Fertigungstechniken bereit, in denen Metallsilizid in unmittelbarer Nähe zu dem Kanalgebiet vorgesehen werden kann, wobei auch der Verspannungsübertragungsmechanismus eines dielektrischem Materials verbessert wird, indem Material einer Seitenwandabstandshalterstruktur vor dem Herstellen der Metallsilizidgebiete entfernt wird. Des weiteren wird eine Deckschicht auf den Gateelektrodenstrukturen während entsprechender Implantationsequenzen zum Definieren des Dotierstoffprofils für die Drain- und Sourcegebiete beibehalten, wodurch ebenfalls zu einem besseren Bauteilleistungsverhalten und zur besseren Zuverlässigkeit auf Grund der höheren Ionenblockierwirkung der Gateelektrodenstruktur in Verbindung mit dem Deckmaterial beigetragen wird. Das Deckmaterial kann ebenfalls beibehalten werden, wenn eine eingebettete Halbleiterlegierung in einer frühen Fertigungsphase zu bilden ist, indem eine geeignet gebildete gestaltete Prozessstrategie auf der Grundlage eines Ätzstoppmaterials vorgesehen wird, wobei dennoch ein hohes Maß an Kompatibilität zu konventionellen Prozessstrategien beibehalten wird. In einigen anschaulichen Ausführungsformen wird das Abtragen des Deckmaterials, das auf dem Gateelektrodenmaterial vorgesehen ist, und ein gesteuerter Materialabtrag für die Seitenwandabstandshalterstruktur einen einzelnen Ätzprozess bewerkstelligt. Somit kann ein effizienter Gesamtprozessablauf erreicht werden, wobei dennoch das Bauteilleistungsverhalten verbessert wird, indem das Eindringen von Dotiermitteln in das Kanalgebiet reduziert wird, ein lateraler Abstand von Metallsilizidgebieten und eines stark verspannten dielektrischen Materials insbesondere für anspruchsvolle Bauteilgeometrien verringert werden.
  • Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (21)

  1. Verfahren mit: Bilden einer Abstandshalterstruktur an Seitenwänden von Gateelektrodenstrukturen von mehreren Transistoren, die über einem Substrat gebildet sind, wobei die Gateelektrodenstrukturen ein Gateelektrodenmaterial und eine Deckschicht, die auf dem Gateelektrodenmaterial gebildet ist, aufweisen; Bilden von Drain- und Sourcegebieten unter Anwendung der Gateelektrodenstrukturen und der Seitenwandabstandshalterstrukturen als Implantationsmaske; Ausführen eines Ätzprozesses, um die Deckschichten zu entfernen und um eine Größe der Seitenwandabstandshalterstrukturen zu verringern; und Bilden einer oder mehrerer verformungsinduzierender Schichten über den mehreren Transistoren.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bilden von Metallsilizidgebieten in den Drain- und Sourcegebieten nach dem Ausführen des Ätzprozesses.
  3. Verfahren nach Anspruch 1, wobei der Ätzprozess ein nasschemischer Ätzprozess ist.
  4. Verfahren nach Anspruch 3, wobei der Ätzprozess auf der Grundlage von Wasserstofffluorethylenglukol (HFEG) ausgeführt wird.
  5. Verfahren nach Anspruch 1, wobei Bilden der einen oder der mehreren verformungsinduzierenden Schichten umfasst: Bilden eines zugverspannten dielektrischen Materials über einem n-Kanaltransistor der mehreren Transistoren und Bilden eines kompressiv verspannten dieelektrischen Materials über einem p-Kanaltransistor der mehreren Transistoren.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer verformungsinduzierenden Halbleiterlegierung benachbart zumindest zu einigen der mehreren Transistoren vor dem Bilden der Drain- und Sourcegebiete.
  7. Verfahren nach Anspruch 6, das ferner umfasst: Bilden einer Ätzstoppschicht auf den Deckschichten und Bilden einer zu entfernenden Abstandshalterstruktur an Seitenwänden der Gateelektroden der zumindest einigen der Transistoren, während die anderen mehreren Transistoren mit einer Maskenschicht bedeckt sind.
  8. Verfahren nach Anspruch 7, das ferner umfasst: Entfernen der zu entfernenden Abstandshalterstrukturen und der Maskenschicht in einem gemeinsamen Abtragungsprozess und Verwenden der Ätzstoppschicht als einen Ätzstopp, um die Deckschichten im Wesentlichen beizubehalten.
  9. Verfahren nach Anspruch 6, wobei die verformungsinduzierende Legierung Germanium und/oder Zinn und/oder Kohlenstoff aufweist.
  10. Verfahren nach Anspruch 1, wobei die Seitenwandabstandshalterstrukturen mit einer Breite hergestellt werden, die gleich oder größer ist als eine Dicke der Deckschichten.
  11. Verfahren nach Anspruch 1, das ferner umfasst: Bilden von Metallsilizidgebieten in den Drain- und Sourcegebieten vor dem Ausführen des Ätzprozesses.
  12. Verfahren mit: Bilden einer Gateelektrodenstruktur eines Transistors über einem Halbleitergebiet, wobei die Gateelektrodenstruktur ein Gateelektrodenmaterial und eine Deckschicht aufweist; Bilden einer Seitenwandabstandshalterstruktur an Seitenwänden der Gateelektrodenstruktur; Bilden von Drain- und Sourcegebieten unter Anwendung der Gateelektrodenstruktur mit der Deckschicht und der Seitenwandabstandshalterstruktur als Implantationsmaske; Entfernen der Deckschicht und eines Teils der Seitenwandabstandshalterstruktur in einem einstufigen nasschemischen Ätzprozess; und Bilden eines verformungsinduzierenden dielektrischen Materials über dem Transistor.
  13. Verfahren nach Anspruch 12, wobei ein Ätzmittel, das indem einstufigen nasschemischen Ätzprozess verwendet wird, Wasserstofffluorethylenglykol aufweist.
  14. Verfahren nach Anspruch 13, das ferner umfasst: Bilden einer Ätzstoppschicht auf der Deckschicht und Entfernen der Ätzstoppschicht vor dem Bilden der Seitenwandabstandshalterstruktur.
  15. Verfahren nach Anspruch 12, das ferner umfasst: Bilden einer verformungsinduzierenden Halbleiterlegierung in dem Halbleitergebiet lateral benachbart zu der Gateelektrodenstruktur vor dem Bilden der Seitenwandabstandshalterstruktur.
  16. Verfahren nach Anspruch 15, wobei Bilden der verformungsinduzierenden Halbleiterlegierung umfasst: Bilden einer zu entfernenden Abstandshalterstruktur an Seitenwänden der Gateelektrodenstruktur, Bilden von Aussparungen in dem Halbleitergebiet und Bilden der Halbleiterlegierung zumindest in den Aussparungen.
  17. Verfahren nach Anspruch 16, das ferner umfasst: Entfernen der zu entfernenden Abstandshalterstruktur und Verwenden der Ätzstoppschicht als einen Ätzstopp, um die Deckschichten im Wesentlichen beizubehalten.
  18. Verfahren nach Anspruch 12, das ferner umfasst: Bilden von Metallsilizidgebieten in den Drain- und Sourcegebieten nach dem Ausführen des einstufigen nasschemischen Ätzprozesses.
  19. Halbleiterbauelement mit: einer Gateelektrodenstruktur eines Transistors, die über einem Halbleitergebiet gebildet ist, wobei die Gateelektrodenstruktur eine Seitenwandabstandshalterstruktur mit einer spezifizierten Breite aufweist; Drain- und Sourcegebieten, die in dem Halbleitergebiet ausgebildet sind, wobei die Drain- und Sourcegebiete flache Erweiterungsgebiete und tiefere Drain- und Sourcebereiche auf weisen, wobei die Erweiterungsgebiete ein Kanalgebiet des Transistors definieren und die tieferen Drain- und Sourcebereiche einen ersten lateralen Abstand zu dem Kanalgebiet besitzen; einer verformungsinduzierenden Halbleiterlegierung, die zumindest in einem Teil der Drain- und Sourcegebiete ausgebildet ist, wobei die verformungsinduzierende Halbleiterlegierung eine Verformung in dem Kanalgebiet hervorruft; und Metallsilizidgebieten, die in den Drain- und Sourcegebieten ausgebildet sind, wobei die Metallsilizidgebiete einen zweiten lateralen Abstand zu dem Kanalgebiet besitzen, der kleiner ist als der erste laterale Abstand.
  20. Halbleiterbauelement nach Anspruch 19, das ferner ein verformungsinduzierendes dielektrisches Material aufweist, das über dem Transistor gebildet ist, wobei das verformungsinduzierende dielektrische Material und die verformungsinduzierende Halbleiterlegierung die gleiche Art an Verformung in dem Kanalgebiet hervorrufen.
  21. Halbleiterbauelement nach Anspruch 19, wobei die Kanallänge kleiner ist als ungefähr 50 nm.
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