CN101859772A - 一种具有复合应变沟道的cmos器件 - Google Patents

一种具有复合应变沟道的cmos器件 Download PDF

Info

Publication number
CN101859772A
CN101859772A CN 201010197847 CN201010197847A CN101859772A CN 101859772 A CN101859772 A CN 101859772A CN 201010197847 CN201010197847 CN 201010197847 CN 201010197847 A CN201010197847 A CN 201010197847A CN 101859772 A CN101859772 A CN 101859772A
Authority
CN
China
Prior art keywords
channel
type
staggered
class
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 201010197847
Other languages
English (en)
Inventor
王向展
杜江峰
杨洪东
李竞春
于奇
全冯溪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN 201010197847 priority Critical patent/CN101859772A/zh
Publication of CN101859772A publication Critical patent/CN101859772A/zh
Pending legal-status Critical Current

Links

Images

Abstract

本发明涉及半导体器件结构，一种具有复合应变沟道的互补金属氧化物半导体CMOS器件，它具有由两类晶格常数不同的材料交错排列构成的应变沟道，产生张应力或压应力。其中NMOSFET的沟道区由N型第一类材料和第二类材料A交错排列形成张应力沟道，PMOSFET的沟道区由P型第一类材料和第二类材料B交错排列形成压应力沟道。该复合沟道结构可以直接在沟道中产生应力，可提高载流子迁移率和器件电流驱动能力。本发明工艺简单，不但适用于90纳米工艺以下的小尺寸器件，还适用于0.13微米工艺以上的较大尺寸器件。

Description

一种具有复合应变沟道的CMOS器件
所属技术领域
本发明涉及半导体器件的结构，更具体地涉及一种新型的具有复合应变沟道的互补金属氧化物半导体(CMOS)器件的结构。
背景技术
在半导体集成电路发展到超深亚微米的时代，通过采用应变硅技术可以提高半导体器件的载流子迁移率和电流驱动能力。并且在使得半导体器件的性能得到提升的同时，只需对现有工艺进行少量的改动。
已知，在N型金属氧化物半导体场效应晶体管(NMOSFET)的沟道中引入张应力可以提升NMOSFET的性能，在P型金属氧化物半导体场效应晶体管(PMOSFET)的沟道中引入压应力可以提升PMOSFET的性能。
目前的应变硅技术主要分为全局应变和局部应变。全局应变技术是指应力由衬底产生的，且可以覆盖所有制作在衬底上的晶体管区域，这种应力通常是双轴的。可产生全局应变的材料包括绝缘层上锗硅(SiGe on Insulator，SGOI)，绝缘层上应变硅(Strained-Si on Insulator，SSOI)，锗硅(SiGe)应力释放缓冲层或者SiC(碳化硅)应力释放缓冲层等。全局应变技术的不足在于衬底材料的制备工艺复杂，材料和制造时间的花销较大，从而引起总制造成本的增加。并且，全局应变技术只能产生一种类型的应变(张应变或压应变)，这不能满足不同器件对不同应变的需求。
局部应变技术通常只在半导体器件的局部向半导体沟道区域施加应力。局部应变技术主要有源漏区嵌入锗硅(SiGe)或碳化硅(SiC)，双应力层(氮化硅刻蚀阻挡层)，应力记忆技术(Stress Memorization Technique，SMT)和浅槽隔离(Shallow Trench Isolation，STI)。其中，源漏嵌入式碳化硅1及张应力层4作用于NMOSFET，提供沟道方向的张应力，从而提高NMOSFET的性能；源漏嵌入式锗硅2、压应力层5以及浅槽隔离(STI)3作用于PMOSFET，提供沟道方向的压应力，从而提高PMOSFET的性能。现有的使用局部应力技术的CMOS器件基本结构如附图1所示。
局部应变技术由于与CMOS技术具有良好的工艺制造兼容性以及制作方法简单，从而在提高半导体器件性能时只需增加少量成本，因此受到业界广泛的青睐。但是目前所用的局部应变技术仍存在不足。首先，上述方法都是间接的将应力转移到沟道区中，这个转移的过程必定存在一定程度的应力的衰减或释放。例如，源漏区嵌入锗硅(SiGe)或碳化硅(SiC)在器件的源区和漏区进行嵌入材料的填充，嵌入材料产生的应力不能全部作用到沟道中，该应力随源漏区填充物与沟道距离而变化；利用氮化物刻蚀阻挡层制作的压应力层以及用于PMOSFET的应力记忆技术，经过退火或某些高温工艺后，高温会使压应力在传递过程中衰减或释放，并会向中性应力或者张应力过渡，从而降低PMOSFET的器件性能。其次，上述方法都受到器件尺寸影响，只适合用于90纳米工艺以下的小尺寸器件，对于较大尺寸(0.13微米制造工艺以上)器件，上述方法带来的性能提升并不显著。
发明内容
本发明的目的是为了克服应变硅技术中的全局应变和局部应变加工制备复杂，耗材量大及加工中应力衰减而降低器件的性能。特提供一种具有复合应变沟道的CMOS器件，该器件分别具有PMOSFET晶体管沟道区产生的压应力和NMOSFET晶体管沟道区产生的张应力，也就是说提供的CMOS器件可以在沟道中直接产生应力，同时提高PMOSFET晶体管和NMOSFET晶体管的载流子迁移率和电流驱动能力。
本发明的复合沟道CMOS器件结构如下：该CMOS器件包括制作在半导体衬底10上的第一晶体管区域和第二晶体管区域，在第一晶体管区域之上提供有第一晶体管，在第二晶体管区域之上提供有第二晶体管，第二晶体管与第一晶体管不同。第一晶体管为NMOSFET，第二晶体管为PMOSFET。
第一晶体管具有N型第一类材料40和第二类材料A42交错排列的复合沟道结构。其中，第二类材料A42的晶格常数比N型第一类材料40的晶格常数大，因此在N型第一类材料中产生沿沟道方向上的张应力。第二晶体管具有P型第一类材料44和第二类材料B46交错排列的复合沟道结构。其中，第二类材料B46的晶格常数比P型第一类材料44的晶格常数小，因此在P型第一类材料中产生沿沟道方向上的压应力。
上述所述的第一晶体管中的N型第一类材料40和第二类材料A42形成的交错排列复合沟道，提供了沿沟道方向的张应力，从而可以提高NMOSFET的载流子迁移率和电流驱动能力。
上述所述的第二晶体管中的P型第一类材料44和第二类材料B46形成的交错排列复合沟道，提供了沿沟道方向的压应力，从而可以提高PMOSFET的载流子迁移率和电流驱动能力。
由上述可见本发明提供的具有复合应变沟道的CMOS器件，其应力区是由两类晶格常数不同的材料交错排列构成应变沟道，直接产生张应力或压应力。工艺简单，应力全部集中在沟道，提高了器件的载流子迁移率和电流驱动能力，不但适用于90纳米工艺以下的小尺寸器件，还适用于0.13微米工艺以上的较大尺寸器件。
附图说明
图1是使用了现有的主要的局部应力技术的CMOS器件基本结构的剖面示意图。其中1——源漏嵌入式碳化硅；2——源漏嵌入式锗硅；3——浅槽隔离区；4——张应力层；5——压应力层。
图2是本发明的一个具有交错排列复合沟道及源漏区和栅极的CMOS器件结构实施例的纵向剖面图。
图3是本发明的一个具有交错排列复合沟道及源漏区和栅极的CMOS器件结构实施例的沟道俯视图。
图4是本发明的具有复合应变沟道的NMOSFET器件的输出特性曲线与普通NMOSFET器件的输出特性曲线的对比。
图5是本发明的具有复合应变沟道的PMOSFET器件的输出特性曲线与普通PMOSFET器件的输出特性曲线的对比。
下表是本发明的一个实施例对照附图2，3所注序号的含义说明。
  序号   含义说明   序号   含义说明
  10   半导体衬底   42   锗硅
  12   浅槽隔离区   44   P型硅沟道区
  20   NMOSFET阱区   46   碳化硅
  22   NMOSFET源漏区   60   NMOSFET栅极
  24   PMOSFET阱区   62   PMOSFET栅极
  26   PMOSFET源漏区   70   NMOSFET器件
  40   N型硅沟道区   72   PMOSFET器件
具体实施方式
结合附图，通过实施例进一步说明本发明。在本发明的实施例中，第一晶体管NMOSFET中N型第一类材料40选用N型掺杂硅(Si)，第二类材料A42选用锗硅(SiGe)；第二晶体管PMOSFET中P型第一类材料44选用P型掺杂硅(Si)，第二类材料B46选用碳化硅(SiC)，其结构见附图2。其中包括半导体衬底10，制作于半导体衬底10中的NMOSFET阱区20和PMOSFET阱区24，以及用于将阱区20和24分离开的浅槽隔离区12。在NMOSFET阱区20中包括以一定距离间隔的源区和漏区22，在PMOSFET阱区24中包括以一定距离间隔的源区和漏区26。并且在上述NMOSFET阱区20中包括N型硅40和锗硅42交错排列的硅/锗硅(Si/SiGe，40/42)复合沟道区，以及在上述PMOSFET阱区24中包括P型硅44和碳化硅46交错排列的硅/碳化硅(Si/SiC，44/46)复合沟道区，见附图3。更具体地，上述的硅/锗硅(Si/SiGe)交错排列的复合沟道区位于源区与漏区22之间，上述的硅/碳化硅(Si/SiC)交错排列的复合沟道区位于源区与漏区26之间。用于NMOSFET的栅极60形成于上述硅/锗硅(40/42)交错排列的复合沟道区之上，最后形成包括NMOSFET阱区20，源漏区22和上述复合沟道的NMOSFET器件70；用于PMOSFET的栅极62形成于上述硅/碳化硅(44/46)交错排列的复合沟道之上，最后形成包括PMOSFET阱区24，源漏区26和上述复合沟道的PMOSFET器件72。
实施例中最后形成的使用了上述复合应变沟道的CMOS器件，其NMOSFET和PMOSFET的饱和电流驱动能力相比于没有采用复合应变沟道及其他应变技术的普通NMOSFET和PMOSFET得到了大幅的提升，见附图4和附图5。
此外，本发明的具有复合应变沟道的CMOS器件也可以与现有的其他应变技术相结合使用。也可以只将具有复合应变沟道的NMOSFET与现有的其他应变技术相结合使用，还可以只将具有复合应变沟道的PMOSFET与现有的其他应变技术相结合使用。

Claims (4)

1.一种具有复合应变沟道的CMOS器件，它包含有半导体衬底、阱区、源漏区、栅极、浅槽隔离区和应变区，其特征是该应变区是由两类晶格常数不同的材料交错排列形成应变沟道，在沟道中直接产生张应力或压应力。
2.根据权利要求1所述的具有复合应变沟道的CMOS器件，其特征是该器件包含有制作在半导体衬底(10)上的NMOSFET第一晶体管区和PMOSFET第二晶体管区，在第一晶体管区第一晶体管具有N型第一类材料(40)和第二类材料A(42)交错排列的复合沟道结构，沿沟道方向产生张应力；在第二晶体管区第二晶体管具有P型第一类材料(44)和第二类材料B(46)交错排列的复合沟道结构，沿沟道方向产生压应力。
3.根据权利要求2所述的具有复合应变沟道的CMOS器件，其特征是N型第二类材料A(42)的晶格常数比N型第一类材料(40)的晶格常数大，P型第二类材料B(46)的晶格常数比P型第一类材料(44)的晶格常数小。
4.根据权利要求3所述的具有复合应变沟道的CMOS器件，其特征是N型第一类材料(40)选用N型掺杂硅(Si)，第二类材料A(42)选用锗硅(SiGe)交错排列，Si/SiGe；P型第一类材料(44)选用P型掺杂硅(Si)，第二类材料B(46)选用碳化硅(SiC)交错排列，Si/SiC。
CN 201010197847 2010-06-10 2010-06-10 一种具有复合应变沟道的cmos器件 Pending CN101859772A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010197847 CN101859772A (zh) 2010-06-10 2010-06-10 一种具有复合应变沟道的cmos器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010197847 CN101859772A (zh) 2010-06-10 2010-06-10 一种具有复合应变沟道的cmos器件

Publications (1)

Publication Number Publication Date
CN101859772A true CN101859772A (zh) 2010-10-13

Family

ID=42945548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010197847 Pending CN101859772A (zh) 2010-06-10 2010-06-10 一种具有复合应变沟道的cmos器件

Country Status (1)

Country Link
CN (1) CN101859772A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114267724A (zh) * 2022-03-01 2022-04-01 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100078735A1 (en) * 2008-09-30 2010-04-01 Jan Hoentschel Cmos device comprising nmos transistors and pmos transistors having increased strain-inducing sources and closely spaced metal silicide regions

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100078735A1 (en) * 2008-09-30 2010-04-01 Jan Hoentschel Cmos device comprising nmos transistors and pmos transistors having increased strain-inducing sources and closely spaced metal silicide regions

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《西安电子科技大学硕士学位论文》 20090131 颜哲 应变CMOS器件结构模型研究 , 2 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114267724A (zh) * 2022-03-01 2022-04-01 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN114267724B (zh) * 2022-03-01 2022-05-31 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Similar Documents

Publication Publication Date Title
US7432149B2 (en) CMOS on SOI substrates with hybrid crystal orientations
US6900502B2 (en) Strained channel on insulator device
US8349668B2 (en) Stress-enhanced performance of a FinFET using surface/channel orientations and strained capping layers
CN100544001C (zh) 集成电路以及制作集成电路的方法
US10043716B2 (en) N-well/P-well strap structures
CN102201335A (zh) 一种应力稳定的mos晶体管的栅的制造方法
SG154397A1 (en) Elimination of sti recess and facet growth in embedded silicon-germanium (esige) module
CN101326631B (zh) 互补金属氧化物半导体
JP2009043916A (ja) 半導体装置及びその製造方法
CN102694007B (zh) 半导体结构及其制造方法
CN102655150A (zh) 半导体器件以及半导体器件的制造方法
CN101924107B (zh) 一种应力增强的cmos晶体管结构
US8686506B2 (en) High performance devices and high density devices on single chip
CN101859772A (zh) 一种具有复合应变沟道的cmos器件
US7772060B2 (en) Integrated SiGe NMOS and PMOS transistors
CN103928336B (zh) 一种pmos晶体管及其制备方法
CN102290352B (zh) 一种mos晶体管局部应力的引入技术
CN102064177B (zh) 一种应力放大的cmos晶体管结构
CN102214598B (zh) 一种记忆浅槽隔离局部应力的mos器件栅的形成方法
US8735241B1 (en) Semiconductor device structure and methods for forming a CMOS integrated circuit structure
CN102610530B (zh) 一种具有高锗组分的锗硅沟道pmos的制备方法
US20090206394A1 (en) Strained Channel PMOS Transistor and Corresponding Production Method
US8080454B2 (en) Method of fabricating CMOS transistor
US9449962B2 (en) N-well/P-well strap structures
JP2009164364A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20101013