KR20150146372A - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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Abstract

반도체 디바이스는 기판 상에 위치되는 게이트 구조물, 및 상기 게이트 구조물에 인접한 융기된 소스/드레인 영역을 포함한다. 인터페이스는 게이트 구조물과 기판 사이에 있다. 융기된 소스/드레인 영역은 게이트 구조물 아래의 채널에 스트레인을 제공하는 스트레서 층, 및 상기 스트레서 층의 규화물 층을 포함한다. 규화물 층은 융기된 소스/드레인 영역의 상부 표면으로부터 연장하며, 그리고 인터페이스 아래에서 미리 결정된 깊이로 종료된다. 미리 결정된 깊이는 스트레서 층이 채널의 스트레인을 유지하게 한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 디바이스에 관한 것으로서, 특히 더욱 효과적인 전기 성능을 구비한 반도체 디바이스 및 반도체 디바이스 제조 방법에 관한 것이다.
반도체 디바이스 성능을 개선시키고 또한 반도체 디바이스의 크기를 축소시키려는 계속적인 요구사항이 존재한다. 크기가 감소함에 따라, 성능 요구사항이 더욱 엄격해진다. 확장성(scalability) 및 디바이스 성능을 제한하는 특성은 전자 및/또는 트랜지스터의 채널 영역을 통한 정공 이동성이다. 확장성 및 디바이스 성능을 제한하는 다른 특성은 트랜지스터의 전체 저항이다. 예를 들어, 디바이스의 전류 성능은 전체 저항 및 캐리어의 이동성에 크게 관련된다.
크기 제한 및 디바이스 성능을 개선시킬 수 있는 하나의 기술은 채널 영역 내에 스트레인(strain)을 도입하는 것이며, 이것은 전자 및/또는 정공 이동성을 개선시킬 수 있다. 전자 및/또는 정공 이동성에 대한 그 영향을 결정하기 위하여, 확장성 스트레인, 단축성(uniaxial) 인장 스트레인, 및 압축성 스트레인을 포함하여, 다양한 타입의 스트레인이 다양한 타입의 트랜지스터의 채널 영역 내로 도입되었다.
크기 제한 및 디바이스 성능을 개선시킬 수 있는 하나의 기술은 접촉 저항을 감소시키는 것이다. 14 nm 기술 및 그 아래에 있어서, 외부 저항(REXT)은 디바이스 구동 전류의 성능을 지배한다. 또한, 접촉 저항은 외부 저항(REXT)의 대부분을 보유하는 것으로 밝혀졌다. 높은 접촉 저항은 디바이스 구동 전류가 감소되게 한다. 그러나 접촉 저항을 감소시키고 또한 이와 동시에 채널 영역의 스트레인에 영향을 끼치지 않을 수 있는 소스/드레인 영역의 최적화된 프로필은 없다. 더 높은 구동 전류 및 더욱 효과적인 성능을 얻기 위하여, 소스/드레인 영역의 새로운 프로필이 요구되고 있다.
본 발명의 양태는 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들은 제 크기대로 도시되지 않음을 인식해야 한다. 실제로, 다양한 특징부들의 치수는 논의의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 일부 실시예에 따른 반도체 디바이스이다.
도 2a-2b는 본 발명의 일부 실시예에 따라 미리 결정된 깊이(D)를 변화시킨 실험 결과이다.
도 3a-3f는 본 발명의 일부 실시예에 따라 도 1의 반도체 디바이스의 제조 공정을 도시한 횡단면도이다.
하기의 설명은 제공된 주제(subject matter)의 상이한 특징을 실시하기 위해 많은 상이한 실시예 또는 예를 제공한다. 본 설명을 간단하기 위해 부품 및 장치의 특정한 예가 아래에 설명된다. 물론, 이들은 단순히 예에 불과하며 또한 제한하는 것으로 의도되지 않는다. 예를 들어, 하기의 설명에 있어서 제2 특징부 상의 또는 그 위의 제 1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가적인 특징부가 제1 및 제2 특징부들 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다. 또한, 본 설명은 다양한 실시예에서 도면부호 및/또는 문자를 반복할 수 있다. 이 반복은 간단함 및 명확함을 위한 것이며 또한 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관련성을 나타내지 않는다.
또한, "아래에(beneath)", "아래로(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 관련된 용어는 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기에 용이한 개시를 위해 여기에 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시된 배향과 함께 사용 시 또는 작동 시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있으며(90°로 또는 다른 배향으로 회전된), 또한 여기에 사용된 공간적으로 관련된 기술자(descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
여기에 사용되는 바와 같이, "웨이퍼" 및 "기판"이라는 용어는 실리콘, 실리콘-온-인슐레이터(silicon-on-insulator)(SOI) 기술, 실리콘-온-사파이어(silicon-on-sapphire)(SOS) 기술, 도핑된 및 도핑되지 않은 반도체, 베이스 반도체 파운데이션(foundation)에 의해 지지되는 실리콘의 에피택시 층, 및 다른 반도체 구조물을 포함하는 것으로 인식되어야 한다. 또한, 하기의 설명에서 "웨이퍼" 또는 "기판"을 참조할 때, 이전의 공정 단계는 베이스 반도체 구조물 또는 파운데이션에 또는 그 위에 영역, 접합부, 또는 물질층을 형성하는데 사용될 수 있다. 또한, 반도체는 실리콘-기반일 필요는 없지만, 그러나 실리콘-게르마늄, 게르마늄, 갈륨 비소화물 또는 다른 반도체 구조물에 기초할 수 있다.
여기에 사용되는 바와 같이, "적층(deposition)" 및 "적층하다(deposit)"라는 용어는 적층될 물질의 기상(vapor phase), 물질의 전구체를 사용하여 기판 상에 물질을 적층시키는 동작, 및 전기화학 반응 또는 스퍼터링/반응성 스퍼터링을 지칭한다. 물질의 기상을 사용하는 적층은 화학 기상 증착(CVD) 및 물리적 기상 증착(PVD)과 같은 임의의 동작을 포함하지만, 그러나 이에 제한되지 않는다. 기상 증착 방법의 예는 고온 필라멘트 CVD, rf-CVD, 레이저 CVD(LCVD), 컨포멀(conformal) 다이아몬드 코팅 동작, 금속-유기 CVD(MOCVD), 열 증발 PVD, 이온화된 금속 PVD(IMPVD), 전자 비임 PVD(EBPVD), 반응성 PVD, 원자층 증착(ALD), 플라즈마 강화된 CVD(PECVD), 고밀도 플라즈마 CVD(HDPCVD), 저압 CVD(LPCVD), 등을 포함한다. 전기화학 반응을 이용한 적층의 예는 전기도금, 무전해 도금(electro-less plating), 등을 포함한다. 적층의 다른 예는 펄스 레이저 증착(pulse laser deposition)(PLD) 및 원자층 증착(ALD)을 포함한다.
IC 제조업자들은 NMOS 및 PMOS 트랜지스터의 성능을 개선시키기 위해 많은 노력을 기울였다. 성능을 개선시키기 위한 하나의 기술은 트랜지스터의 채널 길이를 감소시키는 것이다. 그러나 트랜지스터의 물리적 크기의 감소는 제조 툴(tool) 및 기술로 인해 물리적 및 전기적 제한에 직면하였다. 따라서 IC 제조업자들은 NMOS 및 PMOS 트랜지스터의 성능을 개선시키기 위해 다른 기술을 개발하는 것으로 전환하였다. 디바이스 성능을 개선시키는데 사용된 다른 기술은 트랜지스터의 채널 영역에 소정의 스트레인을 설정하는 것이다. 실리콘 탄화물 또는 실리콘 게르마늄과 같은 물질의 하나 또는 그 이상의 층은, 트랜지스터의 채널 영역에 스트레인을 유도하기 위해 채널 영역의 아래에 또는 이에 인접하여 형성된다. NMOS 트랜지스터에 있어서, 캐리어의 이동성을 증가시키기 위해 채널 영역에 인장 응력을 형성하도록 설계되었다. 이와는 달리, PMOS 트랜지스터의 채널 영역에는 압축 응력을 형성하도록 설계된다. 따라서 채널 영역의 응력이 전환(switching speed) 속도 및 구동 전류를 개선시킨다.
디바이스 성능을 개선시키는데 사용된 다른 기술은 이런 디바이스의 전체 저항을 감소시키는 것이다. 집적 회로의 크기에 관해, 디바이스의 전류 성능은 이런 디바이스의 전체 저항에 크게 관련된다. 최근의 그리고 차세대 IC 기술에 있어서, 외부 저항(REXT)은 디바이스 구동 전류의 성능을 지배한다. 또한, 접촉 저항이 외부 저항(REXT)의 대부분을 보유하는 것으로 밝혀졌다. 높은 접촉 저항은 디바이스 구동 전류가 감소되게 한다. 따라서 IC 제조업자들은 접촉 저항을 감소시키기 위해 예를 들어 금속 규화물 층을 사용하여 접촉 전극의 물질을 바꿀 수 있다. NiSi 와 같은 일부 금속 규화물 층이 접촉 전극으로서 훌륭한 성능을 갖고 있는 것으로 밝혀졌다. 또한, 접촉 저항은 금속 규화물 층과 소스/드레인 영역 사이의 접촉 영역을 확장시킴으로써 조정될 수 있다. 금속 규화물 층은 단순히 소스/드레인 영역에 형성되는 것은 아니다. 금속 규화물 층은 접촉 영역이 확장될 수 있도록 소스/드레인 영역 내로 연장하기 시작한다. 예를 들어, 금속 규화물 층은 소스/드레인 영역 내로 연장하는 포켓(pocket) 프로필로서 형성될 수 있다. 그러나 금속 규화물 층이 깊이가 더 깊게 연장함에 따라, 채널 영역의 스트레인이 해제 및 변화된다. 접촉 저항이 더 깊은 깊이에 의해 감소되더라도, 스트레인의 효과는 채널의 스트레인이 해제되기 때문에 최소화될 수 있다. 이것은 금속 규화물 층의 깊이와 채널 영역의 스트레인 사이의 트레이드 오프(trade-off)이다. 채널 영역에 발휘된 스트레인을 유지하고 또한 동시에 금속 규화물 층의 프로필을 변화시키는 것은 어렵다. 따라서 최적화된 접촉 전극 형상, 깊이, 및 소스/드레인 영역의 상대 위치가 없다. 부적절한 접촉 전극 형상에 의해, 스트레인 특징부가 사라지며, 그에 따라 디바이스 성능이 열화될 것이다. 본 실시예는 접촉 저항을 감소시키고 또한 동시에 채널 영역에 스트레인을 유지시키는 접촉 전극 프로필을 제공한다. 따라서 접촉 저항이 감소될 수 있으며, 반면에 캐리어의 이동성을 증가시키기 위해 스트레인이 유지될 수 있다. 구동 전류는 디바이스 성능이 개선되도록 극적으로 증가될 수 있다.
도면에 있어서, 도 1은 본 발명의 일부 실시예에 따른 반도체 디바이스(100)이다. 반도체 디바이스(100)는 금속 산화물 실리콘 전계 효과 트랜지스터(MOSFET)이다. 반도체 디바이스(100)는 게이트 구조물(30), 기판(10), 채널 영역(20), 규화물 층(40), 및 융기된 소스/드레인 영역(50)을 포함한다.
반도체 디바이스(100)에 대해, 게이트 구조물(30)이 기판(10) 상에 위치된다. 채널 영역(20)은 게이트 구조물(30)의 아래에 배치된다. 게이트 구조물(30)과 기판(10) 사이에는 인터페이스(15)가 있다. 융기된 소스/드레인 영역(50)은 게이트 구조물(30)에 인접하여 배치된다. 일반적으로, 게이트 구조물(30)의 대향측들 상에는 2개의 융기된 소스/드레인 영역이 있다. 따라서 다른 융기된 소스/드레인 영역이 융기된 소스/드레인 영역(50)의 반대쪽에 있지만, 그러나 도면에는 도시되지 않았다. 융기된 소스/드레인 영역(50)의 일부가 게이트 구조물(30)의 아래에 위치된다. 규화물 층(40)은 융기된 소스/드레인 영역(50)에 위치된다.
실시예에 있어서, 기판(10)은 실리콘-온-인슐레이터(SOI) 기판이다. SOI 기판은 벌크 실리콘 층, 매립된 인슐레이션 층, 및 활성층을 포함하며, 거기에서 반도체 디바이스가 상기 활성층에 또한 활성층 위에 형성된다. 실시예에 있어서, 기판(10)은 실리콘 기판이며 또는 실리콘 이외의 물질, 예를 들어 실리콘 게르마늄, 실리콘 탄화물, 게르마늄, Ⅲ-Ⅴ족 화합물 반도체로 제조된다.
게이트 구조물(30)은 게이트 유전체(32), 게이트 전극(33), 및 측벽 스페이서(34)를 추가로 포함한다. 게이트 유전체(32)가 채널 영역(50) 상에 위치된다. 일부 실시예에 있어서, 게이트 유전체(32)는 실리콘 이산화물을 포함하거나, 또는 다른 실시예에 있어서 고 유전 상수(K) 물질을 포함한다. 일부 실시예에 있어서, 게이트 유전체(32)는 실리콘 산화물, 예를 들어 실리콘 산질화물, 실리콘 산화물, 또는 적어도 하나의 실리콘 산화물과 적어도 하나의 실리콘 질화물의 스택에 기초하는 유전체 물질을 포함한다. 일부 실시예에 있어서, 게이트 유전체(32)는 8.0보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함하며, 이것은 하이-k 유전 물질로서 알려져 있다. 예시적인 하이-k 유전체 물질은 La2O3, HfO2, ZrO2, Al2O3, TiO2, SrTiO3, LaAlO3, HfOxNy, Y2O3, LaAlOxNy, ZrOxNy, La2OxNy, TiOxNy, SrTiOxNy, Al2OxNy, Y2OxNy, 및 그 합금을 포함한다. 각각의 x 값은 0.1 로부터 3.0 까지 독립적이며, 또한 각각의 y 값은 0.1 로부터 3.0 까지 독립적이다.
게이트 전극(33)이 게이트 유전체(32) 상에 위치된다. 일부 실시예에 있어서, 게이트 전극(33)은 폴리-게이트로 지칭되는 표준 폴리실리콘을 포함한다. 일부 실시예에 있어서, 게이트 전극(33)은 비정질(amorphous) 폴리실리콘 물질, 금속 물질, 규화물 금속 물질, 또는 적어도 하나의 금속 물질과 적어도 하나의 반도체 물질의 스택을 포함한다. 게이트 전극(33)은 채널 영역(20)을 제어하기 위해 게이트 터미널로서 작용한다. 물질은 저항의 요구사항에 부합하도록 선택된다.
측벽 스페이서(34)는 게이트 전극(33)과 게이트 유전체(32)의 스택과 일치한다. 또한, 측벽 스페이서들(34)은 스택의 대향측들에 각각 위치된다. 일부 실시예에 있어서, 측벽 스페이서(34)는 실리콘 질화물을 포함한다. 일부 실시예에 있어서, 측벽 스페이서(34)는 실리콘 이산화물, 실리콘 탄화물, 또는 실리콘 산질화물을 제한 없이 포함한다. 특히, 측벽 스페이서(34)의 물질은 게이트 전극(33) 또는 게이트 유전체(32)의 물질과는 상이하다.
채널 영역(20)이 게이트 구조물(30)의 아래에 배치된다. 채널 영역(20)이 기판(10)에 형성된다. 실시예에 있어서, 채널 영역(20)은 n-타입이며 또한 도펀트, 예를 들어 인, 비소, 및/또는 안티몬을 포함한다. 실시예에 있어서, 채널 영역(20)은 p-타입이며 또한 도펀트, 예를 들어 붕소, 게르마늄, 및/또는 인듐을 포함한다.
융기된 소스/드레인 영역(50)은 게이트 구조물(30)에 인접하여 배치된다. 융기된 소스/드레인 영역(50)은 예를 들어 기판(10)의 공동(cavity) 또는 리세스(recess) 내에서 반도체 물질의 에피택시 성장에 의해 형성된다. 에피택시 성장이 융기된 소스/드레인 영역(50)을 층상으로(layer by layer) 형성하기 때문에, 융기된 소스/드레인 영역(50)의 프로필 및 도펀트 농도를 제어하는 것이 충분하다. 융기된 소스/드레인 영역(50)은 제1 에피택시-성장된 도핑된 층(52), 제2 에피택시-성장된 도핑된 층(54), 제3 에피택시-성장된 도핑된 층(55), 제4 에피택시-성장된 도핑된 층(56)을 포함한다. 제1 에피택시-성장된 도핑된 층(52)은 기판(10)과 접촉하며, 이것은 기판(10)의 공동을 충전(fill up)하는 에피택시-성장된 도핑된 라이너로도 간주된다. 공동이 U-형상 또는 V-형상 공동이기 때문에, 제1 에피택시-성장된 도핑된 층(52)은 기판(10)에 U-형상 또는 V-형상 구조물을 형성한다. 제2 에피택시-성장된 도핑된 층(54)이 제1 에피택시-성장된 도핑된 층(52) 상에 위치된다. 제3 에피택시-성장된 도핑된 층(55)이 제2 에피택시-성장된 도핑된 층(54) 상에 위치된다. 제4 에피택시-성장된 도핑된 층(56)이 제3 에피택시-성장된 도핑된 층(55) 상에 위치된다.
제1, 제2, 및 제3 에피택시-성장된 도핑된 층(52, 54, 55)은 인장 응력 또는 압축 응력을 나타내도록 선택된 에피택시 성장된 물질을 각각 포함한다. 따라서 제1, 제2, 및 제3 에피택시-성장된 도핑된 층(52, 54, 55)은 게이트 구조물(30) 아래의 채널 영역(20)에 스트레인을 제공하는 스트레서(stressor) 층으로서 간주된다. 에피택시 성장된 물질은 예를 들어 실리콘 게르마늄, 실리콘 탄화물, 단결정 실리콘 또는 에피택시 성장될 수 있는 임의의 단결정 반도체 물질을 포함한다. 전체적으로, 게르마늄 또는 탄화물을 포함하는 융기된 소스/드레인 영역(50)은 채널 영역(20)에 인장 응력 또는 압축 응력을 제공한다. 실시예에 있어서, 제1 에피택시-성장된 도핑된 층(52)은 제2 및 제3 에피택시-성장된 도핑된 층(54, 55)의 실리콘 게르마늄과 동일한 실리콘 게르마늄으로 제조된다. 또한, 게르마늄의 농도는 제1 에피택시-성장된 도핑된 층(52)으로부터 제3 에피택시-성장된 도핑된 층(55)으로 증가하여 그레이드(grade)되고 있다. 제3 에피택시-성장된 도핑된 층(55)은 제1 및 제2 에피택시-성장된 도핑된 층(52, 54)의 게르마늄 농도보다 높은 게르마늄 농도를 포함한다. 특히, 제1 에피택시-성장된 도핑된 층(52)은 약 10 % 내지 약 40 % 범위의 게르마늄 농도를 포함한다. 제2 에피택시-성장된 도핑된 층(54)은 약 25 % 내지 약 50 % 범위의 게르마늄 농도를 포함한다. 제3 에피택시-성장된 도핑된 층(55)은 약 40 % 내지 약 65 % 범위의 게르마늄 농도를 포함한다. 실시예에 있어서, 제1 에피택시-성장된 도핑된 층(52)은 약 10 % 내지 약 30 % 범위의 게르마늄 농도를 포함한다. 제2 에피택시-성장된 도핑된 층(54)은 약 40 % 내지 약 50 % 범위의 게르마늄 농도를 포함한다. 제3 에피택시-성장된 도핑된 층(55)은 약 50 % 내지 약 70 % 범위의 게르마늄 농도를 포함한다. 게르마늄 농도는 상이한 스트레인 요구사항에 부합하도록 조정 가능하다. 또한, 제1, 제2, 및 제3 에피택시-성장된 도핑된 층(52, 54, 55)은 구배 분포(gradient distribution)를 개별적으로 포함한다. 예를 들어, 제1 실리콘 게르마늄 층(52)은 그 최하부로부터 그 최상부까지 증가하여 그레이드된다. 제4 실리콘 게르마늄 층(56)은 실리콘으로 제조되며, 이것은 제3 에피택시-성장된 도핑된 층(55)을 덮는(capping) 실리콘 캡 층으로 지칭한다.
실시예에 있어서, SiGe 층은 채널 영역(20)에서 캐리어의 이동성을 증가시킴으로써 PMOS 성능을 개선시키기 위해 융기된 소스/드레인 영역(50) 내에 사용된다. 그 개선은 채널 영역(20)에 걸쳐 기계적 응력 또는 스트레인을 유도하는 격자 오정렬(mismatch)의 결과로 여겨진다. 특히, 압축성-스트레인 채널은 전형적으로 PMOS 디바이스에 유익한 캐리어 이동성 강화를 제공한다.
실시예에 있어서, SiC 층은 채널 영역(20)에서 캐리어의 이동성을 증가시킴으로써 NMOS 성능을 개선시키기 위해 상기 융기된 소스/드레인 영역(50) 내에 사용된다. 그 개선은 채널 영역(20)에 걸쳐 기계적 응력 또는 스트레인을 유도하는 격자 오정렬의 결과로 여겨진다. 특히, 인장성-스트레인 채널은 전형적으로 NMOS 디바이스에 유익한 캐리어 이동성 강화를 제공한다.
제1, 제2, 제3, 및 제4 에피택시-성장된 도핑된 층(52, 54, 55, 56)은 예를 들어 n-타입 또는 p-타입 도펀트에 의해 인-시튜(in-situ) 도핑된다. 인-시튜 도펀트는 예를 들어 붕소, 게르마늄, 인듐, 인, 비소, 및/또는 안티몬을 포함하는 채널 영역(20)의 극성과는 반대이다. 제1 에피택시-성장된 도핑된 층(52)은 제2, 제3, 및 제4 에피택시-성장된 도핑된 층(54, 55, 56)과 동일한 도펀트 종(species)을 포함한다. 도펀트 농도는 제1 에피택시-성장된 도핑된 층(52)으로부터 제4 에피택시-성장된 도핑된 층(56)으로 증가하여 그레이드되고 있다. 제4 에피택시-성장된 도핑된 층(56)은 제1, 제2, 및 제3 에피택시-성장된 도핑된 층(52, 54, 55)의 도펀트 농도보다 높은 도펀트 농도를 포함한다. 제3 에피택시-성장된 도핑된 층(55)은 제1 및 제2 에피택시-성장된 도핑된 층(52, 54)의 도펀트 농도보다 높은 도펀트 농도를 포함한다. 제2 에피택시-성장된 도핑된 층(54)은 제1 에피택시-성장된 도핑된 층(52)의 도펀트 농도보다 높은 도펀트 농도를 포함한다. 또한, 제1, 제2, 제3, 및 제4 에피택시-성장된 도핑된 층(52, 54, 55, 56)은 개별적으로 도펀트 농도의 일정한 분포를 포함한다. 예를 들어, 제2 에피택시-성장된 도핑된 층(54)은 일정한 분포를 포함하며, 거기에서 도펀트 농도는 그 최하부로부터 그 최상부까지 일정하다. 이것은 그 도전성 및 저항 차이에 대해 규화물 층(40)과 융기된 소스/드레인 영역(50) 사이에 호환 가능한 또한 더 좋은 연결을 제공한다.
또한, 융기된 소스/드레인 영역(50)의 에피택시-팁(58)은 게이트 구조물(30)의 아래에 있다. 에피택시-팁(58)은 채널 영역(20) 내로 횡방향으로 연장하는 제1 에피택시-성장된 도핑된 층(52)의 모서리에 의해 형성된다. 특히, 제1, 제2, 및 제3 에피택시-성장된 도핑된 층(52, 54, 55)의 단부 부분(52', 54', 55')은 게이트 구조물(30)의 아래에 있다. 단부 부분(55')은 인터페이스(15)와의 접촉부를 갖는다. 팁 깊이는 인터페이스(15)로부터 에피택시-팁(58)까지 측정된다. 에피택시-팁(58)을 채널 영역(20)에 비교적 매우 근접하여 형성함으로써, 큰 등방 응력(hydrostatic stress)이 채널 영역(20) 상에 도입되어, 높은 캐리어 이동성 및 증가된 구동 전류로 나타난다. 융기된 소스/드레인 영역(50)에 의해 발휘된 응력은 에피택시-팁(58)의 게르마늄 또는 탄소 농도를 증가시킴으로써 추가로 증폭될 수 있다.
규화물 층(40)은 융기된 소스/드레인 영역(50)에 위치된다. 규화물 층(40)은 포켓 프로필로 형성되며, 이것은 융기된 소스/드레인 영역(50)에 의해 둘러싸인다. 즉, 규화물 층(40)은 융기된 소스/드레인 영역(50) 내로 삽입하는 규화물 플러그로서 간주될 수 있다. 규화물 층(40)은 자체-정렬된 규화물 영역으로 지칭되며, 이것은 NiSi, PtSi, TiSi, 또는 임의의 적절한 금속 규화물 물질을 포함한다. 규화물 층(40)은 쇼트키(Schottky) 장벽 높이를 감소시키기 위해 실리콘-접촉 인터페이스에서 상이한 금속 및/또는 코-임플란트(co-implant)를 사용함으로써 금속-실리콘 접촉 저항을 감소시킨다. 따라서 규화물 층(40)은 융기된 소스/드레인 영역(50) 또는 제2 에피택시-성장된 도핑된 층(54)의 시트 저항보다 낮은 시트 저항을 포함한다. 즉, 규화물 층(40)의 도전성은 융기된 소스/드레인 영역(50)의 도전성보다 높다. 또한, 규화물 층(40)은 융기된 소스/드레인 영역(40)의 상부 표면으로부터 연장하며 그리고 인터페이스(15) 아래에서 미리 결정된 깊이(D)로 종료된다. 즉, 규화물 층(40)의 최하부 부분(42)은 인터페이스(15) 아래에서 미리 결정된 깊이(D)로 종료된다. 미리 결정된 깊이(D)는 인터페이스(15)로부터 규화물 층(40)의 최하부 부분(42)까지 측정된다. 규화물 층(40)은 약 11 나노미터 내지 약 15 나노미터 범위의 두께를 포함한다. 규화물 층(40) 두께와는 관계없이, 미리 결정된 깊이(D)는 일정한 범위에 있을 것이다. 실시예에 있어서, 융기된 소스/드레인 영역(50)은 p-타입 도펀트를 포함하며, 또한 채널 영역(20)은 PMOS 를 형성하기 위해 n-타입 도펀트를 포함한다. 미리 결정된 깊이(D)는 약 0 나노미터 내지 약 5 나노미터 범위에 있다. 실시예에 있어서, 융기된 소스/드레인 영역(50)은 n-타입 도펀트를 포함하고, 또한 채널 영역(20)은 NMOS 를 형성하기 위해 p-타입 도펀트를 포함한다. 미리 결정된 깊이(D)는 약 5 나노미터 내지 약 11 나노미터 범위에 있다. NMOS 에 있어서, 전자는 작동 시 다수 캐리어(majority carrier)이다. 전자의 이동성은 정공의 이동성보다 수 배 빠르다. 따라서 접촉 대항에 대한 관심은 NMOS 에서의 미리 결정된 깊이(D)가 PMOS 에서의 미리 결정된 깊이보다 더 깊도록 이동성이 더 크다. 실시예에 있어서, 미리 결정된 깊이(D)는 5 나노미터보다 작다. 실시예에 있어서, 미리 결정된 깊이(D)는 약 7 나노미터보다 작다.
본 발명에 있어서, 미리 결정된 깊이(D)는 접촉 저항과 소스/드레인 저항의 총합을 증가시키지 않도록 더 얕은 범위로 제어된다. 포켓 프로필로 인해, 규화물 층(40)과 융기된 소스/드레인 영역(50) 사이의 접촉 영역이 확장된다. 확장된 접촉 영역은 저항이 기하학적 횡단면에 반비례하기 때문에 낮은 접촉 저항을 제공한다. 이것은 접촉 저항을 감소시키기에 충분하다. 또한, 규화물 층(40)은 금속을 포함하며, 이것은 보다 낮은 시트 저항을 제공한다. 규화물 층(40)은 보다 작은 저항 차이로 인해 융기된 소스/드레인 영역(50)과 호환 가능하다. 따라서 전체 저항은 디바이스의 구동 전류가 규화물 층(40)의 프로필에 의해 증가하도록 극적으로 감소된다. 반면에, 미리 결정된 깊이(D)는 채널 영역(20)의 인장 응력 또는 압축 응력을 유지시킨다. 미리 결정된 깊이(D)는 융기된 소스/드레인 영역(50)의 응력 구조를 파괴하지 않도록 최적의 범위로 제어된다. 그에 따라, 채널 영역(20)의 인장 응력 또는 압축 응력이 해제되지 않을 것이다. 따라서 미리 결정된 깊이(D)는 접촉 저항을 감소시킬 뿐만 아니라 채널 영역(20)에 스트레인을 유지시킨다.
유전체 층(86)이 기판(10) 위에 위치된다. 접촉 플러그(61)가 규화물 층(40) 상에 위치된다. 접촉 플러그(61)의 바닥 영역은 규화물 층(40)의 상부 영역(45)과 실질적으로 동일하거나 또는 이보다 작다. 접촉 플러그(61)는 예를 들어, 텅스텐, 구리, 또는 알루미늄을 포함한다. 접촉 플러그(61)는 다른 디바이스와의 연결을 위한 와이어 또는 비아(via)로서 작용한다. 실시예에 있어서, 접촉 플러그(61)는 그 최상부 부분으로부터 규화물 층(40)을 향해 테이퍼진다. 접촉 플러그(61)는 규화물 층(40)의 도전성보다 높은 도전성을 갖는다. 접촉 플러그(61)로 인해, 접촉 저항이 감소되고 또한 구동 전류가 증가한다.
도 2a-2b는 본 발명의 일부 실시예에 따라 미리 결정된 깊이(D)를 변화시켰을 때의 실험 결과이다. 도 2a에 있어서, 수평축은 미리 결정된 깊이(D)를 지칭하며, 이것은 인터페이스(15)로부터 최하부 부분(42)까지 측정된다. 규화물 층(40)은 NiSi 로 제조된다. 히스토그램에 대응하는 좌측의 수직축은 접촉 저항값 및 소스/드레인 저항값을 각각 지칭한다. 라인 차트(line chart)에 대응하는 우측의 수직축은 채널 저항(RCH) 및 예를 들어 접촉 저항, 소스/드레인 저항, 및 채널 저항을 포함하는 외부 저항(REXT)을 포함하는 전체 저항값을 지칭한다. 미리 결정된 깊이(D)가 5 나노미터일 때, 소스/드레인 저항은 34 ohm-μm 이며, 또한 접촉 저항은 73.2 ohm-μm 이다. 전체 저항은 약 460-470 ohm-μm 이다. 미리 결정된 깊이(D)가 15 나노미터일 때, 소스/드레인 저항은 57 ohm-μm 이며, 또한 접촉 저항은 94.8 ohm-μm 이다. 전체 저항은 약 500-510 ohm-μm 이다. 미리 결정된 깊이(D)가 더 깊어질 때, 접촉 저항과 소스/드레인 저항 모두가 그에 따라 증가한다. 전체 저항은 미리 결정된 깊이(D)가 약 5 나노미터로부터 약 15 나노미터로 증가할 때 극적으로 증가한다. 또한, 약 7 나토미터로 미리 결정된 깊이(D)는 미리 결정된 깊이(D)가 약 7 나노미터보다 클 때 전체 저항이 튀어오르기 시작하는 임계점인 것을 나타내고 있다. 따라서 융기된 소스/드레인 영역(50) 내로 연장하는 더 깊은 규화물 층은 접촉 저항과 소스/드레인 저항의 증가된 총합을 나타내며, 이것은 얕은 규화물 층(D 는 약 7 나노미터 아래이다)의 총합보다 크다. 따라서 접촉 저항과 소스/드레인 저항의 총합은 규화물 층(40)의 깊이에 비례하여 증가한다.
도 2b에 있어서, 수평축은 미리 결정된 깊이(D)를 지칭한다. 좌측의 수직축은 델타 포화 전류를 지칭하며, 이것은 미리 결정된 깊이(D)의 약 5 나노미터에서 본래의 포화 전류와 비교된다. 델타 포화 전류는 미리 결정된 깊이(D)가 약 5 나노미터일 때 0 % 로서 설정된다. 미리 결정된 깊이(D)가 약 15 나노미터로 증가될 때, 델타 포화 전류는 -5.0 % 가 된다. 즉, 약 15 나노미터에서의 포화 전류는 약 5 나노미터에서의 포화 전류보다 약 5.0 % 적다. 이것은 미리 결정된 깊이(D)가 약 7 나노미터보다 클 때 포화 전류가 극적으로 강하한다는 것을 나타낸다. 더 깊은 규화물 층은 포화 전류를 열화시키며 또한 채널 영역(20)의 스트레인을 해제시킨다.
도 3a-3f는 본 발명의 일부 실시예에 따른 도 1의 반도체 디바이스(100)의 제조 공정을 도시한 횡단면도이다. 각각의 도면은 반도체 디바이스(100)를 제조하기 위한 공정의 단계를 지칭할 수 있다.
도 3a에 있어서, 반도체 디바이스(100)의 제조는 기판(10) 상에 위치된 게이트 구조물(30)을 포함하는 기판(10)을 제공함으로써 시작한다. 게이트 유전체(32)가 기판(10)의 채널 영역(20) 위에 형성된다. 일 실시예에 있어서, 게이트 유전체(32)는 물리적 기상 증착(PVD), 화학 기상 증착(CVD), 또는 원자층 증착(ALD)과 같은, 그러나 이에 제한되지 않는, 잘 알려진 임의의 방법에 의해 형성된다. 게이트 전극(33)이 게이트 유전체(32) 위에 형성된다. 하드 마스크(도시되지 않음)가 게이트 전극(33)의 상부에 형성된다. 실시예에 있어서, 게이트 전극(33) 및 하드 마스크는 PVD 또는 CVD 를 사용하여 적층되며, 그 후 잘 알려진 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 그 후, 측벽 스페이서(34)가 게이트 전극(33)의 대향 측벽들 상에 형성된다. 일 실시예에 있어서, 측벽 스페이서(34)는 게이트 전극(33)을 포함하는 기판(10) 위에 스페이서 물질의 층을 적층하고, 그 후 측벽 스페이서(34)를 형성하기 위해 스페이서 물질의 층을 이방성으로 에칭하는 것과 같은 잘 알려진 기술을 사용함으로써 형성된다.
도 3b에 있어서, 공동(13)은 에칭 공정(90)을 사용함으로써 기판(10)에 그리고 게이트 구조물(30)에 인접하여 형성된다. 보호층(도시되지 않음)은 보호를 위해 게이트 구조물(30) 및 다른 영역상에 적층될 수 있다. 공동(13)은 U-형상 프로필 또는 다각형 프로필이다. 공동(13)은 게이트 구조물(30) 아래의 기판 물질을 잠식하는 에피택시-팁 공동(16)을 추가로 포함한다. 공동(13)은 예를 들어 약 10 nm 내지 약 80 nm 의 깊이로 기판(140) 내에 수직으로 형성된다. 공동(13)을 임의의 적절한 깊이로 에칭하는 것도 본 발명의 범위 내에 있다. 또한, 에칭 공정(90)은 게이트 구조물(30) 아래의 기판(10)의 일부를 언더컷하는 등방성 에칭이다. 예를 들어, 에칭 공정(90)은 습식 에칭 공정이다. 기판(10)의 기판 물질은 공동(13)이 게이트 구조물(30)의 바닥 부분을 노출시키도록 횡방향으로 에칭된다. 특히, 측벽 스페이서(34)의 바닥 부분 및 게이트 유전체(32)의 바닥 부분이 노출된다.
실시예에 있어서, 예비-처리를 위해 수소 베이크(bake) 처리가 바닥 표면(17) 상에 수행된다. 수소 베이크 처리는 산소를 탈착시키고(desorb), 또한 바닥 표면(17)이 결함 생성 없이 용이하게 응집(nucleate)할 수 있도록 표면을 재구성한다.
도 3c에 있어서, 바닥 표면(17) 상에 제1 에피택시-성장된 도핑된 층(52)을 에피택시 성장시키기 위해 제1 에피택시 적층이 수행된다. 에피택시-팁 공동(16)은 에피택시-팁(58)을 형성하기 위해 제1 에피택시-성장된 도핑된 층(52)의 단부 부분(52')에 의해 충전된다. 에피택시-팁(58)을 채널 영역(20)에 비교적 매우 근접하여 형성함으로써, 채널 영역(20)에 큰 등방 응력이 유도되어, 큰 캐리어 이동성 및 증가된 구동 전류로 나타난다. 더욱이, 제1 에피택시 적층은 전구체, 예를 들어, 실리콘-함유 화합물, 게르마늄-함유 화합물, 및 도펀트를 포함한다. 제1 에피택시-성장된 도핑된 층(52)은 제1 에피택시 적층 중 p-타입 또는 n-타입 도펀트로 인-시튜로 도핑된다. 실리콘-함유 화합물은 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2CL2), 및 펜타-클로로실란을 포함하지만, 그러나 이에 제한되지 않는다. 게르마늄-함유 화합물은 예를 들어 게르만(GeH4)을 포함한다. 따라서 제1 에피택시-성장된 도핑된 층(52)이 실리콘 게르마늄을 포함한다.
제2 에피택시 적층은 제1 에피택시-성장된 도핑된 층(52) 상에 제2 에피택시-성장된 도핑된 층(54)을 선택적으로 형성하도록 수행된다. 제1 에피택시-성장된 도핑된 층(52)은 제2 에피택시 적층을 위한 시드층(seed layer)으로서 작용한다. 제2 에피택시 적층은 단부 부분(54')을 형성하기 위해 게이트 구조물(30) 아래의 공동(13)의 일부를 재충전(backfill)한다. 제2 에피택시 적층은 제1 에피택시 적층의 에피택시 반도체 물질과 동일한 에피택시 반도체 물질을 갖는다. 또한, 제2 에피택시 적층은 제1 에피택시 적층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 전구체를 포함한다. 제2 에피택시 적층 중, 게르마늄의 양은 구배 분포를 형성하기 위해 점진적으로 증가한다. 또한, 제2 에피택시 적층은 제1 에피택시 적층과 동일한 도펀트 종을 포함한다. 제2 에피택시 적층의 도펀트 농도는 제1 에피택시 적층의 도펀트 농도보다 높다. 제2 에피택시 적층 중, 일정한 분포를 형성하기 위해 전구체의 도펀트 농도는 일정하다.
제3 에피택시 적층은 제2 에피택시-성장된 도핑된 층(54) 상에 제3 에피택시-성장된 도핑된 층(55)을 선택적으로 형성하도록 수행된다. 제2 에피택시-성장된 도핑된 층(54)은 제3 에피택시 적층을 위한 시드층으로서 작용한다. 제3 에피택시 적층은 단부 부분(55')을 형성하기 위해 게이트 구조물(30) 아래의 공동(13)의 나머지 일부를 재충전한다. 제3 에피택시 적층은 기판(10)의 표면(12)을 계속 적층하여 이로부터 솟아오른다. 제3 에피택시 적층은 제1 또는 제2 에피택시 적층의 에피택시 반도체 물질과 동일한 에피택시 반도체 물질을 갖는다. 또한 제3 에피택시 적층은 제2 에피택시 적층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 전구체를 포함한다. 제3 에피택시 적층 중, 게르마늄의 양은 구배 분포를 형성하기 위해 점진적으로 증가한다. 또한, 제3 에피택시 적층은 제1 에피택시 적층과 동일한 도펀트 종을 포함한다. 제3 에피택시 적층의 도펀트 농도는 제2 에피택시 적층의 도펀트 농도보다 높다. 제3 에피택시 적층 중, 일정한 분포를 형성하기 위해 전구체의 도펀트 농도는 일정하다.
제4 에피택시 적층은 제3 에피택시-성장된 도핑된 층(55) 상에 제4 에피택시-성장된 도핑된 층(56)을 형성하도록 수행된다. 제4 에피택시 적층은 실리콘-함유 화합물 및 도펀트를 포함한다. 따라서 제4 에피택시-성장된 도핑된 층(56)은 실리콘 캡핑 층으로서 간주되는 실리콘을 포함한다. 또한, 제4 에피택시 적층은 제1 에피택시 적층과 동일한 도펀트 종을 포함한다. 제4 에피택시 적층의 도펀트 농도는 제3 에피택시 적층의 도펀트 농도보다 높다. 제1, 제2, 제3, 및 제4 에피택시 적층에 의해, 융기된 소스/드레인 영역(50)이 형성된다. 일부 실시예에 있어서, 에피택시 적층/부분 에칭 공정은 원하는 두께에 도달될 때까지 다수회 반복된다. 이런 반복되는 적층/부분 에칭 공정은 주기적인 적층/에칭(cyclic deposition/etch)(CED) 공정으로도 지칭된다.
도 3d에 있어서, 마스크 층(70)이 기판(10) 상에 형성된다. 마스크 층(70)은 표준 저항 보호 산화물(resist protect oxide)(RPO), 예를 들어 실리콘 산화물 또는 실리콘 질화물을 포함한다. 포토레지스트 층(도시되지 않음)이 마스크 층(70) 위에 적층된다. 리소그래피 공정이 미리 결정된 규화물 영역을 위한 위치를 한정하도록 수행된다. 나중에, 마스크 층(70)을 패터닝하고 그리고 개구(72)를 형성하도록 에칭 공정이 수행된다. 개구(72)는 제4 에피택시-성장된 도핑된 층(56)의 상부 표면(59)의 일부를 노출시킨다. 즉, 개구(72)의 영역은 상부 표면(59)의 영역보다 작다. 개구(72)와 임플란트 도펀트를 융기된 소스/드레인 영역(50)에 매칭시키기 위해 예비-비정질 임플란테이션(pre-amorphous implantation)(PAI)(92)이 수행된다. PAI(92)는 도펀트 종, 예를 들어 적절한 관성 특성을 갖는 중이온(heavy ion)인 제논을 포함한다. PAI(92)는 융기된 소스/드레인 영역(50)의 단결정 접합을 파괴하며 그리고 단결정 접합을 비정질 접합으로 전환시킨다. 따라서 개구(72)에 의해 형성된 비정질 영역(63)이 상기 융기된 소스/드레인 영역(50)에 형성된다. PAI(92)는 약 3 내지 7 KeV 범위의 에너지를 포함한다. PAI(92)는 비정질 영역(63)을 얕은 깊이로 유지하기 위해 낮은 에너지 범위로 제어된다. 규화물 층의 프로필이 인터페이스(15) 아래로 단지 수 나노미터 내의 미리 결정된 깊이로 제어되기 때문에, PAI(92)를 높은 에너지 레벨로 또는 높은 도스(dose)로 하는 것이 금지된다. 인터페이스(15)는 게이트 구조물(30)과 채널 영역(20) 사이에 있다. 도스, 에너지, 및 경사각(tilt angle)은 이 예시적인 실시예의 정신 및 범위 내에서 변화될 수 있다.
도 3e에 있어서, 금속층(75)이 마스크층(70) 및 제4 에피택시-성장된 도핑된 층(56) 위에 적층된다. 적층될 수 있는 예시적인 그리고 비-제한적인 금속은 니켈, 백금, 또는 티타늄을 포함한다. 금속층(75)의 두께는 약 수 옹스트롬이며, 이것은 약 6 옹스트롬 내지 약 8 옹스트롬일 수 있다. 나중에, 융기된 소스/드레인 영역(50)의 일부를 규소화하기 위해 어닐링 공정(94)이 수행된다. 특히, 금속층(75)은 도 3d에 도시된 비정질 영역(63)과 반응한다. 따라서 어닐링 공정(94)은 융기된 소스/드레인 영역(50)에 규화물 층(40)을 생산하며, 이것은 비정질 영역(63)에 기초하여 형성된다. PAI(92)에 의해 유도된 임의의 연장된 결함 라인은, 규화물 층(40)이 비정질 영역(63) 내에 포함되기 때문에, 규화물 층(40)의 형성에 의해 악화된다는 것을 인식해야 한다. 어닐링 공정(94)은 적어도 하나의 열처리, 예를 들어 급속 고온 어닐링, 레이저 어닐링, 또는 플래시(flash) 어닐링을 포함한다. 규화물 층(40)은 예를 들어 NiSi, PtSi, 또는 TiSi 를 포함한다. NiSi 는, 실리콘의 그 낮은 소모율, 낮은 저항도(15-20 μOhm/cm 범위에 있는 것으로 보고된), 및 가장 중요하기로는 협소-라인 효과가 제한되거나 또는 없기 때문에, 티타늄과 코발트 규화물 모두에 대해 많은 장점을 갖고 있다. 나중에, 금속 층(75)의 나머지 부분이 습식 에칭 또는 건식 에칭에 의해 스트리핑된다. 규화물 층(40)의 형성 중, 규화물 층(40)은 규화물 층(40)의 더 깊은 깊이를 방지하기 위해 산소 또는 수소 과산화물 처리로부터 자유롭다.
도 3f에 있어서, 유전체 층(86)이 기판(10) 위에 적층된다. 유전체 층(86)은 예를 들어 5,000 내지 15,000 옹스트롬 두께의 보로포스포실리케이트 유리(borophosphosilicate glass)(BPSG)의 층을 포함한다. 포토레지스트 층(도시되지 않음)이 유전체 층(86) 위에 적용된다. 포토레지스트 층을 패터닝하기 위해 표준 포토리소그래피 기술이 적용된다. 에칭 공정은 유전체 층(86)을 에칭하고 그리고 규화물 층(40)의 상부 표면(45)을 노출시키는 접촉 개구를 형성하는데 사용된다. 접촉 개구의 영역은 상부 표면(45)과 동일하거나 또는 이보다 작다. 그 후, 접촉 금속층이 규화물 층(40)과 접촉되도록 접촉 개구 내로 블랭킷형(blanketed) 형태로 적층된다. 접촉 금속은 구리, 알루미늄, 또는 텅스텐을 포함한다. 나중에, 화학 기계 폴리싱과 같은 폴리싱 공정이 접촉 금속층의 불균일한 부분을 제거하는데 사용된다. 따라서 접촉 플러그(61)가 실리콘 층(40) 상에 형성된다.
간단히 말해, 규화물 층(40)은 융기된 소스/드레인 영역(50)에 의해 둘러싸인다. 규화물 층(40)은 상부 표면(59)으로부터 상기 융기된 소스/드레인 영역(50) 내로 연장한다. 규화물 층(40)의 최하부 부분(42)은 인터페이스(15) 아래로 미리 결정된 깊이(D)로 종료된다. 미리 결정된 깊이(D)는 채널 영역(20)의 스트레인이 유지되고 또한 접촉 저항이 감소되도록, 수 나노미터 내로 엄격하게 제어된다. 감소된 접촉 저항 및 캐리어의 높은 이동성으로 인해, 디바이스의 구동 전류가 극적으로 증가된다.
반도체 디바이스는 기판 상에 위치된 게이트 구조물, 및 상기 게이트 구조물에 인접한 융기된 소스/드레인 영역을 포함한다. 인터페이스는 게이트 구조물과 기판 사이에 있다. 융기된 소스/드레인 영역은 게이트 구조물 아래의 채널에 스트레인을 제공하는 스트레서 층, 및 상기 스트레서 층의 규화물 층을 포함한다. 규화물 층은 융기된 소스/드레인 영역의 상부 표면으로부터 연장하며 그리고 인터페이스 아래로 미리 결정된 깊이로 종료된다. 미리 결정된 깊이는 스트레서 층이 채널의 스트레인을 유지하게 한다.
일부 실시예에 있어서, 규화물 층은 스트레서 층의 시트 저항보다 낮은 시트 저항을 포함한다.
일부 실시예에 있어서, 규화물 층은 융기된 소스/드레인 영역에 의해 둘러싸인다.
일부 실시예에 있어서, 반도체 디바이스는 규화물 층 상에 위치된 접촉 플러그를 추가로 포함한다. 접촉 플러그의 바닥 영역은 규화물 층의 상부 영역과 실질적으로 동일하거나 또는 이보다 작다.
일부 실시예에 있어서, 융기된 소스/드레인 영역은 p-타입 도펀트를 포함한다. 미리 결정된 깊이는 약 0 나노미터 내지 약 5 나노미터의 범위에 있다.
일부 실시예에 있어서, 규화물 층은 약 11 나노미터 내지 약 15 나노미터 범위의 두께를 포함한다.
일부 실시예에 있어서, 규화물 층은 니켈 규화물을 포함한다. 스트레서 층은 실리콘 게르마늄을 포함한다.
일부 실시예에 있어서, 스트레서 층은 스트레서 층의 바닥에 제1 실리콘 게르마늄 층; 상기 제1 실리콘 게르마늄 층 상의 제2 실리콘 게르마늄 층; 상기 제2 실리콘 게르마늄 층 상의 제3 실리콘 게르마늄 층; 및 상기 제3 실리콘 게르마늄 층 상의 실리콘 캡 층을 추가로 포함한다. 제2 실리콘 게르마늄 층은 제1 실리콘 게르마늄 층의 게르마늄 농도보다 높은 게르마늄 농도를 포함한다. 제3 실리콘 게르마늄 층은 제2 실리콘 게르마늄 층의 게르마늄 농도보다 높은 게르마늄 농도를 포함한다. 제1, 제2, 및 제3 게르마늄 층은 게르마늄 농도의 구배 분포를 개별적으로 포함한다.
일부 실시예에 있어서, 제1 실리콘 게르마늄 층은 약 10 % 내지 약 40 % 범위의 게르마늄 농도를 포함한다. 제2 실리콘 게르마늄 층은 약 25 % 내지 약50 % 범위의 게르마늄 농도를 포함한다. 제3 실리콘 게르마늄 층은 약 40 % 내지 약 65 % 범위의 게르마늄 농도를 포함한다.
반도체 디바이스는 기판 상에 위치된 게이트 구조물; 상기 게이트 구조물에 인접한 융기된 소스/드레인 영역; 및 상기 융기된 소스/드레인 영역에 위치된 규화물 플러그를 포함한다. 인터페이스는 게이트 구조물과 기판 사이에 있다. 융기된 소스/드레인 영역은 게이트 구조물 아래의 채널에 제공된 인장 응력 또는 압축 응력을 나타내도록 선택되는 에피택시 성장된 물질을 포함한다. 규화물 층의 최하부 부분은 융기된 소스/드레인 영역과 결합하는 접촉 영역을 확장하기 위해, 인터페이스 아래로 미리 결정된 깊이로 종료된다. 미리 결정된 깊이는 접촉 저항을 감소시키고 그리고 채널 영역의 인장 응력 또는 압축 응력을 유지하도록 허용된다.
일부 실시예에 있어서, 규화물 플러그는 융기된 소스/드레인 영역의 상부 표면으로부터 연장하며, 또한 융기된 소스/드레인 영역에 의해 둘러싸이는 포켓 프로필을 포함한다.
일부 실시예에 있어서, 융기된 소스/드레인 영역은 n-타입 도펀트를 포함한다. 미리 결정된 깊이는 약 5 나노미터 내지 약 11 나노미터의 범위에 있다.
일부 실시예에 있어서, 미리 결정된 깊이는 7 나노미터보다 작다.
일부 실시예에 있어서, 융기된 소스/드레인 영역은 제1 에피택시-성장된 도핑된 층; 상기 제1 에피택시-성장된 도핑된 층의 도펀트 농도보다 높은 도펀트 농도를 포함하는 제2 에피택시-성장된 도핑된 층; 상기 제2 에피택시-성장된 도핑된 층의 도펀트 농도보다 높은 도펀트 농도를 포함하는 제3 에피택시-성장된 도핑된 층; 및 상기 제1, 제2, 및 제3 에피택시-성장된 도핑된 층보다 높은 도펀트 농도를 포함하는 제4 에피택시-성장된 도핑된 층을 추가로 포함한다.
일부 실시예에 있어서, 제1, 제2, 제3, 및 제4 에피택시-성장된 도핑된 층은 도펀트 농도의 일정한 구배를 개별적으로 포함한다.
반도체 디바이스를 제조하기 위한 방법은 기판 상에 게이트 구조물을 포함하는 기판을 제공하는 것; 에칭 공정에 의해 기판에 그리고 게이트 구조물에 인접하여 공동을 형성하는 것; 공동을 충전하기 위해 반도체 물질을 에피택시 성장시키고, 그에 따라 융기된 소스/드레인 영역을 형성하는 것; 예비-비정질 임플란팅 공정에 의해 상기 융기된 소스/드레인 영역에 비정질 층을 생성시키는 것; 비정질 층 상에 금속을 적층하는 것; 및 금속을 비정질 층과 반응시키고 그리고 상기 융기된 소스/드레인 영역 내에 규화물 층을 형성하는 것을 포함한다.
일부 실시예에 있어서, 규화물 층은 임의의 산소 또는 수소 과산화물 처리로부터 자유롭다.
일부 실시예에 있어서, 예비-비정질 임플란팅 공정은 약 3 내지 7 KeV 범위의 에너지를 포함한다.
일부 실시예에 있어서, 반도체 물질을 에피택시 성장시키는 단계는 공동의 바닥 표면상에 제1 실리콘 게르마늄 층을 형성하기 위해 제1 에피택시 적층을 수행하는 것; 제1 실리콘 게르마늄 층 상에 제2 실리콘 게르마늄 층을 형성하기 위해 제2 에피택시 적층을 수행하는 것; 제2 실리콘 게르마늄 층 상에 제3 실리콘 게르마늄 층을 형성하기 위해 제3 에피택시 적층을 수행하는 것; 및 제2 실리콘 게르마늄 층 상에 실리콘 층을 형성하기 위해 제4 에피택시 적층을 수행하는 것을 추가로 포함한다. 제2 에피택시 적층은 제1 에피택시 적층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 전구체를 포함한다. 제3 에피택시 적층은 제2 에피택시 적층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 전구체를 포함한다.
일부 실시예에 있어서, 규화물 층은 비정질 층에 기초하여 형성된다.
전술한 바는 당업자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 여러 실시예들의 특징부의 개요를 설명하였다. 당업자라면 이들은 동일한 목적을 실행하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 및/또는 여기에 도입된 실시예의 동일한 장점을 달성하기 위한 기반으로서 본 발명을 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자라면 이런 등가의 구성이 본 발명의 정신 및 범위로부터 일탈하지 않으며 또한 이들은 본 발명의 정신 및 범위로부터의 일탈 없이 여기에서 다양한 변화, 대체, 및 변경을 받을 수 있음을 인식해야 한다.

Claims (10)

  1. 반도체 디바이스로서,
    기판에 위치된 게이트 구조물, 및 상기 게이트 구조물과 상기 기판 사이의 인터페이스;
    상기 게이트 구조물에 인접한 융기된 소스/드레인 영역
    을 포함하며,
    상기 융기된 소스/드레인 영역은,
    상기 게이트 구조물 아래의 채널 영역에 스트레인을 제공하는 스트레서 층(stressor layer); 및
    상기 스트레서 층의 규화물 층으로서, 상기 규화물 층은 융기된 소스/드레인 영역의 상부 표면으로부터 연장하고 또한 상기 인터페이스 아래에서 미리 결정된 깊이로 종료되며, 상기 미리 결정된 깊이는 상기 스트레서 층이 상기 채널 영역의 스트레인을 유지하도록 하는 상기 규화물 층
    을 포함하는 것인 반도체 디바이스.
  2. 제1 항에 있어서, 상기 규화물 층은 상기 스트레서 층의 시트 저항보다 낮은 시트 저항을 포함하는 것인 반도체 디바이스.
  3. 제1 항에 있어서, 상기 규화물 층은 상기 융기된 소스/드레인 영역으로 둘러싸이는 것인 반도체 디바이스.
  4. 제1 항에 있어서, 상기 규화물 층 상에 위치되는 접촉 플러그(contact plug)를 더 포함하며, 상기 접촉 플러그의 바닥 영역은 상기 규화물 층의 상부 영역과 동일하거나 또는 이보다 작은 것인 반도체 디바이스.
  5. 제1 항에 있어서, 상기 스트레서 층은,
    상기 스트레서 층의 바닥의 제1 실리콘 게르마늄 층;
    상기 제1 실리콘 게르마늄 층 상의 제2 실리콘 게르마늄 층으로서, 상기 제2 실리콘 게르마늄 층은 상기 제1 실리콘 게르마늄 층의 게르마늄 농도보다 높은 게르마늄 농도를 포함하는 것인 상기 제2 실리콘 게르마늄 층;
    상기 제2 실리콘 게르마늄 층 상의 제3 실리콘 게르마늄 층으로서, 상기 제3 실리콘 게르마늄 층은 상기 제2 실리콘 게르마늄 층의 게르마늄 농도보다 높은 게르마늄 농도를 포함하며, 상기 제1, 제2, 및 제3 실리콘 게르마늄 층은 게르마늄 농도의 구배 분포(gradient distribution)를 개별적으로 포함하는 것인 상기 제3 실리콘 게르마늄 층; 및
    상기 제2 실리콘 게르마늄 층 위의 실리콘 캡 층
    을 더 포함하는 것인 반도체 디바이스.
  6. 반도체 디바이스로서,
    기판 상에 위치되는 게이트 구조물, 및 상기 게이트 구조물과 상기 기판 사이의 인터페이스;
    상기 게이트 구조물에 인접한 융기된 소스/드레인 영역으로서, 상기 융기된 소스/드레인 영역은 상기 게이트 구조물 아래의 채널 영역에 제공된 인장 응력 또는 압축 응력을 나타내도록 선택되는 에피택시 성장된 물질을 포함하는 것인 상기 융기된 소스/드레인 영역; 및
    상기 융기된 소스/드레인 영역에 위치되는 규화물 플러그로서, 규화물 층의 최하부 부분은 상기 융기된 소스/드레인 영역과 결합하는 접촉 영역을 확장시키기 위해 인터페이스 아래에서 미리 결정된 깊이로 종료되며, 상기 미리 결정된 깊이는 접촉 저항을 감소시키고 또한 상기 채널 영역의 인장 응력 또는 압축 응력을 유지시키도록 허용되는 것인 상기 규화물 플러그
    를 포함하는 반도체 디바이스.
  7. 제6 항에 있어서, 상기 규화물 플러그는 상기 융기된 소스/드레인 영역의 상부 표면으로부터 연장하며, 또한 상기 융기된 소스/드레인 영역으로 둘러싸이는 포켓 프로필(pocket profile)을 포함하는 것인 반도체 디바이스.
  8. 제6 항에 있어서, 상기 융기된 소스/드레인 영역은,
    제1 에피택시-성장된 도핑된 층;
    상기 제1 에피택시-성장된 도핑된 층의 도펀트 농도보다 높은 도펀트 농도를 포함하는 제2 에피택시-성장된 도핑된 층;
    상기 제2 에피택시-성장된 도핑된 층의 도펀트 농도보다 높은 도펀트 농도를 포함하는 제3 에피택시-성장된 도핑된 층; 및
    상기 제1, 제2, 및 제3 에피택시-성장된 도핑된 층보다 높은 도펀트 농도를 포함하는 제4 에피택시-성장된 도핑된 층
    을 더 포함하는 것인 반도체 디바이스.
  9. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판 상에 게이트 구조물을 포함하는 기판을 제공하는 것;
    에칭 공정에 의해 상기 기판에 그리고 상기 게이트 구조물에 인접하여 공동(cavity)을 형성하는 것;
    상기 공동을 충전하기 위해 반도체 물질을 에피택시 성장시키고, 그에 따라 융기된 소스/드레인 영역을 형성하는 것;
    예비-비정질 임플란팅(implanting) 공정에 의해 상기 융기된 소스/드레인 영역에 비정질 층을 생성시키는 것;
    상기 비정질 층 상에 금속을 적층시키는 것; 및
    상기 금속을 상기 비정질 층과 반응시키고 또한 상기 융기된 소스/드레인 영역 내에 규화물 층을 형성하는 것
    을 포함하는 반도체 디바이스 제조 방법.
  10. 제9 항에 있어서, 반도체 물질을 에피택시 성장시키는 것은,
    상기 공동의 바닥 표면상에 제1 실리콘 게르마늄 층을 형성하기 위해 제1 에피택시 적층을 수행하는 것;
    상기 제1 실리콘 게르마늄 층 상에 제2 실리콘 게르마늄 층을 형성하기 위해 제2 에피택시 적층을 수행하는 것으로서, 상기 제2 에피택시 적층은 제1 에피택시 적층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 전구체를 포함하는 것인 상기 제2 에피택시 적층을 수행하는 것;
    상기 제2 실리콘 게르마늄 층 상에 제3 실리콘 게르마늄 층을 형성하기 위해 제3 에피택시 적층을 수행하는 것으로서, 상기 제3 에피택시 적층은 상기 제2 에피택시 적층의 게르마늄 농도보다 높은 게르마늄 농도를 갖는 전구체를 포함하는 것인 상기 제3 에피택시 적층을 수행하는 것; 및
    상기 제2 실리콘 게르마늄 층 상에 실리콘 층을 형성하기 위해 제4 에피택시 적층을 수행하는 것
    을 더 포함하는 것인 반도체 디바이스 제조 방법.
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