CN110808286A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，半导体结构的形成方法包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部、横跨所述鳍部的栅极结构和位于所述栅极结构两侧鳍部中的源漏掺杂层，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；刻蚀部分厚度的所述源漏掺杂层，形成沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底面的第二凹槽，且所述第二凹槽的开口小于所述第一凹槽的开口；在所述沟槽中填充导电材料，形成接触孔插塞。本发明中，所述第二凹槽的开口小于所述第一凹槽的开口，因此底部的源漏掺杂层材料被去除的少，所述源漏掺杂层能够对所述沟道产生足够多的压应力。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
在PMOS器件中，源漏掺杂层对沟道产生压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率，当源漏掺杂层对沟道产生压应力不够时，器件性能会下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部、横跨所述鳍部且覆盖所述鳍部部分顶壁和侧壁的栅极结构以及位于所述栅极结构两侧鳍部中的源漏掺杂层；刻蚀部分厚度的所述源漏掺杂层，形成沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底面的第二凹槽，且所述第二凹槽的开口小于所述第一凹槽的开口；在所述沟槽中填充导电材料，形成接触孔插塞。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部、横跨所述鳍部的栅极结构和位于所述栅极结构两侧鳍部中的源漏掺杂层，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；沟槽，位于所述源漏掺杂层中，所述沟槽包括第一凹槽和位于所述第一凹槽底面的第二凹槽，且所述第二凹槽的开口小于所述第一凹槽的开口；接触孔插塞，位于所述沟槽中。
与现有技术相比，本发明的技术方案具有以下优点：
本发明刻蚀部分厚度的所述源漏掺杂层，形成沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底面的第二凹槽，且所述第二凹槽的开口小于所述第一凹槽的开口，与沟槽为尺寸不变的贯穿孔相比，第二凹槽位置处源漏掺杂层的材料被去除的少，因此源漏掺杂层能够对所述沟道产生足够多的压应力。
进一步，在所述第一凹槽的底面和侧壁上形成第一金属硅化物层，在所述第二凹槽中形成与所述第一金属硅化物层连接的第二金属硅化物层，在所述沟槽中填充导电材料，形成接触孔插塞；由于所述第一凹槽开口大于所述第二凹槽开口，因此调整所述第一凹槽的开口可以调整所述第一金属硅化物层的形成面积，从而可以调整接触孔插塞与所述源漏掺杂层的接触电阻，进而可以使本发明在不减少源漏掺杂层对沟道应力的情况下，降低接触电阻，使得器件具有良好的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14至图18是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体器件为PMOS时，源漏掺杂层提供的应力不足，降低了FinFET的器件性能，现结合一种半导体结构的形成方法分析半导体结构的电学性能有待改善的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，在PMOS中，提供基底，所述基底包括衬底1、凸出于所述衬底1上分立的鳍部2、横跨所述鳍部2的栅极结构3和位于所述栅极结构3两侧鳍部2中的源漏掺杂层4，所述栅极结构3覆盖所述鳍部2的顶壁和侧壁。所述基底还包括覆盖所述源漏掺杂层4和所述栅极结构3的层间介质层5。
如图2所示，刻蚀所述层间介质层5形成贯穿孔6，刻蚀所述贯穿孔6下方部分厚度的所述源漏掺杂层，形成所述凹槽7。
如图3所示，形成所述凹槽7后，形成覆盖所述凹槽7的侧壁和底面的金属硅化物层8，形成金属硅化物层8后，向贯穿孔6和凹槽7中填充导电材料，形成接触孔插塞9。
在PMOS器件中，源漏掺杂层4为沟道提供压应力，源漏掺杂层4的材料是锗化硅，在源漏掺杂层4中形成凹槽7，在凹槽7的底面和侧壁上形成金属硅化物层8，在所述凹槽7中填充导电材料形成接触孔插塞9，降低接触电阻，但为使得接触电阻变小，源漏掺杂层4中会去除的过多的材料，这使得源漏掺杂层4对沟道提供的应力降低，沟道应力下降致使FinFET的器件性能下降。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部、横跨所述鳍部且覆盖所述鳍部部分顶壁和侧壁的栅极结构以及位于所述栅极结构两侧鳍部中的源漏掺杂层；刻蚀部分厚度的所述源漏掺杂层，形成沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底面的第二凹槽，且所述第二凹槽的开口小于所述第一凹槽的开口；在所述沟槽中填充导电材料，形成接触孔插塞。
本发明刻蚀部分厚度的所述源漏掺杂层，形成沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底面的第二凹槽，且所述第二凹槽的开口小于所述第一凹槽的开口，与沟槽为尺寸不变的贯穿孔相比，第二凹槽位置处源漏掺杂层的材料被去除的少，因此源漏掺杂层能够对所述沟道产生足够多的压应力。
为使本发明的上述目的、特征和优点能够能为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明半导体结构的形成方法实施例一中各步骤对应的结构示意图。
参考图4至图6，提供基底，所述基底包括衬底100、凸出于所述衬底100上分立的鳍部102、横跨所述鳍部102且覆盖所述鳍部102的部分顶壁和部分侧壁的栅极结构103以及位于所述栅极结构103两侧鳍部102中的源漏掺杂层104，
如图4所示，提供基底，所述基底包括衬底100，凸出于所述衬底100上分立的鳍部102，横跨所述鳍部102的栅极结构103，所述栅极结构103覆盖所述鳍部102的部分顶壁和部分侧壁。所述基底用于为后续工艺制程的提供工艺平台。
本实施例中，所述鳍部102分立在所述衬底100上，所述鳍部102的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述基底还包括位于所述鳍部102之间的隔离结构101。
本实施例中，所述栅极结构103包括形成在所述鳍部102部分顶面和部分侧壁上的栅介质层1031和位于所述栅介质层1031上的栅极层1032。
所述栅介质层1031用于实现栅极层1032与鳍部102之间的电隔离。需要说明的是，所述栅介质层1031的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层1031的材料为HfO2。在其他实施例中，所述栅介质层1031的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
栅极层1032作为电极，用于实现与外部电路的电连接，在本实施例中，所述栅极层1032的材料为镁钨合金，在其他实施例中，所述栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述基底还包括形成在所述栅极结构103侧壁上的侧墙保护层106。所述侧墙保护层106用于作为后续刻蚀工艺的刻蚀掩膜，用于定义后续形成的源漏掺杂层的形成区域。
本实施例中，所述侧墙保护层106的材料为氮化硅。在其他实施例中，所述侧墙保护层106的材料可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙保护层106为单层结构。在其他实施例中，所述侧墙保护层可以为叠层结构。本实施例中，根据实际工艺需求，所述侧墙保护层106的厚度为1.5nm至10nm。其中，所述侧墙保护层106的厚度指的是：沿垂直于所述侧墙保护层106侧壁的方向上所述侧墙保护层106的尺寸。
如图5所示，所述基底还包括位于所述栅极结构103两侧鳍部102中的源漏掺杂层104。
本实施例中，所述源漏掺杂层104为通过外延方式形成，在所述栅极结构103两侧的鳍部102中形成源漏掺杂层104的步骤包括：刻蚀所述栅极结构103两侧的鳍部102，在所述鳍部102内形成顶部凹槽(图中未示出)，在所述顶部凹槽中通过外延方式形成源漏掺杂层104。
本实施例中，在刻蚀所述栅极结构103两侧的鳍部102后，在所述鳍部102内形成顶部凹槽(图中未示出)之前，还包括：在所述鳍部102的不需要被刻蚀的表面和所述隔离结构101的表面形成图形层(图未示)，所述图形层起到保护所述鳍部102和隔离结构101的作用。所述图形层的材料为光刻胶材料。在形成所述顶部凹槽后，采用湿法去胶或灰化工艺去除所述图形层。
本实施例中，所述半导体结构为PMOS，源漏掺杂层104的材料为锗化硅；所述源漏掺杂层104用于为沟道提供压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率。在其他实施例中，所述半导体结构还可以为NMOS，所述源漏掺杂层104的材料相应的为碳化硅。
本实施例中，所述基底还包括形成在所述鳍部102和所述栅介质层1031之间的氧化层105，所述氧化层105还形成在所述侧墙保护层106与所述鳍部102之间。所述氧化层105为沟道与所述栅介质层1031之间的过渡层，用于改善沟道的界面。
本实施例中，所述氧化层105的材料为氧化硅。在其他实施例中，所述氧化层的材料还可以为氮氧化硅。
如图6所示，所述基底还包括覆盖所述源漏掺杂层104和所述栅极结构103的层间介质层107。所述层间介质层107用于实现相邻半导体结构之间的电隔离。所述层间介质层107的材料为绝缘材料。本实施例中，所述层间介质层107的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
参考图7至图12，刻蚀部分厚度的所述源漏掺杂层104，形成沟槽112，所述沟槽112包括第一凹槽108和位于所述第一凹槽108底面的第二凹槽115，且所述第二凹槽115的开口小于所述第一凹槽108的开口。
所述第二凹槽115的开口小于所述第一凹槽108的开口，与沟槽为尺寸不变的贯穿孔相比，第二凹槽108位置处源漏掺杂层104的材料被去除的少，因此源漏掺杂层104能够对所述沟道产生足够多的压应力。
本实施例中，所述沟槽112用于为后续工艺制程中填充导电材料形成接触孔插塞做准备，刻蚀部分厚度的所述源漏掺杂层104，形成沟槽112的步骤包括：刻蚀部分厚度的所述源漏掺杂层104，形成所述第一凹槽108；刻蚀所述第一凹槽108底面的源漏掺杂层104的材料，形成所述第二凹槽115。
如图7所示，所述层间介质层107覆盖所述源漏掺杂层104，刻蚀部分厚度的所述源漏掺杂层104形成第一凹槽108的步骤还包括，刻蚀所述层间介质层107形成贯穿孔110。所述第一凹槽108的深度较浅，即所述第一凹槽108不会过多的减小源漏掺杂层104对沟道的压应力，且后续制程中，在所述第一凹槽108的底面和侧壁上形成第一金属硅化物材料层，所述第一金属硅化物材料层用于减小接触孔插塞与所述源漏掺杂层104的接触电阻。
本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层107形成贯穿孔110，并采用干法刻蚀工艺刻蚀所述源漏掺杂层104形成所述第一凹槽108。后续工艺制程中，在所述沟槽112中填充导电材料形成接触孔插塞的步骤中，所述导电材料也填充在所述贯穿孔110中。
本实施例中，所述第一凹槽108的深度不能过大也不能过小，如果第一凹槽108过深，会使得源漏掺杂层104中去除的材料过多，使得源漏掺杂层104对沟道的压应力过小，如果第一凹槽108过浅，会使得后续形成在第一凹槽108侧壁上的第一金属硅化物层过少，使得接触电阻较大，相应的，所述第一凹槽108的深度D1(如图7所示)为20埃米至100埃米。
如图8所示，所述半导体结构的形成方法还包括：在形成所述第一凹槽108后，刻蚀所述第一凹槽108底面的源漏掺杂层材料，形成所述第二凹槽前，形成保形覆盖所述第一凹槽108的第一金属硅化物材料层109。所述第一金属硅化物材料层109用于为后续形成第一金属硅化物层做准备。
形成保形覆盖所述第一凹槽108的第一金属硅化物材料层109的步骤包括：采用自对准金属硅化物工艺在所述第一凹槽108的底面和侧壁上形成第一金属硅化物材料层109。
本实施例中，所述第一金属硅化物材料层109的材料为钴硅化合物、镍硅化合物或钛硅化合物。
本实施例中，形成保形覆盖所述第一凹槽108的第一金属硅化物材料层109的步骤包括，所述第一金属硅化物材料层109的厚度为30埃米至60埃米。
如图9至图10所示，所述半导体结构的形成方法还包括，在形成所述第一凹槽108后，刻蚀所述第一凹槽108底面的源漏掺杂层104材料，形成第二凹槽前，形成覆盖所述第一凹槽108侧壁的侧墙层113。所述侧墙层113用于为后续刻蚀所述第一金属硅化物材料层109形成第一金属硅化物层做准备，为刻蚀所述第一凹槽108底面的源漏掺杂层104材料形成第二凹槽做准备。
形成侧墙层113的步骤包括：形成覆盖所述第一金属硅化物材料层109、所述贯穿孔110的侧壁以及层间介质层107表面的侧墙材料层114；去除所述第一凹槽108底面以及层间介质层107上的侧墙材料层114，形成侧墙层113。
形成侧墙层113的步骤包括：采用干法刻蚀工艺去除所述第一凹槽108底面的侧墙材料层114和所述层间介质层107表面的侧墙材料层114。
本实施例中，所述侧墙层113的厚度不能过大也不能过小，如果侧墙层113过厚，会占用过多的空间，且去除所述第一凹槽108底面的侧墙材料层114和所述层间介质层107表面的侧墙材料层114形成侧墙层113花费的时间较长；如果侧墙层113过薄，形成的侧墙层113的致密度比较差。相应地，所述侧墙层113的厚度为5纳米至15纳米。
本实施例中，所述侧墙层113的材料为氮化硅，在其他实施例中，所述侧墙层的材料为氮氧化硅。
如图11所示，刻蚀所述第一凹槽108底面的源漏掺杂层104材料，形成所述第二凹槽115的步骤包括：刻蚀所述侧墙层113露出的所述源漏掺杂层104材料形成第二凹槽115。所述第二凹槽115的开口小于所述第一凹槽108的开口，与沟槽为尺寸不变的贯穿孔相比，第二凹槽115位置处源漏掺杂层104的材料被去除的少，因此源漏掺杂层104能够对所述沟道产生足够多的压应力，以改善空穴迁移率，从而提高器件性能。
本实施例中，刻蚀所述第一凹槽108底面的源漏掺杂层104材料，形成所述第二凹槽115的步骤包括：采用干法刻蚀工艺刻蚀所述第一凹槽108底面的源漏掺杂层104材料，形成所述第二凹槽115。
本实施例中，所述第二凹槽115的深度不能过大也不能过小，如果所述第二凹槽115过深，会使得源漏掺杂层104对沟道的压应力变小，如果第二凹槽115过浅，会使得源漏掺杂层104对沟道的压应力过大，相应的，所述第二凹槽115的深度D2(如图11所示)为2纳米至30纳米。
需要说明的是，刻蚀所述第一凹槽108底面的源漏掺杂层104材料形成第二凹槽115的步骤还包括：以所述侧墙层113为掩膜，刻蚀所述侧墙层113露出的所述第一金属硅化物材料层109，形成第一金属硅化物层111。
本实施例中，采用干法刻蚀工艺去除所述侧墙层113露出的所述第一金属硅化物材料层109，形成第一金属硅化物层111；在其他实施例中，还可以采用湿法刻蚀工艺去除所述侧墙层113露出的所述第一金属硅化物材料层109。
参考图12至图13，在所述沟槽112中填充导电材料，形成接触孔插塞116。
本实施例中，在所述沟槽112中填充导电材料，形成接触孔插塞116的步骤包括：采用化学气相沉积工艺在所述沟槽112中填充导电材料，具体的采用化学气相沉积的工艺参数包括：反应气体包括WF4，WF4的流量为100sccm至2000sccm，反应时间为25秒至100秒。所述接触孔插塞116用于与其他器件实现电连接。
本实施例中，所述接触孔插塞116的材料为钨。在其他实施例中，所述接触孔插塞116的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
本实施例中，所述半导体结构的形成方法还包括：在形成所述第二凹槽115后，在所述沟槽112中填充导电材料，形成接触孔插塞116前，形成保形覆盖所述第二凹槽115的第二金属硅化物层117，且所述第二金属硅化物层117与所述第一金属硅化物层111相连接。所述第二金属硅化物层117和第一金属硅化物层111用于减少接触孔插塞116与所述源漏掺杂层104的接触电阻。
需要说明的是，在所述沟槽112中填充导电材料，形成接触孔插塞116的步骤包括：向所述第二凹槽115、第一凹槽108和贯穿孔110中填充导电材料，形成接触孔插塞116。
本实施例中，所述第二凹槽115位于第一凹槽108下方，相比所述第一凹槽108更靠近所述沟道，因为要防止所述接触孔插塞116中的离子扩散至所述沟道中，因此在所述第二凹槽115侧壁和底面上形成第二金属硅化物层117的步骤包括：所述第二金属硅化物层117防离子扩散度大于所述第一金属硅化物层111的防离子扩散度。所述第一金属硅化物层111是在所述第一凹槽108底面和侧壁掺杂金属离子形成，所述第二金属硅化物层117是在所述第二凹槽115的底面和侧壁掺杂金属离子形成，此处的离子扩散度用于表征形成第一金属硅化物层111和第二金属硅化物层117中的过程中，掺杂的金属离子在源漏掺杂层104中扩散的能力。
所述接触孔插塞116形成在所述第一金属硅化物层111和所述第二金属硅化物层117上，所述第一金属硅化物层111和所述第二金属硅化物层117用于降低接触孔插塞116与所述源漏掺杂层104的接触电阻，因为所述第二凹槽115开口小于所述第一凹槽108开口，所述第一金属硅化物层111形成在所述第一凹槽108的底面和侧壁上，因此本发明能够在不降低对沟道压应力的情况下，通过控制第一凹槽108开口的大小来调整所述第一金属硅化物层111的形成面积，从而调整接触孔插塞116与所述源漏掺杂层104的接触电阻进而可以使本发明在不减少源漏掺杂层104对沟道应力的情况下，降低接触电阻，使得器件具有良好的性能。
本实施例中，形成保形覆盖所述第二凹槽115的第二金属硅化物层117，的步骤包括：所述第二金属硅化物层117的厚度为30埃米至60埃米。
本实施例中，所述第二金属硅化物层117的材料为钴硅化合物或者钛硅化合物。
图14至图18是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前一实施例相同之处不再赘述，与前一实施例不同之处在于：在本实施例中，形成沟槽212的步骤中，先形成第二凹槽215，后形成所述第一凹槽208。
参考图14至图17，刻蚀部分厚度的所述源漏掺杂层，形成沟槽212的步骤包括：刻蚀所述源漏掺杂层204，形成第二凹槽215；刻蚀高于所述第二凹槽215顶面的源漏掺杂层204材料，形成第一凹槽208。
如图14所示，刻蚀所述源漏掺杂层204，形成第二凹槽215的步骤还包括刻蚀所述源漏掺杂层204，形成位于所述第二凹槽215上方的第三凹槽218。相应的，刻蚀高于所述第二凹槽215顶面的源漏掺杂层204材料，也就是刻蚀所述第三凹槽218侧壁的源漏掺杂层204材料，形成第一凹槽208。
需要说明的是，所述层间介质层207覆盖所述源漏掺杂层204，刻蚀部分厚度的所述源漏掺杂层204，形成第二凹槽215的步骤还包括，刻蚀所述层间介质层207形成层间介质孔210。
本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层207形成层间介质孔210，采用干法刻蚀工艺刻蚀所述源漏掺杂层204形成所述第二凹槽215。
本实施例中，所述第二凹槽215的深度不能过深也不能过浅，如果所述第二凹槽215过深，会使得源漏掺杂层204中去除的材料过多，使得源漏掺杂层204对沟道的压应力过小，如果第二凹槽215过浅，会使得源漏掺杂层204对沟道的压应力过大，相应的，所述第二凹槽215的深度D2(如图14所示)为2纳米至30纳米。
如图15所示，所述半导体结构的形成方法还包括，在形成所述第二凹槽215后，刻蚀高于所述第二凹槽215顶面的源漏掺杂层204材料，形成所述第一凹槽208之前，形成覆盖所述第二凹槽215的保护层219。所述保护层219用于在刻蚀高于所述第二凹槽215顶面的源漏掺杂层204材料，形成所述第一凹槽208过程中保护第二凹槽215的底面和侧壁不受损。
本实施例中，所述保护层219的材料为底部抗反射层。在其他实施例中，所述保护层还可以为氧化硅。
需要说明的是，所述保护层219的高度值高于或等于所述第二凹槽215的深度值。
所述半导体结构的形成方法还包括：在形成所述第二凹槽215后，在所述第二凹槽215中形成保护层219之前，形成保形覆盖所述第三凹槽218侧壁以及第二凹槽215的第二金属硅化物材料层220。所述第二金属硅化物材料层220为后续制程中形成第二金属硅化物层做准备。
在本实施例中，采用自对准金属硅化物工艺形成保形覆盖所述第三凹槽218侧壁以及第二凹槽215的第二金属硅化物材料层220。
在本实施例中，所述第二金属硅化物材料层220的材料为钴硅化合物或者钛硅化合物。
在本实施例中，保形覆盖所述第三凹槽218侧壁以及第二凹槽215的第二金属硅化物材料层220的步骤包括：所述第二金属硅化物材料层220的厚度为30埃米至60埃米。
如图16所示，刻蚀高于所述第二凹槽215顶面的源漏掺杂层204材料，形成所述第一凹槽208的步骤包括：采用干法刻蚀工艺刻蚀高于所述第二凹槽215顶面的源漏掺杂层204材料，形成所述第一凹槽208。
所述第二凹槽215的开口小于所述第一凹槽208的开口，与沟槽为尺寸不变的贯穿孔相比，所述第二凹槽215位置处源漏掺杂层204的材料被去除的少，因此源漏掺杂层204能够对所述沟道产生足够多的压应力，以改善空穴迁移率，从而提高器件性能。
刻蚀高于所述第二凹槽215顶面的源漏掺杂层204材料，形成所述第一凹槽208的步骤还包括：刻蚀高于所述保护层219的第二金属硅化物材料层220，剩余的所述第二金属硅化物材料层220作为第二金属硅化物层217。所述第二金属硅化物层217用于减小后续形成的接触孔插塞与所述源漏掺杂层204的接触电阻。
所述半导体结构的形成方法还包括：在形成所述第一凹槽208后，在所述沟槽中填充导电材料，形成接触孔插塞前，形成保形覆盖所述第一凹槽208的第一金属硅化物材料层209，所述第一金属硅化物材料层209为后续制程中形成第一金属硅化物层做准备。
本实施例中，所述第一凹槽208的深度不能过大也不能过小，如果所述第一凹槽208过深，会使得所述源漏掺杂层204对沟道的压应力变小，如果所述第一凹槽208过浅，会使得后续形成在所述第一凹槽208侧壁上的第一金属硅化物层过少，使得接触电阻较大，相应的，所述第一凹槽208的深度D1(如图14所示)为20埃米至100埃米。
本实施例中，所述第一金属硅化物材料层209的材料为钴硅化合物、镍硅化合物或钛硅化合物。
本实施例中，形成保形覆盖所述第一凹槽208的第一金属硅化物材料层209的步骤包括：形成所述第一金属硅化物材料层209的厚度为30埃米至60埃米。
需要说明的是，刻蚀高于所述第二凹槽215顶面的源漏掺杂层材料，形成所述第一凹槽208的步骤还包括，刻蚀所述层间介质层207形成贯穿孔221。
所述半导体结构的形成方法包括，在形成所述第一金属硅化物材料层209后，形成所述第一金属硅化物层前，形成覆盖所述贯穿孔221的侧壁以及所述第一凹槽208的侧壁的侧墙层213。在后续制程中，刻蚀侧墙层213露出的所述第一金属硅化物材料层209，形成第一金属硅化物层。
本实施例中，形成所述侧墙层213的步骤包括，形成保形覆盖所述层间介质层207顶面、所述贯穿孔221侧壁和所述第一金属硅化物材料层209的侧墙材料层(图未示)，去除所述第一凹槽208底面以及所述层间介质层208上的侧墙材料层，剩余的所述侧墙材料层作为侧墙层213。
本实施例中，所述侧墙层213的厚度不能过大也不能过小，如果侧墙层213过厚，会占用过多的空间，如果侧墙层213过薄，形成的侧墙层213的致密度比较差。相应地，所述侧墙层213的厚度为5纳米至15纳米。
本实施例中，所述侧墙层213的材料为氮化硅，在其他实施例中，所述侧墙层的材料还可以为氮氧化硅。
如图17所示，所述半导体结构的形成方法还包括：在形成侧墙层213后，在所述沟槽212中填充导电材料，形成接触孔插塞前，刻蚀所述侧墙层213露出的所述第一金属硅化物材料层209，形成第一金属硅化物层211；去除所述第二凹槽215中的所述保护层219。
所述第一金属硅化物层211与所述第二金属硅化物层217相连接，均用于减小后续形成的接触孔插塞与所述源漏掺杂层204的接触电阻。
所述沟槽212包括第一凹槽208和位于所述第一凹槽208底面的第二凹槽215，且所述第一凹槽208的开口大于所述第二凹槽215的开口，因此调整所述第一凹槽208的开口可以调整所述第一金属硅化物层211的形成面积，从而可以调整后续形成的接触孔插塞与所述源漏掺杂层204的接触电阻，进而可以使本发明在不减少源漏掺杂层204对沟道应力的情况下，降低接触电阻，使得器件具有良好的性能。
本实施例中，采用干法刻蚀工艺刻蚀所述侧墙层213露出的所述第一金属硅化物材料层209，形成第一金属硅化物层211。在其他实施例中，还可以采用湿法刻蚀工艺去除所述侧墙层213露出的所述第一金属硅化物材料层209，形成第一金属硅化物层211。
参考图18，在所述沟槽212中填充导电材料，形成接触孔插塞216。
本实施例中，在所述沟槽212中填充导电材料，形成接触孔插塞216的步骤包括：采用化学气相沉积工艺在所述沟槽212中填充导电材料，具体的采用化学气相沉积的工艺参数为：反应气体包括WF4，WF4的流量为100sccm至2000sccm，反应时间为25秒至100秒。所述接触孔插塞216用于与其他器件实现电连接。
本实施例中，所述接触孔插塞216的材料为钨。
需要说明的是，在所述沟槽212中填充导电材料，形成接触孔插塞216的步骤包括：向所述第二凹槽215、第一凹槽208和贯穿孔210中填充导电材料，形成接触孔插塞216。
本实施例中，在所述第二凹槽215侧壁和底面上形成第二金属硅化物层217的步骤包括：所述第二金属硅化物层217防离子扩散度大于所述第一金属硅化物层211的防离子扩散度。所述第一金属硅化物层211是在所述第一凹槽208底面和侧壁掺杂金属离子形成，所述第二金属硅化物层217是在所述第二凹槽215的底面和侧壁掺杂金属离子形成，此处的离子扩散度用于表征形成第一金属硅化物层211和第二金属硅化物层217中的过程中，掺杂的金属离子在源漏掺杂层204中扩散的能力。
所述接触孔插塞216形成在所述第一金属硅化物层211和所述第二金属硅化物层217上，所述第一金属硅化物层211和所述第二金属硅化物层217用于降低接触孔插塞216与所述源漏掺杂层204的接触电阻，因为所述第一凹槽208开口大于所述第二凹槽215开口，所述第一金属硅化物层211形成在所述第一凹槽208的底面和侧壁上，因此本发明能够在不降低对沟道压应力的情况下，通过控制第一凹槽208开口的大小来调整接触电阻使得器件具有良好的性能。
本实施例中，形成保形覆盖所述第二凹槽215的第二金属硅化物层217，的步骤包括：所述第二金属硅化物层217的厚度为30埃米至60埃米。
本实施例中，所述第二金属硅化物层217的材料为钴硅化合物或者钛硅化合物。
相应的，本发明还提供一种半导体结构。参考图13，示出了本发明半导体结构第一实施例的结构示意图。
参考图13，基底，所述基底包括衬底100、凸出于所述衬底100上分立的鳍部102、横跨所述鳍部102的栅极结构103和位于所述栅极结构103两侧鳍部102中的源漏掺杂层104，所述栅极结构103覆盖所述鳍部102的部分顶壁和部分侧壁；沟槽112，位于所述源漏掺杂层104中，所述沟槽包括第一凹槽108和位于所述第一凹槽108底面的第二凹槽115，且所述第一凹槽108的开口大于所述第二凹槽115的开口；接触孔插塞116，位于所述沟槽中。
本实施例中，所述鳍部102的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述栅极结构103包括形成在所述鳍部101部分顶壁和部分侧壁上的栅介质层1031和位于所述栅介质层1031上的栅极层1032。
所述栅介质层1031用于实现栅极层1032与鳍部102之间的电隔离。需要说明的是，所述栅介质层1031的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层1031的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
栅极层1032作为电极，用于实现与外部电路的电连接，在本实施例中，所述栅极层1032的材料为镁钨合金，在其他实施例中，所述栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述基底还包括形成在所述栅极结构103侧壁上的侧墙保护层106。
本实施例中，所述侧墙保护层106的材料为氮化硅。在其他实施例中，所述侧墙保护层106的材料可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙保护层106为单层结构。在其他实施例中，所述侧墙保护层可以为叠层结构。本实施例中，根据实际工艺需求，所述侧墙保护层106的厚度为2nm至8nm。其中，所述侧墙保护层106的厚度指的是：沿垂直于所述侧墙保护层106侧壁的方向上所述侧墙保护层106的尺寸。
本实施例中，所述基底还包括形成在所述鳍部102和所述栅介质层1031之间氧化层105，所述氧化层105还形成在所述侧墙保护层106与所述鳍部102之间。所述氧化层105为所述沟道与所述栅介质层1031之间的过渡层，其用于改善沟道的界面。
本实施例中，所述氧化层105的材料为氧化硅。在其他实施例中，所述氧化层的材料还可以为氮氧化硅。
本实施例中，所述半导体结构为PMOS，源漏掺杂层104的材料为锗化硅；所述半导体结构还可以为PMOS，所述源漏掺杂层104的材料还可以为碳化硅，所述源漏掺杂层104用于为沟道提供压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率。在其他实施例中，所述源漏掺杂层的材料还可以为碳化硅。
本实施例中，所述基底还包括覆盖所述源漏掺杂层104和所述栅极结构103的层间介质层107。所述层间介质层107用于实现相邻半导体结构之间的电隔离。所述层间介质层107的材料为绝缘材料。本实施例中，所述层间介质层107的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
在本实施例中，所述沟槽包括第一凹槽108和位于所述第一凹槽108底面的第二凹槽115，且所述第一凹槽108的开口大于所述第二凹槽115的开口。
本实施例中，所述第一凹槽108的深度不能过大也不能过小，如果第一凹槽108过深，会使得源漏掺杂层104对沟道的压应力变小，如果第一凹槽108过浅，会使得后续形成在第一凹槽108侧壁上的第一金属硅化物层111过少，使得接触电阻较大，相应的，所述第一凹槽108的深度D1(如图7所示)为20埃米至100埃米。
本实施例中，所述第二凹槽115的开口小于所述第一凹槽108的开口，因此源漏掺杂层104能够对所述沟道产生足够多的压应力，以改善空穴迁移率，从而提高器件性能。
本实施例中，所述第二凹槽115的深度不能过大也不能过小，如果所述第二凹槽115过深，会使得源漏掺杂层104对沟道的压应力变小，如果第二凹槽115过浅，会使得源漏掺杂层104对沟道的压应力过大，相应的，所述第二凹槽115的深度D2(如图11所示)为2纳米至30纳米。
继续参考图13，所述基底还包括：第一金属硅化物层111，位于所述第一凹槽108的底面和侧壁上；第二金属硅化物层117，位于所述第二凹槽115的底面和侧壁上，且所述第二金属硅化物层117与所述第一金属硅化物层111连接。
本实施例中，所述第一金属硅化物层111的材料为钴硅化合物、镍硅化合物或钛硅化合物。所述第一金属硅化物层111的厚度为30埃米至60埃米。
需要说明的是，所述半导体结构还包括：位于所述第一凹槽108侧壁与所述接触孔插塞116之间的侧墙层113。
本实施例中，所述层间介质层107中形成有贯穿孔110，所述贯穿孔110与所述沟槽相连通，所述侧墙层113还形成在所述贯穿孔110的侧壁上。
具体的，所述侧墙层113的厚度不能过大也不能过小，如果侧墙层113过厚，会占用过多的空间；如果侧墙层113过薄，形成的侧墙层113的致密度比较差。相应地，所述侧墙层113的厚度为5纳米至15纳米。
本实施例中，所述侧墙层113的材料为氮化硅，在其他实施例中，所述侧墙层的材料为氮氧化硅。
本实施例中，所述第二凹槽115的底面和侧壁上形成有第二金属硅化物层117。所述述第二金属硅化物层117防离子扩散度大于所述第一金属硅化物层111的防离子扩散度。此处的离子扩散度指代的是，防止接触孔插塞116中的离子穿过第一金属硅化物层111或者第二金属硅化物层117的能力。
本实施例中，所述第二金属硅化物层117的厚度为30埃米至60埃米，所述第二金属硅化物层117的材料为钴硅化合物或者钛硅化合物。
所述接触孔插塞116形成在所述第一金属硅化物层111和所述第二金属硅化物层117上，所述第一金属硅化物层111和所述第二金属硅化物层117用于降低导电材料与源漏掺杂层104的接触电阻，因为所述第一凹槽108开口大于所述第二凹槽115开口，所述第一金属硅化物层111形成在所述第一凹槽108的底面和侧壁上，因此本发明能够在不降低对沟道压应力的情况下，在第一凹槽108底面和侧壁上形成的第一金属硅化物层111来减少接触电阻使得器件具有良好的性能。
本实施例所述半导体结构可以采用前述实施例所述的形成方法形成，也可以采用其他形成方法形成。本实施例中，对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部、横跨所述鳍部且覆盖所述鳍部部分顶壁和侧壁的栅极结构以及位于所述栅极结构两侧鳍部中的源漏掺杂层；
刻蚀部分厚度的所述源漏掺杂层，形成沟槽，所述沟槽包括第一凹槽和位于所述第一凹槽底面的第二凹槽，且所述第二凹槽的开口小于所述第一凹槽的开口；
在所述沟槽中填充导电材料，形成接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀部分厚度的所述源漏掺杂层，形成沟槽的步骤包括：刻蚀部分厚度所述源漏掺杂层，形成所述第一凹槽；刻蚀所述第一凹槽底面的源漏掺杂层材料，形成所述第二凹槽。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括层间介质层，刻蚀部分厚度的所述源漏掺杂层，形成沟槽的步骤包括：刻蚀所述层间介质层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第一凹槽后，刻蚀所述第一凹槽底面的源漏掺杂层材料，形成第二凹槽前，形成覆盖所述第一凹槽侧壁的侧墙层；刻蚀所述第一凹槽底面的源漏掺杂层材料，形成所述第二凹槽的步骤包括：以所述侧墙层为掩膜刻蚀所述侧墙层露出的所述源漏掺杂层材料，形成第二凹槽。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，
所述半导体结构的形成方法还包括：在形成所述第一凹槽后，形成覆盖所述第一凹槽侧壁的侧墙层前，形成保形覆盖所述第一凹槽的第一金属硅化物材料层；
刻蚀所述第一凹槽底面的源漏掺杂层材料形成第二凹槽的步骤包括：刻蚀所述侧墙层露出的所述第一金属硅化物材料层，形成第一金属硅化物层；所述半导体结构的形成方法还包括：在形成所述第二凹槽后，在所述沟槽中填充导电材料，形成接触孔插塞前，形成保形覆盖所述第二凹槽的第二金属硅化物层，且所述第二金属硅化物层与所述第一金属硅化物层相连接。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，形成侧墙层的步骤包括：所述侧墙层的厚度为5纳米至15纳米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀部分厚度的所述源漏掺杂层，形成沟槽的步骤包括：刻蚀所述源漏掺杂层，形成第二凹槽；刻蚀高于所述第二凹槽顶面的源漏掺杂层材料，形成所述第一凹槽。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第二凹槽后，形成所述第一凹槽前，形成覆盖所述第二凹槽的第二金属硅化物材料层；
刻蚀高于所述第二凹槽顶面的源漏掺杂层材料，形成所述第一凹槽的步骤包括：刻蚀部分厚度的所述第二金属硅化物材料层，形成第二金属硅化物层；
所述半导体结构的形成方法还包括：在形成所述第一凹槽后，在所述沟槽中填充导电材料，形成接触孔插塞前，形成保形覆盖所述第一凹槽的第一金属硅化物层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀部分厚度的所述源漏掺杂层，形成沟槽的步骤包括：所述第一凹槽的深度为20埃米至100埃米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀部分厚度的所述源漏掺杂层，形成沟槽的步骤包括：所述第二凹槽的深度为2纳米至30纳米。
11.如权利要求5或8所述的半导体结构的形成方法，其特征在于，在所述第二凹槽侧壁和底面上形成第二金属硅化物层的步骤包括：所述第二金属硅化物层防离子扩散度大于所述第一金属硅化物层的防离子扩散度。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部、横跨所述鳍部的栅极结构和位于所述栅极结构两侧鳍部中的源漏掺杂层，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
沟槽，位于所述源漏掺杂层中，所述沟槽包括第一凹槽和位于所述第一凹槽底面的第二凹槽，且所述第二凹槽的开口小于所述第一凹槽的开口；
接触孔插塞，位于所述沟槽中。
13.如权利要求12所述的半导体结构，其特征在于，所述基底还包括：
第一金属硅化物层，位于所述第一凹槽的底面和侧壁上；
第二金属硅化物层，位于所述第二凹槽的底面和侧壁上，且所述第二金属硅化物层与所述第一金属硅化物层连接。
14.如权利要求12所述的半导体结构，其特征在于，所述第一凹槽的深度为20埃米至100埃米。
15.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述第一凹槽侧壁与所述接触孔插塞之间的侧墙层。
16.如权利要求15所述的半导体结构，其特征在于，所述侧墙层的厚度为5纳米至15纳米。
17.如权利要求15所述的半导体结构，其特征在于，所述侧墙层的的材料为氮化硅。
18.如权利要求13所述的半导体结构，其特征在于，所述第二金属硅化物层防离子扩散度大于所述第一金属硅化物层的防离子扩散度。
19.如权利要求13所述的半导体结构，其特征在于，所述第一金属硅化物层的材料为钴硅化合物、镍硅化合物或钛硅化合物。
20.如权利要求13所述的半导体结构，其特征在于，所述第二金属硅化物层的材料为钴硅化合物或者钛硅化合物。
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