KR102527016B1 - 트랜지스터 게이트 구조물 및 그 형성 방법 - Google Patents

트랜지스터 게이트 구조물 및 그 형성 방법 Download PDF

Info

Publication number
KR102527016B1
KR102527016B1 KR1020210069035A KR20210069035A KR102527016B1 KR 102527016 B1 KR102527016 B1 KR 102527016B1 KR 1020210069035 A KR1020210069035 A KR 1020210069035A KR 20210069035 A KR20210069035 A KR 20210069035A KR 102527016 B1 KR102527016 B1 KR 102527016B1
Authority
KR
South Korea
Prior art keywords
work function
metal
layer
pure
gate dielectric
Prior art date
Application number
KR1020210069035A
Other languages
English (en)
Other versions
KR20220109273A (ko
Inventor
신-이 리
지아-밍 린
치 온 추이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220109273A publication Critical patent/KR20220109273A/ko
Application granted granted Critical
Publication of KR102527016B1 publication Critical patent/KR102527016B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

일 실시예에서, 디바이스는: 제1 나노구조물; 제2 나노구조물; 제1 나노구조물 및 제2 나노구조물 주위의 게이트 유전체 ― 게이트 유전체는 유전체 재료들을 포함함 ―; 및 게이트 전극을 포함하며, 게이트 전극은 게이트 유전체 상의 일함수 조정 층 ― 일함수 조정 층은 순수한 일함수 금속을 포함하며, 일함수 조정 층의 순수한 일함수 금속 및 게이트 유전체의 유전체 재료들은 제1 나노구조물과 제2 나노구조물 사이의 영역을 완전히 충전하며, 순수한 일함수 금속은 95 at.% 초과의 금속들의 조성을 가짐 ―; 일함수 조정 층 상의 접착 층; 및 접착 층 상의 충전 층을 포함한다.

Description

트랜지스터 게이트 구조물 및 그 형성 방법{TRANSISTOR GATE STRUCTURES AND METHODS OF FORMING THE SAME}
본 출원은 2021년 1월 28일 출원된 미국 가출원 번호 제63/142,557호의 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 디바이스들은, 예를 들어, 퍼스널 컴퓨터들, 셀폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 층들 또는 유전체 층들, 도전성 층들, 및 반도체 재료 층들을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 재료 층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 지속적으로 향상시켜, 더 많은 컴포넌트들이 주어진 구역에 집적될 수 있도록 한다. 그러나, 최소 피처 사이즈들이 축소됨에 따라, 해결해야 할 추가 문제들이 발생한다.
본 개시 내용의 양태들은 첨부된 도면들과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따라, 나노구조 전계 효과 트랜지스터(nanostructure field-effect transistor)(나노-FET)의 일 예를 3 차원 도면(three-dimensional view)으로 도시한 것이다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 9d, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 및 도 19b는 일부 실시예에 따라 나노-FET들의 제조에서의 중간 스테이지들의 도면들이다.
도 20a, 도 20b, 도 21a, 및 도 21b는 일부 다른 실시예에 따른 나노-FET들의 도면들이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "밑(beneath)", "아래(below)", "아래쪽(lower)", "위(above)", "위쪽(upper)" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
다양한 실시예들에 따르면, 트랜지스터 게이트 구조물들은 순수한 일함수 금속(들)으로 형성된 일함수 조정 층들(work function tuning layers)로 형성된다. 순수한 일함수 금속(들)은 여러 퇴적 공정들 중 하나의 공정을 통해 퇴적될 수 있으며, 일함수 조정 층들의 금속의 순도를 증가시키기 위해 정제 처리(purification treatment)가 선택적으로 수행될 수 있다. 순수한 일함수 금속(들)으로 형성된 일함수 조정 층들을 포함한 디바이스들은 에너지 대역의 가장자리에 가까운 일함수들을 가지고 있어 임계치 전압을 감소시킬 수 있다. 또한, 순수한 일함수 금속(들)으로 형성된 일함수 조정 층들은 낮은 저항을 갖는다. 따라서, 디바이스 성능은 향상될 수 있다.
실시예들은 나노-FET들을 포함하는 다이인 특정 맥락에서 설명된다. 그러나, 나노-FET들을 대신하거나 그와 조합하는 다른 타입들의 트랜지스터들(예컨대, 핀 전계 효과 트랜지스터들(FinFET들), 또는 평면 트랜지스터들 등)을 포함하는 다이들에 대해 다양한 실시예들이 적용될 수 있다.
도 1은 일부 실시예에 따른 나노-FET들(예컨대, 나노와이어 FET들, 또는 나노시트 FET들 등)의 일 예를 도시한 것이다. 도 1은 설명을 명확하게 하기 위해 나노-FET들의 일부 피처들을 생략한 3 차원 도면이다. 나노-FET들은 나노시트 전계 효과 트랜지스터들(nanosheet field-effect transistors)(NSFET들), 나노와이어 전계 효과 트랜지스터들(NWFET들), 또는 게이트-올-어라운드 전계 효과 트랜지스터들(GAAFET들) 등일 수 있다.
나노-FET들은 기판(50)(예컨대, 반도체 기판) 상의 핀(fin)들(62) 위의 나노구조물들(66)(예컨대, 나노시트들, 또는 나노와이어들 등)을 포함하며, 나노구조물들(66)은 나노-FET들에 대한 채널 영역들로서 작용한다. 나노구조물들(66)은 p 타입 나노구조물들, n 타입 나노구조물들, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리(shallow trench isolation)(STI) 영역들과 같은 격리 영역들(70)은 인접한 핀들(62) 사이에 배치되고, 인접한 핀들(62)은 인접한 격리 영역들(70) 사이에서 상방으로 돌출될 수 있다. 격리 영역들(70)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판 단독을 또는 반도체 기판과 격리 영역들의 조합을 지칭할 수 있다. 추가적으로, 핀들(62)의 하단 부분이 기판(50)과 함께 단일의 연속적인 재료인 것으로 도시되어 있지만, 핀들(62)의 하단 부분 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 핀들(62)은 인접한 격리 영역들(70) 사이에서 상방으로 연장되는 부분을 지칭한다.
게이트 유전체들(122)은 핀들(62)의 상단 표면들 위에 존재하며, 나노구조물들(66)의 상단 표면들, 측벽들, 및 하단 표면들을 따라 존재한다. 게이트 전극들(124)은 게이트 유전체들(122) 위에 존재한다. 게이트 유전체들(122) 및 게이트 전극들(124)의 양측의 핀들(62) 상에는 에피택셜 소스/드레인 영역들(98)이 배치된다. 에피택셜 소스/드레인 영역들(98)은 다양한 핀들(62) 사이에서 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역들(98)은, 예를 들어, 에피택셜 성장에 의해 에피택셜 소스/드레인 영역들(98)을 병합하는 것을 통해, 또는 에피택셜 소스/드레인 영역들(98)을 동일한 소스/드레인 컨택트들과 연결하는 것을 통해 전기적으로 연결될 수 있다.
도 1은 이후의 도면에서 사용되는 참조 단면들을 추가로 도시하고 있다. 단면 A-A'는 게이트 전극(124)의 길이 방향의 축을 따르며, 그리고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름 방향에 수직인 방향으로 존재한다. 단면 B-B'는 나노구조물(66)의 길이 방향의 축을 따르며, 그리고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름 방향으로 존재한다. 단면 C-C'는 단면 A-A'와 평행하며, 나노-FET들의 에피택셜 소스/드레인 영역들(98)을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본원에서 논의되는 일부 실시예는 게이트 라스트 공정(gate-last process)을 사용하여 형성된 나노-FET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정(gate-first process)이 사용될 수 있다. 또한, 일부 실시예는 평면 FET들과 같은 평면 디바이스에서 또는 핀 전계 효과 트랜지스터들(FinFET들)에서 사용되는 양태들을 고려하고 있다. 예를 들어, FinFET들은 기판 상의 핀들을 포함할 수 있으며, 이 핀들은 FinFET들에 대한 채널 영역들로서 작용한다. 유사하게, 평면 FET들은 기판을 포함할 수 있으며, 이 기판의 부분들은 평면 FET들에 대한 채널 영역들로서 작용한다.
도 2 내지 도 19b는 일부 실시예에 따른 나노-FET들의 제조에서의 중간 스테이지들의 도면들이다. 도 2, 도 3, 도 4, 도 5, 및 도 6은 도 1과 유사한 3 차원 뷰를 나타내는 3 차원 도면이다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 및 도 19a는 2 개의 핀들이 도시된 것을 제외하고는 도 1에 도시된 참조 단면 A-A'를 도시한 것이다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 및 도 19b는 도 1에 도시된 참조 단면 B-B'를 도시한 것이다. 도 9c 및 도 9d는 2 개의 핀들이 도시된 것을 제외하고는 도 1에 도시된 참조 단면 C-C'를 도시한 것이다.
도 2에서, 기판(50)은 나노-FET들을 형성하기 위해 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체와 같은 반도체 기판, 또는 반도체 온 절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 웨이퍼, 예를 들어, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 글래스 기판 상에 제공된다. 다른 기판들, 예를 들어, 다중 층 또는 구배 기판(multi-layered or gradient substrate)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들 등을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들과 같은 n 타입 디바이스들, 예컨대, n 타입 나노-FET들을 형성하기 위한 것일 수 있으며, p 타입 영역(50P)은 PMOS 트랜지스터들과 같은 p 타입 디바이스들, 예컨대, p 타입 나노-FET들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고(별도로 도시되지 않음), 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에 배치될 수 있다. 하나의 n 타입 영역(50N) 및 하나의 p 타입 영역(50P)이 도시되어 있지만, 임의의 수의 n 타입 영역들(50N) 및 p 타입 영역들(50P)이 제공될 수 있다.
기판(50)은 p 타입 또는 n 타입 불순물로 저농도로 도핑될 수 있다. 기판(50)의 윗부분에 대해 펀치 스루 방지(anti-punch-through)(APT) 주입을 수행하여 APT 영역을 형성할 수 있다. APT 주입 동안, 기판(50)에는 불순물들이 주입될 수 있다. 불순물들은 n 타입 영역(50N) 및 p 타입 영역(50P)의 각각에 후속적으로 형성될 소스/드레인 영역들의 도전성 타입과는 반대되는 도전성 타입을 가질 수 있다. APT 영역은 나노-FET들의 소스/드레인 영역들 아래로 연장될 수 있다. APT 영역은 소스/드레인 영역들에서 기판(50)으로의 누설을 감소시키는 데 사용될 수 있다. 일부 실시예에서, APT 영역의 도핑 농도는 약 1018 cm-3 내지 약 1019 cm-3의 범위일 수 있다.
기판(50) 위에는 다중 층 스택(52)이 형성된다. 다층 층 스택(52)은 교번하는 제1 반도체 층들(54) 및 제2 반도체 층들(56)을 포함한다. 제1 반도체 층들(54)은 제1 반도체 재료로 형성되고, 제2 반도체 층들(56)은 제2 반도체 재료로 형성된다. 반도체 재료들은 각각 기판(50)의 후보 반도체 재료들로부터 선택될 수 있다. 도시된 실시예에서, 다중 층 스택(52)은 제1 반도체 층들(54) 및 제2 반도체 층들(56) 각각의 3 개의 층을 포함한다. 다중 층 스택(52)은 임의의 수의 제1 반도체 층들(54) 및 제2 반도체 층들(56)을 포함할 수 있다는 것이 이해되어야 한다.
도시된 실시예에서 그리고 이하에서 더 상세히 논의되는 바와 같이, 제1 반도체 층들(54)을 제거하고 제2 반도체 층들(56)을 패터닝하여 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 나노-FET들의 채널 영역들을 형성할 것이다. 제1 반도체 층들(54)은 희생 층들(또는 더미 층들)이며, 이는 후속 공정에서 제거되어 제2 반도체 층들(56)의 상단 표면들 및 하단 표면들을 노출시키게 될 것이다. 제1 반도체 층들(54)의 제1 반도체 재료는 실리콘 게르마늄과 같이, 제2 반도체 층들(56)의 에칭에 비해 높은 에칭 선택도를 갖는 재료이다. 제2 반도체 층들(56)의 제2 반도체 재료는 실리콘과 같이, n 타입 및 p 타입 디바이스들 모두에 적합한 재료이다.
다른 실시예(별도로 도시되지 않음)에서, 제1 반도체 층들(54)은 하나의 영역(예컨대, p 타입 영역(50P))에서 나노-FET들의 채널 영역들을 형성하도록 패터닝될 것이며, 제2 반도체 층들(56)은 다른 영역(예컨대, n 타입 영역(50N))에서 나노-FET들의 채널 영역들을 형성하도록 패터닝될 것이다. 제1 반도체 층들(54)의 제1 반도체 재료는 실리콘 게르마늄(예컨대, SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 순수한 게르마늄, III-V 화합물 반도체, 또는 II-VI 화합물 반도체 등과 같이, p 타입 디바이스들에 적합한 재료일 수 있다. 제2 반도체 층들(56)의 제2 반도체 재료는 실리콘, 실리콘 탄화물, III-V 화합물 반도체, 또는 II-VI 화합물 반도체 등과 같이, n 타입 디바이스들에 적합한 재료일 수 있다. 제1 반도체 재료와 제2 반도체 재료는 서로의 에칭에 비해 높은 에칭 선택도를 가질 수 있으며, 그에 따라, n 타입 영역(50N)에서 제2 반도체 층들(56)을 제거하지 않고도 제1 반도체 층들(54)을 제거할 수 있고, 그리고 p 타입 영역(50P)에서 제1 반도체 층들(54)을 제거하지 않고도 제2 반도체 층들(56)을 제거할 수 있다.
다중 층 스택(52)의 층들의 각각은 기상 에피택시(vapor phase epitaxy)(VPE) 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE)와 같은 공정에 의해 성장될 수 있거나, 화학 기상 증착(chemical vapor deposition)(CVD) 또는 원자 층 퇴적(atomic layer deposition)(ALD)과 같은 공정에 의해 퇴적될 수 있거나, 또는 그 밖의 유사한 것에 의해 형성될 수 있다. 이들 층들의 각각은 작은 두께, 예를 들어, 약 5 nm 내지 약 30 nm 범위 내의 두께를 가질 수 있다. 일부 실시예에서, 일부의 층(예컨대, 제2 반도체 층들(56))은 다른 층들(예컨대, 제1 반도체 층들(54))보다 얇게 형성된다. 예를 들어, 제1 반도체 층들(54)이 희생 층들(또는 더미 층들)이고 제2 반도체 층들(56)이 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 나노-FET들의 채널 영역들을 형성하도록 패터닝되는 실시예들에서, 제1 반도체 층들(54)은 제1 두께(T1)를 가질 수 있고, 제2 반도체 층들(56)은 제2 두께(T2)를 가질 수 있으며, 제2 두께(T2)는 제1 두께(T1)보다 약 30 % 내지 약 60 % 더 작다. 제2 반도체 층들(56)을 더 얇은 두께로 형성하면 채널 영역들은 더 높은 밀도로 형성될 수 있다.
도 3에서, 트렌치들은 기판(50) 및 다중 층 스택(52)에서 핀들(62), 제1 나노구조물들(64), 및 제2 나노구조물들(66)을 형성하도록 패터닝된다. 핀들(62)은 기판(50)에서 패터닝된 반도체 스트립들이다. 제1 나노구조물들(64) 및 제2 나노구조물들(66)은 제각기 제1 반도체 층들(54) 및 제2 반도체 층들(56)의 나머지 부분들을 포함한다. 트렌치들은 임의의 허용 가능한 에칭 공정, 예를 들어, 반응성 이온 에칭(reactive ion etch)(RIE), 또는 중성 빔 에칭(neutral beam etch)(NBE) 등, 또는 이들의 조합에 의해 패터닝될 수 있다. 이러한 에칭은 이방성일 수 있다.
핀들(62) 및 나노구조물들(64, 66)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(62) 및 나노구조물들(64, 66)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정들을 포함하는 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 공정 및 자체 정렬 공정들과 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 핀들(62) 및 나노구조물들(64, 66)을 패터닝하는 마스크들로서 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 나노구조물들(64, 66) 상에 남아 있을 수 있다.
핀들(62) 및 나노구조물들(64, 66)은 각각 약 8 nm 내지 약 40 nm 범위 내의 폭들을 가질 수 있다. 도시된 실시예에서, 핀들(62) 및 나노구조물들(64, 66)은 n 타입 영역(50N) 및 p 타입 영역(50P)에서 실질적으로 동일한 폭들을 갖는다. 다른 실시예에서, 하나의 영역(예컨대, n 타입 영역(50N))에서의 핀들(62) 및 나노구조물들(64, 66)은 다른 영역(예컨대, p 타입 영역(50P))에서의 핀들(62) 및 나노구조물들(64, 66)보다 더 넓거나 좁다.
도 4에서, STI 영역들(70)은 기판(50) 위에 그리고 인접한 핀들(62) 사이에 형성된다. STI 영역들(70)은 나노구조물들(64, 66)의 적어도 일부가 인접한 STI 영역들(70) 사이에서 돌출되도록 핀들(62)의 적어도 일부의 주위에 배치된다. 도시된 실시예에서, STI 영역들(70)의 상단 표면들은 핀들(62)의 상단 표면들과 (공정 변동들 내에서) 동일 평면이다. 일부 실시예에서, STI 영역들(70)의 상단 표면들은 핀들(62)의 상단 표면들의 위 또는 아래에 존재한다. STI 영역들(70)은 인접한 디바이스들의 피처들을 분리시킨다.
STI 영역들(70)은 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들어, 절연 재료는 기판(50) 및 나노구조물들(64, 66) 위에 형성될 수 있고, 그리고 인접한 핀들(62) 사이에 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등, 또는 이들의 조합일 수 있으며, 이는 고밀도 플라즈마 CVD (HDP-CVD), 유동성 CVD (FCVD) 등, 또는 이들의 조합과 같은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 일부 실시예에서, 절연 재료는 FCVD에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면, 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 재료는 과잉 절연 재료가 나노구조물들(64, 66)을 덮도록 형성된다. STI 영역들(70)이 각각 단일 층으로서 도시되어 있지만, 일부 실시예는 다중 층들을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)는 먼저 기판(50), 핀들(62), 및 나노구조물들(64, 66)의 표면들을 따라 형성될 수 있다. 그 후, 전술한 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 후 나노구조물들(64, 66) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 대해 제거 공정이 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합들 등과 같은 평탄화 공정이 이용될 수 있다. 마스크가 나노구조물들(64, 66) 상에 남아있는 실시예들에서, 평탄화 공정은 마스크를 노출시키거나 마스크를 제거할 수 있다. 평탄화 공정 후, 절연 재료 및 마스크(존재하는 경우) 또는 나노구조물들(64, 66)의 상단 표면들은 (공정 변동들 내에서) 동일한 평면이 된다. 따라서, 마스크(존재하는 경우) 또는 나노구조물들(64, 66)의 상단 표면들은 절연 재료를 관통하게 노출된다. 도시된 실시예에서, 나노구조물들(64, 66) 상에는 마스크가 남아 있지 않다. 그 다음 절연 재료는 STI 영역들(70)을 형성하도록 리세싱된다. 절연 재료는 나노구조물들(64, 66)의 적어도 일부가 절연 재료의 인접한 부분들 사이에서 돌출되도록 리세싱된다. 또한, STI 영역들(70)의 상단 표면들은 (도시된 바와 같은) 평탄한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역들(70)의 상단 표면들은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. 절연 재료는 절연 재료의 재료에 대해 선택적인 공정과 같은(예컨대, 핀들(62) 및 나노구조물들(64, 66)의 재료들보다 빠른 레이트로 STI 영역들(60)의 절연 재료를 선택적으로 에칭하는) 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소(dHF) 산을 사용하여 산화물 제거를 수행할 수 있다.
전술한 공정은 핀들(62) 및 나노구조물들(64, 66)이 어떻게 형성될 수 있는지에 대한 일 예일 뿐이다. 일부 실시예에서, 핀들(62) 및/또는 나노구조물들(64, 66)은 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 아래에 놓인 기판(50)을 노출시킬 수 있다. 에피택셜 구조물들은 트렌치들 내에서 에피택셜로 성장될 수 있고, 유전체 층은, 에피택셜 구조물들이 유전체 층으로부터 돌출되어 핀들(62) 및/또는 나노구조물들(64, 66)을 형성하도록, 리세싱될 수 있다. 에피택셜 구조물들은 제1 반도체 재료 및 제2 반도체 재료와 같이, 전술한 교번하는 반도체 재료들을 포함할 수 있다. 에피택셜 구조물들이 에피택셜로 성장되는 일부 실시예에서, 에피택셜로 성장된 재료들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 사전 및/또는 후속 주입을 배제할 수 있지만, 인시튜 및 주입 도핑이 함께 사용될 수 있다.
또한, 기판(50), 핀들(62), 및/또는 나노구조물들(64, 66) 내에 적절한 웰들(별도로 도시되지 않음)이 형성될 수 있다. 웰들은 n 타입 영역(50N) 및 p 타입 영역(50P)의 각각에 후속적으로 형성될 소스/드레인 영역들의 도전성 타입과는 반대되는 도전성 타입을 가질 수 있다. 일부 실시예에서, n 타입 영역(50N) 내에 p 타입 웰이 형성되고, p 타입 영역(50P) 내에 n 타입 웰이 형성된다. 일부 실시예에서, P 타입 웰 또는 N 타입 웰은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두의 영역 내에 형성된다.
상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트와 같은 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n 타입 영역(50N)에서 핀들(62), 나노구조물들(64, 66), 및 STI 영역들(70) 위에 형성될 수 있다. 포토레지스트는 p 타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p 타입 영역(50P)에서 n 타입 불순물 주입이 수행되고, 포토레지스트는 n 타입 영역(50N) 내로 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 타입 불순물들은 그 영역에서 약 1013 cm-3 내지 약 1014 cm-3의 범위 내의 농도로 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 임의의 허용 가능한 애싱 공정에 의해 제거된다.
p 타입 영역(50P)을 주입한 후 또는 주입하기 전에, 포토레지스트와 같은 마스크(별도로 도시되지 않음)는 p 타입 영역(50P)에서 핀들(62), 나노구조물들(64, 66), 및 STI 영역들(70) 위에 형성된다. 포토레지스트는 n 타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n 타입 영역(50N)에서 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P) 내로 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 타입 불순물들은 그 영역에서 약 1013 cm-3 내지 약 1014 cm-3의 범위 내의 농도로 주입되는 붕소, 붕소 불화물, 또는 인듐 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 임의의 허용 가능한 애싱 공정에 의해 제거된다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 수리하고, 주입된 p 타입 및/또는 n 타입 불순물들을 활성화하기 위해 어닐링을 수행할 수 있다. 에피택셜 구조물들이 핀들(62) 및/또는 나노구조물들(64, 66)용으로 에피택셜로 성장되는 일부 실시예에서, 성장된 재료들은 성장 동안 사전 및/또는 후속 주입들을 배제할 수 있는 인시튜로 도핑될 수 있지만, 인시튜 및 주입 도핑이 함께 사용될 수 있다.
도 5에서, 더미 유전체 층(72)은 핀들(62) 및 나노구조물들(64, 66)상에 형성된다. 더미 유전체 층(72)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등과 같은 유전체 재료로 형성될 수 있고, 이는 허용 가능한 기법들에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 유전체 층(72) 위에는 더미 게이트 층(74)이 형성되고, 더미 게이트 층(74) 위에는 마스크 층(76)이 형성된다. 더미 게이트 층(74)은 더미 유전체 층(72) 위에 퇴적될 수 있고, 그 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층(76)은 더미 게이트 층(74) 위에 퇴적될 수 있다. 더미 게이트 층(74)은 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속, 금속성 질화물, 금속성 실리사이드, 또는 금속성 산화물 등과 같은 도전성 또는 비 도전성 재료로 형성될 수 있으며, 이는 물리 기상 증착(PVD), 또는 CVD 등에 의해 퇴적될 수 있다. 더미 게이트 층(74)은 절연 재료들, 예컨대, STI 영역들(70) 및/또는 더미 유전체 층(72)의 에칭에 비해 높은 에칭 선택도를 갖는 재료(들)로 형성될 수 있다. 마스크 층(76)은 실리콘 질화물, 또는 실리콘 옥시 질화물 등과 같은 유전체 재료로 형성될 수 있다. 이 예에서, 단일 더미 게이트 층(74) 및 단일 마스크 층(76)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 도시된 실시예에서, 더미 유전체 층(72)은 핀들(62), 나노구조물들(64, 66), 및 STI 영역들(70)을 덮게 되므로, 더미 유전체 층(72)은 STI 영역들(70) 위로 연장되고, 그리고 더미 게이트 층(74)과 STI 영역들(70) 사이로 연장된다. 다른 실시예에서, 더미 유전체 층(72)은 핀들(62) 및 나노구조물들(64, 66)만을 덮게 된다.
도 6에서, 마스크 층(76)은 마스크들(86)을 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝된다. 마스크들(86)의 패턴은 그 후 더미 게이트들(84)을 형성하기 위해 허용 가능한 에칭 기법에 의해 더미 게이트 층(74)에 전사된다. 마스크들(86)의 패턴은 더미 유전체들(82)을 형성하기 위해 허용 가능한 에칭 기법에 의해 더미 유전체 층(72)에 선택적으로 더 전사될 수 있다. 더미 게이트들(84)은 채널 영역들을 형성하기 위해 후속 공정에서 노출될 나노구조물들(64, 66)의 부분들을 덮는다. 구체적으로, 더미 게이트들(84)은 채널 영역들(68)을 형성하기 위해 패터닝될 나노구조물들(66)의 부분들을 따라 연장된다. 마스크들(86)의 패턴은 인접한 더미 게이트들(84)을 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트들(84)은 또한 핀들(62)의 길이 방향들에 대해 (공정 변동들 내에서) 실질적으로 수직인 길이 방향들을 가질 수 있다. 마스크들(86)은 패터닝 후에, 예를 들어, 임의의 허용 가능한 에칭 기법에 의해 선택적으로 제거될 수 있다.
도 7a 내지 도 19b는 실시예 디바이스들의 제조에서의 다양한 추가적인 단계들을 도시한 것이다. 도 7a 내지 도 19b는 n 타입 영역(50N) 및 p 타입 영역(50P) 중 어느 하나에서의 피처들을 도시한 것이다. 예를 들어, 도시된 구조물들은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용될 수 있다. n 타입 영역(50N) 및 p 타입 영역(50P)의 구조물들의 차이들(존재하는 경우)은 각 도면과 동반되는 텍스트에 기술되고 있다.
도 7a 및 도 7b에서, 게이트 스페이서들(90)은 나노구조물들(64, 66) 위에서, 마스크들(86)(존재하는 경우), 더미 게이트들(84), 및 더미 유전체들(82)의 노출된 측벽들 상에 형성된다. 게이트 스페이서들(90)은 하나 이상의 유전체 재료(들)를 컨포멀하게 퇴적하고 이어서 그 유전체 재료(들)를 에칭함으로써 형성될 수 있다. 허용 가능한 유전체 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시 질화물, 또는 실리콘 옥시 탄화 질화물 등을 포함할 수 있으며, 이는 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자 층 퇴적(ALD), 또는 플라즈마 강화 원자 층 퇴적(PEALD) 등과 같은 컨포멀 퇴적 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 도시된 실시예에서, 게이트 스페이서들(90)은 각각 다중 층들, 예컨대, 제1 스페이서 층(90A) 및 제2 스페이서 층(90B)을 포함한다. 일부 실시예에서, 제1 스페이서 층들(90A) 및 제2 스페이서 층들(90B)은 실리콘 옥시 탄화 질화물(예컨대, SiOxNyC1-x-y, 여기서 x 및 y는 0 내지 1의 범위에 있음)로 형성되고, 제1 스페이서 층들(90A)은 제2 스페이서 층들(90B)과는 유사하거나 상이한 조성의 실리콘 옥시 탄화 질화물로 형성된다. 유전체 재료(들)를 패터닝하기 위해 건식 에칭, 습식 에칭 등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정이 수행될 수 있다. 이러한 에칭은 이방성일 수 있다. 유전체 재료(들)는, 에칭 시에, 더미 게이트들(84)의 측벽들 상에 남겨지는 부분들을 갖는다(따라서 게이트 스페이서들(90)을 형성한다). 이후에 보다 상세히 설명되는 바와 같이, 유전체 재료(들)는, 에칭 시에, 또한 핀들(62) 및/또는 나노구조물들(64, 66)의 측벽들 상에 남겨지는 부분들을 가질 수 있다(따라서 핀 스페이서들(92)을 형성할 수 있다)(도 9c 및 도 9d 참조). 에칭 후에, 핀 스페이서들(92) 및/또는 게이트 스페이서들(90)은 (도시된 바와 같은) 직선 측벽들을 가질 수 있거나 곡선형 측벽들(별도로 도시되지 않음)을 가질 수 있다.
또한, 저농도로 도핑된 소스/드레인(LDD) 영역들(별도로 도시되지 않음)을 형성하기 위해 주입들이 수행될 수 있다. 상이한 디바이스 타입들을 갖는 실시예들에서, 전술한 웰들에 대한 주입들과 유사하게, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예컨대, p 타입)의 불순물들이 p 타입 영역(50P)에서 노출된 핀들(62) 및 나노구조물들(64, 66) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. 후속적으로, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물들(예컨대, n 타입)이 n 타입 영역(50N)에서 노출된 핀들(62) 및/또는 나노구조물들(64, 66) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. n 타입 불순물들은 전술한 n 타입 불순물들 중 임의의 것일 수 있고, p 타입 불순물들은 전술한 p 타입 불순물들 중 임의의 것일 수 있다. 주입 동안, 채널 영역들(68)은 더미 게이트들(84)에 의해 덮인 상태로 유지되므로, 채널 영역들(68)에는 LDD 영역들을 형성하도록 주입되는 불순물이 실질적으로 존재하지 않는 상태로 유지된다. LDD 영역들은 약 1015 cm-3 내지 약 1019 cm-3 범위 내의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 수리하고 주입된 불순물들을 활성화하는 데 사용될 수 있다.
주목할 것은 위의 개시 내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 공정을 기술하고 있다는 것이다. 다른 공정들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서들이 이용될 수 있고, 상이한 시퀀스의 단계들이 이용될 수 있고, 추가적인 스페이서들이 형성 및 제거되는 등이 가능할 수 있다. 더욱이, n 타입 디바이스들 및 p 타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다.
도 8a 및 도 8b에서, 소스/드레인 리세스들(94)이 나노구조물들(64, 66) 내에 형성된다. 도시된 실시예에서, 소스/드레인 리세스들(94)은 나노구조물들(64, 66)을 통해 핀들(62) 내로 연장된다. 소스/드레인 리세스들(94)은 또한 기판(50) 내로 연장될 수 있다. 다양한 실시예들에서, 소스/드레인 리세스들(94)은 기판(50)을 에칭하지 않고도 기판(50)의 상단 표면으로 연장될 수 있고; 핀들(62)은 소스/드레인 리세스들(94)의 하단 표면들이 STI 영역들(70)의 상단 표면들 아래에 배치되도록 에칭되는 등이 가능할 수 있다. 소스/드레인 리세스들(94)은 RIE, 또는 NBE 등과 같은 이방성 에칭 공정들을 사용하여 나노구조물들(64, 66)을 에칭함으로써 형성될 수 있다. 게이트 스페이서들(90) 및 더미 게이트들(84)은 소스/드레인 리세스들(94)을 형성하는 데 사용되는 에칭 공정들 동안 핀들(62) 및/또는 나노구조물들(64, 66)의 부분들을 총괄적으로 마스킹한다. 나노구조물들(64, 66)의 각각을 에칭하기 위해 단일 에칭 공정이 사용될 수 있거나, 또는 나노구조물들(64, 66)을 에칭하기 위해 다중 에칭 공정들이 사용될 수 있다. 소스/드레인 리세스들(94)이 원하는 깊이에 도달한 후에 소스/드레인 리세스들(94)의 에칭을 정지시키기 위해 시간 설정된 에칭 공정들(timed etch processes)이 사용될 수 있다.
선택적으로, 내부 스페이서들(96)은 제1 나노구조물들(64)의 나머지 부분들의 측벽들, 예컨대, 소스/드레인 리세스들(94)에 의해 노출되는 그러한 측벽들 상에 형성된다. 이하에서 보다 상세히 설명되는 바와 같이, 소스/드레인 영역들은 소스/드레인 리세스들(94) 내에 후속적으로 형성될 것이며, 제1 나노구조물들(64)은 후속적으로 대응하는 게이트 구조물들로 대체될 것이다. 내부 스페이서들(96)은 후속적으로 형성되는 소스/드레인 영역들과 후속적으로 형성되는 게이트 구조물들 사이의 격리 피처들로서 작용한다. 또한, 내부 스페이서들(96)은 후속 에칭 공정들, 예를 들어, 제1 나노구조물들(64)을 후속적으로 제거하는 데 사용되는 에칭 공정들에 의한 후속적으로 형성된 소스/드레인 영역들에 대한 손상을 실질적으로 방지하는 데 사용될 수 있다.
내부 스페이서들(96)을 형성하기 위한 일 예로서, 소스/드레인 리세스들(94)은 횡측으로 확장될 수 있다. 구체적으로, 소스/드레인 리세스들(94)에 의해 노출된 제1 나노구조물들(64)의 측벽들의 부분들은 리세싱될 수 있다. 제1 나노구조물들(64)의 측벽들이 직선인 것으로 도시되어 있지만, 이들 측벽들은 오목하거나 볼록할 수 있다. 측벽들은 제1 나노구조물들(64)의 재료에 대해 선택적인 공정과 같은(예컨대, 제2 나노구조물들(66)의 재료보다 빠른 레이트로 제1 나노구조물들(64)의 재료를 선택적으로 에칭하는) 허용 가능한 에칭 공정에 의해 리세싱될 수 있다. 이러한 에칭은 등방성일 수 있다. 예를 들어, 제2 나노구조물들(66)이 실리콘으로 형성되고 제1 나노구조물들(64)이 실리콘 게르마늄으로 형성되는 경우, 에칭 공정은 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 암모늄 하이드록사이드(NH4OH) 등을 사용하는 습식 에칭일 수 있다. 다른 실시예에서, 에칭 공정은 수소 불화물(hydrogen fluoride)(HF) 가스와 같은 불소 기반 가스를 사용하는 건식 에칭일 수 있다. 일부 실시예에서, 소스/드레인 리세스들(94)을 형성하고 제1 나노구조물들(64)의 측벽들을 리세싱하기 위해 동일한 에칭 공정이 지속적으로 수행될 수 있다. 내부 스페이서들(96)은 그 후 절연 재료를 컨포멀하게 형성하고 이어서 절연 재료를 에칭함으로써 형성될 수 있다. 절연 재료는 실리콘 질화물 또는 실리콘 옥시 질화물일 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있다. 절연 재료는 컨포멀 퇴적 공정, 예를 들어, ALD, 또는 CVD 등에 의해 퇴적될 수 있다. 절연 재료의 에칭은 이방성일 수 있다. 예를 들어, 에칭 공정은 RIE, 또는 NBE 등과 같은 건식 에칭일 수 있다. 내부 스페이서들(96)의 외부 측벽들이 게이트 스페이서들(90)의 측벽들에 대해 같은 높이로 도시되어 있지만, 내부 스페이서들(96)의 외부 측벽들은 게이트 스페이서들(90)의 측벽들을 넘어서 연장될 수 있거나 또는 이들 측벽들로부터 리세싱될 수 있다. 즉, 내부 스페이서들(96)은 측벽 리세스들을 부분적으로 충전할 수 있거나, 완전히 충전할 수 있거나, 또는 과잉 충전할 수 있다. 더욱이, 내부 스페이서들(96)의 측벽들이 직선인 것으로 도시되어 있지만, 내부 스페이서들(96)의 측벽들은 오목하거나 볼록할 수 있다.
도 9a 및 도 9b에서, 에피택셜 소스/드레인 영역들(98)이 소스/드레인 리세스들(94) 내에 형성된다. 에피택셜 소스/드레인 영역들(98)은 소스/드레인 리세스들(94) 내에 형성되므로, 각각의 더미 게이트(84)(및 대응하는 채널 영역들(68))는 에피택셜 소스/드레인 영역들(98)의 제각기의 인접한 쌍들 사이에 배치된다. 일부 실시예에서, 게이트 스페이서들(90) 및 내부 스페이서들(96)은 제각기 더미 게이트들(84) 및 제1 나노구조물들(64)로부터 적절한 횡측 거리만큼 에피택셜 소스/드레인 영역들(98)을 분리하는 데 사용되고, 그에 따라 에피택셜 소스/드레인 영역들(98)은 결과적인 나노-FET들의 후속적으로 형성된 게이트들과 단락되지 않게 된다. 에피택셜 소스/드레인 영역들(98)의 재료는 제각기의 채널 영역들(68)에 응력(stress)을 가하도록 선택되어 성능을 향상시킬 수 있다.
n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(98)은 p 타입 영역(50P)을 마스킹하여 형성될 수 있다. 그 후, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(98)은 n 타입 영역(50N)에서의 소스/드레인 리세스들(94) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(98)은 n 타입 디바이스들에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(98)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 또는 실리콘 인화물 등과 같이, 채널 영역들(68)에 대해 인장 변형(tensile strain)을 가하는 재료들을 포함할 수 있다. n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(98)은 “n 타입 소스/드레인 영역들”로 지칭될 수 있다. n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(98)은 핀들(62) 및 나노구조물들(64, 66)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들(facets)을 가질 수 있다.
p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(98)은 n 타입 영역(50N)을 마스킹하여 형성될 수 있다. 그 후, p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(98)은 p 타입 영역(50P)에서의 소스/드레인 리세스들(94) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역들(98)은 p 타입 디바이스들에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(98)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 또는 게르마늄 주석 등과 같이, 채널 영역들(68)에 대해 압축 변형을 가하는 재료들을 포함할 수 있다. p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(98)은 “p 타입 소스/드레인 영역들”로 지칭될 수 있다. p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역들(98)은 핀들(62) 및 나노구조물들(64, 66)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(98), 나노구조물들(64, 66), 및/또는 핀들(62)은, LDD 영역들을 형성하기 위해 전술한 공정과 유사하게, 소스/드레인 영역들을 형성하기 위해 불순물들로 주입될 수 있고, 이에 후속적으로 어닐링이 수행될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 범위 내의 불순물 농도를 가질 수 있다. 소스/드레인 영역들을 위한 n 타입 및/또는 p 타입 불순물들은 전술한 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역들(98)은 성장 동안 인시튜로 도핑될 수 있다.
에피택셜 소스/드레인 영역들(98)을 형성하는 데 사용된 에피택시 공정들의 결과로서, 에피택셜 소스/드레인 영역들의 윗면들은 핀들(62) 및 나노구조물들(64, 66)의 측벽들을 넘어 외측 횡측으로 확장되는 패싯들을 갖는다. 일부 실시예에서, 이러한 패싯들은 도 9c에 도시된 바와 같이, 인접한 에피택셜 소스/드레인 영역들(98)이 병합되도록 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역들(98)은 도 9d에 도시된 바와 같이, 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도시된 실시예들에서, 게이트 스페이서들(90)을 형성하는 데 사용되는 스페이서 에칭은 핀들(62) 및/또는 나노구조물들(64, 66)의 측벽들 상에 핀 스페이서들(92)을 또한 형성하도록 조정된다. 핀 스페이서들(92)은 STI 영역들(70) 위로 연장되는 핀들(62) 및/또는 나노구조물들(64, 66)의 측벽들의 일부를 덮도록 형성되어 에피택셜 성장을 차단한다. 다른 실시예에서, 게이트 스페이서들(90)을 형성하는 데 사용되는 스페이서 에칭은 핀 스페이서들을 형성하지 않도록 조정되어, 에피택셜 소스/드레인 영역들(98)이 STI 영역들(70)의 표면으로 연장되게 한다.
에피택셜 소스/드레인 영역들(98)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(98)은 각각 라이너 층(98A), 메인 층(98B), 및 마감 층(98C)(또는 보다 일반적으로, 제1 반도체 재료 층, 제2 반도체 재료 층, 및 제3 반도체 재료 층)을 포함할 수 있다. 에피택셜 소스/드레인 영역들(98)을 위해 임의의 수의 반도체 재료 층들이 사용될 수 있다. 라이너 층(98A), 메인 층(98B), 및 마감 층(98C)의 각각은 상이한 반도체 재료들로 형성될 수 있고, 상이한 불순물 농도들로 도핑될 수 있다. 일부 실시예에서, 라이너 층(98A)은 메인 층(98B)보다 불순물들의 농도가 낮을 수 있고, 마감 층(98C)은 라이너 층(98A)보다 불순물들의 농도가 높을 수 있고, 그리고 메인 층(98B)보다 불순물들의 농도가 낮을 수 있다. 에피택셜 소스/드레인 영역들(98)이 3 개의 반도체 재료 층들을 포함하는 실시예들에서, 라이너 층들(98A)은 소스/드레인 리세스들(94) 내에 성장될 수 있고, 메인 층들(98B)은 라이너 층들(98A) 상에 성장될 수 있고, 그리고 마감 층들(98C)은 메인 층들(98B) 상에 성장될 수 있다.
도 10a 및 도 10b에서, 제1 층간 유전체(ILD)(104)는 에피택셜 소스/드레인 영역들(98), 게이트 스페이서들(90), 마스크들(86)(존재하는 경우), 또는 더미 게이트들(84) 위에 퇴적된다. 제1 ILD(104)는 유전체 재료로 형성될 수 있고, 이는 CVD, 플라즈마 강화 CVD (PECVD), 또는 FCVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 허용 가능한 유전체 재료들은 포스포 실리케이트 글래스(phospho-silicate glass)(PSG), 보로 실리케이트 글래스(boro-silicate glass)(BSG), 붕소 도핑된 포스포 실리케이트 글래스(boron-doped phospho-silicate glass)(BPSG), 또는 도핑되지 않은 실리케이트 글래스(undoped silicate glass)(USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다.
일부 실시예에서, 컨택트 에칭 정지 층(contact etch stop layer)(CESL)(102)은 제1 ILD(104)와 에피택셜 소스/드레인 영역들(98), 게이트 스페이서들(90), 및 마스크들(86)(존재하는 경우) 또는 더미 게이트들(84) 사이에 형성된다. CESL(102)은 제1 ILD(104)의 에칭에 비해 높은 에칭 선택도를 갖는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 옥시 질화물 등과 같은 유전체 재료로 형성될 수 있다. CESL(102)은 CVD, 또는 ALD 등과 같은 임의의 적합한 방법에 의해 형성될 수 있다.
도 11a 및 도 11b에서, 제거 공정을 수행하여 제1 ILD 층(104)의 상단 표면들을 마스크들(86)(존재하는 경우) 또는 더미 게이트들(84)의 상단 표면들과 동일한 레벨이 되도록 할 수 있다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합들 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은 또한 더미 게이트들(84) 상의 마스크들(86), 및 마스크들(86)의 측벽들에 따른 게이트 스페이서들(90)의 부분들을 제거할 수 있다. 평탄화 공정 후, 게이트 스페이서들(90), 제1 ILD(104), CESL(102), 및 마스크들(86)(존재하는 경우) 또는 더미 게이트들(84)의 상단 표면들은 (공정 변동들 내에서) 동일한 평면이 된다. 따라서, 마스크들(86)(존재하는 경우) 또는 더미 게이트들(84)의 상단 표면들은 제1 ILD(104)를 관통하게 노출된다. 도시된 실시예에서, 마스크들(86)은 유지되며, 평탄화 공정은 제1 ILD(104)의 상단 표면을 마스크들(86)의 상단 표면들과 동일한 레벨이 되게 한다.
도 12a 및 도 12b에서, 마스크들(86)(존재하는 경우) 및 더미 게이트들(84)은 에칭 공정에서 제거되어 리세스들(106)을 형성하게 된다. 리세스들(106) 내의 더미 유전체들(82)의 부분들이 또한 제거된다. 일부 실시예에서, 더미 게이트들(84)은 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(104) 또는 게이트 스페이서들(90)보다 빠른 레이트로 더미 게이트들(84)을 선택적으로 에칭하는 반응성 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 제거 동안, 더미 유전체들(82)은 더미 게이트들(84)이 에칭될 때 에칭 정지 층들로서 사용될 수 있다. 그 후 더미 유전체들(82)이 제거된다. 각각의 리세스(106)는 채널 영역들(68)의 부분들을 노출 및/또는 이들 부분들 위에 놓인다. 채널 영역들(68)로서 작용하는 제2 나노구조물들(66)의 부분들은 에피택셜 소스/드레인 영역들(98)의 인접한 쌍들 사이에 배치된다.
그 후 제1 나노구조물들(64)의 나머지 부분들은 리세스들(106)을 확장하도록 제거되므로, 제2 나노구조물들(66) 사이의 영역들(50I) 내에 개구부들(108)이 형성된다. 제1 나노구조물들(64)의 나머지 부분들은 제2 나노구조물들(66)의 재료보다 빠른 레이트로 제1 나노구조물들(64)의 재료를 선택적으로 에칭하는 임의의 허용 가능한 에칭 공정에 의해 제거될 수 있다. 이러한 에칭은 등방성일 수 있다. 예를 들어, 제1 나노구조물들(64)이 실리콘 게르마늄으로 형성되고 제2 나노구조물들(66)이 실리콘으로 형성되는 경우, 에칭 공정은 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 암모늄 하이드록사이드(NH4OH) 등을 사용하는 습식 에칭일 수 있다. 일부 실시예에서, 제2 나노구조물들(66)의 노출된 부분들의 두께들을 감소시키기 위해 트림 공정(별도로 도시되지 않음)이 수행된다. 도 14a 내지 도 16b에서 보다 명확하게 도시된 바와 같이(이후 더 상세히 설명되는 바와 같이), 제2 나노구조물들(66)의 나머지 부분들은 둥근 모서리들을 가질 수 있다.
도 13a 및 도 13b에서, 게이트 유전체 층(112)이 리세스들(106) 내에 형성된다. 게이트 전극 층(114)은 게이트 유전체 층(112) 상에 형성된다. 게이트 유전체 층(112) 및 게이트 전극 층(114)은 대체 게이트들을 위한 층들이고, 각각은 제2 나노구조물들(66)의 모든 (예컨대, 4 개) 측면들을 둘러싼다.
게이트 유전체 층(112)은 핀들(62)의 측벽들 및/또는 상단 표면들 상에 배치되고; 제2 나노구조물들(66)의 상단 표면들, 측벽들, 및 하단 표면들 상에 배치되고; 그리고 게이트 스페이서들(90)의 측벽들 상에 배치된다. 게이트 유전체 층(112)은 또한 제1 ILD(104) 및 게이트 스페이서들(90)의 상단 표면들 상에 형성될 수 있다. 게이트 유전체 층(112)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 이들의 조합들, 또는 이들의 다중 층들 등을 포함할 수 있다. 게이트 유전체 층(112)은 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트와 같은, 약 7.0보다 큰 k 값을 가진 유전체 재료를 포함할 수 있다. 단일 층의 게이트 유전체 층(112)이 도 13a 및 도 13b에 도시되어 있지만, 이후에 더 상세히 설명되는 바와 같이, 게이트 유전체 층(112)은 계면 층 및 메인 층을 포함할 수 있다.
게이트 전극 층(114)은 금속 함유 재료, 예를 들어, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중 층들 등을 포함할 수 있다. 단일 층의 게이트 전극 층(114)이 도 13a 및 도 13b에 도시되어 있지만, 이후에 더 상세히 설명되는 바와 같이, 게이트 전극 층(114)은 임의의 수의 일함수 조정 층들, 임의의 수의 접착제 층들, 및 충전 재료를 포함할 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서의 게이트 유전체 층들(112)은 동시에 형성될 수 있으므로, 각 영역에서의 게이트 유전체 층들(112)은 동일한 재료들로 형성되고, 그리고 게이트 전극 층들(114)은 동시에 형성될 수 있으므로, 각 영역에서의 게이트 전극 층들(114)은 동일한 재료들로 형성된다. 일부 실시예에서, 각 영역에서의 게이트 유전체 층들(112)은, 게이트 유전체 층들(112)이 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있도록, 개별 공정들에 의해 형성될 수 있고, 및/또는 각 영역에서의 게이트 전극 층들(114)은, 게이트 전극 층들(114)이 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있도록, 개별 공정들에 의해 형성될 수 있다. 다양한 마스킹 단계들은 개별 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출하는 데 사용될 수 있다. 이하의 설명에서, 적어도 n 타입 영역(50N)의 게이트 전극 층들(114) 및 p 타입 영역(50P)의 게이트 전극 층들(114)의 부분들은 별도로 형성된다.
도 14a 내지 도 16b는 대체 게이트들을 위한 게이트 유전체 층들(112) 및 게이트 전극 층들(114)이 리세스들(106) 내에 형성되는 공정을 도시한 것이다. 도 14a, 도 15a, 및 도 16a는 도 13a의 영역(50A) 내의 피처들을 도시하고 있다. 도 14b, 도 15b, 및 도 16b는 도 13b의 영역(50B) 내의 피처들을 도시하고 있다. 대체 게이트 층들은 순수한 일함수 금속으로 각각 형성된 일함수 조정 층(들)을 포함한다. 순수한 일함수 금속은 순수한 금속으로 형성된 일함수 조정 재료이다. 구체적으로, 순수한 일함수 금속은, 하나 이상의 금속 원소들을 포함하고, 준금속 원소들(metalloid elements) 및 비금속 원소들(nonmetal elements)이 실질적으로 존재하지 않는 조성을 갖는다. 순수한 일함수 금속은 95 원자 퍼센트(at.%) 초과의 금속들과 5 at.% 미만의 준금속들/비금속들의 조성을 가질 수 있다. 순수한 금속으로 형성된 일함수 조정 층은 "순수한 일함수 금속 층"이라고 지칭될 수 있다. 순수한 일함수 금속 층은 본질적으로 금속 원소들로 구성된다. 순수한 일함수 금속 층(들)을 구비한 디바이스들은 에너지 대역의 가장자리에 가까운 일함수들을 가지고 있어 임계치 전압을 감소시킬 수 있다. 또한, 순수한 일함수 금속 층(들)은 낮은 저항을 갖는다. 따라서, 디바이스 성능은 향상될 수 있다.
도 14a 및 도 14b에서, 게이트 유전체 층(112)이 리세스들(106) 내에 형성된다. 게이트 유전체 층(112)의 형성 방법들은 분자 빔 퇴적(MBD), ALD, 및 PECVD 등을 포함할 수 있다. 게이트 유전체 층(112)은 제2 나노구조물들(66)의 모든 (예컨대, 4 개) 측면을 둘러싼다. 게이트 유전체 층(112)이 형성된 후, 개구부들(108)의 부분들은 제2 나노구조물들(66) 사이의 영역들(50I) 내에 남아있다. 도시된 실시예에서, 게이트 유전체 층(112)은 제1 게이트 유전체 층(112A)(예컨대, 계면 층) 및 제1 유전체 층(112A) 위의 제2 게이트 유전체 층(112B)(예컨대, 하이-k 유전체 층)을 포함하는 다중 층이다. 제1 게이트 유전체 층(112A)은 실리콘 산화물로 형성될 수 있고, 제2 게이트 유전체 층(112B)은 하프늄 산화물로 형성될 수 있다.
도 15a 및 도 15b에서, 일함수 조정 층(114A)은 게이트 유전체 층(112) 상에 형성된다. 일함수 조정 층(114A)은 알루미늄, 티타늄, 텅스텐, 니켈, 코발트, 루테늄, 이들의 합금들, 또는 이들의 다중 층들 등과 같은 순수한 일함수 금속으로 형성되며, 이는 CVD, ALD, PECVD, PEALD, 또는 PVD 등에 의해 컨포멀하게 퇴적될 수 있다. 순수한 일함수 금속은 형성될 디바이스의 적용시 디바이스의 일함수를 원하는 양으로 조정하기 위해 선택된 임의의 허용 가능한 금속일 수 있다. 도시된 실시예에서, 일함수 조정 층(114A)은 순수한 일함수 금속의 단일 연속 층이다. 다른 실시예들(이후 도 20a 내지 도 21b에 대해 설명됨)에서, 일함수 조정 층(114A)은 순수한 일함수 금속들의 다중 층이다. 일부 실시예에서, 일함수 조정 층(114A)은 알루미늄, 티타늄, 하프늄, 또는 이들의 합금들로 구성되고, 5 at.% 미만의 질소 및/또는 탄소를 갖는다. 순수한 일함수 금속의 일함수 조정 층(114A)을 형성하면, 금속 질화물들(예컨대, 티타늄 질화물, 탄탈륨 질화물 등) 또는 금속 탄화물들(예컨대, 티타늄 탄화물, 티타늄 알루미늄 탄화물 등)로 형성된 일함수 조정 층들과 같은, 준금속들/비금속들을 포함하는 재료들로 형성된 일함수 조정 층들보다 낮은 저항을 가질 수 있다. 상이한 일함수 조정 층들(114A)은 개별 공정들에 의해 영역들(50N, 50P)의 각각 내에 형성될 수 있으므로, 일함수 조정 층들(114A)은 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있다.
n 타입 영역(50N)에서의 일함수 조정 층(114A)은 p 타입 영역(50P)을 마스킹하여 형성될 수 있다. 그 후, n 타입 영역(50N)에서의 일함수 조정 층(114A)은 n 타입 영역(50N)에서의 리세스들(106) 내에 퇴적된다. n 타입 영역(50N)에서의 일함수 조정 층(114A)은 n 타입 디바이스들에 적절한 임의의 허용 가능한 순수한 일함수 금속을 포함할 수 있다. 예를 들어, n 타입 영역(50N)에서의 일함수 조정 층(114A)은 티타늄, 알루미늄, 또는 하프늄 등으로 형성될 수 있다.
p 타입 영역(50P)에서의 일함수 조정 층(114A)은 n 타입 영역(50N)을 마스킹하여 형성될 수 있다. 그 후, n 타입 영역(50P)에서의 일함수 조정 층(114A)은 n 타입 영역(50P)에서의 리세스들(106) 내에 퇴적된다. n 타입 영역(50P)에서의 일함수 조정 층(114A)은 p 타입 디바이스들에 적절한 임의의 허용 가능한 순수한 일함수 금속을 포함할 수 있다. 예를 들어, p 타입 영역(50P)에서의 일함수 조정 층(114A)은 텅스텐, 니켈, 또는 백금 등으로 형성될 수 있다.
일함수 조정 층(114A)은 제2 나노구조물들(66) 사이의 영역들(50I)의 나머지 부분들을 충전한다(예컨대, 개구부들(108)을 충전한다)(도 14a 및 도 14b 참조). 구체적으로, 일함수 조정 층(114A)은, 함께 병합되어 이음매가 될만큼 충분히 두꺼워질 때까지 게이트 유전체 층(112) 상에 퇴적된다. 일함수 조정 층(114A)은 약 2 Å 내지 약 160 Å의 범위 내의 두께를 가질 수 있다. 일부 실시예에서, 계면들(118)은 일함수 조정 층(114A)의 인접한 부분들(예컨대, 제2 나노구조물들(66) 주위의 부분들)의 접촉에 의해 형성된다. 일함수 조정 층(114A)이 순수한 일함수 금속으로 형성되기 때문에, 개구부들(108)은 따라서 순수한 금속으로 충전되고, 개구부들(108)에는 실질적으로 준금속들/비금속들은 존재하지 않는다.
일부 실시예에서, 일함수 조정 층(114A)은 CVD에 의해 퇴적된다. 구체적으로, 일함수 조정 층(114A)은, 퇴적 챔버 내에 기판(50)을 배치하고 퇴적 챔버 내에 하나 이상의 금속 함유 전구체(들)를 분배하여 금속 함유 전구체(들)를 게이트 유전체 층(112) 위에서 유동시킴으로써 형성될 수 있다. 금속 함유 전구체(들)는 일함수 조정 층(114A)의 재료를 위한 임의의 전구체를 포함한다. 일함수 조정 층(114A)이 알루미늄을 포함할 때, 금속 함유 전구체(들)는 알루미늄 염화물(AlCl3), 또는 트리메틸알루미늄(Al2Me6) 등과 같은 알루미늄 함유 전구체를 포함할 수 있다. 일함수 조정 층(114A)이 티타늄을 포함할 때, 금속 함유 전구체(들)는 티타늄 염화물(TiCl4), 또는 테트라키스(디메틸아미노)티타늄(TDMAT) 등과 같은 티타늄 함유 전구체를 포함할 수 있다. 일함수 조정 층(114A)이 하프늄을 포함할 때, 금속 함유 전구체(들)는 하프늄 염화물(HfCl4), 또는 테트라키스(디메틸아미노)하프늄(TDMAHf) 등과 같은 하프늄 함유 전구체를 포함할 수 있다. CVD 공정 동안, 금속은 금속 함유 전구체(들)로부터 해리되어, 일함수 조정 층(114A)의 재료를 형성한다. 금속 함유 전구체(들)는 일함수 조정 층(114A)이 (전술한) 원하는 두께로 형성될 때까지 퇴적 챔버에서 유지된다. CVD 공정은 약 20 ℃ 내지 약 750 ℃의 범위 내의 온도 및 약 0.1 Torr 내지 약 500 Torr의 범위 내의 압력으로, 예를 들어, 이 범위 내의 온도와 이 범위 내의 압력으로 퇴적 챔버를 유지함으로써 수행될 수 있다. 이러한 범위에서의 파라미터들로 CVD 공정을 수행하면, 일함수 조정 층(114A)이 원하는 순도로 형성될 수 있다. 이들 범위를 벗어난 파라미터들로 CVD 공정을 수행하게 되면 일함수 조정 층(114A)은 원하는 순도로 형성되지 않을 수 있다.
일부 실시예에서, 일함수 조정 층(114A)은 ALD에 의해 퇴적된다. 구체적으로, 일함수 조정 층(114A)은 퇴적 챔버 내에 기판(50)을 배치하고 퇴적 챔버 내에 상이한 소스 전구체들을 주기적으로 분배함으로써 형성될 수 있다. 소스 전구체들은 전술한 금속 함유 전구체(들), 및 금속 함유 전구체(들)와 반응하여 일함수 조정 층(114A)의 재료를 형성하는 하나 이상의 전구체(들)를 포함한다. ALD 사이클은 각각의 소스 전구체들을 순차적으로 분배함으로써 수행되며, 각각의 ALD 사이클은 일함수 조정 층(114A)의 재료의 원자 층(때로는 단층이라고 지칭됨)의 퇴적을 유발한다. 이러한 ALD 사이클들은 일함수 조정 층(114A)이 (전술한) 원하는 두께로 형성될 때까지 여러 번 반복된다. ALD 공정은 약 20 ℃ 내지 약 750 ℃의 범위내의 온도 및 약 0.1 Torr 내지 약 500 Torr의 범위 내의 압력으로, 예를 들어, 이 범위 내의 온도와 이 범위 내의 압력으로 퇴적 챔버를 유지함으로써 수행될 수 있다. 이러한 범위에서의 파라미터들로 ALD 공정을 수행하면, 일함수 조정 층(114A)이 원하는 순도로 형성될 수 있다. 이들 범위를 벗어난 파라미터들로 ALD 공정을 수행하게 되면 일함수 조정 층(114A)은 원하는 순도로 형성되지 않을 수 있다.
일부 실시예에서, 일함수 조정 층(114A)은 PECVD 또는 PEALD와 같은 플라즈마 강화 퇴적 공정에 의해 퇴적된다. 구체적으로, 일함수 조정 층(114A)은 플라즈마를 생성하면서 전술한 것과 유사한 CVD 또는 ALD 공정을 수행함으로써 형성될 수 있다. 플라즈마는, 가스 소스를 퇴적 챔버 내로 유동시키고, 플라즈마 생성기를 사용하여 가스 소스를 플라즈마 상태로 여기시킴으로써, 생성될 수 있다. 가스 소스는 캐리어 가스(예를 들어, 수소, 헬륨, 네온, 아르곤, 크립톤, 크세논, 또는 라돈 등) 및 전술한 전구체(들)를 포함한다. 가스 소스는 약 100 sccm 내지 약 8000 sccm의 범위 내의 레이트로 퇴적 챔버 내로 유동할 수 있다. 플라즈마 생성기는 용량성 결합 플라즈마(capacitively coupled plasma)(CCP) 생성기, 유도성 결합 플라즈마(inductively coupled plasma)(ICP) 생성기, 또는 원격 플라즈마 생성기 등일 수 있다. 무선 주파수(RF) 전력은 플라즈마 생성기에 의해 생성되어 가스 소스를 플라즈마 상태로 여기시키게 된다. 플라즈마 생성 전력은 약 50 와트 내지 약 5000 와트의 범위 내일 수 있다. 이러한 범위에서의 파라미터들로 플라즈마 강화 퇴적 공정을 수행하게 되면, 일함수 조정 층(114A)은 원하는 순도로 형성될 수 있다. 이들 범위를 벗어난 파라미터들로 플라즈마 강화 퇴적 공정을 수행하게 되면 일함수 조정 층(114A)은 원하는 순도로 형성되지 않을 수 있다.
일부 실시예에서, 일함수 조정 층(114A)은 PVD에 의해 퇴적된다. 구체적으로, 일함수 조정 층(114A)은 퇴적 챔버 내에서 금속 타겟 밑에 기판(50)을 배치하고 이온들로 이들 타겟에 충격을 가함으로써 형성될 수 있다. 이러한 타겟은 일함수 조정 층(114A)의 재료를 포함하고, 타겟에 충격을 가하게 되면 타겟으로부터 재료(예컨대, 금속 원자들)가 스퍼터링된다. 가스 소스를 퇴적 챔버 내로 유동시키고, 플라즈마 생성기를 사용하여 가스 소스를 플라즈마 상태로 여기시킴으로써, 이온들로 타겟에 충격을 가할 수 있다. 가스 소스는 이온 소스 가스(예를 들어, 수소, 헬륨, 네온, 아르곤, 크립톤, 크세논, 또는 라돈 등)를 포함한다. 가스 소스는 약 10 sccm 내지 약 8000 sccm의 범위 내의 레이트로 퇴적 챔버 내로 유동할 수 있다. 플라즈마 생성기는 용량성 결합 플라즈마(CCP) 생성기, 유도성 결합 플라즈마(ICP) 생성기, 또는 원격 플라즈마 생성기 등일 수 있다. 무선 주파수(RF) 전력은 플라즈마 생성기에 의해 타겟에 인가되어, 이온 소스 가스를 플라즈마 상태로 활성화하고, 플라즈마에서 이온화된 가스 분자들로 타겟에 충격을 가하여, 일함수 조정 층(114A)의 재료가 퇴적되도록 타겟으로부터의 금속 원자들이 스퍼터링된다. 인가된 RF 전력의 각 사이클은 (타겟에 이온들이 충격되는) 충격 사이클과 (전자들이 타겟에 끌어 당겨져 축적된 이온을 세정하는) 세정 사이클을 포함한다. 플라즈마 생성 전력은 약 50 와트 내지 약 5000 와트의 범위 내일 수 있다. PVD 공정은 약 20 ℃ 내지 약 750 ℃의 범위 내의 온도 및 약 10-7 Torr 내지 약 500 Torr의 범위 내의 압력으로, 예를 들어, 이 범위 내의 온도와 이 범위 내의 압력으로 퇴적 챔버를 유지함으로써 수행될 수 있다. 이러한 범위에서의 파라미터들로 PVD 공정을 수행하면, 일함수 조정 층(114A)이 원하는 순도로 형성될 수 있다. 이들 범위를 벗어난 파라미터들로 PVD 공정을 수행하게 되면 일함수 조정 층(114A)은 원하는 순도로 형성되지 않을 수 있다.
선택적으로, 일함수 조정 층(114A)을 형성하는 것은 일함수 조정 층(114A)의 재료에 정제 처리(purification treatment)(120)를 적용하는 것을 포함한다. 정제 처리(120)는 일함수 조정 층(114A)의 재료에서 비금속 원소(들)(예컨대, 준금속들/비금속들)의 농도를 감소시켜, 일함수 조정 층(114A)의 재료에서 금속 원소(들)의 농도를 증가시킨다. 일부 실시예에서, 초기에 퇴적된 일함수 조정 층(114A)의 재료가 원하는 순도를 갖지 않는 경우, 일함수 조정 층(114A)의 재료가 원하는 순도를 가질 때까지 정제 처리(120)가 수행된다. 예를 들어, 일함수 조정 층(114A)의 재료는 정제 처리(120) 이전에는 5 at.% 초과의 준금속들/비금속들의 조성을 가질 수 있고, 정제 처리(120) 이후에는 5 at.% 미만의 준금속들/비금속들의 조성을 가질 수 있다.
일부 실시예에서, 정제 처리(120)는 열 처리이다. 열 처리는 일함수 조정 층(114A)을 어닐링함으로써 수행될 수 있다. 일함수 조정 층(114A)의 어닐링은 일함수 조정 층(114A)의 재료로부터 비금속 원자들(예컨대, 준금속들/비금속들)의 가스 방출을 유발할 수 있다. 이러한 어닐링은 약 25 ℃ 내지 약 1000 ℃의 범위 내의 온도에서 수행될 수 있다.
일부 실시예에서, 정제 처리(120)는 플라즈마 처리이다. 플라즈마 처리는 챔버 내에서 일함수 조정 층(114A)에 이온들로 충격을 가함으로써 수행될 수 있다. 일함수 조정 층(114A)에 이온들로 충격을 가하는 것은 일함수 조정 층(114A)의 재료로부터 비금속 원자들(예컨대, 준금속들/비금속들)의 스퍼터링을 유발할 수 있다. 가스 소스를 챔버 내로 유동시키고, 플라즈마 생성기를 사용하여 가스 소스를 플라즈마 상태로 여기시킴으로써, 이온들로 일함수 조정 층(114A)에 충격을 가할 수 있다. 가스 소스는 이온 소스 가스(예를 들어, 수소, 헬륨, 네온, 아르곤, 크립톤, 크세논, 또는 라돈 등)를 포함한다. 가스 소스는 약 100 sccm 내지 약 8000 sccm의 범위 내의 레이트로 챔버 내로 유동할 수 있다. 플라즈마 생성기는 용량성 결합 플라즈마(CCP) 생성기, 유도성 결합 플라즈마(ICP) 생성기, 또는 원격 플라즈마 생성기 등일 수 있다. 무선 주파수(RF) 전력은 플라즈마 생성기에 의해 일함수 조정 층(114A)에 인가되어, 이온 소스 가스를 플라즈마 상태로 활성화하고, 플라즈마에서 이온화된 가스 분자들로 일함수 조정 층(114A)에 충격을 가하여, 일함수 조정 층(114A)의 재료로부터 비금속 원자들(예컨대, 준금속들/비금속들)의 스퍼터링을 유발한다. 인가된 RF 전력의 각 사이클은 (일함수 조정 층(114A)에 이온들이 충격되는) 충격 사이클과 (전자들이 일함수 조정 층(114A)에 끌어 당겨져 축적된 이온을 세정하는) 세정 사이클을 포함한다. 플라즈마 생성 전력은 약 50 와트 내지 약 5000 와트의 범위 내일 수 있다.
일부 실시예에서, 정제 처리(120)는 화학 처리이다. 화학 처리는 일함수 조정 층(114A)의 재료를 환원시킬 수 있는 환원 화학 물질에 일함수 조정 층(114A)을 노출시킴으로써 수행될 수 있다. 일함수 조정 층(114A)을 환원시키면 일함수 조정 층(114A)의 재료로부터 비금속 원자들(예컨대, 준금속들/비금속들)을 제거할 수 있다. 환원 화학 물질은 금속 수소화물(예를 들어, 알루미늄 수소화물, 나트륨 수소화물, 또는 리튬 수소화물 등), 또는 수소 등일 수 있고, 기체, 액체, 또는 고체 상태일 수 있다. 이러한 환원은 약 25 ℃ 내지 약 1000 ℃의 범위 내의 온도에서 수행될 수 있다.
도 16a 및 도 16b에서, 게이트 전극 층들(114)의 나머지 부분들은 리세스들(106)의 나머지 부분들을 충전하도록 퇴적된다. 구체적으로, 일함수 조정 층(114A) 상에 충전 층(114C)이 퇴적된다. 선택적으로, 접착 층(114B)은 충전 층(114C)과 일함수 조정 층(114A) 사이에 형성된다. 형성이 완료된 후, 게이트 전극 층들(114)은 일함수 조정 층(114A), 접착 층(114B), 및 충전 층(114C)을 포함한다.
접착 층(114B)은 일함수 조정 층(114A) 상에 컨포멀하게 퇴적될 수 있다. 접착 층(114B)은 티타늄 질화물, 탄탈륨 질화물, 티타늄 탄화물, 또는 탄탈륨 탄화물 등과 같은 도전성 재료로 형성될 수 있고, 이는 CVD, ALD, PECVD, 또는 PVD 등에 의해 퇴적될 수 있다. 일부 실시예에서, 접착 층(114B)은 금속 질화물 또는 금속 탄화물과 같은 불순물이 섞인 접착 금속으로 형성되므로, 순수한 금속이 아니다. 접착 층(114B)은 교번적으로 접착제 층으로 지칭될 수 있고, 일함수 조정 층(114A)과 충전 층(114C) 사이의 접착을 향상시킨다.
충전 층(114C)은 접착 층(114B) 상에 컨포멀하게 퇴적될 수 있다. 일부 실시예에서, 충전 층(114C)은 코발트, 루테늄, 알루미늄, 텅스텐, 또는 이들의 조합 등과 같은 도전성 재료로 형성될 수 있고, 이는 CVD, ALD, PECVD, 또는 PVD 등에 의해 퇴적될 수 있다. 일부 실시예에서, 충전 층(114C)은 준금속들/비금속들이 실질적으로 존재하지 않는 순수한 충전 금속으로 형성된다. 충전 층(114C)은 일함수 조정 층(114A)의 동일한 후보 금속들의 그룹으로부터 선택되는 금속(들)으로 형성될 수 있으며, 이는 일함수 조정 층(114A)의 금속들을 형성하기 위한 동일한 후보 방법들의 그룹으로부터 선택되는 방법들을 사용하여 형성될 수 있다. 일부 실시예에서, 충전 층(114C)의 순수한 충전 금속은 일함수 조정 층(114A)의 일함수 금속과는 상이하다. 충전 층(114C)은 리세스들(106)의 나머지 부분들을 충전한다.
제2 나노구조물들(66) 사이의 영역들(50I)은 게이트 유전체 층(112)의 유전체 재료(들) 및 일함수 조정 층(114A)의 순수한 일함수 금속에 의해 완전히 충전된다. 접착 층(114B)(존재하는 경우) 및 충전 층(114C)은 제2 나노구조물들(66) 사이의 영역들(50I) 내에는 형성되지 않으므로, 영역들(50I)에는 접착 층(114B) 및 충전 층(114C)이 존재하지 않는다. 오히려, 게이트 유전체 층(112)의 부분들은 제2 나노구조물들(66) 주위를 둘러싸고, 제2 나노구조물들(66) 사이의 일함수 조정 층(114A)의 부분들은 게이트 유전체 층(112)의 부분들 사이에서 연속적으로 연장된다. 일함수 조정 층(114A)이 순수한 일함수 금속으로 형성되기 때문에, (예컨대, 제2 나노구조물들(66) 사이의) 영역들(50I) 내의 게이트 전극 층들(114)의 부분들은 금속을 포함하고, 이들 부분들 내에는 실질적으로 준금속들/비금속들은 존재하지 않는다.
위에서 언급한 바와 같이, 일함수 조정 층(114A) 및 충전 층(114C)은 순수한 금속들로 형성될 수 있는 반면, 접착 층(114B)은 불순물이 섞인 금속으로 형성된다. 이러한 실시예들에서, 접착 층(114B)의 재료는 일함수 조정 층(114A) 및 충전 층(114C)의 재료들보다 큰 농도의 불순물들(예컨대, 준금속들/비금속들)을 갖는다. 예를 들어, 접착 층(114B)은 금속 질화물 또는 금속 탄화물로 형성될 수 있는 반면, 일함수 조정 층(114A) 및 충전 층(114C)에는 실질적으로 질소 및/또는 탄소가 존재하지 않는다.
도 17a 및 도 17b에서, 게이트 유전체 층(112) 및 게이트 전극 층(114)의 재료들의 과잉 부분들을 제거하기 위해 제거 공정이 수행되며, 이 과잉 부분들은 제1 ILD(104) 및 게이트 스페이서들(90)의 상단 표면들 위에 있으며, 이에 의해 게이트 유전체들(122) 및 게이트 전극들(124)을 형성한다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합들 등과 같은 평탄화 공정이 이용될 수 있다. 게이트 유전체 층(112)은, 평탄화될 때, 리세스들(106) 내에 남겨진 부분들을 갖는다(따라서 게이트 유전체들(122)을 형성한다). 게이트 전극 층(114)은, 평탄화될 때, 리세스들(106) 내에 남겨진 부분들을 갖는다(따라서 게이트 전극들(124)을 형성한다). 게이트 스페이서들(90); CESL(102); 제1 ILD(104); 게이트 유전체들(122)(예컨대, 제1 게이트 유전체 층들(112A) 및 제2 게이트 유전체 층들(112B)(도 16a 및 도 16b 참조)); 및 게이트 전극들(124)(예컨대, 일함수 조정 층(114A), 접착 층(114B)(존재하는 경우), 및 충전 층(114C)(도 16a 및 도 16b 참조))의 상단 표면들은 (공정 변동들 내에서) 동일 평면이다. 게이트 유전체들(122) 및 게이트 전극들(124)은 결과적인 나노-FET들의 대체 게이트들을 형성한다. 제각기의 게이트 유전체(122) 및 게이트 전극(124)의 각 쌍은 총괄적으로 "게이트 구조물"로 지칭될 수 있다. 게이트 구조물들은 각각 제2 나노구조물들(66)의 채널 영역(68)의 상단 표면들, 측벽들, 및 하단 표면들을 따라 연장된다.
도 18a 및 도 18b에서, 제2 ILD(134)는 게이트 스페이서들(90), CESL(102), 제1 ILD(104), 게이트 유전체들(122), 및 게이트 전극들(124) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(134)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(134)는 PSG, BSG, BPSG, 또는 USG 등과 같은 유전체 재료로 형성되고, 이는 CVD, 또는 PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
일부 실시예에서, 에칭 정지 층(etch stop layer)(ESL)(132)은 제2 ILD(134)와 게이트 스페이서들(90), CESL(102), 제1 ILD(104), 게이트 유전체들(122), 및 게이트 전극들(124) 사이에 형성된다. ESL(132)은 제2 ILD(134)의 에칭에 비해 높은 에칭 선택도를 갖는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 옥시 질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 19a 및 도 19b에서, 게이트 컨택트들(142) 및 소스/드레인 컨택트들(144)은 각각 게이트 전극들(124) 및 에피택셜 소스/드레인 영역들(98)과 접촉하도록 형성된다. 게이트 컨택트들(142)은 게이트 전극들(124)에 물리적으로 그리고 전기적으로 연결된다. 소스/드레인 컨택트들(144)은 에피택셜 소스/드레인 영역들(98)에 물리적으로 그리고 전기적으로 연결된다.
게이트 컨택트들(142) 및 소스/드레인 컨택트들(144)을 형성하는 일 예로서, 게이트 컨택트들(142)을 위한 개구부들은 제2 ILD(134) 및 ESL(132)을 관통하게 형성되고, 소스/드레인 컨택트들(144)을 위한 개구부들은 제2 ILD(134), ESL(132), 제1 ILD(104), 및 CESL(102)을 관통하게 형성된다. 개구부들은 허용 가능한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수 있다. 확산 장벽 층, 또는 접착 층 등과 같은 라이너(별도로 도시되지 않음), 및 도전성 재료가 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 니켈 등일 수 있다. 제2 ILD(134)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 도전성 재료는 개구부들 내에서의 게이트 컨택트들(142) 및 소스/드레인 컨택트들(144)을 형성한다. 게이트 컨택트들(142)과 소스/드레인 컨택트들(144)은 개별 공정들에서 형성될 수 있거나, 또는 동일한 공정에서 형성될 수 있다. 동일한 단면에 형성되는 것으로 도시되어 있지만, 게이트 컨택트들(142) 및 소스/드레인 컨택트들(144)의 각각은 상이한 단면들에서 형성될 수 있어 컨택트들의 단락을 방지할 수 있다는 것을 이해해야 한다.
선택적으로, 에피택셜 소스/드레인 영역들(98)과 소스/드레인 컨택트들(144) 사이의 계면들에는 금속-반도체 합금 영역들(146)이 형성된다. 금속-반도체 합금 영역들(146)은 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역들, 금속 게르마나이드(metal germanide)(예컨대, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드 등)로 형성된 게르마나이드 영역들, 금속 실리사이드 및 금속 게르마나이드로 형성된 실리콘-게르마나이드 영역들 등일 수 있다. 금속-반도체 합금 영역들(146)은 소스/드레인 컨택트들(144)을 위한 개구부들 내에 금속을 퇴적한 다음 열적 어닐링 공정을 수행함으로써 소스/드레인 컨택트들(144)의 재료에 앞서 형성될 수 있다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속들, 다른 내화 금속들, 희토류 금속들 또는 그 합금들과 같이, 저 저항 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역들(98)의 반도체 재료들(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, 또는 PVD 등과 같은 퇴적 공정에 의해 퇴적될 수 있다. 열적 어닐링 공정 후, 소스/드레인 컨택트들(144)을 위한 개구부들로부터, 예를 들어, 금속-반도체 합금 영역들(146)의 표면들로부터 임의의 잔류 금속을 제거하기 위해 습식 세정과 같은 세정 공정이 수행될 수 있다. 그 후 소스/드레인 컨택트들(144)의 재료(들)가 금속-반도체 합금 영역들(146) 상에 형성될 수 있다.
도 20a 내지 도 21b는 일부 다른 실시예에 따른 나노-FET들의 도면들이다. 이들 실시예들은 도 14a 내지 도 16b에 대해 설명된 실시예와 유사하지만, 예외적인 것은 일함수 조정 층(114A)이 순수한 일함수 금속들의 다중 층이라는 것이다. 일부 실시예에서, 일함수 조정 층(114A)은 도 20a 및 도 20b에 도시된 바와 같이, 제1 일함수 금속 서브 층(114A1) 및 제1 일함수 금속 서브 층(114A1) 상의 제2 일함수 금속 서브 층(114A2)을 포함하는 순수한 일함수 금속들의 이중 층이다. 일부 실시예에서, 일함수 조정 층(114A)은 도 21a 및 도 21b에 도시된 바와 같이, 이중 층과 유사하지만 제2 일함수 금속 서브 층(114A2) 상의 제3 일함수 금속 서브 층(114A3)을 더 포함하는 순수한 일함수 금속들의 삼중 층이다. 서브 층들의 각각은 상이한 순수 일함수 금속의 단일 연속 층이다. 예를 들어, 제1 일함수 금속 서브 층(114A1)은 알루미늄일 수 있고, 제2 일함수 금속 서브 층(114A2)은 티타늄일 수 있고, 제3 일함수 금속 서브 층(114A3)(존재하는 경우)은 하프늄일 수 있다.
일함수 조정 층(114A)이 순수한 일함수 금속들의 다중 층일 경우, 순수한 일함수 금속들의 서브 층들이 퇴적되므로, 일함수 조정 층(114A)의 맨 위 서브 층(예컨대, 제3 일함수 금속 서브 층(114A3)(존재하는 경우) 또는 제2 일함수 금속 서브 층(114A2))이 함께 병합되어 이음매를 형성하게 된다. 예를 들어, 일함수 조정 층(114A)의 맨 위 서브 층은 일함수 조정 층(114A)의 아래에 놓인 서브 층들(예컨대, 제2 일함수 금속 서브 층(114A2) 및/또는 제1 일함수 금속 서브 층(114A1))의 각각보다 큰 두께를 가질 수 있어, 아래에 놓인 서브 층들의 병합을 방지할 수 있다.
일부 실시예에서, 일함수 조정 층(114A)의 서브 층들은 각각의 금속들의 합금들을 포함하는 식별 불가능한 계면들을 갖는다. 제1 일함수 금속 서브 층(114A1)은 알루미늄이고, 제2 일함수 금속 서브 층(114A2)은 티타늄이고, 제3 일함수 금속 서브 층(114A3)(존재하는 경우)은 하프늄인 예로부터 계속하여, 일함수 금속 서브 층들(114A1, 114A2) 사이의 계면은 알루미늄-티타늄 합금을 포함하는 식별 불가능한 계면일 수 있고, 일함수 금속 서브 층들(114A2, 114A3(존재하는 경우)) 사이의 계면은 티타늄-하프늄 합금을 포함하는 식별 불가능한 계면일 수 있다.
일부 실시예에서, 일함수 조정 층(114A)의 서브 층들은 식별 가능한 계면들을 가지며, 이들 계면들에는 각각의 금속들의 합금들이 실질적으로 존재하지 않는다. 제1 일함수 금속 서브 층(114A1)은 알루미늄이고, 제2 일함수 금속 서브 층(114A2)은 티타늄이고, 제3 일함수 금속 서브 층(114A3)(존재하는 경우)은 하프늄인 예로부터 계속하여, 일함수 금속 서브 층들(114A1, 114A2) 사이의 계면은 알루미늄 및 티타늄의 식별 가능한 계면일 수 있고, 일함수 금속 서브 층들(114A2, 114A3(존재하는 경우)) 사이의 계면은 티타늄 및 하프늄의 식별 가능한 계면일 수 있다.
실시예들은 이점들을 달성할 수 있다. 본원에 설명된 퇴적 공정들을 수행하게 되면, 일함수 조정 층들(114A)은 순수한 일함수 금속(들)으로 형성될 수 있다. 정제 처리(120)를 수행하게 되면, 일함수 조정 층들(114A)의 금속의 순도가 증가될 수 있다. 순수한 일함수 금속(들)의 일함수 조정 층들(114A)로 게이트 전극들(124)을 형성하게 되면, 결과적인 디바이스들은 에너지 대역의 가장자리에 가까운 일함수들을 가질 수 있게 되어, 결과적인 디바이스들의 임계치 전압을 감소시킬 수 있다. 또한, 순수한 일함수 금속(들)으로 형성된 일함수 조정 층들(114A)은 낮은 저항을 갖는다. 따라서, 디바이스 성능은 향상될 수 있다.
일 실시예에서, 디바이스는: 제1 나노구조물; 제2 나노구조물; 상기 제1 나노구조물 및 상기 제2 나노구조물 주위의 게이트 유전체 ― 상기 게이트 유전체는 유전체 재료들을 포함함 ―; 및 게이트 전극을 포함하며, 상기 게이트 전극은 상기 게이트 유전체 상의 일함수 조정 층 ― 상기 일함수 조정 층은 순수한 일함수 금속을 포함하며, 상기 일함수 조정 층의 순수한 일함수 금속 및 상기 게이트 유전체의 유전체 재료들은 상기 제1 나노구조물과 상기 제2 나노구조물 사이의 영역을 완전히 충전하며, 상기 순수한 일함수 금속은 95 at.% 초과의 금속들의 조성을 가짐 ―; 상기 일함수 조정 층 상의 접착 층; 및 상기 접착 층 상의 충전 층을 포함한다. 디바이스의 일부 실시예에서, 상기 일함수 조정 층은 상기 순수한 일함수 금속의 단일 층이다. 디바이스의 다른 실시예들에서, 상기 일함수 조정 층은 순수한 일함수 금속들의 다중 층이다. 디바이스의 일부 실시예에서, 상기 순수한 일함수 금속들의 각 금속들은 각 금속들의 합금들을 포함하는 계면들을 갖는다. 디바이스의 일부 실시예에서, 상기 순수한 일함수 금속들의 각 금속들은 각 금속들의 합금들이 존재하지 않는 계면들을 갖는다. 디바이스의 일부 실시예에서, 상기 접착 층은 불순물이 섞인 금속을 포함하고, 상기 충전 층은 충전 금속을 포함하고, 상기 접착 층의 불순물이 섞인 금속은 상기 충전 층의 충전 금속 및 상기 일함수 조정 층의 순수한 일함수 금속보다 높은 농도의 준금속들 및 비금속들을 갖는다. 디바이스의 일부 실시예에서, 상기 충전 금속은 텅스텐이고, 상기 불순물이 섞인 금속은 금속 질화물 또는 금속 탄화물이고, 상기 순수한 일함수 금속은 순수한 알루미늄, 순수한 티타늄, 또는 순수한 하프늄이다.
일 실시예에서, 디바이스는: 기판 상의 채널 영역; 상기 채널 영역 상의 게이트 유전체 층; 상기 게이트 유전체 층 상의 일함수 금속 ― 상기 일함수 금속은 제1 농도의 불순물들을 가지며, 상기 불순물들은 준금속들 또는 비금속들을 포함함 ―; 상기 일함수 금속 상의 접착 금속 ― 상기 접착 금속은 제2 농도의 불순물들을 가지며, 상기 제2 농도는 상기 제1 농도보다 높음 ―; 및 상기 접착 금속 상의 충전 금속을 포함하고, 상기 충전 금속은 상기 일함수 금속과는 상이하며, 상기 충전 금속은 제3 농도의 불순물들을 가지며, 상기 제2 농도는 상기 제3 농도보다 높다. 디바이스의 일부 실시예에서, 상기 불순물들은 질소 또는 탄소이다. 디바이스의 일부 실시예에서, 상기 제1 농도 및 상기 제3 농도는 각각 5 at.% 미만이다.
일 실시예에서, 방법은: 기판 상에 제1 나노구조물 및 제2 나노구조물을 형성하는 단계; 상기 제1 나노구조물 주위에 제1 부분을 갖고 상기 제2 나노구조물 주위에 제2 부분을 갖는 게이트 유전체 층을 형성하는 단계; 상기 게이트 유전체 층 상에 순수한 일함수 금속을 퇴적하는 단계 ― 상기 순수한 일함수 금속은 상기 게이트 유전체 층의 제1 부분과 상기 게이트 유전체 층의 제2 부분 사이에서 연속적으로 연장됨 ―; 상기 순수한 일함수 금속 상에 불순물이 섞인 접착 금속을 퇴적하는 단계; 및 상기 불순물이 섞인 접착 금속 상에 순수한 충전 금속을 퇴적하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 순수한 일함수 금속을 퇴적하는 단계는: 챔버 내에 상기 기판을 배치하는 단계; 및 상기 게이트 유전체 층 상에서 전구체를 유동시키는 단계 ― 상기 전구체는 상기 순수한 일함수 금속을 포함하고, 상기 챔버는 상기 전구체를 유동시키는 동안 20 ℃ 내지 750 ℃의 범위 내의 온도 및 0.1 Torr 내지 500 Torr의 범위 내의 압력으로 유지됨 ―를 포함한다. 방법의 일부 실시예에서, 상기 순수한 일함수 금속을 퇴적하는 단계는: 챔버 내에 상기 기판을 배치하는 단계; 사이클을 수행하는 단계 ― 상기 사이클은 상기 게이트 유전체 층 상에서 상기 순수한 일함수 금속을 포함하는 제1 전구체를 유동시키는 단계; 및 상기 게이트 유전체 층 상에서 제2 전구체를 유동시키는 단계를 포함하고, 상기 제2 전구체는 상기 제1 전구체와 반응하여 상기 순수한 일함수 금속을 퇴적하고, 상기 챔버는 상기 사이클 동안 20 ℃ 내지 750 ℃의 범위 내의 온도 및 0.1 Torr 내지 500 Torr의 범위 내의 압력으로 유지됨 ―; 및 상기 사이클을 여러 번 반복하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 순수한 일함수 금속을 퇴적하는 단계는: 상기 순수한 일함수 금속을 포함하는 타겟 밑에 상기 기판을 배치하는 단계; 및 이온들로 상기 타겟에 충격을 가하는 단계 ― 상기 순수한 일함수 금속은 상기 충격을 가하는 동안 상기 타겟으로부터 상기 게이트 유전체 층 상으로 스퍼터링됨 ―를 포함한다. 일부 실시예에서, 방법은 상기 순수한 일함수 금속에 정제 처리를 적용하는 단계 ― 상기 정제 처리는 상기 순수한 일함수 금속에서 불순물들의 농도를 감소시키며, 상기 불순물들은 준금속들 또는 비금속들을 포함함 ―를 더 포함한다. 방법의 일부 실시예에서, 상기 정제 처리를 적용하는 단계는 상기 순수한 일함수 금속을 어닐링하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 정제 처리를 적용하는 단계는 플라즈마를 생성하는 단계; 및 상기 플라즈마로부터의 이온들로 상기 순수한 일함수 금속에 충격을 가하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 정제 처리를 적용하는 단계는 상기 순수한 일함수 금속을 환원 화학 물질에 노출시키는 단계 ― 상기 환원 화학 물질은 수소 또는 금속 수소화물을 포함함 ―를 포함한다. 방법의 일부 실시예에서, 상기 불순물이 섞인 접착 금속은 상기 순수한 일함수 금속보다 높은 농도의 불순물들을 가지며, 상기 불순물들은 준금속들 또는 비금속들을 포함한다. 방법의 일부 실시예에서, 상기 불순물이 섞인 접착 금속은 금속 질화물 또는 금속 탄화물이고, 상기 순수한 일함수 금속은 순수한 알루미늄, 순수한 티타늄, 또는 순수한 하프늄이다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 디바이스로서,
제1 나노구조물;
제2 나노구조물;
제1 나노구조물 및 제2 나노구조물 주위의 게이트 유전체 ― 게이트 유전체는 유전체 재료들을 포함함 ―; 및
게이트 전극을 포함하며,
게이트 전극은:
게이트 유전체 상의 일함수 조정 층 ― 일함수 조정 층은 순수한 일함수 금속을 포함하며, 일함수 조정 층의 순수한 일함수 금속 및 게이트 유전체의 유전체 재료들은 제1 나노구조물과 제2 나노구조물 사이의 영역을 완전히 충전하며, 순수한 일함수 금속은 95 at.% 초과의 금속들의 조성을 가짐 ―;
일함수 조정 층 상의 접착 층; 및
접착 층 상의 충전 층을 포함하는 것인, 디바이스.
실시예 2. 실시예 1에 있어서, 일함수 조정 층은 순수한 일함수 금속의 단일 층인 것인, 디바이스.
실시예 3. 실시예 1에 있어서, 일함수 조정 층은 순수한 일함수 금속들의 다중 층인 것인, 디바이스.
실시예 4. 실시예 3에 있어서, 순수한 일함수 금속들의 각 금속들은 각 금속들의 합금들을 포함하는 계면들을 갖는 것인, 디바이스.
실시예 5. 실시예 3에 있어서, 순수한 일함수 금속들의 각 금속들은 각 금속들의 합금들이 존재하지 않는 계면들을 갖는 것인, 디바이스.
실시예 6. 실시예 1에 있어서, 접착 층은 불순물이 섞인 금속(impure metal)을 포함하고 충전 층은 충전 금속을 포함하며, 접착 층의 불순물이 섞인 금속은 충전 층의 충전 금속 및 일함수 조정 층의 순수한 일함수 금속보다 높은 농도의 준금속들 및 비금속들을 갖는 것인, 디바이스.
실시예 7. 실시예 6에 있어서, 충전 금속은 텅스텐이고, 불순물이 섞인 금속은 금속 질화물 또는 금속 탄화물이며, 순수한 일함수 금속은 순수한 알루미늄, 순수한 티타늄, 또는 순수한 하프늄인 것인, 디바이스.
실시예 8. 디바이스로서,
기판 상의 채널 영역;
채널 영역 상의 게이트 유전체 층;
게이트 유전체 층 상의 일함수 금속 ― 일함수 금속은 제1 농도의 불순물들을 가지며, 불순물들은 준금속들 또는 비금속들을 포함함 ―;
일함수 금속 상의 접착 금속 ― 접착 금속은 제2 농도의 불순물들을 가지며, 제2 농도는 제1 농도보다 높음 ―; 및
접착 금속 상의 충전 금속 ― 충전 금속은 일함수 금속과는 상이하며, 충전 금속은 제3 농도의 불순물들을 가지며, 제2 농도가 제3 농도보다 높음 ―을 포함하는, 디바이스.
실시예 9. 실시예 8에 있어서, 불순물들은 질소 또는 탄소인 것인, 디바이스.
실시예 10. 실시예 8에 있어서, 제1 농도 및 제3 농도는 각각 5 at.% 미만인 것인, 디바이스.
실시예 11. 방법으로서,
기판 상에 제1 나노구조물 및 제2 나노구조물을 형성하는 단계;
제1 나노구조물 주위에 제1 부분을 갖고 제2 나노구조물 주위에 제2 부분을 갖는 게이트 유전체 층을 형성하는 단계;
게이트 유전체 층 상에 순수한 일함수 금속을 퇴적하는 단계 ― 순수한 일함수 금속은 게이트 유전체 층의 제1 부분과 게이트 유전체 층의 제2 부분 사이에서 연속적으로 연장됨 ―;
순수한 일함수 금속 상에 불순물이 섞인 접착 금속을 퇴적하는 단계; 및
불순물이 섞인 접착 금속 상에 순수한 충전 금속을 퇴적하는 단계를 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 순수한 일함수 금속을 퇴적하는 단계는:
챔버 내에 기판을 배치하는 단계; 및
게이트 유전체 층 상에서 전구체를 유동시키는 단계 ― 전구체는 순수한 일함수 금속을 포함하며, 챔버는 전구체를 유동시키는 동안 20 ℃ 내지 750 ℃의 범위 내의 온도 및 0.1 Torr 내지 500 Torr의 범위 내의 압력으로 유지됨 ―를 포함하는 것인, 방법.
실시예 13. 실시예 11에 있어서, 순수한 일함수 금속을 퇴적하는 단계는:
챔버 내에 기판을 배치하는 단계;
사이클을 수행하는 단계 ― 사이클은:
게이트 유전체 층 상에서 제1 전구체를 유동시키는 단계; 및
게이트 유전체 층 상에서 제2 전구체를 유동시키는 단계를 포함하며,
제1 전구체는 순수한 일함수 금속을 포함하고,
제2 전구체는 제1 전구체와 반응하여 순수한 일함수 금속을 퇴적하며,
사이클 동안 챔버는 20 ℃ 내지 750 ℃의 범위 내의 온도 및 0.1 Torr 내지 500 Torr의 범위 내의 압력으로 유지됨 ―; 및
사이클을 여러 번 반복하는 단계를 포함하는 것인, 방법.
실시예 14. 실시예 11에 있어서, 순수한 일함수 금속을 퇴적하는 단계는:
순수한 일함수 금속을 포함하는 타겟 밑에 기판을 배치하는 단계; 및
이온들로 타겟에 충격을 가하는 단계 ― 충격을 가하는 동안 순수한 일함수 금속이 타겟으로부터 게이트 유전체 층 상으로 스퍼터링됨 ―를 포함하는, 방법.
실시예 15. 실시예 11에 있어서,
순수한 일함수 금속에 정제 처리를 적용하는 단계 ― 정제 처리는 순수한 일함수 금속에서 불순물들의 농도를 감소시키며, 불순물들은 준금속들 또는 비금속들을 포함함 ―를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서, 정제 처리를 적용하는 단계는:
순수한 일함수 금속을 어닐링하는 단계를 포함하는 것인, 방법.
실시예 17. 실시예 15에 있어서, 정제 처리를 적용하는 단계는:
플라즈마를 생성하는 단계; 및
플라즈마로부터의 이온들로 순수한 일함수 금속에 충격을 가하는 단계를 포함하는 것인, 방법.
실시예 18. 실시예 15에 있어서, 정제 처리를 적용하는 단계는:
순수한 일함수 금속을 환원 화학 물질에 노출시키는 단계 ― 환원 화학 물질은 수소 또는 금속 수소화물을 포함함 ―를 포함하는 것인, 방법.
실시예 19. 실시예 11에 있어서, 불순물이 섞인 접착 금속은 순수한 일함수 금속보다 높은 농도의 불순물들을 가지며, 불순물들은 준금속들 또는 비금속들을 포함하는 것인, 방법.
실시예 20. 실시예 11에 있어서, 불순물이 섞인 접착 금속은 금속 질화물 또는 금속 탄화물이고, 순수한 일함수 금속은 순수한 알루미늄, 순수한 티타늄, 또는 순수한 하프늄인 것인, 방법.

Claims (10)

  1. 디바이스로서,
    제1 나노구조물;
    제2 나노구조물;
    상기 제1 나노구조물 및 상기 제2 나노구조물 주위의 게이트 유전체 - 상기 게이트 유전체는 유전체 재료들을 포함함 - ; 및
    게이트 전극
    을 포함하고,
    상기 게이트 전극은:
    상기 게이트 유전체 상의 일함수 조정 층 - 상기 일함수 조정 층은 순수한 일함수 금속을 포함하며, 상기 일함수 조정 층의 상기 순수한 일함수 금속 및 상기 게이트 유전체의 상기 유전체 재료들은 상기 제1 나노구조물과 상기 제2 나노구조물 사이의 영역을 완전히 충전하며, 상기 순수한 일함수 금속은 95 at.% 초과의 금속들의 조성을 가짐 - ;
    상기 일함수 조정 층 상의 접착 층; 및
    상기 접착 층 상의 충전 층
    을 포함하는 것인, 디바이스.
  2. 제1항에 있어서, 상기 일함수 조정 층은 상기 순수한 일함수 금속의 단일 층인 것인, 디바이스.
  3. 제1항에 있어서, 상기 일함수 조정 층은 순수한 일함수 금속들의 다중 층인 것인, 디바이스.
  4. 제3항에 있어서, 상기 순수한 일함수 금속들의 각 금속들은 상기 각 금속들의 합금들을 포함하는 계면들을 갖는 것인, 디바이스.
  5. 제3항에 있어서, 상기 순수한 일함수 금속들의 각 금속들은 상기 각 금속들의 합금들이 존재하지 않는 계면들을 갖는 것인, 디바이스.
  6. 제1항에 있어서, 상기 접착 층은 불순물이 섞인 금속(impure metal)을 포함하고 상기 충전 층은 충전 금속을 포함하며, 상기 접착 층의 상기 불순물이 섞인 금속은 상기 충전 층의 상기 충전 금속 및 상기 일함수 조정 층의 상기 순수한 일함수 금속보다 높은 농도의 준금속들 및 비금속들을 갖는 것인, 디바이스.
  7. 제6항에 있어서, 상기 충전 금속은 텅스텐이고, 상기 불순물이 섞인 금속은 금속 질화물 또는 금속 탄화물이며, 상기 순수한 일함수 금속은 순수한 알루미늄, 순수한 티타늄, 또는 순수한 하프늄인 것인, 디바이스.
  8. 디바이스로서,
    기판 상의 채널 영역;
    상기 채널 영역 상의 게이트 유전체 층;
    상기 게이트 유전체 층 상의 일함수 금속 - 상기 일함수 금속은 제1 농도의 불순물들을 가지며, 상기 불순물들은 준금속들 또는 비금속들을 포함함 - ;
    상기 일함수 금속 상의 접착 금속 - 상기 접착 금속은 제2 농도의 불순물들을 가지며, 상기 제2 농도는 상기 제1 농도보다 높음 - ; 및
    상기 접착 금속 상의 충전 금속 - 상기 충전 금속은 상기 일함수 금속과는 상이하며, 상기 충전 금속은 제3 농도의 불순물들을 가지며, 상기 제2 농도가 상기 제3 농도보다 높음 -
    을 포함하는, 디바이스.
  9. 제8항에 있어서, 상기 불순물들은 질소 또는 탄소인 것인, 디바이스.
  10. 방법으로서,
    기판 상에 제1 나노구조물 및 제2 나노구조물을 형성하는 단계;
    상기 제1 나노구조물 주위에 제1 부분을 갖고 상기 제2 나노구조물 주위에 제2 부분을 갖는 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 상에 순수한 일함수 금속을 퇴적하는 단계 - 상기 순수한 일함수 금속은 상기 게이트 유전체 층의 제1 부분과 상기 게이트 유전체 층의 제2 부분 사이의 개구부를 완전히 충전함 - ;
    상기 순수한 일함수 금속 상에 불순물이 섞인 접착 금속을 퇴적하는 단계; 및
    상기 불순물이 섞인 접착 금속 상에 순수한 충전 금속을 퇴적하는 단계
    를 포함하는, 방법.
KR1020210069035A 2021-01-28 2021-05-28 트랜지스터 게이트 구조물 및 그 형성 방법 KR102527016B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163142557P 2021-01-28 2021-01-28
US63/142,557 2021-01-28
US17/220,335 US11715762B2 (en) 2021-01-28 2021-04-01 Transistor gate structures and methods of forming the same
US17/220,335 2021-04-01

Publications (2)

Publication Number Publication Date
KR20220109273A KR20220109273A (ko) 2022-08-04
KR102527016B1 true KR102527016B1 (ko) 2023-04-27

Family

ID=81814146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210069035A KR102527016B1 (ko) 2021-01-28 2021-05-28 트랜지스터 게이트 구조물 및 그 형성 방법

Country Status (5)

Country Link
US (2) US11715762B2 (ko)
KR (1) KR102527016B1 (ko)
CN (1) CN114597258A (ko)
DE (1) DE102021108841A1 (ko)
TW (1) TWI820428B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11715762B2 (en) * 2021-01-28 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9941376B2 (en) 2015-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate scheme for device and methods of forming
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
TWI686351B (zh) 2016-04-01 2020-03-01 聯華電子股份有限公司 奈米線電晶體及其製作方法
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10553700B2 (en) * 2018-05-29 2020-02-04 International Business Machines Corporation Gate cut in RMG
US10741558B2 (en) 2018-08-14 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet CMOS device and method of forming
US11069793B2 (en) 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
US11715762B2 (en) * 2021-01-28 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same

Also Published As

Publication number Publication date
TWI820428B (zh) 2023-11-01
CN114597258A (zh) 2022-06-07
US11715762B2 (en) 2023-08-01
DE102021108841A1 (de) 2022-07-28
TW202230794A (zh) 2022-08-01
KR20220109273A (ko) 2022-08-04
US20220238648A1 (en) 2022-07-28
US20230326967A1 (en) 2023-10-12

Similar Documents

Publication Publication Date Title
US11901362B2 (en) Semiconductor device and method
US20230253472A1 (en) Semiconductor Device and Method
US20240170536A1 (en) Semiconductor device and method
US20240145543A1 (en) Semiconductor device and method of forming the same
US20230326967A1 (en) Transistor gate structures and methods of forming the same
US20230282725A1 (en) Semiconductor Devices and Methods of Forming the Same
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
US20220262649A1 (en) Semiconductor Device and Method
US20220278197A1 (en) Semiconductor device and method
US20220052045A1 (en) Semiconductor Device and Method
US11810948B2 (en) Semiconductor device and method
US11810961B2 (en) Transistor gate structures and methods of forming the same
US20230317859A1 (en) Transistor gate structures and methods of forming thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant