KR102041349B1 - 원호형 바닥 표면을 갖는 병합된 에피텍셜 특징부를 갖춘 반도체 디바이스 및 이러한 반도체 디바이스의 제조 방법 - Google Patents

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Abstract

반도체 디바이스 및 이 반도체 디바이스를 형성하는 방법이 개시된다. 상기 반도체 디바이스는 기판, 이 기판 위에 있는 2개의 반도체 핀, 및 이 2개의 반도체 핀 위에 있는 반도체 특징부를 포함한다. 상기 반도체 특징부는 2개의 하위 부분 및 1개의 상위 부분을 포함한다. 상기 2개의 하위 부분은 각각 2개의 반도체 핀 바로 위에 존재한다. 상기 상위 부분은 2개의 하위 부분 위에 존재한다. 상기 상위 부분의 바닥 표면은 원호형 단면 형상을 갖는다.

Description

원호형 바닥 표면을 갖는 병합된 에피텍셜 특징부를 갖춘 반도체 디바이스 및 이러한 반도체 디바이스의 제조 방법{SEMICONDUCTOR DEVICE HAVING MERGED EPITAXIAL FEATURES WITH ARC-LIKE BOTTOM SURFACE AND METHOD OF MAKING THE SAME}
우선권
본 출원은, 2016년 12월 15일자로 출원되고 발명의 명칭이 "원호형 바닥 표면과 병합된 에피텍셜 특징부를 갖춘 반도체 디바이스 및 이러한 반도체 디바이스의 제조 방법(Semiconductor Device Having Merged Epitaxial Features with Arc-like Bottom Surface and Method of Making the Same)"인 미국 가특허 출원 제62/495,612호의 우선권을 주장하며, 상기 가특허 출원은 인용함으로써 그 전체 내용이 본원에 포함된다.
관련 출원에 대한 상호 참조
본 출원은, 공동으로 양도된 미국 특허 출원으로서, 2016년 9월 27일자로 출원되고 발명의 명칭이 "평평한 상부 에피텍셜 특징부를 갖는 FinFET 디바이스 및 이러한 FinFET 디바이스의 제조 방법(FinFET Device Having Flat-Top Epitaxial Features and Method of Making the Same)"인 미국 특허 출원 제15/277,478호와 관련된다.
기술분야
본 개시내용은, 원호형 바닥 표면과 병합된 에피텍셜 특징부를 갖춘 반도체 디바이스 및 이러한 반도체 디바이스의 제조 방법에 관한 것이다.
반도체 집적 회로(semiconductor IC) 산업은 급속한 성장을 경험하고 있다. IC의 재료 및 구성에 있어서의 기술적인 진보에 의해 여러 세대의 IC가 생산된 바 있는데, 여기서 각각의 세대는 이전 세대보다 더 작고 더욱 복잡한 회로를 갖는다. IC 진화의 과정에 있어서, 기능적 밀도(functional density)(즉, 칩 면적 당 상호접속된 디바이스의 개수)는 일반적으로 증가되어 온 반면, 기하학적 크기[즉, 제작 프로세스를 이용하여 생성될 수 있는 최소 구성요소(또는 최소 라인)]는 감소되어 왔다. 이러한 스케일링 다운 프로세스(scaling down process)는, 생산 효율을 증가시킴으로써 그리고 관련 비용을 낮춤으로써 이익을 제공한다. 이러한 스케일링 다운은 또한 IC의 프로세싱 및 제작의 복잡성을 증가시켰다.
예를 들어, 반도체 디바이스가 점진적으로 스케일링 다운될 때, 스트레인드(strained) 소스/드레인(S/D) 특징부[예컨대, 스트레스요인 영역(stressor area)]는, 캐리어 이동성(carrier mobility)을 향상시키기 위해 그리고 디바이스 성능을 개선시키기 위해, 에피텍셜(에피) 반도체 재료를 이용하여 구현되었다. 스트레스요인 영역을 갖춘 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)를 형성하는 단계는 흔히 n형 디바이스를 위한 돌출형 S/D 특징부를 형성하기 위해 에피텍셜식으로 실리콘(Si)을 성장시키며, p형 디바이스를 위한 돌출형 S/D 특징부를 형성하기 위해 에피텍셜식으로 실리콘 게르마늄(SiGe)을 성장시킨다. 트랜지스터 디바이스의 성능을 더욱 개선시키기 위해, 이러한 S/D 특징부의 형상, 구성, 및 재료에 관한 다양한 기법이 실시되었다. S/D 형성에 있어서의 기존의 접근법들은 이들 접근법이 의도하는 목적에 일반적으로 적합하지만, 이러한 접근법은 모든 면에서 완전히 만족스럽지는 않다. 예를 들어, S/D 접촉 저항(contact resistance)은, 트랜지스터가 스케일링 다운됨에 따라 회로 성능에 있어서 점차적으로 중요한 인자가 되고 있다. 낮은 S/D 접촉 저항을 갖는 것은 매우 바람직한데, 왜냐하면 이러한 낮은 S/D 접촉 저항은 낮은 전력 소비 및 더욱 빠른 회로 속도를 유발하기 때문이다.
본 개시내용의 일 실시예에 있어서, 반도체 디바이스로서,
기판;
상기 기판 위에 있는 2개의 반도체 핀;
상기 2개의 반도체 핀 위에 있는 반도체 특징부
를 포함하며,
상기 반도체 특징부는 2개의 하위 부분 및 1개의 상위 부분을 포함하고,
상기 2개의 하위 부분은 각각 2개의 반도체 핀 바로 위에 존재하며,
상기 상위 부분은 2개의 하위 부분 위에 존재하고,
상기 상위 부분의 바닥 표면은 원호형 단면 형상을 갖는 것인 반도체 디바이스가 제공된다.
본 개시내용의 다른 일 실시예에 있어서,
기판 및 이 기판으로부터 연장되는 2개의 핀을 포함하는 디바이스를 제공하는 단계;
상기 2개의 핀을 에칭하여 2개의 트렌치(trench)를 형성하는 단계;
상기 2개의 트렌치에 제1 반도체 특징부를 에피텍셜식으로 성장시키는 단계;
제1 성장 조건에서 제1 반도체 특징부 위에 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계로서, 상기 제2 반도체 특징부는 측방향으로 병합되어 병합 부분을 형성하는 것인 단계;
상기 병합 부분의 치수가 목표 치수에 도달한 이후에, 제2 성장 조건에서 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계로서, 상기 제2 반도체 특징부의 결정 방향 [100]과 [111] 사이의 성장 속도 비는 제1 성장 조건에서보다 제2 성장 조건에서 더 큰 것인 단계
를 포함하는 방법이 제공된다.
본 개시내용의 또 다른 일 실시예에 있어서,
기판 및 이 기판으로부터 연장되는 적어도 2개의 핀을 포함하는 디바이스를 제공하는 단계;
상기 적어도 2개의 핀을 에칭하여 적어도 2개의 트렌치(trench)를 형성하는 단계;
상기 적어도 2개의 트렌치에 제1 반도체 특징부를 에피텍셜식으로 성장시키는 단계;
제1 성장 조건에서 제1 반도체 특징부 위에 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계로서, 상기 제2 반도체 특징부는 측방향으로 병합되어 병합 부분을 형성하는 것인 단계;
상기 병합 부분의 두께가 목표 치수에 도달한 이후에, 제1 성장 조건과 상이한 제2 성장 조건에서 제2 반도체 특징부를 에피텍셜식으로 성장시켜, 병합 부분의 바닥 표면에 원호형 형상을 형성하는 단계;
제2 반도체 특징부의 폭을 감소시키기 위해 에칭 프로세스를 수행하는 단계
를 포함하는 방법이 제공된다.
본 개시내용은, 첨부 도면과 함께 이하의 상세한 설명을 검토할 때 이하의 상세한 설명으로부터 가장 양호하게 이해될 것이다. 산업계의 표준 관례에 따라, 다양한 특징부는 축척대로 도시된 것이 아니며 단지 설명의 목적을 위해 사용되는 것이라는 점을 강조한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의적으로 확대 또는 축소될 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 및 도 1e는 본 개시내용의 양태에 따라 구성되는 반도체 디바이스의 다양한 실시예를 제시한 것이다.
도 2는 본 개시내용의 다양한 양태에 따라, 반도체 디바이스를 형성하는 방법에 대한 블록도를 도시한 것이다.
도 3은 도 2의 방법의 실시예에 따른 중간 제작 단계에서의 반도체 디바이스의 사시도를 제시한 것이다.
도 4a, 도 4b, 도 4c, 도 5a, 도 5b, 도 5c, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 및 도 13b는, 일부 실시예에 따라, 도 2의 방법에 따른 목표 반도체 디바이스를 형성하는 것에 대한 단면도를 제시한 것이다.
이하의 개시내용은, 제시되는 주제 대상의 다양한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시내용을 단순화시키기 위해 이하에서는 구성요소 및 배치에 대한 구체적인 예가 설명된다. 물론, 이러한 예는 단지 예시이며, 한정하려는 의도가 아니다. 예를 들어, 후술하는 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하게 형성되는 실시예를 포함할 수도 있으며, 또한 제1 특징부와 제2 특징부 사이에 추가적인 특징부가 형성될 수도 있어, 제1 특징부 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 포함할 수도 있다. 추가적으로, 본 개시내용은 다양한 예에 있어서 도면부호 및/또는 문자를 반복 사용할 수도 있다. 이러한 반복은 단순화 및 명확성의 목적을 위한 것이며, 그 자체로 다양한 실시예들 및/또는 논의되는 구성들 사이의 관계를 나타내는 것은 아니다.
또한, 도면에 제시된 바와 같은, 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 일 특징부의 관계를 용이하게 설명하기 위해 공간적으로 상대적인 용어, 예컨대 "아래", "밑", "하위", "위", "상위" 등이 본원에서 사용될 수도 있다. 상기 공간적으로 상대적인 용어는, 도면에 도시된 배향 이외에도 사용 중인 또는 작동 중인 디바이스의 다양한 배향을 포괄하도록 의도된다. 상기 디바이스는 달리 배향될 수도 있으며(90도만큼 회전되거나 다른 배향으로 배향될 수도 있음), 본원에서 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수도 있다.
다양한 실시예에 있어서 본 개시내용은 일반적으로 반도체 디바이스 및 이 반도체 디바이스의 제조 방법에 관한 것이다. 구체적으로, 본 개시내용은 핀형 채널을 구비하는 FET(FinFET으로 알려져 있음)을 비롯한 전계 효과 트랜지스터(FET)에서의 돌출형 S/D 특징부를 형성하는 것에 관한 것이다. 일부 실시예에 있어서, 본 개시내용은 다수의 에피텍셜 특징부를 병합한 결과로서의 돌출형 S/D 특징부를 제공하는 것이며, 상기 돌출용 S/D 특징부는 원호형 바닥 표면을 갖는다. 또한, 상기 돌출형 S/D 특징부는 평평한 또는 거의 평평한 상부 표면을 가질 수도 있다. 원호형 바닥 표면을 갖고 있으면, 돌출형 S/D 특징부가 S/D 접점과 같은 전도성 특징부를 형성하기 위해 에칭될 때 돌출형 S/D 특징부에 큰 체적을 제공한다. 이러한 큰 체적은 돌출형 S/D 특징부와 전도성 특징부 사이에 계면 저항을 감소시킨다.
도 1a는 본 개시내용의 다양한 양태에 따라 구성된 반도체 디바이스(100)를 도시한 것이다. 상기 반도체 디바이스(100)는 IC 또는 IC의 일부의 프로세싱 중에 제작되는 중간 디바이스일 수 있으며, 상기 IC는 SRAM(static random access memory) 및/또는 논리 회로, 저항기, 커패시터, 및 인덕터와 같은 수동형 구성요소, 및 p형 FET(PFET), n형 FET(NFET), FinFET, 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET), 및 상보형 금속-산화물-반도체(CMOS) 트랜지스터와 같은 능동형 구성요소, 2극 트랜지스터, 고전압 트랜지스터, 고주파 프랜지스터, 다른 메모리 셀 및 이들의 조합을 포함할 수도 있다. 또한, 본 개시내용의 다양한 실시예에 있어서 트랜지스터, 핀, 게이트 스택(gate stack), 디바이스 영역, 및 다른 특징부를 비롯한 다양한 특징부는, 단순화 및 이해의 용이함을 위해 제공된 것이며, 상기 다양한 실시예를 임의의 유형의 디바이스, 임의의 개수의 디바이스, 임의의 개수의 영역, 또는 임의의 구성의 구조체 또는 영역으로 반드시 한정하려는 것은 아니다. 다양한 실시예에 있어서, FinFET 디바이스로서 제시되어 있기는 하지만, 반도체 디바이스(100)는 또한 변형례에 있어서는 평면형 FET 디바이스 및 다른 다중 게이트 디바이스일 수도 있다.
도 1a는 반도체 디바이스(100) 및 이 반도체 디바이스의 S/D 영역의 단면도이다. 도 1a를 참고하면, 이러한 실시예에 있어서, 반도체 디바이스(100)는 기판(102), 이 기판(102) 위의 절연 구조체(104), 및 상기 기판(102) 위에 있는 2개 이상의 핀(106)(도 1a에는 2개가 도시되어 있음)을 포함한다. 핀(106)은 "x-z 평면"에 대해 수직하게 길이방향으로 연장된다. 도시되어 있지는 않지만, 핀(106)의 일부 부분은 절연 구조체(104) 위로 돌출될 수도 있다. 또한, 이러한 실시예에 있어서, 반도체 디바이스(100)는 에피텍셜식으로 성장된 반도체 특징부(또는 에피텍셜 특징부)(122)를 포함한다. 에피텍셜 특징부(122)는 상위 부분(122U) 및 2개 이상의 하위 부분(122L)(도 1a에는 2개가 도시되어 있음)을 포함한다. 하위 부분(122L)은 각각의 핀(106) 위에 배치되어 있으며, 적어도 부분적으로 핀 측벽 유전체 층(110)에 의해 둘러싸여 있다. 본 실시예에 있어서, 하위 부분(122L)은 "z 방향"(핀 높이 방향)을 따라 핀 측벽 유전체 층(110)보다 낮다. 하위 부분(122L)들은 상위 부분(122U)을 통해 서로에 대해 물리적으로 연결된다. 상위 부분(122U)은, 평평하거나 또는 거의 평평한 상부 표면(124)을 제공한다. 일 실시예에 있어서, 상부 표면(124)은 기판(102)의 상부 표면(102)에 대해 실질적으로 평행하다. 본 실시예에 있어서, 상위 부분(122U)의 바닥 표면(125)은 "x-z 평면"에서 원호형 단면 형상을 나타낸다. 반도체 디바이스(100)의 다양한 특징부가 이하에서 추가로 설명된다.
기판(102)은 본 실시예에 있어서는 실리콘 기판이다. 대안으로, 기판(102)은 또 다른 기본 반도체(elementary semiconductor), 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안니몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 또 다른 대안에 있어서, 기판(102)은 매립형 유전체 층을 갖는 것과 같은 SOI(semiconductor-on-insulator)이다. 실시예에 있어서, 기판(102)은 활성 디바이스를 형성하기 위한 p-웰(p-well) 및 n-웰(n-well)과 같은 활성 영역을 포함한다.
핀(106)은 PFET를 형성하기 위한 p형 핀일 수도 있고, NFET를 형성하기 위한 n형 핀일 수도 있다. 핀(106)은 기판(102)과 실질적으로 동일한 반도체 재료를 포함할 수도 있다. 도 1a에는 도시되어 있지 않지만, 각각의 핀(106)은 채널 영역, 및 이 채널 영역이 사이에 끼워진 2개의 S/D 영역을 포함한다. 도 1a는 핀(106)의 S/D 영역들 중 하나를 가로질러 절단한, 반도체 디바이스(100)의 단면도를 도시한 것이다. 핀(106)들은 절연 구조체(104)에 의해 분리된다. 절연 구조체(104)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플로오로화물로 도핑된 실리케이트 유리(FSG), 로우-k(low-k) 유전체 재료, 및/또는 다른 적절한 절연 재료를 포함할 수도 있다. 절연 구조체(104)는 일부 실시예에서는 STI(shallow trench isolation) 특징부일 수도 있다. 유전체 층(110)은 핀(106)의 S/D 영역에 이웃하게 그리고 절연 구조체(104) 위에 배치된다. 유전체 층(110)은 적어도 부분적으로 하위 부분(122L)을 둘러싼다. 일 실시예에 있어서, 유전체 층(110)은 질화물, 예컨대 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄소 질화물을 포함한다. 상위 부분(122U)은 유전체 층(110) 및 하위 부분(122L) 위에 배치된다.
일 실시예에 있어서, 하위 부분(122L) 및 상위 부분(122U)은 각각 NFET 디바이스를 형성하기 위한 n형 도펀트, 예컨대 인(P) 또는 비소(As)로 도핑된 실리콘을 포함한다. 또한, 상위 부분(122U)은 하위 부분(122L)보다 높은 n형 도펀트의 농도를 포함한다. 일례에 있어서, 상위 부분(122U)은 1e21 cm-3 내지 5e21 cm-3의 범위에 걸친 도펀트 농도를 갖는, 인으로 도핑된 실리콘을 포함하는 반면, 하위 부분(122L)은 1e20 cm-3 내지 1e21 cm-3의 범위에 걸친 도펀트 농도를 갖는, 인으로 도핑된 실리콘을 포함한다. 다른 실시예에 있어서, 하위 부분(122L) 및 상위 부분(122U)은 각각 PFET 디바이스를 형성하기 위한 p형 도펀트, 예컨대 붕소(B) 또는 인듐(In)으로 도핑된 실리콘 게르마늄을 포함한다. 추가적인 실시예에 있어서, 상위 부분(122U)은 하위 부분(122L)이 포함하는 것보다 높은 농도의 p형 도펀트를 포함한다.
도 1a에 도시된 실시예에 있어서, 핀(106)은 핀 폭 방향("x 방향")을 따라 핀 피치 "p"를 갖는다. 핀 피치 "p"는 또한 하위 부분(122L)의 피치이다. 실시예에 있어서, 상기 핀 피치 "p"는 에피텍셜 특징부(122)의 구체적인 형상을 형성하기 위해 그리고 프로세스 노드(process node)를 위해 튜닝(tuning)된다. "p"가 지나치게 작으면, 상위 부분(122U)은 에피텍셜 성장 프로세스에서 조기에 병합될 수도 있고, 이에 따라 상위 부분은, 평평한 상부 표면 및 원호형 바닥 표면을 갖는 형상 대신에, 마름모 형상으로 성장하는 경향을 보이게 된다. "p"가 지나치게 크면, 상위 부분(122U)은 전혀 병합되지 않을 수도 있다. 일례에 있어서, 핀 피치 "p"는 30 나노미터(nm) 내지 50 nm의 범위로 튜닝된다. 또한, 상위 부분(122U)은, 바닥 표면(125)의 원호 형상의 정점으로부터 상부 표면(124)까지 "h"의 수직방향 두께("z 방향"을 따름)를 갖는다. 일례에 있어서, 두께 "h"는 25 내지 55 nm의 범위이다. 유전체 층(110)은 "z 방향"을 따라 높이 "d"를 가지며, 이 높이 "d"는 다양한 실시예에 있어서 5 내지 25 nm의 범위일 수 있다. 이하에서 논의되는 바와 같이, 높이 "d"는 에피텍셜 특징부(122)의 다양한 형상 및 치수에 기여한다. 하위 부분(122L)들 각각은, 하위 부분(122L)의 대략 중간 높이에서 측정된, "x 방향"을 따르는 폭 "c"를 갖는다. 폭 "c"는 일부 실시예에 있어서 6 내지 15 nm의 범위일 수도 있다. 또한, 하위 부분(122L)들은 각각 "z 방향"을 따라 높이 "e"를 갖는다. 높이 "e"는 일부 실시예에 있어서 3 내지 15 nm의 범위일 수도 있다.
역시 도 1a를 참고하면, 상위 부분(122U), 측벽 유전체 층(110), 및 절연 구조체(104) 사이에는 공간이 존재한다. 이러한 공간은 완전히 또는 부분적으로 ILD(inter-layer dielectric) 층[도 1a에는 도시되어 있지 않지만, 도 13a의 특징부(130)를 참고]으로 충전될 수도 있다. 일 실시예에 있어서, ILD 층은 측벽 유전체 층(110)과는 다른 재료를 포함한다. 예를 들면, ILD 층은 테트라에틸오소실리케이트(TEOS) 산화물, 도핑된 또는 도핑되지 않은 실리케이트 유리, 또는 FSG(fused silica glass)를 포함할 수도 있는 반면, 측벽 유전체 층(110)은 질화물을 포함한다.
바닥 표면(125)의 원호 형상은 도 1a에 도시된 바와 마찬가지로 기판(102)으로부터 상방으로 멀리 연장될 수도 있다. 변형예에 있어서, 상기 원호 형상은 이하에서 논의될 도 1d에 도시된 바와 같이 기판(102)을 향해 하방으로 연장될 수도 있다. 상기 원호는 본 실시예에 있어서 "x 방향"을 따르는 스팬(span) "b", 및 "z 방향"을 따르는 높이(또는 돌출부) "a1"를 갖는다. 핀 피치 "p"가 30 내지 50 nm의 범위에 있는 예에 있어서, 스팬 "b"는 약 20 내지 40 nm인 반면, 높이 "a1"은 약 0 내지 10 nm이다. 본 실시예에 있어서, 바닥 표면(125)은 얕은 원호 형상을 나타내며, 즉, 원호에 있어서 높이 대 스팬의 비, a1/b는 0.5 미만이다. 추가적인 실시예에 있어서, a1/b의 비는 0.25 미만이다. 작은 높이 대 스팬의 비를 갖는 것의 장점 및 효과는 도 1b를 참고하면 명확해질 것이다.
도 1b를 참고하면, 일 실시예에 있어서, 반도체 디바이스(100)는 에피텍셜 특징부(122) 위에 형성되는 전도성 특징부(126)를 더 포함한다. 구체적으로, 이러한 실시예에 있어서, 전도성 특징부(126)는 에피텍셜 특징부(122)의 상위 부분(122U)에 부분적으로 매립된다. 본 실시예에 있어서, 전도성 특징부(126)는 배리어 층(126a) 및 이 배리어 층 위의 전도체(예컨대, 금속)(126b)를 포함한다. 예를 들면, 전도체(126b)는 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 이들의 조합, 또는 다른 적절한 재료를 포함할 수도 있고, 배리어 층(126a)은 금속 질화물, 예컨대 TaN 또는 TiN을 포함할 수도 있다. 전도성 특징부(126)는 추가적인 층을 포함할 수도 있다. 또 다른 실시예에 있어서, 전도성 특징부(126)는 도핑된 폴리실리콘을 포함한다. 전도성 특징부(126)는 S/D 접점 또는 국지적인 S/D 상호접속 라인일 수도 있다. 전도성 특징부(126)를 형성하는 단계는, 에피텍셜 특징부(122) 내로 트렌치(trench)를 에칭하는 단계 및 이 트렌치 내로 전도성 특징부(126)의 층(들)을 성막하는 단계를 포함한다. 상기 트렌치는, 상위 부분(122U)의 두께 "h"("z 방향"을 따름)보다 작은 깊이 "q"를 갖도록 에피텍셜 특징부(122) 내로 에칭될 수도 있다. 일부 실시예에 있어서, 깊이 "q"는 15 내지 25 nm의 범위이다. 도시되어 있지는 않지만, 일부 실시예에 있어서, 전도성 특징부(126)와 에피텍셜 특징부(122) 사이에는 규화물 특징부[또는 규화부(silicidation)]가 존재할 수도 있다.
다양한 실시예에 있어서, 전도성 특징부(126)와 에피텍셜 특징부(122) 사이의 대형 경계 영역은 전통적인 구조에 비해 낮은 접촉 저항을 제공한다. 전통적인 에피텍셜 특징부들은 보통 마름모꼴 단면 프로파일을 나타내며, 서로 절연되어 있거나(병합되어 있지 않거나), 또는 도 1b에 점선(150)에 의해 제시되는 바와 같이 날카롭게 뾰족한 보울트(vault)를 갖는 형상으로 병합된다. 절연된 에피텍셜 특징부들은 병합된 에피텍셜 특징부만큼의 대형 경계 영역을 제공하지 않는다. 병합된 에피텍셜 특징부에서의 날카롭게 뾰족한 보울트는, 예컨대 전도성 특징부(126)를 성막하기 위해 트렌치를 형성할 때, 에칭에 충분한 체적을 제공하지 않는다. 예를 들면, 에피텍셜 특징부의 수직방향 두께 "v"가 트렌치 깊이 "q"보다 작을 때, 에피텍셜 특징부는 이를 통해 에칭되게 된다. 에피텍셜 특징부가 이를 통해 에칭되면, 전도성 특징부(126)의 일부 영역은 에피텍셜 특징부와 접촉하지 않고, 이는 접촉 저항의 증가를 초래한다.
이러한 오버 에칭(over-etching)은, 트랜지스터 토포그래피(transistor topography)의 종횡비가 커지고 있는 최근의 진보된 프로세스 노드에서 더욱 심해질 수도 있다. 상기 종횡비는, 트랜지스터 토포그래피 정점(예컨대, 게이트 스택)의 높이와 이웃하는 정점들 간의 공간 사이의 비율을 가리킨다. 일부 예에 있어서, 상기 종횡비는, 디바이스 집적이 계속됨에 따라 10 이상이 된다. S/D 접점 또는 국지적인 S/D 상호접속 라인에 대한 에칭 중에, 에천트 화학작용 또는 에칭 시간은, 트랜지스터 토포그래피의 바닥에 통상 위치하는 S/D 특징부에 도달하도록 하기 위해 특정한 오버 에칭에 대해 튜닝될 수도 있다. 에피텍셜 특징부에 날카롭게 뾰족한 보울트를 가지면, 이러한 오버 에칭에 견디기에 충분히 큰 체적이 제공되지 않는다. 반대로, 작은 높이 대 스팬의 비(예컨대, 0.25 이하임)를 갖는 원호형 바닥(125)를 가지면, 유리하게는 병합된 에피텍셜 특징부(122)의 체적을 증가시켜 전술한 오버 에칭에 견디게 한다.
도 1c를 참고하면, 바닥 표면(125)이 평평하거나 또는 거의 평평한 반도체 디바이스(100)의 또 다른 실시예가 도시되어 있다. 이러한 실시예의 다른 양태는 도 1b의 양태와 동일하거나 또는 유사하다.
도 1d를 참고하면, 바닥 표면(125)이 하방으로 연장되는 원호 형상을 갖는 반도체 디바이스(100)의 또 다른 실시예가 도시되어 있다. 상기 원호는 "x 방향"을 따르는 스팬(span) "b", 및 "z 방향"을 따르는 높이(또는 깊이) "a2"를 갖는다. 일부 실시예에 있어서, 높이 대 스팬의 비, 즉 a2/h는 0.5 미만이며, 예컨대 0.25 미만이다. 실시예에 있어서, 스팬 "b"는 20 내지 40 nm의 범위이며 높이 "a2"는 0 내지 10 nm의 범위이다. 이러한 실시예의 다른 양태는 도 1b의 양태와 동일하거나 또는 유사하다. 도 1b, 도 1c, 및 도 1d 각각에 있어서, 전도성 특징부(126)는 완전하게 또는 부분적으로 상위 부분(122U)에 매립되는 것으로 도시되어 있다. 그러나, 이는 한정하려는 것은 아니다. 일부 다른 실시예에 있어서, 전도성 특징부(126)는 에피텍셜 특징부(122)의 상부 표면(124) 상에 성막되어 있을 수 있다.
도 1e를 참고하면, 또 다른 실시예에 있어서, 반도체 디바이스(100)는 영역(102a) 및 이웃한 영역(102b)을 포함한다. 영역(102a)은 앞서 논의한 다양한 특징부(106 및 122)를 포함한다. 영역(102b)은 핀(146) 및 이 핀(146) 위의 에피텍셜 특징부(152)를 포함한다. 에피텍셜 특징부(152)는 하위 부분(152L) 및 이 하위 부분(152L)의 위에 있는 상위 부분(152U)을 포함한다. 유전체 층(110)은 적어도 부분적으로 하위 부분(152L)을 둘러싼다. 본 실시예에 있어서, 하위 부분(152L)은 "z 방향"을 따라 핀 측벽 유전체 층(110)보다 낮다. 상위 부분(152U)은 유전체 층(110) 위에 배치된다. 또한, 이러한 실시예에 있어서, 반도체 디바이스(100)는, 에피텍셜 특징부(122) 및 에피텍셜 특징부(152) 양자 모두와 경계를 이루는 전도성 특징부(128)를 포함한다. 전도성 특징부(128)는 배리어 층(128a) 및 이 배리어 층(128a) 위의 전도체(예컨대, 금속)(128b)를 포함한다. 배리어 층(128a) 및 전도체(128b)는, 각각 배리어 층(126a) 및 전도체(126b)와 동일한 구성 또는 유사한 구성을 나타낼 수도 있다. 도시된 이러한 실시예에 있어서, 에피텍셜 특징부(152)는 마름모꼴 형상의 단면 프로파일을 가지며, 전도성 특징부(128)의 일부분은 에피텍셜 특징부(152)의 면 위에 배치된다. 구체적으로, 이러한 실시예에 있어서, 전도성 특징부(128)의 일부분은 에피텍셜 특징부(122U)와 에피텍셜 특징부(152U) 사이에 배치되며, 에피텍셜 특징부(122U) 및/또는 에피텍셜 특징부(152U)의 가장 넓은 부분("x 방향"을 따름) 아래에 배치된다. 또 다른 실시예에 있어서, 영역(102b)은, 에피텍셜 특징부(122)와 같이 성형된, 즉 평평한 또는 거의 평평한 상부 표면 및 원호형 바닥 표면을 갖는 에피텍셜 특징부를 포함할 수도 있다. 일 실시예에 있어서, 영역(102a)에 있는 특징부는 n형 트랜지스터(예컨대, NMOS)를 형성하고, 영역(102b)에 있는 특징부는 p형 트랜지스터(예컨대, PMOS)를 형성한다. 변형예에 있어서, 영역(102a)에 있는 특징부는 p형 트랜지스터(예컨대, PMOS)를 형성하고, 영역(102b)에 있는 특징부는 n형 트랜지스터(예컨대, NMOS)를 형성한다.
도 2는 본 개시내용의 다양한 양태에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 형성하는 방법(200)에 대한 블록도를 도시한 것이다. 방법(200)은 예로서, 청구범위에 명시적으로 기재된 바를 넘어 본 개시내용을 한정하려는 의도가 아니다. 추가적인 작업이, 방법(200) 이전에, 방법 중에, 그리고 방법 이후에 제공될 수 있으며, 언급된 일부 작업은, 상기 방법의 추가적인 실시예에 있어서 대체, 제거, 또는 재배치될 수 있다. 방법(200)은 도 3 내지 도 13b와 함께 이하에서 설명되는데, 상기 도 3 내지 도 13b는 본 개시내용의 다양한 양태에 따른 반도체 디바이스(100)의 사시도 및 단면도이다.
작업(202)에 있어서, 방법(200)(도 2)은 중간 제작 단계에서 반도체 디바이스(100)를 받아들인다. 도 3은 반도체 디바이스(100)의 사시도를 도시한 것이다. 도 4a, 도 4b, 및 도 4c는 각각 도 3에서의 라인 "1-1", "2-2" 및 "3-3"을 따르는, 반도체 디바이스(100)의 단면도를 도시한 것이다. 라인 "1-1"은 핀(106)의 S/D 영역에 있는 평면 "x-z 평면"에서 반도체 디바이스(100)를 절단한 것이다. 라인 "2-2"은 핀(106)의 길이를 따라 평면 "y-z 평면"에서 반도체 디바이스(100)를 절단한 것이다. 라인 "3-3"은 핀(106) 외측에 있어서 평면 "y-z 평면"에서 반도체 디바이스(100)를 절단한 것이다. 도 3, 도 4a, 도 4b, 및 도 4c를 총괄적으로 참고하면, 반도체 디바이스(100)는 기판(102), 이 기판(102) 위의 절연 구조체(104), 및 기판(102)으로부터 절연 구조체(104)를 통해 연장되는 2개의 핀(106)을 포함한다. 2개의 핀(106)은 각각 2개의 소스/드레인(S/D) 영역(106a) 및 S/D 영역(106a)에 간섭하는 채널 영역(106b)을 갖는다. 반도체 디바이스(100)는 채널 영역(106b)에서 핀(106)과 결합하는 게이트 스택(108)을 더 포함한다. 구체적으로, 게이트 스택(108)은 게이트 스택의 여러 면에서 핀(106)과 결합하여, 다중 게이트 디바이스(이 경우에는 FinFET)를 형성한다.
핀(106)은, 포토리소그래피 프로세스 및 에칭 프로세스를 비롯한 적절한 프로세스를 이용하여 제작될 수도 있다. 포토리소그래피 프로세스는 기판(102) 위에 놓이는 레지스트(또는 포토레지스트)를 형성하는 단계, 레지스트를 패턴에 노출시키는 단계, 노출 후 베이킹 프로세스(baking process)를 행하는 단계, 및 레지스트를 포함하는 마스킹 요소(masking element)를 형성하기 위해 레지시트를 현상하는 단계를 포함할 수도 있다. 상기 마스킹 요소는 이때 기판(102) 내로 리세스(recess)를 에칭하기 위해 사용되어, 기판(102) 상에 핀(106)을 남기도록 한다. 상기 에칭 프로세스는 건식 에칭, 습식 에칭, RIE(reactive ion etching), 및/또는 다른 적절한 프로세스를 포함할 수도 있다. 예를 들면, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마 및/또는 이들의 조합을 통해 실시될 수도 있다. 예를 들면, 습식 에칭 프로세스는 DHF(diluted hydrofluoric acid); 수산화칼륨(KOH) 용액; 암모니아; 불화수소산(HF), 질산(HNO3), 및/또는 아세스산(CH3COOH)을 포함하는 용액; 또는 다른 적절한 습식 에천트를 포함할 수도 있다. 핀(106)은 또한 이중 패너팅 리소그래피(DPL) 프로세스를 이용하여 형성될 수도 있다. 핀(106)을 형성하기 위한, 이러한 방법에 대한 다수의 다른 실시예가 적절할 수도 있다.
절연 구조체(104)는, 예컨대 핀(106) 형성 프로세스의 일부로서, 기판(102)에 트렌치를 에칭함으로써, 형성될 수도 있다. 상기 트렌치는 이때 절연 재료로 충전될 수도 있으며, CMP(chemical mechanical planarization) 프로세스가 후속한다. 다른 절연 구조체, 예컨대 전계 산화물, LOCOS(LOCal Oxidation of Silicon), 및/또는 다른 적절한 구조가 가능하다. 절연 구조체(104)는, 예컨대 하나 이상의 열적 산화물 라이너 층을 갖춘, 다층 구조체를 포함할 수도 있다.
게이트 스택(108)은 게이트 유전체 층 및 게이트 전극 층을 포함한다. 상기 게이트 유전체 층은 실리콘 산화물 또는 하이-k(high-k) 유전체 재료, 예컨대 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 티타늄 산화물, 이트륨 산화물, 및 티탄산 스트론튬을 포함할 수도 있다. 상기 게이트 유전체 층은, 화학적 산화, 열적 산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 및/또는 다른 적절한 방법에 의해 형성될 수도 있다. 일 실시예에 있어서, 상기 게이트 전극 층은 폴리실리콘을 포함하며, 적절한 성막 프로세스, 예컨대 LPCVD(low-pressure chemical vapor deposition) 및 PECVD(plasma-enhanced CVD)에 의해 형성될 수도 있다. 일부 실시예에 있어서, 상기 게이트 전극 층은 n형 또는 P형의 일 함수 층(work function layer) 및 금속 충전 층을 포함한다. 예를 들면, n형의 일 함수 층은, 충분히 작은 유효 일 함수를 갖는 금속, 예컨대 티타늄, 알루미늄, 탄탈 탄화물, 탄탈 탄화물 질화물, 탄탈 실리콘 질화물, 또는 이들의 조합을 포함할 수도 있다. 예를 들면, p형의 일 함수 층은, 충분히 큰 유효 일 함수를 갖는 금속, 예컨대 티타늄 질화물, 탄탈 질화물, 루테늄, 몰리브덴, 텅스텐, 백금 또는 이들의 조합을 포함할 수도 있다. 예를 들면, 금속 충전 층은 알루미늄, 텅스텐, 코발트, 구리, 및/또는 다른 적절한 재료를 포함할 수도 있다. 상기 게이트 전극 층은 CVD, PVD, 도금, 및/또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 일부 실시예에 있어서, 게이트 스택(108)은 희생 게이트 구조체, 즉 최종 게이트 스택을 위한 플레이스홀더(placeholder)이다. 일부 실시예에 있어서, 게이트 스택(108)은 게이트 스택의 게이트 유전체 층과 핀(106) 사이의 경계층(interfacial layer)을 포함한다. 상기 경계층은 유전체 재료, 예컨대 실리콘 산화물 또는 실리콘 산질화물을 포함할 수도 있으며, 화학적 산화, 열적 산화, ALD, CVD, 및/또는 다른 적절한 유전체에 의해 형성될 수도 있다. 게이트 스택(108)은 다른 층, 예컨대 하드 마스크 층(들)을 포함할 수도 있다.
작업(204)에서, 방법(200)(도 2)은 각각의 S/D 영역(106a)에서 핀(106)의 측벽 상에 유전체 층(110)을 형성한다. 도 5a, 도 5b, 및 도 5c는 각각 이러한 제작 단계 이후에, 도 3에서의 라인 "1-1", "2-2" 및 "3-3"을 따르는, 반도체 디바이스(100)의 단면도를 도시한 것이다. 도 5a, 도 5b, 및 도 5c를 참고하면, 유전체 층(110)은 단일 층 구조체 또는 다층 구조체를 포함할 수도 있으며, 유전체 재료, 예컨대 실리콘 질화물(SiN) 또는 실리콘 산질화물을 포함할 수도 있다. 유전체 층(110)은 CVD, PECVD, ALD, 열적 성막, 또는 다른 적절한 방법에 의해 형성될 수도 있다. 본 실시예에 있어서, 유전체 층(110)은 또한 게이트 스택(108)의 측벽 상에 배치된다. 일 실시예에 있어서, 작업(204)은 에칭 프로세스가 후속하는 성막 프로세스를 포함한다. 예를 들면, 이 작업은 반도체 디바이스 상에 블랭킷 층(blanket layer)으로서 유전체 재료를 성막시킬 수도 있으며, 이 유전체 층은 절연 구조체(104), 핀(106), 및 게이트 스택(108)을 덮는다. 이때, 상기 작업은 절연체 구조(104), 핀(106), 및 게이트 스택(108)의 상부 표면으로부터 유전체 재료 부분을 제거하기 위해 이방성 에칭 프로세스를 행할 수도 있으며, 이에 의해 핀(106) 및 게이트 스택(108)의 측벽 상에 유전체 재료의 나머지 부분이 유전체 층(110)으로서 남겨지게 된다. 실시예에 있어서, 핀(106)의 측벽 상의 유전체 층(110)은 대략 5 내지 25 nm의 높이를 갖는다.
작업(206)에서, 방법(200)(도 2)은 핀(106)의 S/D 영역(106a)을 선택적으로 에칭하여 이 영역에 트렌치(또는 리세스)(114)를 형성한다. 도 6a 및 도 6b는 각각 이러한 제작 단계 이후에, 도 3에서의 라인 "1-1" 및 "2-2"를 따르는, 반도체 디바이스(100)의 단면도를 도시한 것이다. 도 6a 및 도 6b를 참고하면, 핀(106)은 이러한 실시예에 있어서 절연 구조체(104)의 상부 표면 아래에서 에칭된다. 작업(206)은 하나 이상의 포토리소그래피 프로세스 및 에칭 프로세스를 포함할 수도 있다. 예를 들면, 상기 포토리소그래피 프로세스는, 에칭되도록 의도되지 않는 반도체 디바이스(100)의 영역을 덮는 마스킹 요소를 형성할 수도 있다. 상기 마스킹 요소는 개구를 제공하는데, 이 개구를 통해 핀(106)이 에칭된다. 핀(106)은, 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 다른 에칭 기법에 의해 에칭될 수도 있다. 본 실시예에 있어서, 이러한 에칭 프로세스는, 게이트 스택(108), 유전체 층(110), 및 절연 구조체(104)가 실질적으로 변함없이 남아있는 동안 핀(106)의 재료를 제거하기 위해 선택적으로 튜닝된다. 작업(206)은, 4개의 트렌치(114)를 형성하는데, 이때 게이트 스택(108)의 각 면에 2개의 트렌치가 형성된다. 각각의 트렌치(114)는 ("x-z 평면"에서) 테이퍼진 단면 프로파일을 가질 수도 있으며, 이때 트렌치의 상부에서보다는 트렌치의 바닥에서 개구가 더 넓다. 이러한 에칭 프로세스 이후에, 트렌치(114)를 세척하는 세척 프로세스가 행해질 수도 있으며, 후속하는 에피텍셜 성장 프로세스를 위해 준비되어 다양한 표면을 형성하는 세척용 화학물질을 이용하여 세척 프로세스가 행해질 수도 있다. 상기 세척용 화학물질은 불화수소산(HF) 용액, 희석된 HF 용액, 또는 다른 적절한 세척용 용액일 수도 있다.
작업(208)에서, 방법(200)(도 2)은 각각의 트렌치에 하나씩 4개의 트렌치(114)에서 4개의 에피텍셜 특징부(122L)를 성장시킨다(도 7a 및 도 7b). 에피텍셜 특징부(122L)는 부분적으로 각각의 트렌치(114)를 충전시킨다. 에피텍셜 성장 프로세스는, 실리콘 기반의 전구체를 이용한 LPCVD, 선택적 에피텍셜 성장(SEG) 프로세스, 또는 주기적 성막 및 에칭(CDE) 프로세스일 수도 있다. 예를 들면, 실리콘 결정은 전구체로서 SiH2Cl2(dichlorosilane)를 이용한 LPCVD에 의해 성장될 수도 있다. 또 다른 예에 있어서, 실리콘 게르마늄 결정은, 에칭 가스로서 염화수소(HCl)를 이용하고 성막 가스로서 H2 내에 약 1 % 내지 약 10 %의 GeH4를 함유하는, 게르만(GeH4) 및 수소(H2)의 가스 혼합물을 이용하는 CDE 프로세스를 통해 형성될 수도 있다. 유전체 층(110)의 높이는, 과도하게 많은 측방향 성장 없이 원하는 높이까지 에피텍셜 특징부(122L)의 성장을 촉진하기 위해 튜닝된다. 다양한 실시예에 있어서, 에피텍셜 특징부(122L)는, 3 내지 15 nm 범위의 높이를 갖도록 성장된다. 에피텍셜 특징부(122L)는, 돌출형 S/D 특징부를 형성하기에 적절한 반도체 재료를 포함한다. 일 실시예에 있어서, 에피텍셜 특징부(122L)는, 하나 이상의 p형 토펀트, 예컨대 붕소 또는 인듐으로 도핑되는 실리콘 게르마늄(SiGe)을 포함한다. 일 실시예에 있어서, 에피텍셜 특징부(122L)는, 하나 이상의 n형 토펀트, 예컨대 인 또는 비소로 도핑되는 실리콘을 포함한다. 이러한 도핑은 에피텍셜 성장 프로세스를 이용하여 현장에서(in-situ) 또는 외부에서(ex-situ) 행해질 수도 있다.
작업(210)에서, 방법(200)(도 2)은 하위 에피텍셜 특징부(122L) 위에서 상위 에피텍셜 특징부(122U)를 성장시킨다(도 8a 및 도 8b). 본 실시예에 있어서, 에피텍셜 특징부(122U)는 에피텍셜 특징부(122L)에서와 동일한 반도체 재료로 성장되지만, 상이한 도펀트 농도를 갖는다. 예를 들면, 에피텍셜 특징부(122L 및 122U)는 각각 n형 토펀트로 도핑되는 실리콘을 포함할 수도 있지만, 에피텍셜 특징부(122U)는 더 높은 농도의 n형 도펀트를 갖는다. 또 다른 예에 있어서, 에피텍셜 특징부(122L 및 122U)는 각각 p형 토펀트로 도핑되는 실리콘 게르마늄을 포함할 수도 있지만, 에피텍셜 특징부(122U)는 더 높은 농도의 p형 도펀트를 갖는다. 에피텍셜 특징부(122L)의 형성과 마찬가지로, 에피텍셜 특징부(122U)는 LPCVD 기법, SEG 기법, 또는 CDE 기법을 이용하여 형성될 수도 있다. 도 8a 및 도 8b는 각각 이러한 제작 단계 이후에, 도 3에서의 라인 "1-1" 및 "2-2"를 따르는, 반도체 디바이스(100)의 단면도를 도시한 것이다.
도 8a 및 도 8b에 도시된 바와 같이, 에피텍셜 특징부(122U)는 각각의 트렌치(114)에 있는 나머지 공간을 충전시키며, 일단 각각의 트렌치(114)로부터 성장되면 측방향으로 추가로 확장된다. 에피텍셜 특징부(122)의 성장 속도가 다양한 결정 방향[예컨대, 실리콘 결정의 [100] 방향, [111] 방향, [110] 방향]에 따라 상이하기 때문에, 에피텍셜 특징부(122U)가 더 크게 그리고 더 넓게 성장할 때, 에피텍셜 특징부는 도 8a에 도시된 바와 같이 병합되기 시작한다. 도 8a를 참고하면, 에피텍셜 특징부(122U)는 연결되는 에피텍셜 특징부[논의의 편의를 위해 역시 에피텍셜 특징부(122U)라고 함] 내로 병합된다. 에피텍셜 특징부(122U)의 병합된 부분은 에피텍셜 특징부(122U)의 대략 가운데에서 수직방향 두께 "t"를 가지며, 병합된 부분에 대향하는 양측에서 s1의 측방향 확장을 나타낸다. 측방향 확장(s1)은 "x 방향"을 따라 트렌치(114)(도 6)의 측벽으로부터 측정된다.
이러한 제작 단계에서, 에피텍셜 특징부(122U)는 평평한 상부 표면 및 얕은 원호형 바닥 표면을 갖지 않는다. 대신, 에피텍셜 특징부는, 딥(dip; 116)을 갖춘 구부러진 상부 표면(115), 그리고 큰 높이 대 스팬의 비를 갖춘 뾰족한 또는 오목한 바닥 표면(117)을 갖는다. 예를 들면, 전술한 형상(117)의 높이 대 스팬의 비는 0.5보다 크다. 본 개시내용의 발명자는, 동일한 에피텍셜 성장 조건 하에서의 에피텍셜 특징부(122U)의 성장이 평평한 상부 표면 및 얕은 원호형 바닥 표면을 갖는 에피텍셜 특징부로 귀결되지 않을 수도 있다는 것을 발견하였다.
작업(212)에서, 방법(200)(도 2)은 에피텍셜 특징부(122U)에 대한 성장 조건을 변경하고, 도 9a에 도시된 바와 같이 실질적으로 평평한 상부 표면(124) 및 얕은 원호형 바닥 표면(125)를 갖도록 에피텍셜 특징부(122U)를 계속 성장시키는데, 도 9a는 도 3의 라인 "1-1"을 따른 반도체 디바이스(100)의 단면도이다. 도 9b는 이러한 제작 단계 이후에, 도 3의 라인 "2-2"를 따라 취한 반도체 디바이스(100)의 단면도를 제시한 것이다. 에피텍셜 특징부(122U)는 핀(106)의 상부 표면 아래로의 높이(S11) 및 핀(106)의 상부 표면 위로의 높이(S22)를 갖는다. 높이(S11)는 다양한 실시예에 있어서 높이(S22)보다 클 수도 있고, S22보다 작을 수도 있으며, S22와 동일할 수도 있다. 일 실시예에 있어서, 높이(S11)는 45 내지 65 nm의 범위이다. 일 실시예에 있어서, 방법(200)은, 에피텍셜 특징부(122U)의 병합된 부분이 목표 치수에 도달할 때, 예컨대 에피텍셜 특징부의 "x 방향"을 따르는 측방향 치수가 특정 값(예컨대, 핀 피치 "p"의 적어도 1.5 배)에 도달할 때 또는 에피텍셜 특징부의 수직방향 두께 "t"가 목표 범위의 치수, 예컨대 5 내지 10 nm의 범위에 도달할 때, 작업(210)을 작업(212)으로 변환시킨다.
일 실시예에 있어서, 작업(212)은, 작업(210)이 이용하는 것과 상이한 성막 전구체 또는 상이한 에칭 가스를 이용한다. 또 다른 실시예에 있어서, 작업(212)은 작업(210)이 이용하는 것과 [타입(type) 면에서 또는 양적 측면에서] 상이한 에칭 가스를 이용하지만, 동일한 성막 전구체를 이용한다. 또 다른 실시예에 있어서, 작업(212)은 작업(210)과는 상이한 온도에서 행해진다. 작업(212)에서의 성장 조건에 의해, 결정 방향 [100]과 결정 방향 [111] 사이의 성장 비율의 비는 작업(210)에서보다 더 커지게 된다. 예를 들면, 작업(210)은 에피텍셜 특징부(122)의 병합된 부분을 형성하도록 결정 방향 [111]의 성장에 호의적이 되도록 튜닝될 수도 있는 반면, 작업(212)는 딥(116) 및 오목한 형상(117)(도 8a)을 충전시키도록 결정 방향 [100]의 성장에 호의적이 되도록 튜닝될 수도 있다. 본 개시내용의 발명자는, 전술한 목적을 달성하는 다양한 조건을 발견하였다. 예를 들면, 발명자는, 온도가 섭씨 650 내지 720 도일 때, [100] 방향을 따르는 실리콘 결정의 성장 속도가 [111] 방향을 따르는 실리콘 결정의 성장 속도과 동일하거나 이 성장 속도보다 크다는 것을 발견하였다. 일부 다른 성장 조건은 이하에서 논의된다.
일 실시예에 있어서, 작업(210)은 실리콘 결정을 성장시키기 위한 전구체로서 SiH2Cl2(dichlorosilane)(또한 DCS로도 알려져 있음)을 이용하여 에피텍셜 특징부(122U)를 성장시킨다. 이러한 실시예에 더하여, 작업(212)은 실리콘 결정의 [100] 방향에서 더 큰 성장 속도(또는 성막 속도)를 얻도록 하기 위해 전구체에 실란(silane)을 추가시킨다. 일 실시예에 있어서, 실란은 SiH4이다. 일 실시예에 있어서, SiH4 대 DCS의 비는 작업(212)에서 약 0.005 내지 약 0.05의 범위이다. 또 다른 실시예에 있어서, 작업(210) 및 작업(212) 양자 모두는 에칭 가스로서 HCl을 이용하며, 작업(212)은 결정의 [100] 방향에 대한 HCl 가스의 에칭 효과를 감소시키기 위해 HCl 가스의 유량을 감소시킨다.
또 다른 실시예에 있어서, 작업(210)은 실리콘 게르마늄 결정을 형성하기 위해 성막 가스로서 GeH4 및 H2의 가스 혼합물을 이용하고 에칭 가스로서 HCl을 이용하여 에피텍셜 특징부(122U)를 성장시킨다. 이러한 실시예에 더하여, 작업(212)은, 다른 방향에서보다 [100] 방향에서 실리콘 게르마늄이 더욱 빠르게 성장하도록 하기 위해 HCl의 유량을 감소시킨다. 일 실시예에 있어서, 작업(212)에서의 HCl 유량은 약 100 내지 약 400 sccm(standard cubic centimeters per minute)의 범위이다.
다양한 실시예에 있어서, 작업(210) 및 작업(212)은 200 내지 350 Torr 범위의 압력에서 행해질 수도 있다.
작업(208), 작업(210), 및 작업(212)에 의해, 반도체 디바이스(100)에는, 얕은 원호형 바닥 표면(125) 및 평평한 또는 거의 평평한 상부 표면(124)을 갖는 돌출형 S/D 특징부(122)가 마련된다. 얕은 원호형 바닥 표면(125)은 도 1a 내지 도 1d에 제시된 바와 같은 형상들 중 임의의 형상일 수도 있다.
일 실시예에 있어서, 측벽 유전체 층(110)의 높이는 또한 상위 부분(122U)의 수직방향 체적을 제어하는 데 사용될 수 있다[작업(204)에서의 논의 참고]. 예를 들면, 측벽 유전체 층(110)이 더 낮을 때, 상위 부분(122U)은 보다 조기에 병합되어, "z 방향"을 따라 더 큰 두께를 갖는 결과로 귀결된다. 다른 한편으로, 측벽 유전체 층(110)이 더 높을 때, 상위 부분(122U)은 더 나중에 병합되어, "z 방향"을 따라 더 작은 두께를 갖는 결과로 귀결된다.
또한 도 9a를 참고하면, 에피텍셜 특징부(122U)는 일부 실시예에 있어서 작업(212) 중에 측방향으로 확장된다. 예를 들면, 에피텍셜 특징부의 측방향 치수 "s2"는 "s1"보다 더 커지게 된다. 이는, 전술한 실시예의 작업(212)에서의 성장 조건이 결정의 [110] 방향을 따르는 에피텍셜 특징부(122)의 성장을 완전히 방해하지 못하기 때문이다. 일부 경우에 있어서, 이러한 측방향 확장은 바람직하지 않은데, 왜냐하면 이는 이웃한 S/D 영역을 쇼트(short)시킬 수 있으며, 이는 디바이스 파괴를 발생시키기 때문이다. 예를 들어, 에피텍셜 특징부(122)가 SRAM 셀의 일부일 때, 디바이스 밀도는 클 수 있고, 이웃한 SRAM 셀들 사이의 공간은 타이트하게(tightly) 제어될 필요가 있을 수 있다. 본 실시예에 있어서, 방법(200)(도 2)은 에피텍셜 특징부(122)의 측방향 치수를 트림(trim)하는 작업(214)을 수행한다.
일 실시예에 있어서, 작업(214)은 반도체 디바이스(100)에 대한 에칭 프로세스를 수행한다. 이러한 에칭 프로세스는, ("z 방향"을 따르는) 에피텍셜 특징부(122)의 두께에 대해 현저하게 영향을 주지 않으면서 ("x 방향"을 따르는) 에피텍셜 특징부(122)의 폭을 감소시키기 위해 튜닝된다. 일 실시예에 있어서, 상기 에칭 프로세스는 에천트로서 GeH4 가스 및 HCl 가스의 혼합물을 사용한다. 추가적인 실시예에 있어서, 에천트에서의 GeH4와 HCl의 비는 0.5 내지 1.2의 범위로 튜닝된다. 예를 들면, GeH4와 HCl 사이의 비는, 0.5 내지 1.2의 범위에 속하도록, 프로세스 챔버 내로 도입되는 GeH4 가스와 HCl 가스의 유량을 제어함으로써 튜닝될 수 있다. 상기 에칭 프로세스는, 에피텍셜 특징부(122)의 에피텍셜 성장이 행해지는 동일한 프로세스 챔버 내에서 현장에서 행해질 수도 있다. 변형례에 있어서, 상기 에칭 프로세스는 외부에서 행해질 수도 있다. 일 실시예에 있어서, 상기 에칭 프로세스는 섭씨 650 내지 750 도 범위의 온도 및 5 내지 100 torr의 압력에서 행해질 수도 있다. 다양한 실시예에 있어서, 작업(214)의 에천트 화학작용, 온도, 및 압력은 모두 에피텍셜 특징부(122)의 두께의 현저한 감소 없이 에피텍셜 특징부(122)의 폭을 감소시키기 위해 튜닝된다. 그 결과로서, 에피텍셜 특징부의 측방향 치수는 도 10a에 도시된 바와 같이 "s3"으로 감소된다(s3 < s2). 일 실시예에 있어서, 측방향 치수 s3는 측방향 치수 s1보다 훨씬 작아지게 된다(s3 < s1). 또한, 이러한 제작 단계에 있어서, 핀(106)의 상부 표면보다 위로 에피텍셜 특징부(122U)의 높이는 에칭 프로세스로 인해 S22로부터 S33으로 수축될 수도 있다(즉, S33 < S22). 일 실시예에 있어서, S33은 3 내지 12 nm의 범위이다.
작업(216)에서, 방법(200)(도 2)은 반도체 디바이스(100)에 대한 추가적인 프로세스를 수행한다. 이는 다양한 프로세스를 포함한다. 일례에 있어서, 규화물화 또는 게르마늄-규화물화가 에피텍셜 특징부(122U) 상에서 이루어진다. 예를 들면, 규화물화, 예컨대 니켈 규화물화는, 에피텍셜 특징부(122U) 위에 금속 층을 성막함으로써, 이 금속 층이 에피텍셜 특징부(122U)에서 실리콘과 반응하여 금속 규화물화부를 형성하도록 금속 층을 어닐링함으로써, 그리고 이후에 반응하지 않은 금속 층을 제거함으로써 이루어질 수 있다.
또 다른 예에 있어서, 작업(216)은 도 11b에 도시된 바와 같이 게이트 스택(108)을 최종 게이트 스택(108a)로 대체시킨다. 이 예에 추가하여, 도 3 내지 도 10b에서의 게이트 스택(108)은 더미 게이트 유전체 층(예컨대, 실리콘 산화물) 및 더미 게이트 전극 층(예컨대, 폴리실리콘)을 갖는 플레이스홀더인 반면, 게이트 스택(108a)은 하이-k 유전체 층, 적절한 n형의 일 함수 층 또는 p형의 일 함수 층, 및 금속 충전 층을 포함하는 하이-k 금속 게이트이다. 하이-k 게이트 유전체 층, 일 함수 층, 및 금속 충전 층은 도 3을 참고하여 논의한 적절한 재료를 사용할 수도 있다. 이러한 예에 추가하여, 작업(216)은 기판(102) 위에 ILD 층(130)을 성막시켜, 기판 상의 토포그래피를 덮을 수도 있다(도 11a 및 도 11b 참고). ILD 층(130)은, TEOS 산화물, 도핑된 또는 도핑되지 않은 실리케이트 유리, FSG 및/또는 다른 적절한 유전체 재료와 같은 재료를 포함할 수도 있다. ILD 층(130)은, PECVD 프로세스, FCVD(flowable CVD), 또는 다른 적절한 성막 기법에 의해 성막될 수도 있다. 일부 실시예에 있어서, ILD 층(130)은 원호형 바닥 표면(125), 절연 구조체(104), 및 2개의 대향하는 핀 측벽 유전체 층(110) 사이의 공간을 충전시킬 수 있다. 변형례에 있어서, ILD 층(130)은 이 공간 내로 유동할 수 없을 수도 있는데, 이는 원호형 바닥 표면(125) 아래의 보이드(void)(또는 개방 공간)를 초래한다. 일부 실시예에 있어서, 실리콘 질화물과 같은 유전체 재료를 갖는 접점 에칭 중단 층(도시되어 있지 않음)은 ILD 층(130)의 성막에 앞서 에피텍셜 특징부(122) 및 절연 구조체(104) 위에 성막될 수도 있다. ILD 층(130)이 성막된 이후에, 작업(216)은 하나 이상의 에칭 프로세스를 이용하여 게이트 스택(108)을 제거하며, 하나 이상의 성막 프로세스를 이용하여 게이트 스택(108) 대신에 최종 게이트 스택(108a)을 형성하고, 이는 도 11a 및 도 11b에 도시된 바와 같은 반도체 디바이스(100)로 귀결된다.
추가적인 예에 있어서, 작업(216)은 도 13a 및 도 13b에 도시된 바와 같이, 에피텍셜 특징부(122U)에 부분적으로 매립되는 전도성 특징부(126)를 형성한다. 이는 다양한 프로세스를 포함한다. 예를 들면, 작업(216)은 도 12a 및 도 12b에 도시된 바와 같이 ILD 층(130)을 통해 트렌치(또는 접촉 구멍)(127)을 형성하기 위해 하나 이상의 리소그래피 프로세스 및 에칭 프로세스를 수행할 수도 있다. 트렌치(127)는 에피텍셜 특징부(122U)를 노출시킨다[또는 규화물화 프로세스가 에피텍셜 특징부(122U) 상에 수행된 경우, 트랜치 상의 규화물화부 또는 게르마늄-규화물화부를 노출시킴]. 본 실시예에 있어서, 트렌치(127)는 깊이 "q"까지 에피텍셜 특징부(122U) 내로 연장된다. 고밀도 IC에 있어서, 디바이스 토포그래피의 종횡비[예컨대, 게이트 스택(108a)의 높이와 이웃한 게이트 스택들 사이의 거리의 비]는 클 수 있고, 예컨대 또한 10:1보다 클 수 있다. IC의 넓은 영역을 가로질러 에피텍셜 특징부(122)와 전도성 특징부(126) 사이의 양호한 접촉을 보장하기 위해, 트렌치(127)를 형성할 때 어느 정도의 오버 에칭이 바람직하다. 예를 들면, 트렌치 깊이 "q"는 IC의 특정 위치에서 15 내지 25 nm의 범위일 수 있다. 에피텍셜 특징부의 바닥 표면이 뾰족한 보울트인 통상적인 디바이스에 있어서[도 12a의 점선(150)에 의해 제시된 바와 같음], 트렌치(127)는 에피텍셜 특징부를 통과하게 된다. 이는 통상적인 에피텍셜 특징부와 전도성 특징부(126) 사이의 경계 영역을 감소시킨다. 본 실시예에 있어서, 에피텍셜 특징부(122)는 얕은 원호형 바닥 표면(125)을 갖도록 형성되는데, 이는 유리하게는 에피텍셜 특징부(122)의 두께 "h"를 증가시킨다. 다양한 실시예에 있어서, 두께 "h"는 트렌치 깊이 "q"보다 크게 되도록 구성된다. 예를 들면, 두께 "h"는 25 nm 이상이 되도록 구성된다. 일 실시예에 있어서, 작업(216)은 에피텍셜 특징부(122U)의 노출된 부분 위에 규화물화부 또는 게르마늄-규화물화부를 더 형성할 수 있다. 예를 들면, 규화물화는, 에피텍셜 특징부(122U)의 노출된 부분 위에 금속 층(예컨대, 니켈)을 성막함으로써, 이 금속 층이 에피텍셜 특징부(122U)에서 실리콘과 반응하여 금속 규화물화부를 이루도록 금속 층을 어닐링함으로써, 그리고 이후에 반응하지 않은 금속 층을 제거함으로써 이루어질 수 있다.
이후, 작업(216)은 전도체(126b)의 금속 재료가 이웃한 특징부로 확산되는 것을 방지하기 위해, (다양한 실시예에서 규화물화와 함께 또는 규화물화 없이) 트렌치(127)의 측벽 및 바닥 상에 배리어 층(126a)을 성막시킨다. 상기 배리어 층은 유전체 재료, 일례에 있어서, 예컨대 TaN 또는 TiN를 포함한다. 후속하여, 작업(216)은 트렌치(127)에서의 나머지 공간을 충전시키기 위해 전도체(예컨대, 금속)(126b)를 성막시킨다. 전도체 특징부(126)는 이러한 실시예에 있어서 배리어 층(126a) 및 전도체(126b)를 포함한다. 배리어 층 및 금속 층의 성막은, 동형(conformal) 또는 비-동형(non-conformal)의 성막 프로세스를 이용할 수도 있다. 전도성 특징부(126)와 아래의 에피텍셜 특징부(122U) 사이의 큰 경계는 에피텍셜 특징부(122U)의 큰 체적에 의한 것이며, 이는 유리하게는 S/D 접촉 저항을 감소시킨다. 도 1e에 도시된 바와 같은 구조를 형성하는 단계가 마찬가지로 수행될 수 있다.
한정하려는 의도는 아니지만, 본 개시내용의 하나 이상의 실시예는 반도체 디바이스 및 반도체 디바이스의 형성에 대해 많은 이익을 제공한다. 예를 들면, 돌출형 S/D 특징부는 얕은 원호형 바닥 표면 및 실질적으로 평평한 상부 표면을 갖도록 성장될 수 있다. 이는 유리하게는 후속하는 제작 단계에서 어느 정도의 오버 에칭을 견디도록 돌출형 S/D 특징부의 체적을 증가시킨다. 실질적인 효과는, 전도성 특징부(예컨대, S/D 접점 또는 S/D 상호접속 라인)와 돌출형 S/D 특징부 사이의 경계 영역이 증가하게 되며, 접촉 저항이 감소하게 된다는 것이다. 본 개시내용의 다양한 실시예는 기존의 제조 프로세스에 용이하게 통합될 수도 있다.
한 가지 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는 기판, 이 기판 위에 있는 2개의 반도체 핀, 및 이 2개의 반도체 핀 위에 있는 반도체 특징부를 포함한다. 상기 반도체 특징부는 2개의 하위 부분 및 1개의 상위 부분을 포함한다. 상기 2개의 하위 부분은 각각 2개의 반도체 핀 바로 위에 존재한다. 상기 상위 부분은 2개의 하위 부분 위에 존재한다. 상기 상위 부분의 바닥 표면은 원호형 단면 형상을 갖는다.
또 다른 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스에 관한 것이다. 상기 반도체 디바이스는 기판, 이 기판 위에 있는 2개의 반도체 핀, 및 이 2개의 반도체 핀 위에 있는 반도체 특징부를 포함한다. 상기 반도체 특징부는 2개의 하위 부분 및 1개의 상위 부분을 포함한다. 상기 2개의 하위 부분은 각각 2개의 반도체 핀 위에 존재한다. 상기 상위 부분은 2개의 하위 부분 위에 존재하며, 2개의 하위 부분을 물리적으로 연결시킨다. 상기 상위 부분의 바닥 표면은 핀 길이 방향에 대해 수직한 평면에서 원호형 형상을 갖는다. 상기 반도체 디바이스는 상기 기판 위에 유전체 층을 더 포함하며, 상기 반도체 특징부의 2개의 하위 부분은 적어도 부분적으로 유전체 층에 의해 둘러싸이게 된다.
또 다른 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스의 형성 방법에 관한 것이다. 상기 방법은, 기판 및 이 기판으로부터 연장되는 2개의 핀을 포함하는 디바이스를 제공하는 단계; 2개의 핀을 에칭하여 2개의 트렌치를 형성하는 단계; 2개의 트렌치에 제1 반도체 특징부를 에피텍셜식으로 성장시키는 단계; 제1 성장 조건에서 제1 반도체 특징부 위에 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계를 포함하며, 상기 제2 반도체 특징부들은 측방향으로 병합되어 병합 부분을 형성한다. 상기 방법은, 상기 병합 부분의 치수가 목표 치수에 도달한 이후에, 제2 성장 조건에서 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계를 더 포함하며, 상기 제2 반도체 특징부의 결정 방향 [100]과 [111] 사이의 성장 속도 비는 제1 성장 조건에서보다 제2 성장 조건에서 더 크다.
또 다른 예시적인 양태에 있어서, 본 개시내용은 반도체 디바이스의 형성 방법에 관한 것이다. 상기 방법은 기판 및 이 기판으로부터 연장되는 적어도 2개의 핀을 갖는 디바이스를 제공하는 단계를 포함한다. 상기 방법은, 적어도 2개의 핀을 에칭하여 적어도 2개의 트렌치를 형성하는 단계; 적어도 2개의 트렌치에서 제1 반도체 특징부를 에피텍셜식으로 성장시키는 단계를 더 포함한다. 상기 방법은, 제1 성장 조건에서 제1 반도체 특징부 위에 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계를 더 포함하며, 상기 제2 반도체 특징부는 측방향으로 병합되어 병합 부분을 형성한다. 병합 부분의 두께가 목표 치수에 도달한 이후에, 상기 방법은, 제1 성장 조건과 상이한 제2 성장 조건에서 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계를 더 포함하여, 병합 부분의 바닥 표면에 원호형 형상을 형성한다. 상기 방법은, 제2 반도체 특징부의 폭을 감소시키기 위해 에칭 프로세스를 수행하는 단계를 더 포함한다.
이상은 여러 가지 실시예의 특징을 개괄한 것이며, 이에 따라 당업자는 본 개시내용의 양태를 보다 양호하게 이해할 수 있을 것이다. 당업자는, 본인들이 본원에 도입된 실시예와 동일한 장점을 달성하고 및/또는 동일한 목적을 이루기 위한 다른 프로세스 및 구조체의 구성 또는 변형을 위한 기초로서 본 개시내용을 용이하게 이용할 수 있다는 것을 이해할 것이다. 당업자는 또한, 이러한 등가의 구성이 본 개시내용의 사상 및 범위로부터 벗어나지 않는다는 것, 그리고 본인들이 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 본 개시내용에 대해 다양한 변경, 변형, 및 수정을 행할 수 있다는 것을 이해할 것이다.
<부기>
1. 반도체 디바이스로서,
기판;
상기 기판 위에 있는 2개의 반도체 핀;
상기 2개의 반도체 핀 위에 있는 반도체 특징부
를 포함하며,
상기 반도체 특징부는 2개의 하위 부분 및 1개의 상위 부분을 포함하고,
상기 2개의 하위 부분은 각각 2개의 반도체 핀 바로 위에 존재하며,
상기 상위 부분은 상기 2개의 하위 부분 위에 존재하고,
상기 상위 부분의 바닥 표면은 원호형 단면 형상을 갖는 것인 반도체 디바이스.
2. 제1항에 있어서,
상기 기판 위에 있는 유전체 층
을 더 포함하며, 상기 반도체 특징부의 2개의 하위 부분은 적어도 부분적으로 상기 유전체 층에 의해 둘러싸이게 되는 것인 반도체 디바이스.
3. 제1항에 있어서, 상기 반도체 특징부는 n형 도펀트를 갖는 실리콘을 포함하는 것인 반도체 디바이스.
4. 제1항에 있어서,
상기 기판 위에 있는 절연 구조체로서, 상기 2개의 반도체 핀 부분은 상기 절연 구조체 위로 돌출되는 것인 절연 구조체
를 더 포함하는 반도체 디바이스.
5. 제1항에 있어서, 상기 원호형 단면 형상은 상기 기판으로부터 상방으로 멀리 연장되는 원호를 포함하는 것인 반도체 디바이스.
6. 제5항에 있어서, 상기 원호는 0.5 미만의 높이 대 스팬(span)의 비를 갖는 것인 반도체 디바이스.
7. 제5항에 있어서, 상기 원호는 0.25 미만의 높이 대 스팬(span)의 비를 갖는 것인 반도체 디바이스.
8. 제1항에 있어서, 상기 원호형 단면 형상은 상기 기판을 향해 하방으로 연장되는 원호를 포함하는 것인 반도체 디바이스.
9. 제8항에 있어서, 상기 원호는 0.5 미만의 높이 대 스팬(span)의 비를 갖는 것인 반도체 디바이스.
10. 제1항에 있어서,
상기 반도체 특징부의 상위 부분에 부분적으로 매립되는 전도체
를 더 포함하는 반도체 디바이스.
11. 기판 및 이 기판으로부터 연장되는 2개의 핀을 포함하는 디바이스를 제공하는 단계;
상기 2개의 핀을 에칭하여 2개의 트렌치(trench)를 형성하는 단계;
상기 2개의 트렌치에 제1 반도체 특징부를 에피텍셜식으로 성장시키는 단계;
제1 성장 조건에서 상기 제1 반도체 특징부 위에 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계로서, 상기 제2 반도체 특징부는 측방향으로 병합되어 병합 부분을 형성하는 것인 단계;
상기 병합 부분의 치수가 목표 치수에 도달한 이후에, 제2 성장 조건에서 상기 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계로서, 상기 제2 반도체 특징부의 결정 방향 [100]과 [111] 사이의 성장 속도 비는 제1 성장 조건에서보다 제2 성장 조건에서 더 큰 것인 단계
를 포함하는 방법.
12. 제11항에 있어서, 상기 제2 성장 조건은 섭씨 650 내지 720 도 범위의 온도에서 제2 반도체 특징부를 성장시키는 것을 포함하는 것인 방법.
13. 제11항에 있어서,
제2 성장 조건에서의 제2 반도체 특징부의 에피텍셜식 성장 이후에 제2 반도체 특징부의 폭을 감소시키기 위해 에칭 프로세스를 수행하는 단계
를 더 포함하는 방법.
14. 제13항에 있어서, 상기 제2 반도체 특징부는 실리콘을 포함하며, 상기 제1 성장 조건은 SiH2Cl2(dichlorosilane)를 갖는 전구체를 이용하고, 상기 제2 성장 조건은 이 전구체에 실란(silane)을 추가하는 것인 방법.
15. 제14항에 있어서, 상기 에칭 프로세스는, 게르만(GeH4) 및 염화수소(HCl)를 포함하는 에천트를 이용하는 것인 방법.
16. 제11항에 있어서,
상기 제2 반도체 특징부 위에 ILD(inter-layer dielectric) 층을 형성하는 단계;
상기 제2 반도체 특징부 부분을 노출시키기 위해 ILD 층을 통해 접촉 구멍을 에칭하는 단계;
상기 접촉 구멍에서 제2 반도체 특징부의 노출된 부분 위에 전도성 특징부를 형성하는 단계
를 더 포함하는 방법.
17. 기판 및 이 기판으로부터 연장되는 적어도 2개의 핀을 갖는 디바이스를 제공하는 단계;
상기 적어도 2개의 핀을 에칭하여 적어도 2개의 트렌치(trench)를 형성하는 단계;
상기 적어도 2개의 트렌치에 제1 반도체 특징부를 에피텍셜식으로 성장시키는 단계;
제1 성장 조건에서 제1 반도체 특징부 위에 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계로서, 상기 제2 반도체 특징부는 측방향으로 병합되어 병합 부분을 형성하는 것인 단계;
상기 병합 부분의 두께가 목표 치수에 도달한 이후에, 제1 성장 조건과 상이한 제2 성장 조건에서 제2 반도체 특징부를 에피텍셜식으로 성장시켜, 병합 부분의 바닥 표면에 원호형 형상을 형성하는 단계;
상기 제2 반도체 특징부의 폭을 감소시키기 위해 에칭 프로세스를 수행하는 단계
를 포함하는 방법.
18. 제17항에 있어서, 상기 제2 반도체 특징부는 실리콘을 포함하며, 상기 제1 성장 조건은 SiH2Cl2(dichlorosilane)를 갖춘 전구체를 이용하고, 상기 제2 성장 조건은 전구체 및 실란(SiH4)을 이용하며, 상기 에칭 프로세스는 게르만(GeH4) 및 염화수소(HCl)를 포함하는 에천트를 이용하는 것인 방법.
19. 제18항에 있어서, 상기 에천트에서의 GeH4 대 HCl의 비는 0.5 내지 1.2의 범위인 것인 방법.
20. 제17항에 있어서,
상기 제2 반도체 특징부에 부분적으로 매립되는 전도성 특징부를 형성하는 단계
를 더 포함하는 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판;
    상기 기판 위에 있는 2개의 반도체 핀;
    상기 2개의 반도체 핀 위에 있는 반도체 특징부
    를 포함하며,
    상기 반도체 특징부는 2개의 하위 부분 및 1개의 상위 부분을 포함하고,
    상기 2개의 하위 부분은 각각 2개의 반도체 핀 바로 위에 존재하며,
    상기 상위 부분은 제1 부분 및 제2 부분을 포함하고,
    상기 상위 부분의 제1 부분은 상기 2개의 하위 부분 위에 존재하고,
    상기 상위 부분의 제2 부분의 적어도 일부는 상기 2개의 반도체 핀 사이에서 상기 제1 부분의 바닥 표면 아래에 있는 것이고,
    상기 제2 부분의 적어도 일부의 바닥 표면은 원호형 단면 형상을 갖는 것인 반도체 디바이스.
  2. 제1항에 있어서,
    상기 기판 위에 있는 유전체 층
    을 더 포함하며, 상기 반도체 특징부의 2개의 하위 부분은 적어도 부분적으로 상기 유전체 층에 의해 둘러싸이게 되는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 반도체 특징부는 n형 도펀트를 갖는 실리콘을 포함하는 것인 반도체 디바이스.
  4. 제1항에 있어서,
    상기 기판 위에 있는 절연 구조체로서, 상기 2개의 반도체 핀 부분은 상기 절연 구조체 위로 돌출되는 것인 절연 구조체
    를 더 포함하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 원호형 단면 형상은 상기 기판으로부터 상방으로 멀리 연장되는 원호를 포함하는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 원호형 단면 형상은 상기 기판을 향해 하방으로 연장되는 원호를 포함하는 것인 반도체 디바이스.
  7. 제1항에 있어서,
    상기 반도체 특징부의 상위 부분에 부분적으로 매립되는 전도체
    를 더 포함하는 반도체 디바이스.
  8. 기판 및 이 기판으로부터 연장되는 2개의 핀을 포함하는 디바이스를 제공하는 단계;
    상기 2개의 핀을 에칭하여 2개의 트렌치(trench)를 형성하는 단계;
    상기 2개의 트렌치에 제1 반도체 특징부를 에피텍셜식으로 성장시키는 단계;
    제1 성장 조건에서 상기 제1 반도체 특징부 위에 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계로서, 상기 제2 반도체 특징부는 측방향으로 병합되어 병합 부분을 형성하는 것인 단계;
    상기 병합 부분의 치수가 목표 치수에 도달한 이후에, 제2 성장 조건에서 상기 제2 반도체 특징부를 에피텍셜식으로 성장시킴으로써 상기 병합 부분의 바닥 표면에서 원호형 형상을 형성하는 단계로서, 상기 제2 반도체 특징부의 결정 방향 [100]과 [111] 사이의 성장 속도 비는 제1 성장 조건에서보다 제2 성장 조건에서 더 큰 것인 단계
    를 포함하는 방법.
  9. 기판 및 이 기판으로부터 연장되는 적어도 2개의 핀을 갖는 디바이스를 제공하는 단계;
    상기 적어도 2개의 핀을 에칭하여 적어도 2개의 트렌치(trench)를 형성하는 단계;
    상기 적어도 2개의 트렌치에 제1 반도체 특징부를 에피텍셜식으로 성장시키는 단계;
    제1 성장 조건에서 제1 반도체 특징부 위에 제2 반도체 특징부를 에피텍셜식으로 성장시키는 단계로서, 상기 제2 반도체 특징부는 측방향으로 병합되어 병합 부분을 형성하는 것인 단계;
    상기 병합 부분의 두께가 목표 치수에 도달한 이후에, 제1 성장 조건과 상이한 제2 성장 조건에서 제2 반도체 특징부를 에피텍셜식으로 성장시켜, 병합 부분의 바닥 표면에 원호형 형상을 형성하는 단계로서, 상기 원호형 형상은 상기 원호형 형상의 중간 부분에 정점을 가지며 상기 중간 부분의 양측에서 하방으로 굽어지는 것인 단계;
    상기 제2 반도체 특징부의 폭을 감소시키기 위해 에칭 프로세스를 수행하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 상기 제2 반도체 특징부는 실리콘을 포함하며, 상기 제1 성장 조건은 SiH2Cl2(dichlorosilane)를 갖춘 전구체를 이용하고, 상기 제2 성장 조건은 전구체 및 실란(SiH4)을 이용하며, 상기 에칭 프로세스는 게르만(GeH4) 및 염화수소(HCl)를 포함하는 에천트를 이용하는 것인 방법.
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