KR100753138B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 금속전극의 이상산화를 방지하면서도 폴리실리콘전극의 폭 증가에 따른 랜딩 플러그 콘택의 오픈 마진 감소를 방지할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 폴리실리콘층, 금속전극층과 게이트하드마스크층을 차례로 형성하는 단계, 상기 게이트하드마스크층 상에 마스크패턴을 형성하는 단계, 상기 게이트하드마스크층을 식각하여 게이트하드마스크를 형성하는 단계, 상기 금속전극층에 비등방성식각과 등방성식각을 실시하여 상기 게이트하드마스크보다 폭이 작은 금속전극을 형성하는 단계, 상기 금속전극을 포함하는 결과물의 전면에 보호막을 형성하는 단계, 상기 보호막을 전면식각하고 이에 의해 노출된 상기 폴리실리콘층을 식각하여 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 금속전극의 이상산화를 방지하면서도 후속 랜딩 플러그 콘택의 오픈 마진이 증가된 안정적인 게이트패턴을 형성할 수 있는 효과가 있다.
이상산화, 게이트재산화, 등방성식각, 보호막, 오픈마진

Description

반도체 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 금속전극을 갖는 게이트패턴을 나타내는 TEM사진,
도 2는 이상산화가 발생한 게이트패턴을 나타내는 TEM사진,
도 3은 종래 기술에 따른 반도체 소자의 게이트패턴을 나타내는 단면도,
도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도,
도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트패턴을 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 리세스채널영역 34 : 게이트절연막
35A : 폴리실리콘전극 36B : 금속전극
37A : 게이트하드마스크 38 : 보호막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트패턴 형성방법에 관한 것이다.
반도체 소자의 금속전극을 갖는 게이트패턴 형성시 전자(Electron)의 통로로 작용되는 게이트절연막(Gate Oxide)의 경우 높은 순수도(High Quality) 의 유지 및 금속전극을 직접 적용할 때 저항 측면에서 불리하기 때문에 게이트절연막 상에 폴리실리콘전극을 형성 한 후 폴리실리콘전극 상에 금속전극을 형성하고 있다(도 1 참조).
게이트패턴 형성을 위한 패터닝시 금속전극 식각 후 폴리실리콘전극 식각에 사용되는 산소와 후속 클리닝(Cleaning) 공정에서의 게이트 재산화(Reoxidation)로 인해 금속전극에 이상산화가 발생하여 부피가 증가되는 문제점이 있다(도 2 참조).
이를 위해, 금속전극 패터닝 후에 보호막으로 질화막(Nitride)을 형성하여 금속전극의 측벽을 보호한 후 후속 공정을 진행하고 있다.
도 3은 종래 기술에 따른 반도체 소자의 게이트패턴을 나타내는 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)이 형성되어 활성영역이 정의되어 있고, 리세스 채널영역(13)이 형성된다. 그리고, 리세스 채널영역(13)을 포함하는 결과물의 전면에 게이트절연막(14)이 형성되고, 게이트절연막(14) 상에 리세스 채널영역(13)에 일부 매립되고 나머지는 반도체 기판 상부로 돌출되는 게이트패턴이 형성된다. 여기서, 게이트패턴은 폴리실리콘전극(15), 금속 전극(16)과 게이트하드마스크(17)의 적층구조로 형성된다.
그리고, 게이트패턴의 측벽에는 측벽보호막(18)이 형성되어 있다. 여기서, 측벽보호막(18)은 상기 기재된 바와 같이 폴리실리콘전극(15) 패터닝 및 후속 게이트 재산화시 금속전극(16)을 보호(Sealing)하여 금속전극(16)의 이상산화를 방지하기 위한 것으로 게이트하드마스크(17)와 금속전극(16)의 측벽 및 폴리실리콘전극(15)의 일부에 형성되어 있다.
위와 같이, 종래 기술은 게이트패턴에 측벽보호막(18)을 형성함으로써 금속전극(16)을 보호한 후 하부 폴리실리콘전극(15)을 식각하고 있다.
그러나, 종래 기술은 금속전극(16)의 폭과 측벽보호막(18)의 폭이 더해진 만큼 폴리실리콘전극(15)의 폭이 증가하게 되고 이로 인해 후속 랜딩 플러그 콘택 형성시 하부의 공간 부족으로 오픈 마진(OPEN Margin, 100)이 감소하게 된다.
또한, 오픈 마진(Open Margin, 100)의 감소를 방지하기 위하여 측벽보호막(18)의 두께를 감소시키면 하부 폴리실리콘전극(15) 식각시 측면의 식각이 진행되어 측벽보호막 역할이 감소하면서 금속전극이 드러나기 때문에 이산산화가 발생할 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 금속전극의 이상산화를 방지하면서도 폴리실리콘전극의 폭 증가에 따른 랜딩 플러그 콘택의 오픈 마진 감소를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목 적이 있다.
본 발명에 의한 반도체 소자 제조방법은 기판 상에 폴리실리콘층, 금속전극층과 게이트하드마스크층을 차례로 형성하는 단계, 상기 게이트하드마스크층 상에 마스크패턴을 형성하는 단계, 상기 게이트하드마스크층을 식각하여 게이트하드마스크를 형성하는 단계, 상기 금속전극층에 비등방성식각과 등방성식각을 실시하여 상기 게이트하드마스크보다 폭이 작은 금속전극을 형성하는 단계, 상기 금속전극을 포함하는 결과물의 전면에 보호막을 형성하는 단계, 상기 보호막을 전면식각하고 이에 의해 노출된 상기 폴리실리콘층을 식각하여 게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 비등방성식각은 400Ｗ∼800Ｗ의 탑파워, 50Ｗ∼120Ｗ의 바텀파워를 인가하여 실시하고, 등방성식각은 200Ｗ∼500Ｗ의 탑파워를 사용하고 바텀파워를 인가하지 않거나 1Ｗ∼20Ｗ의 바텀파워를 인가하여 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성하여 활성영역을 정의한다. 여기서, 소자분리막(32)은 반도체 기판(31)에 트렌치를 형성하고 절연막을 매립한 후 평탄화하여 형성한다.
이어서, 반도체 기판(31)을 선택적으로 식각하여 리세스 채널영역(33)을 형성한다. 여기서, 리세스 채널영역(33)은 채널길이(Channel Length)를 늘려서 리프레시(Refresh)를 확보하기 위한 것으로 특히, 상부보다 하부의 폭이 더 넓고 라운드진 벌브형 리세스 채널영역으로 형성함으로써 채널길이를 더 늘릴 수 있다.
이어서, 리세스 채널영역(33)을 포함하는 결과물의 전면에 게이트절연막(34)을 형성한다. 여기서, 게이트절연막(34)은 후속 게이트패턴과 채널간의 절연을 위한 것으로 예컨대 산화막으로 형성한다.
이어서, 게이트절연막(34) 상에 리세스 채널영역(33)에 일부 매립되고 나머지는 반도체 기판(31) 상부에 형성되는 폴리실리콘층(35)을 형성한다. 여기서, 폴리실리콘층(35)은 게이트절연막(34)의 높은 순수도의 유지 및 금속전극을 직접 형성할 때 저항 측면에서 불리한 부분을 해결하기 위해 형성한다.
이어서, 폴리실리콘층(35) 상에 금속전극층(36)을 형성한다. 여기서, 금속전극층(36)은 예컨대 텅스텐으로 형성한다.
이어서, 금속전극층(36) 상에 게이트하드마스크층을 형성하고, 패터닝하여 게이트하드마스크(37)를 형성한다. 여기서, 게이트하드마스크(37)는 게이트하드마스층 상에 감광막을 코팅하고 노광 및 현상으로 패터닝하여 감광막패턴을 형성한 후, 감광막패턴으로 게이트하드마스크층을 식각하여 형성한다.
도 4b에 도시된 바와 같이, 금속전극층(36)에 비등방성 식각을 실시하여 금속전극(36A)을 형성한다. 여기서, 금속전극(36A)은 비등방성 식각을 실시함으로써 수직프로파일로 패터닝되고 이때, 폴리실리콘층(35)이 일부두께가 과도 식각된다.
비등방성 식각은 금속전극(36A)을 패터닝하기 위한 공정으로 이를 위해 400Ｗ∼800Ｗ의 탑파워, 50Ｗ∼120Ｗ의 바텀파워를 인가하여 실시한다. 또한, 비등방성식각은 NF3, Cl2, He 및 N2의 혼합가스를 이용하여 실시하되, NF3는 30sccm∼80sccm의 유량, Cl2는 10sccm∼50sccm의 유량을 사용한다.
종래에는 비등방성 식각을 실시하여 패터닝된 금속전극(36A)을 포함한 결과물의 전면에 보호막을 형성하였지만, 본 발명에서는 등방성 식각을 추가로 실시하여 금속전극(36A)의 폭을 줄임으로써 후속 폴리실리콘전극의 폭이 과도하게 증가되는 것을 줄일 수 있다.
이를 위해 도 4c에 도시된 바와 같이, 금속전극(36A)에 등방성 식각을 실시한다. 여기서, 등방성 식각은 금속전극(36A)의 폭이 게이트하드마스크(37)의 폭보다 작아지도록 실시한다.
이를 위해, 등방성 식각은 200Ｗ∼500Ｗ의 탑파워를 사용하고 바텀파워를 인가하지 않거나 1Ｗ∼20Ｗ의 낮은 바텀파워를 인가하여 실시한다.
위와 같이, 바텀파워를 낮게 하고 탑파워만 사용하여 식각을 진행하면 플라즈마 구성성분 중 무게가 가벼우나 에너지가 많은 이온들이 바텀파워가 낮게 걸리기 때문에 실리콘 하부에 도달하지 못하고 금속전극(36A)의 측벽에 분포하여 금속 전극(36A)의 측벽을 식각하고, 한편 플라즈마 구성성분 중 화학적인 식각을 진행하는 무거운 라디칼은 하부 폴리실리콘층(35) 상에 분포하여 하부를 식각한다.
따라서, 금속전극(36A) 측벽의 식각진행이 하부 폴리실리콘층(35)의 식각진행보다 빨리 되어 금속전극(36A)의 폭을 게이트하드마스크(37)의 폭보다 작아지도록 조절이 가능하다.
또한, 등방성 식각은 도 4b의 비등방성 식각과 동일한 챔버에서 인시튜(In-situ)로 실시하고, 비등방성 식각과 동일한 가스를 사용하여 실시한다. 즉, NF3, Cl2, He 및 N2의 혼합가스를 이용하여 실시하되, NF3는 30sccm∼80sccm의 유량, Cl2는 10sccm∼50sccm의 유량을 사용한다.
이하, 등방성 식각에 의해 폭이 좁아진 금속전극(36A)을 '금속전극(36B)'이라고 한다.
도 4d에 도시된 바와 같이, 금속전극(36B)을 포함하는 결과물의 전면에 보호막(38)을 형성한다. 여기서, 보호막(38)은 하부 폴리실리콘층(35)의 식각 및 후속 게이트 재산화(Reoxidation) 시에 금속전극(36A)의 이상산화를 방지하기 위한 것으로 예컨대 질화막으로 형성한다.
도 4e에 도시된 바와 같이, 보호막(38)을 전면식각하고 이에 의해 드러난 폴리실리콘층(35)을 식각하여 게이트패턴을 형성한다. 여기서, 폴리실리콘층(35)의 폭은 금속전극(36B)의 폭 감소 후 보호막(38)을 형성하였기 때문에 종래에 비하여 두께가 감소한다.
또한, 금속전극(36B)의 측벽에 형성된 보호막(38)은 게이트하드마스크(37)보다 안쪽으로 들어가 있기 때문에 폴리실리콘층(35) 식각시 측벽 식각(손실)이 되지 않아서 종래보다 더 얇은 두께로 형성할 수 있다.
따라서, 후속 랜딩 플러그 콘택 식각시 오픈마진을 충분히 확보하면서도 금속전극(36B)의 이상산화를 방지할 수 있는 폴리실리콘전극(35A), 금속전극(36B)과 게이트하드마스크(37)의 적층구조인 게이트패턴이 형성된다.
상기한 본 발명은 금속전극(36B)을 비등방성 식각과 등방성 식각을 차례로 실시하여 금속전극(36B)의 폭을 게이트하드마스크(37)의 폭보다 작게 하고, 보호막(38)을 형성함으로써 후속 랜딩 플러그 콘택 식각시 오픈마진(Open Margin)을 충분히 확보함과 동시에 금속전극(36B)의 이상산화를 방지할 수 있는 장점이 있다.
또한, 금속전극(36B)의 폭이 게이트하드마스크(37)의 폭보다 작아져서 게이트하드마스크(37)의 폭 안쪽으로 들어가기 때문에 폴리실리콘전극(35A) 식각시 보호막(38)의 측벽 식각(손실)이 되지 않아서 종래보다 더 얇은 두께의 보호막(38)을 형성할 수 있는 장점이 있다.
그리고, 본 실시예는 도 5와 같은 일반적인 'Ｕ'자형 리세스 채널영역(33A)에서도 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명은 금속전극의 이상산화를 방지하면서도 후속 랜딩 플러그 콘택의 오픈 마진이 증가된 안정적인 게이트패턴을 형성할 수 있는 효과가 있다.

Claims (11)

  1. 기판 상에 폴리실리콘층, 금속전극층과 게이트하드마스크층을 차례로 형성하는 단계;
    상기 게이트하드마스크층 상에 마스크패턴을 형성하는 단계;
    상기 게이트하드마스크층을 식각하여 게이트하드마스크를 형성하는 단계;
    상기 금속전극층에 비등방성 식각과 등방성 식각을 실시하여 상기 게이트하드마스크보다 폭이 작은 금속전극을 형성하는 단계;
    상기 금속전극을 포함하는 결과물의 전면에 보호막을 형성하는 단계; 및
    상기 보호막을 전면식각하고 이에 의해 노출된 상기 폴리실리콘층을 식각하여 게이트패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 금속전극층의 식각은,
    상기 폴리실리콘층을 일부두께 더 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서,
    상기 비등방성 식각은 400Ｗ∼800Ｗ의 탑파워, 50Ｗ∼120Ｗ의 바텀파워를 인가하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서,
    상기 비등방성 식각은 NF3, Cl2, He 및 N2의 혼합가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 NF3는 30sccm∼80sccm의 유량, Cl2는 10sccm∼50sccm의 유량을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서,
    상기 등방성 식각은 200Ｗ∼500Ｗ의 탑파워를 사용하고 바텀파워를 인가하지 않거나 1Ｗ∼20Ｗ의 바텀파워를 인가하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서,
    상기 등방성 식각은 NF3, Cl2, He 및 N2의 혼합가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제7항에 있어서,
    상기 NF3는 30sccm∼80sccm의 유량, Cl2는 10sccm∼50sccm의 유량을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 비등방성 식각과 등방성 식각은 동일챔버에서 인시튜(In-situ)로 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제1항에 있어서,
    상기 금속전극층은 텅스텐인 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제1항에 있어서,
    상기 보호막은 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101388347B1 (ko) 2011-09-15 2014-04-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고유전율 금속 게이트 장치를 위한 콘택

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100108715A (ko) * 2009-03-30 2010-10-08 주식회사 하이닉스반도체 비휘발성 메모리 장치의 제조방법
US20150011073A1 (en) * 2013-07-02 2015-01-08 Wei-Sheng Lei Laser scribing and plasma etch for high die break strength and smooth sidewall

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060014672A (ko) * 2004-08-11 2006-02-16 삼성전자주식회사 리세스된 채널영역들을 갖는 모스 트랜지스터들을채택하는 반도체 장치들 및 그 제조방법들

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0141195B1 (ko) * 1994-06-08 1998-07-15 김광호 저저항 게이트전극을 갖는 반도체소자의 제조방법
US5591664A (en) * 1996-03-20 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of increasing the capacitance area in DRAM stacked capacitors using a simplified process
US6722376B2 (en) * 1999-12-10 2004-04-20 Micron Technology, Inc. Polysilicon etch useful during the manufacture of a semiconductor device
US7229929B2 (en) * 2002-12-06 2007-06-12 Cypress Semiconductor Corporation Multi-layer gate stack
KR100605500B1 (ko) * 2005-03-03 2006-07-28 삼성전자주식회사 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060014672A (ko) * 2004-08-11 2006-02-16 삼성전자주식회사 리세스된 채널영역들을 갖는 모스 트랜지스터들을채택하는 반도체 장치들 및 그 제조방법들

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101388347B1 (ko) 2011-09-15 2014-04-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고유전율 금속 게이트 장치를 위한 콘택

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