KR100866113B1 - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법으로, 보다 상세하게는, 폴리실리콘과 금속의 이중 구조를 가진 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은 실리콘 기판 상에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 차례로 형성하는 단계; 포토리소그라피공정으로 상기 제 2 산화막, 제 1 질화막 및 제 1 산화막을 패터닝 하여, 실리콘 기판이 노출되도록 트렌치를 형성하는 단계; 상기 제 2 산화막과 트렌치 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 폴리실리콘막을 형성하고, 상기 트렌치가 완전히 매립될 정도의 두께로 상기 폴리실리콘막 상에 금속층을 형성하는 단계; 상기 제 2 산화막과 상기 트렌치 내부의 게이트 산화막, 폴리실리콘막 및 금속층이 노출되도록 상기 게이트 산화막, 폴리실리콘막 및 금속층을 연마하는 단계; 트렌치 내부 양측벽의 폴리실리콘막과 실리콘 기판상의 제 1 질화막과 게이트 산화막의 표면이 노출되도록 제 1 산화막을 식각하여, 실리콘 기판 상에 게이트를 형성하는 단계; 상기 단계까지의 결과물 상에 게이트 전극을 덮도록 버퍼 산화막과 제 2 질화막을 차례로 형성하는 단계; 및 상기 게이트 전극 양측으로 제 2 질화막, 버퍼 산화막 및 제 1 산화막을 식각하여, 게이트 전극 양측벽에 스페이서를 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 제 1 산화막
23 : 제 1 질화막 24 : 제 2 산화막
25 : 트렌치(Trench) 26 : 게이트 산화막
27 : 폴리실리콘막 28 : 금속층
30 : 게이트 31 : 버퍼 산화막
32 : 제 2 질화막 33 : 스페이서
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 폴리 실리콘과 금속의 이중 구조를 가진 게이트 형성방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 게이트는 폴리실리콘으로 형성되어져 왔다. 이것은 상기 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 모스팻 소자에 적용함에 있어서, 폴리실리콘 재질의 게이트는 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써 낮은 저항값을 구현하고 있다.
이하에서는 폴리실리콘 재질의 종래의 게이트 형성방법을 도 1a 내지 도 1d를 참조해서 간략하게 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 게이트 산화막(2)과 폴리실리콘막(3)을 차례로 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 폴리실리콘막(3) 상에 공지의 포토리소그라피 공정에 따라 게이트 형성 영역을 한정하는 레지스트 패턴(8)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 레지스트 패턴(8)을 식각 장벽으로 해서 상기 폴리실리콘막(3)과 게이트 산화막(2)을 식각하고, 이를 통해, 폴리실리콘 재질의 게이트(4)를 형성한다. 그런다음, 상기 게이트(4)를 덮도록 기판(1) 상에 산화막(5)과 질화막(6)을 차례로 형성한다.
그리고나서, 도 1d에 도시된 바와 같이, 상기 산화막(5)과 질화막(6)을 블랭킷 식각하여 상기 게이트(4)의 양측벽에 스페이서(7)를 형성한다.
그러나, 반도체 소자의 고집적화에 따라 게이트의 크기가 작아지고 있는 추세에서, 폴리실리콘 재질은 게이트에 그 한계를 나타내고 있다.
자세하게, 반도체 소자의 고집적화에 따라 게이트 선폭, 게이트 절연막의 두께, 접합 깊이 등이 감소됨으로써, 폴리실리콘 재질의 게이트는 미세 선폭 상에서 요구하는 저저항을 구현하는데 한계가 있고, 게이트 고저항(High Gate Resistance) 및 게이트 공핍화(gate depletion effect)로 인한 게이트 절연막의 유효 두께의 증가, p+ 폴리실리콘 게이트에서의 보론 침투 현상(boron penetration) 및 도펀트 분포 변동(fluctuation)에 의한 문턱전압의 변화 등의 결함이 유발된다.
한편, 폴리실리콘 재질의 게이트가 갖는 문제점을 해결하기 위해, 금속 게이트에 대한 연구가 활발하게 진행되고 있는데, 금속 게이트의 경우, 다마신 공정이 적용되야 하고, 상기 다마신 공정에서는 디싱(dishing)이 유발될 수 있고, 또한, 적절한 베리어 금속막이 필요하며, 게다가, 금속과 실리콘간의 일함수(work function)을 고려하여 문턱전압(Vt)을 적절하게 조절해야 하므로, 결국, 금속 게이트의 적용이 매우 어렵다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 폴리실리콘과 금속의 이중 구조의 게이트를 형성함으로써, 폴리실리콘과 금속간의 일함수 차이를 완화하며, 금속 게이트 형성시 발생하는 디싱(Dishing)을 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
삭제
본 발명에 따른 반도체 소자의 게이트 형성 방법은 실리콘 기판 상에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 차례로 형성하는 단계, 포토리소그라피공정으로 상기 제 2 산화막, 제 1 질화막 및 제 1 산화막을 패터닝 하여, 실리콘 기판이 노출되도록 트렌치를 형성하는 단계, 상기 제 2 산화막과 트렌치 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상에 폴리실리콘막을 형성하고, 상기 트렌치가 완전히 매립될 정도의 두께로 상기 폴리실리콘막 상에 금속층을 형성하는 단계, 상기 제 2 산화막과 상기 트렌치 내부의 게이트 산화막, 폴리실리콘막 및 금속층이 노출되도록 상기 게이트 산화막, 폴리실리콘막 및 금속층을 연마하는 단계, 트렌치 내부 양측벽의 폴리실리콘막과 실리콘 기판상의 제 1 질화막과 게이트 산화막의 표면이 노출되도록 제 2 산화막을 식각하여, 실리콘 기판 상에 게이트전극을 형성하는 단계, 상기 게이트 전극을 덮도록 버퍼 산화막과 제 2 질화막을 차례로 형성하는 단계 및 상기 게이트 전극 양측으로 제 2 질화막, 버퍼 산화막 및 제 1 산화막을 식각하여, 게이트 전극 양측벽에 스페이서를 형성하는 단계를 포함한다.
본 발명에 따르면, 상기 제 1 질화막은 상기 제 2 산화막의 식각시 식각 중단층으로 기능하기 때문에, 후속에서 게이트 영역을 한정하는 트렌지를 형성 할 수가 있다.
본 발명에 따르면, 상기 제 1 질화막은 상기 제 2 산화막의 식각시 식각 중단층으로 기능하기 때문에, 후속에서 게이트 영역을 한정하는 트렌지를 형성 할 수가 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하면, 실리콘 기판(21) 상에 제 1 산화막(22), 제 1 질화막(23) 및 제 2 산화막(24)을 차례로 형성한다. 여기서, 상기 제 1 산화막(22)은 STI(Shallow Trench Isolation)에서 이용하는 패드 산화막과 같이 상기 제 1 질화막(23) 형성시 발생하는 스트레스(Stress)를 최소화 하기 위한 것이며, 상기 제 1 질화막(23)은 제 2 산화막(24)의 식각 중단층으로 이용하기 위한 것이다.
도 2b를 참조하면, 공지의 포토리소그라피 공정으로 상기 제 2 산화막(24), 제 1 질화막(23) 및 제 1 산화막(22)을 패터닝하여 실리콘 기판(21)을 노출시키는 트렌치(25)를 형성한다. 이때, 상기 제 2 산화막(24), 제 1 질화막(23) 및 제 1 산화막(22)의 패터닝은 CF4 가스, O2 가스 및 Ar 가스들로 이루어진 군으로부터 선택된 적어도 하나의 식각 가스를 이용한 건식 식각 공정에 의하여 수행된다.
도 2c를 참조하면, 후속의 게이트 영역을 한정하는 상기 트렌치(25)에 문턱전압조절용 이온주입을 실행한다. 여기서, 상기 문턱전압조절용 이온주입은 경우에 따라 생략할 수 있다.
도 2d를 참조하면, 상기 제 2 산화막(24)과 트렌치(25) 상에 게이트 산화막 (26)을 형성한다.
도 2e를 참조하면, 상기 게이트 산화막(26) 상에 폴리실리콘막(27)을 형성하고, 상기 트렌치(25)가 완전히 매립될 정도의 두께로 상기 폴리실리콘막(27) 상에 금속층(28)을 형성한다.
도 2f를 참조하면, 상기 제 2 산화막(24)과 상기 트렌치(25) 내부의 게이트 산화막(26), 폴리실리콘막(27) 및 금속층(28)이 노출되도록 상기 게이트 산화막 (26), 폴리실리콘막(27) 및 금속층(28)을 CMP(Chemical Mechanical Process)로 연마한다.
도 2g를 참조하면, 트렌치(25) 내부 양측벽의 폴리실리콘막(27)과 실리콘 기판(21)상의 제 1 질화막(23)과 게이트 산화막(26)의 표면이 노출되도록 제 2 산화막(24)을 식각하여, 실리콘 기판(21) 상에 게이트 전극(30)을 형성한다. 이때, 상기 제 2 산화막(24)을 식각하는 공정은 CF4, O2, Ar, CHF3, 및 CH2F2 들로 이루어진 군으로부터 선택된 적어도 하나의 식각 가스를 이용하는 건식 식각 공정에 의하여 수행된다.
도 2h를 참조하면, 상기 단계까지의 결과물 상에 게이트(30)을 덮도록 버퍼 산화막(31)과 제 2 질화막(32)을 차례로 형성한다.
도 2i를 참조하면, 상기 게이트(30) 양측으로 제 2 질화막(32), 버퍼 산화막(31) 및 제 1 산화막(22)을 식각하여, 게이트(30) 양측벽에 스페이서(33)를 형성한다.
본 발명에 따르면, 상기 문턱전압조절용 이온주입 공정시, 상기 제 2 산화막은 마스크 기능을 하여, 게이트 영역을 한정하는 트렌지 영역에만 상기 문턱전압조절용 이온주입 공정을 행할 수가 있다.
이상에서와 같이, 본 발명은 반도체 소자의 게이트를 폴리실리콘과 금속의 이중 구조로 하기 때문에, 폴리실리콘에 기인하여 발생하는 공핍층, 게이트 고저항 등을 개선할 수 있다.
또한, 금속 게이트 형성시 발생하는 디싱 등의 문제점을 개선할 수 있고, 금속과 폴리실리콘과의 일함수를 고려한 별도의 문턱조절전압의 제어가 용이하게 된다. 뿐만 아니라, 스페이서 형성공정과 비자기정렬공정(Non Salicide) 등에 의해 발생하는 반도체 소자의 데미지(Damage)를 최소화 할 수 있는 부가적인 기능도 한다.
기타 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.
Claims (5)
- 실리콘 기판 상에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 차례로 형성하는 단계;포토리소그라피공정으로 상기 제 2 산화막, 제 1 질화막 및 제 1 산화막을 패터닝 하여, 실리콘 기판이 노출되도록 트렌치를 형성하는 단계;상기 제 2 산화막과 트렌치 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 폴리실리콘막을 형성하고, 상기 트렌치가 완전히 매립될 정도의 두께로 상기 폴리실리콘막 상에 금속층을 형성하는 단계;상기 제 2 산화막과 상기 트렌치 내부의 게이트 산화막, 폴리실리콘막 및 금속층이 노출되도록 상기 게이트 산화막, 폴리실리콘막 및 금속층을 연마하는 단계;트렌치 내부 양측벽의 폴리실리콘막과 실리콘 기판상의 제 1 질화막과 게이트 산화막의 표면이 노출되도록 제 2 산화막을 식각하여, 실리콘 기판 상에 게이트전극을 형성하는 단계;상기 게이트 전극을 덮도록 버퍼 산화막과 제 2 질화막을 차례로 형성하는 단계; 및상기 게이트 전극 양측으로 제 2 질화막, 버퍼 산화막 및 제 1 산화막을 식각하여, 게이트 전극 양측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 2 산화막, 제 1 질화막 및 제 1 산화막은 CF4, O2 및 Ar로 이루어진 군으로부터 선택된 적어도 하나의 식각 가스를 이용한 건식 식각 공정에 의하여 패터닝 되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 2 산화막은 CF4, O2, Ar, CHF3, 및 CH2F2 로 이루어진 군으로부터 선택된 적어도 하나의 식각 가스를 이용한 건식 식각 공정에 의하여 식각 되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 게이트 산화막, 폴리실리콘막 및 금속층의 연마는, CMP로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 트렌치 내부의 실리콘 기판 표면에 문턱전압조절용 이온주입을 실행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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