KR20060090093A - 게이트 패턴 형성 방법 - Google Patents

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김응관
문경섭
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Abstract

게이트 패턴 형성 방법{METHOD OF FORMING GATE PATTERN}을 제공한다. 이 방법은 반도체 기판 상에 산화막 패턴을 형성하고, 상기 산화막 패턴에 그루브를 형성하는 것을 포함한다. 그루브에 노출된 산화막 패턴의 측벽에 패시베이션층을 형성한다. 또한, 노출된 반도체 기판 상에는 게이트 절연막을 형성한다. 계속해서, 그루브 내에 게이트 도전막을 채우고 산화막 패턴을 제거하여 게이트 패턴을 형성한다.
다마신, 게이트, 패시베이션

Description

게이트 패턴 형성 방법{METHOD OF FORMING GATE PATTERN}
도 1 및 도 2는 종래기술에 따른 게이트 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른 게이트 패턴 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더 상세하게는 게이트 패턴의 형성방법에 관한 것이다. 반도체소자가 고집적화됨에 따라 웨이퍼의 단위면적 상에 형성되는 반도체소자들의 밀도가 높아져서 각 소자들 간의 피치는 매우 작아지고 있고, 또한 단위 소자를 형성하는 영역도 매우 작아지고 있다. 이에 따라, 게이트 전극이 기판에 접촉하는 면적이 작아지고 전극의 높이는 증가하고 있다.
도 1 및 도 2는 종래의 게이트 전극 형성방법을 나타낸 공정단면도들이다.
도1을 참조하면, 기판(10)에 소자분리막(12)을 형성하여 활성영역을 한정한다. 상기 기판(10) 상에 게이트 절연막(14) 및 게이트 도전막(16)을 형성한다. 상기 게이트 도전막(16)으로 통상 폴리실리콘이 사용된다.
상기 게이트 도전막(16) 상에 포토레지스트막을 형성하고, 상기 포토레지스트막을 패터닝하여 게이트 패턴을 정의하는 오프닝이 형성된 포토레지스트 패턴(18)을 형성한다.
도 2를 참조하면, 상기 포토레지스트 패턴(18)을 식각마스크로 사용하여 상기 게이트 도전막(16)을 식각하여 게이트 패턴(16g)을 형성한다. 이때, 건식식각으로는 플라즈마 식각이나 반응성 이온 식각(Reactive Ion Etching; RIE) 등의 방법을 이용하여 수행할 수 있다. 이어서, 레지스트 패턴(104)을 제거한다. 그런데, 종래의 게이트 전극을 형성할 때에는 게이트 전극의 측벽이 기판과 만날 때 이루는 측벽프로파일(Vertical profile)이 불량해지는 단점이 있다. 측벽 프로파일의 불량은 패턴의 폭이 큰 경우에는 그 효과가 미미할 수도 있으나, 동일한 프로파일 불량이 발생한다고 가정할 때 패턴의 폭이 작은 경우 그 영향이 더 극심해질 수 있다. 또한, 게이트 도전막을 건식 식각으로 패터닝하는데, 건식식각에 의하여 기판이 손상될 수 있고, 게이트 도전막의 상부도 손상되어 모서리가 깎이는 불량을 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴의 프로파일을 개선하고 기판의 손상도 방지할 수 있는 게이트 패턴 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 다마신 공정을 적용한 게이트 패턴 형성 방법을 제공한다. 이 방법은, 반도체 기판 상에 산화막 패턴을 형성 하고, 상기 산화막 패턴에 그루브를 형성하는 것을 포함한다. 그루브에 노출된 산화막 패턴의 측벽에 패시베이션층을 형성한다. 또한, 노출된 반도체 기판 상에는 게이트 절연막을 형성한다. 계속해서, 그루브 내에 게이트 도전막을 채우고 산화막 패턴을 제거하여 게이트 패턴을 형성한다.
상기 게이트 절연막을 형성하기 전에 그루브에 노출된 반도체 기판 상에 희생산화막을 형서하고, 상기 희생 산화막을 제거하는 단계를 더 포함할 수 있다. 상기 패시베이션층을 그루브에 노출된 산화막 패턴의 측벽에 스페이서 구조로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른 게이트 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체 기판(50)에 소자분리막(52)을 형성하여 활성영역을 한정한다. 상기 소자분리막(52)을 형성하기 전에 상기 반도체 기판(50) 내에 불순물을 주입하여 웰을 형성할 수 있다. 웰의 형성은 소자분리막 형성 이전에 한정되지 않고, 소자분리막이 형성된 이후에도 실시될 수 있다. 상기 활성영역에 불순물을 주입하여 트랜지스터의 채널 농도를 조절할 수 있다. 채널 농도 조절 단계는 웰 형성과는 별개의 공정으로 트랜지스터의 요구 특성에 맞게 문턱 전압을 조절하기 위한 용도로 형성될 수 있다. 또한, 웰을 형성함에 있어서 높은 내압이 요구되는 영역에는 낮은 도우핑 농도로 웰을 형성하여 항복 전압을 높일 수 있다.
상기 활성영역이 한정된 반도체 기판 상에 버퍼 절연막(54) 및 산화막(56)을 형성한다. 상기 산화막은 PECVD(Plasma Enhanced Chemical Vapor Deposition)을 적용하여 형성할 수 있으며, 후속의 평탄화 공정에서 손실되는 것을 고려하여 약 2000Å 두께로 형성할 수 있다. 상기 버퍼 절연막(54)은 경우에 따라 형성하는 것을 생략할 수도 있다.
도 4를 참조하면, 상기 산화막(56) 상에 게이트 패턴을 정의하기 위한 포토레지스트 패턴(58)을 형성한다. 상기 포토레지스트 패턴(58)을 식각저지막으로 사용하여 상기 산화막(56) 및 상기 버퍼 산화막(54)을 제거하여 그루브(60)을 가진ㄴ 산화막 패턴(56p)을 형성한다. 이 때, 상기 버퍼 절연막(54)이 그루브(60) 내에 잔존되도록 하여 게이트 절연막을 이용할 수도 있다. 그러나, 트랜지스터의 게이트 절연막은 누설전류 및 전하의 트랩에 취약하여, 결과적으로 트랜지스터의 특성이 열화될 수 있기 때문에 물리적 특성이 우수한 물질로 게이트 절연막을 형성하는 것이 바람직하다. 따라서, 상기 버퍼 절연막(54)은 산화막 패턴(56p)을 형성하는 단 계에서 제거하고 게이트 절연막을 다시 형성하는 것이 바람직하다. 앞서 언급한 바와 같이, 상기 버퍼 절연막(54)을 형성하는 단계는 생략될 수 있다. 그 이유 가운데 하나로 상기 버퍼 절연막(54)을 게이트 절연막으로 사용하지 않고, 별도의 게이트 절연막 형성 공정을 진행하는 것을 일례로 들 수 있다.
상기 그루브(60) 형성공정은 산화막과 폴리실리콘의 식각선택비가 20:1인 조건으로 상기 산화막(56)을 식각하는 것으로 이루어질 수 있다. 상기 산화막(56)의 두께를 2000Å으로 형성한 경우 위의 조건으로 식각공정을 실시하면, 60%의 과식각을 적요하더라도 기판의 손실은 약 60Å 정도로 극미하다.
도 5를 참조하면, 상기 그루브(60) 내에 노출된 기판에 게이트 절연막(64)을 형성한다. 상기 게이트 절연막(64)은 물리적으로 안정된 물질로 형성하는 것이 바람직하다. 물론, 상기 버퍼 절연막(54)을 게이트 절연막으로 사용하는 경우, 게이트 절연막(64)가 형성되는 단계는 생략될 수 있을 것이다. 그러나, 버퍼 절연막(54)은 산화막 패턴(56p)을 식각하는 단계에서 물리적 손상을 입을 수 있기 때문에 게이트 절연막으로 사용하는 것이 적합하지 않다. 또한, 별도의 게이트 절연막(64)을 형성하는 공정을 추가하더라도, 산화막 패턴(56p)을 형성하는 동안 기판에 입은 식각 손상으로 인해, 상기 게이트 절연막(64)가 형성되는 양상이 불안정할 수 있다. 따라서, 트랜지스터의 특성 열화를 미연에 방지하기 위하여 상기 게이트 절연막(64)을 형성하기 전에 희생 산화공정을 실시하는 것을 고려할 수도 있다. 희생 산화 공정은 상기 그루브(60) 내에 노출된 기판의 표면에 열산화 공정에 의해 희생산화막을 형성하고, 상기 희생 산화막을 습식 세정으로 제거하는 것으로 이루어진 다. 이 과정에서, 식각 손상에 의한 기판의 격자 결함이 치유될 수 있고, 기판의 표면에 존재할 수 있는 불순물도 제거될 수 있다.
또한, 상기 게이트 절연막(64)를 형성하기 전에, 상기 그루브(60)에 노출된 산화막 패턴(56p)의 측벽에 패시베이션층(62)을 더 형성할 수도 있다. 상기 패시베이션층(62)은 후속 공정에서 산화막 패턴(56p)을 제거하는 동안 게이트 절연막(64)의 일부분이 제거되는 것을 방지하기 위한 보호막 역할을 한다. 따라서, 상기 패시베이션층(62)은 산화막과의 식각 선택성이 우수한 물질층으로, 실리콘 질화막층인 것이 바람직하다. 실리콘질화막층을 형성하기 위하여 경사이온주입법을 적용한 질소 이온 주입 공정을 실시하여 상기 산화막 패턴(56p)의 측벽에 질소 주입층을 형성할 수 있다. 이온 주입에 의한 패시베이션층(62) 형성과 다른 방법으로 상기 그루브(60)에 노출된 산화막 패턴(56p)의 측벽에 스페이서를 형성하는 방법이 있다. 이 경우, 상기 희생산화공정은 상기 스페이서를 형성한 이후에 실시하는 것이 바람직하고, 상기 스페이서는 게이트 패턴을 형성한 이후에 제거할 수도 있다.
도 6을 참조하면, 상기 게이트 절연막(64)이 형성된 기판의 전면에 게이트 도전막(66)을 형성한다. 상기 게이트 도전막(66)은 폴리실리콘으로 형성할 수 있다. 이 때, 상기 게이트 도전막(66)은 상기 그루브(60)가 완전히 채워지도록 형성하는 것이 바람직하다.
도 7을 참조하면, 상기 게이트 도전막(66)을 화학적 기계적 연마공정으로 연마하여 상기 산화막 패턴(56p)가 노출될 때까지 평탄화한다. 결과적으로, 상기 게이트 도전막(66)은 상기 그루브(60)으로 제한된 영역에만 형성된다. 계속해서, 상 기 산화막 패턴(56p)을 제거하여 게이트 패턴(66g)을 형성한다. 상기 산화막 패턴(56p)은 습식 식각에 의해 제거할 수 있다. 산화막의 습식 식각은 기판 또는 폴리실리콘과의 선택성이 우수하고, 건식 식각과 같은 기판의 식각손상을 일으키지 않기 때문에 매우 안정적으로 실시할 수 있다. 이 때, 상기 게이트 절연막(64)의 제거는 상기 패시베이션층(62)에 의해 방지될 수 있다. 상기 패시베이션층(62)을 스페이서 구조로 형성한 경우 상기 게이트 패턴(66g)을 형성한 이후에 상기 스페이서 구조의 패시베이션층을 제거할 수도 있다.
상술한 것과 같이, 본 발명은 다마신 공정을 적용하여 게이트 패턴을 정의하는 그루브를 가지도록 산화막 패턴을 형성하고, 상기 그루브 내에 도전막을 채워 게이트 패턴을 형성한 후 상기 산화막 패턴을 제거한다. 도전막을 건식식각하여 게이트 패턴을 형성하는 종래의 기술에 비해서, 식각손상의 유발이 적은 산화막 식각법으로 게이트 패턴을 형성하기 때문에 게이트 패턴의 프로파일 불량을 현저히 줄일 수 있고, 기판과의 식각선택성이 우수한 조건으로 게이트 패턴을 형성할 수 있기 때문에 기판 손상을 방지할 수 있다.

Claims (3)

  1. 반도체 기판 상에 산화막 패턴을 형성하되, 상기 반도체 기판이 노출된 게이트 그루브를 가지도록 형성하는 단계;
    상기 그루브에 노출된 산화막 패턴의 측벽에 패시베이션층을 형성하는 단계;
    상기 그루브에 노출된 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 그루브 내에 채워진 도전막 패턴을 형성하는 단계; 및
    상기 산화막 패턴을 제거하는 단계를 포함하는 게이트 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 그루브에 노출된 반도체 기판 상에 희생 산화막을 형성하는 단계; 및
    상기 희생 산화막을 제거하는 단계를 포함하는 게이트 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 패시베이션층을 그루브에 노출된 산화막 패턴의 측벽에 스페이서 구조로 형성하는 것을 특징으로 하는 게이트 패턴 형성 방법.
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