KR101226077B1 - 측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의제조 방법 - Google Patents

측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의제조 방법 Download PDF

Info

Publication number
KR101226077B1
KR101226077B1 KR1020070121269A KR20070121269A KR101226077B1 KR 101226077 B1 KR101226077 B1 KR 101226077B1 KR 1020070121269 A KR1020070121269 A KR 1020070121269A KR 20070121269 A KR20070121269 A KR 20070121269A KR 101226077 B1 KR101226077 B1 KR 101226077B1
Authority
KR
South Korea
Prior art keywords
spacer
forming
sacrificial layer
pattern
solution
Prior art date
Application number
KR1020070121269A
Other languages
English (en)
Other versions
KR20090054552A (ko
Inventor
김유경
이근택
심우관
홍창기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070121269A priority Critical patent/KR101226077B1/ko
Priority to US12/277,332 priority patent/US7825030B2/en
Publication of KR20090054552A publication Critical patent/KR20090054552A/ko
Application granted granted Critical
Publication of KR101226077B1 publication Critical patent/KR101226077B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30617—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에서, 기판 상에 패턴 구조물을 형성한다. 상기 패턴 구조물의 표면 및 기판 표면상에 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막 상에 희생막을 형성한다. 상기 희생막을 습식 식각하여 상기 패턴 구조물의 측벽 상에 희생막 패턴을 형성한다. 상기 희생막 패턴에 의해 덮혀있는 상기 스페이서용 절연막을 남기면서 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여, 상기 패턴 구조물의 측벽에 스페이서를 형성한다. 이와 같이, 습식 식각 공정을 통해 스페이서를 형성함으로써, 상기 스페이서를 형성할 때 발생되는 하부막의 손상을 감소시킬 수 있다.

Description

측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{Method of forming a sidewall spacer and method of manufacturing a semiconductor device using the same}
본 발명은 측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 도전성 패턴 또는 콘택홀에 측벽 스페이서를 형성하는 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고도로 집적화됨에 따라, 반도체 소자 내에 포함되어 있는 패턴들의 선폭, 패턴들 간의 간격 및 콘택 사이즈 등이 현저하게 감소되고 있다.
반도체 소자 내에 포함되어 있는 도전성 패턴들 사이의 간격이 매우 감소됨에 따라, 상기 도전성 패턴 사이에 콘택 플러그를 형성하는 공정이 매우 어려워지고 있다. 또한, 상기 콘택 플러그의 접촉 면적이 매우 감소됨에 따라, 상기 콘택 플러그의 접촉 저항이 증가되는 등의 문제가 발생되고 있다.
상기 좁은 간격을 갖는 도전성 패턴들 사이에 상기 콘택 플러그를 형성하기 위해서, 최근에는 상기 도전성 패턴들의 양측벽에 스페이서를 형성하고, 상기 스페 이서와 층간 절연막간의 식각 선택비를 이용하여 상기 층간 절연막만을 부분적으로 식각함으로써 콘택홀을 형성하는 셀프-얼라인 콘택 형성 기술이 사용되고 있다. 이와같이, 상기 셀프-얼라인 콘택을 형성하는데 있어서, 상기 스페이서를 형성하는 공정은 필수적으로 수행되어야 한다.
그런데, 상기 도전성 패턴들 사이의 간격이 좁기 때문에, 상기 셀프-얼라인 콘택의 콘택 면적을 충분하게 확보하기 위해서는 상기 스페이서의 두께도 매우 얇아져야 한다. 상기와 같이 얇은 두께를 갖는 스페이서를 형성할 경우, 상기 스페이서를 형성하기 위한 건식 식각을 수행하는 중에 상기 스페이서를 이루는 물질의 표면 손상이 증가된다. 이로인해, 상기 스페이서 양측에 위치하게 되는 셀프-얼라인 콘택과 도전성 패턴에서 브레이크-다운 전압(break-down voltage)이 낮아지는 문제점을 초래하게 된다.
또한, 상기 스페이서를 형성하기 위한 건식 식각 공정을 수행할 때 하부의 기판 표면이 고에너지를 갖는 반응성 이온에 의해 손상되기 때문에, 콘택 플러그의 접촉 저항이 더욱 높아지게 된다. 더구나, 상기 건식 식각 공정을 수행하면 노출되는 기판 표면 일부가 식각되므로, 상기 기판 표면 아래에 형성되어 있는 소오스/드레인 영역이 일부 소모될 수 있다. 그러므로, 상기 기판 표면이 식각되는 만큼 상기 소오스/드레인 영역에서의 불순물 도핑 깊이가 깊어져야 하고, 이로인해 정션 누설이 발생될 수 있다. 상기 건식 식각 공정을 수행한 이 후에, 별도로 상기 기판 표면을 세정하는 공정이 수행되어야 하기 때문에 공정이 복잡해진다.
한편, 일반적인 형태를 갖는 콘택 플러그를 형성하는 공정에서 콘택홀의 측 벽 부위에 스페이서를 형성하기도 한다.
상기 스페이서는 콘택홀을 형성하고 난 후, 상기 콘택홀 내부를 세정하는 공정에서 상기 콘택홀의 측벽 부위가 일부 식각되어 상기 콘택홀 내부의 폭이 확장되는 것을 방지하기 위하여 형성되는 것이다. 그런데, 상기 스페이서를 형성하는 공정에서도 콘택홀 하부에 노출되어 있는 부위(이하 콘택 부위)가 손상되는 문제가 동일하게 발생된다. 이와같이, 상기 콘택 부위의 표면이 손상됨에 따라 콘택 저항이 상승하는 문제가 발생하게 된다.
상기에서 설명한 바와 같이, 미세한 선폭을 갖는 패턴 및 콘택 플러그를 형성하기 위하여, 각 패턴들의 양 측벽에 스페이서를 형성하는 공정들이 다양하게 사용되고 있다. 그러나, 상기 스페이서를 형성하는 과정에서 불가피하게 하부 기판 또는 도전성 패턴의 손상되고 이로인해 소자의 특성이 열화되는 문제가 발생된다.
본 발명의 일 목적은 하부 기판 또는 도전성 패턴의 손상이 감소되는 스페이서 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 스페이서 형성 방법을 이용하여 스페이서를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 스페이서 형성 방법에 있어서, 먼저, 기판 상에 패턴 구조물을 형성한다. 상기 패턴 구조물의 표면 및 기판 표면상에 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막 상에 희생막을 형성한다. 상기 희생막을 습식 식각하여 상기 패턴 구조물의 측벽 상에 희생막 패턴을 형성한다. 다음에, 상기 희생막 패턴에 의해 덮혀있는 상기 스페이서용 절연막을 남기면서 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여, 상기 패턴 구조물의 측벽에 스페이서를 형성한다.
상기 희생막은 광에 의해 습식 식각이 조절되는 3족 질화물 발광 물질로 이루어질 수 있다. 보다 구체적으로, 상기 희생막은 갈륨 질화물, 갈륨 알루미늄 질화물, 알루미늄 인듐 갈륨 질화물 등으로 이루어질 수 있다.
상기 희생막 패턴을 형성하기 위한 습식 식각 공정은 상기 기판 표면과 수직한 방향으로 광을 조사하면서 수행될 수 있다. 이와 같이 광을 조사하여 습식 식각 공정에 이방성을 부여하여 상기 희생막 패턴에 대하여 이방성 식각을 수행할 수 있 다.
또한, 상기 희생막을 습식 식각할 때 사용되는 식각액으로는 KOH 용액, NaOH 용액, HCl 용액, H3PO4 용액, H2SO4 용액 등을 들 수 있다.
상기 희생막으로 조사되는 광으로서는 자외선 광을 들 수 있다.
본 발명의 바람직한 실시예에 의하면, 상기 스페이서용 절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산 질화물 등으로 형성될 수 있다.
상기 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여 상기 패턴 구조물의 측벽에 스페이서를 형성할 때, 상기 제거는 습식 식각 공정을 통해 수행될 수 있다. 여기서, 상기 스페이서용 절연막 및 희생막 패턴은 동일한 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다.
상기 스페이서용 절연막이 실리콘 질화물을 포함하는 경우, 상기 스페이서용 절연막 및 희생막 패턴을 식각하기 위한 식각액은 인산 용액을 사용할 수 있다.
상기 패턴 구조물의 측벽에 스페이서를 형성하기 위하여, 노출되어 있는 상기 스페이서용 절연막을 제1 식각액을 사용한 습식 식각 공정을 통해 식각한다. 이 후, 상기 희생막 패턴을 제2 식각액을 사용하는 습식 식각 공정을 통해 제거한다.
상기 스페이서용 절연막은 실리콘 산화물 포함하고, 상기 스페이서용 절연막을 식각하기 위한 제1 식각액의 예로서는 불산 용액 또는 불산을 포함하는 혼합용액을 들 수 있고, 상기 제2 식각액의 예로서는 KOH 용액, NaOH 용액, HCl 용액, H3PO4 용액, H2SO4 용액등을 들 수 있다.
상기 스페이서용 절연막은 10 내지 500Å의 두께로 형성될 수 있다.
상기 희생막은 10 내지 500Å의 두께로 형성될 수 있다.
상기 패턴 구조물은 게이트 전극 구조물을 포함할 수 있다.
상기 패턴 구조물은 콘택홀이 형성된 층간 절연막 구조물을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 스페이서 형성 방법으로, 기판 상에 게이트 전극 구조물들을 형성한다. 상기 게이트 전극 구조물들의 표면 및 기판 표면상에 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막 상에 희생막을 형성한다. 상기 희생막을 습식 식각하여 상기 게이트 전극 구조물들의 측벽 상에 희생막 패턴을 형성한다. 상기 희생막 패턴에 의해 덮혀있는 상기 스페이서용 절연막을 남기면서 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여, 상기 게이트 전극 구조물들의 양측벽에 스페이서를 형성한다. 상기 게이트 전극 구조물들을 덮는 층간 절연막을 형성한다. 다음에, 상기 층간 절연막을 관통하고, 상기 스페이서 사이의 기판 표면과 접촉하는 콘택 플러그를 형성한다.
상기 희생막은 광에 의해 습식 식각이 조절되는 3족 질화물 발광 물질로 이루어질 수 있다.
보다 구체적으로, 상기 희생막은 갈륨 질화물, 갈륨 알루미늄 질화물, 알루미늄 인듐 갈륨 질화물 등으로 이루어진다.
상기 희생막 패턴을 형성하기 위한 습식 식각 공정은 상기 기판 표면과 수직 한 방향으로 광을 조사하면서 수행될 수 있다.
상기 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여 상기 게이트 전극 구조물들의 양측벽에 스페이서를 형성하는 단계에서, 상기 제거는 습식 식각 공정을 통해 수행될 수 있다.
상기 게이트 전극 구조물들의 피치는 300 내지 2000Å일 수 있다.
상기 게이트 전극 구조물을 형성하기 위하여, 기판 상에 게이트 절연막, 도전막 및 하드 마스크 패턴을 형성한다. 다음에, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 도전막 및 게이트 절연막을 식각한다.
상기 도전막은 폴리실리콘, 금속 질화물, 금속등을 포함할 수 있다.
상기 스페이서 사이의 기판 표면 아래로 불순물을 주입하여 소오스/드레인 영역을 형성하는 공정이 더 수행될 수 있다.
설명한 것과 같이 본 발명의 일 실시예에 따른 스페이서 형성 방법에 의하면, 습식 식각 방식으로 패턴 구조물의 양측벽에 스페이서를 형성할 수 있다. 때문에, 상기 스페이서를 이루는 물질이 식각 공정에 의해 손상되는 것을 감소시킬수 있을 뿐 아니라, 패턴 구조물 사이에 노출되는 하부 기판 또는 도전성 패턴이 손상되는 문제를 감소시킬 수 있다.
상기 스페이서를 형성하면서 발생될 수 있는 문제들이 감소됨에 따라, 상기 스페이서를 포함하는 반도체 소자의 특성이 향상될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명의 일 실시예에 따른 스페이서 형성 방법에 있어서, 먼저, 기판 상에 패턴 구조물을 형성한다.
상기 패턴 구조물의 표면 및 기판 표면상에 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막 상에 광에 의해 습식 식각이 조절되는 3족 질화물 발광 물질로 이루어지는 희생막을 형성한다. 상기 기판 표면과 수직 방향으로 광을 조사하면서 상기 희생막을 습식 식각하여 상기 패턴 구조물의 측벽 상에 희생막 패턴을 형성한다. 상기 희생막 패턴은 스페이서를 형성하기 위한 마스크의 역할을 한다.
상기 스페이서를 형성할 때 하부 기판 또는 하부 도전성 패턴의 손상되는 것을 감소시키기 위해서 이방성 습식 식각 공정 방법이 바람직하다. 그러나, 통상적 으로 상기 습식 식각 공정에 의해서는 박막이 등방성으로 식각되므로, 스페이서를 형성할 때 습식 식각 공정을 적용하는 것이 용이하지 않다. 더구나, 상기 이방성 습식 식각 공정은 갈륨 질화물과 같은 3족의 질화물에 대해서만 제한적으로 사용되고 있다.
광을 이용한 이방성 습식 식각 공정에 대해서는 문헌 (Highly anisotropic photoenhanced wet etching of n-type GaN: Appl. Phys. Lett., vol71, No 15, 13 호(1997년 10월))에 개시되어 있다. 상기 논문에 의하면, 광을 조사하면 N형의 갈륨 질화물에 대해 높은 식각율을 가지면서 이방성 습식 식각을 수행할 수 있다. 본 발명에서는 자외선을 이용한 이방성 습식 식각 공정을 이용하여 측벽 스페이서를 형성하기 위한 마스크로 사용되는 희생막 패턴을 형성한다.
도 1은 광의 조사 유무에 따라 식각 시간에 따른 GaN의 식각율을 비교한 그래프이다. 도 1은 희생막으로 사용될 수 있는 물질인 GaN에 대하여 광을 조사하였을 경우와 광을 조사하지 않았을 경우의 식각율을 비교한 것이다 (참조 문헌: Highly reliability GaN-based light-emitting diodes with photo-enhanced wet etching, Solid state Elctronics 48 (2004) 1239-1242).
도 1을 참조하면, 상기 GaN막이 형성된 기판에 대해 광을 조사하지 않은 상태에서 일정시간동안 계속하여 KOH 용액에 침지하는 경우, 각 시간별로 유사한 식각율을 갖는 것을 알 수 있다.(도면부호 250) 이에 반해, 상기 GaN막이 형성된 기판에 대해 광을 조사하면서 일정시간동안 계속하여 KOH 용액에 침지하는 경우, 시간이 지남에 따라 식각율이 상승하는 것을 알 수 있다.(도면부호 252) 또한, 광을 조사하는 경우에는 광을 조사하지 않는 경우에 비해 식각 속도가 빠른 것을 알 수 있다.
상기 GaN막이 형성된 기판에 대해 광을 조사하는 상태에서 일정시간동안 계속하여 인산 용액에 침지하는 경우(도면부호 256)는 광을 조사하지 않는 경우(도면부호 254)에 비해 식각 속도가 빠른 것을 알 수 있다. 특히, 상기 GaN막을 식각하는 공정에서, KOH 용액을 사용하는 것보다 상기 인산 용액을 사용하는 것이 상기 GaN막을 더 빠르게 식각할 수 있다.
상기 설명한 것과 같이, 상기 GaN 막은 광에 의해 식각 속도를 조절하면서 습식 식각될 수 있다. 즉, 상기 GaN 막은 광이 조사되는 부위가 선택적으로 빠르게 식각됨으로써 이방성 식각이 이루어지게 된다. 또한, 상기 GaN 막의 식각 속도는 상기 식각액의 종류에 따라 달라진다.
따라서, 상기 GaN으로 희생막 패턴을 형성하는 경우에는 식각 속도가 다소 느려서 식각 콘트롤이 용이한 KOH 용액을 사용하는 것이 바람직하다.
다음에, 상기 희생막 패턴에 의해 덮혀있는 상기 스페이서용 절연막을 남기면서 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여, 상기 패턴 구조물의 측벽에 스페이서를 형성한다. 상기 GaN으로 희생막 패턴이 형성되어 있는 경우, 상기 희생막 패턴을 완전하게 제거하기 위하여 식각 속도가 빠른 인산 용액을 사용하는 것이 바람직하다.
실시예 1
도 2 내지 도 7은 본 발명의 실시예 1에 따른 MOS 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 패턴 구조물인 게이트 전극 구조물(108)들을 형성한다. 상기 게이트 전극 구조물(108)은 게이트 산화막 패턴(102), 게이트 전극(104) 및 하드 마스크 패턴(106)이 적층된 형상을 갖는다.
구체적으로, 상기 기판(100)에 열산화 공정을 수행함으로써 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 게이트 전극용 도전막을 형성한다. 상기 게이트 전극용 도전막은 폴리실리콘, 금속 질화물, 금속 등으로 이루어질 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 예를들어, 상기 게이트 산화막 상에 폴리실리콘막을 형성하고, 상기 폴리실리콘막 상에 베리어 금속막으로써 텅스텐 질화막을 형성한 후, 텅스텐막을 형성한다. 상기 텅스텐막 상에 하드 마스크로 사용되기 위한 실리콘 질화막을 형성한다. 상기 실리콘 질화막을 사진 식각 공정을 통해 패터닝함으로써 하드 마스크 패턴(106)들을 형성한다. 이 후, 상기 하드 마스크 패턴(106)들을 식각 마스크로 사용하여 상기 게이트 전극용 도전막 및 게이트 산화막을 식각함으로써 게이트 산화막 패턴(102)들 및 게이트 전극(104)들을 형성한다.
상기 게이트 전극 구조물(108)을 형성한 이 후에, 상기 기판(100)의 표면부위에 불순물을 주입함으로써 상기 게이트 전극 구조물(108) 양측의 기판(100)의 표면 아래에 소오스/드레인 영역(도시안됨)을 형성할 수 있다. 그러나, 상기 게이트 전극 구조물(108)들 사이의 간격이 매우 좁을 경우, 현 단계에서 상기 불순물 주입 공정이 수행되지 않을 수도 있다.
도 3을 참조하면, 상기 기판 및 게이트 전극 구조물(108)의 표면을 덮는 스 페이서용 절연막(110)을 형성한다. 본 실시예에서, 상기 스페이서용 절연막(110)은 실리콘 질화물을 증착시킴으로써 형성된다.
상기 스페이서용 절연막(110)은 상기 게이트 전극 구조물(108)들 사이의 갭을 매립하지 않으면서, 상기 기판(100) 및 게이트 전극 구조물(108) 표면 프로파일을 따라 형성되도록 하여야 한다. 또한, 상기 스페이서용 절연막(110)이 형성된 이 후에도, 상기 게이트 전극 구조물(108)들 사이에 희생막이 형성될 수 있을 정도로 충분한 갭이 남아있는 것이 바람직하다.
상기 스페이서용 절연막(110)의 두께가 10Å 보다 얇은 경우에는 후속 공정에서 상기 게이트 전극 구조물의 측벽을 보호하기가 어렵고, 500Å보다 두꺼울 경우에는 후속 공정에서 형성되는 콘택 플러그에서 실질적으로 콘택되는 부위의 면적이 감소된다. 때문에, 상기 스페이서용 절연막(110)은 10 내지 500Å의 두께를 갖는 것이 바람직하다. 그러나, 상기 스페이서용 절연막(110)의 두께는 상기 게이트 전극 구조물(108)들 사이의 간격 및 상기 게이트 전극 구조물(108)의 높이에 따라 증감될 수 있다. 또한, 본 실시예의 방법은 얇은 두께의 스페이서를 형성하는데 유리하다.
도 4를 참조하면, 상기 스페이서용 절연막(110) 상에 희생막(112)을 형성한다. 상기 희생막(112)은 광에 의해 습식 식각이 조절되는 3족 질화물 발광 물질로 형성된다. 즉, 습식 식각 공정 시에 조사되는 광에 의해 막의 식각량이 조절될 수 있는 물질로써 상기 희생막(112)이 형성되어야 한다. 구체적으로, 상기 희생막(112)은 갈륨 질화물, 갈륨 알루미늄 질화물 및 알루미늄 인듐 갈륨 질화물 등으 로 이루어질 수 있으며, 이들은 단독으로 사용되는 것이 바람직하다.
상기 희생막(112)은 MOCVD 공정, 원자층 적층 공정 및 분자빔 에피택시 공정들 중 적어도 하나의 공정을 통해 형성할 수 있다. 상기 희생막(112)을 형성하기 위해서는 질화막을 산소 분위기에서 열처리하여 핵 생성층을 형성하는 공정이 더 수행될 수 있다. 즉, 상기 핵 생성층상에 증착 공정을 통해 상기 희생막(112)을 성장시킬 수 있다.
상기 희생막(112)은 상기 게이트 전극 구조물(108)들 사이의 갭 부위를 매립시키지 않으면서, 상기 스페이서용 절연막(110) 표면 프로파일을 따라 형성되도록 하여야 한다. 또한, 상기 희생막(112)이 형성된 이 후에도, 상기 게이트 전극 구조물(108)들 사이에는 갭이 남아있는 것이 바람직하다.
상기 희생막(112)이 10Å보다 얇은 경우에는 상기 스페이서용 절연막(110)을 습식 식각하기 위한 마스크로 사용되기가 어렵고, 500Å보다 두꺼운 경우에는 이 후에 상기 희생막(112)을 제거하는데 장시간이 소요되므로 바람직하지 않다. 따라서, 상기 희생막(112)은 10 내지 500Å의 두께를 갖는 것이 바람직하다.
그러나, 상기 희생막(112)은 스페이서용 절연막(110)을 습식 식각하기 위한 마스크로써 사용되므로, 상기 스페이서용 절연막(110)의 두께에 따라 상기 희생막(112)의 두께가 증감될 수 있다. 즉, 상기 스페이서용 절연막(100)의 두께가 두꺼우면 상기 희생막의 두께도 두꺼워져야 하며, 상기 스페이서용 절연막(100)의 두께가 얇으면 상기 희생막의 두께도 얇아지게 된다.
도 5를 참조하면, 상기 기판(100) 표면과 수직한 방향으로 광을 조사하면서 상기 희생막(112)을 습식 식각을 통해 이방성으로 식각함으로써 상기 게이트 전극 구조물(108)의 측벽 부위에 희생막 패턴(112a)을 형성한다. 이 때, 상기 식각 공정은 통상적으로, 광 강화 습식 식각(photoenhanced wet etching)이라 하며, 상기 광이 조사된 부위가 광이 조사되지 않는 부위에 비해 식각 속도가 빠르게 되도록 하는 식각액이 사용된다. 이와 같이, 광을 조사함으로써, 상기 희생막(112)을 이방성 흡식 식각할 수 있게 된다.
상기 습식 식각 공정에서 사용될 수 있는 습식 식각액의 예로는 KOH 용액, NaOH 용액, H3PO4 용액, H2SO4 용액 등을 들 수 있다. 즉, 상기 습식 식각액 내에 상기 기판(100)을 침지함으로써 상기 희생막(112)을 습식 식각할 수 있다.
구체적으로, 상기 습식 식각 공정 중에 광이 상기 희생막(112) 표면으로 조사되면, 상기 광이 희생막(112)으로 흡수되면서 전자 및 정공이 생성된다. 그리고, 상기 생성된 정공이 상기 습식 식각액에 의해 산화되면서 상기 광이 흡수된 부위의 희생막(112)이 더욱 빠르게 제거된다. 반면에, 상기 광이 조사되지 않는 부위의 희생막(112)은 상기 식각액에 의해 상대적으로 느린 속도로 식각된다.
이 때, 상기 기판으로 조사되는 광 에너지가 상기 희생막(112)의 밴드갭 에너지보다 크거나 같을 경우에 상기 전자 및 정공이 생성된다. 상기 희생막(112)에 전자 및 정공이 생성되도록 하기 위하여, 상기 기판(100)에 조사되는 광은 자외선(UV) 광의 파장 범위를 갖는 것이 바람직하다.
본 실시예에서와 같이, 상기 광을 기판(100) 표면과 수직한 방향을 조사하 면, 주로 상기 게이트 전극 구조물(108) 상부 및 상기 게이트 전극 구조물(108) 사이의 기판(100) 상에 위치하는 희생막(112)에 광이 조사되고, 상기 게이트 전극 구조물(108) 측벽 상에 위치하는 희생막(112)에는 광이 거의 조사되지 않는다. 때문에, 상기 게이트 전극 구조물(108) 상부 및 게이트 전극 구조물(108) 사이의 기판 상에 위치하는 희생막(112)은 습식 식각 공정을 통해 제거되고, 상기 게이트 전극 구조물(108)의 측벽 상에 위치하는 희생막(112)은 습식 식각 공정을 통해 거의 제거되지 않는다. 따라서, 도시된 바와 같이, 상기 습식 식각 공정을 수행하면, 상기 게이트 전극 구조물(108)의 측벽 상에 위치한 스페이서용 절연막(110) 상에만 희생막이 남아있는 스페이서 형상의 희생막 패턴(112a)이 형성된다.
도 6을 참조하면, 상기 희생막 패턴(112a)에 의해 덮혀있는 상기 스페이서용 절연막(110)을 남기면서 노출되어 있는 스페이서용 절연막(110) 및 희생막 패턴(112a)을 제거하여, 상기 게이트 전극 구조물(108a)들의 양측벽에 스페이서(110a)를 형성한다.
상기 제거 공정은 하부의 기판(100) 손상을 감소시킬 수 있는 습식 식각 공정을 통해 수행된다. 상기와 같이, 습식 식각 공정을 통해 스페이서(110a)를 형성하면, 반응성 이온에 의한 기판(100) 손상을 방지할 수 있을 뿐 아니라 습식 식각 공정 이 후에 별도의 세정 공정을 수행하지 않아도 되는 장점이 있다.
상기 습식 식각 공정에서, 상기 스페이서용 절연막(110)의 일부와 상기 희생막 패턴(112a)이 동시에 식각되는 것이 바람직하다. 그러므로, 상기 스페이서용 절연막(110) 및 희생막 패턴(112a)이 함께 식각될 수 있는 식각액을 사용하여 식각 공정이 수행된다. 구체적으로, 상기 스페이서용 절연막(110)으로 사용되는 실리콘 질화물과 상기 희생막으로 사용되는 3족 질화물 발광 물질이 함께 식각될 수 있는 식각액인 인산 용액(H3PO4)을 사용할 수 있다.
이와 같이, 상기 스페이서용 절연막(110) 상에 희생막 패턴(112a)이 형성되어 있기 때문에, 습식 식각 공정을 통해 실리콘 질화물로 이루어지는 스페이서(110a)를 형성할 수 있다.
한편, 상기 희생막 패턴(112a)을 형성하기 위한 습식 식각 공정 및 상기 스페이서를 형성하기 위한 습식 식각 공정에서 동일한 습식 식각 용액(예를 들면, 인산 용액)을 사용할 수 있다. 이 경우, 상기 희생막 패턴(112a)을 형성하기 위한 식각 공정 시에만 광을 조사하고, 이 후 스페이서(110a)를 형성하기 위한 식각 공정에서는 광을 조사하지 않는다.
본 실시예 의하면, 기판(100) 표면 및 스페이서 물질의 손상을 거의 발생시키지 않으면서 얇은 두께를 갖는 스페이서(110a)를 형성할 수 있다.
상기 스페이서(110a)를 형성한 이 후에, 상기 스페이서(110a) 사이의 기판(100)으로 불순물을 주입함으로써 고농도 소오스/드레인 영역(112)을 형성할 수 있다.
도시하지는 않았지만, 상기 게이트 전극 구조물(108) 및 기판(100) 표면을 덮는 식각 저지막을 형성할 수 있다. 상기 식각 저지막은 상기 게이트 전극 구조물(108) 사이에 콘택홀을 형성할 때 식각 종료 지점을 용이하게 판단하기 위하여 구비된다.
도 7을 참조하면, 상기 게이트 전극 구조물(108) 사이의 갭 부위를 매립하도록 층간 절연막(114)을 형성한다. 상기 층간 절연막(114)은 화학기상 증착 공정을 통해 실리콘 산화물을 증착함으로써 형성할 수 있다. 상기 층간 절연막(114)을 형성한 이 후에, 상기 층간 절연막(114)의 상부면을 평탄하기 하기 위한 평탄화 공정이 수행될 수 있다.
상기 층간 절연막(114) 상에 사진 공정을 수행함으로써 콘택홀을 형성하기 위한 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막(114)을 식각하고, 상기 식각 저지막(도시안됨)을 식각함으로써 기판 표면이 노출되는 셀프 얼라인 콘택홀을 형성한다.
구체적으로, 상기 포토레지스트 패턴을 식각 마스크로 상기 층간 절연막(114)을 식각하면 상기 하드 마스크 패턴(106) 및 스페이서(110a)의 표면이 노출된다. 계속하여, 상기 층간 절연막(114)을 식각하더라도 실리콘 질화물로 이루어지는 상기 하드 마스크 패턴(106) 및 스페이서(110a)는 거의 식각되지 않기 때문에, 상기 게이트 전극 구조물(108)의 측벽이 노출되지 않는 셀프 얼라인 콘택홀을 형성할 수 있다.
다음에, 상기 셀프 얼라인 콘택홀 내부를 채우도록 도전막(도시 안됨)을 증착한다. 이 후, 상기 층간 절연막(114)의 상부면이 노출되도록 상기 도전막을 화학기계적 연마 공정을 통해 연마함으로써, 셀프 얼라인 콘택(116)을 형성한다. 상기한 공정을 통해 소오스/드레인 영역(112)과 접속하는 셀프 얼라인 콘택(116)을 형 성하는 경우, 상기 스페이서(110a) 형성 시에 기판(100) 손상이 감소되기 때문에 콘택 저항이 매우 감소된다. 또한, 상기 스페이서(110a) 형성을 위한 식각 공정에서 상기 스페이서(100a)의 손상이 감소됨으로써 상기 게이트 전극 구조물(108)과 셀프 얼라인 콘택(116) 사이에 브레이크 다운 전압이 상승하게 된다.
따라서, 고성능을 가지면서 고도로 집적화된 MOS 트랜지스터를 형성할 수 있다.
실시예 2
도 8 내지 도 12는 본 발명의 실시예 2에 따른 MOS 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
이하에서, 본 실시예의 MOS 트랜지스터는 스페이서가 실리콘 산화물로 이루어지는 것을 제외하고는 실시예 1의 트랜지스터와 동일하다. 그러므로, 상기 스페이서를 형성하기 위한 세부적인 방법을 제외하고는 실시예 1에서 설명한 것과 동일한 방법으로 본 실시예에 따른 트랜지스터를 형성할 수 있다. 이하에서는, 스페이서를 형성하기 위한 방법에 대해서 주로 설명한다. 또한, 실시예 1과 동일한 요소에 대해서는 동일한 참조 번호를 부여하고 중복된 설명은 생략한다.
도 8을 참조하면, 기판(100) 상에 게이트 전극 구조물(108)들을 형성한다.
이 후, 상기 기판(100) 및 게이트 전극 구조물(108)의 표면을 덮는 스페이서용 절연막(150)을 형성한다. 본 실시예에서, 상기 스페이서용 절연막(150)은 실리콘 산화물을 화학기상 증착법에 의해 증착시켜 형성한다. 상기 실리콘 산화물은 실리콘 질화물에 비하여 낮은 유전율을 갖는다. 때문에, 상기 실리콘 산화물을 사 용하여 상기 스페이서용 절연막(150)을 형성하는 경우, 상기 게이트 전극 구조물(108)과 후속 공정에서 형성되는 콘택 플러그 사이에 기생 커패시턴스가 매우 감소하게 된다. 그러나, 상기 실리콘 산화물을 스페이서용 절연막(150)으로 사용하는 경우, 후속에 형성되는 층간 절연막과 스페이서간에 식각 선택비가 높지 않으므로 셀프 얼라인 콘택이 형성되지는 않는다.
상기 스페이서용 절연막(150)은 상기 기판(100) 및 게이트 전극 구조물(108) 표면 프로파일을 따라 형성되도록 하여야 한다. 또한, 상기 스페이서용 절연막(150)이 형성된 이 후에도, 상기 게이트 전극 구조물(108)들 사이에 희생막이 형성될 수 있을 정도로 충분한 갭이 남아있는 것이 바람직하다.
상기 스페이서용 절연막(150)은 10 내지 500Å의 두께를 갖는 것이 바람직하다.
도 9를 참조하면, 상기 스페이서용 절연막(150) 상에 희생막(도시안됨)을 형성한다. 상기 희생막은 광에 의해 습식 식각이 조절되는 3족 질화물 발광 물질로 형성된다. 구체적으로, 상기 희생막은 갈륨 질화물, 갈륨 알루미늄 질화물 및 알루미늄 인듐 갈륨 질화물 등으로 이루어질 수 있으며, 이들은 단독으로 사용되는 것이 바람직하다.
다음에, 상기 기판(100) 표면과 수직한 방향으로 광을 조사하면서 상기 희생막을 이방성 습식 식각하여, 상기 게이트 전극 구조물(108)의 측벽에 위치하는 스페이서용 절연막(150) 상에 희생막 패턴(152)을 형성한다.
상기 습식 식각 공정에서 사용될 수 있는 습식 식각액의 예로는 KOH용액, NaOH 용액, H3PO4 용액, H2SO4 용액 등을 들 수 있다. 즉, 상기 습식 식각액 내에 상기 기판(100)을 침지함으로써 상기 희생막을 습식 식각할 수 있다.
도 10을 참조하면, 상기 희생막 패턴(152)에 의해 덮혀있는 상기 스페이서용 절연막(150)을 남기면서 노출되어 있는 스페이서용 절연막(150)을 제거하여, 측벽 스페이서(150a)를 형성한다. 상기 제거 공정은 하부 기판 손상이 감소되는 습식 식각 공정을 통해 이루어진다.
상기 실리콘 산화물로 이루어지는 스페이서용 절연막(150)을 습식 식각할 수 있는 식각액으로는 불산 수용액을 들 수 있다. 상기 불산 수용액에 의해서는 상기 희생막 패턴(152)이 제거되지 않기 때문에, 상기 측벽 스페이서 상에는 상기 희생막 패턴(152)이 남아있게 된다.
도 11을 참조하면, 상기 측벽 스페이서(150a) 상에 남아있는 희생막 패턴(152)을 습식 식각액을 사용하여 제거한다. 상기 희생막 패턴(152)을 식각하기 위한 식각액으로는 KOH 용액, NaOH 용액, H3PO4 용액, H2SO4 용액 등을 들 수 있다.
공정의 단순화를 위하여, 상기 희생막 패턴(152)을 식각하는 공정을 생략할 수도 있다. 이 경우에는, 상기 측벽 스페이서(150a) 상에 상기 3족 질화물 발광 물질로 이루어지는 희생막 패턴(152)이 남아있게 된다.
상기 측벽 스페이서(150a) 사이의 기판으로 불순물을 주입함으로써 고농도 소오스/드레인 영역(112)을 형성한다. 상기 실리콘 산화물로 형성되는 측벽 스페이서(150a)는 상기 고농도 소오스/드레인 영역(112)의 형성 위치를 조절하는 역할을 한다. 즉, 상기 측벽 스페이서(150a)가 구비됨으로써 상기 고농도 소오스/드레인 영역(112)이 상기 게이트 전극 구조물(108) 아래로 과도하게 확산되는 것을 방지할 수 있다.
또한, 도시하지는 않았지만, 상기 게이트 전극 구조물(108) 및 기판 표면을 덮는 식각 저지막을 형성할 수 있다. 상기 식각 저지막은 상기 게이트 전극 구조물(108) 사이에 콘택홀을 형성할 때 식각 종료 지점을 용이하게 판단하기 위하여 구비된다.
도 12를 참조하면, 상기 게이트 전극 구조물(108) 사이의 갭 부위를 매립하도록 층간 절연막(154)을 형성한다. 상기 층간 절연막(154)은 실리콘 산화물을 화학기상증착법으로 증착시켜 형성한다.
이 후, 사진 공정을 수행함으로써 콘택홀을 형성하기 위한 포토레지스트 패턴(도시안됨)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막(154) 및 상기 식각 저지막을 식각함으로써 기판 표면이 노출되는 콘택홀을 형성한다.
다음에, 상기 콘택홀 내부를 채우도록 도전막을 증착한다. 이 후, 상기 층간 절연막의 상부면이 노출되도록 상기 도전막을 화학기계적 연마 공정을 통해 연마함으로써, 콘택 플러그(156)를 형성한다. 상기 설명한 공정을 통해 소오스/드레인 영역(112)과 접속하는 콘택 플러그(156)를 형성하는 경우, 상기 콘택 플러그(156)와 게이트 전극 구조물(108) 사이의 기생 커패시턴스가 감소된다. 또한, 기판 손상을 감소시키면서 측벽 스페이서(150)를 형성할 수 있어서 고성능을 가지면서 고도로 집적화된 MOS 트랜지스터를 형성할 수 있다.
실시예 3
도 13 내지 도 17은 본 발명의 실시예 3에 따른 콘택 플러그 형성 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 기판(200) 상에 층간 절연막(202)을 형성한다. 상기 기판(200) 상에는 반도체 소자를 이루는 각 단위 소자들이 형성되어 있을 수 있다.
상기 층간 절연막(202)은 상기 각 단위 소자들을 덮도록 형성된다. 상기 층간 절연막(202)은 실리콘 산화물을 화학기상증착 공정을 통해 증착시켜 형성할 수 있다.
상기 층간 절연막(202) 상에 사진 공정을 수행함으로써 콘택홀을 형성하기 위한 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 하여, 기판(200) 표면 또는 도전성 패턴의 표면이 노출되도록 상기 층간 절연막(202)을 식각함으로써 콘택홀(204)을 형성한다.
도 14를 참조하면, 상기 층간 절연막(202)의 상부면 및 콘택홀(204)의 측벽 및 저면을 덮는 스페이서용 절연막(206)을 형성한다. 상기 스페이서용 절연막(206)은 후속의 세정 공정 시에 상기 층간 절연막이 일부 식각되는 것을 억제시킴으로써 상기 콘택홀의 사이즈가 확장되는 것을 방지하는 역할을 한다.
상기 스페이서용 절연막(206)으로는 실리콘 질화물 또는 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 스페이서용 절연막(206)으로써 실리콘 산화물을 형성하는 경우에는, 상기 층간 절연막(202)에 비해 세정액에 의한 식각 내성이 우수한 물질로 형성되는 것이 바람직하다.
상기 스페이서용 절연막(206)은 상기 콘택홀(204) 내부를 매립하지 않으면서 상기 콘택홀(204)의 측벽 및 저면 프로파일을 따라 형성되어야 한다. 구체적으로, 상기 스페이서용 절연막(206)이 형성된 이 후에, 상기 콘택홀(204) 내부에는 콘택 플러그를 형성하기 위한 공간이 충분하게 확보되어야 한다.
상기 스페이서용 절연막(206)의 두께가 10Å 보다 얇은 경우에는 후속의 세정 공정에서 상기 층간 절연막(202)을 보호하기가 어렵고, 500Å보다 두꺼울 경우에는 실질적으로 콘택되는 부위의 면적이 감소되므로 바람직하지 않다. 때문에, 상기 스페이서용 절연막(206)은 10 내지 500Å의 두께를 갖는 것이 바람직하다. 구체적으로, 상기 스페이서용 절연막(206)은 후속 세정 공정에서 상기 층간 절연막(202)이 식각되지 않도록 보호할 수 있을 정도의 얇은 두께를 갖도록 하는 것이 바람직하다. 상기와 같이, 스페이서용 절연막(206)의 두께가 얇게 형성되는 경우 충분한 콘택 면적을 확보할 수 있기 때문이다.
도 15를 참조하면, 상기 스페이서용 절연막(206) 상에 희생막(도시안됨)을 형성한다. 상기 희생막은 광에 의해 습식 식각이 조절되는 3족 질화물 발광 물질로 형성된다. 상기 희생막을 형성하는 공정은 상기 실시예1 및 2에서 설명한 것과 동일하다.
다음에, 상기 기판 표면과 수직한 방향으로 광을 조사하면서 상기 희생막을 이방성 습식 식각하여 상기 콘택홀 측벽 부위에 희생막 패턴(208)을 형성한다. 상 기 습식 식각 공정에서 사용될 수 있는 습식 식각액은 KOH 용액, NaOH 용액, H3PO4 용액, H2SO4 용액 등을 들 수 있다. 즉, 상기 습식 식각액 내에 상기 기판을 침지함으로써 상기 희생막을 습식 식각할 수 있다.
도 16을 참조하면, 상기 희생막 패턴(208)에 의해 덮혀있는 상기 스페이서용 절연막을 남기면서 노출되어 있는 스페이서용 절연막(206) 및 희생막 패턴을 제거하여, 상기 콘택홀(202)의 양측벽에 스페이서(206a)를 형성한다.
상기 제거 공정은 하부의 기판 손상이 감소되는 습식 식각 공정을 통해 수행되는 것이 바람직하다. 상기와 같이, 습식 식각 공정을 통해 스페이서(206a)를 형성하면 반응성 이온에 의한 기판 손상을 방지할 수 있을 뿐 아니라 습식 식각 공정 이 후에 별도의 세정 공정을 수행하지 않아도 되는 장점이 있다.
상기 스페이서용 절연막(206)이 실리콘 질화물로 이루어진 경우에는, 상기 스페이서용 절연막(206) 및 희생막 패턴(208)이 동시에 식각될 수 있다. 즉, 상기 실리콘 질화물과 3족 질화물 발광 물질이 함께 식각될 수 있는 식각액인 인산 용액(H3PO4)을 사용하여 상기 스페이서용 절연막(206)의 일부 및 희생막 패턴(208)의 전부를 식각함으로써 측벽 스페이서(206a)를 형성한다.
반면에, 상기 스페이서용 절연막(206)이 실리콘 산화물로 이루어진 경우에는, 상기 스페이서용 절연막(206)을 먼저 습식 식각하여 측벽 스페이서(206a)를 형성한 이 후에 상기 희생막 패턴(208)을 습식 식각을 통해 제거한다. 상기 스페이서용 절연막(206)을 습식 식각하기 위한 식각액으로는 불산 용액을 사용하고, 상기 희생막 패턴(208)을 습식 식각하기 위한 식각액으로는 KOH 용액, NaOH 용액, H3PO4 용액, H2SO4 용액 등을 사용할 수 있다.
이와 같이, 습식 식각 공정을 통해 상기 측벽 스페이서(206a)를 형성하는 경우 콘택홀(204)을 형성한 이 후에 별도의 세정 공정이 요구되지 않는다. 때문에, 상기 세정 공정에 의해 상기 콘택홀(204)의 내부 폭이 증가되는 문제가 발생하지 않는다. 또한, 상기 측벽 스페이서(206a)를 형성하는 중에 기판(200) 표면이 손상되는 것을 최소화할 수 있다.
도 17을 참조하면, 상기 콘택홀(204) 내부를 채우도록 도전막을 증착한다. 이 후, 상기 층간 절연막(202)의 상부면이 노출되도록 상기 도전막을 화학기계적 연마 공정을 통해 연마함으로써 콘택 플러그(210)를 형성한다.
본 발명은 반도체 소자를 제조하는데 있어서, 스페이서를 형성하는 공정에 다양하게 적용할 수 있다. 예를들어, 셀프 얼라인 콘택홀을 형성하는 공정, 콘택 측벽 보호용 박막을 형성하는 공정, 소오스/드레인 영역을 형성하기 위한 공정 등에 다양하게 사용될 수 있다.
도 1은 광의 조사 유무에 따라 식각 시간에 따른 GaN의 식각율을 비교한 그래프이다.
도 2 내지 도 7은 본 발명의 실시예 1에 따른 MOS 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 12는 본 발명의 실시예 2에 따른 MOS 트랜지스터 형성 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 17은 본 발명의 실시예 3에 따른 콘택 플러그 형성 방법을 설명하기 위한 단면도들이다.

Claims (25)

  1. 기판 상에 패턴 구조물을 형성하는 단계;
    상기 패턴 구조물의 표면 및 기판 표면상에 스페이서용 절연막을 형성하는 단계;
    상기 스페이서용 절연막 상에, 광에 의해 습식 식각이 조절되는 3족 질화물 발광 물질로 이루어지는 희생막을 형성하는 단계;
    상기 희생막을 습식 식각하여 상기 패턴 구조물의 측벽 상에 희생막 패턴을 형성하는 단계; 및
    상기 희생막 패턴에 의해 덮혀있는 상기 스페이서용 절연막을 남기면서 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여, 상기 패턴 구조물의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 희생막은 갈륨 질화물, 갈륨 알루미늄 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  4. 제1항에 있어서, 상기 희생막 패턴을 형성하기 위한 습식 식각 공정은 상기 기판 표면과 수직한 방향으로 광을 조사하면서 수행되는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  5. 제1항에 있어서, 상기 희생막을 습식 식각할 때 사용되는 식각액은 KOH 용액, NaOH 용액, HCl 용액, H3PO4 용액, H2SO4 용액으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  6. 제4항에 있어서, 상기 희생막으로 조사되는 광은 자외선 광인 것을 특징으로 하는 측벽 스페이서 형성 방법.
  7. 제1항에 있어서, 상기 스페이서용 절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 및 실리콘 산 질화물로 이루어지는 군에서 선택된 어느 하나의 물질을 증착시켜 형성하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  8. 제1항에 있어서, 상기 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여 상기 패턴 구조물의 측벽에 스페이서를 형성하는 단계에서, 상기 제거는 습식 식각 공정을 통해 수행되는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  9. 제8항에 있어서, 상기 스페이서용 절연막 및 희생막 패턴은 동일한 식각액을 사용하는 습식 식각 공정을 통해 제거되는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  10. 제9항에 있어서, 상기 스페이서용 절연막은 실리콘 질화물을 증착시켜 형성하고, 상기 스페이서용 절연막 및 희생막 패턴을 식각하기 위한 식각액은 인산 용액을 사용하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  11. 제8항에 있어서, 상기 패턴 구조물의 측벽에 스페이서를 형성하는 단계는,
    노출되어 있는 상기 스페이서용 절연막을 제1 식각액을 사용한 습식 식각 공정을 통해 식각하는 단계; 및
    상기 희생막 패턴을 제2 식각액을 사용하는 습식 식각 공정을 통해 제거하는 단계를 수행하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  12. 제11항에 있어서, 상기 스페이서용 절연막은 실리콘 산화물을 증착시켜 형성하고, 상기 스페이서용 절연막을 식각하기 위한 제1 식각액은 불산 용액 또는 불산을 포함하는 용액을 사용하고, 상기 제2 식각액은 KOH 용액, NaOH 용액, HCl 용액, H3PO4 용액, H2SO4 용액으로 이루어지는 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  13. 제1항에 있어서, 상기 스페이서용 절연막은 10 내지 500Å의 두께로 형성되는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  14. 제1항에 있어서, 상기 희생막은 10 내지 500Å의 두께로 형성되는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  15. 제1항에 있어서, 상기 패턴 구조물은 게이트 전극 구조물을 포함하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  16. 제1항에 있어서, 상기 패턴 구조물은 콘택홀이 형성된 층간 절연막 구조물을 포함하는 것을 특징으로 하는 측벽 스페이서 형성 방법.
  17. 기판 상에 게이트 전극 구조물들을 형성하는 단계;
    상기 게이트 전극 구조물들의 표면 및 기판 표면상에 스페이서용 절연막을 형성하는 단계;
    상기 스페이서용 절연막 상에 희생막을 형성하는 단계;
    상기 희생막을 습식 식각하여 상기 게이트 전극 구조물들의 측벽 상에 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴에 의해 덮혀있는 상기 스페이서용 절연막을 남기면서 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여, 상기 게이트 전극 구조물들의 양측벽에 스페이서를 형성하는 단계;
    상기 게이트 전극 구조물들을 덮는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하고, 상기 스페이서 사이의 기판 표면과 접촉하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제17항에 있어서, 상기 희생막은 광에 의해 습식 식각이 조절되는 3족 질화물 발광 물질로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제18항에 있어서, 상기 희생막은 갈륨 질화물, 갈륨 알루미늄 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제18항에 있어서, 상기 희생막 패턴을 형성하기 위한 습식 식각 공정은 상기 기판 표면과 수직한 방향으로 광을 조사하면서 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  21. 제17항에 있어서, 상기 노출되어 있는 스페이서용 절연막 및 희생막 패턴을 제거하여 상기 게이트 전극 구조물들의 양측벽에 스페이서를 형성하는 단계에서, 상기 제거는 습식 식각 공정을 통해 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  22. 제17항에 있어서, 상기 게이트 전극 구조물들의 피치는 300 내지 2000Å인 것을 특징으로 하는 반도체 소자 제조 방법.
  23. 제17항에 있어서, 상기 게이트 전극 구조물을 형성하는 단계는,
    기판 상에 게이트 절연막, 도전막 및 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 도전막 및 게이트 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  24. 제23항에 있어서, 상기 도전막은 폴리실리콘, 금속 질화물 및 금속으로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  25. 제17항에 있어서, 상기 스페이서 사이의 기판 표면 아래로 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020070121269A 2007-11-27 2007-11-27 측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의제조 방법 KR101226077B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070121269A KR101226077B1 (ko) 2007-11-27 2007-11-27 측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의제조 방법
US12/277,332 US7825030B2 (en) 2007-11-27 2008-11-25 Method of forming a spacer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070121269A KR101226077B1 (ko) 2007-11-27 2007-11-27 측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의제조 방법

Publications (2)

Publication Number Publication Date
KR20090054552A KR20090054552A (ko) 2009-06-01
KR101226077B1 true KR101226077B1 (ko) 2013-01-24

Family

ID=40670114

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070121269A KR101226077B1 (ko) 2007-11-27 2007-11-27 측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의제조 방법

Country Status (2)

Country Link
US (1) US7825030B2 (ko)
KR (1) KR101226077B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101082788B1 (ko) * 2009-10-16 2011-11-14 한국산업기술대학교산학협력단 다공성 질화물 반도체 상의 고품질 비극성／반극성 반도체 소자 및 그 제조 방법
US20120309155A1 (en) * 2011-06-03 2012-12-06 Nanya Technology Corporation Semiconductor process
US9418865B2 (en) * 2013-12-26 2016-08-16 Intermolecular, Inc. Wet etching of silicon containing antireflective coatings
CN105575904B (zh) * 2014-10-09 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020177284A1 (en) 2001-05-23 2002-11-28 Promos Technologies Method of using sacrificial spacers to reduce short channel effect
KR20070098347A (ko) * 2006-03-31 2007-10-05 주식회사 하이닉스반도체 스페이서를 갖는 반도체소자의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245626B1 (en) * 1999-07-07 2001-06-12 United Microelectronics Corp. Method of fabricating a MOS device using a sacrificial layer and spacer
US6521514B1 (en) * 1999-11-17 2003-02-18 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on sapphire substrates
US6781159B2 (en) * 2001-12-03 2004-08-24 Xerox Corporation Field emission display device
KR100983820B1 (ko) 2005-11-30 2010-09-27 주식회사 에피밸리 3족 질화물 반도체 발광소자의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020177284A1 (en) 2001-05-23 2002-11-28 Promos Technologies Method of using sacrificial spacers to reduce short channel effect
KR20070098347A (ko) * 2006-03-31 2007-10-05 주식회사 하이닉스반도체 스페이서를 갖는 반도체소자의 제조 방법

Also Published As

Publication number Publication date
KR20090054552A (ko) 2009-06-01
US7825030B2 (en) 2010-11-02
US20090137126A1 (en) 2009-05-28

Similar Documents

Publication Publication Date Title
KR100744068B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100341480B1 (ko) 자기 정렬된 얕은 트렌치 소자 분리 방법
US7709369B2 (en) Method for forming a roughened contact in a semiconductor device
US7585727B2 (en) Method for fabricating semiconductor device having bulb-shaped recess gate
US7687341B2 (en) Method for fabricating semiconductor device
KR102426243B1 (ko) 채널들로서의 스태킹된 반도체층들을 갖는 트랜지스터들
CN110581174B (zh) 半导体结构及其形成方法
KR101226077B1 (ko) 측벽 스페이서 형성 방법 및 이를 이용한 반도체 소자의제조 방법
KR101304696B1 (ko) 반도체 본체의 표면 상에 구조 소자를 제조하기 위한 방법 및 반도체 부품
CN109950311B (zh) 半导体结构及其形成方法
US7575997B2 (en) Method for forming contact hole of semiconductor device
KR100733459B1 (ko) 반도체 소자 제조 방법
CN109841527B (zh) 半导体结构及其形成方法
KR100601025B1 (ko) 반도체 소자의 트렌치 소자분리막 형성 방법
KR100792355B1 (ko) 탑라운드 리세스 패턴을 갖는 반도체 소자의 제조방법
KR20090070965A (ko) 반도체 소자의 제조방법
KR100608375B1 (ko) 반도체 소자의 게이트 형성방법
KR101026481B1 (ko) 반도체 소자의 제조방법
KR100744040B1 (ko) 반도체 소자 제조 방법
KR20210143642A (ko) 게이트들로부터 스파이크들을 제거하는 공정들
KR101033220B1 (ko) 금속 게이트를 가지는 반도체 소자의 형성방법
TWI250564B (en) Method for forming gate in semiconductor device
US7759234B2 (en) Method for fabricating semiconductor device with recess gate
KR20070002882A (ko) 반도체 소자의 제조방법
KR20070013726A (ko) 리세스 채널 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 5