KR100832712B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은 반도체 기판의 살리사이드 영역에 제1 게이트 및 살리사이드 방지 영역에 제2 게이트를 형성하는 단계, 상기 제1 및 제2 게이트 주변에 소오스 및 드레인을 각각 형성하는 단계, 상기 제1 및 제2 게이트들을 덮는 산화막 및 제1 및 제2 게이트들의 측면과 대응하는 상기 산화막 상에 제1 및 제2 스페이서들을 형성하는 단계, 상기 살리사이드 방지 영역을 PEP막으로 덮는 단계, 상기 살리사이드 영역의 산화막을 선택적으로 제거하는 단계 및 상기 제1 게이트 및 상기 제1 게이트의 소오스 및 드레인에 살리사이드를 형성하는 단계를 포함한다. 살리사이드 영역에는 게이트 스페이서를 형성하는 도중 형성된 산화막을 제거하고, 살리사이드 방지 영역에는 게이트 스페이서를 형성하는 도중 형성된 산화막을 남겨두어 살리사이드 영역에만 선택적으로 실리사이드를 형성하여 실리사이드를 형성하는 공정을 단순화할 수 있는 효과를 갖는다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTRUING SEMICONDUCTOR DEVICE}
도 1은 반도체 기판에 게이트 절연막, 폴리실리콘을 형성한 것을 도시한 단면도이다.
도 2는 제1 게이트 및 제2 게이트를 도시한 단면도이다.
도 3은 도 2에 도시된 제1 및 제2 게이트들 주변에 저농도 소오스/드레인들을 형성한 것을 도시한 단면도이다.
도 4는 도 3에 도시된 제1 및 제2 게이트들을 덮는 삼중 절연막을 형성하는 것을 도시한 단면도이다.
도 5는 도 4에 도시된 삼중 절연막을 에치 백 패터닝하여 게이트 스페이서를 형성한 것을 도시한 단면도이다.
도 6은 도 5에 도시된 제2 게이트를 덮은 PEP를 도시한 단면도이다.
도 7은 도 6에 도시된 제2 게이트, 고농도 소오스/드레인에 실리사이드를 형성한 것을 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자의 기술 개발에 따라서 반도체 소자의 성능이 급격히 개선되고 있다. 특히 MOS 형 반도체 소자는 반도체 소자의 성능을 개선하기 위해 더욱 미세화되고 있으며, 이 미세화에 따라서 게이트 전극의 게이트 길이, 즉, 채널 폭의 감소가 발생 되고, 소오스/드레인 불순물 확산 영역의 접합 깊이가 얕아지고 있다. 이 결과 게이트 전극 및 소오스/드레인의 면적 저항(sheet resistances)이 증가되고 있다.
최근에는, 반도체 소자의 미세화에 따른 게이트 전극, 소오스/드레인의 저항을 감소시키기 위해서 게이트 전극, 소오스/드레인에 살리사이드(self aligned silicide, SAL)를 형성하여 게이트 전극, 소오스/드레인의 저항 증가를 방지하고 있다.
일반적으로 다양한 반도체 소자들을 갖는 반도체 장치는 살리사이드를 필요로 하는 반도체 소자 뿐만 아니라 살리사이드를 형성하지 않아야 하는 반도체 소자들을 갖는다.
종래에는 살리사이드를 필요로 하는 반도체 소자에만 선택적으로 살리사이드를 형성하기 위하여 반도체 기판의 살리사이드 영역 및 살리사이드 형성 방지 영역에 살리사이드가 형성되는 SAL 트랜지스터 및 살리사이드가 형성될 필요가 없는 NSAL(Non SAL) 트랜지스터를 각각 형성한 후, SAL 트랜지스터 및 NSAL 트랜지스터를 각각 TEOS 박막으로 덮는다.
이어서, NSAL 트랜지스터를 PEP(Post Engraving Pattern)로 다시 덮고, NSAL 트랜지스터를 덮고 있는 PEP를 마스크로 이용하여 PEP 및 SAL 트랜지스터를 덮는 TEOS 막을 반응성 이온 식각(RIE) 및 애셔(asher) 공정을 통해 제거한다.
이로써, NSAL 트랜지스터 상에는 TEOS 막이 남게 되고, SAL 트랜지스터를 덮고 있던 TEOS막은 제거된다.
이후, SAL 트랜지스터에 살리사이드 공정을 통해 SAL 트랜지스터의 게이트 전극, 소오스/드레인에 각각 실리사이드를 형성한다.
그러나, 상술한 종래 방법은 SAL 트랜지스터에 선택적으로 실리사이드를 형성하기 위해서 TEOS 박막을 형성하는 공정 및 PEP를 형성하는 공정을 필요로 하여 반도체 소자의 제조 공정이 증가되는 문제점을 갖는다.
본 발명의 하나의 목적은 살리사이드 영역의 트랜지스터에 선택적으로 실리사이드를 형성하는 공정을 보다 단순화한 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 하나의 목적을 구현하기 위한 반도체 소자의 제조 방법은 반도체 기판의 살리사이드 영역에 제1 게이트 및 살리사이드 방지 영역에 제2 게이트를 형성하는 단계, 상기 제1 및 제2 게이트 주변에 소오스 및 드레인을 각각 형성하는 단계, 상기 제1 및 제2 게이트들을 덮는 산화막 및 제1 및 제2 게이트들의 측면과 대응하는 상기 산화막 상에 제1 및 제2 스페이서들을 형성하는 단계, 상기 살리사이드 방지 영역을 PEP막으로 덮는 단계, 상기 살리사이드 영역의 산화막을 선택적으로 제거하는 단계 및 상기 제1 게이트 및 상기 제1 게이트의 소오스 및 드레인에 살리사이드를 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1 내지 도 7은 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1은 반도체 기판에 게이트 절연막, 폴리실리콘을 형성한 것을 도시한 단면도이다.
도 1을 참조하면, 살리사이드 영역(SAL) 및 살리사이드 방지 영역(NSAL)을 갖는 반도체 기판(10)상에는 소자 분리 패턴(5)이 형성된다.
소자 분리 패턴(5)을 형성하기 위해서, 반도체 기판(10)에는 트랜치(3)가 형성되고, 트랜치(3) 내부에 산화물을 채워 넣어 소자 분리 패턴(5)이 형성된다.
소자 분리 패턴(5)이 형성된 후, 반도체 기판(10) 상에는 전면적에 걸쳐 게이트 절연막(20)이 형성된다. 본 실시예에서, 게이트 절연막(20)은 반도체 기판(10)을 산화시켜 형성될 수 있다.
게이트 절연막(20)이 형성된 후, 반도체 기판(10) 상에는 게이트 절연막(20)을 덮는 폴리실리콘층(30)이 형성된다.
게이트 절연막(20) 상에 폴리실리콘층(30)이 형성된 후, 폴리실리콘층(30) 상에는 전면적에 걸쳐 포토레지스트 필름이 배치되고, 포토레지스트 필름은 노광 공정 및 현상 공정에 의하여 패터닝 되어 폴리실리콘층(30) 상에는 포토레지스트 패턴(40)이 배치된다.
도 2는 제1 게이트 및 제2 게이트를 도시한 단면도이다.
도 2를 참조하면, 도 1에 도시된 바와 같이 폴리실리콘층(30) 상에 포토레지스트 패턴(40)이 배치된 후, 폴리실리콘층(30) 및 게이트 절연막(20)은 포토레지스트 패턴(40)을 식각 마스크로 이용하여 패터닝 되어, 반도체 기판(10) 상에는 제1 게이트(35) 및 제2 게이트(37)가 형성된다.
본 실시예에서, 제1 게이트(35)는 살리사이드 영역(SAL)에 형성되고, 제2 게이트(37)는 살리사이드 방지 영역(NSAL)에 형성된다.
도 3은 도 2에 도시된 제1 및 제2 게이트들 주변에 저농도 소오스/드레인들을 형성한 것을 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(10)에는 제1 게이트(35) 및 제2 게이트(37)를 이온주입 마스크로 이용하여 불순물이 각각 주입되어, 제1 게이트(35) 및 제2 게이트(37)의 주변에는 각각 저농도 소오스(LS) 및 저농도 드레인(LD)이 형성된다.
도 4는 도 3에 도시된 제1 및 제2 게이트들을 덮는 삼중 절연막을 형성하는 것을 도시한 단면도이다.
도 4를 참조하면, 반도체 기판(10)에 저농도 소오스(LS) 및 저농도 드레인(LD)이 각각 형성된 후, 반도체 기판(10)에는 제1 게이트(35) 및 제2 게이트(37)를 덮는 삼중 절연막들이 형성된다.
구체적으로, 반도체 기판(10)에는 제1 게이트(35) 및 제2 게이트(37)와 접촉 되는 산화막(50), 산화막(50) 상에 형성되는 질화막(60) 및 질화막(60)상에 형성되는 추가 산화막(70)이 순차적으로 증착된다. 본 실시예에서, 산화막(50)은 제1 두께를 갖고, 추가 산화막(70)은 제1 두께보다 두꺼운 제2 두께를 갖는다. 본 실시예에서, 산화막(50)의 두께는 약 150Å 내지 약 200Å일 수 있다.
도 5는 도 4에 도시된 삼중 절연막을 에치 백 패터닝하여 게이트 스페이서를 형성한 것을 도시한 단면도이다.
도 5를 참조하면, 삼중 절연막인 산화막(50), 질화막(60) 및 추가 산화막(70) 중 질화막(60) 및 추가 산화막(70)은 에치 백 식각되고, 이 결과 제1 및 제2 게이트(35, 37)을 덮는 산화막(50)의 일부는 노출된다.
구체적으로, 추가 산화막(70) 및 질화막(60)을 식각하여 산화막(50)을 노출하는 에치백 식각 공정은 산화막(50)을 제1 게이트(35) 및 제2 게이트(37) 상에 남기기 위해, 소스 가스로는 HBr 가스, Cl2 가스 및 산소 가스가 사용된다. 한편, 공정 조건으로 압력은 약 100mT 내지 약 130mT이고, 건식 식각을 위한 파워는 약 200W 내지 약 300W이고, Cl2 가스의 유량은 약100sccm 내지 약 150sccm이고, HBr가스의 유량은 약 10sccm 내지 50sccm이고, 산소 가스의 유량은 약 5sccm 내지 약 10 sccm이고, 공정 진행 시간은 약 10초 내지 약 50초 일 수 있다.
상술한 공정 조건에 의하여 삼중 절연막을 에치백 식각함으로써 추가 산화막(70) 및 질화막(60)이 에치백 식각되어 산화막(50)중 제1 및 제2 게이트(35,37)들 상에는 제1 및 제2 스페이서(85,87)들이 형성되고, 산화막(50)은 에치백 식각되지 않는다.
이어서, 제1 및 제2 스페이서(85,87)을 이온주입 마스크로 이용하여 반도체 기판(10)에는 고농도로 불순물들이 이온주입되어 반도체 기판(10)에는 고농도 소오스(HS) 및 고농도 드레인(HD)이 형성된다.
도 6은 도 5에 도시된 제2 게이트를 덮은 PEP를 도시한 단면도이다.
도 6을 참조하면, 제1 및 제2 스페이서(85,87)들이 형성된 후, 살리사이드 방지 영역(NSAL)은 PEP(90)에 의하여 덮인다. 본 실시예에서, 살리사이드 방지 영역(NSAL)을 PEP(90)로 덮는 것은 살리사이드 방지 영역(NSAL)의 제2 게이트(37)를 덮는 산화막(50)은 제거하기 않고 살리사이드 영역(SAL)의 제1 게이트(35)를 덮는 산화막(50)은 제거하기 위함이다. 본 실시예에서, PEP(90)로 사용될 수 있는 물질의 예로서는 TEOS를 들 수 있다.
도 7은 도 6에 도시된 제2 게이트, 고농도 소오스/드레인에 실리사이드를 형성한 것을 도시한 단면도이다.
도 7을 참조하면, 도 6에 도시된 PEP(90)는 반응성 이온 식각 공정에 의하여 제거되고, 이로 인해 산화막(50) 중 살리사이드 영역(SAL)을 덮고 있는 부분은 제거되어 고농도 소오스(HS), 고농도 드레인(HD) 및 제1 게이트(35)의 상면은 노출된다. 한편, 산화막(50) 중 살리사이드 방지 영역(NSAL)을 덮고 있는 산화막(50)은 제거되지 않게 된다.
이후, 반도체 기판(10) 상에는 실리사이드 금속, 예를 들면, 텅스텐막, 티타늄막 또는 니켈막이 증착된 후, 열처리되어 살리사이드 영역(SAL)의 고농도 소오스(HS), 고농도 드레인(HD) 및 제1 게이트(35)의 상면에는 각각 실리사이드(100)가 형성된다.
한편, 살리사이드 방지 영역(NSAL)의 고농도 소오스(HS), 고농도 드레인(HD) 및 제2 게이트(37)의 상면에는 산화막(50)이 남아 있기 때문에 실리사이드(100)가 형성되지 않게 된다.
이후, 실리사이드가 형성되지 않은 실리사이드 금속은 제거되어 반도체 소자가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 살리사이드 영역에는 게이트 스페이서를 형성하는 도중 형성된 산화막을 제거하고, 살리사이드 방지 영역에는 게이트 스페이서를 형성하는 도중 형성된 산화막을 남겨두어 살리사이드 영역에만 선택적으로 실리사이드를 형성하여 실리사이드를 형성하는 공정을 단순화할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 반도체 기판의 살리사이드 영역에 제1 게이트 및 살리사이드 방지 영역에 제2 게이트를 형성하는 단계;
    상기 제1 및 제2 게이트 주변에 소오스 및 드레인을 각각 형성하는 단계;
    상기 제1 및 제2 게이트들을 상기 산화막으로 덮는 단계;
    상기 산화막 상에 질화막을 형성하는 단계;
    상기 질화막 상에 상기 산화막보다 두꺼운 추가 산화막을 형성하는 단계;
    상기 산화막을 상기 제1 및 제2 게이트들 상에 남기기 위해, 소스 가스는 HBr 가스, Cl2 가스 및 산소 가스를 사용하여 상기 추가 산화막 및 상기 질화막을 식각하여 상기 제1 및 제2 게이트들을 덮는 산화막 및 제1 및 제2 게이트들의 측면과 대응하는 상기 산화막 상에 제1 및 제2 스페이서들을 형성하는 단계;
    상기 살리사이드 방지 영역을 PEP(Post Engraving Pattern)막으로 덮는 단계;
    상기 살리사이드 영역의 산화막을 선택적으로 제거하는 단계; 및
    상기 제1 게이트의 상면 및 상기 제1 게이트의 소오스 및 드레인에 살리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1 게이트 및 상기 제2 게이트를 형성하는 단계는
    상기 반도체 기판에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 폴리 실리콘층을 형성하는 단계; 및
    상기 폴리 실리콘층을 패터닝 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 추가 산화막 및 상기 질화막을 식각하는 단계에서, 공정 조건은 압력 100mT 내지 130mT, 200W 내지 300W의 파워, 100sccm 내지 150sccm의 Cl2 가스, 10sccm 내지 50sccm의 HBr 가스, 5sccm 내지 10 sccm의 산소, 10초 내지 50초의 공정 시간인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 PEP막을 형성하는 단계에서, 상기 PEP막은 TEOS막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 살리사이드 영역의 산화막을 선택적으로 제거하는 단계에서, 상기 살리사이드 영역의 상기 산화막은 상기 PEP막을 마스크로 이용하여 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 살리사이드를 형성하는 단계는 상기 반도체 기판상에 살리사이드 금속막을 형성하는 단계; 및
    상기 반도체 기판을 열처리하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 산화막의 두께는 150Å 내지 200Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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KR20010038087A (ko) * 1999-10-21 2001-05-15 박종섭 반도체 소자의 제조방법

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