KR20110084221A - 복수의 트랜지스터 게이트들을 형성하는 방법들 및 적어도 두 개의 서로 다른 일함수들을 갖는 복수의 트랜지스터 게이트들을 형성하는 방법들 - Google Patents

복수의 트랜지스터 게이트들을 형성하는 방법들 및 적어도 두 개의 서로 다른 일함수들을 갖는 복수의 트랜지스터 게이트들을 형성하는 방법들

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KR20110084221A
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Abstract

적어도 두 개의 서로 다른 일함수들을 갖는 복수의 트랜지스터 게이트들을 형성하는 방법은 서로 다른 폭들을 갖는 제1 및 제2 트랜지스터 게이트들을 기판 위에 형성하는 단계를 포함하고, 제1 폭은 제2 폭보다 더 좁다. 재료는 제1 및 제2 게이트들의 위를 포함하여 기판 위에 적층된다. 에치 챔버 내에서, 재료는 제1 및 제2 게이트들 양자 모두의 위로부터 에칭되어 제1 게이트의 전도성 재료를 노출시키고, 제2 게이트 위에 수용된 재료의 두께를 감소시키지만 여전히 제2 게이트가 재료에 의해 덮여져 있는 상태를 남겨두게 된다. 에칭 이후 에치 챔버 내의 원위치에서, 기판은 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 노출되어 상기 금속을 제1 게이트 내로 확산함으로써 제2 게이트의 일함수에 비해 제1 게이트의 일함수를 변화시킨다.

Description

복수의 트랜지스터 게이트들을 형성하는 방법들 및 적어도 두 개의 서로 다른 일함수들을 갖는 복수의 트랜지스터 게이트들을 형성하는 방법들{METHODS OF FORMING A PLURALITY OF TRANSISTOR GATES, AND METHODS OF FORMING A PLURALITY OF TRANSISTOR GATES HAVING AT LEAST TWO DIFFERENT WORK FUNCTIONS}
본 명세서에 개시된 실시예들은 적어도 두 개의 서로 다른 일함수(work function)들을 가지거나 그렇지 않을 수 있는 복수의 트랜지스터 게이트들을 형성하는 방법들에 관한 것이다.
전계 효과 트랜지스터들은 집적 회로의 제조시 사용되는 전자 부품의 한가지 유형이다. 이는 한 쌍의 소스/드레인 영역들을 포함하며, 이들은 그 사이에 수용된 채널 영역을 구비한다. 게이트는 채널 영역에 인접하게 수용되고, 게이트 유전체에 의해 채널 영역으로부터 분리된다. 트랜지스터의 게이트에 적절한 전압을 인가함으로써, 채널 영역은 전기 전도성이 된다. 따라서, 트랜지스터는 게이트에 적절한 임계 전압의 인가시에 비전도성(non-conductive) 상태로부터 전도성 상태로 전환된다. 트랜지스터들의 임계 전압들을 작게 유지하는 것이 바람직하며, 또한, 트랜지스터들의 전력 소비를 낮게 유지하는 것이 바람직하다. 임계 전압을 결정하는 한가지 중요한 게이트의 특성은 일함수이다. 게이트의 일함수는 채널 영역의 도핑 레벨과 함께 전계 효과 트랜지스터 장치의 임계 전압을 결정한다. 트랜지스터들의 임계 전압들을 작게 유지하고, 전력 소비를 낮게 유지하기 위해, 게이트 재료의 일함수가 채널 영역의 재료의 일함수와 거의 같은 것이 바람직하다.
일반적으로, 집적 회로의 모든 트랜지스터들이 동일한 구조 또는 재료들로 이루어지는 것은 아니다. 따라서, 서로 다른 트랜지스터 게이트들이 적어도 두 개의 서로 다른 일함수들을 갖도록 제조되는 것이 알려져 있으며, 종종 바람직하다. 서로 다른 일함수들을 제공하는 한가지 방식은 서로 다른 게이트 전극들을 서로 다른 재료들로 형성하는 것이다. 예를 들어, 전도성 폴리실리콘에 대하여, 서로 다른 전도성 개선 도핑제들 및 농도들을 사용하면 서로 다른 트랜지스터들을 위해 서로 다른 일함수들을 제공할 수 있다. 금속 게이트들에 대하여, 서로 다른 금속들 또는 금속 합금들 내의 금속들의 양들을 사용함으로써 최종 장치의 일함수에 영향을 주는 것이 역시 공지되어 있다.
도 1은 본 발명의 일 실시예에 따른 처리에서의 기판의 개략 단면도이다.
도 2는 도 1에 도시된 바에 후속하는 처리 단계에서의 도 1의 기판의 도면이다.
도 3은 도 2에 도시된 바에 후속하는 처리 단계에서의 도 2의 기판의 도면이다.
도 4는 도 3에 도시된 바에 후속하는 처리 단계에서의 도 3의 기판의 도면이다.
도 5는 도 4에 도시된 바에 대안적인 처리 단계에서의 도 3의 기판의 도면이다.
도 6은 본 발명의 일 실시예에 따른 처리에서 다른 기판의 개략 단면도이다.
도 7은 도 6에 도시된 바에 후속하는 처리 단계에서의 도 6의 기판의 도면이다.
도 8은 도 7에 도시된 바에 후속하는 처리 단계에서의 도 7의 기판의 도면이다.
도 9는 도 8에 도시된 바에 후속하는 처리 단계에서의 도 8의 기판의 도면이다.
도 10은 본 발명의 일 실시예에 따른 처리에서의 다른 기판의 개략 단면도이다.
도 11은 도 10에 도시된 바에 후속하는 처리 단계에서의 도 10의 기판의 도면이다.
도 12는 도 11에 도시된 바에 후속하는 처리 단계에서의 도 11의 기판의 도면이다.
도 13은 도 12에 도시된 바에 후속하는 처리 단계에서의 도 12의 기판의 도면이다.
도 14는 도 13에 도시된 바에 후속하는 처리 단계에서의 도 13의 기판의 도면이다.
도 15는 도 14에 도시된 바에 후속하는 처리 단계에서의 도 14의 기판의 도면이다.
도 16은 본 발명의 일 실시예에 따른 처리에서의 다른 기판의 개략 단면도이다.
도 17은 도 16에 도시된 바에 후속하는 처리 단계에서의 도 16의 기판의 도면이다.
도 18은 도 17에 도시된 바에 후속하는 처리 단계에서의 도 17의 기판의 도면이다.
적어도 두 개의 서로 다른 일함수들을 갖는 복수의 트랜지스터 게이트들을 형성하는 제1 예시적 방법이 도 1 내지 도 4를 참조로 설명된다. 도 1을 참조하면, 반도체 기판일 수 있는 기판은 전체적으로 참조 번호 10으로 표시되어 있다. 본 명세서의 내용에서, 용어 "반도체 기판(semiconductor substrate)" 또는 "반전도성 기판(semiconductive substrate)"은 반전도성 웨이퍼(단독으로 또는 그 위에 다른 재료들을 포함하는 조립체들로) 및 반전도성 재료 층들(단독으로 또는 다른 재료들을 포함하는 조립체들로) 같은 벌크 반전도성 재료들을 포함하지만 이에 한정되지는 않는, 반전도성 재료를 포함하는 임의의 구조를 의미하는 것으로 정의된다. 용어 "기판(substrate)"은 상술한 반전도성 기판들을 포함하지만 이에 한정되지는 않는 임의의 지지 구조체를 지칭한다. 기판(10)은 반전도성 영역(12)을 포함하며, 반전도성 영역(12) 내에는 소스/드레인 및 채널 영역들(도시하지 않음)이 제조되어 있거나 제조될 것이다. 일 예시적 재료(12)는 하나 이상의 농도들로 하나 이상의 전도성 개선 불순물들이 적절히 도핑된 단결정 실리콘(monocrystalline silicon)이다. 기판(10)은 본 내용에 특별히 중요하지 않은 다른 층들 또는 영역들, 예를 들어, 트랜치 격리부(도시하지 않음)를 포함할 수 있다.
게이트 유전체(14)는 기판(12) 위에 형성되어 있다. 게이트 유전체(14)의 예시적 두께는 약 3 나노미터 내지 약 10 나노미터이며, 특정 예는 약 5 나노미터일 수 있다. 제1 트랜지스터 게이트(16) 및 제2 트랜지스터 게이트(18)는 기판(12/14) 위에 형성되어 있다. 제1 게이트(16)는 제1 폭(17)을 가지고, 제2 게이트(18)는 제2 폭(19)을 가지며, 제1 폭(17)은 제2 폭(19)보다 좁다. 도시된 실시예에서, 복수의 제1 게이트들(16) 및 복수의 제2 게이트들(18)은 기판(12/14) 위에 형성되어 있으며, 제1 게이트들(16)은 제1 영역(20) 내에 형성되어 있고, 제2 게이트들(18)은 다른 제2 영역(22) 내에 형성되어 있다. 제1 영역(20) 내에 제조된 게이트들 모두가 반드시 동일 재료, 크기 또는 형상으로 이루어지는 것은 아니며, 제2 영역(22) 내에 제조된 트랜지스터 게이트들 모두가 반드시 동일한 재료, 크기 또는 형상으로 이루어지는 것은 아니다. 예시적 제1 폭(17)은 약 20 나노미터 내지 약 75 나노미터이며, 특정 예는 50 나노미터이다. 예시적 폭(19)은 약 40 나노미터 내지 약 200 나노미터이며, 특정 예는 약 150 나노미터이다.
본 명세서의 내용에서, "게이트" 또는 "트랜지스터 게이트"는 단독으로 전계 효과 트랜지스터 게이트 구조의 전도성 부분을 지칭하며, 게이트 구조는 절연성 측벽 스페이서들, 절연성 캡 및/또는 게이트 유전체 같은 추가적 재료를 포함할 수 있다. 예시적 게이트들(16, 18)은 그 위에 또는 그 주변에 절연성 스페이서들 또는 캡(cap)들이 형성되어 있지 않은 것으로 도시되어 있으며, 전도성 영역(24)을 포함한다. 그러나, 절연성 캡들 및/또는 스페이서들이 제공될 수 있다. 또한, 플래시(flash) 및 기타 게이트 구조들이 사용될 수 있다. 따라서, 전도성 영역(24)은 트랜지스터의 제어 게이트(control gate) 영역 또는 부유 게이트(floating gate) 영역을 포함할 수 있다. 전도성 영역(24)은 균질(homogeneous)이거나 비균질(non-homogeneous)일 수 있다. 예시적 재료들은 전도성 도핑된 폴리실리콘, 전도성 금속 화합물들 및 하나 이상의 원소 형태 금속들을 포함하며, 이 하나 이상의 원소 형태 금속들은 다수의 원소 형태 금속들의 합금을 포함한다. 예시적 금속들은 백금, 코발트, 이리듐, 티타늄, 텅스텐, 탄탈륨, 알루미늄, 철, 지르코늄, 바나듐 및 하프늄을 포함한다.
트랜지스터 게이트들(16 및 18)은 임의의 현존하는 방식 또는 아직 개발되지 않은 방식으로 형성될 수 있다. 한가지 기술은 포토리소그래피 패터닝 및 에칭을 포함하며, 도 1은 반전도성 재료(12) 위의 인접한 전도성 게이트들 사이에 걸쳐진 상태로 남겨지도록 게이트 유전체(14)에 대하여 선택적으로 수행되는 재료(24)의 에칭을 도시하고 있다. 대안적으로, 상기 처리는 선택적이지 않도록 수행될 수 있거나, 에칭은 게이트들 사이의 기판 재료(12) 위에 수용되어 있는 상태로부터 게이트 유전체(14) 중 일부 또는 모두를 제거하도록 지속될 수 있다. 또한, 도 1은 트랜지스터 게이트들이 균등한 두께로 이루어지도록 제조되는 예를 도시하고 있으나, 다수의 두께들 및/또는 구조들도 사용될 수 있다. 전도성 영역(24)을 위한 예시적 두께는 약 10 나노미터 내지 약 100 나노미터이며, 특정 예는 약 75 나노미터이다. 추가적으로, 도 1은 평면형 또는 수평인 트랜지스터 배향을 도시하고 있다. 현존하든 아직 개발되지 않았든, 수직 트랜지스터들 및/또는 트랜치들 내에 형성된 트랜지스터들 같은 대안적 구조들도 고려될 수 있다.
도 2를 참조하면, 재료(28)는 각각 제1 및 제2 게이트들(16, 18) 위를 포함하여, 기판(10) 위에 적층되어 있다. 재료(28)는 절연성, 전도성(전도성 도핑된 반전도성 재료들을 포함), 또는 반전도성이나 이들의 임의의 조합을 포함할 수 있다. 예들은 실리콘 디옥사이드, 실리콘 나이트라이드, 폴리실리콘, 카본, 티타늄 나이트라이드, 탄탈륨 나이트라이드 및 텅스텐 나이트라이드를 포함한다. 재료(28)는 제1 및 제2 게이트들(16, 18) 각각보다 작거나, 같거나 또는 더 큰 두께로 적층될 수 있다. 그럼에도 불구하고, 재료(28)가 제1 및 제2 게이트들 각각 위에 실질적으로 등각으로 적층되거나 또는 비등각으로 적층될 수 있으며, 재료(28)는 평면형 또는 비 평면형 최외측 표면을 갖도록 적층될 수 있다. 도 2는 재료(28)가 제1 및 제2 게이트들(16, 18) 각각의 두께보다 작은 두께로, 그리고, 비 평면형 최외측 표면(29)을 갖도록 실질적 등각 방식으로 적층되어 있는 예를 도시한다. 일부 실시예들에서, 재료(28)는 트랜지스터 게이트들(16, 18)의 전도성 영역(24)의 최외측 부분의 조성과는 다른 조성으로 이루어진다.
도 3을 참조하면, 기판(10)은 에치 챔버내에 배치되어 있으며, 재료(28)는 제1 게이트들(16) 및 제2 게이트들(18) 양자 모두의 위로부터 에칭되어 있다. 재료(28)의 에칭은 제1 게이트들(16)의 전도성 재료를 노출시키고, 제2 게이트들(18) 위에 수용된 재료(28)의 두께를 감소시키지만 여전히 제2 게이트들(18)이 재료(28)로 덮여져 있는 상태로 남겨두는 효과를 갖는다. 단지 예를 들어, 예시적 적절한 에칭 챔버들은 고온 플라즈마 에칭기들을 포함하며, 이들은 적어도 300℃의 기판 온도를 달성할 수 있고, 예를 들어, 캘리포니아주 산타 클라라 소재의 Applied Materials, Inc.에 의해 판매되는 DPSII G3 HT 플라즈마 에칭 반응기의 에칭 챔버 및 캘리포니아주 프레몬트 소재의 Lam Research Corporation에 의해 판매되는 2300 Kiyo 플라즈마 에칭 반응기의 에칭 챔버가 있다. 비록, 다른 반응기들이 사용될 수 있지만 이들은 300℃를 초과하는 기판 온도를 제공하는 플라즈마 에칭을 가능하게 하여 이상적이다.
이런 반응기들은 일 실시예에서 예시적인 도 3이 도시한 결과를 생성하도록 작동될 수 있으며, 여기서, 에칭 작용은 더 넓은 폭의 트랜지스터 게이트들(18)에 비해 더 좁은 폭의 트랜지스터 게이트들(16) 위에 수용되어 있는 상태로부터 재료(28)를 완전히 제거하고, 도 3의 에칭 작용이 더 좁은 폭의 트랜지스터 게이트들(16)의 노출시에 또는 그 직후에 중지된다. 트랜지스터 게이트들(16, 18) 위에 수용된 재료(28)의 조성 및 구성과 트랜지스터 게이트 폭에 따라서, 숙련자는 적절한 조건들 및 에칭 화학제들을 선택할 수 있을 것이다. 에칭은 이상적으로 매우 높은 바이어스 및 부분적 물리적 구동식 에칭을 사용하는 플라즈마 에치로서 수행되며, 그래서, 패싯(facet)들은 효과적으로 좁은 폭의 게이트들(16)에 인접하게 형성되어 더 넓은 폭의 게이트들(18)보다 더 신속하게 이런 형상부들이 노출되는 것을 돕는다. 예를 들어, 재료(28)가 주로 카본으로 구성되는 경우, 예시적 조건들은 약 250℃ 내지 약 400℃의 기판 온도, 약 20mTorr 내지 약 100mTorr의 챔버 압력, 약 100W 내지 약 500W의 유도 전력 및 약 200W 내지 약 600W의 바이어스 전력을 포함한다. 예시적 에치 가스들은 0sccm 내지 약 500sccm의 Ar, He, Ne, Kr 및 Xe 중 하나 또는 그 조합과, 약 50sccm 내지 약 200sccm의 N2 및 약 250sccm 내지 약 100sccm의 O2를 포함하고, N2 : O2의 체적비는 이상적으로 적어도 2:1이다. 재료(28)에 대하여 카본 이외의 재료들에 대해서 숙련자는 대안적 또는 중첩적 조건들 및 화학제들을 결정할 수 있다. 에칭 작용은 인접한 트랜지스터 게이트들 사이에 걸쳐지는 재료(28)를 제거하거나 그렇지 않을 수 있으며, 도 3은 소정 두께의 재료(28)가 인접한 트랜지스터 게이트들 사이에 걸쳐진 상태로 남겨져 있는 예를 도시하고 있다.
도 4를 참조하면, 에치 챔버 내의 원위치(in situ)에서, 도 3의 에칭 이후에, 기판(10)은 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 노출되어 상기 금속을 제1 게이트들(16) 내로 확산시킴으로써 제2 게이트들(18)의 일함수에 비해 제1 게이트들(16)의 일함수를 변경한다. 본 명세서의 내용에서, 원위치 작용은 에칭과 금속을 포함하는 플라즈마에 대한 노출 사이에 에치 챔버로부터 기판을 제거하지 않고 에칭이 이루어진 챔버와 똑같은 챔버 내에서 노출이 수행되는 것을 요건으로 한다. 플라즈마로부터의 금속은 확산의 시작 순간에 플라즈마 상태일 수 있거나 그렇지 않을 수 있고, 따라서, 대안적으로 가스 상태일 수 있다. 도 4는 도면에서 점각(stippling)에 의한 전도성 영역들(24) 내로의 금속 확산을 도시하고 있으며, 도트들은 확산된 금속을 나타낸다. 이런 확산은 전도성 영역(24) 전반에 걸쳐 균질하게 금속을 분배하거나 그렇지 않을 수 있으며, 전도성 영역(24)이 금속을 포함하는 플라즈마에 대한 노출 이전에 균질한지 여부는 무방하다. 도 4는 제1 게이트들(26)의 전도성 영역(24) 내의 금속 확산이 영역(24) 전반에 걸쳐 균질하지 않은 예를 도시하고 있다. 이런 경우에, 이상적으로는 플라즈마로부터 전도성 영역(24) 내로의 금속의 확산은 게이트의 일함수에 대해 상당한 영향을 갖도록 게이트 절연체(14)의 도시된 상부 표면의 적어도 약 10 나노미터 이내까지 이루어진다. 또한, 기판이 노출되게 되는 플라즈마는 하나 이상의 다른 금속들을 포함할 수 있고, 그래서, 하나 이상의 다른 금속들이 제1 게이트들(16)의 전도성 영역(24) 내로 확산될 수 있다. 확산된 금속의 양은 게이트의 일함수에 대한 원하는 영향에 따라서 숙련자에 의해 선택 및 결정될 수 있다. 또한, 이는 플라즈마 조성, 플라즈마 조건들, 플라즈마에 대한 노출 시간 및 금속이 내부로 확산되는 전도성 영역의 조성 같은 인자들에 기초하여 영향을 받을 수 있다.
플라즈마에 대한 노출은 또한, 플라즈마로부터의 금속을 제2 게이트들(18) 위에 수용된 재료(28) 내로 확산시키거나 그렇지 않을 수 있으며, 제2 게이트들(18) 위에 수용된 재료(28)가 플라즈마 노출 동안 제2 게이트들(18) 내로 임의의 금속이 확산되는 것을 차폐할 수 있든 그렇지 않든 무방하다. 도 4는 소정의 금속 확산이 재료(28) 내로도 이루어지지만 임의의 제2 게이트들(18) 내로의 임의의 금속의 확산은 실행되지 않은 예를 도시하고 있다. 도 5는 대안적 실시예의 기판(10a)을 도시하고 있으며, 필요시 처음 설명한 실시예와 유사한 번호들이 사용되고, 차이점은 접미사 "a"로 표시되어 있다. 도 5의 플라즈마 노출에서, 금속의 확산은 재료(28) 내로, 그리고, 재료(28)를 통해 제2 게이트들(18)의 전도성 영역(24)의 최외측 부분 내로 확산하도록 이행된다. 그럼에도 불구하고, 제2 게이트들(18) 내의 임의의 이런 금속의 확산은 제1 게이트(16)내로의 확산보다 현저히 작고, 그래서, 제1 게이트들의 일함수는 제2 게이트들(18)에서 발생하거나 그렇지 않을 수 있는 임의의 일함수 변화에 비해 변화된다.
예를 들어, 제1 게이트(16)의 전도성 영역(24)이 원소 형태 금속들 또는 원소 형태 금속들의 합금을 포함하는 경우 고유하게 일함수를 증가시키는 예시적 금속들의 확산은 백금, 코발트 및 이리듐을 포함한다. 또한, 금속 확산 이전의 전도성 영역(24)이 백금, 코발트 및 이리듐 중 하나 또는 그 조합을 포함하는 합금을 포함하는 경우, 이런 전도성 영역들 내로의 더 많은 백금, 코발트 및 이리듐의 확산은 일함수를 증가시키는 경향이 있다. 대응적으로, 금속 전도성 영역들 내의 일함수를 감소시키는 금속들의 예들은 티타늄, 텅스텐, 탄탈륨, 알루미늄 및 철을 포함한다. 또한, 예를 들어, 전도성 영역(24)의 최외측 부분이 전도성 도핑된 폴리실리콘을 포함하는 경우, 금속의 확산은 전도성 영역(24)의 최외측 부분을 전도성 금속 실리사이드를 포함하도록 형성할 수 있다. 한가지 이상적 실시예에서, 플라즈마 내의 금속은 유기금속 화합물로부터 유도된다. 예들은 니켈에 대해서는 테트라카르보닐 니켈, 철에 대해서는 페로센(ferrocene), 티타늄에 대해서는 Ti(N(CH3)2)4 및/또는 Ti(N(C2H5)2)4, 탄탈륨에 대해서는 펜트르키스-디메틸 아미도-탄탈륨(pentrkis-dimethyl amido-tantalum), 코발트에 대해서는 Co2(CO)8, 그리고, 백금에 대해서는 Pt(C2H5C5H4)(CH3)3를 포함한다. 예를 들어, TiCl4 등 같은 금속 할라이드들 같은 유기금속 이외의 화합물들이 대안적으로 사용될 수 있다. 유도 결합 고온 에칭 반응기의 예시적 조건들은 300℃ 내지 약 400℃의 기판 온도, 약 5mTorr 내지 약 200mTorr의 챔버 압력, 약 100W 내지 약 1,000W의 유도/소스 전력 및 0W 내지 약 100W의 바이어스 전력을 포함한다. 금속 함유 가스를 위한 예시적 유량들은 약 10sccm 내지 약 200sccm이고, 가능하게는 플라즈마 균일성 및 밀도를 개선시키기 위해 적절한 불활성 캐리어 가스(즉, Ar, He, Xe, Kr, Ne 및/또는 N2)는 0sccm 내지 약 1,000sccm이다. 기판 온도는 기판이 그 위에 놓여지는 서셉터 또는 기타 지지부의 온도에 의해 제어될 수 있다. 예를 들어, 상술한 반응기들은 300℃ 이상의 온도들로 설정된 그 서셉터들을 가지며, 플라즈마에 대한 노출 동안의 기판 온도는 플라즈마의 조건들에 따라서 약 10℃ 내지 50℃ 더 높다.
도 3의 에칭 및 도 4 또는 도 5의 플라즈마에 대한 노출은 임의의 재료(28) 위에 임의의 마스크가 수용되어 있거나 그렇지 않은 상태로 이루어질 수 있으며, 도 3 내지 도 5에 도시된 단면도에는 임의의 재료(28) 위에 어떠한 마스크도 도시/수용되어 있지 않다.
적어도 두 개의 서로 다른 일함수들을 갖는 복수의 트랜지스터 게이트들을 형성하는 다른 예시적 실시예 방법은 기판(10b)에 관하여 도 6 내지 도 10을 참조로 설명된다. 최초 설명한 실시예들과 유사한 번호들이 필요시 사용되며, 차이점들은 다른 번호들과 함께 사용되거나 접미사 "b"와 함께 표시되어 있다. 도 6을 참조하면, 전도성 영역(33)을 포함하는 복수의 트랜지스터 게이트들(32)이 기판(12/14) 위에 형성되어 있다. 트랜지스터 게이트들은 적어도 두 개의 서로 다른 폭들을 갖거나 그렇지 않을 수 있으며, 게이트들(32)은 도 6에서 동일한 폭들을 갖는 것으로 도시되어 있다. 도 6의 트랜지스터 게이트들은 도 1의 게이트들(16, 18) 중 하나 또는 나머지의 예시적 구조를 가질 수 있거나, 다른 구조들을 가질 수 있다. 단지 예를 들어, 전도성 영역(33)의 조성은 최초 설명한 실시예의 트랜지스터들(16, 18)과 연계하여 상술한 바와 동일할 수 있다. 측벽 스페이서들 및/또는 탭들이 트랜지스터 게이트들(32)에 대하여 제공될 수 있다.
재료(34)는 트랜지스터 게이트들(32)의 전도성 영역(33) 위에 제공되어 있으며, 이런 재료는 전도성 영역(33)의 최외측 부분의 것과는 다른 조성으로 이루어진다. 달리는, 예시적 재료들 및 속성들은 처음 설명한 실시예의 재료(28)에 관하여 상술한 것들 중 임의의 것을 포함한다.
도 7을 참조하면, 마스크(36)는 트랜지스터 게이트들(32) 중 일부를 덮고 트랜지스터 게이트들(32) 중 나머지들을 마스크(36)에 의해 덮여지지 않은 상태로 남겨두도록 형성되어 있다. 임의의 적절한 현존하는 또는 아직 개발되지 않은 마스크가 사용될 수 있으며, 예를 들어, 이는 전체적으로 또는 부분적으로 희생성일 수 있다. 예시적 재료는 하나 이상의 반사방지 코팅 층들을 구비하거나 구비하지 않는 포토레지스트를 포함한다.
도 8을 참조하면, 적절한 에칭 챔버 내에서, 그리고, 마스크(36)를 형성한 이후, 마스크(36)에 의해 덮여지지 않은 트랜지스터 게이트들(32) 위에 수용되어 있는 상태로부터 재료(34)가 에칭된다. 예시적 챔버들, 화학제들 및 조건들은 도 3의 기판을 제조하기 위한 처리에 관련하여 상술한 것들 중 임의의 것을 포함한다. 재료(34)는 마스크(36)에 의해 덮여지지 않은 인접한 노출된 트랜지스터 게이트들(32) 사이에 거의 완전히 걸쳐지도록 에칭되거나 에칭되지 않을 수 있다. 도 8은 에칭 이후 인접한 노출된 게이트들(32) 사이에 일부 재료(34)가 걸쳐져 있는 상태를 도시한다. 대안적으로, 마스크(36)에 의해 덮여지지 않은 재료(34) 모두가 제거될 수 있다.
도 9를 참조하면, 도 8의 에칭 이후 에치 챔버 내의 원위치에서, 기판(10b)은 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 노출된다. 플라즈마에 대한 노출은 마스크(36)에 의해 덮여지지 않은 트랜지스터 게이트들(32)의 전도성 영역 내로 플라즈마로부터의 금속을 확산시켜 마스크(36)에 덮여져 있는 트랜지스터 게이트들(32)의 일함수에 비해 덮여지지 않은 트랜지스터 게이트들(32)의 일함수를 변화시키도록 실행된다. 이상적으로, 마스크(36)는 덮여진/마스킹된 트랜지스터 게이트들(32)의 전도성 영역(33) 내로 플라즈마로부터의 임의의 금속이 확산하는 것을 차폐한다. 예시적 처리 조건 및 화학제들은 도 4 및 도 5 실시예들에 연계하여 상술한 바와 같다. 따라서, 전도성 영역(33)은 플라즈마에 대한 노출 이전 및 이후에 균질하거나 균질하지 않을 수 있으며, 금속은 균일하게 확산되거나, 부분적으로, 그러나, 여전히 소정의 영향을 주도록 전도성 영역(33) 내로 확산될 수 있으며, 마스크(36)에 의해 덮여지지 않은 트랜지스터 게이트들(32)의 일함수를 변경한다.
복수의 트랜지스터 게이트들을 형성하는 방법들의 실시예들은 서로 다른 게이트들을 위해 적어도 두 개의 서로 다른 일함수들을 초래하거나 그렇지 않을 수 있다. 상술한 예시적 실시예들은 서로 다른 게이트들에 대해 적어도 두 개의 서로 다른 일함수들을 초래하였다. 적어도 두 개의 서로 다른 일함수들을 반드시 초래하지는 않는 일 실시예의 일 예가 도 10 내지 도 15의 기판(10c)에 관하여 예시되어 있다. 처음 설명된 실시예와 유사한 번호들이 필요시 사용되며, 차이점들은 다른 번호들을 갖거나 접미사 "c"가 표시되어 있다. 도 10을 참조하면, 전도성 영역들(42)을 갖는 복수의 트랜지스터 게이트들(40)이 기판(12/14) 위에 형성되어 있다. 예시적 재료들 및 구성들은 도 1 내지 도 9의 실시예들에 관하여 상술된 것들 중 임의의 것을 포함한다. 제1 재료(44)는 인접한 트랜지스터 게이트들(40)의 사이에 걸쳐지며, 그들의 위를 포함하는 기판(12/14) 위에 적층되어 있다. 제1 재료(44)는 트랜지스터 게이트들(40)의 전도성 영역(42)의 최외측 부분의 것과는 다른 조성으로 이루어진다. 예시적 재료들 및 속성들은 재료들(28/34)에 관하여 상술한 것들 중 임의의 것을 포함한다. 따라서, 예를 들어, 제1 재료(44)는 평면형 최외측 표면을 갖거나 그렇지 않을 수 있으며, 비평면형 최외측 표면이 도 10에 도시되어 있다.
도 11을 참조하면, 제1 재료(44)는 트랜지스터 게이트들(40)의 측벽들과 상단부들을 덮는 제1 재료(44)를 여전히 남겨두고 인접한 트랜지스터 게이트들(40) 사이에 걸쳐진 상태로부터 제1 재료를 제거하도록 에칭된다.
도 12를 참조하면, 제2 재료(46)는 인접한 트랜지스터 게이트들(40)의 위를 포함하여, 그리고, 인접한 트랜지스터 게이트들(40)사이에 걸쳐지도록 기판 위에 적층되어 있다. 제2 재료(46)는 제1 재료(44)의 최외측 부분의 것과는 동일한 조성일 수 있거나 다른 조성일 수 있다. 또한, 제2 재료(46)는 평면형 또는 비평면형 최외측 표면을 가질 수 있으며, 평면형 최외측 표면이 도 12에 도시되어 있다. 예들은 재료(28)에 대하여 상술한 것들 중 임의의 것들을 포함한다. 제2 재료(46)는 트랜지스터 게이트들(40)의 두께보다 작거나, 같거나 그보다 큰 두께로 적층될 수 있다.
도 13을 참조하면, 트랜지스터 게이트들(40) 중 적어도 일부 위에 수용된 제2 재료(46)가 에칭되지만 인접한 트랜지스터 게이트들(40) 사이에는 걸쳐진 상태로 남아 있는다. 도 13은 트랜지스터 게이트들(40) 모두 위에 수용되어 있는 상태로부터 제2 재료(44)가 에칭되는 실시예를 도시한다. 이는 마스크를 사용하거나 사용하지 않고 수행될 수 있다.
도 14를 참조하면, 에치 챔버 내에서, 그리고, 제2 재료(46)의 에칭 이후에, 트랜지스터 게이트들(40) 중 적어도 일부 위에 수용된 제1 재료(44)가 에칭되며, 도 14는 트랜지스터 게이트들(40) 모두의 위에 수용된 제1 재료(44)가 에칭되는 예를 도시한다. 이런 에칭은 제2 재료(46)에 대해 선택적으로 수행될 수 있거나 그렇지 않을 수 있으며, 제2 재료가 제1 재료(44)와 다른 조성으로 이루어지는 경우 도 14에 도시된 바와 같이 선택적 에칭이 수행된다. 그럼에도 불구하고, 일 실시예에서, 도 13에 도시된 바와 같은 제2 재료(46)의 에칭은 도 14에 도시된 에칭과 동일한 에치 챔버 내에서 수행될 수 있다. 또한, 일 실시예에서, 도 14에 도시된 바와 같은 트랜지스터 게이트들(40) 중 적어도 일부 위에 수용된 제1 재료(44)의 에칭은 도 13의 제2 재료 에치 이후 원위치에서 이루어질 수 있다. 도 14의 제1 재료(44)의 예시적 에칭은 예를 들어, 도 3 및 도 8의 실시예들 중 임의의 것에 관련하여 상술한 바와 같이 수행될 수 있다.
도 15를 참조하면, 기판(10c)은 플라즈마로부터의 금속을 트랜지스터 게이트들(40)의 전도성 영역(42) 내로 확산시켜 트랜지스터 게이트들(40)의 일함수를 변경하도록 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 노출된다. 이런 노출/익스포징(exposing)은 도 14에 도시된 바와 같이 트랜지스터 게이트들(40) 중 적어도 일부 위에 수용되어 있는 상태로부터 제1 재료(44)를 에칭한 이후 에치 챔버 내의 원위치에서 수행된다. 예시적 처리는 도 4, 도 5 및 도 9의 실시예들 중 임의의 것에 관하여 상술한 바와 같을 수 있다. 도 14 및 도 15에 의해 도시된 바와 같이 플라즈마에 대한 노출 동안 모든 트랜지스터 게이트들이 노출되는 경우, 모든 트랜지스터 게이트들(40)의 일함수가 변경된다. 도 16 내지 도 18은 부분적으로 플라즈마에 대한 노출 동안 트랜지스터 게이트들 중 일부 위에 남아 있는 일부 제2 재료의 결과로서 적어도 두 개의 일함수들이 초래되는 예시적 대안 실시예를 도시한다.
구체적으로, 도 16 내지 도 18은 대안 실시예 기판(10d)에 대한 처리를 도시한다. 상술한 실시예들과 유사한 번호들이 필요시 사용되며, 차이점들은 다른 번호들을 갖거나 접미사 "d"로 표시되어 있다. 도 16은 도 12 실시예에 후속한 제2 재료(46d)에 관한 기판(10d)의 처리를 도시한다. 도 16에서, 제2 재료(46d)는 마스킹되어 있고(어떠한 마스크도 도시되어 있지 않음) 제2 재료(46d) 중 일부는 외부로 노출된 상태로 남아 있으며, 트랜지스터 게이트들(40) 중 단지 일부(구체적으로, 도 16에서 좌측 3개의 예시된 게이트들) 위에서 높게 수용되어 있는 상태로부터 에칭된다.
도 17은 후속 처리를 도시하며, 그에 의해, 제1 재료(44)는 노출된 트랜지스터 게이트들(40) 위에서 그리고, 그에 의해 단지 일부 위에서 수용되어 있는 상태로부터 에칭 제거된다. 도 18은 도 17의 에칭이 내부에서 이루어진 에치 챔버 내의 원위치에서 기판(10d)이 상술한 금속 함유 플라즈마에 노출되어 금속이 세 개의 좌측에 예시된 트랜지스터 게이트들(40)의 전도성 영역(42) 내로 금속이 확산되는 후속 처리를 도시한다.
일 실시예에서, 방법은 기판 위에 전도성 영역을 포함하는 복수의 트랜지스터 게이트들을 형성하는 단계를 포함한다. 트랜지스터 게이트들은 적어도 두 개의 서로 다른 폭들을 갖거나 그렇지 않을 수 있다. 도 1, 도 6 또는 도 16의 상술한, 그리고, 도시된 복수의 트랜지스터 게이트들 중 임의의 것이 이런 트랜지스터 게이트들의 예들이다. 재료는 트랜지스터 게이트들의 전도성 영역의 위에 제공되며, 이런 재료는 트랜지스터 게이트들의 전도성 영역의 최외측 부분의 것과는 다른 조성으로 이루어진다. 재료(28, 34, 44 및 46) 중 하나 또는 그 조합 중 임의의 것이 이런 재료의 예들이다. 또한, 예를 들어, 제1 재료(44)가 트랜지스터 게이트들(40) 사이에서 완전히 걸쳐지지 않도록 제거되는지 여부에 무관하게, 제1 재료(44) 및 제2 재료(46)의 조합도 이런 예시적 재료이다. 따라서, 여기서, 그리고, 본 명세서의 임의의 위치에서 사용되는 "재료"는 균질성을 필요로 하지 않으며, 다수의 서로 다른 조성 및/또는 밀도 영역들 및/또는 층들을 포함할 수 있다.
에치 챔버 내에서, 트랜지스터 게이트들의 전도성 영역 위에 수용되어 있는 상태로부터 재료가 전반적으로 에칭된다. 예시적 챔버들, 화학제들 및 조성들은 재료들(28, 34, 44) 중 임의의 것의 에칭에 관련하여 상술한 바와 같다. 단지 예를 들어, 도 13 내지 도 14에서 진행되는 처리가 이런 일 실시예를 예시하는 것으로 간주되며, 여기서, 게이트들(40)의 전도성 영역(42) 위에 수용된 재료(44)가 전면적으로 에칭되는 것으로 도시되어 있다. 대안적으로, 단지 예를 들어, 도 2 및 도 6의 기판들은 도시된 트랜지스터 게이트들 모두의 전도성 영역 위에 수용된 각각 재료(28, 34)를 제거하도록 전반적으로 에칭될 수 있다.
그후, 전반적 에칭 이후, 에치 챔버 내의 원위치에서, 기판이 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 노출되어 플라즈마로부터의 금속이 트랜지스터 게이트들의 전도성 영역 내로 확산하여 트랜지스터 게이트들의 일함수를 변경시킨다. 이를 수행하는 예시적 기술들, 조건들 및 화학제들은 도 4, 도 5, 도 9, 도 15 및 도 18 중 임의의 것의 처리에 관하여 상술된 것들일 수 있다.

Claims (35)

  1. 적어도 두 개의 서로 다른 일함수들을 갖는 복수의 트랜지스터 게이트들을 형성하는 방법으로서,
    기판 위에 제1 및 제2 트랜지스터 게이트들을 형성하는 단계로서, 상기 제1 게이트는 제1 폭을 가지고, 상기 제2 게이트는 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 좁은, 제1 및 제2 트랜지스터 게이트들을 형성하는 단계와,
    상기 제1 및 제2 게이트들 위를 포함하여 상기 기판 위에 재료를 적층하는 단계와,
    에치 챔버 내에서, 상기 제1 및 제2 게이트들 양자 모두 위로부터 상기 재료를 에칭하여 상기 제1 게이트의 전도성 재료를 노출시키고, 상기 재료에 의해 상기 제2 게이트가 덮여진 상태로 남겨지도록, 상기 제2 게이트 위에 수용된 상기 재료의 두께를 감소시키는 단계와,
    상기 에칭 이후, 상기 에치 챔버 내의 원위치에서, 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 상기 기판을 노출시켜 상기 금속을 상기 제1 게이트 내로 확산시킴으로써 상기 제2 게이트의 일함수에 비해 상기 제1 게이트의 일함수를 변화시키는 단계를 포함하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 제2 게이트 위에 수용된 상기 재료는 상기 노출 중에 어떠한 상기 금속도 상기 제2 게이트 내로 확산하지 못하도록 차폐하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  3. 청구항 1에 있어서,
    상기 노출은 또한 상기 금속을 상기 제2 게이트 위에 수용된 상기 재료 내로 확산시키는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  4. 청구항 3에 있어서,
    상기 제2 게이트 위에 수용된 상기 재료는 상기 노출 중에 어떠한 상기 금속이 상기 제2 게이트 내로 확산하는 것을 차폐하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  5. 청구항 3에 있어서,
    상기 금속 중 일부는 상기 제2 게이트 내로도 확산하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  6. 청구항 1에 있어서,
    제1 영역 내에서 상기 기판 위에 복수의 상기 제1 게이트들을 형성하는 단계를 포함하고, 상기 증착, 에칭 및 노출은 복수의 상기 제1 게이트들에 대하여 발생하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  7. 청구항 6에 있어서,
    상기 제1 영역과는 다른 제2 영역 내에서 상기 기판 위에 복수의 상기 제2 게이트들을 형성하는 단계를 포함하고, 상기 증착 및 에칭은 복수의 상기 제2 게이트들에 대하여 발생하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  8. 청구항 1에 있어서,
    상기 재료는 상기 제1 및 제2 게이트들 각각의 두께보다 작은 두께로 적층되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  9. 청구항 8에 있어서,
    상기 재료는 실질적으로 등각으로 적층되고, 비 평면형의 최외측 표면을 갖는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  10. 청구항 1에 있어서,
    상기 재료는 상기 제1 및 제2 게이트들 각각의 두께보다 큰 두께로 적층되고, 상기 재료는 평면형 최외측 표면을 갖도록 적층되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  11. 청구항 1에 있어서,
    상기 플라즈마 내의 상기 금속은 유기금속 화합물로부터 유도되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  12. 청구항 1에 있어서,
    상기 에칭 및 상기 노출은 어떠한 상기 재료 위에 어떠한 마스크가 수용되지 않은 상태에서 발생하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  13. 적어도 두 개의 서로 다른 일함수들을 갖는 복수의 트랜지스터 게이트들을 형성하는 방법으로서,
    전도성 영역을 포함하는 복수의 트랜지스터 게이트들을 기판 위에 형성하는 단계와,
    상기 트랜지스터 게이트들의 상기 전도성 영역 위에 재료를 제공하는 단계로서, 상기 재료는 상기 트랜지스터 게이트들의 상기 전도성 영역의 최외측 부분의 조성과는 다른 조성으로 이루어지는, 재료 제공 단계와,
    상기 재료의 제공 이후, 상기 트랜지스터 게이트들의 일부를 덮고 상기 트랜지스터 게이트들 중 나머지들은 마스크에 의해 덮여지지 않은 상태로 남겨놓도록 상기 마스크를 형성하는 단계와,
    에치 챔버 내에서, 상기 마스크 형성한 이후, 상기 마스크에 의해 덮여지지 않은 상기 트랜지스터 게이트들 위에 수용되어 있는 상태로부터 상기 재료를 에칭하는 단계와,
    상기 에칭 이후에 상기 에치 챔버 내의 원위치에서, 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 상기 기판을 노출시켜 상기 금속을 상기 마스크에 의해 덮여져 있지 않은 상기 트랜지스터 게이트들의 상기 전도성 영역 내로 확산시킴으로써 상기 마스크에 의해 덮여진 상기 트랜지스터 게이트들의 일함수에 비해 상기 마스크에 의해 덮여져 있지 않은 상기 트랜지스터 게이트들의 일함수를 변화시키는 단계를 포함하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  14. 청구항 13에 있어서,
    상기 재료는 절연성인, 복수의 트랜지스터 게이트들을 형성하는 방법.
  15. 청구항 13에 있어서,
    상기 재료는 전도성 또는 반전도성인, 복수의 트랜지스터 게이트들을 형성하는 방법.
  16. 청구항 13에 있어서,
    상기 마스크는 상기 마스크에 의해 덮여져 있는 상기 트랜지스터 게이트들의 전도성 영역 내로 임의의 상기 금속이 확산하는 것을 차폐하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  17. 청구항 13에 있어서,
    적어도 상기 전도성 영역의 상기 최외측 부분은 원소 형태 금속 또는 원소 형태 금속들의 합금 중 적어도 하나를 포함하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  18. 청구항 17에 있어서,
    상기 전도성 영역 모두는 주로 하나 이상의 원소 형태 금속들 또는 원소 형태 금속들의 합금으로 형성되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  19. 청구항 13에 있어서,
    적어도 상기 전도성 영역의 상기 최외측 부분은 전도성 도핑된 폴리실리콘을 포함하고, 상기 노출은 상기 전도성 영역 내에 전도성 금속 실리사이드를 형성하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  20. 청구항 13에 있어서,
    상기 플라즈마 내의 상기 금속은 유기금속 화합물로부터 유도되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  21. 청구항 13에 있어서,
    상기 재료는 비평면형 최외측 표면을 갖도록 적층되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  22. 청구항 13에 있어서,
    상기 재료는 평면형 최외측 표면을 갖도록 적층되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  23. 복수의 트랜지스터 게이트들을 형성하는 방법으로서,
    전도성 영역을 포함하는 복수의 트랜지스터 게이트들을 기판 위에 형성하는 단계와,
    인접한 상기 트랜지스터 게이트들의 위를 포함하여, 그리고, 인접한 상기 트랜지스터 게이트들 사이에 걸쳐지도록 상기 기판 위에 제1 재료를 적층하는 단계로서, 상기 제1 재료는 상기 트랜지스터 게이트들의 상기 전도성 영역의 최외측 부분의 조성과는 다른 조성으로 이루어지는, 제1 재료 적층 단계와,
    인접한 상기 트랜지스터 게이트들 사이에 걸쳐진 상태로부터 상기 제1 재료를 제거하지만 상기 트랜지스터 게이트들의 측벽들 및 상단부들을 덮는 상기 제1 재료를 남겨두도록 상기 제1 재료를 에칭하는 단계와,
    상기 제1 재료의 에칭 이후, 인접한 상기 트랜지스터 게이트들의 위를 포함하여, 그리고, 인접한 상기 트랜지스터 게이트들 사이에 걸쳐지도록 상기 기판 위에 제2 재료를 적층하는 단계와,
    상기 트랜지스터 게이트들 중 적어도 일부 위에 수용되어 있는 상태로부터 상기 제2 재료를 에칭하지만, 인접한 상기 트랜지스터 게이트들 사이에 걸쳐진 상태로부터 상기 제2 재료를 남겨두도록 상기 제2 재료를 에칭하는 단계와,
    에치 챔버 내에서, 상기 제2 재료의 에칭 이후, 상기 트랜지스터 게이트들 중 상기 적어도 일부 위에 수용되어 있는 상태로부터 상기 제1 재료를 에칭하는 단계와,
    상기 트랜지스터 게이트들 중 상기 적어도 일부 위에 수용되어 있는 상태로부터 상기 제1 재료를 에칭한 이후의 상기 에치 챔버 내의 원위치에서, 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 상기 기판을 노출시켜 상기 금속을 상기 트랜지스터 게이트들 중 상기 적어도 일부의 상기 전도성 영역 내로 확산시킴으로써 상기 트랜지스터 게이트들 중 상기 적어도 일부의 일함수를 변화시키는 단계를 포함하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  24. 청구항 23에 있어서,
    상기 제2 재료는 평면형 최외측 표면을 갖도록 적층되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  25. 청구항 24에 있어서,
    상기 제1 재료는 비평면형 최외측 표면을 갖도록 적층되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  26. 청구항 23에 있어서,
    상기 제2 재료의 에칭은 상기 챔버 내에서 발생하고, 그 다음으로, 상기 트랜지스터 게이트들 중 상기 적어도 일부 위에 수용되어 있는 상태로부터 상기 제1 재료를 에칭하는 것은 원위치에서 발생하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  27. 청구항 23에 있어서,
    상기 트랜지스터 게이트들 중 단지 일부 위에 수용되어 있는 상태로부터 상기 제2 재료를 에칭하는 단계를 포함하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  28. 청구항 23에 있어서,
    상기 트랜지스터 게이트들 전부 위에 수용되어 있는 상태로부터 상기 제2 재료를 에칭하는 단계를 포함하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  29. 청구항 23에 있어서,
    상기 플라즈마 내의 상기 금속은 유기금속 화합물로부터 유도되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  30. 청구항 23에 있어서,
    적어도 두 개의 서로 다른 폭들을 갖도록 상기 복수의 트랜지스터 게이트들을 형성하는 단계를 포함하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  31. 복수의 트랜지스터 게이트들을 형성하는 방법으로서,
    전도성 영역을 포함하는 복수의 트랜지스터 게이트들을 기판 위에 형성하는 단계와,
    상기 트랜지스터 게이트들의 상기 전도성 영역 위에 재료를 제공하는 단계로서, 상기 재료는 상기 트랜지스터 게이트들의 상기 전도성 영역의 최외측 부분의 조성과는 다른 조성으로 이루어지는, 재료 제공 단계와,
    에치 챔버 내에서, 상기 트랜지스터 게이트들의 상기 전도성 영역 위에 수용되어 있는 상태로부터 상기 재료를 전면적으로 에칭하는 단계와,
    상기 에칭 이후 상기 에치 챔버 내의 원위치에서, 적어도 300℃의 기판 온도에서 금속을 포함하는 플라즈마에 상기 기판을 노출시켜 상기 금속을 상기 트랜지스터 게이트들의 상기 전도성 영역 내로 확산시킴으로써 상기 트랜지스터 게이트들의 일함수를 변화시키는 단계를 포함하는, 복수의 트랜지스터 게이트들을 형성하는 방법.
  32. 청구항 31에 있어서,
    상기 전도성 영역은 상기 노출 이후에 균질하지 않은, 복수의 트랜지스터 게이트들을 형성하는 방법.
  33. 청구항 32에 있어서,
    상기 전도성 영역은 상기 노출 이전에 균질한, 복수의 트랜지스터 게이트들을 형성하는 방법.
  34. 청구항 31에 있어서,
    상기 전도성 영역은 상기 노출 이전 및 이후에 균질한, 복수의 트랜지스터 게이트들을 형성하는 방법.
  35. 청구항 31에 있어서,
    상기 플라즈마 내의 상기 금속은 유기 금속 화합물로부터 유도되는, 복수의 트랜지스터 게이트들을 형성하는 방법.
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Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US7824986B2 (en) * 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
IT1401141B1 (it) * 2010-07-26 2013-07-12 Indena Spa Formulazioni contenenti estratti di echinacea angustifolia e di zingiber officinale utili nella riduzione dell'infiammazione e del dolore periferico
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US9412883B2 (en) 2011-11-22 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for MOS capacitors in replacement gate process
US9269833B2 (en) 2011-11-22 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for hybrid MOS capacitors in replacement gate process
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
JP2013172082A (ja) * 2012-02-22 2013-09-02 Toshiba Corp パターン形成方法、半導体装置の製造方法および塗布装置
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US8896035B2 (en) 2012-10-22 2014-11-25 International Business Machines Corporation Field effect transistor having phase transition material incorporated into one or more components for reduced leakage current
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
KR102055379B1 (ko) 2013-08-08 2019-12-13 삼성전자 주식회사 트라이-게이트를 포함하는 반도체 소자 및 그 제조 방법
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
CN104779205B (zh) * 2014-01-15 2018-06-26 南方科技大学 一种集成不同厚度金属层以调节功函数的方法
CN105225949B (zh) * 2014-05-26 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
WO2017213638A1 (en) * 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices with doped regions
US10734482B2 (en) 2016-06-08 2020-08-04 Intel Corporation Quantum dot devices
WO2017213648A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with doped conductive pathways
WO2017213650A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with trenched substrates
WO2017213649A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with double quantum well structures
WO2017213658A1 (en) * 2016-06-10 2017-12-14 Intel Corporation Gate patterning for quantum dot devices
EP3497725A4 (en) 2016-08-10 2020-04-15 Intel Corporation QUANTUM POINT GROUP DEVICES
US10644113B2 (en) 2016-08-10 2020-05-05 Intel Corporation Quantum dot array devices
CN109564937B (zh) * 2016-08-12 2023-06-20 英特尔公司 量子点阵列装置
CN109643726A (zh) 2016-08-30 2019-04-16 英特尔公司 量子点装置
WO2018044267A1 (en) * 2016-08-30 2018-03-08 Intel Corporation Quantum dot devices
US9997519B1 (en) 2017-05-03 2018-06-12 International Business Machines Corporation Dual channel structures with multiple threshold voltages
US10037919B1 (en) 2017-05-31 2018-07-31 Globalfoundries Inc. Integrated single-gated vertical field effect transistor (VFET) and independent double-gated VFET
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US714858A (en) * 1902-04-18 1902-12-02 William R Brixey Manufacture of crude kerite.
US4636834A (en) 1983-12-12 1987-01-13 International Business Machines Corporation Submicron FET structure and method of making
US4714519A (en) 1987-03-30 1987-12-22 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5122848A (en) 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JP3215898B2 (ja) * 1992-04-28 2001-10-09 日本電信電話株式会社 プラズマｃｖｄ法およびプラズマｃｖｄ装置
KR100362751B1 (ko) 1994-01-19 2003-02-11 소니 가부시끼 가이샤 반도체소자의콘택트홀및그형성방법
US5583065A (en) 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
US5547890A (en) 1995-05-05 1996-08-20 Vanguard International Semiconductor Corporation DRAM cell with a cradle-type capacitor
KR100202633B1 (ko) * 1995-07-26 1999-06-15 구본준 반도체 소자 제조방법
US5714412A (en) 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
TW377496B (en) 1997-01-15 1999-12-21 United Microelectronics Corp Method of manufacturing read-only memory structure
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5960270A (en) 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US6333556B1 (en) * 1997-10-09 2001-12-25 Micron Technology, Inc. Insulating materials
US5953614A (en) 1997-10-09 1999-09-14 Lsi Logic Corporation Process for forming self-aligned metal silicide contacts for MOS structure using single silicide-forming step
US6121100A (en) 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
US6187619B1 (en) * 1998-02-17 2001-02-13 Shye-Lin Wu Method to fabricate short-channel MOSFETs with an improvement in ESD resistance
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6259142B1 (en) 1998-04-07 2001-07-10 Advanced Micro Devices, Inc. Multiple split gate semiconductor device and fabrication method
US6696746B1 (en) 1998-04-29 2004-02-24 Micron Technology, Inc. Buried conductors
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
US5941701A (en) 1998-07-14 1999-08-24 Ceramoptec Ind Inc Device and method to treat oral disease in felines
KR100304717B1 (ko) 1998-08-18 2001-11-15 김덕중 트렌치형게이트를갖는반도체장치및그제조방법
US6204103B1 (en) * 1998-09-18 2001-03-20 Intel Corporation Process to make complementary silicide metal gates for CMOS technology
US6225669B1 (en) 1998-09-30 2001-05-01 Advanced Micro Devices, Inc. Non-uniform gate/dielectric field effect transistor
US6373114B1 (en) 1998-10-23 2002-04-16 Micron Technology, Inc. Barrier in gate stack for improved gate dielectric integrity
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6130453A (en) 1999-01-04 2000-10-10 International Business Machines Corporation Flash memory structure with floating gate in vertical trench
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
KR100282452B1 (ko) 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
US6373111B1 (en) 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US6383879B1 (en) 1999-12-03 2002-05-07 Agere Systems Guardian Corp. Semiconductor device having a metal gate with a work function compatible with a semiconductor device
US6956263B1 (en) 1999-12-28 2005-10-18 Intel Corporation Field effect transistor structure with self-aligned raised source/drain extensions
US6343114B1 (en) 1999-12-30 2002-01-29 Turnstone Systems, Inc. Remotely addressable maintenance unit
JP3851752B2 (ja) 2000-03-27 2006-11-29 株式会社東芝 半導体装置の製造方法
KR100327434B1 (ko) 2000-05-01 2002-03-13 박종섭 반도체 소자의 구조
EP1312120A1 (en) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6294434B1 (en) * 2000-09-27 2001-09-25 Vanguard International Semiconductor Corporation Method of forming a metal silicide layer on a polysilicon gate structure and on a source/drain region of a MOSFET device
GB0028031D0 (en) 2000-11-17 2001-01-03 Koninkl Philips Electronics Nv Trench-gate field-effect transistors and their manufacture
US6552401B1 (en) 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
US6300177B1 (en) 2001-01-25 2001-10-09 Chartered Semiconductor Manufacturing Inc. Method to form transistors with multiple threshold voltages (VT) using a combination of different work function gate materials
US20020132473A1 (en) 2001-03-13 2002-09-19 Applied Materials ,Inc. Integrated barrier layer structure for copper contact level metallization
JP4236848B2 (ja) 2001-03-28 2009-03-11 セイコーインスツル株式会社 半導体集積回路装置の製造方法
JP2002305254A (ja) * 2001-04-05 2002-10-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6498062B2 (en) 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
US20050020632A1 (en) 2001-08-31 2005-01-27 Dominique Grimler Optical isomers of an iloperidone metabolite
US6534402B1 (en) * 2001-11-01 2003-03-18 Winbond Electronics Corp. Method of fabricating self-aligned silicide
US6610576B2 (en) 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6653698B2 (en) 2001-12-20 2003-11-25 International Business Machines Corporation Integration of dual workfunction metal gate CMOS devices
US6630720B1 (en) 2001-12-26 2003-10-07 Advanced Micro Devices, Inc. Asymmetric semiconductor device having dual work function gate and method of fabrication
US6794234B2 (en) 2002-01-30 2004-09-21 The Regents Of The University Of California Dual work function CMOS gate technology based on metal interdiffusion
US6562713B1 (en) * 2002-02-19 2003-05-13 International Business Machines Corporation Method of protecting semiconductor areas while exposing a gate
KR100502407B1 (ko) 2002-04-11 2005-07-19 삼성전자주식회사 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법
US6806123B2 (en) 2002-04-26 2004-10-19 Micron Technology, Inc. Methods of forming isolation regions associated with semiconductor constructions
US7071043B2 (en) 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US7045406B2 (en) 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
US7316950B2 (en) 2003-04-22 2008-01-08 National University Of Singapore Method of fabricating a CMOS device with dual metal gate electrodes
KR100505113B1 (ko) 2003-04-23 2005-07-29 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
JP2006526893A (ja) * 2003-06-03 2006-11-24 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ サーマルバジェットを低減する接合およびケイ化物の形成
KR100511045B1 (ko) 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
US7112483B2 (en) * 2003-08-29 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a device having multiple silicide types
KR100488546B1 (ko) * 2003-08-29 2005-05-11 삼성전자주식회사 트랜지스터의 제조방법
US6844591B1 (en) 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
US7029966B2 (en) 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices
US6963108B1 (en) 2003-10-10 2005-11-08 Advanced Micro Devices, Inc. Recessed channel
JP4085051B2 (ja) 2003-12-26 2008-04-30 株式会社東芝 半導体装置およびその製造方法
US7148104B2 (en) 2004-03-10 2006-12-12 Promos Technologies Inc. Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines, wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other, and non-volatile memory structures
US7262089B2 (en) 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
US7285829B2 (en) 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
US7226826B2 (en) * 2004-04-16 2007-06-05 Texas Instruments Incorporated Semiconductor device having multiple work functions and method of manufacture therefor
KR100614240B1 (ko) 2004-06-10 2006-08-18 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
JP2006013332A (ja) 2004-06-29 2006-01-12 Sumitomo Electric Ind Ltd コネクタ、その製造方法および接続方法ならびに接続した電子装置
KR100629263B1 (ko) 2004-07-23 2006-09-29 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US7122425B2 (en) 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7285812B2 (en) 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7795094B2 (en) 2004-09-02 2010-09-14 Micron Technology, Inc. Recessed gate dielectric antifuse
JP4116990B2 (ja) 2004-09-28 2008-07-09 富士通株式会社 電界効果型トランジスタおよびその製造方法
US7611943B2 (en) 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
KR100699830B1 (ko) 2004-12-16 2007-03-27 삼성전자주식회사 이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조방법
KR100719340B1 (ko) 2005-01-14 2007-05-17 삼성전자주식회사 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법
KR100632953B1 (ko) 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법
US7244659B2 (en) 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7214621B2 (en) 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
JP4591827B2 (ja) 2005-05-24 2010-12-01 エルピーダメモリ株式会社 リセスチャネル構造を有するセルトランジスタを含む半導体装置およびその製造方法
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7202535B2 (en) 2005-07-14 2007-04-10 Infineon Technologies Ag Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure
JP5114881B2 (ja) * 2005-07-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7229873B2 (en) 2005-08-10 2007-06-12 Texas Instruments Incorporated Process for manufacturing dual work function metal gates in a microelectronics device
US7332433B2 (en) 2005-09-22 2008-02-19 Sematech Inc. Methods of modulating the work functions of film layers
KR100689840B1 (ko) 2005-10-04 2007-03-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법
EP1772898A1 (en) * 2005-10-06 2007-04-11 Interuniversitair Microelektronica Centrum ( Imec) Method for forming a silicide gate
EP1801856A1 (en) * 2005-12-23 2007-06-27 Interuniversitair Microelektronica Centrum ( Imec) Method for gate electrode height control
US7349232B2 (en) 2006-03-15 2008-03-25 Micron Technology, Inc. 6F2 DRAM cell design with 3F-pitch folded digitline sense amplifier
JP2007251030A (ja) * 2006-03-17 2007-09-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7902597B2 (en) 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8860174B2 (en) 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US7968463B2 (en) 2006-05-25 2011-06-28 Renesas Electronics Corporation Formation method of metallic compound layer, manufacturing method of semiconductor device, and formation apparatus for metallic compound layer
KR100770536B1 (ko) * 2006-07-19 2007-10-25 동부일렉트로닉스 주식회사 고전압 반도체 소자 및 이의 제조 방법
US7494878B2 (en) * 2006-10-25 2009-02-24 United Microelectronics Corp. Metal-oxide-semiconductor transistor and method of forming the same
US20080146012A1 (en) * 2006-12-15 2008-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Novel method to adjust work function by plasma assisted metal incorporated dielectric
US7629655B2 (en) * 2007-03-20 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with multiple silicide regions
US7723192B2 (en) * 2008-03-14 2010-05-25 Advanced Micro Devices, Inc. Integrated circuit long and short channel metal gate devices and method of manufacture
US7875919B2 (en) 2008-03-31 2011-01-25 International Business Machines Corporation Shallow trench capacitor compatible with high-K / metal gate
US7824986B2 (en) * 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions

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