KR20070037124A - 고유전율의 복합 게이트절연막을 갖는 반도체소자 및 그제조방법 - Google Patents

고유전율의 복합 게이트절연막을 갖는 반도체소자 및 그제조방법 Download PDF

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Abstract

본 발명의 고유전율(high-k)의 복합 게이트절연막을 갖는 반도체소자는, 반도체기판 위에서 하부 게이트절연막으로서 배치되는 실리콘옥사이드막(SiO2)과, 실리콘옥사이드막(SiO2) 위에서 상부 게이트절연막으로서 배치되는 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)과, 그리고 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 배치되는 게이트전극막을 포함한다.
고유전율(high-k)의 절연막, 비정질, 게이트절연막, 하프늄옥사이드/지르코늄옥사이드의 복합막

Description

고유전율의 복합 게이트절연막을 갖는 반도체소자 및 그 제조방법{Semiconductor device having high-k composite gate insulating layer and method of fabricating the same}
도 1은 본 발명에 따른 고유전율의 복합 게이트절연막을 갖는 반도체소자를 나타내 보인 단면도이다.
도 2 내지 도 4는 본 발명에 따른 고유전율의 복합 게이트절연막을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 고유전율의 복합 게이트절연막을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
최근 반도체소자의 집적도가 증가하면서, 선폭이 0.1㎛급 또는 그 이하의 소자에서는 숏채널효과(short channel effect)의 감소, 트랜지스터의 구동전류 확보, 적절한 문턱전압 확보 등을 위하여, 게이트산화막이 대략 35Å 이하의 전기적 유효두께(Tox)를 갖는 것이 요구되고 있다. 현재 게이트절연막으로서 가장 많이 사용되 는 것은 실리콘옥사이드(SiO2)막이다. 그런데 실리콘옥사이드(SiO2)막의 두께가 35Å 이하로 얇아지게 되면, 반도체기판과 게이트전극 사이의 직접 터널링(direct tunneling)에 의해 누설전류가 증가하여 트랜지스터의 이상동작을 유발한다. 또한 물리적인 두께 감소로 인하여, 실리콘옥사이드(SiO2)막의 절연파괴 현상이 발생하여 소자의 신뢰성이 열화되는 등의 여러 가지 문제들이 발생한다. 따라서 최근에는 이와 같은 직접 터널링이 방지될 수 있을 정도로 충분한 물리적 두께를 유지하면서 전기적 두께를 감소시킬 수 있는 고유전율의 절연막(high-k dielectric), 예컨대 하프늄옥사이드(HfO2)막 또는 탄탈륨옥사이드(Ta2O5)막으로 게이트절연막을 형성하고자 하는 연구가 활발하게 진행되고 있다.
이와 같이 고유전율의 게이트절연막으로서 하프늄옥사이드(HfO2)막 또는 탄탈륨옥사이드(Ta2O5)막을 사용함으로써, 앞서 언급한 바와 같이, 충분한 물리적 두께를 유지하면서도 작은 전기적 유효두께를 얻을 수 있다. 이는 하프늄옥사이드(HfO2)막 또는 탄탈륨옥사이드(Ta2O5)막의 높은 유전율 때문이다. 하프늄옥사이드(HfO2)막의 유전율(ε)은 대략 20이고, 탄탈륨옥사이드(Ta2O5)막의 유전율(ε)은 대략 25인 것으로 알려져 있다.
그러나 그러나 고유전율의 절연막을 게이트절연막으로 사용하는 경우, 고유전율의 절연막의 결정화로 인하여 채널 길이를 따라 문턱전압이 균일하게 분포되지 않아서 소자의 신뢰성 확보가 용이하지 않게 된다는 문제가 발생한다. 더욱이 게이 트절연막으로서 탄탈륨옥사이드(Ta2O5)막을 사용하고 게이트전극막으로서 금속막을 사용하는 구조에서는 금속게이트전극막의 일함수(work function)가 크고, 이로 인하여 n채널형 모스트랜지스터의 문턱전압이 대략 1V 이상으로 높게 측정되는 문제가 발생한다. 이와 같은 문제를 해결하기 위해서는, 높은 문턱전압을 감소시켜야 하고, 이에 따라 채널 이온주입시 기존의 보론(B) 대신 포스포러스(P)를 주입되는 불순물이온으로 사용하여야 하는데, 포스포러스(P)의 상대적으로 높은 확산속도로 인하여 채널이 표면 부근에서 형성되지 않고 상대적으로 매몰된 채널이 형성되어 소자의 성능을 열화시킨다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 충분한 물리적 두께를 가지면서도 얇은 전기적 유효두께를 확보할 수 있는 고유전율의 복합 게이트절연막을 갖는 반도체소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 고유전율의 복합 게이트절연막을 갖는 반도체소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 고유전율의 복합 게이트절연막을 갖는 반도체소자는, 반도체기판 위에서 하부 게이트절연막으로서 배치되는 실리콘옥사이드막(SiO2); 상기 실리콘옥사이드막(SiO2) 위에서 상부 게이트절연막으로서 배치되는 하프늄옥사이드 및 지르코늄옥사이드의 복합막 ([(HfO2)x(ZrO2)y]z); 및 상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 배치되는 게이트전극막을 포함하는 것을 특징으로 한다.
상기 실리콘옥사이드막(SiO2)은 100Å 이하의 두께를 갖는 것이 바람직하다.
상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)은 100Å 이하의 두께를 갖는 것이 바람직하다.
상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)의 x 및 y는 각각 1 내지 5의 값을 갖는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 고유전율의 복합 게이트절연막을 갖는 반도체소자는, 셀영역 및 주변회로영역을 갖는 반도체기판; 상기 셀영역의 반도체기판 위에서 하부 게이트절연막으로서 배치되는 실리콘옥사이드막(SiO2); 상기 셀영역의 상기 실리콘옥사이드막(SiO2) 위에서 상부 게이트절연막으로서 배치되고, 상기 주변회로영역의 반도체기판 위에서 게이트절연막으로 배치되는 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z); 및 상기 셀영역 및 주변회로영역의 상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 각각 배치되는 게이트전극막을 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 제조방법은, 반도체기판 위에 하부 게이트절연막으로서 실리콘옥사이드 막(SiO2)을 형성하는 단계; 상기 실리콘옥사이드막(SiO2) 위에 상부 게이트절연막으로서 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)을 형성하는 단계; 및 상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 게이트전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 실리콘옥사이드막(SiO2)은 100Å 이하의 두께로 형성하는 것이 바람직하다.
상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)은 100Å 이하의 두께로 형성하는 것이 바람직하다.
하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)을 형성하는 단계는 원자층증착방법을 사용하여 수행하는 것이 바람직하다.
상기 원자층증착방법을 이용하여 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)을 형성하는 단계는, 반응챔버 내에 하프늄 소스가스를 공급하는 단계와, 퍼지가스를 공급하는 단계와, 반응가스를 공급하는 단계와, 그리고 퍼지가스를 공급하는 단계로 이루어진 하프늄옥사이드막(HfO2) 형성단계; 및 반응챔버 내에 지르코늄 소스가스를 공급하는 단계와, 퍼지가스를 공급하는 단계와, 반응가스를 공급하는 단계와, 그리고 퍼지가스를 공급하는 단계로 이루어진 지르코늄옥사이드막(ZrO2) 형성단계를 포함하는 것이 바람직하다.
상기 하프늄옥사이드막(HfO2) 형성단계를 1 내지 5회 연속으로 수행한 후에 상기 지르코늄옥사이드막(ZrO2) 형성단계를 1회 내지 5회 연속으로 수행할 수 있다.
상기 하프늄(Hf)의 소스가스는 TEMAH(Hf[NC2H5CH3]4), TDMAH(Hf[N(CH3)2]4) 또는 TDEAH(Hf[N(C2H5)2]4)이고, 상기 지르코늄(Zr)의 소스가스로는 ZrCl4이고, 상기 반응가스는 H2O 가스이며, 상기 퍼지가스는 N2 또는 Ar 가스일 수 있다.
상기 반응챔버는 0.1 내지 10torr의 압력 및 25 내지 500℃의 온도가 유지되도록 하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 제조방법은, 셀영역 및 주변회로영역을 갖는 반도체기판 위에 실리콘옥사이드막(SiO2)을 형성하는 단계; 상기 주변회로영역의 실리콘옥사이드막(SiO2)을 제거하는 단계; 상기 셀영역의 실리콘옥사이드막(SiO2) 및 주변회로영역의 반도체기판 위에 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)을 형성하는 단계; 상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 게이트전극용 도전막을 형성하는 단계; 및 상기 셀영역 및 주변회로영역에 대한 게이트 패터닝을 수행하여 상기 셀영역에 실리콘옥사이드막(SiO2), 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z), 및 제1 게이트전극막이 순차적으로 적층된 제1 게이트스택과, 상기 주변회로영역에 하프늄옥사이드 및 지르코늄옥 사이드의 복합막([(HfO2)x(ZrO2)y]z) 및 제2 게이트전극막이 순차적으로 적층된 제2 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1은 본 발명에 따른 고유전율의 복합 게이트절연막을 갖는 반도체소자를 나타내 보인 단면도이다.
도 1을 참조하면, 반도체기판(100)은 셀영역(A) 및 주변회로영역(B)을 갖는다. 셀영역(A) 및 주변회로영역(B)의 반도체기판(100) 위에는 각각 제1 게이트스택(200) 및 제2 게이트스택(300)이 배치된다. 제1 게이트스택(200)은 제1 게이트절연막(210) 및 제1 게이트전극막(220)이 순차적으로 적층된 구조를 갖는다. 제2 게이트스택(300)은 제2 게이트절연막(310) 및 제2 게이트전극막(320)이 순차적으로 적층된 구조를 갖는다.
셀영역(A)의 제1 게이트절연막(210)은 하부의 실리콘옥사이드막(SiO2)(211) 및 상부의 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(212)이 순차적으로 적층된 구조를 갖는다. 상기 실리콘옥사이드막(SiO2)(211)은 대략 100Å 이하의 두께를 갖는다. 상기 하프늄옥사이드(HfO2)와 지르코늄옥사이드(ZrO2)의 복 합막([(HfO2)x(ZrO2)y]z)(212)은 비정질로서 대략 100Å 이하의 두께를 가지며, 하프늄옥사이드막(HfO2)과 지르코늄옥사이드막(ZrO2)이 일정 비율(x/y)로 혼합된 막이 반복적으로 적층되는 복합막 구조를 갖는다.
이와 같은 구조의 제1 게이트절연막(210)은 이층 구조로 이루어짐으로써, 실리콘옥사이드막(SiO2)의 단일 구조로 이루어진 경우에 비하여 소자의 신뢰성을 보장할 정도의 충분한 물리적인 두께가 확보된다. 이와 함께 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(212)의 높은 유전율로 인하여 제1 게이트절연막(210)의 전기적인 유효두께는 충분히 낮아진다. 특히 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(212)에서의 하프늄옥사이드(HfO2)와 지르코늄옥사이드(ZrO2)의 비율(x와 y의 비율)을 적절하게 조절함으로써, 제1 게이트절연막(210)의 전체 유전율을 조절할 수 있으며, 이에 따라 제1 게이트절연막(210)의 전기적인 유효두께도 적절하게 조절할 수 있다. 하프늄옥사이드(HfO2)의 비율(x) 및 지르코늄옥사이드(ZrO2)의 비율(y)은 각각 1 내지 5의 범위 내의 값을 갖는다.
주변회로영역(B)의 제2 게이트절연막(310)은 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 만으로 이루어진다. 이 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)은 셀영역(A)의 제1 게이트절연막(210)을 구성하는 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(212)과 동일하다.
셀영역(A)의 제1 게이트전극막(220) 및 주변회로영역(B)의 게이트전극막(320)은, 모두 폴리실리콘막으로 이루어진다. 이 경우 상부에 금속실리사이드막이 더 구비될 수 있으며, 더욱이 절연성 하드마스크막이 더 구비될 수도 있다. 경우에 따라서 금속게이트전극막이 사용될 수도 있다. 금속게이트전극막이 사용되는 경우, 하부에 장벽금속막이 더 구비될 수 있다.
도 2 내지 도 4는 이와 같은 본 발명에 따른 고유전율의 복합 게이트절연막을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2를 참조하면, 셀영역(A) 및 주변회로영역(B)을 갖는 반도체기판(100) 위에 실리콘옥사이드막(SiO2)(410)을 형성한다. 실리콘옥사이드막(SiO2)(410)은 퍼니스(furnace)에서의 열산화방법(thermal oxidation)을 사용하여 대략 100Å 이하의 두께로 형성한다. 경우에 따라서 상기 실리콘옥사이드막(SiO2)(410)은 습식산화방법 또는 옥시나이트라이드(oxynitride) 형성방법을 사용하여 형성할 수도 있다. 다음에 실리콘옥사이드막(SiO2)(410) 위에 포토레지스트막패턴(500)을 형성한다. 이 포토레지스트막패턴(500)은 셀영역(A)의 실리콘옥사이드막(SiO2)(410)은 덮는 반면, 주변회로영역(B)의 실리콘옥사이드막(SiO2)(410)은 노출시키는 개구부(510)를 갖는다.
다음에 도 3을 참조하면, 상기 포토레지스트막패턴(도 2의 500)을 식각마스크로 한 식각을 수행하여 노출된 실리콘옥사이드막(SiO2)(410), 즉 주변회로영역(B) 내의 실리콘옥사이드막(SiO2)(410)을 제거한다. 그러면 실리콘옥사이드막(SiO2)(410)은 셀영역(A)에만 남게 된다. 상기 식각은 NH4F, H2O 및 BOE(Buffered Oxide Etchant) 또는 HF를 식각액으로 한 습식식각방법을 사용하여 수행한다. 다음에 상기 포토레지스트막패턴(도 2의 500)을 H2SO4 및 H2O2를 이용하여 제거하여 셀영역(A)의 실리콘옥사이드막(SiO2)(410)을 노출시킨다. 다음에 전면, 즉 셀영역(A)의 실리콘옥사이드막(SiO2)(410) 상부표면 위와 주변회로영역(B)의 반도체기판(100) 표면 위에 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(430)을 형성한다.
상기 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(430)은 원자층증착(ALD; Atomic Layer Deposition)방법을 사용하여 대략 100Å 이하의 두께로 형성한다. 원자층증착방법을 이용하여 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(430)을 형성하는 과정을 보다 구체적으로 설명하면, 먼저 하프늄(Hf)의 소스가스를 대략 0.1 내지 10초 동안 반응챔버 내에 플로우시켜 하프늄(Hf)의 소스물질을 흡착시킨다. 반응챔버는 대략 0.1 내지 10torr의 압력과 대략 25 내지 500℃의 온도를 유지하도록 한다. 하프늄(Hf)의 소스가스로는 TEMAH(Hf[NC2H5CH3]4), TDMAH(Hf[N(CH3)2]4) 또는 TDEAH(Hf[N(C2H5)2]4)를 사용한다. 다음에 소스가스 중에서 미반응한 잔류가스를 제거하기 위하여 반응챔버 내에 퍼지 가스를 대략 0.1 내지 10초간 플로우시킨다. 퍼지가스로는 N2 가스 또는 Ar 가스를 사용하며, 이는 본 실시예에서의 모든 퍼지가스 공급단계에서도 동일하게 적용된다. 다음에 반응가스를 대략 0.1 내지 10초동안 반응챔버 내에 플로우시켜 하프늄옥사이드막(HfO2)을 형성시킨다. 반응가스로는 H2O 가스를 사용한다. 다음에 다시 퍼지가스를 대략 0.1 내지 10초동안 반응챔버 내에 플로우시켜 미반응가스를 제거한다.
다음에 지르코늄(Zr)의 소스가스를 대략 0.1 내지 10초동안 반응챔버 내에 플로우시켜 하프늄옥사이드막(HfO2) 위에 지르코늄(Zr)의 소스물질을 흡착시킨다. 지르코늄(Zr)의 소스가스로는 ZrCl4를 사용한다. 다음에 소스가스 중에서 미반응한 잔류가스를 제거하기 위하여 반응챔버 내에 퍼지가스를 대략 0.1 내지 10초간 플로우시킨다. 다음에 반응가스를 대략 0.1 내지 10초동안 반응챔버 내에 플로우시켜 하프늄옥사이드막(HfO2) 위에 지르코늄옥사이드막(ZrO2)을 형성시킨다. 여기서도 반응가스로는 H2O 가스를 사용한다. 다음에 다시 퍼지가스를 대략 0.1 내지 10초동안 반응챔버 내에 플로우시켜 미반응가스를 제거하면, 하프늄옥사이드/지르코늄옥사이드((HfO2)(ZrO2))가 형성된다.
하프늄옥사이드/지르코늄옥사이드((HfO2)(ZrO2))에서의 하프늄옥사이드막(HfO2)과 지르코늄옥사이드막(ZrO2)의 조성비를 조절하기 위하여, 상기 하프늄옥사 이드막(HfO2)을 형성하는 일련의 단계들을 연속적으로 1 내지 5회 반복 진행한 후 지르코늄옥사이드막(ZrO2)을 형성하는 일련의 단계들을 연속적으로 1 내지 5회 반복 수행할 수 있다. 또는 상기 지르코늄옥사이드막(ZrO2)을 형성하는 일련의 단계들을 연속적으로 1 내지 5회 반복 진행한 후 하프늄옥사이드막(HfO2)을 형성하는 일련의 단계들을 연속적으로 1 내지 5회 반복 수행할 수 있다.
이상과 같이, 하프늄옥사이드막(HfO2)을 형성하기 위한 일련의 단계들과 지르코늄옥사이드막(ZrO2)을 형성하기 위한 일련의 단계들을 1 사이클로 하여 "z"회 반복적으로 수행함으로써 하프늄옥사이드(HfO2)와 지르코늄옥사이드(ZrO2)의 복합막([(HfO2)x(ZrO2)y]z)(430)을 형성시킬 수 있다. 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(430)의 두께는 상기 1 사이클의 수행횟수인 "z"값에 의해 결정되므로, "z"값을 조절하여 원하는 두께를 얻을 수 있도록 한다.
다음에 도 4를 참조하면, 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(430) 위에 게이트전극막용 도전막(430)을 형성한다. 이 게이트전극막용 도전막(430)은 폴리실리콘막일 수도 있고, 또는 금속막일 수도 있다. 다음에 셀영역(A) 및 주변회로영역(B)에 대한 게이트패터닝을 수행하면, 도 1에 나타낸 바와 같이, 셀영역(A)에는 하부의 실리콘옥사이드막(SiO2)(211) 및 상부의 하프 늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)(212)이 순차적으로 적층된 제1 게이트절연막(210)이 만들어지고, 주변회로영역(B)에는 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)으로 이루어지는 제2 게이트절연막(310)이 만들어진다.
지금까지 설명한 바와 같이, 본 발명에 따른 고유전율의 복합 게이트절연막을 갖는 반도체소자 및 그 제조방법에 의하면, 게이트절연막으로서 비정질이면서 고유전율의 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)이 포함됨으로써, 게이트절연막의 물리적인 두께를 충분히 확보하면서도 전기적인 유효두께를 충분히 감소시킬 수 있으며, 이에 따라 트랜지스터의 구동전류 확보, 짧은 채널 효과의 감소, 적절한 문턱전압 확보와 같은 이점들과 함께, 직접 터널링에 의한 누설전류특성의 열화를 방지할 수 있어서 소자의 신뢰성을 향상시킬 수 있다
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
예를 들어, 하프늄옥사이드/지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)의 하프늄옥사이드(HfO2)막 대신에 Al2O3막, ZrO2막, Ta2O5막, TiO2막, SrTiO3막 등이 사용될 수 있으며, 지르코늄옥사이드(ZrO2)막 대신에 Al2O3막, HfO2막, Ta2O5막, TiO3 막, SrTiO3막 등이 사용될 수도 있다.

Claims (14)

  1. 반도체기판 위에서 하부 게이트절연막으로서 배치되는 실리콘옥사이드막(SiO2);
    상기 실리콘옥사이드막(SiO2) 위에서 상부 게이트절연막으로서 배치되는 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z); 및
    상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 배치되는 게이트전극막을 포함하는 것을 특징으로 하는 반도체소자.
  2. 제1항에 있어서,
    상기 실리콘옥사이드막(SiO2)은 100Å 이하의 두께를 갖는 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서,
    상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)은 100Å 이하의 두께를 갖는 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서,
    상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)의 x 및 y는 각각 1 내지 5의 값을 갖는 것을 특징으로 하는 반도체소자.
  5. 셀영역 및 주변회로영역을 갖는 반도체기판;
    상기 셀영역의 반도체기판 위에서 하부 게이트절연막으로서 배치되는 실리콘옥사이드막(SiO2);
    상기 셀영역의 상기 실리콘옥사이드막(SiO2) 위에서 상부 게이트절연막으로서 배치되고, 상기 주변회로영역의 반도체기판 위에서 게이트절연막으로 배치되는 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z); 및
    상기 셀영역 및 주변회로영역의 상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 각각 배치되는 게이트전극막을 포함하는 것을 특징으로 하는 반도체소자.
  6. 반도체기판 위에 하부 게이트절연막으로서 실리콘옥사이드막(SiO2)을 형성하는 단계;
    상기 실리콘옥사이드막(SiO2) 위에 상부 게이트절연막으로서 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)을 형성하는 단계; 및
    상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 게이트전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제6항에 있어서,
    상기 실리콘옥사이드막(SiO2)은 100Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제6항에 있어서,
    상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)은 100Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제6항에 있어서,
    하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)을 형성하는 단계는 원자층증착방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제9항에 있어서, 상기 원자층증착방법을 이용하여 하프늄옥사이드 및 지르코 늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)을 형성하는 단계는,
    반응챔버 내에 하프늄 소스가스를 공급하는 단계와, 퍼지가스를 공급하는 단계와, 반응가스를 공급하는 단계와, 그리고 퍼지가스를 공급하는 단계로 이루어진 하프늄옥사이드막(HfO2) 형성단계; 및
    반응챔버 내에 지르코늄 소스가스를 공급하는 단계와, 퍼지가스를 공급하는 단계와, 반응가스를 공급하는 단계와, 그리고 퍼지가스를 공급하는 단계로 이루어진 지르코늄옥사이드막(ZrO2) 형성단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제10항에 있어서,
    상기 하프늄옥사이드막(HfO2) 형성단계를 1 내지 5회 연속으로 수행한 후에 상기 지르코늄옥사이드막(ZrO2) 형성단계를 1 내지 5회 연속으로 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제10항에 있어서,
    상기 하프늄(Hf)의 소스가스는 TEMAH(Hf[NC2H5CH3]4), TDMAH(Hf[N(CH3)2]4) 또는 TDEAH(Hf[N(C2H5)2]4)이고, 상기 지르코늄(Zr)의 소스가스로는 ZrCl4이고, 상기 반응가스는 H2O 가스이며, 상기 퍼지가스는 N2 또는 Ar 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제10항에 있어서,
    상기 반응챔버는 0.1 내지 10torr의 압력 및 25 내지 500℃의 온도가 유지되도록 하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 셀영역 및 주변회로영역을 갖는 반도체기판 위에 실리콘옥사이드막(SiO2)을 형성하는 단계;
    상기 주변회로영역의 실리콘옥사이드막(SiO2)을 제거하는 단계;
    상기 셀영역의 실리콘옥사이드막(SiO2) 및 주변회로영역의 반도체기판 위에 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z)을 형성하는 단계;
    상기 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 위에 게이트전극용 도전막을 형성하는 단계; 및
    상기 셀영역 및 주변회로영역에 대한 게이트 패터닝을 수행하여 상기 셀영역에 실리콘옥사이드막(SiO2), 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z), 및 제1 게이트전극막이 순차적으로 적층된 제1 게이트스택과, 상기 주변회로영역에 하프늄옥사이드 및 지르코늄옥사이드의 복합막([(HfO2)x(ZrO2)y]z) 및 제2 게이트전극막이 순차적으로 적층된 제2 게이트스택을 형 성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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