KR20050045752A - 실리콘층과 유전막 사이에 확산방지막을 구비하는 반도체장치의 제조 방법 - Google Patents

실리콘층과 유전막 사이에 확산방지막을 구비하는 반도체장치의 제조 방법 Download PDF

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Abstract

실리콘층과 유전막 사이에 확산방지막을 구비하는 반도체 장치의 제조 방법을 제공한다. 이를 위해, 실리콘층을 갖는 반도체 기판을 마련한다. O3를 이용하여 상기 실리콘층과 반응시켜 확산방지막을 형성한다. 상기 확산방지막 상에 유전막을 형성한다.

Description

실리콘층과 유전막 사이에 확산방지막을 구비하는 반도체 장치의 제조 방법{Method of fabricating a semiconductor device including a diffusion barrier layer between a silicon layer and a dielectric layer}
본 발명은 반도체 장치 제조 방법에 관한 것으로서, 보다 상세하게는 실리콘층과 유전막 사이에 확산방지막을 구비하는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 트랜지스터의 크기가 감소되고 있다. 게이트의 길이는 점차로 줄어들고 또한 게이트 유전막의 두께도 얇아지고 있다. 게이트 유전막의 두께가 얇아지면 반도체 기판과 게이트 전극 사이의 정전용량(capacitance)이 증가하여 반도체 장치의 속도가 향상된다. 따라서, 반도체 장치의 축소를 위하여 게이트 유전막의 두께 감소는 필수적으로 요구되고 있는 사항이다. 그러나, 게이트 유전막의 두께가 매우 얇아지면 게이트 유전막의 브레이크다운(break down)이 발생한다. 아울러, 터널링(tunneling)에 기인하여 과도한 누설전류가 발생된다. 누설전류는 게이트 유전막의 물리적 두께에 의존한다. 따라서, 누설전류를 감소시키려면 실리콘 산화막보다 큰 유전상수을 갖는 물질로 게이트 유전막을 형성하여야 한다.
또한, 반도체 장치의 고집적화에 따라 좁은 면적에 큰 용량을 가지는 캐패시터를 형성하는 것 역시 중요 과제가 되고 있다.
이와 같이, 반도체 장치의 고집적화 및 대용량화의 경향에 따라 MOSFET(metal oxide semiconductor field effect transistor)의 게이트 유전막 및 캐패시터 유전막을 고유전 물질로 형성하려는 연구가 급속도로 진행되고 있다.
그러나, 고유전막 형성에 따라 여러 문제점들이 나타나고 있다. 예를 들어, 고유전막을 실리콘층과 접하게 형성할 경우 열처리 온도에 따라 안정성이 떨어지는 문제점이 있다. 또한, 실리콘 기판 또는 캐패시터의 실리콘 전극 상에 HfO2를 증착하여 고유전막을 형성할 경우, 실리콘층과 Hf 원소의 반응에 의해 하프늄 실리사이드(Hf-silicide)가 형성된다. 특히, 트랜지스터의 경우에는 상기 하프늄 실리사이드의 형성에 따라, 계면 포획 밀도(interface trap density)가 증가되어 캐리어의 이동도(mobility)가 저하되고, 평탄대역 전압이동(flat band voltage shift)이 발생하는 문제점 있다. 이를 극복하기 위하여, 실리콘층과 고유전막 사이에 장벽층으로서 실리콘 질화막(SiNx)을 형성하는 연구가 진행되고 있다. 그러나, 실리콘 질화막과 실리콘막이 접할 경우 SiNx/Si 계면에 고정되는 양전하의 밀도가 증가되어 유전막의 특성을 열화시키는 단점이 있다. 그리고, 상기 장벽층으로서 Al2O3를 형성하는 방법이 있으나, Al2O3는 열처리 온도에 따라 정전용량이 변화하여 열적 안정성에 문제점이 나타나고 있다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘층과 유전막 사이에 확산방지막을 구비하는 반도체 장치 제조 방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예들은, O3를 이용하여 실리콘층과 유전막 사이에 확산방지막을 형성하는 방법을 제공한다.
본 발명의 일 양태에 따른 반도체 장치 제조 방법은, 실리콘층을 갖는 반도체 기판을 마련하는 것을 포함한다. 이어서, O3를 이용하여 상기 실리콘층과 반응시켜 확산방지막을 형성한다. 다음으로, 상기 확산방지막 상에 유전막을 형성한다.
상기 실리콘층은 실리콘 기판 또는 캐패시터 하부전극일 수 있다. 상기 유전막 상에는 게이트 전극 또는 캐패시터 상부전극이 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이하, 도 1a 내지 도 1c를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명한다.
먼저, 도 1a에 보이는 바와 같이 실리콘층(10) 상에 확산방지막(11)을 형성한다. 상기 실리콘층(10)은 소오스와 드레인이 형성되는 실리콘 기판 또는 캐패시터의 하부전극일 수 있다.
상기 확산방지막(11)은 O3를 상기 실리콘층과 반응시켜 형성할 수 있다.
보다 구체적으로 다음과 같은 세가지 방법으로 형성될 수 있다.
첫째, O3를 이용하여 상기 실리콘층(10) 상에 5 Å 내지 10 Å 두께의 SiO2막을 성장시켜 상기 확산방지막(11)을 형성할 수 있다. 상기 SiO2막은 100 g/㎥ 이상의 농도로 O3를 공급하여 형성할 수 있다. 또는 O2 중의 O3의 농도가 5 % 이상인 조건에서 상기 SiO2막을 형성할 수도 있다. 그리고, 상기 SiO2막의 형성 온도는 100 ℃ 내지 1000 ℃가 될 수 있다.
둘째, 상기 확산방지막(11)을 SiON막으로 형성할 수 있다. 이 경우 질소 함유 가스와 O3 가스를 동시에 주입하여 10 Å 두께의 SiON막을 형성한다. 상기 질소 함유 가스는, NH3 가스, N2O가스, NO 가스 또는 N2가스일 수 있다.
셋째, 상기 확산방지막(11)은 SiO2막과 SiON막의 적층구조로 형성할 수 있다. 상기 SiON막은 전술한 첫 번째 방법과 같이 O3 분위기에서 성장된 SiO2막 표면을 질화시켜 형성할 수 있다. 이때, NH3 가스, N2O가스, NO 가스 또는 N2가스 등과 같은 질소 함유 가스를 이용하여 상기 SiO2막의 표면을 질화시킬 수 있다.
다음으로 도 1b에 보이는 바와 같이, 상기 확산방지막(11) 상에 유전막(12)을 형성한다. 상기 유전막(12)은 SiO2막 보다 유전율이 높은 물질로 형성할 수 있다. 본 발명의 실시예에서 상기 유전막(12)은 HfO2막, Al2O3막, ZrO2 막, Ta2O5막, TiO2막, SrTiO3막, AlTiO막, AlHfO막 및 HfTiO막 중 적어도 어느 하나로 형성할 수 있다.
이어서 도 1c에 보이는 바와 같이, 상기 유전막(12)의 표면을 질화시켜 질화막(13)을 형성할 수 있다. 이때, NH3 가스, N2O가스, NO 가스 또는 N2가스와 같은 질소함유 가스를 이용하여 상기 질화막(13)을 형성한다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치 제조 공정 단면도이다. 도 2를 참조하면, 전술한 본 발명의 제1 실시예에 따라 실리콘 기판(30) 상에 확산방지막(31)을 형성한다. 이어서, 상기 확산방지막(31) 상에 유전막(32) 및 게이트 전극(34)을 차례로 형성한다. 상기 유전막(32)과 상기 게이트 전극(34) 사이에 질화막(34)을 형성할 수도 있다. 이와 같이 질화막(34)을 구비함으로써, 상기 게이트 전극(34)을 도핑된 폴리실리콘막으로 형성할 경우, 상기 게이트 전극(34)으로부터 상기 유전막(32) 내로 도펀트가 확산되는 것을 보다 효과적으로 방지할 수 있다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치 제조 공정 단면도이다. 도 3을 참조하면, 반도체 기판(40)을 덮는 층간절연막(41)을 통하여 상기 반도체 기판(40)과 연결되는 실리콘 하부전극(42)을 형성한다. 이어서 전술한 본 발명의 제1 실시예에 따라 상기 실리콘 하부전극(42) 상에 확산방지막(43)을 형성한다. 다음으로, 상기 확산방지막(43) 상에 형성된 유전막(44) 및 상부전극(46)을 차례로 형성한다. 상기 유전막(44)과 상기 상부전극(46) 사이에 질화막(45)을 형성할 수도 있다.
이하, 실리콘층(Si) 상에 HfO2막을 구비하는 종래기술에 따른 반도체 장치와 실리콘층(Si)과 HfO2막 사이에 O3로 형성된 SiO2막(O3-SiO2 )을 구비하는 본 발명에따른 반도체 장치 특성을 비교하여 설명한다.
도 4a는 종래기술에 따른 반도체 장치의 열처리에 따른 C-V 특성 변화를 보이는 그래프이다. 도 4b는 본 발명에 따른 반도체 장치의 열처리에 따른 C-V 특성 보이는 그래프이다. 본 발명에 따라 실리콘층(Si)과 HfO2막 사이에 O3로 형성된 SiO2막(O3-SiO2)을 구비할 경우에도 전형적인 전하 축적(accumulation) 특성을 가짐을 알 수 있다.
도 5는 종래 기술에 따른 반도체 장치와 본 발명에 따른 반도체 장치의 열처리 전후 CET(capacitance equivalent oxide thickness) 변화를 보이는 그래프이다. 도 5에 보이는 바와 같이, 종래 기술에 따른 반도체 장치 및 본 발명에 따른 반도체 장치의 800 ℃ 열처리 후의 CET 변화율은 각각 82% 및 42 %이다. 따라서, 본 발명에 따른 반도체 장치가 열적 안정성에서 본다 더 우수함을 알 수 있다. 종래 반도체 장치는 Si층과 HfO2막이 접함에 따라 형성된 불안전한 계면에 의해, 열처리 과정에서 SiO2막이 더 형성되어 CET가 증가된다. 이에 반하여, 본 발명에 따른 반도체 장치는 Si층과 HfO2막 사이에 O3로 형성된 SiO2막(O3-SiO2 )을 구비함에 따라 보다 안정된 구조를 가짐을 알 수 있다.
도 6은 종래 기술에 따른 반도체 장치와 본 발명에 따른 반도체 장치의 열처리에 따른 평탄대역 전압의 변화를 보이는 그래프이다. 종래 기술에 따른 반도체 장치는 열처리 전후 평탄대역 전압의 변화가 발생하는데 반하여, 본 발명에 따른 반도체 장치에서는 열처리 전후 평탄대역 전압의 변화가 일어나지 않았다.
도 7은 종래 기술에 따른 반도체 장치와 본 발명에 따른 반도체 장치의 열처리에 따른 히스테리시스 폭(width of hysteresis) 변화를 보이는 그래프이다. 종래 기술에 따른 반도체 장치는 열처리 후 히스테리시스 폭이 증가하는데 반하여, 본 발명에 따른 반도체 장치에서는 열처리 후 히스테리시스 폭이 감소하였다. 이와 같이, 본 발명에 따라 열적 안정성이 보다 우수한 반도체 장치를 구현할 수 있다.
한편, 게이트 유전막이 얇아짐에 따라 탄소 오염(carbon contamination)의 정도에 따라 소자의 특성 변화가 보다 민감하게 나타난다. 탄소 오염은 유기물질을 이용한 반도체 공정의 여러 단계에서 발생한다. 게이트 유전막 내에 탄소가 존재할 경우 소자 특성의 열화가 나타난다. 즉, 게이트 유전막 내에 존재하는 탄소는 휘발되는 SiO의 생성을 촉진시킨다. 실리콘 기판과 산화막 경계에서 발생하는 SiO의 휘발에 의해 실리콘 기판 표면이 거칠어져 소자의 성능 및 신뢰성 저하를 유발한다.
도 8은 종래 기술에 따른 반도체 장치와 본 발명에 따른 반도체 장치 각각에 존재하는 HfO2막의 AES(Auger Emission Spectroscopy) 측정 결과를 비교하여 보이는 그래프이다. 본 발명에 따른 반도체 장치 내의 HfO2막 내에 보다 적은 양의 탄소가 포함되어 있음을 알 수 있었다.
전술한 바와 같이 이루어지는 본 발명은, 실리콘층 상에 O3를 이용하여 확산방지막을 형성한 다음 고유전막을 형성하여 실리콘층과 고유전막 간의 반응을 방지할 수 있다. 이에 따라, 후속 열처리 공정에서 평탄 대역 전압이 변화하는 것을 방지할 수 있으며 소자의 열적 안정성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 제1 실시예에 따른 반도체 장치 제조 공정 단면도들이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치 제조 공정 단면도이다.
도 3는 본 발명의 제3 실시예에 따른 반도체 장치 제조 공정 단면도이다.
도 4a는 종래기술에 따른 반도체 장치의 열처리에 따른 C-V 특성 변화를 보이는 그래프이다.
도 4b는 본 발명에 따른 반도체 장치의 열처리에 따른 C-V 특성 보이는 그래프이다.
도 5는 반도체 장치의 열처리 전후 CET 변화를 보이는 그래프이다.
도 6은 반도체 장치의 열처리에 따른 평탄대역 전압의 변화를 보이는 그래프이다.
도 7은 반도체 장치의 열처리에 따른 히스테리시스 폭 변화를 보이는 그래프이다.
도 8은 HfO2막의 AES측정 결과를 보이는 그래프이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
10: 실리콘층 11, 31, 43: 확산방지막
12, 32, 44: 유전막 13, 45: 질화막
34: 게이트 30: 실리콘 기판
40: 반도체 기판 42: 실리콘 하부전극
46: 상부전극

Claims (9)

  1. 실리콘층을 갖는 반도체 기판을 마련하는 단계;
    O3를 이용하여 상기 실리콘층과 반응시켜 확산방지막을 형성하는 단계; 및
    상기 확산방지막 상에 유전막을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 유전막 상에 전도막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 실리콘층은 실리콘 기판이고, 상기 전도막 패턴은 게이트 전극인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 2 항에 있어서,
    상기 실리콘층은 캐패시터의 하부전극이고, 상기 전도막 패턴은 캐패시터의 상부전극인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 유전막은 HfO2막, Al2O3막, ZrO2막, Ta2O5 막, TiO2막, SrTiO3막, AlTiO막, AlHfO막 및 HfTiO막 중 적어도 어느 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전막 표면을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 확산방지막을 형성하는 단계에서, O3를 포함한 분위기에서 상기 실리콘층 상에 SiO2막을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 확산방지막을 형성하는 단계에서, 질소 함유 가스와 O3 가스를 이용하여 SiON막을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 확산방지막을 형성하는 단계는,
    O3를 포함한 분위기에서 상기 실리콘층 상에 SiO2막을 형성하는 단계; 및
    상기 SiO2막의 표면을 질화시켜 SiON막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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