CN109643726A - 量子点装置 - Google Patents

量子点装置 Download PDF

Info

Publication number
CN109643726A
CN109643726A CN201680088872.5A CN201680088872A CN109643726A CN 109643726 A CN109643726 A CN 109643726A CN 201680088872 A CN201680088872 A CN 201680088872A CN 109643726 A CN109643726 A CN 109643726A
Authority
CN
China
Prior art keywords
quantum
groove
grid
quantum dot
insulating materials
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201680088872.5A
Other languages
English (en)
Inventor
H.C.乔治
R.皮拉里塞蒂
J.M.罗伯茨
N.K.托马斯
J.S.克拉克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109643726A publication Critical patent/CN109643726A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/127—Quantum box structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Artificial Intelligence (AREA)
  • Computational Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本文公开的是量子点装置以及相关计算装置和方法。例如，在一些实施例中，一种量子点装置可包括：量子阱堆叠；绝缘材料，被布置在量子阱堆叠上方，其中所述绝缘材料包括沟槽；和栅极金属，被布置在绝缘材料上并且延伸到沟槽中。

Description

量子点装置
背景技术
量子计算涉及与使用量子力学现象操纵数据的计算系统相关的研究领域。这些量子力学现象(诸如，叠加(其中量子变量可以同时存在于多个不同状态中)和纠缠(其中多个量子变量具有相关状态，而不管它们之间在空间或时间中的距离如何))在经典计算的世界中不具有类似情况，并且因此不能被利用经典计算装置实现。
附图说明
通过下面结合附图的详细描述将会容易地理解各实施例。为了方便这种描述，相似的标号指定相似的结构元件。在附图中的图中，作为示例而非作为限制图示各实施例。
图1-4是根据各种实施例的量子点装置的剖视图。
图5-44图示根据各种实施例的量子点装置的制造中的各种示例性阶段。
图45-47是根据各种实施例的另一量子点装置的剖视图。
图48是根据各种实施例的示例性量子点装置的剖视图。
图49是根据各种实施例的图48的量子点装置的制造中的替代示例性阶段的剖视图。
图50-52是根据各种实施例的可被用在量子点装置中的量子阱堆叠的各种示例的剖视图。
图53-54图示根据各种实施例的量子点装置中的掺杂区域的各种实施例的详细视图。
图55A图示根据各种实施例的具有按照二维阵列布置的多个沟槽的量子点装置的实施例。
图55B图示根据各种实施例的在量子阱堆叠上的单个沟槽中具有多组栅极的量子点装置的实施例。
图56-59图示根据各种实施例的量子点装置的制造中的各种替代阶段。
图60-65图示根据各种实施例的量子点装置的制造中的各种替代阶段。
图66是根据各种实施例的具有多个互连层的量子点装置的剖视图。
图67是根据各种实施例的量子点装置封装的剖视图。
图68A和68B是可包括本文公开的任何量子点装置的晶片和管芯的顶视图。
图69是可包括本文公开的任何量子点装置的装置组件的侧剖视图。
图70是根据各种实施例的制造量子点装置的说明性方法的流程图。
图71-72是根据各种实施例的操作量子点装置的说明性方法的流程图。
图73是根据各种实施例的可包括本文公开的任何量子点装置的示例性量子计算装置的方框图。
具体实施方式
本文公开的是量子点装置以及相关计算装置和方法。例如，在一些实施例中，一种量子点装置可包括：量子阱堆叠；绝缘材料，被布置在量子阱堆叠上方，其中所述绝缘材料包括沟槽；和栅极金属，被布置在绝缘材料上并且延伸到沟槽中。
本文公开的量子点装置可使形成的量子点能够用作量子计算装置中的量子位(“qubit”)，以及实现对这些量子点的控制以执行量子逻辑操作。与以前的量子点形成和操纵的方案不同，本文公开的量子点装置的各种实施例提供量子点的强大空间定位(并且因此提供对量子点交互和操纵的良好控制)、装置中所包括的量子点的数量的良好可缩放性和/或实现与量子点装置的电气连接的设计灵活性以在更大的计算装置中集成量子点装置。
在下面的详细描述中，参照附图，附图形成该详细描述的一部分，并且在附图中作为说明示出可实施的实施例。应该理解，在不脱离本公开的范围的情况下可使用其它实施例并且可实现结构或逻辑改变。因此，不应该在限制性意义上理解下面的详细描述。
各种操作可被以最有助于理解要求保护的主题的方式依次描述为多个分立动作或操作。然而，描述的次序不应该被解释为暗示这些操作必须依赖于次序。特别地，这些操作可不按照呈现的次序执行。可按照不同于描述的实施例的次序执行描述的操作。在另外的实施例中，可执行各种另外的操作和/或可省略描述的操作。
为了本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。当参照测量范围使用术语“在……之间”时，术语“在……之间”包括测量范围的端点。如本文所使用，符号“A/B/C”表示(A)、(B)和/或(C)。
所述描述使用短语“在实施例中”或“在各实施例中”，它们均可指代相同或不同实施例中的一个或多个。另外，如关于本公开的各实施例所使用的，术语“包括”、“包含”、“具有”等是同义的。本公开可使用基于视角的描述，诸如“在……上方”、“在……下方”、“顶”、“底”和“侧”；这种描述被用于方便讨论，而非意图限制公开的实施例的应用。附图未必按照比例绘制。如本文所使用的，“高k电介质”指代具有比氧化硅高的介电常数的材料。如本文所使用的，“磁体线”指代用于影响(例如，改变、重置、扰乱或设置)量子点的自旋态的磁场产生结构。如本文所讨论的，磁体线的一个示例是导电路径，所述导电路径位于量子点形成的区域附近并且选择性地传导电流脉冲，所述电流脉冲产生磁场以影响该区域中的量子点的自旋态。
图1-4是根据各种实施例的量子点装置100的剖视图。特别地，图2图示沿着图1的剖面A-A获得的量子点装置100(而图1图示沿着图2的剖面C-C获得的量子点装置100)，图3图示沿着图2的剖面D-D获得的量子点装置100(而图2图示沿着图3的剖面A-A获得的量子点装置100)，并且图4图示沿着图1的剖面B-B获得的量子点装置100，其中许多部件未被示出以便更容易地图示栅极106/108和磁体线121可如何被图案化(而图1图示沿着图4的剖面E-E获得的量子点装置100)。虽然图1指示通过沟槽104-1获得图2中所示的剖面，但通过沟槽104-2获得的类似剖面可以是相同的，并且因此，图2的讨论通常提及“沟槽104”。
量子点装置100可包括布置在基座102上的量子阱堆叠146。绝缘材料128可被布置在量子阱堆叠146上方，并且绝缘材料128中的多个沟槽104可朝着量子阱堆叠146延伸。在图1-4中所示的实施例中，栅极电介质114可被布置在量子阱堆叠146和绝缘材料128之间以提供沟槽104的“底部”。以下参照图50-52讨论量子阱堆叠146的许多示例。
虽然仅两个沟槽104-1和104-2被示出在图1-4中，但这仅是为了容易图示，并且超过两个沟槽104可被包括在量子点装置100中。在一些实施例中，量子点装置100中所包括的沟槽104的总数是偶数，沟槽104被组织成包括一个有效沟槽104和一个读取沟槽104的对，如以下详细所讨论的。当量子点装置100包括超过两个沟槽104时，沟槽104可成对按照线布置(例如，2N个沟槽全部可被按照1x2N线或2xN线布置)，或成对按照更大阵列布置(例如，2N个沟槽全部可被布置为4xN/2阵列、6xN/3阵列等)。例如，图55A图示包括沟槽104的示例性二维阵列的量子点装置100。如图1和3中所示，在一些实施例中，多个沟槽104可被平行地定向。为了容易说明，本文的讨论将会主要集中于单对沟槽104，但本公开的所有教导适用于具有更多沟槽104的量子点装置100。
量子阱堆叠146可包括量子阱层(图1-4中未示出，但以下参照图50-52的量子阱层152讨论)。量子阱堆叠146中所包括的量子阱层可被布置为垂直于z方向，并且可提供可在其中形成二维电子气体(2DEG)的层以便实现在量子点装置100的操作期间产生量子点，如以下更详细所讨论的。量子阱层本身可提供关于量子阱堆叠146中的量子点的z位置的几何约束。为了控制量子阱堆叠146中的量子点的x和y位置，电压可被施加于至少部分地布置在量子阱堆叠146上方的沟槽104中的栅极以调整在x和y方向上沿着沟槽104的能量分布，并且由此约束量子阱内的量子点的x和y位置(以下参照栅极106/108详细地讨论)。沟槽104的尺寸可采用任何合适的值。例如，在一些实施例中，沟槽104均可具有10和30纳米之间的宽度162。在一些实施例中，沟槽104均可具有200和400纳米之间(例如，250和350纳米之间，或等于300纳米)的深度164。绝缘材料128可以是介电材料(例如，夹层电介质)，诸如氧化硅。在一些实施例中，绝缘材料128可以是化学气相沉积(CVD)或可流动CVD氧化物。在一些实施例中，沟槽104可分隔开50和500纳米之间的距离160。
多个栅极可被至少部分地布置在每个沟槽104中。在图2中所示的实施例中，三个栅极106和两个栅极108被示出为至少部分地分布在单个沟槽104中。栅极的这个特定数量仅是说明性的，并且可使用任何合适数量的栅极。另外，如以下参照图55B所讨论的，多组栅极(比如，图2中所示的栅极)可被至少部分地布置在沟槽104中。
如图2中所示，栅极108-1可被布置在栅极106-1和106-2之间，并且栅极108-2可被布置在栅极106-2和106-3之间。每个栅极106/108可包括栅极电介质114；在图2中所示的实施例中，用于全部栅极106/108的栅极电介质114由布置在量子阱堆叠146和绝缘材料128之间的栅极介电材料的共同层提供。在其它实施例中，用于每个栅极106/108的栅极电介质114可由栅极电介质114的分开的部分提供(例如，如以下参照图56-59所讨论的)。在一些实施例中，栅极电介质114可以是多层栅极电介质(例如，具有用于改进沟槽104和对应栅极金属之间的界面的多种材料)。栅极电介质114可以是例如氧化硅、氧化铝或高k电介质(诸如，氧化铪)。更一般地讲，栅极电介质114可包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可被用在栅极电介质114中的材料的示例可包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌酸铅锌。在一些实施例中，可对栅极电介质114执行退火过程以提高栅极电介质114的质量。
每个栅极106可包括栅极金属110和硬掩模116。硬掩模116可由氮化硅、碳化硅或另一合适的材料形成。栅极金属110可被布置在硬掩模116和栅极电介质114之间，并且栅极电介质114可被布置在栅极金属110和量子阱堆叠146之间。如图1中所示，在一些实施例中，栅极106的栅极金属110可在绝缘材料128上方延伸并且延伸到绝缘材料128中的沟槽104中。为了容易说明，在图2中仅标记硬掩模116的一部分。在一些实施例中，栅极金属110可以是超导体，诸如铝、氮化钛(例如，经原子层沉积而沉积)或氮化铌钛。在一些实施例中，硬掩模116可不存在于量子点装置100中(例如，硬掩模(比如，硬掩模116)可在处理期间被去除，如以下所讨论的)。栅极金属110的侧面可以是基本上平行的，如图2中所示，并且绝缘分隔物134可被沿着沟槽104的纵向轴线布置在栅极金属110和硬掩模116的侧面。如图2中所示，分隔物134可越靠近量子阱堆叠146越厚并且离量子阱堆叠146越远越薄。在一些实施例中，分隔物134可具有凸形状。分隔物134可由任何合适的材料形成，该合适的材料诸如是碳掺杂氧化物、氮化硅、氧化硅或其它碳化物或氮化物(例如，碳化硅、掺杂有碳的氮化硅和氮氧化硅)。栅极金属110可以是任何合适的金属(诸如，氮化钛)。如图2中所示，在沿y方向的栅极金属110和沟槽104的侧壁之间可不布置分隔材料。
每个栅极108可包括栅极金属112和硬掩模118。硬掩模118可由氮化硅、碳化硅或另一合适的材料形成。栅极金属112可被布置在硬掩模118和栅极电介质114之间，并且栅极电介质114可被布置在栅极金属112和量子阱堆叠146之间。如图3中所示，在一些实施例中，栅极108的栅极金属112可在绝缘材料128上方延伸并且延伸到绝缘材料128中的沟槽104中。在图2中所示的实施例中，硬掩模118可在硬掩模116上方延伸(并且在栅极106的栅极金属110上方延伸)，而在其它实施例中，硬掩模118可不在栅极金属110上方延伸。在一些实施例中，栅极金属112可以是与栅极金属110不同的金属；在其它实施例中，栅极金属112和栅极金属110可具有相同材料成分。在一些实施例中，栅极金属112可以是超导体，诸如铝、氮化钛(例如，经原子层沉积而沉积)或氮化铌钛。在一些实施例中，硬掩模118可不存在于量子点装置100中(例如，硬掩模(比如，硬掩模118)可在处理期间被去除，如以下所讨论的)。
栅极108-1可沿着沟槽104的纵向轴线在位于栅极106-1和栅极106-2的侧面的邻近分隔物134之间延伸，如图2中所示。在一些实施例中，栅极108-1的栅极金属112可沿着沟槽104的纵向轴线在位于栅极106-1和栅极106-2的侧面的分隔物134之间延伸。因此，栅极108-1的栅极金属112可具有与分隔物134的形状基本上互补的形状，如所示的。类似地，栅极108-2可沿着沟槽104的纵向轴线在位于栅极106-2和栅极106-3的侧面的邻近分隔物134之间延伸。在栅极电介质114不是在栅极108和106之间共同地共享的层而是替代地在分隔物134之间被分开地沉积在沟槽104中(例如，如以下参照图56-59所讨论的)的一些实施例中，栅极电介质114可至少部分地沿分隔物134的侧面(并且沿沟槽104的邻近侧壁)延伸，并且栅极金属112可在分隔物134上的栅极电介质114的各部分(和沟槽104的邻近侧壁)之间延伸。像栅极金属110一样，栅极金属112可以是任何合适的金属(诸如，氮化钛)。如图3中所示，在一些实施例中，沿y方向在栅极金属112和沟槽104的侧壁之间可不布置分隔材料；在其它实施例中(例如，如以下参照图48和49所讨论的)，分隔物134也可沿y方向被布置在栅极金属112和沟槽104的侧壁之间。
栅极106/108的尺寸可采用任何合适的值。例如，在一些实施例中，沟槽104中的栅极金属110的z高度166可处于225和375纳米之间(例如，大约300纳米)；栅极金属112的z高度175可处于相同范围中。沟槽104中的栅极金属110的这个z高度166可代表绝缘材料128的z高度(例如，在200和300纳米之间)和绝缘材料128顶上的栅极金属110的厚度(例如，在25和75纳米之间，或大约50纳米)之和。在实施例(比如，图1-3中所示的实施例)中，栅极金属112的z高度175可大于栅极金属110的z高度166。在一些实施例中，栅极金属110的长度168(即，沿x方向)可处于20和40纳米之间(例如，30纳米)。虽然所有栅极106在附图中被图示为具有相同长度168的栅极金属110，但在一些实施例中，与“内部”栅极106(例如，图2中所示的实施例中的栅极106-2)相比，“最外面的”栅极106(例如，图2中所示的实施例的栅极106-1和106-3)可具有更大长度168。这种较长的“外部”栅极106可提供掺杂区域140和可形成量子点142的在栅极108和内栅极106下方的区域之间的空间分离，并且因此，可减少由掺杂区域140引起的对在栅极108和内栅极106下方的势能前景的扰动。
在一些实施例中，相邻栅极106之间的距离170(例如，如沿x方向从一个栅极106的栅极金属110到相邻栅极106的栅极金属110所测量的，如图2中所示)可处于40和100纳米之间(例如，50纳米)。在一些实施例中，分隔物134的厚度172可处于1和10纳米之间(例如，处于3和5纳米之间，处于4和6纳米之间，或处于4和7纳米之间)。栅极金属112的长度(即，沿x方向)可取决于栅极106和分隔物134的尺寸，如图2中所示。如图1和3中所指示的，一个沟槽104中的栅极106/108可在该沟槽104和相邻沟槽104之间在绝缘材料128上方延伸，但可通过中间绝缘材料130和分隔物134而与它们的对应栅极隔离。
如图2中所示，栅极106和108可被沿x方向交替地布置。在量子点装置100的操作期间，电压可被施加于栅极106/108以调整量子阱堆叠146中的势能从而创建具有变化深度的量子阱，在该量子阱中可形成量子点142。为了容易说明，在图2和4中利用标号仅标记一个量子点142，但在每个沟槽104下方，五个量子点被指示为虚线圆圈。图2和4中的量子点142的位置并不意图指示量子点142的特定几何定位。分隔物134(和绝缘材料128)可自己在量子阱堆叠146中在栅极106/108下方的量子点之间提供“被动”势垒，并且施加于栅极106/108中的不同栅极的电压可调整在量子阱堆叠146中在栅极106/108下方的势能；减小栅极106/108下方的势能可以实现在栅极106/108下方形成量子点，而增加栅极106/108下方的势能可在该栅极106/108下方形成量子势垒。
量子阱堆叠146可包括掺杂区域140，掺杂区域140可用作量子点装置100的电荷载流子的储存器。例如，n型掺杂区域140可为电子类型量子点142提供电子，并且p型掺杂区域140可为空穴类型量子点142提供空穴。在一些实施例中，界面材料141可被布置在掺杂区域140的表面处，如图中所示。界面材料141可促进导电接触器(例如，如以下所讨论的导电过孔136)和掺杂区域140之间的电耦合。界面材料141可以是任何合适的金属半导体欧姆接触材料；例如，在掺杂区域140包括硅的实施例中，界面材料141可包括硅化镍、硅化铝、硅化钛、硅化钼、硅化钴、硅化钨或硅化铂(例如，如以下参照图33-34所讨论的)。在一些实施例中，界面材料141可以是非硅化合物(诸如，氮化钛)。在一些实施例中，界面材料141可以是金属(例如，铝、钨或铟)。
本文公开的量子点装置100可被用于形成电子类型或空穴类型量子点142。需要注意的是，施加于栅极106/108以形成量子阱/势垒的电压的极性取决于用在量子点装置100中的电荷载流子。在电荷载流子是电子(并且因此，量子点142是电子类型量子点)的实施例中，施加于栅极106/108的足够的负电压可增加在栅极106/108下方的势垒，并且施加于栅极106/108的足够的正电压可减小在栅极106/108下方的势垒(由此形成在其中可形成电子类型量子点142的势阱)。在电荷载流子是空穴(并且因此，量子点142是空穴类型量子点)的实施例中，施加于栅极106/108的足够的正电压可增加在栅极106/108下方的势垒，并且施加于栅极106和108的足够的负电压可减小在栅极106/108下方的势垒(由此形成可在其中形成空穴类型量子点142的势阱)。本文公开的量子点装置100可被用于形成电子类型或空穴类型量子点。
电压可被分别施加于栅极106和108中的每一个以调整在栅极106和108下方的量子阱堆叠146中的势能，并且由此控制在栅极106和108中的每一个下方的量子点142的形成。另外，在栅极106和108中的不同栅极下方的相对势能分布允许量子点装置100调谐在相邻栅极下方的量子点142之间的潜在相互作用。例如，如果两个相邻量子点142(例如，在栅极106下方的一个量子点142和在相邻栅极108下方的另一量子点142)仅通过短势垒分离，则与两个量子点142通过更高势垒分离的情况相比，它们可更强烈地相互作用。由于在每个栅极106/108下方的势阱的深度/势垒的高度可通过调整相应栅极106/108上的电压而被调整，所以相邻栅极106/108之间的势差可被调整，并且因此，所述相互作用被调谐。
在一些应用中，栅极108可被用作柱塞栅极以便实现在栅极108下方形成量子点142，而栅极106可被用作势垒栅极以调整形成在相邻栅极108下方的量子点142之间的势垒。在其它应用中，栅极108可被用作势垒栅极，而栅极106被用作柱塞栅极。在其它应用中，量子点142可被形成在所有栅极106和108下方，或形成在栅极106和108的任何期望子集下方。
导电过孔和线可接触栅极106/108，并且接触掺杂区域140，以便使得能够在期望位置实现与栅极106/108和掺杂区域140的电气连接。如图1-4中所示，栅极106可既“竖直”又“水平”延伸离开量子阱堆叠146，并且导电过孔120可接触栅极106(并且在图2中以虚线绘制以指示它们在附图的平面后面的位置)。导电过孔120可延伸穿过硬掩模116和硬掩模118以接触栅极106的栅极金属110。栅极108可类似地延伸离开量子阱堆叠146，并且导电过孔122可接触栅极108(也在图2中以虚线绘制以指示它们在附图的平面后面的位置)。导电过孔122可延伸穿过硬掩模118以接触栅极108的栅极金属112。导电过孔136可接触界面材料141，并且可由此与掺杂区域140发生电气接触。根据需要，量子点装置100可包括另外的导电过孔和/或线(未示出)以与栅极106/108和/或掺杂区域140发生电气接触。量子点装置100中所包括的导电过孔和线可包括任何合适的材料，诸如铜、钨(例如，通过CVD而沉积)或超导体(例如，铝、锡、氮化钛、氮化铌钛、钽、铌或其它铌化合物(诸如，铌锡和铌锗))。
在操作期间，偏置电压可被施加于掺杂区域140(例如，经导电过孔136和界面材料141)以使电流流经掺杂区域140并且流经量子阱堆叠146的量子阱层(以下参照图50-52更详细地讨论)。当掺杂区域140掺杂有n型材料时，这个电压可以是正的；当掺杂区域140掺杂有p型材料时，这个电压可以是负的。这个偏置电压的量值可采用任何合适的值(例如，在0.25伏特和2伏特之间)。
在一些实施例中，量子点装置100可包括一个或多个磁体线121。例如，单个磁体线121在图1-4中被图示为位于沟槽104-1附近。磁体线121可由导电材料形成，并且可被用于传导电流脉冲，所述电流脉冲产生磁场以影响可形成在量子阱堆叠146中的一个或多个量子点142的自旋态。在一些实施例中，磁体线121可传导脉冲以重置(或“扰乱”)核和/或量子点自旋。在一些实施例中，磁体线121可传导脉冲以初始化处于特定自旋态的量子点中的电子。在一些实施例中，磁体线121可传导电流以提供可耦合到qubit的自旋的连续振荡磁场。磁体线121可提供这些实施例的任何合适的组合或者任何其它合适的功能。
在一些实施例中，磁体线121可由铜形成。在一些实施例中，磁体线121可由超导体(诸如，铝)形成。图1-4中所示的磁体线121与沟槽104是非共面的，并且也与栅极106/108是非共面的。在一些实施例中，磁体线121可与栅极106/108分隔开一定距离167。距离167可采用任何合适的值(例如，基于与特定量子点142的磁场相互作用的期望强度)；在一些实施例中，距离167可处于25纳米和1微米之间(例如，处于50纳米和200纳米之间)。
在一些实施例中，磁体线121可由磁性材料形成。例如，磁性材料(诸如，钴)可被沉积在绝缘材料130中的沟槽中以在量子点装置100中提供永磁场。
磁体线121可具有任何合适的尺寸。例如，磁体线121可具有25和100纳米之间的厚度169。磁体线121可具有25和100纳米之间的宽度171。在一些实施例中，磁体线121的宽度171和厚度169可分别等于用于提供电气互连的量子点装置100中的其它导电线(未示出)的宽度和厚度，如本领域所已知的。磁体线121可具有长度173，长度173可取决于将要形成与磁体线121相互作用的量子点142的栅极106/108的数量和尺寸。图1-4中所示的磁体线121(和以下图45-47中所示的磁体线121)基本上是线性的，但情况不必如此；本文公开的磁体线121可采用任何合适的形状。导电过孔123可接触磁体线121。
导电过孔120、122、136和123可通过绝缘材料130彼此电气隔离。绝缘材料130可以是任何合适的材料，诸如夹层电介质(ILD)。绝缘材料130的示例可包括氧化硅、氮化硅、氧化铝、碳掺杂氧化物和/或氮氧化硅。如集成电路制造领域所已知的，可在迭代过程中形成导电过孔和线，在迭代过程中，结构的各层被形成在彼此顶上。在一些实施例中，导电过孔120/122/136/123可在其最宽点具有20纳米或更大(例如，30纳米)的宽度，并且具有80纳米或更大(例如，100纳米)的间距。在一些实施例中，量子点装置100中所包括的导电线(未示出)可具有100纳米或更大的宽度和100纳米或更大的间距。图1-4中示出的导电过孔的特定布置仅是说明性的，并且任何电气布线布置可被实现。
如以上所讨论的，沟槽104-1的结构可与沟槽104-2的结构相同；类似地，在沟槽104-1中以及在沟槽104-1周围的栅极106/108的构造可与在沟槽104-2中以及在沟槽104-2周围的栅极106/108的构造相同。与沟槽104-1关联的栅极106/108可以是与平行的沟槽104-2关联的对应栅极106/108的镜像，并且绝缘材料130可分离与不同沟槽104-1和104-2关联的栅极106/108。特别地，形成在沟槽104-1下方(在栅极106/108下方)的量子阱堆叠146中的量子点142可在沟槽104-2下方(在对应栅极106/108下方)的量子阱堆叠146中具有对应量子点142。在一些实施例中，在沟槽104-1下方的量子点142用作qubit并且被控制(例如，由施加于与沟槽104-1关联的栅极106/108的电压控制)以执行量子计算的意义上，这些量子点142可被用作“有效”量子点。在与沟槽104-2关联的量子点142可通过检测由在沟槽104-1下方的量子点142中的电荷产生的电场来感测在沟槽104-1下方的量子点142的量子态并且可将在沟槽104-1下方的量子点142的量子态转换成可由与沟槽104-2关联的栅极106/108检测到的电信号的意义上，与沟槽104-2关联的量子点142可被用作“读取”量子点。在沟槽104-1下方的每个量子点142可由它的在沟槽104-2下方的对应量子点142读取。因此，量子点装置100既实现量子计算，又实现读取量子计算的结果的能力。
可使用任何合适的技术制造本文公开的量子点装置100。图5-44图示根据各种实施例的图1-4的量子点装置100的制造中的各种示例性阶段。虽然以下参照图5-44讨论的特定制造操作被图示为制造量子点装置100的特定实施例，但这些操作可被应用于制造量子点装置100的许多不同实施例，如本文所讨论的。以下参照图5-44讨论的任何元件可采用以上讨论(或者本文另外公开)的那些元件的任何实施例的形式。
图5图示包括基座102的组件200的剖视图。如以下所讨论的，基座102可用作平台，在该平台上形成量子阱堆叠146。在一些实施例中，基座102可包括一种或多种任何合适的半导体材料。例如，基座102可包括硅(例如，可由硅晶片形成)、锗或任何其它合适的材料。
图6图示在组件200(图5)的基座102上形成量子阱堆叠146之后的组件202的剖视图。量子阱堆叠146可包括量子阱层(未示出)，可在量子点装置100的操作期间在量子阱层中形成2DEG。可通过外延来形成量子阱堆叠146的一个或多个层。以下参照图50-52讨论量子阱堆叠146的各种实施例。
图7是在组件202(图6)的量子阱堆叠146上提供一层栅极电介质114之后的组件204的剖视图。在一些实施例中，可通过原子层沉积(ALD)或任何其它合适的技术来提供栅极电介质114。
图8是在组件204(图7)上提供绝缘材料128之后的组件206的剖视图。任何合适的材料可被用作绝缘材料128以便使沟槽104彼此电绝缘，如以上所讨论的。如上所述，在一些实施例中，绝缘材料128可以是介电材料(诸如，氧化硅)。在一些实施例中，在沉积绝缘材料128之前，栅极电介质114可不被提供在量子阱堆叠146上；替代地，绝缘材料128可被直接提供在量子阱堆叠146上，并且在形成沟槽104(如以下参照图9和图60-65所讨论的)之后，栅极电介质114可被提供在绝缘材料128的沟槽104中。
图9是在组件206(图8)的绝缘材料128中形成沟槽104之后的组件208的剖视图。沟槽104可向下延伸到栅极电介质114，并且可通过使用本领域已知的任何合适的常规光刻过程对组件206进行图案化并且随后进行蚀刻而被形成在组件206中。例如，硬掩模可被提供在绝缘材料128上，并且光刻胶可被提供在硬掩模上；光刻胶可被图案化以识别要在其中形成沟槽104的区域，硬掩模可根据图案化的光刻胶而被蚀刻，并且绝缘材料128可根据蚀刻的硬掩模而被蚀刻(此后，剩余的硬掩模和光刻胶可被去除)。在一些实施例中，干法和湿法蚀刻化学过程的组合可被用于在绝缘材料128中形成沟槽104，并且合适的化学过程可取决于组件208中所包括的材料，如本领域所已知的。虽然图9(和其它附图)中所示的沟槽104被示出为具有基本上平行的侧壁，但在一些实施例中，沟槽104可以是锥形的，朝着量子阱堆叠146变窄。图10是通过沟槽104的沿着图9的剖面A-A获得的组件208的视图(而图9图示沿着图10的剖面D-D获得的组件208)。图11-14保持图10的视角。
如上所述，在一些实施例中，栅极电介质114可被提供在沟槽104中(替代于在最初沉积绝缘材料128之前，如以上参照图7所讨论的)。例如，栅极电介质114可被按照以下参照图58讨论的方式(例如，使用ALD)提供在沟槽104中。在这种实施例中，栅极电介质114可被布置在沟槽104的底部，并且向上延伸到沟槽104的侧壁。
图11是在组件208(图9-10)上提供栅极金属110和硬掩模116之后的组件210的剖视图。硬掩模116可由电绝缘材料(诸如，氮化硅或碳掺杂氮化物)形成。组件210的栅极金属110可填充沟槽104，并且在绝缘材料128上方延伸。
图12是在对组件210(图11)的硬掩模116进行图案化之后的组件212的剖视图。应用于硬掩模116的图案可对应于栅极106的位置，如以下所讨论的。可通过如下步骤图案化硬掩模116：应用抗蚀剂，使用平版印刷对抗蚀剂进行图案化，然后蚀刻硬掩模(使用干法蚀刻或任何合适的技术)。
图13是在蚀刻组件212(图12)以去除不受图案化的硬掩模116保护的栅极金属110从而形成栅极106之后的组件214的剖视图。栅极金属110的蚀刻可形成与特定沟槽104关联的多个栅极106，并且也使对应于与不同沟槽104(例如，如图1中所示)关联的栅极106的栅极金属110的各部分分离。在一些实施例中，如图13中所示，栅极电介质114可在蚀刻的栅极金属110被蚀刻掉之后留在量子阱堆叠146上；在其它实施例中，栅极电介质114也可在栅极金属110的蚀刻期间被蚀刻。以下参照图56-59讨论这种实施例的示例。
图14是在组件214(图13)上提供分隔材料132之后的组件216的剖视图。图15是通过相邻栅极106之间的区域沿着图14的剖面D-D获得的组件216的视图(而图14图示沿着沟槽104的沿着图15的剖面A-A获得的组件216)。分隔材料132可包括例如以上参照分隔物134讨论的任何材料，并且可被使用任何合适的技术沉积。例如，分隔材料132可以是通过化学气相沉积(CVD)或原子层沉积(ALD)而沉积的氮化物材料(例如，氮化硅)。如图14和15中所示，分隔材料132可被保形地沉积在组件214上。
图16是在组件216(图14和15)上提供封盖材料133之后的组件218的剖视图。图17是通过相邻栅极106之间的区域沿着图16的剖面D-D获得的组件218的视图(而图16图示沿着沟槽104沿着图17的剖面A-A获得的组件218)。封盖材料133可以是任何合适的材料；例如，封盖材料133可以是通过CVD或ALD而沉积的氧化硅。如图16和17中所示，封盖材料133可被保形地沉积在组件216上。
图18是在组件218(图16和17)上提供牺牲材料135之后的组件220的剖视图。图19是通过相邻栅极106之间的区域沿着图18的剖面D-D获得的组件220的视图(而图18图示通过沟槽104沿着图19的剖面A-A获得的组件220)。牺牲材料135可被沉积在组件218上以完全覆盖封盖材料133，然后牺牲材料135可凹入以暴露封盖材料133的部分137。特别地，布置在栅极金属110上的硬掩模116附近的封盖材料133的部分137可不被牺牲材料135覆盖。如图19中所示，布置在相邻栅极106之间的区域中的所有封盖材料133可被牺牲材料135覆盖。可通过任何蚀刻技术(诸如，干法蚀刻)来实现牺牲材料135的凹入。牺牲材料135可以是任何合适的材料，诸如底部抗反射涂层(BARC)。
图20是在处理组件220(图18和19)的封盖材料133的暴露部分137以改变暴露部分137相对于封盖材料133的其余部分的蚀刻特性之后的组件222的剖视图。图21是通过相邻栅极106之间的区域沿着图20的剖面D-D获得的组件222的视图(而图20图示通过沟槽104沿着图21的剖面A-A获得的组件222)。在一些实施例中，这种处理可包括执行高剂量离子注入，其中注入剂量足够高以引起部分137中的成分变化并且实现蚀刻特性的期望变化。
图22是在去除组件222(图20和21)的牺牲材料135和未暴露的封盖材料133之后的组件224的剖视图。图23是通过相邻栅极106之间的区域沿着图22的剖面D-D获得的组件224的视图(而图22图示通过沟槽104的沿着图23的剖面A-A获得的组件224)。使用任何合适的技术(例如，通过灰化，然后进行清洁步骤)，牺牲材料135可被去除，并且可使用任何合适的技术(例如，通过蚀刻)去除未处理的封盖材料133。在通过离子注入来处理封盖材料133的实施例中(例如，如以上参照图20和21所讨论的)，在去除未处理的封盖材料133之前，高温退火可被执行以在封盖材料133的部分137中并入注入的离子。组件224中的剩余的经处理的封盖材料133可提供封盖结构145，封盖结构145被布置在栅极106的“顶部”附近并且在布置在栅极106的“侧面”的分隔材料132上方延伸。
图24是在执行下述操作之后的组件226的剖视图：对不受封盖结构145保护的组件224(图22和23)的分隔材料132进行定向蚀刻，在栅极106的侧面和顶部(例如，在硬掩模116和栅极金属110的侧面和顶部)留下分隔材料132。图25是通过相邻栅极106之间的区域沿着图24的剖面D-D获得的组件226的视图(而图24图示通过沟槽104的沿着图25的剖面A-A获得的组件226)。分隔材料132的蚀刻可以是各向异性蚀刻，“向下”蚀刻分隔材料132以在栅极106之间的一些区域中去除分隔材料132(如图24和25中所示)，同时在栅极106的侧面和顶部留下分隔材料135。在一些实施例中，各向异性蚀刻可以是干法蚀刻。图26-35保持图24的剖面视角。
图26是在从组件226(图24和25)去除封盖结构145之后的组件228的剖视图。可使用任何合适的技术(例如，湿法蚀刻) 去除封盖结构145。留在组件228中的分隔材料132可包括布置在栅极106的侧面的分隔物134和布置在栅极106的顶部的部分139。
图27是在组件228(图26)上提供栅极金属112之后的组件230的剖视图。栅极金属112可填充相邻栅极106之间的区域，并且可在栅极106的顶部上方并且在分隔材料部分139上方延伸。组件230的栅极金属112可填充沟槽104(在栅极106之间)，并且在绝缘材料128上方延伸。
图28是在执行下述操作之后的组件232的剖视图：对组件230(图27)进行平面化以去除栅极106上方的栅极金属112以及去除硬掩模116上方的分隔材料部分139。在一些实施例中，可使用化学机械抛光(CMP)技术平面化组件230。在一些实施例中，组件230的平面化还可去除一些硬掩模116。一些剩余栅极金属112可填充相邻栅极106之间的区域，而剩余栅极金属112的其它部分150可位于栅极106的“外部”。
图29是在组件232(图28)的平面化表面上提供硬掩模118之后的组件234的剖视图。硬掩模118可例如由以上参照硬掩模116讨论的任何材料形成。
图30是在对组件234(图29)的硬掩模118进行图案化之后的组件236的剖视图。应用于硬掩模118的图案可在硬掩模116上方延伸(并且在栅极106的栅极金属110上方延伸以及在栅极108的位置(如图2中所示)上方延伸)。硬掩模118可以是与硬掩模116非共面的，如图30中所示。图30中图示的硬掩模118因此可以是在全部硬掩模116上方延伸的硬掩模118的共同连续部分。例如，可使用以上参照硬掩模116的图案化讨论的任何技术图案化硬掩模118。
图31是在蚀刻组件236(图30)以去除不受图案化的硬掩模118保护的部分150从而形成栅极108之后的组件238的剖视图。硬掩模118的部分可保留在硬掩模116顶上，如图中所示。对组件236执行的操作可包括去除在量子阱堆叠146上“暴露”的任何栅极电介质114，如图中所示。可使用任何合适的技术(诸如，化学蚀刻或硅轰击)去除过多的栅极电介质114。在一些实施例中，图案化的硬掩模118可“侧向”延伸超出栅极106以覆盖位于栅极106“外部”的栅极金属112。在这种实施例中，栅极金属112的那些部分可保留在组件238中，并且可提供最外面的栅极(即，那些栅极108可位于其它栅极106/108的外围)。通过使用本文讨论的任何技术形成的另外的分隔物134，在那些外栅极108的侧面处的暴露的栅极金属112可被绝缘。这种外栅极108可被包括在本文公开的任何实施例中。
图32是在掺杂组件238(图31)的量子阱堆叠146以在栅极106/108的“外部”的量子阱堆叠146的部分中形成掺杂区域140之后的组件240的剖视图。用于形成掺杂区域140的掺杂物的类型可取决于期望的量子点的类型，如以上所讨论的。在一些实施例中，可通过离子注入来执行掺杂。例如，当量子点142是电子类型量子点142时，可通过磷、砷或另一n型材料的离子注入来形成掺杂区域140。当量子点142是空穴类型量子点142时，可通过硼或另一p型材料的离子注入来形成掺杂区域140。激活掺杂物并且使它们更远地扩散到量子阱堆叠146中的退火过程可跟在离子注入过程之后。掺杂区域140的深度可采用任何合适的值；例如，在一些实施例中，掺杂区域140可延伸到量子阱堆叠146中达500和1000埃之间的深度115。
在外栅极106上的外分隔物134可提供掺杂边界，限制掺杂物从掺杂区域140扩散到在栅极106/108下方的区域中。如图中所示，掺杂区域140可在相邻外分隔物134下方延伸。在一些实施例中，掺杂区域140可延伸经过外分隔物134并且在外栅极106的栅极金属110下方延伸，可仅延伸到外分隔物134和相邻栅极金属110之间的边界，或者可终止于外分隔物134下方并且不到达外分隔物134和相邻栅极金属110之间的边界。以下参照图53和54讨论这种实施例的示例。在一些实施例中，掺杂区域140的掺杂浓度可处于1017/cm3和1020/cm3之间。
图33是在组件240(图32)上方提供一层镍或其它材料143之后的组件242的剖视图。可使用任何合适的技术(例如，镀覆技术、化学气相沉积或原子层沉积)在组件240上沉积镍或其它材料143。
图34是在对组件242(图33)进行退火以使材料143与掺杂区域140相互作用从而形成界面材料141并且随后去除未发生相互作用的材料143之后的组件244的剖视侧视图。当掺杂区域140包括硅并且材料143包括镍时，例如，界面材料141可以是硅化镍。可在以上参照图33讨论的操作中沉积除镍之外的材料以便形成其它界面材料141，包括例如钛、铝、钼、钴、钨或铂。更一般地讲，组件244的界面材料141可包括本文参照界面材料141讨论的任何材料。
图35是在组件244(图34)上提供绝缘材料130之后的组件246的剖视图。图36是沿着图35的剖面C-C获得的组件246的另一剖视图(而沿着图36的剖面A-A获得图35的剖视图)。绝缘材料130可采用以上讨论的任何形式。例如，绝缘材料130可以是介电材料(诸如，氧化硅)。可使用任何合适的技术(诸如，旋涂、化学气相沉积(CVD)或等离子体增强CVD(PECVD))在组件244上提供绝缘材料130。在一些实施例中，在沉积之后并且在进一步处理之前，绝缘材料130可被向回抛光。在一些实施例中，组件246中的绝缘材料130的厚度131(如从硬掩模118开始测量，如图35中所指示)可处于50纳米和1.2微米之间(例如，处于50纳米和300纳米之间)。在一些实施例中，在提供绝缘材料130之前，氮化物蚀刻停止层(NESL)可被提供在组件244上(例如，布置在界面材料141上方)。
图37是在组件246(图35和36)的绝缘材料130中形成沟槽125之后的组件248的剖视图。沟槽125可使用任何期望技术(例如，抗蚀剂图案化，然后进行蚀刻)形成，并且可具有深度127和宽度129，深度127和宽度129可分别采用以上参照磁体线121讨论的厚度169和宽度171的任何实施例的形式。图38是沿着图37的剖面C-C获得的组件248的另一剖视图(而沿着图38的剖面A-A获得图37的剖视图)。在一些实施例中，组件246可被平面化以去除硬掩模116和118，然后在形成沟槽125之前，另外的绝缘材料130可被提供在平面化表面上；在这种实施例中，硬掩模116和118将不会存在于量子点装置100中。
图39是在利用用于形成磁体线121的材料填充组件248(图37和38)的沟槽125之后的组件250的剖视图。磁体线121可使用任何期望技术(例如，镀覆，然后进行平面化，或半添加过程)形成，并且可采用本文公开的任何实施例的形式。图40是沿着图39的剖面C-C获得的组件250的另一剖视图(而沿着图40的剖面A-A获得图39的剖视图)。
图41是在组件250(图39和40)上提供另外的绝缘材料130之后的组件252的剖视图。提供在组件250上的绝缘材料130可采用以上讨论的绝缘材料130的任何形式。图42是沿着图41的剖面C-C获得的组件252的另一剖视图(而沿着图42的剖面A-A获得图41的剖视图)。
图43是在执行下述操作之后的组件254的剖视图：在组件252(图41和42)中，形成穿过绝缘材料130(以及硬掩模116和118)以接触栅极106的栅极金属110的导电过孔120，形成穿过绝缘材料130(和硬掩模118)以接触栅极108的栅极金属112的导电过孔122，形成穿过绝缘材料130以接触掺杂区域140的界面材料141的导电过孔136，并且形成穿过绝缘材料130以接触磁体线121的导电过孔123。根据需要，可使用常规互连技术在组件254中形成另外的导电过孔和/或线。所获得的组件254可采用以上参照图1-4讨论的量子点装置100的形式。图44是沿着图43的剖面C-C获得的组件254的另一剖视图(而沿着图44的剖面A-A获得图43的剖视图)。
在图1-4中图示的量子点装置100的实施例中，磁体线121被定向为平行于沟槽104的纵向轴线。在其它实施例中，磁体线121可以不被定向为平行于沟槽104的纵向轴线。例如，图45-47是具有多个磁体线121的量子点装置100的实施例的各种剖视图，每个磁体线121位于沟槽104附近并且被定向为垂直于沟槽104的纵向轴线。除定向之外，图45-47的实施例的磁体线121可采用以上讨论的磁体线121的任何实施例的形式。图45-47的量子点装置100的其它元件可采用本文讨论的那些元件中的任何元件的形式。以上参照图5-44讨论的制造操作可被用于制造图45-47的量子点装置100。
虽然单个磁体线121被图示在图1-4中，但多个磁体线121可被包括在量子点装置100的该实施例中(例如，平行于沟槽104的纵向轴线的多个磁体线121)。例如，图1-4的量子点装置100可包括第二磁体线121，第二磁体线121按照与图示为位于沟槽104-1附近的磁体线121对称的方式位于沟槽104-2附近。在一些实施例中，多个磁体线121可被包括在量子点装置100中，并且这些磁体线121可彼此平行或者可不彼此平行。例如，在一些实施例中，量子点装置100可包括被定向为彼此垂直的两个(或更多个)磁体线121。
如以上所讨论的，在图3(和图5-44)中图示的实施例中，沿y方向在栅极金属112和沟槽104的附近侧壁之间可能不存在任何实质分隔材料。在其它实施例中，分隔物134也可沿y方向被布置在栅极金属112和沟槽104的侧壁之间。这种实施例的剖视图被示出在图48中(类似于图3的剖视图)。为了制造这种量子点装置100，可不执行以上参照图16-25讨论的操作；替代地，图14和15的组件216的分隔材料132可被各向异性地蚀刻(如参照图24和25所讨论的)以在栅极106的侧面上并且在沟槽104的侧壁上形成分隔物134。图49是可通过这种过程来形成的组件256(代替图25的组件226)的剖视图；沿着组件256的剖面A-A的视图可类似于图26，但可以不包括分隔材料部分139。组件256可如以上参照图27-44(或本文讨论的其它实施例)所讨论的那样被进一步处理以形成量子点装置100。
如以上所讨论的，量子阱堆叠146可包括可在量子点装置100的操作期间在其中形成2DEG的量子阱层。量子阱堆叠146可采用许多形式中的任何形式，其中的几种形式被图示在图50-52中。以下讨论的量子阱堆叠146中的各种层可在基座102上生长(例如，使用外延过程)。
图50是仅包括量子阱层152的量子阱堆叠146的剖视图。量子阱层152可被布置在基座102上(例如，如以上参照图6所讨论的)，并且可由一定材料形成，以使得在量子点装置100的操作期间，2DEG可在量子阱层152的上表面附近形成在量子阱层152中。栅极106/108的栅极电介质114可被布置在量子阱层152的上表面上(例如，如以上参照图7所讨论的)。在一些实施例中，图50的量子阱层152可由本征硅形成，并且栅极电介质114可由氧化硅形成；在这种布置中，在量子点装置100的使用期间，2DEG可在本征硅和氧化硅之间的界面处形成在本征硅中。图50的量子阱层152由本征硅形成的实施例针对电子类型量子点装置100可尤其有优势。在一些实施例中，图50的量子阱层152可由本征锗形成，并且栅极电介质114可由氧化锗形成；在这种布置中，在量子点装置100的使用期间，2DEG可在本征锗和氧化锗之间的界面处形成在本征锗中。这种实施例针对空穴类型量子点装置100可尤其有优势。在一些实施例中，量子阱层152可发生应变，而在其它实施例中，量子阱层152可不发生应变。图50的量子阱堆叠146中的各层的厚度(即，z高度)可采用任何合适的值。例如，在一些实施例中，量子阱层152(例如，本征硅或锗)的厚度可处于0.8和1.2微米之间。
图51是包括量子阱层152和势垒层154的量子阱堆叠146的剖视图。量子阱堆叠146可被布置在基座102上(例如，如以上参照图6所讨论的)，以使得势垒层154被布置在量子阱层152和基座102之间。势垒层154可提供量子阱层152和基座102之间的势垒。如以上参照图50所讨论的，图51的量子阱层152可由一定材料形成，以使得在量子点装置100的操作期间，2DEG可在量子阱层152的上表面附近形成在量子阱层152中。例如，在基座102由硅形成的一些实施例中，图51的量子阱层152可由硅形成，并且势垒层154可由硅锗形成。这种硅锗的锗含量可以是20-80%(例如，30%)。在量子阱层152由锗形成的一些实施例中，势垒层154可由硅锗形成(具有20-80%(例如，70%)的锗含量)。图51的量子阱堆叠146中的各层的厚度(即，z高度)可采用任何合适的值。例如，在一些实施例中，势垒层154(例如，硅锗)的厚度可处于0和400纳米之间。在一些实施例中，量子阱层152(例如，硅或锗)的厚度可处于5和30纳米之间。
图52是包括量子阱层152和势垒层154-1以及缓冲层176和另外的势垒层154-2的量子阱堆叠146的剖视图。量子阱堆叠146可被布置在基座102上(例如，如以上参照图6所讨论的)，以使得缓冲层176被布置在势垒层154-1和基座102之间。缓冲层176可由与势垒层154相同的材料形成，并且可用于当它在基座102上生长时捕获形成在这种材料中的缺陷。在一些实施例中，缓冲层176可在不同条件(例如，沉积温度或生长速率)下从势垒层154-1生长。特别地，势垒层154-1可在实现比缓冲层176少的缺陷的条件下生长。在缓冲层176包括硅锗的一些实施例中，缓冲层176的硅锗可具有从基座102到势垒层154-1变化的锗含量；例如，缓冲层176的硅锗可具有从硅基座102处的零百分比到势垒层154-1处的非零百分比(例如，30%)变化的锗含量。图52的量子阱堆叠146中的层的厚度(即，z高度)可采用任何合适的值。例如，在一些实施例中，缓冲层176(例如，硅锗)的厚度可处于0.3和4微米之间(例如，0.3-2微米或0.5微米)。在一些实施例中，势垒层154-1(例如，硅锗)的厚度可处于0和400纳米之间。在一些实施例中，量子阱层152(例如，硅或锗)的厚度可处于5和30纳米之间(例如，10纳米)。像势垒层154-1一样，势垒层154-2可在量子阱层152周围提供势能垒，并且可采用势垒层154-1的任何实施例的形式。在一些实施例中，势垒层154-2(例如，硅锗)的厚度可处于25和75纳米之间(例如，32纳米)。
如以上参照图51所讨论的，图52的量子阱层152可由一定材料形成，以使得在量子点装置100的操作期间，2DEG可在量子阱层152的上表面附近形成在量子阱层152中。例如，在基座102由硅形成的一些实施例中，图52的量子阱层152可由硅形成，并且势垒层154-1和缓冲层176可由硅锗形成。在一些这种实施例中，缓冲层176的硅锗可具有从基座102到势垒层154-1变化的锗含量；例如，缓冲层176的硅锗可具有从硅基座102处的零百分比到势垒层154-1处的非零百分比(例如，30%)变化的锗含量。在其它实施例中，缓冲层176可具有与势垒层154-1的锗含量相等的锗含量，但可比势垒层154-1厚以吸收在生长期间出现的缺陷。
在一些实施例中，图52的量子阱层152可由锗形成，并且缓冲层176和势垒层154-1可由硅锗形成。在一些这种实施例中，缓冲层176的硅锗可具有从基座102到势垒层154-1变化的锗含量；例如，缓冲层176的硅锗可具有从基座102处的零百分比到势垒层154-1处的非零百分比(例如，70%)变化的锗含量。势垒层154-1可继而具有等于所述非零百分比的锗含量。在其它实施例中，缓冲层176可具有与势垒层154-1的锗含量相等的锗含量，但可比势垒层154-1厚以吸收在生长期间出现的缺陷。在图52的量子阱堆叠146的一些实施例中，缓冲层176和/或势垒层154-2可被省略。
如以上参照图2和32所讨论的，外栅极106上的外分隔物134可提供掺杂边界，限制掺杂物从掺杂区域140扩散到栅极106/108下方的区域中。在一些实施例中，掺杂区域140可延伸经过外分隔物134并且在外栅极106下方延伸。例如，如图53中所示，掺杂区域140可延伸经过外分隔物134并且在外栅极106下方延伸0和10纳米之间的距离182。在一些实施例中，掺杂区域140可不朝着外栅极106延伸经过外分隔物134，而是可替代地在外分隔物134下方“终止”。例如，如图54中所示，掺杂区域140可与外分隔物134和外栅极106之间的界面分隔开0和10纳米之间的距离184。为了容易说明，界面材料141被从图53和54省略。
如上所述，量子点装置100可包括按照任何期望尺寸的阵列布置的多个沟槽104。例如，像图4的视图一样，图55A是具有按照二维阵列布置的多个沟槽104的量子点装置100的顶剖视图。在图55A中所示的特定示例中，沟槽104可被成对地布置，每个对包括“有效”沟槽104和“读取”沟槽104，如以上所讨论的。图55A中的沟槽104的特定数量和布置仅是说明性的，并且可使用任何期望的布置。
如上所述，单个沟槽104可包括沿着沟槽通过掺杂区域140而分隔开的多组栅极106/108。图55B是根据各种实施例的具有多组栅极180的这种量子点装置100的示例的剖视图，所述多组栅极180至少部分地布置在量子阱堆叠146上方的单个沟槽104中。每个组180可包括栅极106/108(为了容易图示，未在图55B中标记)，栅极106/108可采用本文讨论的栅极106/108的任何实施例的形式。掺杂区域140(和它的界面材料141)可被布置在两个相邻组180(在图55B中标记为组180-1和180-2)之间，并且可提供用于两个组180的共同储存器。在一些实施例中，可通过单个导电过孔136电气接触这个“共同”掺杂区域140。图55B中图示的栅极106/108的特定数量和组180的特定数量仅是说明性的，并且沟槽104可包括布置在任何合适的数量的组180中的任何合适的数量的栅极106/108。图55B的量子点装置100还可包括根据需要布置的一个或多个磁体线121。
如以上参照图1-4所讨论的，在栅极电介质114不是在栅极108和106之间共同地共享的层而是替代地被分开地沉积在分隔物134之间的沟槽104上的一些实施例中，栅极电介质114可至少部分地沿分隔物134的侧面延伸，并且栅极金属112可在分隔物134上在栅极电介质114的各部分之间延伸。图56-69图示根据各种实施例的量子点装置100的这种实施例的制造中的各种替代阶段。特别地，图56-69中图示的操作(如以下所讨论的)可代替图13-27中图示的操作。
图56是在蚀刻组件212(图12)以去除栅极金属110和不受图案化的硬掩模116保护的栅极电介质114从而形成栅极106之后的组件258的剖视图。
图57是在组件258(图56)的栅极106的侧面(例如，在硬掩模116、栅极金属110和栅极电介质114的侧面)提供分隔物134并且在组件258的栅极106上方(例如，在硬掩模116上)提供分隔材料部分139之后的组件260的剖视图。分隔材料部分139/分隔物134的提供可采用例如以上参照图14-26或48讨论的任何形式。
图58是在组件260(图57)的栅极106之间的沟槽104中提供栅极电介质114之后的组件262的剖视图。在一些实施例中，提供在组件260的栅极106之间的栅极电介质114可通过原子层沉积(ALD)形成，并且如图58中所示，栅极电介质114可覆盖在栅极106之间的暴露的量子阱堆叠146，并且可延伸到相邻分隔物134上。
图59是在组件262(图58)上提供栅极金属112之后的组件264的剖视图。栅极金属112可填充栅极106中的相邻栅极之间的沟槽104中的区域，并且可在栅极106的顶部上方延伸，如图中所示。栅极金属112的提供可采用例如以上参照图27讨论的任何形式。如以上参照图28-44所讨论的那样，组件264可被进一步处理。
在一些实施例中，使用图27-34中图示的那些制造步骤的替代制造步骤，用于沉积栅极108的栅极电介质114和栅极金属112(比如，图58-59中图示的那些)的技术可被用于形成栅极108。例如，绝缘材料130可被沉积在组件228(图26)上，绝缘材料130可被“开口”以暴露将要在其中布置栅极108的区域，一层栅极电介质114和栅极金属112可被沉积在这个结构上以填充所述开口(例如，如参照图58-59所讨论的)，所获得的结构可被向回抛光以去除过多的栅极电介质114和栅极金属112(例如，如以上参照图28所讨论的)，在最外面的栅极106的侧面处的绝缘材料130可被开口以暴露量子阱堆叠147，暴露的量子阱堆叠147可被掺杂并且被提供有界面材料141(例如，如以上参照图32-34所讨论的)，并且所述开口可被利用绝缘材料130回填以形成像图35和36的组件246一样的组件。可如本文所述那样执行进一步处理。
在一些实施例中，可不通过去除绝缘材料128的部分以暴露下面的部件来形成沟槽104，而是替代地可通过添加技术来形成沟槽104。图60-65图示根据各种实施例的可被用于形成具有沟槽104的绝缘材料128的量子点装置100的制造中的各种替代阶段。特别地，以下参照图60-65讨论的操作可代替以上参照图8和9讨论的操作。
图60是在组件204(图7)的栅极电介质114上沉积虚设材料163之后的组件266的剖视图。虚设材料163可包括任何合适的材料(诸如，多晶硅、氮化硅(或其它氮化物)或合适的氧化物)，并且可被使用任何合适的技术沉积。在一些实施例中，虚设材料163可包括顶部硬掩模。虚设材料163的厚度可被选择为等于绝缘材料128的期望厚度(例如，等于图1中所示的沟槽104的深度164)。
图61是在组件266(图60)的虚设材料163上形成图案化的掩模材料165之后的组件268的剖视图。在一些实施例中，图案化的掩模材料165可以是以光刻方式图案化的光刻胶。图案化的掩模材料165的图案可对应于沟槽104的期望位置，如以下所讨论的。
图62是在根据组件268(图61)的图案化的掩模材料165对虚设材料163进行图案化并且去除图案化的掩模材料165之后的组件270的剖视图。虚设材料163的图案化可使用任何合适的蚀刻技术，并且剩余虚设材料163可提供沟槽104的“反结构”，如以下所讨论的。
图63是在组件270(图62)上提供绝缘材料128之后的组件272的剖视图。绝缘材料128可使用任何合适的技术(例如，任何合适的沉积技术)被提供，并且可覆盖虚设材料163。
图64是在向回抛光组件272(图63)的绝缘材料128以暴露虚设材料163之后的组件274的剖视图。绝缘材料128可使用例如CMP技术被抛光。
图65是在执行下述操作之后的组件276的剖视图：从组件274(图64)去除虚设材料163，在绝缘材料128中留下沟槽104。组件276可具有与图9的组件208基本上相同的结构，并且可被进一步处理，如以上参照例如图10-44所讨论的。
在一些实施例中，量子点装置100可被包括在管芯中并且耦合到封装基底以形成量子点装置封装。例如，图66是包括图2的量子点装置100和布置在量子点装置100上的导电路径层303的管芯302的侧剖视图，而图67是其中管芯302被耦合到封装基底304的量子点装置封装300的侧剖视图。为了方便图示，量子点装置100的细节被从图67省略。如上所述，图67中图示的特定量子点装置100可采用图2中所示的量子点装置100的形式，但本文公开的任何量子点装置100可被包括在管芯(例如，管芯302)中并且耦合到封装基底(例如，封装基底304)。特别地，任何数量的沟槽104、栅极106/108、掺杂区域140、磁体线121和本文参照量子点装置100的各种实施例讨论的其它部件可被包括在管芯302中。
管芯302可包括第一面320和相对的第二面322。基座102可位于第二面322附近，并且来自量子点装置100的各种部件的导电路径315可延伸到布置在第一面320的导电接触器365。导电路径315可包括导电过孔、导电线和/或导电过孔和线的任何组合。例如，图66图示这样的实施例：导电路径315-1(在掺杂区域140和关联的导电接触器365之间延伸)包括导电过孔136、导电线393、导电过孔398和导电线396。在图66的实施例中，另一导电路径315-2(在另一掺杂区域140和关联的导电接触器365之间延伸)包括导电过孔136、导电线393、导电过孔398和导电线396。更多或更少的结构可被包括在导电路径315中，并且类似的导电路径315可被提供在导电接触器365和栅极106/108、磁体线121或量子点装置100的其它部件中的各部件之间。在一些实施例中，管芯302(和以下讨论的封装基底304)的导电线可延伸到附图的平面中以及延伸离开附图的平面，以便提供导电路径以将电信号路由至管芯302中的各种元件和/或从管芯302中的各种元件路由电信号。
可使用任何合适的技术形成提供管芯302中的导电路径315的导电过孔和/或线。这种技术的示例可包括减量加工技术、增量或半增量加工技术、单镶嵌加工技术、双镶嵌加工技术或任何其它合适的技术。在一些实施例中，氧化物材料390的层和氮化物材料391的层可使导电路径315中的各种结构与附近结构绝缘，和/或可在加工期间用作蚀刻停止。在一些实施例中，粘合层(未示出)可被布置在管芯302的导电材料和附近绝缘材料之间以提高导电材料和绝缘材料之间的机械粘合。
栅极106/108、掺杂区域140和量子阱堆叠146(以及附近的导电过孔/线)可被称为量子点装置100的“装置层”的一部分。导电线393可被称为金属1或“M1”互连层，并且可将装置层中的结构耦合到其它互连结构。导电过孔398和导电线396可被称为金属2或“M2”互连层，并且可被直接形成在M1互连层上。
阻焊材料367可被布置在导电接触器365周围，并且在一些实施例中，可延伸到导电接触器365上。阻焊材料367可以是聚酰亚胺或类似材料，或者可以是任何合适类型的封装阻焊材料。在一些实施例中，阻焊材料367可以是包括感光（photoimagable）聚合物的液体或干膜材料。在一些实施例中，阻焊材料367可以是非感光的(并且可使用激光钻孔或掩模蚀刻技术形成其中的开口)。导电接触器365可提供用于将其它部件(例如，如以下所讨论的封装基底304或另一部件)耦合到量子点装置100中的导电路径315的接触器，并且可由任何合适的导电材料(例如，超导材料)形成。例如，焊接接合可被形成在所述一个或多个导电接触器365上以按照机械方式和/或按照电气方式将管芯302与另一部件(例如，电路板)耦合，如以下所讨论的。图66中所示的导电接触器365采用接合焊盘的形式，但其它第一级互连结构可被使用(例如，支柱)以将电信号路由至管芯302/从管芯302引导电信号，如以下所讨论的。
管芯302中的导电路径和附近绝缘材料(例如，绝缘材料130、氧化物材料390和氮化物材料391)的组合可提供管芯302的夹层电介质(ILD)堆叠。如上所述，互连结构可被布置在量子点装置100内以根据各种设计路由电信号(特别地，布置方式不限于图66或任何其它附图中描绘的互连结构的特定配置，并且可包括更多或更少的互连结构)。在量子点装置100的操作期间，通过由导电过孔和/或线提供的互连件并且通过封装基底304的导电路径(以下讨论)，电信号(诸如，功率和/或输入/输出(I/O)信号)可被路由至量子点装置100的栅极106/108和/或掺杂区域140(和/或其它部件)和/或从量子点装置100的栅极106/108和/或掺杂区域140(和/或其它部件)引导所述电信号。
可被用于导电路径313(以下讨论)和315和/或管芯302和/或封装基底304的导电接触器中的结构的示例性超导材料可包括铝、铌、锡、钛、锇、锌、钼、钽、钒或这种材料的复合物(例如，铌钛、铌铝或铌锡)。在一些实施例中，导电接触器365、379和/或399可包括铝，并且第一级互连件306和/或第二级互连件308可包括铟基焊料。
在量子点装置封装300(图67)中，第一级互连件306可被布置在管芯302的第一面320和封装基底304的第二面326之间。与使用常规导线接合技术(其中管芯302和封装基底304之间的导电接触器被约束为位于管芯302的外围)能够实现的情况相比，使第一级互连件306被布置在管芯302的第一面320和封装基底304的第二面326之间(例如，使用焊料凸块作为倒装芯片封装技术的一部分)可使量子点装置封装300能够实现更小的覆盖区和更高的管芯与封装基底连接密度。例如，具有有着边长N的正方形第一面320的管芯302可以能够形成仅4N个针对封装基底304的导线接合互连件，对比N2个倒装芯片互连件(使用第一面320的整个“全场”表面区域)。另外，在一些应用中，导线接合互连件可产生不可接受的量的热量，所述热量可能损坏或者以其它方式干扰量子点装置100的性能。相对于使用导线接合来耦合管芯302和封装基底304，使用焊料凸块作为第一级互连件306可以使量子点装置封装300能够具有低得多的寄生电感，这可导致在管芯302和封装基底304之间传送的高速信号的信号完整性的提高。
封装基底304可包括第一面324和相对的第二面326。导电接触器399可被布置在第一面324，并且导电接触器379可被布置在第二面326。阻焊材料314可被布置在导电接触器379周围，并且阻焊材料312可被布置在导电接触器399周围；阻焊材料314和312可采用以上参照阻焊材料367讨论的任何形式。在一些实施例中，阻焊材料312和/或阻焊材料314可被省略。导电路径313可延伸穿过封装基底304的第一面324和第二面326之间的绝缘材料310，从而按照任何期望方式将导电接触器399中的各导电接触器电气耦合到导电接触器379中的各导电接触器。绝缘材料310可以是介电材料(例如，ILD)，并且可采用例如本文公开的绝缘材料130的任何实施例的形式。导电路径313可包括例如一个或多个导电过孔395和/或一个或多个导电线397。
在一些实施例中，量子点装置封装300可以是核心封装，其中封装基底304被构建在留在封装基底304中的载体材料(未示出)上。在这种实施例中，载体材料可以是作为绝缘材料310的一部分的介电材料；激光过孔或其它通孔可被制作成穿过载体材料以允许导电路径313在第一面324和第二面326之间延伸。
在一些实施例中，封装基底304可以是或者另一方面可包括硅中介层，并且导电路径313可以是穿硅过孔。与可用于绝缘材料310的其它介电材料相比，硅可具有期望的低热膨胀系数，并且因此可限制封装基底304在温度变化期间相对于这些其它材料(例如，具有更高热膨胀系数的聚合物)膨胀和收缩的程度。硅中介层还可帮助封装基底304实现期望的小线宽度，并且保持与管芯302的高连接密度。
当量子点装置封装300被加工(并且暴露于较高温度)以及在冷却环境中使用(并且暴露于较低温度)时，限制有差异的膨胀和收缩可帮助保持量子点装置封装300的机械和电气完整性。在一些实施例中，可通过如下方式管理封装基底304中的热膨胀和收缩：保持封装基底304中的导电材料的近似均匀的密度(从而封装基底304的不同部分均匀地膨胀和收缩)，使用增强的介电材料作为绝缘材料310(例如，具有二氧化硅填料的介电材料)，或使用较硬材料作为绝缘材料310(例如，包括玻璃布纤维的预浸材料)。
管芯302的导电接触器365可经第一级互连件306电气耦合到封装基底304的导电接触器379。在一些实施例中，第一级互连件306可包括焊料凸块或球(如图67中所示)；例如，第一级互连件306可以是最初布置在管芯302上或布置在封装基底304上的倒装芯片(或受控塌陷芯片连接，“C4”)凸块。第二级互连件308(例如，焊球或其它类型的互连件)可将封装基底304的第一面324上的导电接触器399耦合到另一部件(诸如，电路板(未示出))。以下参照图69讨论可包括量子点装置封装300的实施例的电子封装的布置方式的示例。使用例如拾放设备，可使管芯302接触封装基底304，并且回流或热压缩接合操作可被用于经第一级互连件306将管芯302耦合到封装基底304。
导电接触器365、379和/或399可包括可被选择用于服务不同目的的多个材料层。在一些实施例中，导电接触器365、379和/或399可由铝形成，并且可包括位于铝和相邻互连件之间的金层(例如，具有小于1微米的厚度)以限制接触器表面的氧化并且提高与相邻焊料的粘合。在一些实施例中，导电接触器365、379和/或399可由铝形成，并且可包括势垒金属(诸如，镍)层以及金层，其中所述势垒金属层被布置在铝和所述金层之间，并且所述金层被布置在势垒金属和相邻互连件之间。在这种实施例中，金可保护势垒金属表面免于在组装之前氧化，并且势垒金属可限制焊料从相邻互连件扩散到铝中。
在一些实施例中，如果量子点装置100暴露于在常规集成电路处理中常见的高温(例如，大于100摄氏度或大于200摄氏度)，则量子点装置100中的结构和材料可能被损坏。特别地，在第一级互连件306包括焊料的实施例中，焊料可以是低温焊料(例如，熔点在100摄氏度以下的焊料)，从而它能够被熔化以耦合导电接触器365和导电接触器379，而不必使管芯302暴露于更高的温度并且冒损坏量子点装置100的风险。可能合适的焊料的示例包括铟基焊料(例如，包括铟合金的焊料)。然而，当使用低温焊料时，这些焊料可能在量子点装置封装300的处理期间(例如，在室温或室温和100摄氏度之间的温度)不是完全固态，并且因此，第一级互连件306的焊料自己可能无法可靠地机械耦合管芯302和封装基底304(并且因此，可能无法可靠地电气耦合管芯302和封装基底304)。在一些这种实施例中，量子点装置封装300还可包括机械稳定器以便即使当第一级互连件306的焊料不是固态时也保持管芯302和封装基底304之间的机械耦合。机械稳定器的示例可包括布置在管芯302和封装基底304之间的底填充材料、布置在管芯302和封装基底304之间的角胶、布置在封装基底304上的管芯302周围的包塑（overmold）材料和/或用于固定管芯302和封装基底304的机械框架。
图68A-B是晶片450和可由晶片450形成的管芯452的顶视图；管芯452可被包括在本文公开的任何量子点装置封装(例如，量子点装置封装300)中。晶片450可包括半导体材料并且可包括一个或多个管芯452，管芯452具有形成在晶片450的表面上的常规装置元件和量子点装置元件。每个管芯452可以是包括任何合适的常规装置和/或量子点装置的半导体产品的重复单元。在半导体产品的加工完成之后，晶片450可经历单颗化过程，在单颗化过程中，每个管芯452彼此分离以提供半导体产品的分立“芯片”。管芯452可包括一个或多个量子点装置100和/或用于将电信号路由至量子点装置100的支持电路(例如，包括导电过孔和线的互连件)以及任何其它IC部件。在一些实施例中，晶片450或管芯452可包括存储器装置(例如，静态随机存取存储器(SRAM)装置)、逻辑装置(例如，AND、OR、NAND或NOR门)或任何其它合适的电路元件。这些装置中的多个装置可被组合在单个管芯452上。例如，由多个存储器装置形成的存储器阵列可被形成在与处理装置(例如，图74的处理装置2002)或其它逻辑相同的管芯452上，所述处理装置或其它逻辑被配置为将信息存储在存储器装置中或执行存储在存储器阵列中的指令。
图69是可包括本文公开的量子点装置封装300的任何实施例的装置组件400的侧剖视图。装置组件400包括布置在电路板402上的许多部件。装置组件400可包括布置在电路板402的第一面440和电路板402的相对的第二面442上的部件；通常，部件可被布置在一个面或两个面440和442上。
在一些实施例中，电路板402可以是印刷电路板(PCB)，所述印刷电路板(PCB)包括通过介电材料层而彼此分离并且通过导电过孔而互连的多个金属层。任何一个或多个金属层可被按照期望的电路图案形成以在耦合到电路板402的部件之间路由电信号(可选地结合其它金属层)。在其它实施例中，电路板402可以是封装基底或柔性板。
图69中图示的装置组件400包括通过耦合部件416而耦合到电路板402的第一面440的中介层上封装结构436。耦合部件416可将中介层上封装结构436电气并且机械耦合到电路板402，并且可包括焊球(如图67中所示)、插座的阳型部分和阴型部分、粘合剂、底填充材料和/或任何其它合适的电气和/或机械耦合结构。
中介层上封装结构436可包括封装420，封装420通过耦合部件418耦合到中介层404。耦合部件418可采用用于该应用的任何合适的形式，诸如以上参照耦合部件416讨论的形式。例如，耦合部件418可以是第二级互连件308。虽然单个封装420被示出在图69中，但多个封装可被耦合到中介层404；实际上，另外的中介层可被耦合到中介层404。中介层404可提供用于桥接电路板402和封装420的中间基底。例如，封装420可以是量子点装置封装300，或者可以是常规IC封装。在一些实施例中，封装420可采用本文公开的量子点装置封装300的任何实施例的形式，并且可包括耦合到封装基底304(例如，通过倒装芯片连接)的量子点装置管芯302。通常，中介层404可将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，中介层404可将封装420(例如，管芯)耦合到耦合部件416的球栅阵列(BGA)以耦合到电路板402。在图69中所示的实施例中，封装420和电路板402附接到中介层404的相对侧；在其它实施例中，封装420和电路板402可附接到中介层404的同一侧。在一些实施例中，三个或更多个部件可通过中介层404而互连。
中介层404可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(诸如，聚酰亚胺)形成。在一些实施例中，中介层404可由交替的刚性或柔性材料形成，所述交替的刚性或柔性材料可包括以上描述的用于半导体基底中的相同材料，诸如硅、锗以及其它III-V族和IV族材料。中介层404可包括金属互连件408和过孔410，包括但不限于穿硅过孔(TSV) 406。中介层404还可包括嵌入装置414，包括无源和有源装置二者。这种装置可包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电(ESD)装置和存储器装置。更复杂的装置(诸如，射频(RF)装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统(MEMS)装置)也可被形成在中介层404上。中介层上封装结构436可采用本领域已知的任何中介层上封装结构的形式。
装置组件400可包括封装424，封装424通过耦合部件422而耦合到电路板402的第一面440。耦合部件422可采用以上参照耦合部件416讨论的任何实施例的形式，并且封装424可采用以上参照封装420讨论的任何实施例的形式。例如，封装424可以是量子点装置封装300，或者可以是常规IC封装。在一些实施例中，封装424可采用本文公开的量子点装置封装300的任何实施例的形式，并且可包括耦合到封装基底304(例如，通过倒装芯片连接)的量子点装置管芯302。
图69中图示的装置组件400包括层叠封装结构434，层叠封装结构434通过耦合部件428而耦合到电路板402的第二面442。层叠封装结构434可包括封装426和封装432，封装426和封装432通过耦合部件430而耦合在一起，以使得封装426被布置在电路板402和封装432之间。耦合部件428和430可采用以上讨论的耦合部件416的任何实施例的形式，并且封装426和432可采用以上讨论的封装420的任何实施例的形式。例如，封装426和432中的每个封装可以是量子点装置封装300，或者可以是常规IC封装。在一些实施例中，封装426和432中的一者或两者可采用本文公开的量子点装置封装300的任何实施例的形式，并且可包括耦合到封装基底304的管芯302(例如，通过倒装芯片连接)。
如上所述，任何合适的技术可被用于制造本文公开的量子点装置100。图70是根据各种实施例的制造量子点装置的说明性方法1000的流程图。虽然以下参照方法1000讨论的操作按照特定次序图示并且每个操作被描绘一次，但根据需要，这些操作可被按照不同次序(例如，并行地)重复或执行。另外，根据需要，可省略各个操作。方法1000的各个操作可能参照以上讨论的一个或多个实施例被图示，但方法1000可被用于制造任何合适的量子点装置(包括本文公开的任何合适的实施例)。
在1002，量子阱堆叠可被提供在基底上。例如，量子阱堆叠146可被提供在基座102上(例如，如以上参照图5-6和50-52所讨论的)。
在1004，绝缘材料可被提供在量子阱堆叠上方。绝缘材料可包括沟槽。例如，可提供包括至少一个沟槽104的绝缘材料128(例如，如以上参照图8-10和60-65所讨论的)。
在1006，可形成栅极。栅极可被至少部分地布置在沟槽中。例如，多个栅极106/108可被至少部分地形成在沟槽104中(例如，如以上参照图11-31、48-49和56-59所讨论的)。
本文公开了用于操作量子点装置100的许多技术。图71-72分别是根据各种实施例的操作量子点装置的特定说明性方法1020和1040的流程图。虽然以下参照方法1020和1040讨论的操作被按照特定次序图示并且每个操作被描绘一次，但根据需要，这些操作可被按照不同次序(例如，并行地)重复或执行。另外，根据需要，各个操作可被省略。方法1020和1040的各个操作可被参照以上讨论的一个或多个实施例图示，但方法1020和1040可被用于操作任何合适的量子点装置(包括本文公开的实施例中的任何合适的实施例)。
转向图71的方法1020，在1022，作为使第一量子点形成在布置在第一沟槽下方的量子阱堆叠中的一部分，电信号可被提供给至少部分地布置在绝缘材料中的第一沟槽中的一个或多个栅极。例如，一个或多个电压可被施加于与沟槽104-1关联的栅极106/108以使至少一个量子点142形成在在沟槽104-1下方的量子阱堆叠146中。
在1024，作为使第二量子点形成在量子阱堆叠中的一部分，电信号可被提供给至少部分地布置在绝缘材料中的第二沟槽中的一个或多个栅极。例如，一个或多个电压可被施加到与沟槽104-2关联的栅极106/108以使至少一个量子点142形成在在沟槽104-2下方的量子阱堆叠146中。
在1026，第一量子点的量子态可被第二量子点感测。例如，在沟槽104-1下方的量子阱堆叠146中的量子点142的自旋态可被在沟槽104-2下方的量子阱堆叠146中的量子点感测。
转向图72的方法1040，在1042，作为使第一量子点形成在沟槽下方的量子阱堆叠中的一部分，电信号可被提供给至少部分地布置在绝缘材料中的沟槽中的第一栅极。例如，作为使第一量子点142形成在沟槽104下方的量子阱堆叠146中的一部分，电压可被施加于至少部分地布置在沟槽104中的栅极108-1。
在1044，作为使第二量子点形成在沟槽下方的量子阱堆叠中的一部分，电信号可被提供给至少部分地布置在沟槽中的第二栅极。例如，作为使第二量子点142形成在沟槽104下方的量子阱堆叠146中的一部分，电压可被施加到至少部分地布置在沟槽104中的栅极108-2。
在1046，作为(1)使第三量子点形成在沟槽下方的量子阱堆叠中或(2)提供第一量子点和第二量子点之间的势垒的一部分，电信号可被提供给至少部分地布置在沟槽中的第三栅极。例如，作为(1)使第三量子点142形成在沟槽104下方的量子阱堆叠146中(例如，当栅极106-2用作“柱塞”栅极时)或(2)提供第一量子点(在栅极108-1下方)和第二量子点(在栅极108-2下方)之间的势垒(例如，当栅极106-2用作“势垒”栅极时)的一部分，电压可被施加到栅极106-2。
图73是可包括本文公开的任何量子点装置的示例性量子计算装置2000的方框图。许多部件在图73中被图示为被包括在量子计算装置2000中，但根据应用的需要，这些部件中的任何一个或多个部件可被省略或复制。在一些实施例中，量子计算装置2000中所包括的一些或全部部件可附接到一个或多个印刷电路板(例如，母板)。在一些实施例中，这些部件中的各种部件可被加工到单个片上系统(SoC)管芯上。另外，在各种实施例中，量子计算装置2000可能不包括图73中所示的一个或多个部件，但量子计算装置2000可包括用于耦合到所述一个或多个部件的接口电路。例如，量子计算装置2000可能不包括显示装置2006，但可包括可耦合到显示装置2006的显示装置接口电路(例如，连接器和驱动器电路)。在另一组示例中，量子计算装置2000可能不包括音频输入装置2024或音频输出装置2008，但可包括可耦合到音频输入装置2024或音频输出装置2008的音频输入或输出装置接口电路(例如，连接器和支持电路)。
量子计算装置2000可包括处理装置2002(例如，一个或多个处理装置)。如本文所使用的，术语“处理装置”或“处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。处理装置2002可包括量子处理装置2026(例如，一个或多个量子处理装置)和非量子处理装置2028(例如，一个或多个非量子处理装置)。量子处理装置2026可包括一个或多个本文公开的量子点装置100，并且可通过如下方式来执行数据处理：对可在量子点装置100中产生的量子点执行操作并且监测那些操作的结果。例如，如以上所讨论的，不同量子点可被允许相互作用，不同量子点的量子态可被设置或变换，并且量子点的量子态可被读取(例如，被另一量子点读取)。量子处理装置2026可以是被配置为运行一个或多个特定量子算法的通用量子处理器或专用量子处理器。在一些实施例中，量子处理装置2026可执行尤其适合量子计算机的算法，诸如使用素因式分解、加密/解密的密码算法、用于优化化学反应的算法、用于模仿蛋白质折叠的算法等。量子处理装置2026还可包括用于支持量子处理装置2026的处理能力的支持电路，诸如输入/输出信道、复用器、信号混合器、量子放大器和模数转换器。例如，量子处理装置2026可包括用于向量子点装置100中所包括的一个或多个磁体线提供电流脉冲的电路（例如电流源）。
如上所述，处理装置2002可包括非量子处理装置2028。在一些实施例中，非量子处理装置2028可提供外围逻辑用于支持量子处理装置2026的操作。例如，非量子处理装置2028可控制读操作的执行，控制写操作的执行，控制量子位的清除等。非量子处理装置2028还可执行常规计算功能以补充由量子处理装置2026提供的计算功能。例如，非量子处理装置2028可按照常规方式与量子计算装置2000的一个或多个其它部件(例如，以下讨论的通信芯片2012、以下讨论的显示装置2006等)对接，并且可用作量子处理装置2026和常规部件之间的接口。非量子处理装置2028可包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其它合适的处理装置。
量子计算装置2000可包括存储器2004，存储器2004本身可包括一个或多个存储器装置，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，量子处理装置2026中的qubit的状态可被读取并且存储在存储器2004中。在一些实施例中，存储器2004可包括与非量子处理装置2028共享管芯的存储器。这个存储器可被用作高速缓存存储器，并且可包括嵌入式动态随机存取存储器(eDRAM)或自旋转移力矩磁随机存取存储器(STT-MRAM)。
量子计算装置2000可包括冷却设备2030。冷却设备2030可使量子处理装置2026在操作期间保持在预定低温以减小量子处理装置2026中的散射的影响。这个预定低温可根据设置而变化；在一些实施例中，该温度可以是5开氏度或更低温度。在一些实施例中，非量子处理装置2028(和量子计算装置2000的各种其它部件)可以不被冷却设备2030冷却，并且可以替代地在室温操作。冷却设备2030可以是例如稀释制冷机、氦-3制冷机或液氦制冷机。
在一些实施例中，量子计算装置2000可包括通信芯片2012(例如，一个或多个通信芯片)。例如，通信芯片2012可被配置用于管理用于向量子计算装置2000传送数据以及从量子计算装置2000传送数据的无线通信。术语“无线”及其派生词可被用于描述可通过使用调制的电磁辐射将数据传送通过非固体介质的电路、装置、系统、方法、技术、通信信道等。所述术语不暗示关联的装置不包含任何导线，但在一些实施例中，它们可能不包含任何导线。
通信芯片2012可实现许多无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi (IEEE 1402.11家族)、IEEE 1402.16标准(例如，IEEE 1402.16-2005 Amendment)、长期演进(LTE)计划以及任何修改、更新和/或修订(例如，高级LTE计划、超移动宽带(UMB)计划(也被称为“3GPP2”)等)。IEEE 1402.16兼容宽带无线接入(BWA)网络通常被称为WiMAX网络，WiMAX是代表微波接入全球互操作性的缩略词，其是通过IEEE 1402.16标准的一致性和互操作性测试的产品的证明标志。通信芯片2012可根据全球移动通信系统(GSM)、通用分组无线服务(GPRS)、通用移动通信系统(UMTS)、高速分组接入(HSPA)、演进HSPA (E-HSPA)或LTE网络进行操作。通信芯片2012可根据增强数据GSM演进(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用地面无线电接入网络(UTRAN)或演进UTRAN (E-UTRAN)进行操作。通信芯片2012可根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳通信(DECT)、演进数据优化(EV-DO)及其衍生物以及指定为3G、4G、5G及以后的任何其它无线协议进行操作。在其它实施例中，通信芯片2012可根据其它无线协议进行操作。量子计算装置2000可包括天线2022用于促进无线通信和/或接收其它无线通信(诸如，AM或FM无线电传输)。
在一些实施例中，通信芯片2012可管理有线通信，诸如电、光学或任何其它合适的通信协议(例如，以太网)。如上所述，通信芯片2012可包括多个通信芯片。例如，第一通信芯片2012可专用于短距离无线通信(诸如，Wi-Fi或蓝牙)，并且第二通信芯片2012可专用于长距离无线通信(诸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等)。在一些实施例中，第一通信芯片2012可专用于无线通信，并且第二通信芯片2012可专用于有线通信。
量子计算装置2000可包括电池/功率电路2014。电池/功率电路2014可包括一个或多个能量存储装置(例如，电池或电容器)和/或用于将量子计算装置2000的部件耦合到与量子计算装置2000分开的能量源(例如，AC线电源)的电路。
量子计算装置2000可包括显示装置2006(或对应接口电路，如以上所讨论的)。显示装置2006可包括任何视觉指示器，诸如例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
量子计算装置2000可包括音频输出装置2008(或对应接口电路，如以上所讨论的)。音频输出装置2008可包括产生可听指示符的任何装置，诸如例如扬声器、头戴式耳机或耳塞。
量子计算装置2000可包括音频输入装置2024(或对应接口电路，如以上所讨论的)。音频输入装置2024可包括产生代表声音的信号的任何装置，诸如麦克风、麦克风阵列或数字仪器(例如，具有乐器数字接口(MIDI)输出的仪器)。
量子计算装置2000可包括全球定位系统(GPS)装置2018(或对应接口电路，如以上所讨论的)。GPS装置2018可与基于卫星的系统通信，并且可接收量子计算装置2000的位置，如本领域所已知的。
量子计算装置2000可包括其它输出装置2010(或对应接口电路，如以上所讨论的)。所述其它输出装置2010的示例可包括音频编码解码器、视频编码解码器、打印机、用于将信息提供给其它装置的有线或无线传输器或另外的存储装置。
量子计算装置2000可包括其它输入装置2020(或对应接口电路，如以上所讨论的)。所述其它输入装置2020的示例可包括加速度计、陀螺仪、指南针、图像捕获装置、键盘、光标控制装置(诸如，鼠标、触控笔、触摸垫)、条形码阅读器、快速响应(QR)码阅读器、任何传感器或射频识别(RFID)阅读器。
量子计算装置2000或它的部件的子集可具有任何合适的形状因数，诸如手持或移动计算装置(例如，蜂窝电话、智能电话、移动互联网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助手(PDA)、超移动个人计算机等)、桌上型计算装置、服务器或其它联网计算部件、打印机、扫描器、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字照相机、数字视频记录器或可穿戴计算装置。
下面的段落提供本文公开的实施例的各种示例。
示例1是一种装置，所述装置包括：量子点装置的量子阱堆叠；绝缘材料，被布置在量子阱堆叠上方，其中所述绝缘材料包括沟槽；和栅极金属，被布置在绝缘材料上并且延伸到沟槽中。
示例2可包括示例1的主题，并且还可指定：所述沟槽是第一沟槽，栅极金属是第一栅极金属，绝缘材料还包括第二沟槽，并且所述装置还包括第二栅极金属，第二栅极金属被布置在绝缘材料上并且延伸到第二沟槽中。
示例3可包括示例2的主题，并且还可指定：所述第一和第二沟槽是平行的。
示例4可包括示例2-3中任一项的主题，并且还可指定：所述第一和第二沟槽分隔开50和250纳米之间的距离。
示例5可包括示例1-4中任一项的主题，并且还可指定：所述沟槽具有锥形轮廓，所述锥形轮廓在量子阱堆叠附近最窄。
示例6可包括示例1-5中任一项的主题，并且还可指定：所述沟槽向下延伸到量子阱堆叠。
示例7可包括示例1-6中任一项的主题，并且还可指定：所述沟槽具有10和30纳米之间的宽度。
示例8可包括示例1-7中任一项的主题，并且还可指定：所述栅极金属在绝缘材料上方具有25和75纳米之间的厚度。
示例9可包括示例1-8中任一项的主题，并且还可包括半导体基底，其中所述量子阱堆叠被布置在半导体基底上。
示例10可包括示例9的主题，并且还可指定：所述量子阱堆叠包括量子阱层和势垒层，并且势垒层被布置在半导体基底和量子阱层之间。
示例11可包括示例10的主题，并且还可指定：所述势垒层包括硅锗。
示例12可包括示例1-11中任一项的主题，并且还可指定：栅极电介质被布置在沟槽的底部。
示例13可包括示例1-12中任一项的主题，并且还可包括：磁体线。
示例14可包括示例13的主题，并且还可指定：所述磁体线包括被定向为平行于沟槽的纵向轴线的部分。
示例15可包括示例13-14中任一项的主题，并且还可指定：所述磁体线包括被定向为垂直于沟槽的纵向轴线的部分。
示例16可包括示例1-15中任一项的主题，并且还可指定：所述量子阱堆叠包括硅/硅锗材料堆叠。
示例17可包括示例1-16中任一项的主题，并且还可指定：所述量子阱堆叠包括硅/氧化硅材料堆叠。
示例18可包括示例1-17中任一项的主题，并且还可指定：所述栅极金属具有沿着沟槽的20和40纳米之间的长度。
示例19可包括示例1-18中任一项的主题，并且还可指定：所述栅极金属是第一栅极金属，并且所述装置还包括：第二栅极金属，被布置在绝缘材料上并且延伸到沟槽中，其中第二栅极金属与第一栅极金属电绝缘。
示例20可包括示例19的主题，并且还可包括：分隔物，被布置在第一栅极金属和第二栅极金属之间。
示例21可包括示例20的主题，并且还可指定：所述分隔物具有1和10纳米之间的厚度。
示例22可包括示例19的主题，并且还可包括：分隔物，被布置在沟槽中的第二栅极金属和沟槽的侧壁之间。
示例23可包括示例1-22中任一项的主题，并且还可指定：所述沟槽具有200和300纳米之间的深度。
示例24是一种操作量子点装置的方法，所述方法包括：将电信号提供给至少部分地布置在绝缘材料中的第一沟槽中的一个或多个栅极以使第一量子点形成在布置在第一沟槽下方的量子阱堆叠中；将电信号提供给至少部分地布置在绝缘材料中的第二沟槽中的一个或多个栅极以使第二量子点形成在量子阱堆叠中；以及利用第二量子点感测第一量子点的量子态。
示例25可包括示例24的主题，并且还可指定：所述第一和第二沟槽分隔开处于50和250纳米之间的最小距离。
示例26可包括示例24-25中任一项的主题，并且还可指定：至少部分地布置在第一沟槽中的所述一个或多个栅极包括通过第一沟槽中的分隔材料分离的三个或更多个栅极。
示例27可包括示例24-26中任一项的主题，并且还可指定：利用第二量子点感测第一量子点的量子态包括利用第二量子点感测第一量子点的自旋态。
示例28可包括示例24-27中任一项的主题，并且还可包括：将电信号提供给至少部分地布置在第一沟槽中的所述一个或多个栅极以使第三量子点形成在量子阱堆叠中；以及在利用第二量子点感测第一量子点的量子态之前，允许第一和第三量子点相互作用。
示例29可包括示例28的主题，并且还可指定：允许第一和第三量子点相互作用包括将电信号提供给至少部分地布置在第一沟槽中的所述一个或多个栅极以控制第一和第三量子点之间的相互作用。
示例30可包括示例24-29中任一项的主题，并且还可指定：所述第一和第二沟槽是平行的。
示例31是一种制造量子点装置的方法，所述方法包括：在基底上提供量子阱堆叠；在量子阱堆叠上方提供绝缘材料，其中所述绝缘材料包括沟槽；以及在绝缘材料上形成栅极，其中栅极延伸到沟槽中。
示例32可包括示例31的主题，并且还可指定：在量子阱堆叠上提供绝缘材料包括：在量子阱堆叠上方沉积绝缘材料；以及去除至少一些绝缘材料以形成沟槽。
示例33可包括示例31-32中任一项的主题，并且还可指定：在量子阱堆叠上提供绝缘材料包括：在量子阱堆叠上方形成虚设结构；在虚设结构上方沉积绝缘材料；抛光绝缘材料以暴露虚设结构；以及去除虚设结构以形成沟槽。
示例34可包括示例31-33中任一项的主题，并且还可指定：在基底上提供量子阱堆叠包括通过外延而使量子阱堆叠的材料生长。
示例35可包括示例31-34中任一项的主题，并且还可指定：所述沟槽具有20和40纳米之间的宽度。
示例36可包括示例31-35中任一项的主题，并且还可包括：在栅极上提供夹层电介质；以及形成穿过夹层电介质的导电过孔以与栅极发生导电接触。
示例37是一种量子计算装置，所述量子计算装置包括：量子处理装置，其中量子处理装置包括绝缘材料、有效量子点形成栅极和读取量子点形成栅极，绝缘材料具有朝着量子阱堆叠延伸的第一和第二沟槽，有效量子点形成栅极被至少部分地布置在第一沟槽中，读取量子点形成栅极被至少部分地布置在第二沟槽中；非量子处理装置，耦合到量子处理装置，用于控制施加于有效量子点形成栅极和读取量子点形成栅极的电压；和存储器装置，用于存储在量子处理装置的操作期间由量子点产生的数据，所述量子点由读取量子点形成栅极读取。
示例38可包括示例37的主题，并且还可包括：冷却设备，用于使量子处理装置的温度保持在5开氏度以下。
示例39可包括示例38的主题，并且还可指定：所述冷却设备包括稀释制冷机。
示例40可包括示例38的主题，并且还可指定：所述冷却设备包括液氦制冷机。
示例41可包括示例37-40中任一项的主题，并且还可指定：所述存储器装置用于存储将要由量子处理装置执行的用于量子计算算法的指令。
示例42可包括示例37-41中任一项的主题，并且还可指定：由读取量子点形成栅极读取的量子点与由有效量子点形成栅极引起的有效量子点形成在量子阱堆叠中的同一量子阱层中。

Claims (25)

1.一种装置，包括：
量子点装置的量子阱堆叠；
绝缘材料，被布置在量子阱堆叠上方，其中所述绝缘材料包括沟槽；和
栅极金属，被布置在绝缘材料上并且延伸到所述沟槽中。
2.如权利要求1所述的装置，其中所述沟槽是第一沟槽，所述栅极金属是第一栅极金属，所述绝缘材料还包括第二沟槽，并且所述装置还包括：
第二栅极金属，被布置在所述绝缘材料上并且延伸到第二沟槽中。
3.如权利要求2所述的装置，其中所述第一和第二沟槽是平行的。
4.如权利要求2所述的装置，其中所述第一和第二沟槽分隔开50和250纳米之间的距离。
5.如权利要求1所述的装置，其中所述沟槽具有锥形轮廓，所述锥形轮廓在量子阱堆叠附近最窄。
6.如权利要求1所述的装置，其中所述沟槽向下延伸到量子阱堆叠。
7.如权利要求1-6中任一项所述的装置，其中所述沟槽具有10和30纳米之间的宽度。
8.如权利要求1-6中任一项所述的装置，还包括：
半导体基底，其中所述量子阱堆叠被布置在半导体基底上。
9.如权利要求1-6中任一项所述的装置，其中栅极电介质被布置在沟槽的底部。
10.如权利要求1-6中任一项所述的装置，还包括：
磁体线。
11.如权利要求1-6中任一项所述的装置，其中所述量子阱堆叠包括硅/硅锗材料堆叠。
12.如权利要求1-6中任一项所述的装置，其中所述栅极金属是第一栅极金属，并且所述装置还包括：
第二栅极金属，被布置在绝缘材料上并且延伸到沟槽中，其中第二栅极金属与第一栅极金属电绝缘。
13.如权利要求12所述的装置，还包括：
分隔物，被布置在第一栅极金属和第二栅极金属之间。
14.如权利要求12所述的装置，还包括：
分隔物，被布置在沟槽中的第二栅极金属和沟槽的侧壁之间。
15.如权利要求1-6中任一项所述的装置，其中所述沟槽具有200和300纳米之间的深度。
16.一种操作量子点装置的方法，包括：
将电信号提供给至少部分地布置在绝缘材料中的第一沟槽中的一个或多个栅极以使第一量子点形成在布置在第一沟槽下方的量子阱堆叠中；
将电信号提供给至少部分地布置在绝缘材料中的第二沟槽中的一个或多个栅极以使第二量子点形成在量子阱堆叠中；以及
利用第二量子点感测第一量子点的量子态。
17.如权利要求16所述的方法，还包括：
将电信号提供给至少部分地布置在第一沟槽中的所述一个或多个栅极以使第三量子点形成在量子阱堆叠中；以及
在利用第二量子点感测第一量子点的量子态之前，允许第一和第三量子点相互作用。
18.如权利要求16-17中任一项所述的方法，其中所述第一和第二沟槽是平行的。
19.一种制造量子点装置的方法，包括：
在基底上提供量子阱堆叠；
在量子阱堆叠上方提供绝缘材料，其中所述绝缘材料包括沟槽；以及
在绝缘材料上形成栅极，其中所述栅极延伸到所述沟槽中。
20.如权利要求19所述的方法，其中在量子阱堆叠上提供绝缘材料包括：
在量子阱堆叠上方沉积绝缘材料；以及
去除至少一些绝缘材料以形成所述沟槽。
21.如权利要求19所述的方法，其中在量子阱堆叠上提供绝缘材料包括：
在量子阱堆叠上方形成虚设结构；
在虚设结构上方沉积所述绝缘材料；
抛光所述绝缘材料以暴露所述虚设结构；以及
去除虚设结构以形成沟槽。
22.如权利要求19-21中任一项所述的方法，其中所述沟槽具有20和40纳米之间的宽度。
23.一种量子计算装置，包括：
量子处理装置，其中量子处理装置包括绝缘材料、有效量子点形成栅极和读取量子点形成栅极，绝缘材料具有朝着量子阱堆叠延伸的第一和第二沟槽，有效量子点形成栅极被至少部分地布置在第一沟槽中，读取量子点形成栅极被至少部分地布置在第二沟槽中；
非量子处理装置，耦合到量子处理装置，用于控制施加于有效量子点形成栅极和读取量子点形成栅极的电压；和
存储器装置，用于存储在量子处理装置的操作期间由量子点产生的数据，所述量子点由读取量子点形成栅极读取。
24.如权利要求23所述的量子计算装置，其中所述存储器装置用于存储将要由量子处理装置执行的用于量子计算算法的指令。
25.如权利要求23-24中任一项所述的量子计算装置，其中由读取量子点形成栅极读取的量子点与由有效量子点形成栅极引起的有效量子点被形成在量子阱堆叠中的同一量子阱层中。
CN201680088872.5A 2016-08-30 2016-08-30 量子点装置 Pending CN109643726A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/049371 WO2018044268A1 (en) 2016-08-30 2016-08-30 Quantum dot devices

Publications (1)

Publication Number Publication Date
CN109643726A true CN109643726A (zh) 2019-04-16

Family

ID=61301315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680088872.5A Pending CN109643726A (zh) 2016-08-30 2016-08-30 量子点装置

Country Status (4)

Country Link
US (2) US10770545B2 (zh)
EP (1) EP3507837A4 (zh)
CN (1) CN109643726A (zh)
WO (1) WO2018044268A1 (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770545B2 (en) 2016-08-30 2020-09-08 Intel Corporation Quantum dot devices
US10804399B2 (en) 2016-09-24 2020-10-13 Intel Corporation Double-sided quantum dot devices
WO2018057018A1 (en) 2016-09-24 2018-03-29 Intel Corporation Quantum dot array devices with shared gates
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
US11288586B2 (en) 2016-09-27 2022-03-29 Intel Corporation Independent double-gate quantum dot qubits
US11276756B2 (en) 2016-09-30 2022-03-15 Intel Corporation Quantum dot devices with single electron transistor detectors
EP3520143A4 (en) 2016-09-30 2020-06-17 INTEL Corporation ARRANGEMENTS OF SINGLE ELECTRON TRANSISTORS (ASSEMBLIES) AND QUANTUM BIT DETECTORS BASED ON AN ASSEMBLY
US11063040B2 (en) 2016-11-03 2021-07-13 Intel Corporation Quantum dot devices
WO2018125026A1 (en) 2016-12-27 2018-07-05 Intel Corporation Superconducting qubit device packages
US11063138B2 (en) 2017-06-24 2021-07-13 Intel Corporation Quantum dot devices
US11038021B2 (en) 2017-06-24 2021-06-15 Intel Corporation Quantum dot devices
US11322591B2 (en) 2017-06-24 2022-05-03 Intel Corporation Quantum dot devices
US11251270B2 (en) * 2017-08-02 2022-02-15 Faquir Chand Jain Quantum dot channel (QDC) quantum dot gate transistors, memories and other devices
US11557630B2 (en) 2017-09-28 2023-01-17 Intel Corporation Quantum dot devices with selectors
WO2019066840A1 (en) 2017-09-28 2019-04-04 Intel Corporation QUANTUM WELL STACK STRUCTURES FOR QUANTUM POINT DEVICES
CN111108604A (zh) 2017-12-17 2020-05-05 英特尔公司 量子点器件的量子阱堆叠
WO2019125456A1 (en) 2017-12-21 2019-06-27 Intel Corporation Quantum dot devices
WO2019125501A1 (en) 2017-12-23 2019-06-27 Intel Corporation Quantum dot devices
WO2019125499A1 (en) 2017-12-23 2019-06-27 Intel Corporation Hexagonal arrays for quantum dot devices
US11494682B2 (en) 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
WO2019135769A1 (en) 2018-01-08 2019-07-11 Intel Corporation Differentially strained quantum dot devices
US10847705B2 (en) 2018-02-15 2020-11-24 Intel Corporation Reducing crosstalk from flux bias lines in qubit devices
US11177912B2 (en) 2018-03-06 2021-11-16 Intel Corporation Quantum circuit assemblies with on-chip demultiplexers
US11355623B2 (en) 2018-03-19 2022-06-07 Intel Corporation Wafer-scale integration of dopant atoms for donor- or acceptor-based spin qubits
US11183564B2 (en) 2018-06-21 2021-11-23 Intel Corporation Quantum dot devices with strain control
US11417765B2 (en) 2018-06-25 2022-08-16 Intel Corporation Quantum dot devices with fine-pitched gates
US10910488B2 (en) 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates
US11335778B2 (en) 2018-06-26 2022-05-17 Intel Corporation Quantum dot devices with overlapping gates
US10879446B2 (en) 2018-08-14 2020-12-29 Intel Corporation Vertical flux bias lines coupled to vertical squid loops in superconducting qubits
US11424324B2 (en) 2018-09-27 2022-08-23 Intel Corporation Multi-spacers for quantum dot device gates
US11450765B2 (en) 2018-09-27 2022-09-20 Intel Corporation Quantum dot devices with diodes for electrostatic discharge protection
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates
US11749721B2 (en) 2018-09-28 2023-09-05 Intel Corporation Gate walls for quantum dot devices
US11049037B2 (en) * 2018-12-14 2021-06-29 Board Of Trustees Of The University Of Arkansas Devices and methods for quantum logic
US11658212B2 (en) 2019-02-13 2023-05-23 Intel Corporation Quantum dot devices with conductive liners
US11699747B2 (en) * 2019-03-26 2023-07-11 Intel Corporation Quantum dot devices with multiple layers of gate metal
US11682701B2 (en) 2019-03-27 2023-06-20 Intel Corporation Quantum dot devices
GB201906934D0 (en) * 2019-05-16 2019-07-03 Quantum Motion Tech Limited Processor element for quantum information processor
US10796069B1 (en) * 2019-06-06 2020-10-06 International Business Machines Corporation Bump connection placement in quantum devices in a flip chip configuration
US11011693B2 (en) 2019-06-24 2021-05-18 Intel Corporation Integrated quantum circuit assemblies for cooling apparatus
US11957066B2 (en) 2019-09-04 2024-04-09 Intel Corporation Stackable in-line filter modules for quantum computing
US11387324B1 (en) 2019-12-12 2022-07-12 Intel Corporation Connectivity in quantum dot devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1262911A1 (en) * 2001-05-30 2002-12-04 Hitachi Europe Limited Quantum computer
US20080254606A1 (en) * 2005-12-06 2008-10-16 In Bok Baek Method of Manufacturing Semiconductor Device
CN101405866A (zh) * 2006-02-17 2009-04-08 雷文布里克有限责任公司 量子点转换装置
US7830695B1 (en) * 2006-10-30 2010-11-09 Hrl Laboratories Capacitive arrangement for qubit operations
CN103875073A (zh) * 2011-10-14 2014-06-18 富士通株式会社 半导体装置及其制造方法、电源装置
US20150279981A1 (en) * 2013-03-14 2015-10-01 Wisconsin Alumni Research Foundation Direct tunnel barrier control gates in a two-dimensional electronic system
WO2015184484A1 (en) * 2014-06-06 2015-12-10 Newsouth Innovations Pty Limited Advanced processing apparatus

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6384457B2 (en) 1999-05-03 2002-05-07 Intel Corporation Asymmetric MOSFET devices
US6744082B1 (en) * 2000-05-30 2004-06-01 Micron Technology, Inc. Static pass transistor logic with transistors with multiple vertical gates
US6597010B2 (en) 2001-03-09 2003-07-22 Wisconsin Alumni Research Foundation Solid-state quantum dot devices and quantum computing using nanostructured logic gates
KR100923193B1 (ko) 2006-10-09 2009-10-22 충북대학교 산학협력단 나노스케일 다중접합 양자점 소자 및 그 제조방법
US8026507B2 (en) * 2008-08-20 2011-09-27 Texas Instruments Incorporated Two terminal quantum device using MOS capacitor structure
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8575653B2 (en) 2010-09-24 2013-11-05 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same
US8541773B2 (en) 2011-05-02 2013-09-24 Intel Corporation Vertical tunneling negative differential resistance devices
US9048334B2 (en) * 2011-08-22 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure
SG2014007199A (en) 2011-09-30 2014-04-28 Intel Corp Non-planar transistors and methods of fabrication thereof
US9691763B2 (en) 2013-12-27 2017-06-27 International Business Machines Corporation Multi-gate FinFET semiconductor device with flexible design width
US20160247888A1 (en) * 2015-02-19 2016-08-25 International Business Machines Corporation Non-uniform gate dielectric for u-shape mosfet
EP3427310B1 (en) 2016-03-10 2021-09-15 Technische Universiteit Delft Superconducting microwave-frequency vias for mult-planar quantum circuits
US10756202B2 (en) 2016-06-08 2020-08-25 Intel Corporation Quantum dot device packages
US10734482B2 (en) 2016-06-08 2020-08-04 Intel Corporation Quantum dot devices
US11450798B2 (en) 2016-06-08 2022-09-20 Intel Corporation Interconnects for quantum dot devices
US10741664B2 (en) 2016-06-08 2020-08-11 Intel Corporation Quantum dot devices with patterned gates
WO2017213638A1 (en) 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices with doped regions
WO2017213639A1 (en) 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices
US11158714B2 (en) 2016-06-09 2021-10-26 Intel Corporation Quantum dot devices with trenched substrates
WO2017213646A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with modulation doped stacks
WO2017213648A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with doped conductive pathways
WO2017213645A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with modulation doped stacks
US11387399B2 (en) 2016-06-09 2022-07-12 Intel Corporation Quantum dot devices with back gates
WO2017213649A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with double quantum well structures
US11177375B2 (en) 2016-06-09 2021-11-16 Intel Corporation Quantum dot devices with top gates
WO2017213660A1 (en) 2016-06-10 2017-12-14 Intel Corporation Gate patterning for quantum dot devices
WO2017213661A1 (en) 2016-06-10 2017-12-14 Intel Corporation Quantum dot devices with magnet lines
US10991802B2 (en) 2016-06-10 2021-04-27 Intel Corporation Quantum dot devices with gate interface materials
WO2017213658A1 (en) 2016-06-10 2017-12-14 Intel Corporation Gate patterning for quantum dot devices
US20190288176A1 (en) 2016-06-13 2019-09-19 Intel Corporation Suspended josephson junctions
WO2017217958A1 (en) 2016-06-13 2017-12-21 Intel Corporation Superconducting qubits with caps on superconductors
US10763420B2 (en) 2016-06-13 2020-09-01 Intel Corporation Josephson Junction damascene fabrication
US20190363239A1 (en) 2016-06-13 2019-11-28 Intel Corporation Josephson junctions made from refractory and noble metals
WO2018004554A1 (en) 2016-06-29 2018-01-04 Intel Corporation Quantum dot devices with modulation doped stacks
US20190131511A1 (en) 2016-06-30 2019-05-02 Intel Corporation Superconductor-silicon interface control
US10748960B2 (en) 2016-07-01 2020-08-18 Intel Corporation Interconnects below qubit plane by substrate doping
US10748961B2 (en) 2016-07-01 2020-08-18 Intel Corporation Interconnects below qubit plane by substrate bonding
WO2018004634A1 (en) 2016-07-01 2018-01-04 Intel Corporation Flux bias lines below qubit plane
WO2018030977A1 (en) 2016-08-08 2018-02-15 Intel Corporation Josephson junctions formed by partially subtractive fabrication
EP3497724A4 (en) 2016-08-10 2020-03-25 Intel Corporation QUANTUM POINT GROUP DEVICES
CN109564936B (zh) 2016-08-10 2023-02-17 英特尔公司 量子点阵列装置
WO2018031027A1 (en) 2016-08-12 2018-02-15 Intel Corporation Quantum dot array devices
EP3497726A4 (en) 2016-08-15 2020-04-08 INTEL Corporation MICRO-TAPE AND MICRO-BAND TRANSMISSION LINES FOR QUANTUM BITS
WO2018044267A1 (en) 2016-08-30 2018-03-08 Intel Corporation Quantum dot devices
US10770545B2 (en) 2016-08-30 2020-09-08 Intel Corporation Quantum dot devices
WO2018111248A1 (en) * 2016-12-14 2018-06-21 Intel Corporation Quantum well stacks for quantum dot devices
US10319896B2 (en) * 2017-06-29 2019-06-11 Intel Corporation Shielded interconnects

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1262911A1 (en) * 2001-05-30 2002-12-04 Hitachi Europe Limited Quantum computer
US20080254606A1 (en) * 2005-12-06 2008-10-16 In Bok Baek Method of Manufacturing Semiconductor Device
CN101405866A (zh) * 2006-02-17 2009-04-08 雷文布里克有限责任公司 量子点转换装置
US7830695B1 (en) * 2006-10-30 2010-11-09 Hrl Laboratories Capacitive arrangement for qubit operations
CN103875073A (zh) * 2011-10-14 2014-06-18 富士通株式会社 半导体装置及其制造方法、电源装置
US20150279981A1 (en) * 2013-03-14 2015-10-01 Wisconsin Alumni Research Foundation Direct tunnel barrier control gates in a two-dimensional electronic system
WO2015184484A1 (en) * 2014-06-06 2015-12-10 Newsouth Innovations Pty Limited Advanced processing apparatus

Also Published As

Publication number Publication date
US20200365688A1 (en) 2020-11-19
EP3507837A1 (en) 2019-07-10
US10770545B2 (en) 2020-09-08
EP3507837A4 (en) 2020-05-06
US20190206992A1 (en) 2019-07-04
US11664421B2 (en) 2023-05-30
WO2018044268A1 (en) 2018-03-08

Similar Documents

Publication Publication Date Title
CN109643726A (zh) 量子点装置
US20220140085A1 (en) Quantum computing assemblies
US11721724B2 (en) Quantum well stacks for quantum dot devices
US20210343845A1 (en) Quantum dot array devices with shared gates
US11677017B2 (en) Quantum well stacks for quantum dot devices
US11594599B2 (en) Quantum dot array devices
US11417765B2 (en) Quantum dot devices with fine-pitched gates
CN109564937A (zh) 量子点阵列装置
US10615160B2 (en) Quantum dot array devices
US10644113B2 (en) Quantum dot array devices
CN110233150A (zh) 量子点器件中的鳍部应变
CN110176455A (zh) 量子点器件中的栅极布置
CN110176491A (zh) 量子点器件中的栅极布置
US11444188B2 (en) Quantum dot devices
CN109791946A (zh) 双侧面量子点器件
CN109791943A (zh) 具有单电子晶体管检测器的量子点器件
WO2018044267A1 (en) Quantum dot devices
TW201729441A (zh) 用於磁電阻隨機存取記憶體裝置之電氣端子
US11387324B1 (en) Connectivity in quantum dot devices
CN114628506A (zh) 用于量子点装置的横向栅极材料布置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190416