CN109564937A - 量子点阵列装置 - Google Patents

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Abstract

本文公开的是量子点装置以及相关计算装置和方法。例如，在一些实施例中，一种量子点装置可包括：量子阱堆叠，包括量子阱层；多个第一栅极，布置在量子阱堆叠上方，其中至少两个第一栅极在量子阱堆叠上方沿第一维度分隔开，至少两个第一栅极在量子阱堆叠上方沿第二维度分隔开，并且第一和第二维度是垂直的；和第二栅极，布置在量子阱堆叠上方，其中第二栅极在沿第一维度分隔开的至少两个第一栅极之间延伸，并且第二栅极在沿第二维度分隔开的至少两个第一栅极之间延伸。

Description

量子点阵列装置
背景技术
量子计算涉及与使用量子力学现象来操纵数据的计算系统相关的研究的领域。这些量子力学现象(诸如，叠加(其中量子变量能够同时存在于多个不同状态)和纠缠(其中多个量子变量具有相关状态，而不管它们之间的空间或时间距离如何))在经典计算的世界中不具有类似情况，并且因此不能利用经典计算装置来实现。
附图说明
通过下面的详细描述结合附图将会容易地理解实施例。为了方便这种描述，相同的标号指定相同的结构元件。在附图中的图中，作为示例而非作为限制图示各实施例。
图1-4是根据各种实施例的量子点装置的剖视图。
图5-34图示根据各种实施例的量子点装置的制造中的各种示例性阶段。
图35-36是根据各种实施例的可被用在量子点装置中的量子阱堆叠的各种示例的剖视图。
图37图示根据各种实施例的具有多个量子点形成区域的量子点装置的实施例。
图38-42图示根据各种实施例的量子点装置的制造中的各种替代阶段。
图43-44图示量子点装置中的掺杂区域的各种实施例的细节视图。
图45-46是根据各种实施例的包括磁体线的量子点装置的剖视图。
图47是根据各种实施例的具有多个互连层的量子点装置的剖视图。
图48是根据各种实施例的量子点装置封装的剖视图。
图49A和49B是可包括本文公开的任何量子点装置的晶片和管芯的顶视图。
图50是可包括本文公开的任何量子点装置的装置组件的侧剖视图。
图51是根据各种实施例的制造量子点装置的说明性方法的流程图。
图52-53是根据各种实施例的操作量子点装置的说明性方法的流程图。
图54是根据各种实施例的可包括本文公开的任何量子点装置的示例性量子计算装置的方框图。
具体实施方式
本文公开的是量子点装置以及相关计算装置和方法。例如，在一些实施例中，一种量子点装置可包括：量子阱堆叠，包括量子阱层；多个第一栅极，布置在量子阱堆叠上方，其中至少两个第一栅极在量子阱堆叠上方沿第一维度分隔开，至少两个第一栅极在量子阱堆叠上方沿第二维度分隔开，并且第一和第二维度是垂直的；和第二栅极，布置在量子阱堆叠上方，其中第二栅极在沿第一维度分隔开的至少两个第一栅极之间延伸，并且第二栅极在沿第二维度分隔开的至少两个第一栅极之间延伸。
本文公开的量子点装置可实现量子点的形成以用作量子计算装置中的量子位(“qubit”)，以及实现对这些量子点的控制以执行量子逻辑运算。与以前的量子点形成和操纵的方案不同，本文公开的量子点装置的各种实施例提供量子点的强大空间定位(并且因此提供对量子点交互和操纵的良好控制)、该装置中所包括的量子点的数量的良好可缩放性和/或实现与量子点装置的电气连接以在更大的计算装置中集成量子点装置的设计灵活性。
在下面的详细描述中，参照附图，附图形成该详细描述的一部分，并且在附图中作为说明示出可实施的实施例。应该理解，在不脱离本公开的范围的情况下可使用其它实施例并且可实现结构或逻辑改变。因此，不应该在限制性意义上理解下面的详细描述。
各种操作可被以最有助于理解要求保护的主题的方式依次描述为多个分立动作或操作。然而，描述的次序不应该被解释为暗示这些操作必须依赖于次序。特别地，这些操作可不按照呈现的次序执行。可按照不同于描述的实施例的次序执行描述的操作。在另外的实施例中，可执行各种另外的操作和/或可省略描述的操作。
为了本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。当参照测量范围使用术语“在……之间”时，术语“在……之间”包括测量范围的端点。如本文所使用的，符号“A/B/C”表示(A)、(B)和/或(C)。
所述描述使用短语“在一实施例中”或“在实施例中”，它们均可指代相同或不同实施例中的一个或多个。另外，如关于本公开的实施例所使用的，术语“包括”、“包含”、“具有”等是同义的。本公开可使用基于视角的描述，诸如“在...上方”、“在...下方”、“顶”、“底”和“侧”；这种描述被用于方便讨论，而非意图限制公开的实施例的应用。附图未必按照比例绘制。如本文所使用的，“高k电介质”指代具有比氧化硅高的介电常数的材料。
图1-4是根据各种实施例的量子点装置100的剖视图。特别地，图2图示沿着图1和4的剖面A-A获得的量子点装置100，并且图3图示沿着图1和4的剖面B-B获得的量子点装置100(而图1图示沿着图2和3的剖面C-C获得的量子点装置100，并且图4图示沿着图2和3的剖面D-D获得的量子点装置)。图1和4可被视为“顶”剖视图，并且图2和3可被视为“侧”剖视图，但如上所述，这种描述被用于方便讨论，而非意图限制公开的实施例的应用。
量子点装置100可包括由绝缘材料128(例如，氧化硅)分隔开的一个或多个量子点形成区域104。虽然仅单个量子点形成区域104被示出在图1-4中，但这仅是为了容易说明，并且超过一个量子点形成区域104可被包括在量子点装置100中(例如，如以下参照图37所讨论的)。量子点形成区域104可包括量子阱堆叠146，量子阱堆叠146可包括一个或多个量子阱层152。在图1-4中所示的实施例中，量子阱堆叠146包括两个量子阱层152-1和152-2，但在一些实施例中(如本文进一步所讨论的)，量子阱堆叠146可包括一个量子阱层152或者三个或更多个量子阱层152。在图1-4中所示的实施例中，量子阱层152-1和量子阱层152-2由势垒层154分隔开。以下参照图35-36详细地讨论量子阱堆叠146的示例。在一些实施例中，量子点装置100可包括支撑件103用于为量子点装置100提供机械支撑(例如，具有托架或其它结构的形式)。在一些实施例中，量子点装置100可不包括支撑件103。
如上所述，每个量子点形成区域104可包括一个或多个量子阱层152。量子点形成区域104中所包括的量子阱层152可被布置为垂直于z方向，并且可提供一种层，在该层中可形成二维电子气体(2DEG)的层以便使得在量子点装置100的操作期间产生量子点，如以下更详细所讨论的。量子阱层152自身可提供关于量子点形成区域104中的量子点的z位置的几何约束。为了控制量子点形成区域104中的量子点的x位置和y位置，电压可被施加于布置在量子点形成区域104上的栅极以调整在x方向和y方向上沿着量子点形成区域104的能量分布，并且由此约束量子阱内的量子点的x位置和y位置(以下参照栅极106/108详细地讨论)。量子点形成区域104的尺寸可采用任何合适的值。x长度160和y长度162例如可取决于量子点形成区域104中所包括的栅极的数量和布置。在一些实施例中，量子点形成区域104中所包括的量子阱堆叠146的z长度164可处于200和400纳米之间(例如，处于250和350纳米之间，或等于300纳米)。绝缘材料和导电路径可存在于量子点形成区域104周围的外围区域113中，如以下详细所讨论的。
多个栅极可被布置在每个量子点形成区域104中。特别地，栅极第一集合105-1可被布置在每个量子点形成区域104的“底部”，并且栅极第二集合105-2可被布置在每个量子点形成区域104的“顶部”。在图1-4中图示的实施例中，栅极第一集合105-1包括栅极106-1和四个栅极108-1，并且栅极第二集合105-2包括栅极106-2和四个栅极108-2。栅极的这个特定数量仅是说明性的，并且可使用任何合适的数量和布置的栅极。例如，栅极集合105可包括按照任何期望布置方式布置的三个或更多个栅极108(例如，布置为三角形或其它多边形的顶点，布置在矩形或其它阵列中，按照不规则布置方式布置在量子阱堆叠146上，等等)。另外，如以下参照图37所讨论的，根据需要，多个量子点形成区域104可被包括在量子点装置100中。
如图1-4中所示，栅极108-11可被布置在栅极106-1中的开口111-1中，并且栅极108-12可被布置在栅极106-1中的不同开口111-1中。类似于(所述栅极集合105-1中的)栅极106-1、108-11和108-12的布置方式，(所述栅极集合105-2中的)栅极106-2、108-21和108-22被沿着量子阱堆叠146布置。本文提及“栅极106”可指示任何栅极106，而本文提及“栅极108”可指示任何栅极108。本文提及“栅极108-1”可指示栅极第一集合105-1中的任何栅极108(并且对于“栅极108-2”而言，存在类似情况)。
栅极集合105可包括多个栅极108，所述多个栅极108包括沿第一维度彼此分隔开(例如，沿x维度彼此分隔开)的至少一对栅极和沿垂直于第一维度的第二维度彼此分隔开(例如，沿y维度彼此分隔开)的至少一对栅极。具有分隔开的栅极108的二维规则阵列是这种布置方式的一个示例(例如，如图1-4中所示)，但许多其它布置方式存在(例如，不规则阵列或其它分布)。这些对可共享栅极；例如，如果相应地布置，则三个栅极可满足该描述。在图1-4中所示的实施例中，集合105中的栅极108通过集合105中的栅极106的介入部分而被分隔开；在其它实施例中，其它材料或结构可被布置在集合105中的各对栅极108之间。
在图1和4中图示的实施例中，从顶视图，栅极106的栅极金属110可被基本上定形为“网格”，所述“网格”具有开口111，栅极108的栅极金属112被至少部分地布置在开口111中。这种网格可具有一个或多个十字形部分(在具有四个相邻开口111的集合之间)和周界部分(在所述一组开口111周围延伸)。如本文在别处所述的，栅极106的栅极金属110可被以任何合适的方式图案化以定义栅极106的位置和形状以及栅极108的位置和形状。在一些实施例中，栅极106-1可以是围绕量子阱堆叠146的栅极106-2的镜像；在其它实施例中，栅极106-1可以不是栅极106-2的镜像。类似地，栅极108-1可以是围绕量子阱堆叠146的栅极108-2的镜像；在其它实施例中，栅极108-1可以不是栅极108-2的镜像。
每个栅极106/108可包括栅极电介质114(例如，用于栅极106-1/108-1的栅极电介质114-1和用于栅极106-2/108-2的栅极电介质114-2)。在图2中所示的实施例中，用于特定的栅极集合105中的所有栅极106/108的栅极电介质114由栅极介电材料的共同层提供。在其它实施例中，用于特定的栅极集合105中的每个栅极106/108的栅极电介质114可由栅极电介质114的分开的部分提供(例如，如以下参照图38-42所讨论的)。在一些实施例中，栅极电介质114可以是多层栅极电介质(例如，具有用于改进量子阱堆叠146和对应的栅极金属之间的界面的多种材料)。栅极电介质114可以是例如氧化硅、氧化铝或高k电介质(诸如，氧化铪)。更一般地讲，栅极电介质114可包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可被用在栅极电介质114中的材料的示例可包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌酸铅锌。在一些实施例中，可对栅极电介质114执行退火过程以提高栅极电介质114的质量。栅极电介质114-1可以是与栅极电介质114-2相同的材料或者不同的材料。
栅极106-1可包括栅极金属110-1和硬掩模116-1。硬掩模116-1可由氮化硅、碳化硅或另一合适的材料形成。栅极金属110-1可被布置在硬掩模116-1和栅极电介质114-1之间，并且栅极电介质114-1可被布置在栅极金属110-1和量子阱堆叠146之间。为了容易图示，在图2和3中仅标记硬掩模116-1的一个部分。在一些实施例中，硬掩模116-1可不存在于量子点装置100中(例如，硬掩模(比如，硬掩模116-1)可在处理期间被去除，如以下所讨论的)。在一些实施例中，栅极金属110-1可以是超导体，诸如铝、氮化钛(例如，经原子层沉积而沉积的)或氮化铌钛。栅极金属110-1的侧面可以是基本上平行的，如图2和3中所示，并且绝缘分隔物134-1可被布置在栅极金属110-1的侧面。如图2和3中所示，分隔物134-1可以离量子阱堆叠146越远越薄并且越靠近量子阱堆叠146越厚。在一些实施例中，分隔物134-1可具有凸形状。分隔物134-1可由任何合适的材料形成，诸如碳掺杂氧化物、氮化硅、氧化硅或其它碳化物或氮化物(例如，碳化硅、掺杂有碳的氮化硅和氮氧化硅)。
每个栅极108-1可包括栅极金属112-1和硬掩模118-1。硬掩模118-1可由以上参照硬掩模116-1讨论的任何材料形成。栅极金属112-1可被布置在硬掩模118-1和栅极电介质114-1之间，并且栅极电介质114-1可被布置在栅极金属112-1和量子阱堆叠146之间。在图2和3中图示的实施例中，硬掩模118-1可在硬掩模116-1上方延伸(并且在栅极106-1的栅极金属110-1上方延伸)，而在其它实施例中，硬掩模118-1可不在栅极金属110-1上方延伸。栅极电介质114-1可被布置在栅极金属112-1和量子阱堆叠146之间。在一些实施例中，栅极金属112-1可以是与栅极金属110-1不同的金属；在其它实施例中，栅极金属112-1和栅极金属110-1可具有相同材料组成。在一些实施例中，栅极金属112-1可以是超导体，诸如铝、氮化钛(例如，经原子层沉积而沉积的)或氮化铌钛。在一些实施例中，硬掩模118-1可不存在于量子点装置100中(例如，硬掩模(比如，硬掩模118-1)可在处理期间被去除，如以下所讨论的)。
栅极106-2可包括栅极金属110-2和硬掩模116-2。硬掩模116-2可由氮化硅、碳化硅或另一合适的材料形成。栅极金属110-2可被布置在硬掩模116-2和栅极电介质114-2之间，并且栅极电介质114-2可被布置在栅极金属110-2和量子阱堆叠146之间。为了容易图示，在图2和3中仅标记硬掩模116-2的一个部分。在一些实施例中，栅极金属110-2可以是超导体，诸如铝、氮化钛(例如，经原子层沉积而沉积的)或氮化铌钛。在一些实施例中，硬掩模116-2可不存在于量子点装置100中(例如，硬掩模(比如，硬掩模116-2)可在处理期间被去除，如以下所讨论的)。栅极金属110-2的侧面可以是基本上平行的，如图2和3中所示，并且绝缘分隔物134-2可被布置在栅极金属110-2和硬掩模116-2的侧面。如图2中所示，分隔物134-2可越靠近量子阱堆叠146越厚并且越远离量子阱堆叠146的地方越薄。在一些实施例中，分隔物134-2可具有凸形状。分隔物134-2可由任何合适的材料形成，诸如碳掺杂氧化物、氮化硅、氧化硅或其它碳化物或氮化物(例如，碳化硅、掺杂有碳的氮化硅和氮氧化硅)。在一些实施例中，栅极金属110-2可以是与栅极金属110-1不同的金属；在其它实施例中，栅极金属110-2和栅极金属110-1可具有相同材料组成。
每个栅极108-2可包括栅极金属112-2和硬掩模118-2。硬掩模118-2可由以上关于硬掩模116-2讨论的任何材料形成。栅极金属112-2可被布置在硬掩模118-2和栅极电介质114-2之间，并且栅极电介质114-2可被布置在栅极金属112-2和量子阱堆叠146之间。在图2中所示的实施例中，硬掩模118-2可在硬掩模116-2上方延伸(并且在栅极106-2的栅极金属110-2上方延伸)，而在其它实施例中，硬掩模118-2可不在栅极金属110-2上方延伸。在一些实施例中，栅极金属112-2可以是与栅极金属110-2不同的金属；在其它实施例中，栅极金属112-2和栅极金属110-2可具有相同材料组成。在一些实施例中，栅极金属112-2可以是与栅极金属112-1不同的金属；在其它实施例中，栅极金属112-2和栅极金属112-1可具有相同材料组成。在一些实施例中，栅极金属112-2可以是超导体，诸如铝、氮化钛(例如，经原子层沉积而沉积的)或氮化铌钛。在一些实施例中，硬掩模118-2可不存在于量子点装置100中(例如，硬掩模(比如，硬掩模118-2)可在处理期间被去除，如以下所讨论的)。
栅极108-11可在栅极106-1中的对应开口111-1的侧面的邻近分隔物134-1之间延伸，如图中所示。在一些实施例中，栅极108-11的栅极金属112-1可在对应开口111-1的侧面的分隔物134-1之间延伸。因此，栅极108-11的栅极金属112-1可具有与分隔物134-1的形状基本上互补的形状，如图中所示。类似地，栅极108-12可在对应开口111的侧面的邻近分隔物134-1之间延伸。栅极第二集合105-2中的栅极106-2/108-2和介电材料114-2可采用栅极106-1/108-1和介电材料114-1的这些实施例中的任何实施例的形式。如图1-4中所示，在一些实施例中，栅极106-1/108-1可以是围绕量子阱堆叠146的栅极106-2/108-2的镜像。在栅极电介质114不是在关联的栅极106和108之间共同地共享的层而是替代地在关联的分隔物134之间被分开地沉积在量子阱堆叠146上(例如，如以下参照图38-42所讨论的)的一些实施例中，栅极电介质114可至少部分地沿关联的分隔物134的侧面延伸，并且栅极金属112可在关联的分隔物134上在关联的栅极电介质114的各部分之间延伸。
栅极106/108的尺寸可采用任何合适的值。例如，在一些实施例中，栅极金属110的z高度166可处于40和75纳米之间(例如，大约50纳米)；栅极金属112的z高度可处于相同范围中。在一些实施例(例如，图2中所示的实施例)中，栅极金属112的z高度可大于栅极金属110的z高度。在一些实施例中，图2的剖面中的栅极金属110的x长度168可处于20和40纳米之间(例如，30纳米)。在一些实施例中，栅极106中的开口111的x长度170可处于40和60纳米之间(例如，50纳米)；开口111的y长度171可采用例如本文针对x长度170描述的任何值。在一些实施例中，分隔物134的厚度172可处于1和10纳米之间(例如，处于3和5纳米之间，处于4和6纳米之间，或处于4和7纳米之间)。栅极金属112的x长度可取决于栅极106和分隔物134的尺寸，如图2中所示。
在量子点装置100的操作期间，电压可被施加于栅极106-1/108-1以调整量子点形成区域104中的量子阱层152-1中的势能从而创建具有变化深度的量子阱，在该量子阱中可形成量子点142-1。类似地，电压可被施加于栅极106-2/108-2以调整量子点形成区域104中的量子阱层152-2中的势能从而创建可在其中形成量子点142-2的具有变化深度的量子阱。为了容易图示，在图2中仅利用标号标记一个量子点142-1和一个量子点142-2，但在量子阱堆叠146的每个量子阱层152中，五个量子点被指示为虚线圆圈。如上所述，在一些实施例中，集合105-1和/或量子阱层152-1可被从量子点装置100省略。在一些实施例中，集合105-2和/或量子阱层152-2可被从量子点装置100省略。
分隔物134可自身在关联的量子阱层152中在栅极106/108下方在量子阱之间提供“被动”势垒，并且施加于栅极106/108中的不同栅极的电压可调整在量子阱层中在栅极106/108下方的势能；减小势能可形成量子阱，而增加势能可形成量子势垒。以下的讨论可一般地涉及栅极106/108、量子点142和量子阱层152。这个讨论可分别适用于栅极106-1/108-1、量子点142-1和量子阱层152-1；分别适用于栅极106-2/108-2、量子点142-2和量子阱层152-2；或适用于上述两种情况。
量子点形成区域104可包括掺杂区域140，掺杂区域140可用作量子点装置100的电荷载流子的储存器。特别地，掺杂区域140-1可与量子阱层152-1处于导电接触，并且掺杂区域140-2可与量子阱层152-2处于导电接触。例如，n型掺杂区域140可为电子类型量子点142提供电子，并且p型掺杂区域140可为空穴类型量子点142提供空穴。在一些实施例中，界面材料141可被布置在掺杂区域140的表面，如在掺杂区域140-1的表面的界面材料141-1和在掺杂区域140-2的表面的界面材料141-2所示。界面材料141可促进导电接触器(例如，如以下所讨论的导电过孔136)和掺杂区域140之间的电耦合。界面材料141可以是任何合适的金属-半导体欧姆接触材料；例如，在掺杂区域140包括硅的实施例中，界面材料141可包括硅化镍、硅化铝、硅化钛、硅化钼、硅化钴、硅化钨或硅化铂(例如，如以下参照图28-29所讨论的)。在一些实施例中，界面材料141可以是非硅化合物(诸如，氮化钛)。在一些实施例中，界面材料141可以是金属(例如，铝、钨或铟)。
本文公开的量子点装置100可被用于形成电子类型或空穴类型量子点142。需要注意的是，施加于栅极106/108以形成量子阱/势垒的电压的极性取决于在量子点装置100中使用的电荷载流子。在电荷载流子是电子(并且因此，量子点142是电子类型量子点)的实施例中，施加于栅极106/108的充足的负电压可增加在栅极106/108下方的势垒，并且施加于栅极106/108的充足的正电压可减小在栅极106/108下方的势垒(由此在关联的量子阱层152中形成势阱，在该关联的量子阱层152中可形成电子类型量子点142)。在电荷载流子是空穴(并且因此，量子点142是空穴类型量子点)的实施例中，施加于栅极106/108的充足的正电压可增加在栅极106/108下方的势垒，并且施加于栅极106/108的充足的负电压可减小在栅极106/108下方的势垒(由此在关联的量子阱层152中形成势阱，在该关联的量子阱层152中可形成空穴类型量子点142)。本文公开的量子点装置100可被用于形成电子类型或空穴类型量子点。
电压可被分别施加于栅极106和108中的每个栅极以调整在栅极106和108下方的量子阱层中的势能，并且由此控制在栅极106和108中的每个栅极下方的量子点142的形成。另外，在栅极106和108中的不同栅极下方的相对势能分布允许量子点装置100调节在相邻栅极下方的量子点142之间的潜在相互作用。例如，如果两个相邻量子点142(例如，在栅极108下方的一个量子点142和在相邻栅极108下方的另一量子点142)仅通过短势垒分离，则与所述两个量子点142通过更高势垒分离的情况相比，所述两个量子点142可更强烈地相互作用。由于在每个栅极106/108下方的势阱的深度/势垒的高度可通过调整相应栅极106/108和邻近栅极上的电压而被调整，所以各个栅极106/108之间的势差可被调整，并且因此，所述相互作用被调节。在一些应用中，栅极108可被用作柱塞栅极以便实现在栅极108下方形成量子点142，而栅极106可被用作势垒栅极以调整在相邻栅极108下方形成的量子点142之间的势垒。
导电过孔和线可接触栅极106/108，并且接触掺杂区域140，以便使得在期望位置实现与栅极106/108和掺杂区域140的电气连接。如图3中所示，栅极106-1可从量子阱堆叠146延伸离开，并且导电过孔120-1可延伸穿过绝缘材料130-2以接触栅极106-1的栅极金属110-1。导电过孔120-1可延伸穿过硬掩模116-1和硬掩模118-1以接触栅极106-1的栅极金属110-1。导电线129-1可接触导电过孔120-1，并且可从导电过孔120-1“横向”延伸离开以接触导电过孔127-1，导电过孔127-1延伸穿过绝缘材料130-1、绝缘材料128和绝缘材料130-2。栅极108-1可从量子阱堆叠146延伸离开，并且导电过孔122-1可延伸穿过绝缘材料130-1以接触栅极108-1的栅极金属112-1。导电过孔122-1可延伸穿过硬掩模118-1以接触栅极108-1的栅极金属112-1。导电线123-1可接触导电过孔122-1，并且可从导电过孔122-1“横向”延伸离开以接触导电过孔125-1，导电过孔125-1延伸穿过绝缘材料130-1、绝缘材料128和绝缘材料130-2。
栅极106-2可从量子阱堆叠146延伸离开，并且导电过孔120-2可接触栅极106-2。导电过孔120-2可延伸穿过硬掩模116-2和硬掩模118-2以接触栅极106-2的栅极金属110-2。栅极108-2可从量子阱堆叠146延伸离开，并且导电过孔122-2可接触栅极108-2。导电过孔122-2可延伸穿过硬掩模118-2以接触栅极108-2的栅极金属112-2。绝缘材料130-1和绝缘材料130-2可具有不同材料组成或相同材料组成。以下讨论可被用于绝缘材料130的材料的示例。
导电过孔136可接触界面材料141，并且可由此与掺杂区域140发生电气接触。特别地，导电过孔136-1可延伸穿过绝缘材料130并且接触掺杂区域140-1，并且导电过孔136-2可延伸穿过绝缘材料130并且接触掺杂区域140-2。根据需要，量子点装置100可包括另外的导电过孔和/或线(未示出)以与栅极106/108和/或掺杂区域140发生电气接触。量子点装置100中所包括的导电过孔和线可包括任何合适的材料，诸如铜、钨(例如通过CVD沉积)或超导体(例如，铝、锡、氮化钛、氮化铌钛、钽、铌或其它铌化合物，诸如，铌锡和铌锗)。
如图2和3中所示，在一些实施例中，量子点形成区域104可包括凹槽107，凹槽107向下延伸到界面材料141-1以与掺杂区域140-1发生导电接触(并且由此与量子阱层152-1发生导电接触)。凹槽107可填充有绝缘材料130，并且凹槽107的底部可被掺杂以提供掺杂区域140-1。
在操作期间，偏置电压可被施加于掺杂区域140(例如，经导电过孔136和界面材料141)以使电流流经掺杂区域140。当掺杂区域140掺杂有n型材料时，这个电压可以是正的；当掺杂区域140掺杂有p型材料时，这个电压可以是负的。这个偏置电压的量值可采用任何合适的值(例如，在0.25伏特和2伏特之间)。
如图中所示，导电过孔120、122、125和136可通过各种绝缘材料(包括绝缘材料130-1和130-2以及绝缘材料128)彼此电气隔离。绝缘材料130可以是任何合适的材料，诸如夹层电介质(ILD)。绝缘材料130的示例可包括氧化硅、氮化硅、氧化铝、碳掺杂氧化物和/或氮氧化硅。如集成电路制造领域所已知的，可在反复过程中形成导电过孔和线，在反复过程中，结构的层被彼此上下形成。在一些实施例中，导电过孔120/122/125/136可在其最宽点具有20纳米或更大(例如，30纳米)的宽度，并且具有80纳米或更大(例如，100纳米)的间距。在一些实施例中，量子点装置100中所包括的导电线(例如，导电线123)可具有100纳米或更大的宽度和100纳米或更大的间距。图1-4中示出的导电过孔和线的特定布置方式仅是说明性的，并且任何电气布线布置方式可被实现。
在一些实施例中，在量子阱层152-2中的量子点142-2用作qubit并且被控制(例如，由施加于栅极106-2/108-2的电压控制)以执行量子计算的意义上，这些量子点142-2可被用作“有效”量子点。在量子阱层152-1中的量子点142-1可通过检测由量子点142-2中的电荷产生的电场来感测相同量子点形成区域104中的量子点142-2的量子态并且可将量子点142-2的量子态转换成可由栅极106-1/108-1检测的电信号的意义上，这些量子点142-1可被用作“读取”量子点。在一些实施例中，每个量子点142-2可由它的对应量子点142-1读取。因此，根据需要，量子点装置100既能够实现量子计算，又能够实现读取单个量子点形成区域内的量子计算的结果的能力。在其它实施例中，一个或多个量子阱层152和关联的栅极集合105可被省略。在一些这种实施例中，如果需要，形成在（一个或多个）剩余量子阱层152中的量子点142可被其它装置(未示出)“读取”。
可使用任何合适的技术制造本文公开的量子点装置100。图5-34图示根据各种实施例的图1-4的量子点装置100的制造中的各种示例性阶段。虽然以下参照图5-34讨论的特定制造操作被图示为制造量子点装置100的特定实施例，但这些操作可被应用于制造量子点装置100的许多不同实施例，如本文所讨论的。以下参照图5-34讨论的任何元件可采用以上讨论(或者本文另外公开)的那些元件的任何实施例的形式。为了容易图示，并非图5-34中的每个附图中的所有元件都被明确地标记有标号，而是针对每个元件的标号被包括在图5-34的附图之中。
图5图示包括基座102的组件202的剖视图。基座102可包括用于在其上执行随后的操作的任何合适的一种或多种半导体材料或者任何其它合适的结构。在一些实施例中，基座102可包括半导体材料。例如，基座102可包括硅(例如，可由硅晶片形成)。
图6图示在组件202的基座102(图5)上提供量子阱堆叠146之后的组件204的剖视图。量子阱堆叠146可包括至少一个量子阱层152。例如，图6中图示的量子阱堆叠146包括量子阱层152-1、量子阱层152-2和布置在它们之间的势垒层154。如以上所讨论的，在量子点装置100的操作期间，2DEG可形成在量子阱层152-1和/或量子阱层152-2中。以下参照图35和36讨论量子阱堆叠146的各种实施例。
图7图示在将组件204的量子阱堆叠146(图5)蚀刻成期望形状并且随后在蚀刻的量子阱堆叠146周围提供绝缘材料128之后的组件206的剖视图。在蚀刻之后的量子阱堆叠146的尺寸和形状可采用任何合适的形式(例如，图1-4和图7-9中图示的基本上矩形体形式)。使用本领域已知的任何合适的技术，量子阱堆叠146可被图案化并且蚀刻。例如，干法和湿法蚀刻化学过程的组合可被用于对量子阱堆叠146定形，并且合适的化学过程可取决于组件204中所包括的材料，如本领域所已知的。任何合适的材料可被用作绝缘材料128以便使量子阱堆叠146电绝缘。如上所述，在一些实施例中，绝缘材料128可以是介电材料，诸如，氧化硅。
图8图示在将组件206(图7)平面化以去除量子阱堆叠146上方的绝缘材料128之后的组件208的剖视图。在一些实施例中，可使用化学机械抛光(CMP)技术来将组件206平面化为组件208。
图9是组件208的至少一部分的透视图，示出量子阱堆叠从基座102延伸并且被绝缘材料128横向绝缘。图10是组件208的另一剖视图，示出为了容易图示而省略绝缘材料128的图8的剖面的“放大”版本。图11-13和15-21中图示的剖视图保持这个放大视角，而图22-29和31-34中图示的剖视图被“缩小”以包括至少一些绝缘材料128。
图11是在组件208的量子阱堆叠146(图8-10)上形成栅极堆叠174之后的组件210的剖视图。栅极堆叠174可包括栅极电介质114-1、栅极金属110-1和硬掩模116-1。硬掩模116-1可由电绝缘材料(诸如，氮化硅或碳掺杂氮化物)形成。
图12是在对组件210的硬掩模116-1(图11)进行图案化之后的组件212的剖视图。施加于硬掩模116-1的图案可对应于栅极106-1的位置，如以下所讨论的。可通过如下步骤图案化硬掩模116-1：施加抗蚀剂，使用平版印刷术对抗蚀剂进行图案化，然后蚀刻硬掩模(使用干法蚀刻或任何合适的技术)。
图13是在蚀刻组件212(图12)以去除不受图案化的硬掩模116-1保护的栅极金属110-1从而形成栅极106-1之后的组件214的剖视图。在一些实施例中，如图13中所示，栅极电介质114-1可在蚀刻的栅极金属110-1被蚀刻掉之后继续存在；在其它实施例中，栅极电介质114-1也可在栅极金属110-1的蚀刻期间被蚀刻。以下参照图38-42讨论这种实施例的示例。蚀刻栅极金属110-1可在栅极金属110-1(和硬掩模116-1)中形成开口111-1，开口111-1向下延伸到栅极电介质114-1。图14是组件214的顶视图，将开口111-1描绘为基本上矩形的覆盖区。虽然特定数量的特定形状的开口111-1被按照特定布置方式图示在图13和14中，但这仅是说明性实施例，并且开口111-1可具有任何期望和合适的形状(例如，圆形、正方形、椭圆形、多边形等的覆盖区)、数量或布置方式(例如，矩形阵列、非矩形阵列、规则或不规则布置方式等)。
图15是在组件214(图13和14)上提供分隔材料132之后的组件216的剖视图。分隔材料132可包括例如以上参照分隔物134-1讨论的任何材料，并且可被使用任何合适的技术沉积。例如，分隔材料132可以是通过溅射而沉积的氮化物材料(例如，氮化硅)。分隔材料132可至少部分地填充开口111-1。
图16是在蚀刻组件216的分隔材料132(图15)、在栅极106-1的侧面(例如，在硬掩模116-1和栅极金属110-1的侧面)留下由分隔材料132形成的分隔物134-1之后的组件218的剖视图。分隔材料132的蚀刻可以是各向异性蚀刻，“向下”蚀刻分隔材料132以在栅极106-1顶部以及在栅极106-1的栅极金属110-1之间的一些区域中(例如，在开口111-1的“底部”)去除分隔材料132，同时在栅极106-1的侧面留下分隔物134-1。在一些实施例中，各向异性蚀刻可以是干法蚀刻。
图17是在组件218(图16)上提供栅极金属112-1之后的组件220的剖视图。栅极金属112-1可填充栅极106-1的相邻部分之间的开口111-1，并且可在栅极106-1的顶部上方延伸并且延伸超过栅极106-1的外侧面。
图18是在将组件220(图17)平面化以去除栅极106-1上方的栅极金属112-1之后的组件222的剖视图。在一些实施例中，可以使用CMP技术平面化组件220以形成组件222。一些剩余栅极金属112-1可填充栅极106-1的相邻部分之间的开口111-1，而剩余栅极金属112-1的其它部分150可位于栅极106-1的“外部”。
图19是在组件222的平面化表面(图18)上提供硬掩模118-1之后的组件224的剖视图。硬掩模118-1可例如由以上参照硬掩模116-1讨论的任何材料形成。
图20是在对组件224(图19)的硬掩模118-1进行图案化之后的组件226的剖视图。施加于硬掩模118-1的图案可在硬掩模116-1上方延伸(并且在栅极106-1的栅极金属110-1上方延伸以及在栅极108-1的位置(如图2中所示)上方延伸)。硬掩模118-1可以与硬掩模116-1是非共面的，如图20中所示。图20中图示的硬掩模118-1可因此是在全部硬掩模116-1上方延伸的硬掩模118-1的共同连续部分；在其它实施例中，硬掩模118-1可能不被布置在全部硬掩模116-1上方。例如，使用以上参照硬掩模116-1的图案化讨论的任何技术，硬掩模118-1可被图案化。
图21是在蚀刻组件226(图20)以去除不受图案化的硬掩模118-1保护的部分150从而形成栅极108-1之后的组件228的剖视图。硬掩模118-1的部分可保留在硬掩模116-1顶部，如图中所示。对组件226执行的操作可包括去除在量子阱堆叠146上“暴露”的任何栅极电介质114-1，如图中所示。可使用任何合适的技术(诸如，化学蚀刻或硅轰击) 去除过量的栅极电介质114-1。
图22是在组件228(图21)上提供绝缘材料130-1之后的组件230的剖视图。如上所述，图22(和图23-29和31-34)代表“缩小”视图，示出布置在量子阱堆叠146的侧面的绝缘材料128。绝缘材料130-1可采用以上讨论的任何形式。例如，绝缘材料130-1可以是介电材料(诸如，氧化硅)。使用任何合适的技术(诸如，旋涂、化学气相沉积(CVD)或等离子体增强CVD(PECVD))，绝缘材料130-1可被提供在组件228上。在一些实施例中，在沉积之后并且在进一步处理之前，绝缘材料130-1可被向回抛光。在一些实施例中，组件230可被平面化以去除硬掩模116-1和118-1，然后另外的绝缘材料130-1可以可选地被提供在平面化表面上；在这种实施例中，硬掩模116-1和118-1将不会存在于量子点装置100中。
图23是在形成与组件230的栅极108-1的栅极金属112-1(图22)处于电气接触的导电过孔122-1和导电线123-1以及形成与栅极106-1的栅极金属110-1处于电气接触的导电过孔120-1和导电线129-1(未示出在图23中，但图示在图3中)之后的组件232的剖视图。可使用任何常规互连技术(例如，沉积绝缘材料130-1，形成用于过孔的腔，利用用于过孔的导电材料填充腔，沉积另外的绝缘材料130-1，形成用于线的沟槽，利用用于线的导电材料填充沟槽等)形成导电过孔和线。通常，使用任何合适的增量、减量、半增量/减量或其它已知互连形成技术，可形成本文公开的量子点装置100中所包括的导电过孔和线。
图24是在将支撑件103附接到组件232的绝缘材料130-1(图23)之后的组件234的剖视图。支撑件103可采用用于为以下讨论的操作提供机械支撑的任何合适的形式。例如，在一些实施例中，支撑件103可以是载体晶片，并且可被使用粘合剂固定到绝缘材料130-1。在一些实施例中，支撑件103可以是机械固定装置，所述机械固定装置可被暂时地固定到绝缘材料130-1(例如，通过夹住或使用紧固件)，并且当不再需要时被去除。
图25是在从组件234(图24)去除基座102之后的组件236的剖视图。量子阱堆叠146可保持固定到栅极106-1/108-1和绝缘材料130-1(绝缘材料130-1可由支撑件103以机械方式支撑)。任何合适的技术可被用于使基座102与组件234的其余部分分离。例如，在一些实施例中，可使用离子注入和晶片接合技术，其中支撑件103被粘附到组件232(如以上参照图24所讨论的)，然后基座102被抛光或蚀刻掉。在一些实施例中，基座102可被按照机械方式与组件234的其余部分分离，然后组件236的“断裂”表面可被抛光或蚀刻。
图26是在使组件236(图25)“颠倒”从而可对暴露的量子阱堆叠146执行进一步处理之后的组件238的剖视图。在一些实施例中，组件236不必被以物理方式重新定向(如图26中所示)以便执行随后的处理操作。
图27是在量子阱层152-2附近在量子阱堆叠146上形成具有栅极电介质114-2的栅极106-2/108-2之后的组件240的剖视图。可使用以上参照栅极106-1/108-1的形成讨论的(例如，以上参照图11-21讨论的)任何技术或者任何其它合适的技术(诸如，本文讨论的任何其它技术，包括以下参照图38-42讨论的技术)形成栅极106-2/108-2。例如，如图27中所示，类似于栅极106-1/108-1的硬掩模116-1和118-1，硬掩模116-2和118-2可以是栅极106-2/108-2的一部分。
图28是在组件240的量子阱堆叠146(图27)中形成凹槽107之后的组件242的剖视图。凹槽107可被使用以上参照图7讨论的任何图案化技术形成，并且如以上所讨论的，可向下延伸到势垒层154。在一些实施例中，凹槽107可向下延伸到量子阱层152-1中。在量子阱堆叠146包括单个量子阱层152的实施例中，可不形成凹槽107。
图29是在掺杂所述组件242的量子阱堆叠146(图28)以在量子阱堆叠146中的凹槽107的底部形成掺杂区域140-1并且形成与栅极106-2/108-2相邻的掺杂区域140-2之后的组件244的剖视图。掺杂区域140-1可与量子阱层152-1处于导电接触，并且掺杂区域140-2可与量子阱层152-2处于导电接触。图30是组件244的顶视图，示出掺杂区域140-1和140-2。
用于形成掺杂区域140的掺杂物的类型可取决于期望的量子点的类型，如以上所讨论的。在一些实施例中，可通过离子注入来执行掺杂。例如，当量子点142是电子类型量子点142时，可通过磷、砷或另一n型材料的离子注入来形成掺杂区域140。当量子点142是空穴类型量子点142时，可通过硼或另一p型材料的离子注入来形成掺杂区域140。激活掺杂物并且使它们更远地扩散到量子阱堆叠146中的退火过程可跟在离子注入过程之后。掺杂区域140的深度可采用任何合适的值；例如，在一些实施例中，掺杂区域140均可具有500和1000埃之间的深度115。
在栅极106-2的外面上的分隔物134-2可提供掺杂边界，从而限制掺杂物从掺杂区域140-2扩散到栅极106-2/108-2下方的区域中。如图中所示，掺杂区域140-2可在相邻分隔物134-2下方延伸。在一些实施例中，掺杂区域140-2可延伸经过相邻分隔物134-2并且在栅极106-2的栅极金属110-2下方延伸，可仅延伸到相邻分隔物134-2和相邻栅极金属110-2之间的边界，或者可终止于相邻分隔物134-2下方并且不到达相邻分隔物134-2和相邻栅极金属110-2之间的边界。以下参照图43和44讨论这种实施例的示例。在一些实施例中，掺杂区域140的掺杂浓度可处于1017/cm3和1020/cm3之间。
图31是在组件244(图29和30)上方提供一层镍或其它材料143之后的组件246的剖视图。可使用任何合适的技术(例如，镀覆技术、化学气相沉积或原子层沉积)把镍或其它材料143沉积在组件244上。
图32是在对组件246(图31)进行退火以使材料143与掺杂区域140相互作用从而形成界面材料141并且随后去除未反应的材料143之后的组件248的侧剖视图。当掺杂区域140包括硅并且材料143包括镍时，例如，界面材料141可以是硅化镍。可在以上参照图31讨论的操作中沉积除镍之外的材料以便形成其它界面材料141，包括例如钛、铝、钼、钴、钨或铂。更一般地讲，组件248的界面材料141可包括本文参照界面材料141讨论的任何材料。
图33是在组件248(图32)上提供绝缘材料130-2之后的组件250的剖视图。绝缘材料130-2可采用以上讨论的任何形式。例如，绝缘材料130-2可以是介电材料(诸如，氧化硅)。可使用任何合适的技术(诸如，旋涂、化学气相沉积(CVD)或等离子体增强CVD(PECVD))把绝缘材料130-2提供在组件248上。在一些实施例中，在沉积之后并且在进一步处理之前，绝缘材料130-2可被向回抛光。
图34是在执行下述操作之后的组件252的剖视图：在组件250(图33)中，形成穿过绝缘材料130-2(和硬掩模118-2) 以接触栅极108-2的栅极金属112-2的导电过孔122-2，形成穿过绝缘材料130-2以接触掺杂区域140-2的界面材料141-2的导电过孔136-2，形成穿过绝缘材料130-2以接触掺杂区域140-1的界面材料141-1的导电过孔136-1，并且形成穿过绝缘材料130-2、绝缘材料128和绝缘材料130-1以接触导电线123-1(以便与栅极108-1的栅极金属112-1发生电气接触)的导电过孔125-1。组件252还可包括穿过绝缘材料130-2(和硬掩模116-2和118-2) 以接触栅极106-2的栅极金属110-2形成的导电过孔120-2以及穿过绝缘材料130-2、绝缘材料128和绝缘材料130-1以接触导电线129-1(以便与栅极106-1的栅极金属110-1发生电气接触)形成的导电过孔127-1；导电过孔120-2和127-1未出现在图34的剖视图中，但可采用图3中所示的形式。根据需要，可使用常规互连技术在组件250上形成另外的导电过孔和/或线。所获得的组件252可采用以上参照图1-4讨论的量子点装置100的形式。在一些实施例中，组件250可被平面化以去除硬掩模116-2和118-2，然后在形成导电过孔120、122、125、127和136之前，另外的绝缘材料130-2可被提供在平面化表面上；在这种实施例中，硬掩模116-2和118-2将不会存在于量子点装置100中。
如上所述，量子点装置100中所包括的量子阱堆叠146可采用许多形式中的任何形式，其中的几种形式被图示在图35-36中。虽然图35-36中所示的量子阱堆叠146均包括两个量子阱层152，但在一些实施例中，量子点装置100中所包括的量子阱堆叠146可包括一个量子阱层152或超过两个量子阱层152；根据需要，元件可被从参照图35-36讨论的量子阱堆叠146省略，或添加到参照图35-36讨论的量子阱堆叠146，以实现这种实施例。
图35是包括量子阱层152-1、势垒层154和量子阱层152-2的量子阱堆叠146的剖视图。在一些实施例中，图35的量子阱层152可由本征硅形成，并且栅极电介质114可由氧化硅形成；在这种布置方式中，在量子点装置100的使用期间，2DEG可在本征硅和附近的氧化硅之间的界面处形成在本征硅中。图35的量子阱层152由本征硅形成的实施例针对电子类型量子点装置100可尤其有优势。在一些实施例中，图35的量子阱层152可由本征锗形成，并且栅极电介质114可由氧化锗形成；在这种布置方式中，在量子点装置100的使用期间，2DEG可在本征锗和附近的氧化锗之间的界面处形成在本征锗中。这种实施例针对空穴类型量子点装置100可尤其有优势。在一些实施例中，量子阱层152可发生应变，而在其它实施例中，量子阱层152可不发生应变。
图35的势垒层154可在量子阱层152-1和量子阱层152-2之间提供势垒。在图35的量子阱层152由硅形成的一些实施例中，势垒层154可由硅锗形成。这种硅锗的锗含量可以是20-80%(例如，30%)。在量子阱层152由锗形成的一些实施例中，势垒层154可由硅锗形成(具有20-80%(例如，70%)的锗含量)。
图35的量子阱堆叠146中的层的厚度(即，z高度)可采用任何合适的值。例如，在一些实施例中，势垒层154(例如，硅锗)的厚度可处于0和400纳米之间。在一些实施例中，量子阱层152(例如，硅或锗)的厚度可处于5和30纳米之间。
图35的量子阱堆叠146可被布置在栅极集合105-1和105-2之间，如以上所讨论的。在一些实施例中，通过外延，图35(和图36)的量子阱堆叠146的层可在基座102上(以及在彼此之上)生长。
图36是量子阱堆叠146的剖视图，该量子阱堆叠146包括量子阱层152-1和152-2、布置在量子阱层152-1和152-2之间的势垒层154-2以及另外的势垒层154-1和154-3。量子阱堆叠146可被布置在栅极电介质114-1上，以使得势垒层154-1被布置在量子阱层152-1和栅极电介质114-1之间。势垒层154-3可被布置在量子阱层152-2和栅极电介质114-2之间。在一些实施例中，势垒层154-3可由一材料(例如，硅锗)形成，并且当量子阱堆叠146在基底144上生长时，势垒层154-3可包括该材料的缓冲区域。当缓冲区域在基底144上生长时，这个缓冲区域可捕获形成在这种材料中的缺陷，并且在一些实施例中，缓冲区域可在与势垒层154-3的其余部分不同的条件(例如，沉积温度或生长速率)下生长。特别地，势垒层154-3的其余部分可在实现比缓冲区域更少缺陷的条件下生长。当在量子点装置100的制造期间基座102与组件236的其余部分分离(例如，如以上参照图25所讨论的)时，量子阱堆叠146可在势垒层154-3的缓冲区域中“断裂”。
势垒层154-1和154-3可分别在量子阱层152-1和152-2周围提供势能垒，并且势垒层154-1可采用本文讨论的势垒层154-3的任何实施例的形式。势垒层154-2可采用以上参照图35讨论的势垒层154的任何实施例的形式。图36的量子阱堆叠146中的层的厚度(即，z高度)可采用任何合适的值。例如，在一些实施例中，势垒层154-1和154-3(例如，硅锗)的厚度可处于0和400纳米之间。在一些实施例中，量子阱层152(例如，硅或锗)的厚度可处于5和30纳米之间(例如，10纳米)。在一些实施例中，势垒层154-2(例如，硅锗)的厚度可处于25和75纳米之间(例如，32纳米)。
在一些实施例中，量子点装置100可包括处于量子阱堆叠146和栅极电介质114之间的栅极界面材料。栅极界面材料可在量子阱堆叠146和栅极电介质114之间提供具有低总界面陷阱密度(Dit)的界面，从而减少散射的可能性，散射可能妨碍形成在量子点装置100中的量子点142的相干性。栅极界面材料可包括任何合适的材料用于提高量子阱堆叠146上的栅极106/108的Dit。在一些实施例中，栅极界面材料可包括硅。当量子阱堆叠146包括硅锗(例如，作为势垒层154)并且栅极界面材料被布置在硅锗上时，硅可以是尤其有用的用于栅极界面材料的材料。在栅极界面材料包括硅的一些实施例中，硅可氧化(例如，在栅极电介质114被形成之前由于空气暴露而导致)以在栅极界面材料的硅和栅极电介质114之间的界面处形成一层氧化硅。在一些实施例中，栅极界面材料可包括氮化铝、氮氧化铝或氧化锗。在栅极界面材料包括氧化锗的实施例中，通过形成锗层并且随后允许所述锗层氧化，可形成栅极界面材料。在一些实施例中，栅极界面材料可以是通过外延而在量子阱堆叠146上生长的薄层。例如，在量子阱堆叠146包括在量子阱层和栅极106/108之间的硅锗势垒层154的实施例中，栅极界面材料(例如，硅)可直接在硅锗势垒上生长。在一些实施例中，栅极电介质114(例如，氧化铪)可在栅极界面材料顶部生长。与栅极电介质114直接形成在量子阱堆叠上的情况相比，栅极界面材料和栅极电介质114之间的界面可具有更少的电气缺陷。
虽然蚀刻的量子阱堆叠146已在许多前面附图中被图示为具有平行侧壁的基本上矩形，但这仅是为了容易图示，并且量子阱堆叠146可具有任何合适的形状(例如，适合于用于定形量子阱堆叠146的制造过程的形状)。例如，在一些实施例中，量子阱堆叠146可逐渐变细，随着它们从基座102延伸离开而变窄(图7)。在一些实施例中，针对每100纳米的z高度，量子阱堆叠146可在x宽度方面逐渐变细3-10纳米(例如，针对每100纳米的z高度，在x宽度方面逐渐变细5纳米)。
虽然仅单个量子点形成区域104被图示在图1-4(和图5-34)中，但量子点装置100可包括按照任何期望方式布置的任何数量的量子点形成区域104。例如，多个量子点形成区域104可被按照线布置，或按照矩形阵列布置，或按照任何期望分布布置。例如，图37是包括按照2x2阵列布置的四个量子点形成区域104的量子点装置100的顶部剖视图(类似于图1的视图)。每个量子点形成区域104可采用本文公开的任何量子点形成区域的形式(例如，图1中所示的量子点形成区域104)。特别地，单个量子点装置100可包括分隔开的多个栅极集合105-1和/或105-2。例如，可使用以上参照图5-34讨论的技术平行地形成多个量子点形成区域104。在一些实施例中，量子点装置100中的多个量子点形成区域104可共享共同的元件。例如，在一些实施例中，多个量子点形成区域104可共享共同的掺杂区域140(位于量子点装置100中的任何合适的位置)以用作针对多个量子阱层152的储存器。如以上所讨论的，图37的实施例中的栅极106/108的特定数量和布置方式仅是说明性的，并且任何合适的栅极布置方式可被用在量子点形成区域104中。在一些实施例中，单个量子点装置100中所包括的不同量子点形成区域104可具有不同结构(例如，不同数量和布置方式的栅极106/108或者不同的量子阱堆叠146)。
在图2中所示的量子点装置100的实施例中，栅极108的栅极金属112的z高度可近似等于栅极金属110的z高度和硬掩模116的z高度之和，如图中所示。此外，在图2的实施例中，栅极108的栅极金属112可不沿x方向延伸超过相邻分隔物134。在其它实施例中，栅极108的栅极金属112的z高度可大于栅极金属110的z高度和硬掩模116的z高度之和，并且在一些这种实施例中，栅极108的栅极金属112可沿x方向延伸超过分隔物134。
如以上参照图1-4所讨论的，在栅极电介质114不是在栅极108和106之间共同地共享的层而是替代地被分别地在分隔物134之间沉积在量子阱堆叠146上的一些实施例中，栅极电介质114可至少部分地沿分隔物134的侧面延伸，并且栅极金属112可在分隔物134上的栅极电介质114的各部分之间延伸。图38-42图示根据各种实施例的量子点装置100的这种实施例的制造中的各种替代阶段。特别地，图38-42中所示的操作可取代参照栅极106-1/108-1的形成在图13-16中图示的操作，但替代或附加于栅极106-1/108-1，相同阶段可被用于形成栅极106-1/108-1。
图38是在蚀刻组件212(图12)以去除栅极金属110-1并且蚀刻不受图案化的硬掩模116-1保护的栅极电介质114-1以形成栅极106-1之后的组件258的剖视图。
图39是在组件258(图38)上提供分隔材料132之后的组件260的剖视图。分隔材料132的沉积可采用例如以上参照图15讨论的任何形式。
图40是在蚀刻组件260的分隔材料132(图39)、在栅极106-1的侧面(例如，在硬掩模116-1、栅极金属110-1和栅极电介质114-1的侧面)留下由分隔材料132形成的分隔物134-1之后的组件262的剖视图。分隔材料132的蚀刻可采用例如以上参照图16讨论的任何形式。
图41是在组件262(图40)的栅极106-1的各部分之间的开口111-1中在量子阱堆叠146上提供栅极电介质114-1之后的组件264的剖视图。在一些实施例中，提供在组件262的栅极106-1之间的栅极电介质114-1可通过原子层沉积(ALD)而被形成，并且如图41中所示，可覆盖在开口111-1中暴露的量子阱堆叠146并且可延伸到相邻分隔物134-1上。
图42是在组件264(图41)上提供栅极金属112-1之后的组件266的剖视图。栅极金属112-1可填充开口111-1，并且可在栅极106-1的顶部上方延伸，如图中所示。栅极金属112-1的提供可采用例如以上参照图17讨论的任何形式。如以上参照图18-34所讨论的，组件266可被进一步处理。
如以上参照图30所讨论的，栅极106-2上的外分隔物134-2可提供掺杂边界，限制掺杂物从掺杂区域140-2扩散到栅极106-2/108-2下方的区域中。在一些实施例中，掺杂区域140-2可延伸经过外分隔物134-2并且在栅极106-2下方延伸。例如，如图43中所示，掺杂区域140-2可延伸经过外分隔物134-2并且在栅极106-2下方延伸0和10纳米之间的距离182。在一些实施例中，掺杂区域140-2可不朝着栅极106-2延伸经过外分隔物134-2，而是可替代地在外分隔物134-2下方“终止”。例如，如图44中所示，掺杂区域140-2可与外分隔物134-2和栅极106-2之间的界面分隔开0和10纳米之间的距离184。为了容易图示，界面材料141-2被从图43和44省略。
本文公开的任何量子点装置100可包括一个或多个磁体线。如本文所使用的，“磁体线”指示用于影响(例如，改变、重置、扰乱或设置)量子点的自旋态的磁场产生结构。如本文所讨论的，磁体线的一个示例是导电路径，所述导电路径位于量子点形成的区域附近并且选择性地传导电流脉冲，所述电流脉冲产生磁场以影响该区域中的量子点的自旋态。
例如，图45和46分别是包括多个磁体线121的量子点装置100的侧视图和顶视图。特别地，图46图示沿着图45的剖面C-C获得的量子点装置100(而图45图示沿着图46的剖面D-D获得的量子点装置100)。磁体线121-1被布置在量子阱层152-1附近，并且磁体线121-2被布置在量子阱层152-2附近。
磁体线121可由导电材料形成，并且可被用于传导电流脉冲，所述电流脉冲产生磁场以影响可形成在量子点装置100中的一个或多个量子点142的自旋态。在一些实施例中，磁体线121可传导脉冲以重置(或“扰乱”)核和/或量子点自旋。在一些实施例中，磁体线121可传导脉冲以对处于特定自旋态的量子点中的电子进行初始化。在一些实施例中，磁体线121可传导电流以提供可耦合到qubit的自旋的连续振荡磁场。磁体线121可提供这些实施例的任何合适的组合或者任何其它合适的功能。
在一些实施例中，磁体线121可由铜形成。在一些实施例中，磁体线121可由超导体(诸如，铝)形成。在一些实施例中，磁体线121可与附近的栅极106/108分隔开一定距离175。距离175可采用任何合适的值(例如，基于与量子点142的磁场相互作用的期望强度)；在一些实施例中，距离175可处于25纳米和1微米之间(例如，处于50纳米和200纳米之间)。在量子点装置100包括多个磁体线121的实施例中，所述多个磁体线121和附近的栅极106/108之间的距离175可以是相同的或不同的。
在一些实施例中，磁体线121可由磁性材料形成。例如，磁性材料(诸如，钴)可被沉积在绝缘材料130中的沟槽中以在量子点装置100中提供永久磁场。
磁体线121可具有任何合适的尺寸。例如，磁体线121可具有25和100纳米之间的厚度169。磁体线121可具有25和100纳米之间的宽度177。在一些实施例中，磁体线121的宽度177和厚度169可分别等于用于提供电气互连的量子点装置100中的其它导电线(例如，以下参照图47讨论的导电线193和196)的宽度和厚度，如本领域所已知的，并且可使用已知的用于形成导电线的任何过程(例如，在沟槽中镀覆，后面跟随有平面化或半增量过程)来形成磁体线121。磁体线121可具有长度173，长度173可取决于栅极106/108的数量和尺寸，栅极106/108用于形成与磁体线121相互作用的量子点142。图45和46中所示的磁体线121基本上是线性的，但情况未必如此；磁体线121可采用任何合适的形状。导电过孔131可接触磁体线121。
在一些实施例中，量子点装置100可包括一个磁体线121或者不包括磁体线121；在其它实施例中，量子点装置100可包括两个、三个、四个或更多个磁体线121。量子点装置100中所包括的磁体线121可被相对于栅极106/108或量子点装置100的其它结构特征按照任何期望方式定向；例如，附加或替代于根据图46的视角向上和向下定向的一个或多个磁体线121(如图中所示)，一个或多个磁体线121可根据图46的视角定向为从左到右。
在一些实施例中，量子点装置100可被包括在管芯中并且耦合到封装基底以形成量子点装置封装。例如，图47是包括图3的量子点装置100和布置在量子点装置100上的导电路径层303的管芯302的侧剖视图，而图48是其中管芯302被耦合到封装基底304的量子点装置封装300的侧剖视图。为了容易图示，量子点装置100的细节被从图48省略。如上所述，图48中所示的特定量子点装置100可采用图3中所示的量子点装置100的形式，但本文公开的任何量子点装置100可被包括在管芯(例如，管芯302)中并且耦合到封装基底(例如，封装基底304)。特别地，任何数量的量子点形成区域104、栅极106/108、掺杂区域140和本文参照量子点装置100讨论的其它部件可被包括在管芯302中。
管芯302可包括第一面320和相对的第二面322。支撑件103可位于第二面322附近，并且来自栅极106的导电路径315可延伸到布置在第一面320处的导电接触器165。导电路径315可包括导电过孔、导电线和/或导电过孔和线的任何组合。例如，图47图示这样的实施例：在该实施例中，导电路径315-1(在栅极106-1和关联的导电接触器165之间延伸)包括导电过孔120-1、导电线129-1、导电过孔127-1、导电线193、导电过孔198和导电线196。在图47的实施例中，导电路径315-2(在栅极106-2和关联的导电接触器165之间延伸)包括导电过孔120-2、导电线193、导电过孔198和导电线196。更多或更少的结构可被包括在导电路径315中，并且类似的导电路径315可被提供在导电接触器165和栅极108和掺杂区域140中的各项之间。在一些实施例中，管芯302(和以下讨论的封装基底304)的导电线可延伸到附图的平面中以及延伸离开附图的平面，提供导电路径以将电信号路由至管芯302中的各种元件和/或从管芯302中的各种元件引导电信号。
可使用任何合适的技术形成提供管芯302中的导电路径315的导电过孔和/或线。这种技术的示例可包括减量加工技术、增量或半增量加工技术、单镶嵌加工技术、双镶嵌加工技术或任何其它合适的技术。在一些实施例中，氧化物材料190的层和氮化物材料191的层可使导电路径315中的各种结构与附近结构绝缘，和/或可在加工期间用作蚀刻停止。在一些实施例中，粘合层(未示出)可被布置在管芯302的导电材料和附近绝缘材料之间以提高导电材料和绝缘材料之间的机械粘合。
栅极106/108、掺杂区域140和量子阱堆叠146(以及附近的导电过孔/线)可被称为量子点装置100的“装置层”的一部分。导电线193可被称为金属1或“M1”互连层，并且可将装置层中的结构耦合到其它互连结构。导电过孔198和导电线196可被称为金属2或“M2”互连层，并且可被直接形成在M1互连层上。
阻焊材料167可被布置在导电接触器165周围，并且在一些实施例中，可延伸到导电接触器165上。阻焊材料167可以是聚酰亚胺或类似材料，或者可以是任何合适类型的封装阻焊材料。在一些实施例中，阻焊材料167可以是包括感光（photoimagable）聚合物的液体或干膜材料。在一些实施例中，阻焊材料167可以是非感光的(并且可使用激光钻孔或掩模蚀刻技术形成其中的开口)。导电接触器165可提供用于将其它部件(例如，如以下所讨论的封装基底304或另一部件)耦合到量子点装置100中的导电路径315的接触器，并且可由任何合适的导电材料(例如，超导材料)形成。例如，焊接接合可被形成在所述一个或多个导电接触器165上以按照机械方式和/或按照电气方式将管芯302与另一部件(例如，电路板)耦合，如以下所讨论的。图47中所示的导电接触器165采用接合焊盘的形式，但其它第一级互连结构可被使用(例如，支柱)以将电信号路由至管芯302/从管芯302引导电信号，如以下所讨论的。
管芯302中的导电路径和附近绝缘材料(例如，绝缘材料130、氧化物材料190和氮化物材料191)的组合可提供管芯302的夹层电介质(ILD)堆叠。如上所述，互连结构可被布置在量子点装置100内以根据各种设计路由电信号(特别地，布置方式不限于图47或任何其它附图中描绘的互连结构的特定配置，并且可包括更多或更少的互连结构)。在量子点装置100的操作期间，通过由导电过孔和/或线提供的互连件并且通过封装基底304的导电路径(以下讨论)，电信号(诸如，功率和/或输入/输出(I/O)信号)可被路由至量子点装置100的栅极106/108和/或掺杂区域140(和/或其它部件)和/或从量子点装置100的栅极106/108和/或掺杂区域140(和/或其它部件)引导所述电信号。
可被用于导电路径313(以下讨论)和315和/或管芯302和/或封装基底304的导电接触器中的结构的示例性超导材料可包括铝、铌、锡、钛、锇、锌、钼、钽、钒或这种材料的复合物(例如，铌钛、铌铝或铌锡)。在一些实施例中，导电接触器165、179和/或199可包括铝，并且第一级互连件306和/或第二级互连件308可包括铟基焊料。
在量子点装置封装300(图48)中，第一级互连件306可被布置在管芯302的第一面320和封装基底304的第二面326之间。与使用常规导线接合技术(其中管芯302和封装基底304之间的导电接触器被约束为位于管芯302的外围)能够实现的情况相比，使第一级互连件306被布置在管芯302的第一面320和封装基底304的第二面326之间(例如，使用焊料凸块作为倒装芯片封装技术的一部分)可使量子点装置封装300能够实现更小的覆盖区和更高的管芯与封装基底连接密度。例如，具有有着边长N的正方形第一面320的管芯302可以能够形成仅4N个针对封装基底304的导线接合互连件，对比N2个倒装芯片互连件(使用第一面320的整个“全场”表面区域)。另外，在一些应用中，导线接合互连件可产生不可接受的量的热量，所述热量可能损坏或者以其它方式干扰量子点装置100的性能。相对于使用导线接合来耦合管芯302和封装基底304，使用焊料凸块作为第一级互连件306可以使量子点装置封装300能够具有低得多的寄生电感，这可导致在管芯302和封装基底304之间传送的高速信号的信号完整性的提高。
封装基底304可包括第一面324和相对的第二面326。导电接触器199可被布置在第一面324，并且导电接触器179可被布置在第二面326。阻焊材料314可被布置在导电接触器179周围，并且阻焊材料312可被布置在导电接触器199周围；阻焊材料314和312可采用以上参照阻焊材料167讨论的任何形式。在一些实施例中，阻焊材料312和/或阻焊材料314可被省略。导电路径313可延伸穿过封装基底304的第一面324和第二面326之间的绝缘材料310，从而按照任何期望方式将导电接触器199中的各导电接触器电气耦合到导电接触器179中的各导电接触器。绝缘材料310可以是介电材料(例如，ILD)，并且可采用例如本文公开的绝缘材料130的任何实施例的形式。导电路径313可包括例如一个或多个导电过孔195和/或一个或多个导电线197。
在一些实施例中，量子点装置封装300可以是核心封装，其中封装基底304被构建在留在封装基底304中的载体材料(未示出)上。在这种实施例中，载体材料可以是作为绝缘材料310的一部分的介电材料；激光过孔或其它通孔可被制作成穿过载体材料以允许导电路径313在第一面324和第二面326之间延伸。
在一些实施例中，封装基底304可以是或者另一方面可包括硅中介层，并且导电路径313可以是穿硅过孔。与可用于绝缘材料310的其它介电材料相比，硅可具有期望的低热膨胀系数，并且因此可限制封装基底304在温度变化期间相对于这些其它材料(例如，具有更高热膨胀系数的聚合物)膨胀和收缩的程度。硅中介层还可帮助封装基底304实现期望的小线宽度，并且保持与管芯302的高连接密度。
当量子点装置封装300被加工(并且暴露于较高温度)以及在冷却环境中使用(并且暴露于较低温度)时，限制有差异的膨胀和收缩可帮助保持量子点装置封装300的机械和电气完整性。在一些实施例中，可通过如下方式管理封装基底304中的热膨胀和收缩：保持封装基底304中的导电材料的近似均匀的密度(从而封装基底304的不同部分均匀地膨胀和收缩)，使用增强的介电材料作为绝缘材料310(例如，具有二氧化硅填料的介电材料)，或使用较硬材料作为绝缘材料310(例如，包括玻璃布纤维的预浸材料)。
管芯302的导电接触器165可经第一级互连件306电气耦合到封装基底304的导电接触器179。在一些实施例中，第一级互连件306可包括焊料凸块或球(如图48中所示)；例如，第一级互连件306可以是最初布置在管芯302上或布置在封装基底304上的倒装芯片(或受控塌陷芯片连接，“C4”)凸块。第二级互连件308(例如，焊球或其它类型的互连件)可将封装基底304的第一面324上的导电接触器199耦合到另一部件(诸如，电路板(未示出))。以下参照图50讨论可包括量子点装置封装300的实施例的电子封装的布置方式的示例。使用例如拾放设备，可使管芯302接触封装基底304，并且回流或热压缩接合操作可被用于经第一级互连件306将管芯302耦合到封装基底304。
导电接触器165、179和/或199可包括可被选择用于服务不同目的的多个材料层。在一些实施例中，导电接触器165、179和/或199可由铝形成，并且可包括位于铝和相邻互连件之间的金层(例如，具有小于1微米的厚度)以限制接触器表面的氧化并且提高与相邻焊料的粘合。在一些实施例中，导电接触器165、179和/或199可由铝形成，并且可包括势垒金属(诸如，镍)层以及金层，其中所述势垒金属层被布置在铝和所述金层之间，并且所述金层被布置在势垒金属和相邻互连件之间。在这种实施例中，金可保护势垒金属表面免于在组装之前氧化，并且势垒金属可限制焊料从相邻互连件扩散到铝中。
在一些实施例中，如果量子点装置100暴露于在常规集成电路处理中常见的高温(例如，大于100摄氏度或大于200摄氏度)，则量子点装置100中的结构和材料可能被损坏。特别地，在第一级互连件306包括焊料的实施例中，焊料可以是低温焊料(例如，熔点在100摄氏度以下的焊料)，从而它能够被熔化以耦合导电接触器165和导电接触器179，而不必使管芯302暴露于更高的温度并且冒损坏量子点装置100的风险。可能合适的焊料的示例包括铟基焊料(例如，包括铟合金的焊料)。然而，当使用低温焊料时，这些焊料可能在量子点装置封装300的处理期间(例如，在室温或室温和100摄氏度之间的温度)不是完全固态，并且因此，第一级互连件306的焊料自己可能无法可靠地机械耦合管芯302和封装基底304(并且因此，可能无法可靠地电气耦合管芯302和封装基底304)。在一些这种实施例中，量子点装置封装300还可包括机械稳定器以便即使当第一级互连件306的焊料不是固态时也保持管芯302和封装基底304之间的机械耦合。机械稳定器的示例可包括布置在管芯302和封装基底304之间的底填充材料、布置在管芯302和封装基底304之间的角胶、布置在封装基底304上的管芯302周围的包塑（overmold）材料和/或用于固定管芯302和封装基底304的机械框架。
图49A-B是晶片450和可由晶片450形成的管芯452的顶视图；管芯452可被包括在本文公开的任何量子点装置封装(例如，量子点装置封装300)中。晶片450可包括半导体材料并且可包括一个或多个管芯452，管芯452具有形成在晶片450的表面上的常规装置元件和量子点装置元件。每个管芯452可以是包括任何合适的常规装置和/或量子点装置的半导体产品的重复单元。在半导体产品的加工完成之后，晶片450可经历单颗化过程，在单颗化过程中，每个管芯452彼此分离以提供半导体产品的分立“芯片”。管芯452可包括一个或多个量子点装置100和/或用于将电信号路由至量子点装置100的支持电路(例如，包括导电过孔和线的互连件)以及任何其它IC部件。在一些实施例中，晶片450或管芯452可包括存储器装置(例如，静态随机存取存储器(SRAM)装置)、逻辑装置(例如，AND、OR、NAND或NOR门)或任何其它合适的电路元件。这些装置中的多个装置可被组合在单个管芯452上。例如，由多个存储器装置形成的存储器阵列可被形成在与处理装置(例如，图54的处理装置2002)或其它逻辑相同的管芯452上，所述处理装置或其它逻辑被配置为将信息存储在存储器装置中或执行存储在存储器阵列中的指令。
图50是可包括本文公开的量子点装置封装300的任何实施例的装置组件400的侧剖视图。装置组件400包括布置在电路板402上的许多部件。装置组件400可包括布置在电路板402的第一面440和电路板402的相对的第二面442上的部件；通常，部件可被布置在一个面或两个面440和442上。
在一些实施例中，电路板402可以是印刷电路板(PCB)，所述印刷电路板(PCB)包括通过介电材料层而彼此分离并且通过导电过孔而互连的多个金属层。任何一个或多个金属层可被按照期望的电路图案形成以在耦合到电路板402的部件之间路由电信号(可选地结合其它金属层)。在其它实施例中，电路板402可以是封装基底或柔性板。
图50中图示的装置组件400包括通过耦合部件416而耦合到电路板402的第一面440的中介层上封装结构436。耦合部件416可将中介层上封装结构436电气并且机械耦合到电路板402，并且可包括焊球(如图48中所示)、插座的阳型部分和阴型部分、粘合剂、底填充材料和/或任何其它合适的电气和/或机械耦合结构。
中介层上封装结构436可包括封装420，封装420通过耦合部件418耦合到中介层404。耦合部件418可采用用于该应用的任何合适的形式，诸如以上参照耦合部件416讨论的形式。例如，耦合部件418可以是第二级互连件308。虽然单个封装420被示出在图50中，但多个封装可被耦合到中介层404；实际上，另外的中介层可被耦合到中介层404。中介层404可提供用于桥接电路板402和封装420的中间基底。例如，封装420可以是量子点装置封装300，或者可以是常规IC封装。在一些实施例中，封装420可采用本文公开的量子点装置封装300的任何实施例的形式，并且可包括耦合到封装基底304(例如，通过倒装芯片连接)的量子点装置管芯302。通常，中介层404可将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，中介层404可将封装420(例如，管芯)耦合到耦合部件416的球栅阵列(BGA)以耦合到电路板402。在图50中所示的实施例中，封装420和电路板402附接到中介层404的相对侧；在其它实施例中，封装420和电路板402可附接到中介层404的同一侧。在一些实施例中，三个或更多个部件可通过中介层404而互连。
中介层404可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(诸如，聚酰亚胺)形成。在一些实施例中，中介层404可由交替的刚性或柔性材料形成，所述交替的刚性或柔性材料可包括以上描述的用于半导体基底中的相同材料，诸如硅、锗以及其它III-V族和IV族材料。中介层404可包括金属互连件408和过孔410，包括但不限于穿硅过孔(TSV) 406。中介层404还可包括嵌入装置414，包括无源和有源装置二者。这种装置可包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电(ESD)装置和存储器装置。更复杂的装置(诸如，射频(RF)装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统(MEMS)装置)也可被形成在中介层404上。中介层上封装结构436可采用本领域已知的任何中介层上封装结构的形式。
装置组件400可包括封装424，封装424通过耦合部件422而耦合到电路板402的第一面440。耦合部件422可采用以上参照耦合部件416讨论的任何实施例的形式，并且封装424可采用以上参照封装420讨论的任何实施例的形式。例如，封装424可以是量子点装置封装300，或者可以是常规IC封装。在一些实施例中，封装424可采用本文公开的量子点装置封装300的任何实施例的形式，并且可包括耦合到封装基底304(例如，通过倒装芯片连接)的量子点装置管芯302。
图50中图示的装置组件400包括层叠封装结构434，层叠封装结构434通过耦合部件428而耦合到电路板402的第二面442。层叠封装结构434可包括封装426和封装432，封装426和封装432通过耦合部件430而耦合在一起，以使得封装426被布置在电路板402和封装432之间。耦合部件428和430可采用以上讨论的耦合部件416的任何实施例的形式，并且封装426和432可采用以上讨论的封装420的任何实施例的形式。例如，封装426和432中的每个封装可以是量子点装置封装300，或者可以是常规IC封装。在一些实施例中，封装426和432中的一者或两者可采用本文公开的量子点装置封装300的任何实施例的形式，并且可包括耦合到封装基底304的管芯302(例如，通过倒装芯片连接)。
如上所述，任何合适的技术可被用于制造本文公开的量子点装置100。图51是根据各种实施例的制造量子点装置的说明性方法1000的流程图。虽然以下参照方法1000讨论的操作按照特定次序图示并且每个操作被描绘一次，但根据需要，这些操作可被按照不同次序(例如，并行地)重复或执行。另外，根据需要，可省略各个操作。方法1000的各个操作可能参照以上讨论的一个或多个实施例被图示，但方法1000可被用于制造任何合适的量子点装置(包括本文公开的任何合适的实施例)。
在1002，可提供量子阱堆叠。量子阱堆叠可包括量子阱层。例如，量子阱堆叠146可被提供(例如，在基底144上)，并且可包括量子阱层152-1和/或量子阱层152-2(例如，如以上参照图4-5和35-36所讨论的)。
在1004，第一栅极可被形成在量子阱堆叠上方。第一栅极可包括沿第一维度分隔开的至少两个开口和沿垂直于第一维度的第二维度分隔开的至少两个开口。例如，栅极106-1和/或栅极106-2可被形成，并且可分别包括开口111-1和111-2(例如，如以上参照图10-15所讨论的)。
在1006，多个第二栅极可被形成在量子阱堆叠上方。第二栅极中的个体栅极被至少部分地布置在开口中的对应个体开口中。例如，多个栅极108-1可被至少部分地形成在开口111-1中，和/或多个栅极108-2可被至少部分地形成在开口111-2中(例如，如以上参照图16-20所讨论的)。
本文公开了用于操作量子点装置100的许多技术。图52-53分别是根据各种实施例的操作量子点装置的特定说明性方法1020和1040的流程图。虽然以下参照方法1020和1040讨论的操作被按照特定次序图示并且每个操作被描绘一次，但根据需要，这些操作可被按照不同次序(例如，并行地)重复或执行。另外，根据需要，各个操作可被省略。方法1020和1040的各个操作可被参照以上讨论的一个或多个实施例图示，但方法1020和1040可被用于操作任何合适的量子点装置(包括本文公开的实施例中的任何合适的实施例)。
转到图52的方法1020，在1022，电信号可被施加于布置在量子阱堆叠的第一面附近的栅极第一集合以使第一量子点形成在栅极第一集合下方的量子阱堆叠中的第一量子阱层中。栅极第一集合可包括至少三个第一栅极和在至少两个不同的第一栅极对之间延伸的第二栅极。例如，一个或多个电压可被施加于量子阱堆叠146上的栅极106-1/108-1以使至少一个量子点142-1形成在量子阱层152-1中。
在1024，电信号可被施加于布置在量子阱堆叠的第二面附近的栅极第二集合以使第二量子点形成在栅极第二集合下方的量子阱堆叠中的第二量子阱层中。第一和第二量子阱层可通过势垒层分隔开，并且量子阱堆叠的第一和第二面可以是量子阱堆叠的相对的面。例如，一个或多个电压可被施加于量子阱堆叠146上的栅极106-2/108-2以使至少一个量子点142-2形成在量子阱层152-2中。
在1026，可利用第二量子点感测第一量子点的量子态。例如，量子阱层152-1中的量子点142-1的量子态可被量子阱层152-2中的量子点142-2感测。替代地，在1022，电信号可被施加于栅极106-2/108-2以使至少一个量子点142-2形成在量子阱层152-2中；在1024，电信号可被施加于栅极106-1/108-1以使至少一个量子点142-1形成在量子阱层152-1中；并且在1026，量子点142-2的量子态可由量子点142-1感测。
转到图53的方法1040，在1042，电信号可被提供给布置在量子阱堆叠上方的多个第一栅极。量子阱堆叠可包括量子阱层，至少两个第一栅极可在量子阱堆叠上方沿第一维度分隔开，至少两个第一栅极可在量子阱堆叠上方沿第二维度分隔开，并且第一和第二维度可以是垂直的。例如，电信号(例如，电压)可被提供给栅极108-1和/或栅极108-2；栅极108-1可被布置在量子阱层152-1上方并且栅极108-2可被布置在量子阱层152-2上方。
在1044，电信号可被提供给布置在量子阱堆叠上方的第二栅极。第二栅极可在沿第一维度分隔开的至少两个第一栅极之间延伸。第二栅极还可在沿第二维度分隔开的至少两个第一栅极之间延伸。提供给所述多个第一栅极(在1042)并且提供给第二栅极(在1044)的电信号可使至少一个量子点形成在量子阱层中。例如，在一些实施例中，量子点142可形成在栅极108下方的量子阱层152中(例如，当栅极108用作“柱塞”栅极时)。在一些实施例中，施加于栅极106的电压可使势垒形成在第二栅极下方的量子阱层152中(例如，当栅极106用作“势垒”栅极时)。
图54是可包括本文公开的任何量子点装置的示例性量子计算装置2000的方框图。许多部件在图54中被图示为被包括在量子计算装置2000中，但根据应用的需要，这些部件中的任何一个或多个部件可被省略或复制。在一些实施例中，量子计算装置2000中所包括的一些或全部部件可附接到一个或多个印刷电路板(例如，母板)。在一些实施例中，这些部件中的各种部件可被加工到单个片上系统(SoC)管芯上。另外，在各种实施例中，量子计算装置2000可能不包括图54中所示的一个或多个部件，但量子计算装置2000可包括用于耦合到所述一个或多个部件的接口电路。例如，量子计算装置2000可能不包括显示装置2006，但可包括可耦合到显示装置2006的显示装置接口电路(例如，连接器和驱动器电路)。在另一组示例中，量子计算装置2000可能不包括音频输入装置2024或音频输出装置2008，但可包括可耦合到音频输入装置2024或音频输出装置2008的音频输入或输出装置接口电路(例如，连接器和支持电路)。
量子计算装置2000可包括处理装置2002(例如，一个或多个处理装置)。如本文所使用的，术语“处理装置”或“处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。处理装置2002可包括量子处理装置2026(例如，一个或多个量子处理装置)和非量子处理装置2028(例如，一个或多个非量子处理装置)。量子处理装置2026可包括一个或多个本文公开的量子点装置100，并且可通过如下方式来执行数据处理：对可在量子点装置100中产生的量子点执行操作并且监测那些操作的结果。例如，如以上所讨论的，不同量子点可被允许相互作用，不同量子点的量子态可被设置或变换，并且量子点的量子态可被读取(例如，被另一量子点读取)。量子处理装置2026可以是被配置为运行一个或多个特定量子算法的通用量子处理器或专用量子处理器。在一些实施例中，量子处理装置2026可执行尤其适合量子计算机的算法，诸如使用素因式分解、加密/解密的密码算法、用于优化化学反应的算法、用于模仿蛋白质折叠的算法等。量子处理装置2026还可包括用于支持量子处理装置2026的处理能力的支持电路，诸如输入/输出信道、复用器、信号混合器、量子放大器和模数转换器。
如上所述，处理装置2002可包括非量子处理装置2028。在一些实施例中，非量子处理装置2028可提供外围逻辑用于支持量子处理装置2026的操作。例如，非量子处理装置2028可控制读操作的执行，控制写操作的执行，控制量子位的清除等。非量子处理装置2028还可执行常规计算功能以补充由量子处理装置2026提供的计算功能。例如，非量子处理装置2028可按照常规方式与量子计算装置2000的一个或多个其它部件(例如，以下讨论的通信芯片2012、以下讨论的显示装置2006等)对接，并且可用作量子处理装置2026和常规部件之间的接口。非量子处理装置2028可包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其它合适的处理装置。
量子计算装置2000可包括存储器2004，存储器2004本身可包括一个或多个存储器装置，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，量子处理装置2026中的qubit的状态可被读取并且存储在存储器2004中。在一些实施例中，存储器2004可包括与非量子处理装置2028共享管芯的存储器。这个存储器可被用作高速缓存存储器，并且可包括嵌入式动态随机存取存储器(eDRAM)或自旋转移力矩磁随机存取存储器(STT-MRAM)。
量子计算装置2000可包括冷却设备2030。冷却设备2030可使量子处理装置2026在操作期间保持在预定低温以减小量子处理装置2026中的散射的影响。这个预定低温可根据设置而变化；在一些实施例中，该温度可以是5开氏度或更低温度。在一些实施例中，非量子处理装置2028(和量子计算装置2000的各种其它部件)可以不被冷却设备2030冷却，并且可以替代地在室温操作。冷却设备2030可以是例如稀释制冷机、氦-3制冷机或液氦制冷机。
在一些实施例中，量子计算装置2000可包括通信芯片2012(例如，一个或多个通信芯片)。例如，通信芯片2012可被配置用于管理用于向量子计算装置2000传送数据以及从量子计算装置2000传送数据的无线通信。术语“无线”及其派生词可被用于描述可通过使用调制的电磁辐射将数据传送通过非固体介质的电路、装置、系统、方法、技术、通信信道等。所述术语不暗示关联的装置不包含任何导线，但在一些实施例中，它们可能不包含任何导线。
通信芯片2012可实现许多无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi (IEEE 1402.11家族)、IEEE 1402.16标准(例如，IEEE 1402.16-2005 Amendment)、长期演进(LTE)计划以及任何修改、更新和/或修订(例如，高级LTE计划、超移动宽带(UMB)计划(也被称为“3GPP2”)等)。IEEE 1402.16兼容宽带无线接入(BWA)网络通常被称为WiMAX网络，WiMAX是代表微波接入全球互操作性的缩略词，其是通过IEEE 1402.16标准的一致性和互操作性测试的产品的证明标志。通信芯片2012可根据全球移动通信系统(GSM)、通用分组无线服务(GPRS)、通用移动通信系统(UMTS)、高速分组接入(HSPA)、演进HSPA (E-HSPA)或LTE网络进行操作。通信芯片2012可根据增强数据GSM演进(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用地面无线电接入网络(UTRAN)或演进UTRAN (E-UTRAN)进行操作。通信芯片2012可根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳通信(DECT)、演进数据优化(EV-DO)及其衍生物以及指定为3G、4G、5G及以后的任何其它无线协议进行操作。在其它实施例中，通信芯片2012可根据其它无线协议进行操作。量子计算装置2000可包括天线2022用于促进无线通信和/或接收其它无线通信(诸如，AM或FM无线电传输)。
在一些实施例中，通信芯片2012可管理有线通信，诸如电、光学或任何其它合适的通信协议(例如，以太网)。如上所述，通信芯片2012可包括多个通信芯片。例如，第一通信芯片2012可专用于短距离无线通信(诸如，Wi-Fi或蓝牙)，并且第二通信芯片2012可专用于长距离无线通信(诸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等)。在一些实施例中，第一通信芯片2012可专用于无线通信，并且第二通信芯片2012可专用于有线通信。
量子计算装置2000可包括电池/功率电路2014。电池/功率电路2014可包括一个或多个能量存储装置(例如，电池或电容器)和/或用于将量子计算装置2000的部件耦合到与量子计算装置2000分开的能量源(例如，AC线电源)的电路。
量子计算装置2000可包括显示装置2006(或对应接口电路，如以上所讨论的)。显示装置2006可包括任何视觉指示器，诸如例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
量子计算装置2000可包括音频输出装置2008(或对应接口电路，如以上所讨论的)。音频输出装置2008可包括产生可听指示符的任何装置，诸如例如扬声器、头戴式耳机或耳塞。
量子计算装置2000可包括音频输入装置2024(或对应接口电路，如以上所讨论的)。音频输入装置2024可包括产生代表声音的信号的任何装置，诸如麦克风、麦克风阵列或数字仪器(例如，具有乐器数字接口(MIDI)输出的仪器)。
量子计算装置2000可包括全球定位系统(GPS)装置2018(或对应接口电路，如以上所讨论的)。GPS装置2018可与基于卫星的系统通信，并且可接收量子计算装置2000的位置，如本领域所已知的。
量子计算装置2000可包括其它输出装置2010(或对应接口电路，如以上所讨论的)。所述其它输出装置2010的示例可包括音频编码解码器、视频编码解码器、打印机、用于将信息提供给其它装置的有线或无线传输器或另外的存储装置。
量子计算装置2000可包括其它输入装置2020(或对应接口电路，如以上所讨论的)。所述其它输入装置2020的示例可包括加速度计、陀螺仪、指南针、图像捕获装置、键盘、光标控制装置(诸如，鼠标、触控笔、触摸垫)、条形码阅读器、快速响应(QR)码阅读器、任何传感器或射频识别(RFID)阅读器。
量子计算装置2000或它的部件的子集可具有任何合适的形状因数，诸如手持或移动计算装置(例如，蜂窝电话、智能电话、移动互联网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助手(PDA)、超移动个人计算机等)、桌上型计算装置、服务器或其它联网计算部件、打印机、扫描器、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字照相机、数字视频记录器或可穿戴计算装置。
虽然附图中图示的各个实施例可包括正好两个量子阱层152，但这仅用于说明性目的，并且根据本公开的教导，本文讨论的任何量子点装置100(或关联的方法或装置)可包括三个或更多个量子阱层152。因此，本文公开的各种量子点装置100可被视为包括两个或更多个量子阱层152的堆叠量子阱结构。例如，量子点装置100中的双量子阱结构可包括两个或更多个量子阱层152。
下面的段落提供本文公开的各种实施例的示例。
示例1是一种量子点装置，所述量子点装置包括：量子阱堆叠，包括量子阱层；多个第一栅极，布置在量子阱堆叠上方，其中至少两个第一栅极在量子阱堆叠上方沿第一维度分隔开，至少两个第一栅极在量子阱堆叠上方沿第二维度分隔开，并且第一和第二维度是垂直的；和第二栅极，布置在量子阱堆叠上方，其中第二栅极在沿第一维度分隔开的至少两个第一栅极之间延伸，并且第二栅极在沿第二维度分隔开的至少两个第一栅极之间延伸。
示例2可包括示例1的主题，并且还可指定：所述多个第一栅极包括至少三个第一栅极。
示例3可包括示例1-2中任一项的主题，并且还可指定：所述多个第一栅极被按照nxm阵列布置，n大于1，并且m大于1。
示例4可包括示例1-3中任一项的主题，并且还可指定：所述第二栅极包括十字形部分。
示例5可包括示例1-4中任一项的主题，并且还可指定：所述第二栅极包括在所述多个第一栅极周围延伸的周界部分。
示例6可包括示例1-5中任一项的主题，并且还可指定：所述第二栅极包括多个个体开口，第一栅极中的个体第一栅极被布置在所述多个个体开口中。
示例7可包括示例1-6中任一项的主题，并且还可指定：所述量子阱层是第一量子阱层，量子阱堆叠包括第二量子阱层，并且所述量子点装置还包括：多个第三栅极，被布置在量子阱堆叠下方，其中第二量子阱层被布置在所述多个第三栅极和第一量子阱层之间。
示例8可包括示例7的主题，并且还可指定：至少两个第三栅极在量子阱堆叠下方沿第一维度分隔开，并且至少两个第三栅极在量子阱堆叠下方沿第二维度分隔开。
示例9可包括示例8的主题，并且还可包括：第四栅极，被布置在量子阱堆叠下方，其中第四栅极在沿第一维度分隔开的至少两个第三栅极之间延伸，并且第四栅极在沿第二维度分隔开的至少两个第三栅极之间延伸。
示例10可包括示例9的主题，并且还可指定：所述第二栅极和第四栅极具有相同形状。
示例11可包括示例8-10中任一项的主题，并且还可指定：所述量子阱堆叠下方的第三栅极的布置方式是与量子阱堆叠上方的第一栅极的布置方式相同的布置方式。
示例12可包括示例8-11中任一项的主题，并且还可指定：所述量子阱堆叠上方的第一栅极中的个体第一栅极对应于量子阱堆叠下方的第三栅极中的个体第三栅极。
示例13可包括示例8-12中任一项的主题，并且还可指定：所述第三栅极的布置方式是围绕量子阱堆叠的第一栅极的布置方式的镜像。
示例14可包括示例7-13中任一项的主题，并且还可指定：势垒层被布置在第一和第二量子阱层之间。
示例15可包括示例14的主题，并且还可指定：所述势垒层由硅锗形成。
示例16可包括示例7-15中任一项的主题，并且还可包括：绝缘材料，被布置在量子阱堆叠上方；第一和第二导电路径，延伸穿过绝缘材料以便以导电方式接触第一量子阱层；以及第三和第四导电路径，延伸穿过绝缘材料以便以导电方式接触第二量子阱层。
示例17可包括示例16的主题，并且还可指定：所述第一和第二导电路径经量子阱堆叠中的第一掺杂区域以导电方式接触第一量子阱层，以及第三和第四导电路径经量子阱堆叠中的第二掺杂区域接触第二量子阱层。
示例18可包括示例1-17中任一项的主题，并且还可指定：所述量子阱层由硅或锗形成。
示例19可包括示例18的主题，并且还可指定：所述量子阱堆叠包括势垒层，势垒层包括硅锗。
示例20可包括示例1-19中任一项的主题，并且还可包括：绝缘材料，被布置在量子阱堆叠上方；以及第一和第二导电路径，延伸穿过绝缘材料以便以导电方式接触量子阱层。
示例21可包括示例1-20中任一项的主题，并且还可指定：所述第一和第二导电路径经量子阱堆叠中的第一掺杂区域以导电方式接触第一量子阱层。
示例22可包括示例1-21中任一项的主题，并且还可包括：分隔物，被布置在个体第一栅极和附近的第二栅极的各部分之间。
示例23可包括示例1-22中任一项的主题，并且还可包括：分隔材料，被布置在第一栅极中的个体第一栅极周围。
示例24是一种操作量子点装置的方法，所述方法包括：将电信号施加于布置在量子阱堆叠的第一面附近的栅极第一集合以使第一量子点形成在栅极第一集合下方的量子阱堆叠中的第一量子阱层中，其中所述栅极第一集合包括至少三个第一栅极和在至少两个不同的第一栅极对之间延伸的第二栅极；将电信号施加于布置在量子阱堆叠的第二面附近的栅极第二集合以使第二量子点形成在第二栅极下方的量子阱堆叠中的第二量子阱层中，其中第一和第二量子阱层通过势垒层分隔开，并且量子阱堆叠的第一和第二面是量子阱堆叠的相对的面；以及利用第二量子点感测第一量子点的量子态。
示例25可包括示例24的主题，并且还可指定：利用第二量子点感测第一量子点的量子态包括利用第二量子点感测第一量子点的自旋态。
示例26可包括示例24-25中任一项的主题，并且还可包括：将电信号施加于栅极第一集合以使第三量子点形成在第一量子阱层中。
示例27可包括示例26的主题，并且还可包括：将电信号施加于栅极第一集合以在第一量子点和第三量子点之间提供势垒。
示例28是一种制造量子点装置的方法，所述方法包括：提供量子阱堆叠；在量子阱堆叠上方形成第一栅极，其中所述第一栅极包括沿第一维度分隔开的至少两个开口和沿垂直于第一维度的第二维度分隔开的至少两个开口；以及在量子阱堆叠上方形成多个第二栅极，其中第二栅极中的个体第二栅极被至少部分地布置在开口中的对应个体开口中。
示例29可包括示例28的主题，并且还可指定：所述第一栅极和所述多个第二栅极被形成在量子阱堆叠的第一面上方，并且所述方法还包括：在量子阱堆叠的第二面上方形成栅极集合，其中量子阱堆叠的第二面与量子阱堆叠的第一面相对。
示例30可包括示例28-29中任一项的主题，并且还可指定：提供量子阱堆叠包括在支撑件上提供量子阱堆叠，并且所述方法还包括：在形成第一栅极和所述多个第二栅极之后，使量子阱堆叠与支撑件分离。
示例31可包括示例28-30中任一项的主题，并且还可包括：去除至少一些量子阱堆叠以形成凹槽；以及在凹槽附近的量子阱堆叠中提供掺杂物。
示例32可包括示例28-31中任一项的主题，并且还可指定：绝缘材料被布置在量子点装置的外围周围，并且所述方法还包括：形成通向第一栅极和所述多个第二栅极的导电路径，其中所述导电路径从第一栅极和所述多个第二栅极延伸到被布置在所述外围周围的绝缘材料。
示例33是一种量子计算装置，所述量子计算装置包括：量子处理装置，其中所述量子处理装置包括包含通过势垒层分隔开的有效量子阱层和读取量子阱层的量子阱堆叠、用于控制有效量子阱层中的量子点的形成的栅极第一集合和用于控制读取量子阱层中的量子点的形成的栅极第二集合，并且其中栅极第一集合包括至少三个第一栅极和在至少两个不同的第一栅极对之间延伸的第二栅极；非量子处理装置，耦合到量子处理装置，用于控制施加于栅极第一集合和栅极第二集合的电压；和存储器装置，用于存储在量子处理装置的操作期间由读取量子阱层产生的数据。
示例34可包括示例33的主题，并且还可包括：冷却设备，用于使量子处理装置的温度保持在5开氏度以下。
示例35可包括示例34的主题，并且还可指定：所述冷却设备包括稀释制冷机。
示例36可包括示例34的主题，并且还可指定：所述冷却设备包括液氦制冷机。
示例37可包括示例33-36中任一项的主题，并且还可指定：所述存储器装置用于存储将要由量子处理装置执行的用于量子计算算法的指令。
示例38可包括示例33-37中任一项的主题，并且还可指定：所述栅极第一集合和栅极第二集合均包括按照二维阵列布置的多个栅极。

Claims (25)

1.一种装置，包括：
量子点装置的量子阱堆叠，所述量子阱堆叠包括量子阱层；
多个第一栅极，布置在量子阱堆叠上方，其中至少两个第一栅极在量子阱堆叠上方沿第一维度分隔开，至少两个第一栅极在量子阱堆叠上方沿第二维度分隔开，并且第一和第二维度是垂直的；和
第二栅极，布置在量子阱堆叠上方，其中第二栅极在沿第一维度分隔开的至少两个第一栅极之间延伸，并且第二栅极在沿第二维度分隔开的至少两个第一栅极之间延伸。
2.如权利要求1所述的装置，其中所述多个第一栅极包括至少三个第一栅极。
3.如权利要求1所述的装置，其中所述多个第一栅极被按照nxm阵列布置，n大于1，并且m大于1。
4.如权利要求1所述的装置，其中所述第二栅极包括十字形部分。
5.如权利要求1所述的装置，其中所述第二栅极包括在所述多个第一栅极周围延伸的周界部分。
6.如权利要求1所述的装置，其中所述第二栅极包括多个个体开口，第一栅极中的个体第一栅极被布置在所述多个个体开口中。
7.如权利要求1所述的装置，其中所述量子阱层是第一量子阱层，所述量子阱堆叠包括第二量子阱层，并且所述装置还包括：
多个第三栅极，被布置在量子阱堆叠下方，其中第二量子阱层被布置在所述多个第三栅极和第一量子阱层之间。
8.如权利要求7所述的装置，其中至少两个第三栅极在量子阱堆叠下方沿第一维度被分隔开，并且至少两个第三栅极在量子阱堆叠下方沿第二维度被分隔开。
9.如权利要求8所述的装置，还包括：
第四栅极，被布置在量子阱堆叠下方，其中第四栅极在沿第一维度分隔开的至少两个第三栅极之间延伸，并且第四栅极在沿第二维度分隔开的至少两个第三栅极之间延伸。
10.如权利要求8所述的装置，其中所述量子阱堆叠上方的第一栅极中的个体第一栅极对应于量子阱堆叠下方的第三栅极中的个体第三栅极。
11.如权利要求8所述的装置，其中所述第三栅极的布置方式是围绕量子阱堆叠的第一栅极的布置方式的镜像。
12.如权利要求7所述的装置，其中势垒层被布置在第一和第二量子阱层之间。
13.如权利要求12所述的装置，其中所述势垒层由硅锗形成。
14.如权利要求1-13中任一项所述的装置，还包括：
绝缘材料，被布置在量子阱堆叠上方；以及
第一和第二导电路径，延伸穿过绝缘材料以便以导电方式接触量子阱层。
15.如权利要求1-13中任一项所述的装置，其中所述第一和第二导电路径经量子阱堆叠中的第一掺杂区域以导电方式接触第一量子阱层。
16.如权利要求1-13中任一项所述的装置，还包括：
分隔材料，被布置在第一栅极中的个体第一栅极周围。
17.一种操作量子点装置的方法，包括：
将电信号施加于布置在量子阱堆叠的第一面附近的栅极第一集合以使第一量子点形成在栅极第一集合下方的量子阱堆叠中的第一量子阱层中，其中所述栅极第一集合包括至少三个第一栅极和在至少两个不同的第一栅极对之间延伸的第二栅极；
将电信号施加于布置在量子阱堆叠的第二面附近的栅极第二集合以使第二量子点形成在第二栅极下方的量子阱堆叠中的第二量子阱层中，其中第一和第二量子阱层通过势垒层分隔开，并且量子阱堆叠的第一和第二面是量子阱堆叠的相对的面；以及
利用第二量子点感测第一量子点的量子态。
18.如权利要求17所述的方法，还包括：
将电信号施加于栅极第一集合以使第三量子点形成在第一量子阱层中。
19.一种制造量子点装置的方法，包括：
提供量子阱堆叠；
在量子阱堆叠上方形成第一栅极，其中所述第一栅极包括沿第一维度分隔开的至少两个开口和沿垂直于第一维度的第二维度分隔开的至少两个开口；以及
在量子阱堆叠上方形成多个第二栅极，其中第二栅极中的个体第二栅极被至少部分地布置在所述开口中的对应个体开口中。
20.如权利要求19所述的方法，其中所述第一栅极和所述多个第二栅极被形成在量子阱堆叠的第一面上方，并且所述方法还包括：
在量子阱堆叠的第二面上方形成栅极集合，其中量子阱堆叠的第二面与量子阱堆叠的第一面相对。
21.如权利要求19-20中任一项所述的方法，其中提供量子阱堆叠包括在支撑件上提供量子阱堆叠，并且所述方法还包括：
在形成第一栅极和所述多个第二栅极之后，使量子阱堆叠与支撑件分离。
22.如权利要求19-20中任一项所述的方法，其中绝缘材料被布置在量子点装置的外围周围，并且所述方法还包括：
形成通向第一栅极和所述多个第二栅极的导电路径，其中所述导电路径从第一栅极和所述多个第二栅极延伸到被布置在所述外围周围的绝缘材料。
23.一种量子计算装置，包括：
量子处理装置，其中所述量子处理装置包括：量子阱堆叠，包括通过势垒层分隔开的有效量子阱层和读取量子阱层；栅极第一集合，用于控制有效量子阱层中的量子点的形成；和栅极第二集合，用于控制读取量子阱层中的量子点的形成，并且其中栅极第一集合包括至少三个第一栅极和在至少两个不同的第一栅极对之间延伸的第二栅极；
非量子处理装置，耦合到量子处理装置，用于控制施加于栅极第一集合和栅极第二集合的电压；和
存储器装置，用于存储在量子处理装置的操作期间由读取量子阱层产生的数据。
24.如权利要求23所述的量子计算装置，还包括：
冷却设备，用于使量子处理装置的温度保持在5开氏度以下。
25.如权利要求23-24中任一项所述的量子计算装置，其中所述栅极第一集合和栅极第二集合均包括按照二维阵列布置的多个栅极。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018031027A1 (en) 2016-08-12 2018-02-15 Intel Corporation Quantum dot array devices
US10770545B2 (en) 2016-08-30 2020-09-08 Intel Corporation Quantum dot devices
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
US10804399B2 (en) 2016-09-24 2020-10-13 Intel Corporation Double-sided quantum dot devices
WO2018057018A1 (en) 2016-09-24 2018-03-29 Intel Corporation Quantum dot array devices with shared gates
US11288586B2 (en) 2016-09-27 2022-03-29 Intel Corporation Independent double-gate quantum dot qubits
EP3520143A4 (en) 2016-09-30 2020-06-17 INTEL Corporation ARRANGEMENTS OF SINGLE ELECTRON TRANSISTORS (ASSEMBLIES) AND QUANTUM BIT DETECTORS BASED ON AN ASSEMBLY
US11276756B2 (en) 2016-09-30 2022-03-15 Intel Corporation Quantum dot devices with single electron transistor detectors
US11063040B2 (en) 2016-11-03 2021-07-13 Intel Corporation Quantum dot devices
WO2018125026A1 (en) 2016-12-27 2018-07-05 Intel Corporation Superconducting qubit device packages
US11322591B2 (en) 2017-06-24 2022-05-03 Intel Corporation Quantum dot devices
US11063138B2 (en) 2017-06-24 2021-07-13 Intel Corporation Quantum dot devices
US11038021B2 (en) 2017-06-24 2021-06-15 Intel Corporation Quantum dot devices
US11557630B2 (en) 2017-09-28 2023-01-17 Intel Corporation Quantum dot devices with selectors
WO2019066840A1 (en) 2017-09-28 2019-04-04 Intel Corporation QUANTUM WELL STACK STRUCTURES FOR QUANTUM POINT DEVICES
CN111108604A (zh) 2017-12-17 2020-05-05 英特尔公司 量子点器件的量子阱堆叠
WO2019125456A1 (en) 2017-12-21 2019-06-27 Intel Corporation Quantum dot devices
WO2019125501A1 (en) 2017-12-23 2019-06-27 Intel Corporation Quantum dot devices
WO2019125499A1 (en) 2017-12-23 2019-06-27 Intel Corporation Hexagonal arrays for quantum dot devices
US11494682B2 (en) 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
WO2019135769A1 (en) 2018-01-08 2019-07-11 Intel Corporation Differentially strained quantum dot devices
US10847705B2 (en) 2018-02-15 2020-11-24 Intel Corporation Reducing crosstalk from flux bias lines in qubit devices
US11177912B2 (en) 2018-03-06 2021-11-16 Intel Corporation Quantum circuit assemblies with on-chip demultiplexers
US11355623B2 (en) 2018-03-19 2022-06-07 Intel Corporation Wafer-scale integration of dopant atoms for donor- or acceptor-based spin qubits
US11183564B2 (en) 2018-06-21 2021-11-23 Intel Corporation Quantum dot devices with strain control
US11417765B2 (en) 2018-06-25 2022-08-16 Intel Corporation Quantum dot devices with fine-pitched gates
US10910488B2 (en) 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates
US11335778B2 (en) 2018-06-26 2022-05-17 Intel Corporation Quantum dot devices with overlapping gates
US10879446B2 (en) 2018-08-14 2020-12-29 Intel Corporation Vertical flux bias lines coupled to vertical squid loops in superconducting qubits
US11424324B2 (en) 2018-09-27 2022-08-23 Intel Corporation Multi-spacers for quantum dot device gates
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates
US11450765B2 (en) 2018-09-27 2022-09-20 Intel Corporation Quantum dot devices with diodes for electrostatic discharge protection
US11749721B2 (en) 2018-09-28 2023-09-05 Intel Corporation Gate walls for quantum dot devices
US11658212B2 (en) 2019-02-13 2023-05-23 Intel Corporation Quantum dot devices with conductive liners
US11699747B2 (en) * 2019-03-26 2023-07-11 Intel Corporation Quantum dot devices with multiple layers of gate metal
US11682701B2 (en) 2019-03-27 2023-06-20 Intel Corporation Quantum dot devices
US11011693B2 (en) 2019-06-24 2021-05-18 Intel Corporation Integrated quantum circuit assemblies for cooling apparatus
US11957066B2 (en) 2019-09-04 2024-04-09 Intel Corporation Stackable in-line filter modules for quantum computing
US11387324B1 (en) 2019-12-12 2022-07-12 Intel Corporation Connectivity in quantum dot devices

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179897A1 (en) * 2001-03-09 2002-12-05 Eriksson Mark A. Solid-state quantum dot devices and quantum computing using nanostructured logic gates
US20080265267A1 (en) * 2007-04-25 2008-10-30 Hitachi Cable, Ltd. Light emitting diode
US20100207123A1 (en) * 2009-02-18 2010-08-19 Song Hyun Don Light emitting device
EP2264653A1 (en) * 2009-06-19 2010-12-22 Hitachi Ltd. Qubit device
CN102203923A (zh) * 2008-11-05 2011-09-28 美光科技公司 形成多个晶体管栅极的方法及形成具有至少两种不同功函数的多个晶体管栅极的方法
US20110272671A1 (en) * 2010-05-10 2011-11-10 Kabushiki Kaisha Toshiba Semiconductor device and a method of fabricating a semiconductor device
US20150187766A1 (en) * 2013-12-27 2015-07-02 International Business Machines Corporation Multi-gate finfet semiconductor device with flexible design width
CN105206669A (zh) * 2014-06-06 2015-12-30 台湾积体电路制造股份有限公司 组合qwfinfet及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6384457B2 (en) 1999-05-03 2002-05-07 Intel Corporation Asymmetric MOSFET devices
US6482574B1 (en) 2000-04-20 2002-11-19 Hewlett-Packard Co. Droplet plate architecture in ink-jet printheads
US6744082B1 (en) 2000-05-30 2004-06-01 Micron Technology, Inc. Static pass transistor logic with transistors with multiple vertical gates
US8253196B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7830695B1 (en) * 2006-10-30 2010-11-09 Hrl Laboratories Capacitive arrangement for qubit operations
US7932515B2 (en) 2008-01-03 2011-04-26 D-Wave Systems Inc. Quantum processor
SG2014007199A (en) 2011-09-30 2014-04-28 Intel Corp Non-planar transistors and methods of fabrication thereof
US8816325B2 (en) 2011-10-07 2014-08-26 The Regents Of The University Of California Scalable quantum computer architecture with coupled donor-quantum dot qubits
CA3027982A1 (en) * 2016-06-08 2017-12-14 Socpra Sciences Et Genie S.E.C. Electronic circuit for control or coupling of single charges or spins and methods therefor
WO2018031027A1 (en) 2016-08-12 2018-02-15 Intel Corporation Quantum dot array devices
US10804399B2 (en) 2016-09-24 2020-10-13 Intel Corporation Double-sided quantum dot devices
US11063040B2 (en) * 2016-11-03 2021-07-13 Intel Corporation Quantum dot devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179897A1 (en) * 2001-03-09 2002-12-05 Eriksson Mark A. Solid-state quantum dot devices and quantum computing using nanostructured logic gates
US20080265267A1 (en) * 2007-04-25 2008-10-30 Hitachi Cable, Ltd. Light emitting diode
CN102203923A (zh) * 2008-11-05 2011-09-28 美光科技公司 形成多个晶体管栅极的方法及形成具有至少两种不同功函数的多个晶体管栅极的方法
US20100207123A1 (en) * 2009-02-18 2010-08-19 Song Hyun Don Light emitting device
EP2264653A1 (en) * 2009-06-19 2010-12-22 Hitachi Ltd. Qubit device
US20110272671A1 (en) * 2010-05-10 2011-11-10 Kabushiki Kaisha Toshiba Semiconductor device and a method of fabricating a semiconductor device
US20150187766A1 (en) * 2013-12-27 2015-07-02 International Business Machines Corporation Multi-gate finfet semiconductor device with flexible design width
CN105206669A (zh) * 2014-06-06 2015-12-30 台湾积体电路制造股份有限公司 组合qwfinfet及其形成方法

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