CN110176491A - 量子点器件中的栅极布置 - Google Patents

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R.皮拉里塞蒂
K.辛格
H.C.乔治
J.M.罗伯茨
D.J.米夏拉克
R.考迪洛
Z.R.约斯科维茨
L.拉姆珀特
J.S.克拉克
W.拉赫马迪
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Abstract

在本文中公开了量子点器件，以及相关的计算设备和方法。例如，在一些实施例中，量子点器件可以包括：量子阱堆叠；在量子阱堆叠上面的一层栅极电介质；在该层栅极电介质上面的第一栅极金属和第二栅极金属；以及在第一栅极金属与第二栅极金属之间的栅极壁，其中该栅极壁在该层栅极电介质上面，并且该栅极壁包括第一介电材料和与第一介电材料不同的第二介电材料。

Description

量子点器件中的栅极布置
背景技术
量子计算指代涉及使用量子力学现象来操纵数据的计算系统的研究领域。这些量子力学现象（诸如叠加（其中量子变量可以同时存在于多个不同状态中）和纠缠（其中多个量子变量具有相关状态，无论它们之间的空间或时间上的距离如何））在经典计算世界中不具有类似物，并且因此不能利用经典计算设备来实现。
附图说明
将通过结合附图进行的以下详细描述来容易地理解实施例。为了便于该描述，相同的附图标记标明相同的结构要素。以示例的方式而非以限制的方式在附图的各图中图示实施例。
图1-3是根据各种实施例的量子点器件的横截面视图。
图4-38图示了根据各种实施例的量子点器件的制造中的各种示例阶段。
图39-41是根据各种实施例的其他量子点器件的横截面视图。
图42-44是根据各种实施例的可以被用在量子点器件中的示例量子阱堆叠和衬底（substrate）的横截面视图。
图45-51图示了根据各种实施例的可以被用在量子点器件中的示例基部/鳍部布置。
图52-54是根据各种实施例的量子点器件的横截面视图。
图55-74图示了根据各种实施例的量子点器件的制造中的各种示例阶段。
图75是根据各种实施例的示例量子点器件的横截面视图。
图76是根据各种实施例的图75的量子点器件的制造中的替换示例阶段的横截面视图。
图77是根据各种实施例的量子点器件的一部分的横截面视图。
图78图示了根据各种实施例的具有被布置在二维阵列中的多个沟槽的量子点器件的实施例。
图79图示了根据各种实施例的具有在量子阱堆叠上的单个沟槽中的多组栅极的量子点器件的实施例。
图80是根据各种实施例的具有多个互连层的量子点器件的横截面视图。
图81是根据各种实施例的量子点器件封装的横截面视图。
图82A和82B是可以包括在本文中公开的任何量子点器件的晶片和管芯的顶视图。
图83是可以包括在本文中公开的任何量子点器件的器件组装件的横截面侧视图。
图84是根据各种实施例的操作量子点器件的说明性方法的流程图。
图85是根据各种实施例的示例量子计算设备的框图，该示例量子计算设备可以包括在本文中公开的任何量子点器件。
具体实施方式
在本文中公开了量子点器件，以及相关的计算设备和方法。例如，在一些实施例中，量子点器件可以包括：量子阱堆叠；在量子阱堆叠上面的一层栅极电介质；在该层栅极电介质上面的第一栅极金属和第二栅极金属；以及在第一栅极金属与第二栅极金属之间的栅极壁，其中该栅极壁在该层栅极电介质上面，并且该栅极壁包括第一介电材料和与第一介电材料不同的第二介电材料。
在本文中公开的量子点器件可以使得能够形成量子点以用作量子计算设备中的量子比特（“量子位”），以及控制这些量子点以实行量子逻辑运算。不像先前的用以形成和操纵量子点的方法，在本文中公开的量子点的各种实施例提供量子点的强空间定位（以及因此对量子点相互作用和操纵的良好控制）、在被包括在器件中的量子点的数目方面的良好可扩缩性、和/或在形成对量子点器件的电连接以将量子点器件集成在较大计算设备中的方面的设计灵活性。
在以下详细描述中，对形成其一部分的附图进行参考，并且其中通过说明的方式示出了可以被实践的实施例。要理解的是，可以利用其它实施例，并且在不偏离本公开的范围的情况下，可以进行结构上或逻辑上的更改。然而，并不以限制意义考虑以下详细描述。
可以以最有助于理解所要求保护的主题的方式将各种操作描述为依次的多个分立的动作或操作。然而，描述的次序不应当被解释为暗示这些操作必然是次序相关的。特别地，可以不以展示的次序来实行这些操作。可以以与所描述的实施例不同的次序来实行所描述的操作。可以实行各种附加的操作，和/或可以在附加的实施例中省略所描述的操作。
出于本公开的目的，短语“A和/或B”意指（A）、（B）或（A和B）。出于本公开的目的，短语“A、B和/或C”意指（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）。术语“在......之间”当关于测量范围而被使用时，是把测量范围的端点包括在内的。如本文中使用的，符号“A/B/C”意指(A)、(B)和/或(C)。
本说明书使用短语“在一个实施例中”或“在实施例中”，其均可以指代相同或不同实施例中的一个或多个。此外，如关于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。本公开可以使用基于透视的描述，诸如“在......下面”、“在......上面”、“在......以下”、“顶部”、“底部”和“侧面”；这样的描述被用来便于讨论，并且不意图限制所公开的实施例的应用。附图不一定是按比例绘制的。如本文中使用的，“高k电介质”指代具有比氧化硅更高的介电常数的材料。如本文中使用的，“磁体线”指代影响（例如，更改、重置、加扰或设定）量子点的自旋态的磁场生成的结构。如在本文中所讨论的，磁体线的一个示例是导电通路，其接近量子点形成的区并且选择性地传导电流脉冲，该电流脉冲生成磁场以影响在该区中的量子点的自旋态。
图1-3是根据各种实施例的量子点器件100的横截面视图。特别地，图2图示了沿着图1的截面A-A得到的量子点器件100（同时图1图示了沿着图2的截面C-C得到的量子点器件100)，并且图3图示了沿着图1的截面B-B得到的量子点器件100，其中许多组件没有被示出以更容易地图示可以如何将栅极106/108和磁体线121图案化（同时图1图示了沿着图3的截面D-D得到的量子点器件100）。尽管图1指示的是，图2中图示的横截面是穿过鳍部104-1得到的，但是穿过鳍部104-2得到的类似横截面可以是相同的，并且因此图2的讨论一般指代“鳍部104”。
量子点器件100可以包括基部102和从基部102延伸离开的多个鳍部104。基部102和鳍部104可以包括衬底和量子阱堆叠（没有在图1-3中示出，但是在下文关于衬底144和量子阱堆叠146进行讨论），以许多方式中的任何方式将量子阱堆叠分布在基部102与鳍部104之间。基部102可以包括衬底中的至少一些，并且鳍部104可以均包括量子阱堆叠的量子阱层（在下文关于量子阱层152进行讨论）。在下文关于图45-51的基部鳍部布置158来讨论基部/鳍部布置的示例。
尽管在图1-3中示出了仅两个鳍部104-1和104-2，但是这仅仅是为了易于说明，并且可以在量子点器件100中包括多于两个鳍部104。在一些实施例中，被包括在量子点器件100中的鳍部104的总数目是偶数，其中鳍部104被组织成包括一个有源鳍部104和一个读取鳍部104的对（pair），如下文详细讨论的。当量子点器件100包括多于两个鳍部104时，鳍部104可以被成对布置成线（例如，总共2N个鳍部可以被布置成1×2N条线或2×N条线），或者被成对布置成更大的阵列（例如，总共2N个鳍部可以被布置为4×N/2阵列、6×N/3阵列等）。本文中的讨论将主要聚焦于单对的鳍部104以易于说明，但是本公开的全部教导适用于具有更多个鳍部104的量子点器件100。
如上文指出的，鳍部104中的每一个可以包括量子阱层（没有在图1-3中示出，但是下文关于量子阱层152进行了讨论）。可以垂直于Z方向来布置被包括在鳍部104中的量子阱层，并且量子阱层可以提供其中二维电子气体（2DEG）可以形成以使得能够在操作量子点器件100期间生成量子点的层，如下文进一步详细讨论的。量子阱层自身可以提供关于鳍部104中的量子点的z位置的几何约束，并且鳍部104（以及因此量子阱层）在y方向上的有限范围可以提供关于鳍部104中的量子点的y位置的几何约束。为了控制鳍部104中的量子点的x位置，可以对被设置在鳍部104上的栅极施加电压，以在x方向上调整沿着鳍部104的能量分布，并且因此约束量子点在量子阱内的x位置（下文关于栅极106/108进行详细讨论）。鳍部104的尺寸可以取任何适合的值。例如，在一些实施例中，鳍部104可以均具有在10纳米与30纳米之间的宽度162。在一些实施例中，鳍部104可以均具有在200纳米与400纳米之间的垂直尺寸164（例如，在250纳米与350纳米之间，或者等于300纳米）。
如在图1和3中图示的，可以平行布置鳍部104，并且鳍部104可以被绝缘材料128间隔开，该绝缘材料128可以被设置在鳍部104的相反面上。绝缘材料128可以是介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或碳氧化硅。例如，在一些实施例中，鳍部104可以被间隔开达100纳米与250纳米之间的距离160。尽管图1描绘了在绝缘材料128上的一层栅极电介质114（下文进一步讨论），但不一定是这种情况。例如，在一些实施例中，栅极电介质114可以热生长在鳍部102上；在这样的实施例中，在绝缘材料128上可能不存在栅极电介质114的层，或者可以存在一层比如栅极电介质114的材料，但是该材料可以具有与栅极电介质114不同的材料成分。在一些实施例中，可以通过原子层沉积（ALD）或另一技术来沉积栅极电介质114；在这样的实施例中，栅极电介质114可以延伸到绝缘材料128以及鳍部104上。
可以在鳍部104中的每一个上设置多个栅极。在图2中图示的实施例中，三个栅极106和两个栅极108被示为分布在鳍部104的顶部上。该特定数目的栅极仅仅是说明性的，并且可以使用任何适合数目的栅极。附加地，如下文关于图55讨论的，可以在鳍部104上设置多组栅极（比如在图2中图示的栅极）。
如在图2中示出的，栅极108-1可以被设置在栅极106-1与106-2之间，并且栅极108-2可以被设置在栅极106-2与106-3之间。栅极106可以包括栅极金属110，并且栅极108可以包括栅极金属112。如示出的，可以在栅极106和108中的多个栅极之间共享一层栅极电介质114。栅极106的栅极金属110可以通过栅极壁138与邻近栅极108的栅极金属112间隔开。栅极壁138可以包括两种不同介电材料。例如，栅极壁138可以包括屏蔽电介质113和间隔部（spacer）134。屏蔽电介质113可以被设置在栅极电介质114与间隔部134之间。如在图2中图示的，间隔部134可以越靠近鳍部104越厚并且越远离鳍部104越薄。在一些实施例中，间隔部134可以具有凸面的形状。
间隔部134可以由任何适合的材料形成，该材料诸如碳掺杂氧化物、氮化硅、氧化硅或其他碳化物或氮化物（例如，碳化硅、碳掺杂的氮化硅、以及氮氧化硅）。屏蔽电介质113可以由（与间隔部134不同的）任何适合的材料形成，该材料诸如碳化硅、氮化硅、层间介电材料或任何适合的蚀刻停止材料。
栅极106/108中的每一个可以包括栅极电介质114；如上文指出的，可以通过栅极介电材料的公共层来提供用于鳍部104上的全部栅极106/108的栅极电介质114。在一些实施例中，栅极电介质114可以是多层栅极电介质（例如，具有被用来改善鳍部104与对应的栅极金属之间的界面的多种材料）。例如，栅极电介质114可以是氧化硅、氧化铝或者诸如氧化铪之类的高k电介质。更一般地，栅极电介质114可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以被用在栅极电介质114中的材料的示例可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌锌酸铅。在一些实施例中，可以在栅极电介质114上执行退火过程以改善栅极电介质114的质量。在一些实施例中，栅极电介质114可以包括同位素纯化的材料（如下文讨论的）。例如，栅极电介质114可以是热生长在同位素纯化的材料上的氧化物（如下文讨论的）。
栅极106中的每一个可以包括栅极金属110。栅极金属110可以被设置在栅极电介质114上，并且栅极电介质114可以被设置在栅极金属110与鳍部104之间。在一些实施例中，栅极金属110可以是超导体，诸如铝、氮化钛（例如，经由ALD沉积的）或氮化铌钛。栅极金属110的各侧面可以大体上平行，如在图2中示出的，并且栅极壁138可以被设置在栅极金属110的侧面上。栅极金属110可以接触间隔部134和邻近栅极壁138的屏蔽电介质113。
栅极108中的每一个可以包括栅极金属112。栅极金属112可以被设置在栅极电介质114上，并且栅极电介质114可以被设置在栅极金属112与鳍部104之间。栅极金属112可以接触间隔部134和邻近栅极壁138的屏蔽电介质113。
在一些实施例中，硬掩模118可以遍布栅极106/108。硬掩模118可以由氮化硅、碳化硅或另一适合的材料形成。在一些实施例中，硬掩模118可以不存在于量子点器件100中（例如，可以在处理期间移除硬掩模（比如硬掩模118），如下文所讨论的）。
在一些实施例中，栅极金属112可以是与栅极金属110不同的金属；在其他实施例中，栅极金属112和栅极金属110可以具有相同的材料成分。
栅极108-1的栅极金属112可以在栅极106-1和栅极106-2的栅极金属110的侧面上的接近的各栅极壁138之间延伸，如在图2中示出的。因此，如示出的，栅极108-1的栅极金属112可以具有与邻近的栅极壁138的形状大体上互补的形状。相似地，栅极108-2的栅极金属112可以在栅极106-2和栅极106-3的栅极金属110的侧面上的接近的各栅极壁138之间延伸。
栅极106/108的尺寸可以取任何适合的值。例如，在一些实施例中，栅极金属110的z高度166可以在40纳米与150纳米之间（例如，近似50纳米）；栅极金属112的z高度可以在相同的范围中。在一些实施例中，栅极金属110的长度168（即，在x方向中）可以在20纳米与60纳米之间（例如，30纳米）。在一些实施例中，栅极106的邻近的栅极之间的距离170（例如，如在x方向中从一个栅极106的栅极金属110到邻近的栅极106的栅极金属110所测量的，如图2中所图示的）可以在50纳米与150纳米之间（例如，100纳米）。在一些实施例中，间隔部134的厚度172可以在1纳米与10纳米之间（例如，在3纳米与5纳米之间、在4纳米与6纳米之间、或者在4纳米与7纳米之间）。在一些实施例中，屏蔽电介质113的厚度179可以在1纳米与8纳米之间（例如，在3纳米与8纳米之间）。在一些实施例中，栅极电介质114的厚度174可以在2纳米与20纳米之间。栅极金属112的长度（即，在x方向中）可以取决于栅极106和栅极壁138的尺寸，如在图2中图示的。如在图1中指示的，在一个鳍部104上的栅极106/108可以超出它们相应的鳍部104而遍布绝缘材料128并且朝向其他鳍部104延伸，但是可以通过介于中间的绝缘材料130（以及用于栅极106的栅极壁138）而与它们的配对栅极隔离。
尽管在附图中，全部栅极106被图示为具有相同长度168的栅极金属110，在一些实施例中，“最外面的”栅极106（例如，在图2中图示的实施例的栅极106-1和106-3）可以具有比“内部”栅极106（例如，在图2中图示的实施例中的栅极106-2）更大的长度168。例如，在一些实施例中，最外面的栅极106可以具有在100纳米与500纳米之间的长度168。这样较长的“外面的”栅极106可以提供掺杂区域140与在栅极108和内部栅极106下面的区之间的空间分离，在该空间分离中可以形成量子点142，并且因此可以降低由掺杂区域140引起的对栅极108和内部栅极106下面的势能地貌（landscape）的扰动。在一些实施例中，在操作量子点器件100期间，2DEG可以形成在最外面的栅极106下面；该2DEG可以将“有源”器件区域（在栅极106/108下面）与掺杂区域140（其具有大密度的注入的电荷载流子）分离。
如在图2中示出的，可以在x方向中沿着鳍部104交替地布置栅极106和108。在操作量子点器件100期间，可以向栅极106/108施加电压来调整鳍部104中的量子阱层（未示出）中的势能，以创建其中量子点142可以形成的具有变化深度的量子阱。为了易于说明，在图2和3中仅一个量子点142被标注有附图标记，但是五个被指示为在每个鳍部104中的虚线圆圈。图2中的量子点142的位置不意图指示量子点142的特定几何定位。栅极壁138自身可以在量子阱层中的栅极106/108下面的量子阱之间提供“无源”垒，并且被施加于栅极106/108中的不同栅极的电压可以调整量子阱层中的栅极106/108下面的势能；降低势能可以形成量子阱，同时增加势能可以形成量子垒。
鳍部104可以包括掺杂区域140，其可以用作用于量子点器件100的电荷载流子的储存器。例如，n型掺杂区域140可以为电子型量子点142提供电子，并且p型掺杂区域140可以为空穴型量子点142提供空穴。在一些实施例中，界面材料141可以被设置在掺杂区域140的表面处，如示出的。界面材料141可以促进导电接触部（例如，导电通孔136，如下文讨论的）与掺杂区域140之间的电耦合。界面材料141可以是任何适合的金属半导体欧姆接触材料；例如，在其中掺杂区域140包括硅的实施例中，界面材料141可以包括硅化镍、硅化铝、硅化钛、硅化钼、硅化钴、硅化钨或硅化铂（例如，如下文参考图27-28所讨论的）。在一些实施例中，界面材料141可以是非硅化物化合物，诸如氮化钛。在一些实施例中，界面材料141可以是金属（例如，铝、钨或铟）。
在本文中公开的量子点器件100可以被用来形成电子型或空穴型量子点142。注意被施加于栅极106/108以形成量子阱/垒的电压的极性取决于被用在量子点器件100中的电荷载流子。在其中电荷载流子是电子（并且因此量子点142是电子型量子点）的实施例中，被施加于栅极106/108的充足负电压可以增加栅极106/108下面的势垒，并且被施加于栅极106/108的充足正电压可以降低栅极106/108下面的势垒（由此形成其中电子型量子点142可以形成的势阱）。在其中电荷载流子是空穴（以及因此量子点142是空穴型量子点）的实施例中，被施加于栅极106/108的充足正电压可以增加栅极106/108下面的势垒，并且被施加于栅极106和108的充足负电压可以增加栅极106/108下面的势垒（由此形成其中空穴型量子点142可以形成的势阱）。本文中公开的量子点器件100可以被用来形成电子型或空穴型量子点。
可以向栅极106和108中的每一个单独地施加电压，以调整在栅极106和108下面的量子阱层中的势能，并且由此控制在栅极106和108中的每一个的下面的量子点142的形成。附加地，在栅极106和108中的不同栅极下面的相对的势能分布允许量子点器件100调谐在邻近的栅极下面的量子点142之间的电势相互作用。例如，如果两个邻近的量子点142（例如，在栅极106下面的一个量子点142和在栅极108下面的另一量子点142）仅被短势垒分离，则两个量子点142可能比如果它们被更高势垒分离的情况下更强烈地进行相互作用。由于可以通过调整在相应栅极106/108上的电压来调整每个栅极106/108下面的势阱的深度/势垒的高度，因此可以调整在邻近的栅极106/108之间的电势的差别，以及因此调谐相互作用。
在一些应用中，栅极108可以被用作柱塞栅极以使得能够在栅极108下面形成量子点142，而栅极106可以被用作垒栅极以调整形成在邻近的栅极108下面形成的量子点142之间的势垒。在其他应用中，栅极108可以被用作垒栅极，而栅极106被用作柱塞栅极。在其他应用中，量子点142可以形成在全部栅极106和108的下面，或者在栅极106和108的任何期望的子集下面。
导电通孔和导电线可以与栅极106/108进行接触，并且接触到掺杂区域140，以实现要在期望的位置中形成的与栅极106/108和掺杂区域140的电连接。如在图1-3中示出的，栅极106可以从鳍部104延伸开来，并且导电通孔120可以接触栅极106（并且在图2中以虚线绘制以指示它们在绘图平面后面的位置)。导电通孔120可以贯穿硬掩模118以接触栅极106的栅极金属110。栅极108可以从鳍部104延伸开来，并且导电通孔122可以接触栅极108（也在图2中以虚线绘制以指示它们在绘图平面后面的位置）。导电通孔122可以贯穿硬掩模118以接触栅极108的栅极金属112。导电通孔136可以接触界面材料141并且可以由此与掺杂区域140进行电接触。量子点器件100可以进一步包括导电通孔和/或导电线（未示出）以根据期望对栅极106/108和/或掺杂区域140建立电接触。被包括在量子点器件100中的导电通孔和导电线可以包括任何适合的材料，诸如铜、钨（例如通过化学气相沉积（CVD）沉积的）或超导体（例如，铝、锡、氮化钛、氮化铌钛、钽、铌或诸如铌锡和铌锗之类的其他铌化合物）。
在操作期间，可以（例如，经由导电通孔136和互连材料141）对掺杂区域140施加偏压以使电流流过掺杂区域140。当掺杂区域140被掺杂有n型材料时，该电压可以是正的；当掺杂区域140被掺杂有p型材料时，该电压可以是负的。该偏压的量值采用任何适合的值（例如，在0.25伏特与2伏特之间）。
量子点器件100可以包括一个或多个磁体线121。例如，在图1-3中图示了接近于鳍部104-1的单个磁体线121。磁体线121可以由导电材料形成，并且可以被用来传导电流脉冲，该电流脉冲生成磁场以影响可以形成在鳍部104中的量子点142中的一个或多个的自旋态。在一些实施例中，磁体线121可以传导脉冲以重置（或“加扰”）原子核的和/或量子点自旋。在一些实施例中，磁体线121可以传导脉冲来以特定的自旋态初始化量子点中的电子。在一些实施例中，磁体线121可以传导电流以提供量子位的自旋可以耦合到的连续的、振荡的磁场。磁体线121可以提供这些实施例的任何适合的组合，或任何其他适当的功能。
在一些实施例中，磁体线121可以由铜形成。在一些实施例中，磁体线121可以由诸如铝之类的超导体形成。图1-3中图示的磁体线121是与鳍部104非共面的，并且还是与栅极106/108非共面的。在一些实施例中，磁体线121可以与栅极106/108间隔开一定距离167。距离167可以（例如，基于与量子点142的磁场相互作用的期望强度）取任何适合的值；在一些实施例中，距离167可以在25纳米与1微米之间（例如，在50纳米与200纳米之间）。
在一些实施例中，磁体线121可以由磁性材料形成。例如，磁性材料（诸如钴）可以被沉积在绝缘材料130中的沟槽中，以在量子点器件100中提供永久磁场。
磁体线121可以具有任何适合的尺寸。例如，磁体线121可以具有在25纳米与100纳米之间的厚度169。磁体线121可以具有在25纳米与100纳米之间的宽度171。在一些实施例中，磁体线121的宽度171和厚度169可以分别等于被用来提供电互连的量子点器件100中的其他导电线（未示出）的宽度和厚度，如本领域已知的。磁体线121可以具有可能取决于栅极106/108的数目和尺寸的长度173，该栅极106/108要形成磁体线121要与其相互作用的量子点142。在图1-3中图示的磁体线121(以及在下面的图39-41中图示的磁体线121)是大体上线性的，但不一定是这种情况；在本文中公开的磁体线121可以采取任何适合的形状。导电通孔123可以接触磁体线121。
导电通孔120、122、136和123可以通过绝缘材料130而彼此电隔离。绝缘材料130可以是任何适合的材料，诸如层间电介质（ILD）。绝缘材料130的示例可以包括氧化硅、氮化硅、氧化铝、碳掺杂的氧化物和/或氮氧化硅。如在集成电路制造领域中已知的，导电通孔和导电线可以在迭代过程中形成，在该迭代过程中结构的层形成在彼此的顶部上。在一些实施例中，导电通孔120/122/136/123可以具有在其最宽点处为20纳米或更大的宽度（例如，30纳米），和80纳米或更大（例如，100纳米）的间距。在一些实施例中，被包括在量子点器件100中的导电线（未示出）可以具有100纳米或更大的宽度，和100纳米或更大的间距。在图1-3中示出的导电通孔的特定布置仅仅是说明性的，并且可以实现任何电路由布置。
如上文讨论的，鳍部104-1的结构可以与鳍部104-2的结构相同；相似地，鳍部104-1上的栅极106/108的构造可以与鳍部104-2上的栅极106/108的构造相同。鳍部104-1上的栅极106/108可以与平行的鳍部104-2上的对应栅极106/108而成镜像，并且绝缘材料130可以使不同鳍部104-1和104-2上的栅极106/108分离。特别地，形成在鳍部104-1中的量子点142（在栅极106/108下面）可以具有在鳍部104-2中的配对量子点142（在对应的栅极106/108下面）。在一些实施例中，鳍部104-1中的量子点142可以在下述意义上被用作“有源”量子点，即这些量子点142充当量子位并且（例如，通过被施加于鳍部104-1的栅极106/108的电压）被控制以实行量子计算。鳍部104-2中的量子点142可以在下述意义上被用作“读取”量子点，即这些量子点142可以通过检测由鳍部104-1中的量子点142中的电荷所生成的电场来感测鳍部104-1中的量子点142的量子态，并且可以将鳍部104-1中的量子点142的量子态转换成电信号，该电信号可以由鳍部104-2上的栅极106/108检测。鳍部104-1中的每个量子点142可以被鳍部104-2中的其对应的量子点142读取。因此，量子点器件100使得能够实现量子计算和读取量子计算的结果的能力两者。
可以使用任何适合的技术来制造在本文中公开的量子点器件100。图4-38图示了根据各种实施例的图1-3的量子点器件100的制造中的各种示例阶段。尽管下文关于图4-38所讨论的特定的制造操作被图示为制造量子点器件100的特定实施例，但是这些操作可以被应用于制造量子点器件100的很多不同实施例，如在本文中讨论的。下文关于图4-38所讨论的任何元件可以采取上文所讨论的(或以其它方式在本文中公开的)那些元件的任何实施例的形式。
图4图示了包括衬底144的组装件200的横截面视图。衬底144可以包括任何适合的一种或多种半导体材料。在一些实施例中，衬底144可以包括半导体材料。例如，衬底144可以包括硅（例如，可以由硅晶片形成）。下文关于图42-44来讨论衬底144的各种实施例。
图5图示了在组装件200（图4）的衬底144上提供量子阱堆叠146之后的组装件202的横截面视图。量子阱堆叠146可以包括量子阱层(未示出)，在该量子阱层中，2DEG可以在操作量子点器件100的期间形成。下文关于图42-44来讨论量子阱堆叠146的各种实施例。
图6图示了在组装件202（图5）中形成鳍部104之后的组装件204的横截面视图。鳍部104可以从基部102伸出，并且可以通过图案化以及然后蚀刻组装件202而形成在组装件202中，如本领域已知的。例如，干法和湿法蚀刻化学过程的组合可以被用来形成鳍部104，并且适当的化学过程可以取决于被包括在组装件202中的材料，如本领域已知的。衬底144中的至少一些可以被包括在基部102中，并且量子阱堆叠146中的至少一些可以被包括在鳍部104中。特别地，量子阱堆叠146的量子阱层（未示出）可以被包括在鳍部104中。下文关于图45-51来讨论其中量子阱堆叠146和衬底144被不同地包括在基部102和鳍部104中的示例布置。
图7图示了在向组装件204（图6）提供绝缘材料128之后的组装件206的横截面视图。任何适合的材料可以被用作绝缘材料128以使鳍部104彼此电绝缘。如上文指出的，在一些实施例中，绝缘材料128可以是介电材料，诸如氧化硅。
图8图示了在将组装件206（图7）平面化以移除鳍部104上面的绝缘材料128之后的组装件208的横截面视图。在一些实施例中，可以使用化学机械抛光（CMP）技术来平面化组装件206。
图9是组装件208的至少一部分的透视图，其示出了鳍部104从基部102伸出并且被绝缘材料128分离。平行于图9的透视图的页面平面来得到图4-8的横截面视图。图10是沿着图9中的鳍部104-1的虚线得到的组装件208的另一横截面视图。图11-29、31、33、35和37中图示的横截面视图是沿着与图10相同的截面得到的。图30、32、34、36和38中图示的横截面视图是沿着与图8相同的截面得到的。
图11是在组装件208（图8-10）的鳍部104上形成栅极电介质114和屏蔽电介质113之后的组装件210的横截面视图。屏蔽电介质113可以帮助保护栅极电介质114以免在随后的制造操作期间被损坏。屏蔽电介质113可能在栅极电介质114是易碎材料的情况下是特别有利的，该易碎材料可能在处理期间被容易地损坏。例如，屏蔽电介质113可能在栅极电介质114是热生长介电材料的情况下是特别有利的。一些热生长介电材料可能具有比使用其他技术（例如，CVD、ALD或物理气相沉积（PVD））所制造的介电材料更好的质量，但是可能更容易损坏。当高质量栅极电介质114被同位素纯化时（如下文进一步讨论的），量子阱堆叠146附近的原子核自旋的浓度可能是低的，从而改善了性能。利用屏蔽电介质113可以允许与常规方法相比，在量子点器件100中使用更高质量的栅极电介质114。
图12是在组装件210（图11）上沉积伪材料（dummy material）111之后的组装件212的横截面视图。伪材料111可以包括在不蚀刻屏蔽电介质113、间隔部134或伪材料109（下文讨论的）的情况下可以被选择性地蚀刻的任何材料。在一些实施例中，伪材料111可以包括多晶硅。
图13是在将组装件212（图12）的伪材料111图案化之后的组装件214的横截面视图。被施加于伪材料111的图案可以对应于栅极106的位置，如下文讨论的。可以通过施加抗蚀剂、使用光刻将抗蚀剂图案化，以及然后蚀刻伪材料111（使用干法蚀刻或任何适当的技术）来将伪材料111图案化。如在图13中图示的，在将伪材料111图案化之后，屏蔽电介质113和栅极电介质114可以保留。
图14是在组装件214（图13）上提供间隔部材料132之后的组装件216的横截面视图。例如，间隔部材料132可以包括上文关于间隔部134所讨论的任何材料，并且可以使用任何适合的技术来沉积。例如，间隔部材料132可以是通过溅射沉积的氮化物材料（例如，氮化硅）。
图15是在蚀刻了组装件216（图14）的间隔部材料132、留下由伪材料111的侧面上的间隔部材料132形成的间隔部134之后的组装件218的横截面视图。间隔部材料132的蚀刻可以是各向异性蚀刻、“向下”蚀刻间隔部材料132以移除在伪材料111的顶部上以及在伪材料111之间的某个区中的间隔部材料132，同时留下在伪材料111的侧面上的间隔部134。在一些实施例中，各向异性蚀刻可以是干法蚀刻，并且可能对间隔部材料132是选择性的，以便不显著地蚀刻屏蔽电介质113。在一些实施例中，可以控制间隔部材料132的蚀刻，以便“过度蚀刻”到屏蔽电介质113中，导致屏蔽电介质113中的凹槽，以帮助确保间隔部材料132已经被按期望完全移除。
图16是在组装件218（图15）上提供另一伪材料109之后的组装件220的横截面视图。伪材料109可以包括在不蚀刻屏蔽电介质113、间隔部134或伪材料111的情况下可以被选择性地蚀刻的任何材料。在一些实施例中，伪材料109可以包括氧化硅。伪材料109可以填充伪材料111的部分中的邻近部分之间的区，并且可以遍布伪材料111的顶部，如示出的。在一些实施例中，伪材料109可以是绝缘材料，并且可以作为在远离栅极106/108的区中的绝缘材料而保留在量子点器件100中。
图17是在将组装件220（图16）平面化以移除伪材料111上面的伪材料109、以及然后移除伪材料111以形成腔103之后的组装件221的横截面视图。在一些实施例中，可以使用CMP技术来平面化伪材料109。任何适合的技术可以被用来移除伪材料111，诸如对伪材料111是选择性的、同时将屏蔽电介质113、间隔部134和伪材料109留在适当的位置上的蚀刻技术。如在图17中图示的，间隔部134可以提供腔103的侧壁，并且屏蔽电介质113可以提供腔103的底部。
图18是在移除了在组装件221（图17）中的腔103的底部处露出的屏蔽电介质113、从而形成腔101之后的组装件222的横截面视图。在一些实施例中，可以使用高度各向异性蚀刻来移除屏蔽电介质113。在屏蔽电介质113被移除之后，栅极电介质114可以提供腔101的底部。在一些实施例中，可以不蚀刻栅极电介质114，而在其他实施例中，如下文关于图77讨论的，可以移除栅极电介质114的某个部分来形成凹槽176。
图19是在组装件222（图18）上沉积栅极金属110、以及然后将栅极金属110平面化以移除伪材料109上方的栅极金属110并且露出伪材料109之后的组装件223的横截面视图。栅极材料110可以填充组装件222的腔101，如示出的。栅极金属110连同邻近的栅极电介质114的可以提供栅极106，如上文关于图1-3讨论的。
图20是在从组装件223（图19）移除伪材料109之后的组装件224的横截面视图。任何适合的技术可以被用来移除伪材料109，诸如对伪材料109是选择性的同时将屏蔽电介质113、间隔部134、栅极电介质114和栅极金属110留在适当的位置上的蚀刻技术。
图21是在从组装件224（图20）移除鳍部104上露出的屏蔽电介质113、形成栅极壁138之后的组装件225的横截面视图。作为栅极壁138的部分的屏蔽电介质113（在间隔部134与栅极电介质114之间）保留在组装件225中。在一些实施例中，可以通过高度各向异性蚀刻来移除在鳍部104上露出的屏蔽电介质113。
图22是在组装件225（图21）上沉积了栅极金属112并且将栅极106上面的栅极金属112平面化之后的组装件226的横截面视图。在一些实施例中，可以使用CMP技术来平面化组装件220。剩余的栅极金属112中的一些可以填充栅极106中的邻近的栅极之间的区，提供栅极108，同时剩余的栅极金属112的其他部分150可以位于栅极106的“外面”。
图23是在组装件226（图22）的经平面化表面上提供硬掩模118之后的组装件227的横截面视图。硬掩模118可以由电绝缘材料形成，该电绝缘材料诸如氮化硅或碳掺杂的氮化物。
图24是在将组装件227（图23）的硬掩模118图案化之后的组装件228的横截面视图。被施加于硬掩模118的图案可以遍布硬掩模116、遍布栅极106的栅极金属110、以及遍布用于栅极108的位置（如在图2中图示的）。可以通过施加抗蚀剂、使用光刻将抗蚀剂图案化、以及然后蚀刻硬掩模（使用干法蚀刻或任何适当的技术）来将硬掩模118图案化。
图25是在蚀刻了组装件228（图24）以移除没有被经图案化的硬掩模118保护的部分150之后的组装件229的横截面视图。在组装件226上实行的操作可以包括移除鳍部104上“露出”的任何栅极电介质114，如示出的。可以使用任何适合的技术来移除过量的栅极电介质114，该技术诸如化学蚀刻或硅轰击。在一些实施例中，过量的栅极电介质114可能在对鳍部104掺杂之前没有被完全移除（下文关于图26进行讨论），但是可以在对鳍部104掺杂之后（例如，在形成导电通孔136之前）被图案化。
图26是在对组装件228（图25）的鳍部104掺杂以在栅极106/108的“外面”的鳍部104的部分中形成掺杂区域140之后的组装件230的横截面视图。被用来形成掺杂区域140的掺杂剂的类型可以取决于期望的量子点的类型，如上文讨论的。在一些实施例中，可以通过离子注入来实行掺杂。例如，当量子点142要成为电子型量子点142时，可以通过离子注入磷、砷或另一n型材料来形成掺杂区域140。当量子点142要成为空穴型量子点142时，可以通过离子注入硼或另一p型材料来形成掺杂区域140。激活掺杂剂并且使它们更远地扩散到鳍部104中的退火过程可以跟随离子注入过程。掺杂区域140的深度可以取任何适合的值；例如，在一些实施例中，掺杂区域140可以延伸到鳍部104中达500埃与1000埃之间的深度115。
“最外面的”栅极壁138可以提供掺杂边界，限制掺杂剂从掺杂区域140扩散到栅极106/108下面的区中。如示出的，掺杂区域140可以在邻近的栅极壁138下面延伸。在一些实施例中，掺杂区域140可以延伸通过外面的栅极壁138并且在外面的栅极106的栅极金属110下面延伸，可以仅延伸到外面的栅极壁138与邻近的栅极金属110之间的边界，或者可以在外面的栅极壁138下面终止并且不到达外面的栅极壁138与邻近的栅极金属110之间的边界。在一些实施例中，掺杂区域140的掺杂浓度可以在1017/cm3与1020/cm3之间。
图27是在组装件230（图26）之上提供一层镍或其他材料143之后的组装件232的横截面侧视图。可以使用任何适合的技术（例如，电镀技术、CVD或ALD）来在组装件230上沉积镍或其他材料143。
图28是在将组装件232（图27）退火以使材料143与掺杂区域140相互作用从而形成界面材料141，然后移除未反应材料143之后的组装件234的横截面侧视图。当掺杂区域140包括硅并且材料143包括镍时，例如，界面材料141可以是硅化镍。可以在上文关于图27所讨论的操作中沉积除了镍之外的材料，以便形成其他界面材料141，其包括例如钛、铝、钼、钴、钨或铂。更一般地，组装件234的界面材料141可以包括在本文中关于界面材料141所讨论的任何材料。
图29是在组装件234（图28）上提供绝缘材料130之后的组装件236的横截面视图。绝缘材料130可以采取上文所讨论的任何形式。例如，绝缘材料130可以是介电材料，诸如氧化硅。可以使用任何适合的技术来在组装件234上提供绝缘材料130，该技术诸如旋涂、CVD或等离子体增强CVD（PECVD）。在一些实施例中，可以在沉积之后并且在进一步的处理之前，反向抛光（polish back）绝缘材料130。在一些实施例中，在组装件236上提供的绝缘材料130的厚度131（如从硬掩模118测量的，如在图29中指示的）可以在50纳米与1.2微米之间（例如，在50纳米与300纳米之间）。图30是沿着图29的截面C-C得到的组装件236的另一横截面视图。
图31是在组装件236（图29和30）的绝缘材料130中形成沟槽125之后的组装件238的横截面视图。可以使用任何期望的技术（例如，抗蚀剂图案化接下来蚀刻）来形成沟槽125，并且该沟槽可以具有可分别采取厚度169和宽度171的任何实施例的形式的深度127和宽度129，上文关于磁体线121进行讨论的。图32是沿着图31的截面C-C得到的组装件238的另一横截面视图。在一些实施例中，组装件236可以被平面化以移除硬掩模118，然后在形成沟槽125之前，可以在经平面化的表面上提供附加的绝缘材料130；在这样的实施例中，硬掩模118将不存在于量子点器件100中。
图33是在利用导电材料填充组装件238（图31和32）的沟槽125以形成磁体线121之后的组装件240的横截面视图。可以使用任何期望的技术（例如，电镀接着平面化，或者半加成过程）来形成磁体线121，并且可以采取在本文中公开的任何实施例的形式。图34是沿着图33的截面C-C得到的组装件240的另一横截面视图。
图35是在组装件240（图33和34）上提供附加的绝缘材料130之后的组装件242的横截面视图。在组装件240上提供的绝缘材料130可以采取上文所讨论的任何形式的绝缘材料130。图36是沿着图35的截面C-C得到的组装件242的另一横截面视图。
图37是在组装件242（图35和36）中形成穿过绝缘材料130(和硬掩模118)以接触栅极106的栅极金属110的导电通孔120、穿过绝缘材料130（和硬掩模118）以接触栅极108的栅极金属112的导电通孔122、穿过绝缘材料130以接触掺杂区域140的界面材料141的导电通孔136、以及穿过绝缘材料130以接触磁体线121的导电通孔123之后的组装件244的横截面视图。图38是沿着图37的截面C-C得到的组装件244的另一横截面视图。如果期望，可以使用常规的互连技术在组装件244中形成另外的导电通孔和/或导电线。所得到的组装件244可以采取上文关于图1-3所讨论的量子点器件100的形式。
在图1-3中图示的量子点器件100的实施例中，将磁体线121平行于鳍部104的纵轴定向。在其他实施例中，磁体线121可以不平行于鳍部104的纵轴定向。例如，图39-41是具有多个磁体线121的量子点器件100的实施例的各种横截面视图，每个磁体线接近于鳍部104并且垂直于鳍部104的纵轴定向。除了取向之外，图39-41的实施例的磁体线121可以采取上文所讨论的磁体线121的任何实施例的形式。图39-41的量子点器件100的其他元件可以采取本文中所讨论的那些元件中的任何元件的形式。上文关于图4-38所讨论的制造操作可以被用来制造图39-41的量子点器件100。
尽管在图1-3中图示了单个磁体线121，但是可以在量子点器件100的该实施例中包括多个磁体线121（例如，与鳍部104的纵轴平行的多个磁体线121）。例如，图1-3的量子点器件100可以包括以对被图示为接近于鳍部104-1的磁体线121对称的方式而接近于鳍部104-2的第二磁体线121。在一些实施例中，可以在量子点器件100中包括多个磁体线121，并且这些磁体线121可以或者可以不彼此平行。例如，在一些实施例中，量子点器件100可以包括彼此垂直定向（例如，一个或多个磁体线121定向得像图1-3中图示的那些，并且一个或多个磁体线121定向得像图39-41中图示的那些）的两个（或更多个）磁体线121。
如上文讨论的，量子点器件100的基部102和鳍部104可以由衬底144和被设置在衬底144上的量子阱堆叠146形成。量子阱堆叠146可以包括量子阱层，在该量子阱层中，2DEG可以在操作量子点器件100的期间形成。量子阱堆叠146可以采取许多形式中的任何形式，其中的若干个在下文关于图42-44进行讨论。下文所讨论的量子阱堆叠146中的各种层可以生长在衬底144上（例如，使用分子束外延、CVD或ALD）。尽管单数术语“层”可以被用来指代图42-44的量子阱堆叠146的各种组件，但是下文所讨论的任何层可以包括以任何适合的方式布置的多种材料。除了量子阱堆叠146中的量子阱层152之外的层可以具有比量子阱层152更高的用于传导的阈值电压，使得当量子阱层152被以其阈值电压偏置时，该量子阱层152导电并且量子阱堆叠146的其他层不导电。这可以避免在量子阱层152和其他层两者中的平行导电，并且因此在具有较差迁移率的层中进行导电的情况下，避免损坏量子阱层152的强迁移率。
图42是衬底144上的量子阱堆叠146和量子阱堆叠146上的栅极电介质114的横截面视图。量子阱堆叠146可以包括衬底144上的缓冲层154，和缓冲层154上的量子阱层152。在图42的实施例中，栅极电介质114可以直接在量子阱层152上。量子阱层152可以由一种材料形成，以使得在量子点器件100的操作期间，2DEG可以形成在其接近于量子阱层152的上表面的量子阱层152中。如示出的，栅极电介质114可以被设置在量子阱层152的上表面上。
本文中所公开的量子阱堆叠146的量子阱层152可以包括同位素纯化的材料。如本文中使用的，“同位素纯化的材料”是一种具有非零核自旋的同位素的成分小于那些同位素在材料中的天然丰度的材料。换言之，同位素纯化的材料可以包括相比那些同位素在非同位素纯化的材料中的天然丰度而言具有非零核自旋的较低原子百分比的同位素。具有非零核自旋的同位素可能引起量子点器件100中的电子自旋相干时间的降低，这是由于电子自旋与核自旋浴的超精细耦合以及核自旋之间的内在相互作用；降低这些同位素在量子阱层152（和/或量子阱堆叠146中的其他层）中的存在可以改善量子位相干性以及因此改善性能。可以通过离心前体材料以按质量隔离不同同位素，以及然后仅使用期望的同位素作为用于期望材料的生长的前体来生长本文中公开的同位素纯化的材料。在本文中公开的量子阱堆叠146的一些实施例中，同位素纯化的材料（例如，锌、镉、碲、硒、硫、铁、铅、锡、碳、锗、硅、铪、锆、钛、锶或钇，如下文所讨论的）可以包括大于90原子百分比的具有零核自旋的稳定同位素（以及小于10原子百分比的具有非零核自旋的同位素）。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括硅或者可以由硅形成。该硅可以是同位素纯化的硅，其具有比硅中的29Si的天然丰度更低的29Si含量。例如，在一些实施例中，被包括在量子阱层152中的硅可以具有小于4原子百分比（例如，小于3原子百分比、小于2原子百分比、小于1原子百分比或者小于0.1原子百分比）的29Si含量。在一些实施例中，被包括在量子阱层152中的硅可以具有大于93原子百分比（例如，大于94原子百分比、大于95原子百分比、大于96原子百分比、大于97原子百分比、大于98原子百分比或者大于99原子百分比）的28Si含量。其中量子阱层152由本征硅形成的实施例可能对电子型量子点器件100是特别有利的。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括锗或者可以由锗形成。锗可以是同位素纯化的锗，其具有比硅中的73Ge的天然丰度更低的73Ge含量。例如，在一些实施例中，被包括在量子阱层152中的锗可以具有小于7原子百分比（例如，小于6原子百分比、小于5原子百分比、小于4原子百分比、小于3原子百分比、小于2原子百分比或者小于1原子百分比）的73Ge含量。在一些实施例中，被包括在量子阱层152中的锗可以具有大于21原子百分比（例如，大于90原子百分比）的70Ge含量。在一些实施例中，被包括在量子阱层152中的锗可以具有大于28原子百分比（例如，大于90原子百分比）的72Ge含量。在一些实施例中，被包括在量子阱层152中的锗可以具有大于37原子百分比（例如，大于90原子百分比）的74Ge含量。在一些实施例中，被包括在量子阱层152中的锗可以具有大于8原子百分比（例如，大于90原子百分比）的76Ge含量。其中量子阱层152由本征锗形成的实施例可能对空穴型量子点器件100是特别有利的。在一些实施例中，量子阱层152可以包括同位素纯化的硅和同位素纯化的锗（例如，由同位素纯化的硅和同位素纯化的锗前体生长的硅锗）。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的锌。例如，在一些实施例中，被包括在量子阱层152中的锌可以具有小于4原子百分比（例如，小于3原子百分比、小于2原子百分比或者小于1原子百分比）的67Zn含量。在一些实施例中，被包括在量子阱层152中的锌可以具有大于50原子百分比（例如，大于90原子百分比）的64Zn含量。在一些实施例中，被包括在量子阱层152中的锌可以具有大于28原子百分比（例如，大于90原子百分比）的66Zn含量。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的镉。例如，在一些实施例中，被包括在量子阱层152中的镉可以具有小于12原子百分比（例如，小于10原子百分比、小于5原子百分比或者小于1原子百分比）的111Cd含量。在一些实施例中，被包括在量子阱层152中的镉可以具有小于12原子百分比（例如，小于10原子百分比、小于5原子百分比或者小于1原子百分比）的113Cd含量。在一些实施例中，被包括在量子阱层152中的镉可以具有大于29原子百分比（例如，大于90原子百分比）的114Cd含量。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的碲。例如，在一些实施例中，被包括在量子阱层152中的碲可以具有小于0.9原子百分比（例如，小于0.5原子百分比）的123Te含量。在一些实施例中，被包括在量子阱层152中的碲可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或者小于1原子百分比）的125Te含量。在一些实施例中，被包括在量子阱层152中的碲可以具有大于32原子百分比（例如，大于90原子百分比）的128Te含量。在一些实施例中，被包括在量子阱层152中的碲可以具有大于35原子百分比（例如，大于90原子百分比）的130Te含量。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的硒。例如，在一些实施例中，被包括在量子阱层152中的硒可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或者小于1原子百分比）的77Se含量。在一些实施例中，被包括在量子阱层152中的硒可以具有大于24原子百分比（例如，大于90原子百分比）的78Se含量。在一些实施例中，被包括在量子阱层152中的硒可以具有大于50原子百分比（例如，大于90原子百分比）的80Se含量。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的硫。例如，在一些实施例中，被包括在量子阱层152中的硫可以具有小于0.8原子百分比（例如，小于0.5原子百分比、小于0.2原子百分比或者小于0.1原子百分比）的33S含量。在一些实施例中，被包括在量子阱层152中的硫可以具有大于95原子百分比的32S含量。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的铁。例如，在一些实施例中，被包括在量子阱层152中的铁可以具有小于2原子百分比（例如，小于1原子百分比或者小于0.5原子百分比）的57Fe含量。在一些实施例中，被包括在量子阱层152中的铁可以具有大于92原子百分比的56Fe含量。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的铅。例如，在一些实施例中，被包括在量子阱层152中的铅可以具有小于22原子百分比（例如，小于10原子百分比、小于2原子百分比或者小于1原子百分比）的207Pb含量。在一些实施例中，被包括在量子阱层152中的铅可以具有大于53原子百分比（例如，大于90原子百分比）的208Pb含量。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的锡。例如，在一些实施例中，被包括在量子阱层152中的锡可以具有小于8原子百分比（例如，小于5原子百分比、小于2原子百分比或者小于1原子百分比）的119Sn含量。在一些实施例中，被包括在量子阱层152中的锡可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或者小于1原子百分比）的117Sn含量。在一些实施例中，被包括在量子阱层152中的锡可以具有小于0.3原子百分比（例如，小于0.2原子百分比）的115Sn含量。在一些实施例中，被包括在量子阱层152中的锡可以具有大于33原子百分比（例如，大于90原子百分比）的120Sn含量。在一些实施例中，被包括在量子阱层152中的锡可以具有大于25原子百分比（例如，大于90原子百分比）的118Sn含量。
在一些实施例中，量子阱堆叠146的量子阱层152可以包括同位素纯化的碳。例如，在一些实施例中，被包括在量子阱层152中的碳可以具有小于1原子百分比（例如，小于0.5原子百分比或者小于0.2原子百分比）的13C含量。在一些实施例中，被包括在量子阱层152中的碳可以具有大于99原子百分比的12C含量。
在一些实施例中，邻近或接近于量子阱层152的材料层(例如，量子阱堆叠146中或者量子阱堆叠146的外面的其他层)还可以包括同位素纯化的材料以减少由量子阱层152外面的核自旋所引起的量子阱层152中的电子自旋失相（electron spin dephasing）。
在一些实施例中，栅极电介质114（例如，图42的栅极电介质114）可以包括同位素纯化的材料。例如，栅极电介质114可以包括同位素纯化的硅（例如，根据上文所讨论的任何实施例）。在一些实施例中，栅极电介质114可以包括氧和同位素纯化的硅（例如，如氧化硅）。在另一示例中，栅极电介质114可以包括同位素纯化的锗（例如，根据上文所讨论的任何实施例）。在一些实施例中，栅极电介质114可以包括氧和同位素纯化的锗（例如，如氧化锗）。
在一些实施例中，栅极电介质114可以包括同位素纯化的铪。例如，被包括在栅极电介质114中的铪可以具有小于18原子百分比（例如，小于10原子百分比、小于5原子百分比或者小于1原子百分比）的177Hf含量。在一些实施例中，被包括在栅极电介质114中的铪可以具有小于13原子百分比（例如，小于10原子百分比、小于5原子百分比或者小于1原子百分比）的179Hf含量。在一些实施例中，被包括在栅极电介质114中的铪可以具有大于28原子百分比（例如，大于90原子百分比）的178Hf含量。在一些实施例中，被包括在栅极电介质114中的铪可以具有大于36原子百分比的180Hf含量。在一些实施例中，栅极电介质114可以包括氧和同位素纯化的铪（例如，如氧化铪）（例如，大于90原子百分比）。
在一些实施例中，栅极电介质114可以包括同位素纯化的锆。例如，被包括在栅极电介质114中的锆可以具有小于11原子百分比（例如，小于10原子百分比、小于5原子百分比或者小于1原子百分比）的91Zr含量。在一些实施例中，被包括在栅极电介质114中的锆可以具有大于52原子百分比的90Zr含量。在一些实施例中，栅极电介质114可以包括氧和同位素纯化的锆（例如，如氧化锆）。
在一些实施例中，栅极电介质114可以包括同位素纯化的钛。例如，被包括在栅极电介质114中的钛可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或者小于1原子百分比）的47Ti含量。在一些实施例中，被包括在栅极电介质114中的钛可以具有小于5原子百分比（例如，小于2原子百分比、或者小于1原子百分比）的49Ti含量。在一些实施例中，被包括在栅极电介质114中的钛可以具有大于74原子百分比（例如，大于90原子百分比）的48Ti含量。在一些实施例中，栅极电介质114可以包括氧和同位素纯化的钛（例如，如氧化钛）。
在一些实施例中，栅极电介质114可以包括同位素纯化的锶。例如，被包括在栅极电介质114中的锶可以具有小于7原子百分比（例如，小于5原子百分比、小于2原子百分比或者小于1原子百分比）的87Sr含量。在一些实施例中，被包括在栅极电介质114中的锶可以具有大于83原子百分比（例如，大于90原子百分比）的88Sr含量。在一些实施例中，栅极电介质114可以包括氧和同位素纯化的锶（例如，如氧化锶）。
在一些实施例中，栅极电介质114可以包括同位素纯化的钇。例如，被包括在栅极电介质114中的钇可以具有小于14原子百分比（例如，小于10原子百分比、小于5原子百分比或者小于1原子百分比）的171Y含量。在一些实施例中，被包括在栅极电介质114中的钇可以具有小于16原子百分比（例如，小于10原子百分比、小于5原子百分比或者小于1原子百分比）的173Y含量。在一些实施例中，被包括在栅极电介质114中的钇可以具有大于32原子百分比（例如，大于90原子百分比）的174Y含量。在一些实施例中，被包括在栅极电介质114中的钇可以具有大于22原子百分比（例如，大于90原子百分比）的172Y含量。在一些实施例中，栅极电介质114可以包括氧和同位素纯化的钇（例如，如氧化钇）。
缓冲层154可以由与量子阱层152相同的材料形成，并且可以被呈现成捕获当其在衬底144上生长时形成在该材料中的缺陷。在一些实施例中，量子阱层152可以由同位素纯化的硅形成，并且缓冲层154可以由本征硅形成。在一些实施例中，量子阱层152可以由同位素纯化的锗形成，并且缓冲层154可以由本征锗形成。在一些实施例中，缓冲层154可以从量子阱层152在不同条件（例如，沉积温度或生长速率）下生长。特别地，量子阱层152可以在实现比在缓冲层154中更少缺陷的条件下生长。在其中缓冲层154包括硅锗的一些实施例中，缓冲层154的硅锗可以具有从衬底144到量子阱层152变化的锗含量；例如，缓冲层154的硅锗可以具有从在衬底处的零百分比到量子阱层152处的非零百分比（例如，30原子百分比）变化的锗含量。
如上文指出的，可能有利的是，邻近或接近于量子阱层152的材料包括同位素纯化的材料来减少电子自旋失相。因此，在一些实施例中，至少缓冲层154的上部分（例如，缓冲层154的上面的50纳米到100纳米）可以包括同位素纯化的材料（例如，同位素纯化的硅或锗）。
图43是包括衬底144、量子阱堆叠146和栅极电介质114的布置的横截面视图。图43的量子阱堆叠146可以包括缓冲层154、垒层156-1、量子阱层152和附加的垒层156-2。垒层156-1（156-2）可以在量子阱层152与缓冲层154（栅极电介质114）之间提供势垒。在图43的实施例中，垒层156可以包括同位素纯化的材料，诸如上文关于量子阱层152所讨论的任何材料。例如，邻近量子阱层152的垒层156的部分（例如，最靠近量子阱层152的25纳米到100纳米的垒层156）可以包括同位素纯化的材料（同时垒层156的剩余部分可以包括或者可以不包括同位素纯化的材料）。在图43的实施例中，缓冲层154和/或栅极电介质114可以包括或可以不包括同位素纯化的材料；更一般地，图43的缓冲层154和/或栅极电介质114可以采取本文中公开的实施例中的任何适合的实施例的形式。在其中量子阱层152包括硅或锗的一些实施例中，垒层156可以包括硅锗（例如，同位素纯化的硅和同位素纯化的锗）。该硅锗的锗含量可以在20原子百分比与80原子百分比之间（例如，在30原子百分比与70原子百分比之间）。
在图43的布置的一些实施例中，缓冲层154和垒层156-1可以由硅锗形成。在一些这样的实施例中，缓冲层154的硅锗可以具有从衬底144到垒层156-1变化的锗含量；例如，缓冲层154的硅锗可以具有从在衬底处的零百分比到垒层156-1处的非零百分比（例如，在30原子百分比与70原子百分比之间）变化的锗含量。垒层156-1可以进而具有等于非零百分比的锗含量。在其他实施例中，缓冲层154可以具有等于垒层156-1的锗含量的锗含量，但是可能比垒层156-1更厚以吸收在生长期间出现的缺陷。在图43的量子阱堆叠146的一些实施例中，可以省略垒层156-2。
图44是在示例衬底144上的另一示例量子阱堆叠146的横截面视图，其中在量子阱堆叠146上具有栅极电介质114。图45的量子阱堆叠146可以包括衬底144上的绝缘层155、绝缘层155上的量子阱层152、以及量子阱层152上的垒层156。绝缘层155的存在可以帮助将载流子限制到量子阱层152，从而在操作期间提供高的谷分裂（valley splitting）。
绝缘层155可以包括任何适合的电绝缘材料。例如，在一些实施例中，绝缘层155可以是氧化物（例如，氧化硅或氧化铪）。在一些实施例中，为了改善量子阱层152中的量子位相干性，绝缘层155可以包括同位素纯化的材料（例如，上文关于栅极电介质114所讨论的任何材料）。图44的衬底144、量子阱层152和垒层156可以采取本文中公开的任何实施例的形式。在一些实施例中，可以通过层转移技术将量子阱层152形成在绝缘层155上。在一些实施例中，垒层156可以从图44的量子阱堆叠146省略。
图42-44的量子阱堆叠146中的层的厚度（即，z高度）可以取任何适合的值。例如，在一些实施例中，量子阱层152的厚度可以在5纳米与15纳米之间（例如，近似等于10纳米）。在一些实施例中，缓冲层154的厚度可以在0.3微米与4微米之间（例如，在0.3微米与2微米之间，或近似为0.5微米）。在一些实施例中，垒层156的厚度可以在0纳米与300纳米之间。在一些实施例中，图45的量子阱堆叠146中的绝缘层155的厚度可以在5纳米与200纳米之间。
衬底144和量子阱堆叠146可以被分布在量子点器件100的基部102与鳍部104之间，如上文讨论的。该分布可以以许多方式中的任何方式发生。例如，图45-51图示了根据各种实施例的可以被用在量子点器件100中的示例基部/鳍部布置158。
在图45的基部/鳍部布置158中，量子阱堆叠146可以被包括在鳍部104中，但是不在基部102中。衬底144可以被包括在基部102中，但是不在鳍部104中。当图45的基部/鳍部布置158被用在关于图5-6所讨论的制造操作中时，鳍部蚀刻可以蚀刻穿过量子阱堆叠146，并且在到达衬底144时停止。
在图46的基部/鳍部布置158中，量子阱堆叠146可以被包括在鳍部104中，以及在基部102的一部分中。衬底144也可以被包括在基部102中，但是不在鳍部104中。当图46的基部/鳍部布置158被用在关于图5-6所讨论的制造操作中时，鳍部蚀刻可以部分地蚀刻穿过量子阱堆叠146，并且在到达衬底144之前停止。图47图示了图46的基部/鳍部布置158的特定实施例。在图47的实施例中，使用了图42的量子阱堆叠146；基部102包括衬底144和量子阱堆叠146的缓冲层154的一部分，同时鳍部104包括量子阱堆叠146的剩余部分。
在图48的基部/鳍部布置158中，量子阱堆叠146可以被包括在鳍部104中，但是不在基部102中。衬底144可以被部分地包括在鳍部104中，以及在基部102中。当图48的基部/鳍部布置158被用在关于图5-6所讨论的制造操作中时，鳍部蚀刻可以在停止之前蚀刻穿过量子阱堆叠146并且到衬底144中。图49图示了图48的基部/鳍部布置158的特定实施例。在图49的实施例中，使用了图45的量子阱堆叠146；鳍部104包括量子阱堆叠146和衬底144的一部分，同时基部102包括衬底144的剩余部分。
尽管在先前的许多图中鳍部104已经被图示为大体上为具有平行侧壁的矩形，但是这仅仅为了易于说明，并且鳍部104可以具有任何适合的形状（例如，适合于被用来形成鳍部104的制造过程的形状）。例如，如在图50的基部/鳍部布置158中图示的，在一些实施例中，鳍部104可以是逐渐变细的。在一些实施例中，鳍部104可以对于z高度中的每100纳米而言，在x宽度上逐渐变细达3纳米到10纳米（例如，对于z高度上的每100纳米而言，x宽度上变细达5纳米）。在鳍部104是逐渐变细的情况下，鳍部104的较宽末端可以是最靠近基部102的末端，如在图50中图示的。图51图示了图50的基部/鳍部布置158的特定实施例。在图51中，量子阱堆叠146被包括在逐渐变细的鳍部104中，同时衬底144的一部分被包括在逐渐变细的鳍部和提供基部102的衬底144的一部分中。
图52-54是根据各种实施例的量子点器件100的另一实施例的横截面视图。特别地，图53图示了沿着图52的截面A-A得到的量子点器件100（同时图52图示了沿着图53的截面C-C得到的量子点器件100），以及图54图示了沿着图53的截面D-D得到的量子点器件100（同时图53图示了沿着图54的截面A-A得到的量子点器件100）。沿着图52的截面B-B得到的图52-54的量子点器件100可以与图3中图示的相同。尽管图52指示的是在图53中图示的横截面是穿过沟槽107-1得到的，但是穿过沟槽107-2得到的类似横截面可以是相同的，并且因此图53的讨论一般指代“沟槽107”。
量子点器件100可以包括被设置在衬底144上的量子阱堆叠146。一层栅极电介质114可以被设置在量子阱堆叠146上，一层屏蔽电介质113可以被设置在该层栅极电介质114上，并且绝缘材料128可以被设置在该层屏蔽电介质113上。绝缘层材料128中的多个沟槽107可以朝向量子阱堆叠146延伸。在图52-54中图示的实施例中，栅极电介质114可以提供沟槽107的“底部”。图52-54的量子点器件100的量子阱堆叠146可以采取本文中公开的任何量子阱堆叠的形式（例如，上文关于图42-44所讨论的）。图52-54的量子阱堆叠146中的各种层可以生长在衬底144上（例如，使用外延过程）。
尽管在图52-54中示出了仅两个沟槽107-1和107-2，但是这仅仅为了易于说明，并且可以在量子点器件100中包括多于两个沟槽107。在一些实施例中，被包括在量子点器件100中的沟槽107的总数目是偶数，其中沟槽107被组织成包括一个有源沟槽107和一个读取沟槽107的对，如下文详细讨论的。当量子点器件100包括多于两个沟槽107时，沟槽107可以被成对布置成线（例如，总共2N个沟槽可以被布置成1x2N条线或2xN条线），或者被成对布置成更大的阵列（例如，总共2N个沟槽可以被布置为4xN/2的阵列、6xN/3的阵列等）。例如，图78图示了包括沟槽107的示例二维阵列的量子点器件100。如在图52和54中图示的，在一些实施例中，多个沟槽107可以平行定向。本文中的讨论将主要地聚焦于单对的沟槽107以易于说明，但是本公开的全部教导适用于具有多个沟槽107的量子点器件100。
如上文关于图1-3所讨论的，在图52-54的量子点器件100中，量子阱层自身可以对量子阱堆叠146中的量子点的z位置提供几何约束。为了控制量子阱堆叠146中的量子点的x和y位置，可以对被至少部分地设置在量子阱堆叠146上面的沟槽107中的栅极施加电压，以调整x和y方向上沿着沟槽107的能量分布，并且因此约束在量子阱内的量子点的x和y位置（在下文关于栅极106/108进行详细讨论）。沟槽107的尺寸可以取任何适合的值。例如，在一些实施例中，沟槽107可以均具有在10纳米与30纳米之间的宽度162。在一些实施例中，沟槽107可以均具有在200纳米与400纳米之间的垂直尺寸164（例如，在250纳米与350纳米之间，或者等于300纳米）。绝缘材料128可以是介电材料（例如，层间电介质），诸如氧化硅。在一些实施例中，绝缘材料128可以是CVD或可流动CVD氧化物。在一些实施例中，沟槽107可以被间隔开达50纳米与500纳米之间的距离160。
多个栅极可以被至少部分地设置在沟槽107中的每一个中。在图53中图示的实施例中，三个栅极106和两个栅极108被示为至少部分地分布在单个沟槽107中。该特定数量的栅极仅仅是说明性的，并且可以使用任何适合数量的栅极。附加地，如下文关于图79所讨论的，多组栅极（比如在图53中图示的栅极）可以被至少部分地设置在沟槽107中。
如在图53中示出的，栅极108-1可以被设置在栅极106-1与106-2之间，并且栅极108-2可以被设置在栅极106-2与106-3之间。栅极106可以包括栅极金属110，并且栅极108可以包括栅极金属112。如示出的，可以在栅极106与108中的多个栅极之间共享一层栅极电介质114。栅极106的栅极金属110可以通过栅极壁138与邻近栅极108的栅极金属112间隔开。栅极壁138可以包括两种不同介电材料。例如，栅极壁138可以包括屏蔽电介质113和间隔部134。屏蔽电介质113可以被设置在栅极电介质114与间隔部134之间。如在图53中图示的，间隔部134可以越靠近量子阱堆叠146越厚并且越远离量子阱堆叠146越薄。在一些实施例中，间隔部134可以具有凸面的形状。
间隔部134可以由任何适合的材料形成，该材料诸如上文所讨论的任何材料。屏蔽电介质113可以由任何适合的材料形成，该材料诸如上文所讨论的任何材料。
栅极106/108中的每一个可以包括栅极电介质114；如上文提到的，可以通过被设置在量子阱堆叠146与绝缘材料128之间的公共的一层栅极电介质114来提供用于全部栅极106/108的栅极电介质114。在一些实施例中，栅极电介质114可以是多层栅极电介质（例如，具有被用来改善沟槽107与对应的栅极金属之间的界面的多种材料）。例如，栅极电介质114可以是氧化硅、氧化铝或者诸如氧化铪之类的高k电介质。更一般地，栅极电介质114可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以被用在栅极电介质114中的材料的示例可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌锌酸铅。在一些实施例中，可以在栅极电介质114上执行退火过程以改善栅极电介质114的质量。在一些实施例中，栅极电介质114可以包括同位素纯化的材料。例如，栅极电介质114可以是在同位素纯化的材料上热生长的氧化物。
栅极106中的每一个可以包括栅极金属110。栅极金属110可以被设置在栅极电介质114上，并且栅极电介质114可以被设置在栅极金属110与量子阱堆叠146之间。如在图52中示出的，在一些实施例中，栅极106的栅极金属110可以遍布绝缘材料128并且延伸到绝缘材料128中的沟槽107中。在一些实施例中，栅极金属110可以是超导体，诸如铝、氮化钛（例如，经由ALD沉积的）或者氮化铌钛。栅极金属110的侧面可以大体上平行，如在图53中示出的，并且栅极壁138可以沿着沟槽107的纵轴而被设置在栅极金属110的侧面上。栅极金属110可以接触间隔部134和邻近栅极壁138的屏蔽电介质113。
栅极108中的每一个可以包括栅极金属112。栅极金属112可以被设置在栅极电介质114上，并且栅极电介质114可以被设置在栅极金属112与量子阱堆叠146之间。如在图54中示出的，在一些实施例中，栅极108的栅极金属112可以遍布绝缘材料128并且延伸到绝缘材料128中的沟槽107中。在一些实施例中，栅极金属112可以是与栅极金属110不同的金属；在其他实施例中，栅极金属112和栅极金属110可以具有相同的材料成分。在一些实施例中，栅极金属112可以是超导体，诸如铝、氮化钛（例如，经由ALD沉积的）或者氮化铌钛。栅极金属112可以接触间隔部134和邻近栅极壁138的屏蔽电介质113。
在一些实施例中，硬掩模118可以遍布栅极106/108。硬掩模118可以由氮化硅、碳化硅或另一适合的材料形成。在一些实施例中，硬掩模118可以不存在于量子点器件100中（例如，可以在处理期间移除硬掩模（比如硬掩模118），如下文所讨论的）。
栅极108-1的栅极金属112可以沿着沟槽107的纵轴在栅极106-1和栅极106-2的栅极金属110的侧面上的接近的各栅极壁138之间延伸，如在图53中示出的。因此，栅极108-1的栅极金属112可以具有与邻近的栅极壁138的形状大体上互补的形状，如示出的。相似地，栅极108-2的栅极金属112可以沿着沟槽107的纵轴在栅极106-2和栅极106-3的栅极金属110的侧面上的接近的各栅极壁138之间延伸。如在图54中图示的，在一些实施例中，在y方向上可以没有间隔部134或屏蔽电介质113被布置在栅极金属112与沟槽107的侧壁之间；在其他实施例中（例如，如下文关于图75和76所讨论的），间隔部134和屏蔽电介质113也可以在y方向上被布置在栅极金属112与沟槽107的侧壁之间。
栅极106/108的尺寸可以取任何适合的值。例如，在一些实施例中，沟槽107中的栅极金属110的z高度166可以在225纳米与375纳米之间（例如，近似300纳米）；栅极金属112的z高度175可以在相同的范围中。沟槽107中的栅极金属110的该z高度166可以表示绝缘材料128的z高度（例如，在200纳米与300纳米之间）和在绝缘材料128的顶部上的栅极金属110的厚度（例如，在25纳米与75纳米之间，或者近似为50纳米）的总和。在一些实施例中，栅极金属110的长度168（即，在x方向中）可以在20纳米与40纳米之间（例如，30纳米）。在一些实施例中，屏蔽电介质113的厚度179可以在1纳米与8纳米之间（例如，在3纳米与8纳米之间）。在一些实施例中，栅极电介质114的厚度174可以在2纳米与20纳米之间。尽管在附图中，全部栅极106被图示为具有相同长度168的栅极金属110，但是在一些实施例中，“最外面的”栅极106（例如，在图53中图示的实施例的栅极106-1和106-3）可以具有比“内部”栅极106（例如，在图53中图示的实施例中的栅极106-2）更大的长度168。例如，在一些实施例中，最外面的栅极106可以具有在100纳米与500纳米之间的长度168。这样的较长的“外面的”栅极106可以提供掺杂区域140与在栅极108和内部栅极106下面的区之间的空间分离，在该空间分离中可以形成量子点142，并且因此可以降低由掺杂区域140引起的对栅极108和内部栅极106下面的势能地貌的扰动。在一些实施例中，在操作量子点器件100期间，2DEG可以在最外面的栅极106下面形成；该2DEG可以将“有源”器件区域（在栅极106/108下面）与掺杂区域140（其具有大密度的注入的电荷载流子）分离。
在一些实施例中，栅极106中的邻近的栅极之间的距离170（例如，如在x方向中从一个栅极106的栅极金属110到邻近的栅极106的栅极金属110所测量的，如在图53中图示的）可以在40纳米与100纳米之间（例如，50纳米）。在一些实施例中，间隔部134的厚度172可以在1纳米与10纳米之间（例如，在3纳米与5纳米之间、在4纳米与6纳米之间、或者在4纳米与7纳米之间）。栅极金属112的长度（即，在x方向中）可以取决于栅极106和栅极壁138的尺寸，如在图53中图示的。如在图52和54中指示的，一个沟槽107中的栅极106可以遍布该沟槽107与邻近的沟槽107之间的绝缘材料128，但是可以通过介于中间的绝缘材料130和间隔部134而与它们的配对栅极隔离。一个沟槽107中的栅极108可以遍布在该沟槽107与邻近的沟槽107之间的绝缘材料128上，但是可以通过介于中间的绝缘材料130而与它们的配对栅极隔离。
如在图53中示出的，可以在x方向中交替地布置栅极106和108。在量子点器件100的操作期间，可以对栅极106/108施加电压以调整量子阱堆叠146中的势能，以创建其中量子点142可以形成的具有变化深度的量子阱，如上文关于图1-3的量子点器件100所讨论的。为了易于说明，在图53中仅一个量子点142被标注有附图标记，但是五个被指示为在每个沟槽107下面的虚线圆圈。
根据上文所讨论的任何实施例，图52-54的量子点器件100的量子阱堆叠146可以包括掺杂区域140，该掺杂区域140可以充当用于量子点器件100的电荷载流子的储存器。关于图52-54所讨论的量子点器件100可以被用来形成电子型或空穴型量子点142，如上文关于图1-3所讨论的。
导电通孔和导电线可以与图52-54的量子点器件100的栅极106/108进行接触，并且接触到掺杂区域140，以实现要在期望的位置中形成的与栅极106/108和掺杂区域140的电连接。如在图52-54中示出的，栅极106既可以“垂直地”又可以“水平地”延伸离开量子阱堆叠146，并且导电通孔120可以接触栅极106（并且在图53中以虚线绘制以指示它们在附图平面后面的位置）。导电通孔120可以贯穿硬掩模118以接触栅极106的栅极金属110。栅极108可以类似地延伸离开量子阱堆叠146，并且导电通孔122可以接触栅极108（也在图53中以虚线绘制以指示它们在附图平面后面的位置）。导电通孔122可以贯穿硬掩模118以接触栅极108的栅极金属112。导电通孔136可以接触界面材料141并且可以由此与掺杂区域140进行电接触。图52-54的量子点器件100可以进一步包括导电通孔和/或导电线（未示出）以根据期望建立对栅极106/108和/或掺杂区域140的电接触。被包括在量子点器件100中的导电通孔和导电线可以包括任何适合的材料，诸如铜、钨（例如通过CVD沉积的）或超导体（例如，铝、锡、氮化钛、氮化铌钛、钽、铌或诸如铌锡和铌锗之类的其他铌化合物）。
在一些实施例中，图52-54的量子点器件100可以包括一个或多个磁体线121。例如，在图52-54中图示了邻近沟槽107-1的单个磁体线121。图52-54的量子点器件的（一个或多个）磁体线121可以采取上文所讨论的磁体线121的任何实施例的形式。例如，磁体线121可以由导电材料形成，并且可以被用来传导电流脉冲，该电流脉冲生成磁场以影响可以形成在量子阱堆叠146中的量子点142中的一个或多个的自旋态。在一些实施例中，磁体线121可以传导脉冲以重置（或“加扰”）原子核的和/或量子点自旋。在一些实施例中，磁体线121可以传导脉冲来以特定的自旋态初始化量子点中的电子。在一些实施例中，磁体线121可以传导电流以提供量子位的自旋可以耦合到的连续的、振荡的磁场。磁体线121可以提供这些实施例的任何适合的组合，或任何其他适当的功能。
在一些实施例中，图52-54的磁体线121可以由铜形成。在一些实施例中，磁体线121可以由诸如铝之类的超导体形成。在图52-54中图示的磁体线121是与沟槽107非共面的，并且还是与栅极106/108非共面的。在一些实施例中，磁体线121可以与栅极106/108间隔开一定距离167。距离167可以（例如，基于与特定量子点142的磁场相互作用的期望强度）取任何适合的值；在一些实施例中，距离167可以在25纳米与1微米之间（例如，在50纳米与200纳米之间）。
在一些实施例中，图52-54的磁体线121可以由磁性材料形成。例如，磁性材料（诸如钴）可以被沉积在绝缘材料130中的沟槽中，以在量子点器件100中提供永久磁场。
图52-54的磁体线121可以具有任何适合的尺寸。例如，磁体线121可以具有在25纳米与100纳米之间的厚度169。磁体线121可以具有在25纳米与100纳米之间的宽度171。在一些实施例中，磁体线121的宽度171和厚度169可以分别等于被用来提供电互连的量子点器件100中的其他导电线（未示出）的宽度和厚度，如本领域已知的。磁体线121可以具有可能取决于栅极106/108的数目和尺寸的长度173，该栅极106/108要形成磁体线121要与其相互作用的量子点142。在图52-54中图示的磁体线121是大体上线性的，但不一定是这种情况；在本文中公开的磁体线121可以采取任何适合的形状。导电通孔123可以接触磁体线121。
导电通孔120、122、136和123可以通过绝缘材料130彼此电隔离，其全部可以采取上文关于图1-3所讨论的任何形式。在图52-54中示出的导电通孔的特定布置仅仅是说明性的，并且可以实现任何电路由布置。
如上文所讨论的，沟槽107-1的结构可以与沟槽107-2的结构相同；相似地，沟槽107-1中和其周围的栅极106/108的构造可以与沟槽107-2中和其周围的栅极106/108的构造相同。与沟槽107-1相关联的栅极106/108可以和与平行的沟槽107-2相关联的对应栅极106/108而成镜像，并且绝缘材料130可以使与不同沟槽107-1和107-2相关联的栅极106/108分离。特别地，形成在沟槽107-1下面的量子阱堆叠146中的量子点142（在栅极106/108下面）可以具有在沟槽107-2下面的量子阱堆叠146中的配对量子点142（在对应的栅极106/108下面）。在一些实施例中，沟槽107-1下面的量子点142可以在下述意义上被用作“有源”量子点，即这些量子点142充当量子位并且（例如，通过被施加于与沟槽107-1相关联的栅极106/108的电压）被控制成实行量子计算。与沟槽107-2相关联的量子点142可以在下述意义上被用作“读取”量子点，即这些量子点142可以通过检测由沟槽107-1下面的量子点142中的电荷所生成的电场来感测沟槽107-1下面的量子点142的量子态，并且可以将沟槽107-1下面的量子点142的量子态转换成电信号，该电信号可以由与沟槽107-2相关联的栅极106/108检测。沟槽107-1下面的每个量子点142可以被沟槽107-2下面的其对应的量子点142读取。因此，量子点器件100使得能够实现量子计算和读取量子计算的结果的能力两者。
可以使用任何适合的技术来制造在本文中公开的量子点器件100。在一些实施例中，可以如上文关于图4-5所描述的那样开始图52-54的量子点器件100的制造；然而，代替在组装件202的量子阱堆叠146中形成鳍部104，制造可以如在图55-74中图示（并且在下文描述）的那样进行。尽管下文关于图55-74所讨论的特定制造操作被图示为制造量子点器件100的特定实施例，但是这些操作可以被应用于制造量子点器件100的很多不同实施例，如在本文中所讨论的。下文关于图55-74所讨论的任何元件可以采取上文所讨论的(或以其它方式在本文中公开的)那些元件的任何实施例的形式。
图55是在组装件202（图5）的量子阱堆叠146上提供一层栅极电介质114，并且在该层栅极电介质114上提供一层屏蔽电介质113之后的组装件1204的横截面视图。 在一些实施例中，栅极电介质114可以热生长，或者可以使用另一技术（例如，CVD、ALD或者PVD）。
图56是在组装件1204（图55）上提供绝缘材料128之后的组装件1206的横截面视图。任何适合的材料可以被用作绝缘材料128以将沟槽107彼此电绝缘，如上文所讨论的。如上文指出的，在一些实施例中，绝缘材料128可以是介电材料，诸如氧化硅。
图57是在组装件1206（图56）的绝缘材料128中形成沟槽107之后的组装件1208的横截面视图。沟槽107可以向下延伸到屏蔽电介质113，并且可以通过使用本领域已知的任何适合的常规光刻过程来图案化以及然后蚀刻组装件1206而形成在组装件1206中。例如，可以在绝缘材料128上提供硬掩模，并且可以在硬掩模上提供光致抗蚀剂；光致抗蚀剂可以被图案化以标识其中要形成沟槽107的区，可以根据经图案化的光致抗蚀剂来蚀刻硬掩模，并且可以根据经蚀刻的硬掩模来蚀刻绝缘材料128（在这之后可以移除剩余的硬掩模和光致抗蚀剂）。在一些实施例中，干法和湿法蚀刻化学过程的组合可以被用来在绝缘材料128中形成沟槽107，并且适当的化学过程可以取决于被包括在组装件1208中的材料，如本领域已知的。尽管图57（以及其他附图）中图示的沟槽107被示为具有大体上平行的侧壁，但是在一些实施例中，沟槽107可以是逐渐变细的，朝向量子阱堆叠146变窄。图58是穿过沟槽107，沿着图57的截面A-A得到的组装件1208的视图（同时图57图示了沿着图58的截面D-D得到的组装件1208）。图59-60保持图58的视角。
图59是在组装件1208（图57和58）的屏蔽电介质113上沉积伪材料111，以及然后将伪材料111图案化之后的组装件1214的横截面视图。可以根据上文关于图12-13所讨论的任何实施例来实行这些操作。如示出的，屏蔽电介质113和栅极电介质114可以保留在组装件1214中。
图60是在组装件1214（图59）上提供间隔部材料132之后的组装件1216的横截面视图。图61是沿着图60的截面D-D得到的组装件1216的视图（同时图60图示了沿着沟槽107的沿着图61的截面A-A得到的组装件1216）。例如，间隔部材料132可以包括上文关于间隔部134所讨论的任何材料，并且可以使用任何适合的技术来沉积。例如，间隔部材料132可以是通过CVD或ALD沉积的氮化物材料（例如，氮化硅）。如在图60和61中图示的，间隔部材料132可以共形地沉积在组装件1214上。
图62是在组装件1216（图60和61）上提供封盖材料133之后的组装件1218的横截面视图。图63是沿着图62的截面D-D得到的组装件1218的视图（同时图62图示了沿着沟槽107的沿着图63的截面A-A得到的组装件1218）。封盖材料133可以是任何适合的材料；例如，封盖材料133可以是通过CVD或ALD沉积的氧化硅。如在图62和63中图示的，封盖材料133可以被共形地沉积在组装件1216上。
图64是在组装件1218（图62和63）上提供牺牲材料135之后的组装件1220的横截面视图。图65是沿着图64的截面D-D得到的组装件1220的视图（同时图64图示了穿过沟槽107的沿着图65的截面A-A得到的组装件1220）。牺牲材料135可以沉积在组装件1218上以完全覆盖封盖材料133，然后可以使牺牲材料135凹进以露出封盖材料133的部分137。特别地，被设置在伪材料111的部分的顶部附近的封盖材料133的部分137可以不由牺牲材料135覆盖。如在图65中图示的，被设置在伪材料111的邻近部分之间的区域中的全部封盖材料133可以被牺牲材料135覆盖。牺牲材料135的凹进可以通过诸如干法蚀刻之类的任何蚀刻技术实现。牺牲材料135可以是任何适合的材料，诸如底部抗反射涂层（BARC）。
图66是在处理组装件1220（图64和65）的封盖材料133的露出部分137以改变露出部分137相对于封盖材料133的剩余部分的蚀刻特性之后的组装件1222的横截面视图。图67是沿着图66的截面D-D得到的组装件1222的视图（同时图66图示了穿过沟槽107的沿着图67的截面A-A得到的组装件1222）。在一些实施例中，该处理可以包括实行高掺杂离子注入，其中注入剂量足够高以在部分137中引起成分上的变化并且实现蚀刻特性上的期望变化。
图68是在移除了组装件1222（图66和67）的未露出封盖材料133和牺牲材料135之后的组装件1224的横截面视图。图69是沿着图68的截面D-D得到的组装件1224的视图（同时图68图示了穿过沟槽107的沿着图69的截面A-A得到的组装件1224）。可以使用任何适合的技术（例如，通过灰化，接着清洁步骤）来移除牺牲材料135，并且可以使用任何适合的技术（例如，通过蚀刻）来移除未处理的封盖材料133。在其中通过离子注入来处理封盖材料133的实施例中（例如，如上文关于图66和67所讨论的），可以在移除未处理的封盖材料133之前实行高温退火以将注入的离子结合到封盖材料133的部分137中。组装件1224中的剩余的经处理的封盖材料133可以提供被设置得接近于伪材料111的部分的“顶部”并且遍布间隔部材料132的封盖结构145，该间隔部材料132被设置在伪材料111的部分的“侧面”上。
图70是在方向性地蚀刻没有被封盖结构145保护的组装件1224（图68和69）的间隔部材料132、留下在伪材料111的部分的侧面和顶部上的间隔部材料132之后的组装件1226的横截面视图。图71是沿着图70的截面D-D得到的组装件1226的视图（同时图70图示了穿过沟槽107的沿着图71的截面A-A得到的组装件1226）。间隔部材料132的蚀刻可以是各向异性蚀刻，“向下”蚀刻间隔部材料132以移除伪材料111的部分之间的区中的一些区中的间隔部材料132（如在图70和71中图示的），同时留下在伪材料111的部分的侧面和顶部上的间隔部材料132。在一些实施例中，各向异性蚀刻可以是干法蚀刻。图72-74保持图70的横截面视角。
图72是在从组装件1226（图70和71）移除封盖结构145之后的组装件1228的横截面视图。可以使用任何适合的技术（例如，湿法蚀刻）来移除封盖结构145。保留在组装件1228中的间隔部材料132可以包括被设置在伪材料111的部分的侧面上的间隔部134，和被设置在伪材料111的部分的顶部上的部分139。
图73是在组装件1228（图72）上提供伪材料109之后的组装件1230的横截面视图。伪材料109可以填充伪材料111的部分中的邻近部分之间的区，并且可以遍布伪材料111的部分的顶部并且遍布间隔部材料部分139。组装件1230的伪材料109可以填充沟槽107并且遍布绝缘材料128。
图74是在将组装件1230（图73）平面化以移除在伪材料111上面的伪材料109、以及移除间隔部材料部分139之后的组装件1232的横截面视图。在一些实施例中，可以使用CMP技术来平面化组装件1230。可以大体上如上文关于图17-38所讨论的那样来进一步处理组装件1232，以形成图52-54的量子点器件100。
在图52-54中图示的量子点器件100的实施例中，磁体线121平行于沟槽107的纵轴定向。在其他实施例中，图52-54的量子点器件100的磁体线121可以不平行于沟槽107的纵轴定向；例如，可以使用上文关于图39-41所讨论的任何磁体线布置。
尽管在图52-54中图示了单个磁体线121，但是可以在量子点器件100的该实施例中包括多个磁体线121（例如，与沟槽107的纵轴平行的多个磁体线121）。例如，图52-54的量子点器件100可以包括以对被图示为接近于沟槽107-1的磁体线121对称的方式而接近于沟槽107-2的第二磁体线121。在一些实施例中，可以在量子点器件100中包括多个磁体线121，并且这些磁体线121可以或者可以不彼此平行。例如，在一些实施例中，量子点器件100可以包括彼此垂直定向的两个（或更多个）磁体线121。
如上文讨论的，在图52-54（和图55-74）中图示的实施例中，在y方向上，在栅极金属112与沟槽107的邻近的侧壁之间可能不存在任何大量间隔部材料或屏蔽电介质113。在其他实施例中，栅极壁138（包括间隔部134和屏蔽电介质113）也可以在y方向上被设置在栅极金属112与沟槽107的侧壁之间。在图75中示出了这样的实施例的横截面视图（类似于图54的横截面视图）。为了制造这样的量子点器件100，可以不实行上文关于图62-71所讨论的操作；而是，可以各向异性地蚀刻图60和61的组装件1216的间隔部材料132和屏蔽电介质113（如关于图70和71所讨论的），以形成在沟槽107的侧壁上和在栅极金属110的侧面上的栅极壁138。图76是可以通过这样的过程形成的组装件1256（取代图71的组装件1226）的横截面视图；沿着组装件1256的截面A-A的视图可以与图72相似，但是可以不包括间隔部材料部分139。可以如上文所讨论的那样进一步处理组装件1256以形成量子点器件100。
本文中所讨论的很多实施例已经包括了屏蔽电介质113。在其他实施例中，量子点器件100中可以不包括屏蔽电介质113，并且可以通过间隔部134提供栅极壁138。在其中不存在屏蔽电介质113的一些实施例中，高度选择性的蚀刻过程可以被用来图案化和移除伪材料109和111，以使得下面的栅极电介质114不被损坏或被最低限度地损坏。在一些实施例中，这样的蚀刻过程可以导致在该层栅极电介质114中形成浅凹槽，对应于伪材料109/111已经被蚀刻掉的位置。图77是在该层栅极电介质114中具有这样的凹槽176的量子点器件100（根据本文中公开的任何实施例，其可以包括鳍部104或沟槽107）的栅极106的侧面横截面视图。栅极金属110可以延伸到凹槽176中，如示出的。栅极108的栅极金属112可以相似地延伸到凹槽中。在一些实施例中，凹槽176的深度177可以在5埃与3纳米之间。
还在另外的实施例中，量子点器件100中可以存在屏蔽电介质113（例如，根据本文中公开的任何实施例），并且在下面的栅极电介质114还可以包括与栅极金属110/112的位置相对应的凹槽176。例如，可以在蚀刻屏蔽电介质113期间形成这些凹槽176。
如上文提到的，量子点器件100可以包括以任何期望大小的阵列布置的多个沟槽107。例如，图78是像图3的视图那样的具有以二维阵列布置的多个沟槽107的量子点器件100的顶部横截面视图。没有在图78中描绘磁体线121，虽然它们可能被包括在任何期望的布置中。在图78中图示的特定示例中，沟槽107可以成对布置，每对包括“有源”沟槽107和“读取”沟槽107，如上文讨论的。图78中的沟槽107的特定数目和布置仅仅是说明性的，并且可以使用任何期望的布置。相似地，量子点器件100可以包括被布置在二维阵列中的多个集合的鳍部104（和伴随的栅极，如上文关于图1-3所讨论的）。
如上文指出的，单个沟槽107可以包括多组栅极106/108，被掺杂区域140沿着沟槽间隔开。图79是根据各种实施例的这样的量子点器件100的示例的横截面视图，该量子点器件100具有至少部分地设置在量子阱堆叠146上面的单个沟槽107中的多组栅极180。组180中的每一个可以包括栅极106/108（为了易于说明没有在图79中标注），该栅极可以采取本文中所讨论的栅极106/108的任何实施例的形式。掺杂区域140（及其界面材料141）可以被设置在两个邻近的组180（在图79中被标注为组180-1和180-2）之间，并且可以提供用于两个组180的公共储存器。在一些实施例中，该“公共”掺杂区域140可以通过单个导电通孔136进行电接触。图79中图示的栅极106/108的特定数目和组180的特定数目仅仅是说明性的，并且沟槽107可以包括被布置在任何适合数目的组180中的任何适合数目的沟槽106/108。图79的量子点器件100还可以包括按期望布置的一个或多个磁体线121。相似地，在包括鳍部的量子点器件100的实施例中，单个鳍部104可以包括沿着鳍部间隔开的多组栅极106/108。
在一些实施例中，量子点器件100可以被包括在管芯中，并且耦合到封装衬底以形成量子点器件封装。例如，图80是管芯302的侧面横截面视图，该管芯包括图53的量子点器件100和被设置在其上的导电通路层303，而图81是量子点器件封装300的侧面横截面视图，在该量子点器件封装中管芯302和另一管芯350耦合到封装衬底304（例如，在片上系统（SoC）布置中）。为了节约说明，从图81中省略了量子点器件100的细节。如上文指出的，图80和81中图示的特定量子点器件100可以采取与在图2和53中图示的实施例类似的形式，但是本文中公开的任何量子点器件100可以被包括在管芯（例如，管芯302）中，并且耦合到封装衬底（例如，封装衬底304）。特别地，可以在管芯302中包括任何数量的鳍部104或沟槽107、栅极106/108、掺杂区域140、磁体线121和在本文中关于量子点器件100的各种实施例所讨论的其他组件。
管芯302可以包括第一面320和相反的第二面322。基部102可以接近于第二面322，并且来自量子点器件100的各种组件的导电通路315可以延伸到被设置在第一面320处的导电接触部365。导电通路315可以包括导电通孔、导电线和/或导电通孔和导电线的任何组合。例如，图80图示了其中一个导电通路315（在磁体线121与相关联的导电接触部365之间延伸）包括导电通孔123、导电线393、导电通孔398和导电线396的实施例。更多或更少结构可以被包括在导电通路315中，可以在导电接触部365和栅极106/108、掺杂区域140或量子点器件100的其他组件中的一些之间提供类似的导电通路315。在一些实施例中，管芯302（和封装衬底304，下文进行讨论）的导电线可以延伸到附图平面中以及从附图平面延伸出来，从而提供用以将电信号路由到管芯302中的各种元件和/或路由来自管芯302中的各种元件的电信号的导电通路。
可以使用任何适合的技术来形成在管芯302中提供导电通路315的导电通孔和/或导电线。这样的技术的示例可以包括减法制造技术、添加或半添加制造技术、单镶嵌制造技术、双镶嵌制造技术或任何其他适合的技术。在一些实施例中，氧化材料390的层和氮化物材料391的层可以使导电通路315中的各种结构与接近的结构绝缘，和/或可以在制造期间用作蚀刻停止物（stop）。在一些实施例中，粘附层（未示出）可以被设置在管芯302的导电材料与接近的绝缘材料之间，以改善导电材料与绝缘材料之间的机械粘附。
栅极106/108、掺杂区域140和量子阱堆叠146（以及接近的导电通孔/线）可以被称为量子点器件100的“器件层”的部分。导电线393可以被称为金属1或“M1”互连层，并且可以将器件层中的结构耦合到其他互连结构。导电通孔398和导电线396可以被称为金属2或“M2”互连层，并且可以直接形成在M1互连层上。
阻焊材料367可以被设置在导电接触部365周围，并且在一些实施例中，可以延伸到导电接触部365上。阻焊材料367可以是聚酰亚胺或相似的材料，或者可以是任何适当类型的封装阻焊材料。在一些实施例中，阻焊材料367可以是包括可光成像聚合物的液体或干膜材料。在一些实施例中，阻焊材料367可以是非可光成像的（并且可以使用激光钻孔或者掩模蚀刻技术形成其中的开口）。导电接触部365可以提供用以将其他组件（例如，封装衬底304，如下文讨论的，或者另一组件）耦合到量子点器件100中的导电通路315的接触部，并且可以由任何适合的导电材料（例如，超导材料）形成。例如，可以在一个或多个导电接触部365上形成焊接结合部以机械地和/或电学地将管芯302与另一组件（例如，电路板）耦合，如下文讨论的。图80中图示的导电接触部365采取接合焊盘的形式，但是可以使用其他第一层级互连结构（例如，柱（post））来将电信号路由到管芯302/路由来自管芯302的电信号，如下文讨论的。
管芯302中的导电通路和接近的绝缘材料（例如，绝缘材料130、氧化物材料390以及氮化物材料391）的组合可以提供管芯302的层间电介质（ILD）堆叠。如上文指出的，可以将互连结构布置在量子点器件100内以根据各种各样的设计来路由电信号（特别地，该布置不限于在图80或任何其他附图中所描绘的互连结构的特定配置，并且可以包括更多或更少互连结构）。在量子点器件100的操作期间，可以通过由导电通孔和/或导电线所提供的互连，以及通过封装衬底304的导电通路（下文讨论的）将电信号（诸如功率和/或输入/输出（I/O）信号）路由到量子点器件100的栅极106/108、（一个或多个）磁体线121和/或掺杂区域140（和/或其他组件）和/或从量子点器件100的栅极106/108、一个或多个磁体线121和/或掺杂区域140（和/或其他组件）路由电信号（诸如功率和/或输入/输出（I/O）信号）。
可以被用于导电通路313、317、319（下文所讨论的）以及315中的结构和/或管芯302和/或封装衬底304的导电接触部的示例超导材料可以包括铝、铌、锡、钛、锇、锌、钼、钽、钒或这样的材料的复合材料（例如，铌钛、铌铝或铌锡）。在一些实施例中，导电接触部365、379和/或399可以包括铝，并且第一层级互连306和/或第二层级互连308可以包括基于铟的焊料。
如上文指出的，图81的量子点器件封装300可以包括管芯302（包括一个或多个量子点器件100）和管芯350。如下文详细讨论的，量子点器件封装300可以包括管芯302与管芯350之间的电通路，使得管芯302和350可以在操作期间进行通信。在一些实施例中，管芯350可以是为管芯302的（一个或多个）量子点器件100提供支持或控制功能的非量子逻辑器件。例如，如下文进一步讨论的，在一些实施例中，管芯350可以包括切换矩阵以控制来自管芯302的数据的写和读取（例如，使用任何已知的字线/位线或其他寻址架构）。在一些实施例中，管芯350可以控制被施加于被包括在管芯302中的（一个或多个）量子点器件100的栅极106/108和/或掺杂区域140的电压（例如，微波脉冲）。在一些实施例中，管芯350可以包括磁体线控制逻辑以向管芯302中的（一个或多个）量子点器件100的（一个或多个）磁体线121提供微波脉冲。管芯350可以包括任何期望的控制电路以支持管芯302的操作。通过在单独的管芯中包括该控制电路，管芯302的制造可以被简化并且聚焦于由（一个或多个）量子点器件100实行的量子计算的需要，并且用于控制逻辑（例如，切换阵列逻辑）的常规的制造和设计过程可以被用来形成管芯350。
尽管在图81中图示并且在本文中讨论了单数的“管芯350”，但是在一些实施例中，由管芯350提供的功能可以跨多个管芯350（例如，耦合到封装衬底304或者以其它方式与管芯302共享公共支持的多个管芯）分布。相似地，提供管芯350的功能的一个或多个管芯可以支持提供管芯302的功能的一个或多个管芯；例如，量子点器件封装300可以包括具有一个或多个量子点器件100的多个管芯，并且管芯350可以与一个或多个这样的“量子点器件管芯”通信。
管芯350可以采取下文关于图85的非量子处理器件2028所讨论的任何形式。管芯350的控制逻辑通过可以控制管芯302的操作的机制可以采取完全硬件实施例或者组合了软件和硬件方面的实施例的形式。例如，管芯350可以实现由一个或多个处理单元（例如，一个或多个微处理器）所执行的算法。在各种实施例中，当前公开内容的方面可以采取计算机程序产品的形式，该计算机程序产品被包含在（一个或多个）计算机可读介质（优选地非临时性介质）中，该计算机可读介质具有被包含（例如，存储）在管芯350中或者耦合到管芯350的计算机可读程序代码。在各种实施例中，例如，这样的计算机程序可以在制造管芯350时被下载（更新）到管芯350（或附带存储器）或者被存储。在一些实施例中，管芯350可以包括至少一个处理器和至少一个存储器元件，连同任何其他适合的硬件和/或软件以使得能够实现如在本文中描述的其意图的控制管芯302的操作的功能。管芯350的处理器可以执行软件或算法以实行本文中所讨论的活动。管芯350的处理器可以经由一个或多个互连或总线（例如，通过一个或多个导电通路319）而被通信地耦合到其他系统元件。这样的处理器可以包括提供可编程逻辑的硬件、软件或固件的任意组合，其包括（作为非限制性示例）微处理器、数字信号处理器（DSP）、现场可编程门阵列（FPGA）、可编程逻辑阵列（PLA）、专用集成电路（ASIC）或虚拟机处理器。例如在直接存储器存取（DMA）配置中，管芯350的处理器可以通信地耦合到管芯350的存储器元件。管芯350的存储器元件可以包括任何适合的易失性或非易失性存储器技术，包括双倍数据速率（DDR）随机存取存储器（RAM）、同步RAM（SRAM）、动态RAM（DRAM）、闪存、只读存储器（ROM）、光学介质、虚拟存储器区域、磁性或磁带存储器或任何其他适合的技术。在一些实施例中，“管芯350”的存储器元件和处理器自身可以由处于电通信的单独的物理管芯提供。可以在任何数据库、寄存器、控制列表、高速缓存或存储结构中提供被追踪或发送到管芯350的信息，这些数据库、寄存器、控制列表、高速缓存或存储结构都可以在任何合适的时间帧处被引用。管芯350可以进一步包括用于在网络环境中（例如，经由导电通路319）接收、传输和/或以其它方式传送数据或消息的适合的接口。
在一些实施例中，管芯350可以被配置成向栅极106/108中的任何一个栅极（充当例如柱塞栅极、垒栅极和/或积聚栅极）施加适当的电压，以便初始化和操纵量子点142，如上文讨论的。例如，通过控制被施加到充当柱塞栅极的栅极106/108的电压，管芯350可以调制在该栅极下面的电场以在由邻近的垒栅极创建的隧道垒之间创建能量谷。在另一示例中，通过控制被施加到充当垒栅极的栅极106/108的电压，管芯350可以改变隧道垒的高度。当垒栅极被用来在两个柱塞栅极之间设立隧道垒时，垒栅极可以被用来在可形成在这些柱塞栅极下面的量子点142之间转移电荷载流子。当垒栅极被用来在柱塞栅极与积聚栅极之间设立隧道垒时，垒栅极可以被用来经由积聚栅极将电荷载流子转移进和转移出量子点阵列。术语“积聚栅极”可以指代被用来在处于其中量子点142可以形成的区与电荷载流子储存器（例如，掺杂区域140）之间的区中形成2DEG的栅极。改变被应用于积聚栅极的电压可以允许管芯350控制在积聚栅极下面的区中的电荷载流子的数目。例如，改变被应用于积聚栅极的电压可以减少在栅极下面的区中的电荷载流子的数目，使得可以将单个电荷载流子从储存器转移到量子阱层152中，反之亦然。在一些实施例中，量子点器件100中的“最外面的”栅极106可以用作积聚栅极。在一些实施例中，这些最外面的栅极106可以具有比“内部”栅极106更大的长度168。
如上文指出的，管芯350可以通过控制由（一个或多个）磁体线121所生成的磁场来提供电信号以控制在管芯302的（一个或多个）量子点器件100的量子点142中的电荷载流子的自旋。以这种方式，管芯350可以初始化和操纵量子点142中的电荷载流子的自旋以实现量子位操作。如果用于管芯302的磁场由微波传输线生成，则管芯350可以通过施加适当的脉冲序列来操纵自旋进动从而设定/操纵电荷载流子的自旋。替换地，用于管芯302的量子点器件100的磁场可以由具有一个或多个脉冲栅极的磁体生成；管芯350可以向这些栅极施加脉冲。
在一些实施例中，管芯350可以被配置成确定被施加到管芯302的元件的控制信号的值（例如，确定要被施加到各种栅极106/108的电压）来实现期望的量子操作（经由导电通路319通过封装衬底304而被传送到管芯350）。在其他实施例中，在管芯350的初始化期间，可以利用至少一些控制参数（例如，具有要被施加到各种栅极106/108的电压的值）对管芯350预编程。
在量子点器件封装300（图81）中，第一层级互连306可以被设置在管芯302的第一面320与封装衬底304的第二面326之间。使第一层级互连306被设置在管芯302的第一面320与封装衬底304的第二面326之间（例如，使用焊料凸点作为倒装芯片封装技术的部分）可以使得量子点器件封装300与使用常规线焊技术（其中管芯302与封装衬底304之间的导电接触部被约束为位于管芯302的外围上）可以实现的相比，能够实现更小占用面积和更高管芯对封装衬底（die-to-package-substrate）连接密度。例如，具有侧面长度N的正方形第一面320的管芯302可以能够形成对封装衬底304的仅4N个线焊互连，对比N2个倒装芯片互连（利用第一面320的整个“全场”表面区）。附加地，在一些应用中，线焊互连可以生成不可接受的热量，其可能损坏或以其它方式干扰量子点器件100的性能。使用焊料凸点作为第一层级互连306可以使得量子点器件封装300能够具有相对于使用线焊来耦合管芯302和封装衬底304的低得多的寄生电感，这可能导致针对在管芯302与封装衬底304之间传送的高速信号的信号完整性方面的改进。相似地，第一层级互连309可以被设置在管芯350的导电接触部371与在封装衬底304的第二面326处的导电接触部379之间，如示出的，以将管芯350中的电子组件（未示出）耦合到封装衬底304中的导电通路。
封装衬底304可以包括第一面324和相反的第二面326。导电接触部399可以被设置在第一面324处，并且导电接触部379可以被设置在第二面326处。阻焊材料314可以被设置在导电接触部379周围，并且阻焊材料312可以被设置在导电接触部399周围；阻焊材料314和312可以采取上文关于阻焊材料367所讨论的任何形式。在一些实施例中，可以省略阻焊材料312和/或阻焊材料314。导电通路可以贯穿封装衬底304的第一面324与第二面326之间的绝缘材料310，以任何期望的方式将导电接触部399中的各种导电接触部电耦合到导电接触部379中的各种导电接触部。绝缘材料310可以是介电材料（例如，ILD），并且例如可以采取本文中公开的绝缘材料130的任何实施例的形式。例如，导电通路可以包括一个或多个导电通孔395和/或一个或多个导电线397。
例如，封装衬底304可以包括一个或多个导电通路313以将管芯302电耦合到封装衬底304的第一面324上的导电接触部399；这些导电通路313可以被用来允许管芯302与量子点器件封装300耦合到的电路组件（例如，电路板或中介层，如下文讨论的）进行电通信。封装衬底304可以包括一个或多个导电通路319以将管芯350电耦合到在封装衬底304的第一面324上的导电接触部399；这些导电通路319可以被用来允许管芯350与量子点器件封装300耦合到的电路组件（例如，电路板或中介层，如下文讨论的）进行电通信。
封装衬底304可以包括一个或多个导电通路317以通过封装衬底304将管芯302电耦合到管芯350。特别地，封装衬底304可以包括导电通路317，该导电通路317耦合在封装衬底304的第二面326上的导电接触部379中的不同导电接触部，使得当管芯302和管芯350耦合到这些不同的导电接触部379时，管芯302和管芯350可以通过封装衬底304进行通信。尽管管芯302和管芯350在图81中被图示为被设置在封装衬底304的同一第二面326上，但是在一些实施例中，管芯302和管芯350可以被设置在封装衬底304的不同面上（例如，在第一面324上的一个和在第二面326上的一个），并且可以经由一个或多个导电通路317进行通信。
在一些实施例中，导电通路317可以是微波传输线。微波传输线可以被构造以用于有效地传输微波信号，并且可以采取本领域已知的任何微波传输线的形式。例如，导电通路317可以是共面波导、带状线、微带线或倒微带线。管芯350可以提供沿着导电通路317的去往管芯302的微波脉冲，以向（一个或多个）量子点器件100提供电子自旋共振（ESR）脉冲来操纵形成于其中的量子点142的自旋态。在一些实施例中，管芯350可以生成通过导电通路317传输的微波脉冲，并且在量子点器件100的（一个或多个）磁体线121中感应磁场，并且引起在量子点142的自旋向上与自旋向下状态之间的转变。在一些实施例中，管芯350可以生成通过导电通路317传输的微波脉冲，并且在栅极106/108中感应出磁场以引起在量子点142的自旋向上与自旋向下状态之间的转变。管芯350可以使得能够实现任何这样的实施例，或者这样的实施例的任何组合。
管芯350可以提供对管芯302的任何适合的控制信号，以使得能够操作被包括在管芯302中的（一个或多个）量子点器件100。例如，管芯350可以（通过导电通路317）向栅极106/108提供电压，并且由此调谐量子阱堆叠146中的能量分布。
在一些实施例中，量子点器件封装300可以是有芯封装，其中的一个封装衬底304被构建在保留在封装衬底304中的载流子材料（未示出）上。在这样的实施例中，载流子材料可以是作为绝缘材料310的部分的介电材料；激光通孔或其他穿孔可以被制成穿过载流子材料以允许导电通路313和/或319在第一面324与第二面326之间延伸。
在一些实施例中，封装衬底304可以是或者可以另外包括硅中介层，并且导电通路313和/或319可以是穿硅通孔。与可以被用于绝缘材料310的其他介电材料相比，硅可以具有合期望那么低的热膨胀系数，并且因此可以限制封装衬底304在温度改变期间相对于这样的其他材料（例如，具有较高热膨胀系数的聚合物）的膨胀和收缩的程度。硅中介层还可以帮助封装衬底304实现合期望那么小的线宽，并且维持对管芯302和/或管芯350的高连接密度。
限制差别的膨胀和收缩可以在量子点器件封装300被制造（并且被暴露于较高温度）以及被用在冷却的环境（并且被暴露于较低温度）时，帮助维持量子点器件封装300的机械和电气完整性。在一些实施例中，可以通过维持封装衬底304中的导电材料的近似均匀的密度（以使得封装衬底304的不同部分均匀地膨胀和收缩）、使用增强介电材料作为绝缘材料310（例如，具有二氧化硅填料的介电材料）或者利用更硬的材料作为绝缘材料310（例如，包括玻璃布纤维的预浸材料）来管理封装衬底304中的热膨胀和收缩。在一些实施例中，管芯350可以由半导体材料或化合物半导体材料（例如，III-V族化合物）形成，以使得能够实现更高效的放大和信号生成，以使在操作期间生成的热最小化并且减小对管芯302的量子操作的影响。在一些实施例中，管芯350中的金属化（metallization）可以使用超导材料（例如，氮化钛、铌、氮化铌和氮化铌钛）以使产热最小化。
管芯302的导电接触部365可以经由第一层级互连306电耦合到封装衬底304的导电接触部379，并且管芯350的导电接触部371可以经由第一层级互连309电耦合到封装衬底304的导电接触部379。在一些实施例中，第一层级互连306/309可以包括焊料凸点或焊球（如在图81中图示的）；例如，第一层级互连306/309可以是被初始地设置在管芯302/管芯350上或者在封装衬底304上的倒装芯片（或可控塌陷芯片连接，“C4”）凸点。第二层级互连308（例如，焊球或其他类型的互连）可以将封装衬底304的第一面324上的导电接触部399耦合到诸如电路板（未示出）之类的另一组件。在下文关于图83来讨论可以包括量子点器件封装300的实施例的电子封装的布置的示例。可以使用例如取放装置使管芯302和/或管芯350与封装衬底304进行接触，并且回流或热压缩粘合操作可以被用来分别经由第一层级互连306和/或第一层级互连309将管芯302和/或管芯350耦合到封装衬底304。
导电接触部365、371、379和/或399可以包括可以被选来为不同目的服务的多层材料。在一些实施例中，导电接触部365、371、379和/或399可以由铝形成，并且可以包括在铝与邻近的互连之间的一层金（例如，具有小于1微米的厚度），以限制接触部表面的氧化并且改善与邻近的焊料的粘附。在一些实施例中，导电接触部365、371、379和/或399可以由铝形成，并且可以包括一层垒金属（诸如镍），以及一层金，其中该层垒金属被设置在铝与该层金之间，并且该层金被设置在垒金属与邻近的互连之间。在这样的实施例中，金可以保护垒金属表面以免在组装之前氧化，并且垒金属可以限制焊料从邻近的互连扩散到铝中。
在一些实施例中，如果量子点器件100被暴露于高温，则量子点器件100中的结构和材料可能被损坏，该高温在常规的集成电路处理（例如，大于100摄氏度，或者大于200摄氏度）中是常见的。特别地，在其中第一层级互连306/309包括焊料的实施例中，焊料可以是低温焊料（例如，具有低于100摄氏度的熔点的焊料），使得其可以被熔化以在不必须使管芯302暴露于损坏量子点器件100的较高温度和风险的情况下耦合导电接触部365/371和导电接触部379。可能适合的焊料的示例包括基于铟的焊料（例如，包括铟合金的焊料）。然而，在使用低温焊料时，这些焊料可能在量子点器件封装300的处置期间（例如，在室温或者室温与100摄氏度之间的温度下）不完全是固体的，并且因此第一层级互连306/309的焊料单独可能不会可靠地机械地耦合管芯302/管芯350和封装衬底304（并且因此可能不会可靠地电学地耦合管芯302/管芯350和封装衬底304）。在一些这样的实施例中，量子点器件封装300可以进一步包括机械稳定剂以维持管芯302/管芯350与封装衬底304之间的机械耦合，即使在第一层级互连306/309的焊料不是固体的情况下。机械稳定剂的示例可以包括被设置在管芯302/管芯350与封装衬底304之间的底部填充材料、被设置在管芯302/管芯350与封装衬底304之间的角胶、被设置在封装衬底304上的管芯302/管芯350周围的包覆成型材料和/或用以固定管芯302/管芯350和封装衬底304的机械框架。
在量子点器件封装300的一些实施例中，管芯350可能不被包括在封装300中；而是，管芯350可以通过另一类型的共同物理支持而被电耦合到管芯302。例如，可以与管芯302分离地对管芯350进行封装（例如，管芯350可以被安装到其自身的封装衬底），并且两个封装可以通过中介层、印刷电路板、桥、封装上封装布置或以任何其他方式而耦合在一起。下文关于图83讨论了可以在各种布置中包括管芯302和管芯350的器件组装件的示例。
图82A-B是晶片450和可以由晶片450形成的管芯452的顶视图；管芯452可以被包括在本文中公开的任何量子点器件封装（例如，量子点器件封装300）中。晶片450可以包括半导体材料，并且可以包括一个或多个管芯452，该管芯452具有形成在晶片450的表面上的常规元件和量子点器件元件。管芯452中的每一个可以是半导体产品的重复单元，其包括任何适合的常规器件和/或量子点器件。在半导体产品的制造完成之后，晶片450可以经受单颗化（singulation）过程，在该过程中每个管芯452与其他管芯分离，以提供半导体产品的分立“芯片”。管芯452可以包括一个或多个量子点器件100和/或用以将电信号路由到量子点器件100（例如，包括导电通孔和导电线的互连）的支持电路，以及任何其他集成电路（IC）组件。在一些实施例中，晶片450或管芯452可以包括存储器器件（例如，静态随机存取存储器（SRAM）器件）、逻辑器件（例如，与门、或门、与非门或者或非门）或任何其他适合的电路元件。这些器件中的多个器件可以被组合在单个管芯452上。例如，由多个存储器器件形成的存储器阵列可以作为处理设备（例如，图85的处理设备2002）或者被配置成在存储器器件中存储信息或者执行被存储在存储器阵列中的指令的其他逻辑而形成在同一管芯452上。
图83是器件组装件400的横截面侧视图，该器件组装件400可以包括本文中公开的量子点器件封装300的任何实施例。器件组装件400包括被设置在电路板402上的许多组件。器件组装件400可以包括被设置在电路板402的第一面440和电路板402的相反的第二面442上的组件；一般地，组件可以被设置在一个或两个面440和442上。
在一些实施例中，电路板402可以是印刷电路板（PCB），其包括被介电材料的层彼此分离并且通过导电通孔互连的多个金属层。可以以期望的电路模式形成任何一个或多个金属层以在耦合到电路板402的组件之间（可选地结合其他金属层）路由电信号。在其他实施例中，电路板402可以是封装衬底或柔性板。在一些实施例中，管芯302和管芯350（图81）可以被分离地封装并且经由电路板402耦合在一起（例如，导电通路317可以贯通电路板402）。
图83中图示的器件组装件400包括通过耦合组件416耦合到电路板402的第一面440的中介层上封装结构436。耦合组件416可以将中介层上封装结构436电学地和机械地耦合到电路板402，并且可以包括焊球（如在图81中示出的）、插口的公部分和母部分、粘附剂、底部填充材料和/或任何其他适合的电和/或机械耦合结构。
中介层上封装结构436可以包括通过耦合组件418耦合到中介层404的封装420。耦合组件418可以采取针对应用的任何适合的形式，诸如上文关于耦合组件416所讨论的形式。例如，耦合组件418可以是第二层级互连308。尽管在图83中示出了单个封装420，但是多个封装可以耦合到中介层404；实际上，附加的中介层可以耦合到中介层404。中介层404可以提供被用来桥接电路板402和封装420的介于中间的衬底。例如，封装420可以是量子点器件封装300或者可以是常规的IC封装。在一些实施例中，封装420可以采取本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底304的量子点器件管芯302。一般地，中介层404可以将连接伸展成更宽的间距或者将连接重新路由到不同连接。例如，中介层404可以将封装420（例如，管芯）耦合到用于耦合到电路板402的耦合组件416的球栅阵列（BGA）。在图83中图示的实施例中，封装420和电路板402附接到中介层404的相反侧面；在其他实施例中，封装420和电路板402可以附接到中介层404的同一侧面。在一些实施例中，三个或更多个组件可以借助于中介层404来互连。在一些实施例中，包括管芯302和管芯350（图81）的量子点器件封装300可以是被布置在比如中介层404的中介层上的封装之一。在一些实施例中，管芯302和管芯350（图81）可以被分离地封装并且经由中介层404耦合在一起（例如，导电通路317可以贯通中介层404）。
中介层404可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或者诸如聚酰亚胺之类的聚合物材料形成。在一些实施例中，中介层404可以由交替的刚性或柔性材料形成，该刚性或柔性材料可以包括上文所描述的用于用在半导体衬底中的相同材料，诸如硅、锗以及其他III-V族化合物和IV族材料。中介层404可以包括金属互连408和通孔410，该通孔包括但不限于穿硅通孔（TSV）406。中介层404可以进一步包括嵌入式器件414，该嵌入式器件包括无源和有源器件二者。这样的器件可以包括但不限于电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电（ESD）器件以及存储器器件。诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统（MEMS）器件之类的更复杂的器件还可以形成在中阶层404上。中阶层上封装结构436可以采取本领域已知的任何中介层上封装结构的形式。
器件组装件400可以包括通过耦合组件422耦合到电路板402的第一面440的封装424。耦合组件422可以采取上文关于耦合组件416所讨论的任何实施例的形式，并且封装424可以采取上文关于封装420所讨论的任何实施例的形式。封装424可以是量子点器件封装300（例如，包括管芯302和管芯350，或者仅仅管芯302）或者可以是例如常规的IC封装。在一些实施例中，封装424可以采取本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底304的量子点器件管芯302。
图83中图示的器件组装件400包括通过耦合组件428耦合到电路板402的第二面442的封装上封装结构434。封装上封装结构434可以包括通过耦合组件430耦合在一起的封装426和封装432，使得封装426被设置在电路板402与封装432之间。耦合组件428和430可以采取上文所讨论的耦合组件416的任何实施例的形式，并且封装426和432可以采取上文所讨论的封装420的任何实施例的形式。例如，封装426和432中的每一个可以是量子点器件封装300或者可以是常规的IC封装。在一些实施例中，封装426和432中的一个或两者可以采取本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底304的管芯302。在一些实施例中，包括管芯302和管芯350的量子点器件封装300（图81）可以是比如封装上封装结构434的封装上封装结构中的封装之一。在一些实施例中，管芯302和管芯350（图81）可以被分离地封装并且使用比如封装上封装结构434的封装上封装结构耦合在一起（例如，导电通路317可以贯通管芯302和350的封装中的一个或两者的封装衬底）。
本文中公开了用于操作量子点器件100的许多技术。图84是根据各种实施例的操作量子点器件的特定说明性方法1020的流程图。尽管以特定的次序图示并且每个一次地描绘了下文关于方法1020所讨论的操作，但是这些操作可以被重复或者以不同的次序（例如，并行）实行，如适合的那样。附加地，可以省略各种操作，如适合的那样。可以参考上文所讨论的一个或多个实施例来举例说明方法1020的各种操作，但是方法1020可以被用来操作任何适合的量子点器件（包括本文中公开的实施例中的任何适合的实施例）。
在1022处，作为使第一量子阱形成在量子阱堆叠中的量子阱层中的部分，可以向被设置在量子阱堆叠上面的一个或多个第一栅极提供电信号。量子阱堆叠可以采取本文中公开的任何实施例的形式（例如，上文关于图42-44所讨论的量子阱堆叠146），并且可以被包括在本文中公开的任何量子点器件100中。例如，作为使第一量子阱（针对第一量子点142）形成在栅极108-11下面的量子阱堆叠146中的部分，可以向栅极108-11施加电压。
在1024处，作为使第二量子阱形成在量子阱层中的部分，可以向被设置在量子阱堆叠上面的一个或多个第二栅极提供电信号。例如，作为使第二量子阱（针对第二量子点142）形成在栅极108-12下面的量子阱堆叠146中的部分，可以向栅极108-12施加电压。
在1026处，作为（1）使第三量子阱形成在量子阱层中或者（2）在第一量子阱与第二量子阱之间提供势垒的部分，可以向被设置在量子阱堆叠上面的一个或多个第三栅极提供电信号。例如，作为（1）使第三量子阱（针对第三量子点142）形成在栅极106-12下面的量子阱堆叠146中（例如，当栅极106-12充当“柱塞”栅极时）或者（2）在第一量子阱（在栅极108-11下面）与第二量子阱（在栅极108-12下面）之间提供势垒（例如，当栅极106-12充当“垒”栅极时）的部分，可以向栅极106-12施加电压。
图85是可以包括本文中公开的任何量子点器件的示例量子计算设备2000的框图。许多组件在图85中被图示为被包括在量子计算设备2000中，但是可以省略或复制这些组件中的任何一个或多个，如适合于应用的那样。在一些实施例中，被包括在量子计算设备2000中的一些或全部组件可以附接到一个或多个PCB（例如，母版）。在一些实施例中，这些组件中的各种组件可以被制造到单个SoC管芯上。附加地，在各种实施例中，量子计算设备2000可以不包括图85中图示的一个或多个组件，但是量子计算设备2000可以包括用于耦合到一个或多个组件的接口电路。例如，量子计算设备2000可以不包括显示设备2006，但是可以包括显示设备2006可以耦合到的显示设备接口电路（例如，连接器和驱动器电路）。在示例的另一集合中，量子计算设备2000可以不包括音频输入设备2024或音频输出设备2008，但是可以包括音频输入设备2024或音频输出设备2008可以耦合到的音频输入或输出设备接口电路（例如，连接器和支持电路）。
量子计算设备2000可以包括处理设备2002（例如，一个或多个处理设备）。如本文中使用的，术语“处理设备”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。处理设备2002可以包括量子处理器件2026（例如，一个或多个量子处理器件），和非量子处理器件2028（例如，一个或多个非量子处理器件）。量子处理器件2026可以包括本文中公开的量子点器件100中的一个或多个，并且可以通过在可以在量子点器件100中生成的量子点上实行操作并且监控那些操作的结果来实行数据处理。例如，如上文讨论的，可以允许不同量子点相互作用，不同量子点的量子态可以被设定或变换，并且量子点的量子态可以（例如，通过另一量子点）被读取。量子处理器件2026可以是通用量子处理器或被配置成运行一个或多个特定的量子算法的专用量子处理器。在一些实施例中，量子处理器件2026可以执行特别适合于量子计算机的算法，诸如利用素因子分解、加密/解密的密码算法、用以优化化学反应的算法、用以对蛋白质折叠进行建模的算法等。量子处理器件2026可以还包括支持量子处理器件2026的处理能力的支持电路，诸如输入/输出通道、多路复用器、信号混合器、量子放大器和模数转换器。例如，量子处理器件2026可以包括电路（例如，电流源）以向被包括在量子点器件100中的一个或多个磁体线121提供电流脉冲。
如上文指出的，处理设备2002可以包括非量子处理器件2028。在一些实施例中，非量子处理器件2028可以提供外围逻辑以支持量子处理器件2026的操作。例如，非量子处理器件2028可以控制读取操作的性能、控制写操作的性能、控制量子比特的清除等。非量子处理器件2028还可以实行常规的计算功能以补充由量子处理器件2026提供的计算功能。例如，非量子处理器件2028可以以常规的方式与量子计算设备2000中的其他组件中的一个或多个（例如，下文所讨论的通信芯片2012、下文所讨论的显示设备2006等）进行接口连接，并且可以用作在量子处理器件2026与常规组件之间的接口。非量子处理器件2028可以包括一个或多个DSP、ASIC、中央处理单元（CPU）、图形处理单元（GPU）、密码处理器（在硬件内执行密码算法的专用处理器）、服务器处理器或任何其他适合的处理设备。
量子计算设备2000可以包括存储器2004，该存储器2004自身可以包括一个或多个存储器器件，诸如易失性存储器（例如，动态随机存取存储器（DRAM））、非易失性存储器（例如，ROM）、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，量子处理器件2026中的量子位的状态可以被读取和存储在存储器2004中。在一些实施例中，存储器2004可以包括与非量子处理器件2028共享管芯的存储器。该存储器可以被用作高速缓存存储器，并且可以包括嵌入式动态随机存取存储器（eDRAM）或自旋转移矩磁性随机存取存储器（STT-MRAM）。
量子计算设备2000可以包括冷却装置2030。冷却装置2030可以在操作期间将量子处理器件2026维持在预先确定的低温下，以减少量子处理器件2026中的散射的影响。该预先确定的低温可以取决于设置而变化；在一些实施例中，温度可以是5开尔文或更低。在一些实施例中，非量子处理器件2028（以及量子计算设备2000的各种其他组件）可以不被冷却装置2030冷却，并且可以代替地在室温下进行操作。冷却装置2030可以是例如稀释制冷机、氦-3制冷机或液氦制冷机。
在一些实施例中，量子计算设备2000可以包括通信芯片2012（例如，一个或多个通信芯片）。例如，通信芯片2012可以被配置用于管理用于将数据往返量子计算设备2000传输的无线通信。术语“无线的”及其派生词可以被用来描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用通过非固体介质的调制电磁辐射来传送数据。该术语不暗示相关联的设备不包含任何线缆，尽管在一些实施例中它们可能不包含线缆。
通信芯片2012可以实现许多无线标准或协议中的任何，包括但不限于，包括Wi-Fi（IEEE 802.11族）、IEEE 802.16标准（例如，IEEE 802.16-2005修订）的电子电气工程师协会（IEEE）标准，长期演进（LTE）项目连同任何修订、更新和/或修正（例如，高级LTE项目、超移动宽带（UMB）项目（也被称为“3GPP2”）等）。兼容IEEE 802.16的宽带无线接入（BWA）网络一般被称为WiMAX网络，其是表示全球微波接入互操作性的首字母缩合词，其为针对通过了针对IEEE 802.16标准的一致性和互操作性测试的产品的认证标记。通信芯片2012可以根据全球移动通信系统（GSM）、通用分组无线电服务（GPRS）、通用移动电信系统（UMTS）、高速分组接入（HSPA）、演进HSPA（E-HSPA）或LTE网络来进行操作。通信芯片2012可以根据GSM演进增强数据（EDGE）、GSM EDGE无线电接入网络（GERAN）、通用陆地无线电接入网络（UTRAN）或演进UTRAN（E-UTRAN）来进行操作。通信芯片2012可以根据码分多址（CDMA）、时分多址（TDMA）、数字增强无绳电信（DECT）、数据优化演进（EV-DO）、其衍生物以及被指定为3G、4G、5G及以上的任何其它无线协议来进行操作。在其它实施例中，通信芯片2012可以根据其它无线协议进行操作。量子计算设备2000可以包括天线2022，以便于无线通信和/或接收其他无线通信（诸如，AM或FM无线电传输）。
在一些实施例中，通信芯片2012可以管理有线通信，诸如电学、光学或任何其他适合的通信协议（例如，以太网）。如上文指出的，通信芯片2012可以包括多个通信芯片。例如，第一通信芯片2012可以专用于较短程无线通信（诸如Wi-Fi或蓝牙），并且第二通信芯片2012可以专用于较长程无线通信（诸如全球定位系统（GPS）、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其它）。在一些实施例中，第一通信芯片2012可以专用于无线通信，并且第二通信芯片2012可以专用于有线通信。
量子计算设备2000可以包括电池/电力电路2014。电池/电力电路2014可以包括一个或多个能量存储设备（例如，电池或电容器）和/或用于将量子计算设备2000的组件耦合到与量子计算设备2000分离的能量源（例如，AC线路电源）的电路。
量子计算设备2000可以包括显示设备2006（或者对应的接口电路，如上文讨论的）。显示设备2006可以包括任何视觉指示符，例如诸如平视显示器、计算机监控器、投影仪、触摸屏显示器、液晶显示器（LCD）、发光二极管显示器或平板显示器。
量子计算设备2000可以包括音频输出设备2008（或者对应的接口电路，如上文讨论的）。音频输出设备2008可以包括生成可听指示符的任何设备，例如诸如扬声器、耳机或耳塞。
量子计算设备2000可以包括音频输入设备2024（或者对应的接口电路，如上文讨论的）。音频输入设备2024可以包括生成表示声音的信号的任何设备，诸如传声器、传声器阵列或数字乐器（例如，具有音乐设备数字接口（MIDI）输出端的乐器）。
量子计算设备2000可以包括GPS设备2018（或者对应的接口电路，如上文讨论的）。GPS设备2018可以与基于卫星的系统进行通信，并且可以接收量子计算设备2000的位置，如本领域已知的。
量子计算设备2000可以包括其他输出设备2010（或者对应的接口电路，如上文讨论的）。其他输出设备2010的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线传输器或附加的存储设备。
量子计算设备2000可以包括其他输入设备2020（或者对应的接口电路，如上文讨论的）。其他输入设备2020的示例可以包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、光标控制设备（诸如鼠标、触控笔、触摸板）、条形码读取器、快速响应（QR）码读取器、任何传感器或者射频识别（RFID）读取器。
量子计算设备2000或其组件的子集可以具有任何适当的形式因数，诸如手持式或移动计算设备（例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超极本计算机、个人数字助理（PDA）、超移动个人计算机等）、台式计算设备、服务器或其他联网的计算组件、打印机、扫描仪、监控器、机顶盒、娱乐控制单元、交通工具控制单元、数字相机、数字录影机或可穿戴计算设备。
以下段落提供本文中公开的实施例的各种示例。
示例1是一种量子点器件，其包括：量子阱堆叠；在量子阱堆叠上面的一层栅极电介质；在该层栅极电介质上面的第一栅极金属和第二栅极金属；以及在第一栅极金属与第二栅极金属之间的栅极壁，其中栅极壁在该层栅极电介质上面，并且栅极壁包括第一介电材料和与第一介电材料不同的第二介电材料。
示例2可以包括示例1的主题，并且可以进一步指定第二介电材料包括氮化硅。
示例3可以包括示例1-2中的任一项的主题，并且可以进一步指定第一介电材料是蚀刻停止材料。
示例4可以包括示例1-3中的任一项的主题，并且可以进一步指定第一介电材料包括碳化硅。
示例5可以包括示例1-3中的任一项的主题，并且可以进一步指定第一介电材料包括氮化硅。
示例6可以包括示例1-5中的任一项的主题，并且可以进一步指定第二介电材料是间隔部。
示例7可以包括示例6的主题，并且可以进一步指定第一介电材料在第二介电材料与该层栅极电介质之间。
示例8可以包括示例7的主题，并且可以进一步指定第一介电材料的厚度在3纳米与8纳米之间。
示例9可以包括示例1-5中的任一项的主题，并且可以进一步指定第一介电材料在第二介电材料与该层栅极电介质之间。
示例10可以包括示例9的主题，并且可以进一步指定第一介电材料的厚度在3纳米与8纳米之间。
示例11可以包括示例1-5中的任一项的主题，并且可以进一步指定第一栅极金属与第一介电材料和第二介电材料接触，并且第二栅极金属与第一介电材料和第二介电材料接触。
示例12可以包括示例1-11中的任一项的主题，并且可以进一步指定该层栅极电介质具有在3纳米与20纳米之间的厚度。
示例13可以包括示例1-12中的任一项的主题，并且可以进一步指定该层栅极电介质包括氧化硅。
示例14可以包括示例1-13中的任一项的主题，并且可以进一步指定该量子阱堆叠包括量子阱层，并且该量子阱层包括同位素纯化的材料。
示例15可以包括示例14的主题，并且可以进一步指定该同位素纯化的材料包括硅。
示例16可以包括示例15的主题，并且可以进一步指定该硅包括小于4原子百分比的量的29Si。
示例17可以包括示例14的主题，并且可以进一步指定该层栅极电介质在该量子阱层上。
示例18可以包括示例14的主题，并且可以进一步指定该层栅极电介质包括同位素纯化的氧化硅。
示例19可以包括示例1-18中的任一项的主题，并且可以进一步指定该层栅极电介质包括凹槽，并且第一栅极金属至少部分地在该凹槽中。
示例20可以包括示例19的主题，并且可以进一步指定凹槽具有在5埃与3纳米之间的深度。
示例21可以包括示例1-20中的任一项的主题，并且可以进一步指定该量子阱堆叠被至少部分地包括在鳍部中。
示例22可以包括示例1-20中的任一项的主题，并且可以进一步指定第一栅极金属和第二栅极金属被至少部分地设置在量子阱堆叠上面的绝缘材料中的沟槽中。
示例23是一种操作量子点器件的方法，其包括：作为使第一量子阱形成在量子阱堆叠中的量子阱层中的部分，向在量子阱堆叠上面的一个或多个第一栅极提供电信号；作为使第二量子阱形成在量子阱堆叠中的量子阱层中的部分，向量子阱堆叠上面的一个或多个第二栅极提供电信号；以及向在量子阱堆叠上面的一个或多个第三栅极提供电信号，以（1）使第三量子阱形成在量子阱堆叠中的量子阱层中，或者（2）在第一量子阱与第二量子阱之间提供势垒；其中第一、第二和第三栅极单独地包括在一层栅极电介质上面的栅极金属，第一、第二或第三栅极中的至少两个具有在其之间的栅极壁，该栅极壁包括第一介电材料和第二介电材料，并且第一介电材料至少部分地在第二介电材料与该层栅极电介质之间。
示例24可以包括示例23的主题，并且可以进一步指定该层栅极电介质包括同位素纯化的材料。
示例25可以包括示例23-24中的任一项的主题，并且可以进一步包括：利用量子点填入第一量子阱。
示例26是一种制造量子点器件的方法，其包括：形成量子阱堆叠；在量子阱堆叠上形成一层栅极电介质；在该层栅极电介质上面形成一层屏蔽电介质；在该层屏蔽电介质上面沉积伪材料；将该伪材料图案化成伪栅极金属部分；以及在伪栅极金属部分的侧壁上形成间隔部，其中间隔部在该层屏蔽电介质上。
示例27可以包括示例26的主题，并且可以进一步指定伪材料是第一伪材料，并且该方法进一步包括：在间隔部之间沉积第二伪材料；在沉积第二伪材料之后，移除第一伪材料；在移除第一伪材料之后，移除该层屏蔽电介质的露出部分；以及在移除该层屏蔽电介质的露出部分之后，沉积栅极金属。
示例28可以包括示例27的主题，并且可以进一步指定露出部分是第一露出部分，并且栅极金属是第一栅极金属，以及该方法进一步包括：在沉积第一栅极金属之后，移除第二伪材料；在移除第二伪材料之后，移除该层屏蔽电介质的第二露出部分；以及在移除该层屏蔽电介质的第二露出部分之后，沉积第二栅极金属。
示例29可以包括示例27的主题，并且可以进一步包括：在与该层屏蔽电介质的露出部分的位置相对应的位置处的该层栅极电介质中形成凹槽；其中栅极金属至少部分地在该凹槽中。
示例30可以包括示例26的主题，并且可以进一步指定该层屏蔽电介质包括碳化硅或氮化硅。
示例31可以包括示例26-30中的任一项的主题，并且可以进一步指定该层栅极电介质包括同位素纯化的材料。
示例32可以包括示例26-31中的任一项的主题，并且可以进一步指定间隔部包括氮化硅。
示例33是一种量子计算设备，其包括：量子处理器件，其中该量子处理器件包括量子阱堆叠，该量子处理器件进一步包括在量子阱堆叠上面的多个栅极以控制在量子阱堆叠中的量子点形成，被多个栅极中的至少两个栅极共享的一层栅极电介质，在至少两个栅极之间的该层栅极电介质上的栅极壁，其中该栅极壁包括第一介电材料和与第一介电材料不同的第二介电材料；和非量子处理器件，其耦合到量子处理器件，以控制被施加于多个栅极的电压。
示例34可以包括示例33的主题，并且可以进一步包括：存储器器件，其用以在量子处理器件的操作期间存储由形成在量子阱堆叠中的量子点所生成的数据。
示例35可以包括示例34的主题，并且可以进一步指定存储器器件要存储要被量子处理器件执行的针对量子计算算法的指令。
示例36可以包括示例33-35中的任一项的主题，并且可以进一步包括：冷却装置，其用以将量子处理器件的温度维持在5开尔文以下。
示例37可以包括示例33-36中的任一项的主题，并且可以进一步指定第一介电材料在第二介电材料与该层栅极电介质之间。
示例38可以包括示例33-37中的任一项的主题，并且可以进一步指定该层栅极电介质包括同位素纯化的材料。
示例39是一种量子点器件，其包括：量子阱堆叠；在量子阱堆叠上面的一层栅极电介质；在该层栅极电介质上面的第一栅极金属和第二栅极金属；以及在第一栅极金属与第二栅极金属之间的栅极壁；其中该层栅极电介质包括凹槽，并且第一栅极金属至少部分地在该凹槽中。
示例40可以包括示例39的主题，并且可以进一步指定凹槽具有在5埃与3纳米之间的深度。
示例41可以包括示例39-40中的任一项的主题，并且可以进一步指定该栅极壁包括间隔部。
示例42可以包括示例39-41中的任一项的主题，并且可以进一步指定该栅极壁包括氮化硅。
示例43可以包括示例39-42中的任一项的主题，并且可以进一步指定该层栅极电介质具有在3纳米与20纳米之间的厚度。
示例44可以包括示例39-43中的任一项的主题，并且可以进一步指定该层栅极电介质包括氧化硅。
示例45可以包括示例39-44中的任一项的主题，并且可以进一步指定该量子阱堆叠包括量子阱层，并且该量子阱层包括同位素纯化的材料。
示例46可以包括示例45的主题，并且可以进一步指定该同位素纯化的材料包括硅。
示例47可以包括示例46的主题，并且可以进一步指定该硅包括小于4原子百分比的量的29Si。
示例48可以包括示例45-47中的任一项的主题，并且可以进一步指定该层栅极电介质在该量子阱层上。
示例49可以包括示例45-47中的任一项的主题，并且可以进一步指定该层栅极电介质包括同位素纯化的氧化硅。
示例50可以包括示例39-49中的任一项的主题，并且可以进一步指定该量子阱堆叠被至少部分地包括在鳍部中。
示例51可以包括示例39-49中的任一项的主题，并且可以进一步指定第一栅极金属和第二栅极金属被至少部分地设置在量子阱堆叠上面的绝缘材料中的沟槽中。

Claims (25)

1.一种量子点器件，其包括：
量子阱堆叠；
在所述量子阱堆叠上面的一层栅极电介质；
在该层栅极电介质上面的第一栅极金属和第二栅极金属；以及
在所述第一栅极金属与所述第二栅极金属之间的栅极壁，其中所述栅极壁在该层栅极电介质上面，并且所述栅极壁包括第一介电材料和与所述第一介电材料不同的第二介电材料。
2.根据权利要求1所述的量子点器件，其中所述第二介电材料包括氮化硅。
3.根据权利要求1所述的量子点器件，其中所述第一介电材料包括碳化硅。
4.根据权利要求1所述的量子点器件，其中所述第一介电材料包括氮化硅。
5.根据权利要求1所述的量子点器件，其中所述第一介电材料在所述第二介电材料与该层栅极电介质之间。
6.根据权利要求1所述的量子点器件，其中所述第一介电材料在所述第二介电材料与该层栅极电介质之间。
7.根据权利要求1-6中的任一项所述的量子点器件，其中所述第一栅极金属与所述第一介电材料和所述第二介电材料接触，并且所述第二栅极金属与所述第一介电材料和所述第二介电材料接触。
8.根据权利要求1-6中的任一项所述的量子点器件，其中该层栅极电介质包括氧化硅。
9.根据权利要求1-6中的任一项所述的量子点器件，其中所述量子阱堆叠包括量子阱层，并且所述量子阱层包括同位素纯化的材料。
10.根据权利要求9所述的量子点器件，其中所述同位素纯化的材料包括硅。
11.根据权利要求1-6中的任一项所述的量子点器件，其中该层栅极电介质包括凹槽，并且所述第一栅极金属至少部分地在所述凹槽中。
12.根据权利要求1-6中的任一项所述的量子点器件，其中所述量子阱堆叠被至少部分地包括在鳍部中。
13.根据权利要求1-6中的任一项所述的量子点器件，其中所述第一栅极金属和所述第二栅极金属被至少部分地设置在所述量子阱堆叠上面的绝缘材料中的沟槽中。
14.一种制造量子点器件的方法，其包括：
形成量子阱堆叠；
在所述量子阱堆叠上面形成一层栅极电介质；
在该层栅极电介质上形成一层屏蔽电介质；
在该层屏蔽电介质上面沉积伪材料；
将所述伪材料图案化成伪栅极金属部分；以及
在所述伪栅极金属部分的侧壁上形成间隔部，其中所述间隔部在该层屏蔽电介质上。
15.根据权利要求14所述的方法，其中所述伪材料是第一伪材料，并且所述方法进一步包括：
在所述间隔部之间沉积第二伪材料；
在沉积所述第二伪材料之后，移除所述第一伪材料；
在移除所述第一伪材料之后，移除该层屏蔽电介质的露出部分；以及
在移除该层屏蔽电介质的露出部分之后，沉积栅极金属。
16.根据权利要求15所述的方法，其中所述露出部分是第一露出部分，所述栅极金属是第一栅极金属，以及所述方法进一步包括：
在沉积所述第一栅极金属之后，移除所述第二伪材料；
在移除所述第二伪材料之后，移除该层屏蔽电介质的第二露出部分；以及
在移除该层屏蔽电介质的第二露出部分之后，沉积第二栅极金属。
17.根据权利要求15所述的方法，进一步包括：
在与该层屏蔽电介质的露出部分的位置相对应的位置处的该层栅极电介质中形成凹槽；
其中所述栅极金属至少部分地在所述凹槽中。
18.一种量子计算设备，其包括：
量子处理器件，其中所述量子处理器件包括量子阱堆叠，所述量子处理器件进一步包括在所述量子阱堆叠上面的多个栅极以控制在所述量子阱堆叠中的量子点形成，被所述多个栅极中的至少两个栅极共享的一层栅极电介质，在至少两个栅极之间的该层栅极电介质上的栅极壁，其中所述栅极壁包括第一介电材料和与所述第一介电材料不同的第二介电材料；以及
非量子处理器件，其耦合到所述量子处理器件，以控制被施加于所述多个栅极的电压。
19.根据权利要求18所述的量子计算设备，进一步包括：
存储器器件，其用以在所述量子处理器件的操作期间存储由形成在所述量子阱堆叠中的量子点所生成的数据。
20.根据权利要求19所述的量子计算设备，其中所述存储器器件要存储要被所述量子处理器件执行的针对量子计算算法的指令。
21.一种量子点器件，其包括：
量子阱堆叠；
在所述量子阱堆叠上面的一层栅极电介质；
在该层栅极电介质上面的第一栅极金属和第二栅极金属；以及
在所述第一栅极金属与所述第二栅极金属之间的栅极壁；
其中该层栅极电介质包括凹槽，并且所述第一栅极金属至少部分地在所述凹槽中。
22.根据权利要求21所述的量子点器件，其中所述凹槽具有在5埃与3纳米之间的深度。
23.根据权利要求21-22中的任一项所述的量子点器件，其中所述栅极壁包括间隔部。
24.根据权利要求21-22中的任一项所述的量子点器件，其中所述栅极壁包括氮化硅。
25.根据权利要求21-22中的任一项所述的量子点器件，其中该层栅极电介质具有在3纳米与20纳米之间的厚度。
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