CN109564936A - 量子点阵列装置 - Google Patents

量子点阵列装置 Download PDF

Info

Publication number
CN109564936A
CN109564936A CN201680088367.0A CN201680088367A CN109564936A CN 109564936 A CN109564936 A CN 109564936A CN 201680088367 A CN201680088367 A CN 201680088367A CN 109564936 A CN109564936 A CN 109564936A
Authority
CN
China
Prior art keywords
grid
quantum
quantum well
insulating materials
quantum dot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680088367.0A
Other languages
English (en)
Other versions
CN109564936B (zh
Inventor
J.S.克拉克
R.L.布里斯托尔
R.皮拉里塞蒂
J.M.罗伯茨
H.C.乔治
N.K.托马斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109564936A publication Critical patent/CN109564936A/zh
Application granted granted Critical
Publication of CN109564936B publication Critical patent/CN109564936B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/127—Quantum box structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
    • H01L29/803—Programmable transistors, e.g. with charge-trapping quantum well
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Led Devices (AREA)

Abstract

本文公开的是一种量子点装置，以及相关的计算装置和方法。例如，在一些实施例中，量子点装置可包括：含有量子阱层的量子阱堆；设置在所述量子阱堆上方的多个栅极，其中所述栅极中的至少两个在所述量子阱堆上方在第一维度中被隔开，所述栅极中的至少两个在所述量子阱堆上方在第二维度中被隔开，并且所述第一维度和所述第二维度垂直;以及设置在所述量子阱堆上方的绝缘材料，其中所述绝缘材料在所述第一维度中被隔开的所述栅极中的至少两个之间延伸，并且所述绝缘材料在所述第二维度中被隔开的所述栅极中的至少两个之间延伸。

Description

量子点阵列装置
背景技术
量子计算涉及与使用量子力学现象来操纵数据的计算系统有关的研究领域。诸如叠加（其中量子变量可以以多个不同状态同时存在）和缠结（其中多个量子变量具有相关状态，而不管在空间或时间上它们之间的距离如何）的这些量子力学现象在经典计算世界里没有类似物，并且因此无法用经典计算装置来实现。
附图说明
实施例将通过下列详细描述结合附图而容易理解。为了便于该描述，类似的标号指代类似的结构元件。实施例通过示例方式而非通过限制方式在附图的图中图示。
图1-4是根据各种实施例的量子点装置的横截面视图。
图5-12、13A-B、14A-B、15A-B、16A-B、17A-B、18A-B、19A-B、20A-B、21A-B、22A-B、23A-B、24A-B、25A-B、26A-B以及27-47图示根据各种实施例的量子点装置的制造中的各种示例阶段。
图48-67图示根据各种实施例的量子点装置的制造中的各种备选阶段。
图68-80图示根据各种实施例的使用间距四分（pitch-quartering）技术来使栅极图案化的量子点装置的制造中的各种示例阶段。
图81A-B、82A-B、83A-B、84A-B、85A-B、86A-B以及87A-B图示根据各种实施例的量子点装置的制造中的各种备选阶段。
图88-89是根据各种实施例的可以在量子点装置中使用的量子阱堆（quantumwell stack）的各种示例的横截面视图。
图90图示根据各种实施例的具有多个量子点形成区的量子点装置的实施例。
图91-92是根据各种实施例的包括磁体线的量子点装置的横截面视图。
图93是根据各种实施例的具有多个互连层的量子点装置的横截面视图。
图94是根据各种实施例的量子点装置封装的横截面视图。
图95A和95B是可以包括本文公开的量子点装置中的任一个的晶圆和管芯的顶视图。
图96是可以包括本文公开的量子点装置中的任一个的装置组件的横截面侧视图。
图97和98是根据各种实施例的制造量子点装置的说明性方法的流程图。
图99是根据各种实施例的操作量子点装置的说明性方法的流程图。
图100是根据各种实施例的可以包括本文公开的量子点装置中的任一个的示例量子计算装置的框图。
具体实施方式
本文公开的是一种量子点装置，以及相关的计算装置和方法。例如，在一些实施例中，量子点装置可包括：含有量子阱层的量子阱堆；设置在所述量子阱堆上方的多个栅极，其中所述栅极中的至少两个在所述量子阱堆上方在第一维度中被隔开，所述栅极中的至少两个在所述量子阱堆上方在第二维度中被隔开，并且所述第一维度和所述第二维度垂直;以及设置在所述量子阱堆上方的绝缘材料，其中所述绝缘材料在所述第一维度中被隔开的所述栅极中的至少两个之间延伸，并且所述绝缘材料在所述第二维度中被隔开的所述栅极中的至少两个之间延伸。
本文公开的量子点装置可使得能够形成量子点来充当量子计算装置中的量子位（“量子位（qubits）”），以及能够控制这些量子点来执行量子逻辑运算。与之前的量子点形成和操纵方法不同，本文公开的量子点装置的各种实施例提供强大的量子点空间定位（并且因此提供对量子点交互和操纵的良好控制）、装置中所包括的量子点数量的良好扩展性和/或进行到量子点装置的电连接来使量子点装置集成在较大计算装置方面的设计灵活性。
在下列详细说明中，对形成本文一部分的附图进行参考，并且其中通过图示的方式示出可以实践的实施例。要理解，可以利用其他实施例并且可以做出结构的或逻辑的改变而不脱离本公开的范围。因此，下列详细说明并非在限制性的意义上被理解。
各种操作进而可以采用对于理解要求保护的主题最有帮助的方式来被描述为多个分立动作或操作。然而，说明的顺序不应该解释为意指这些操作必然是依照顺序的。特别地，可以不按呈现的顺序执行这些操作。所描述的操作可以按照与所描述的实施例不同的顺序执行。可以执行各种额外操作，和/或在额外实施例中可以省略所描述的操作。
为了本公开的目的，短语“A和/或B”意思是（A）、（B）或（A和B）。为了本公开的目的，短语“A、B和/或C”意思是（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）。术语“在…之间”在参考测量范围而使用时包括测量范围的端部。如本文使用的，注释“A/B/C”意思是（A）、（B）和/或（C）。
本描述使用短语“在实施例中”或“在多个实施例中”，其每个可以指相同或不同实施例中的一个或多个。此外，如关于本公开的实施例所使用的术语“包括”、“包含”、“具有”及类似物是同义的。本公开可以使用基于视角的描述，例如“在…上方”、“在…下方”、“顶部”、“底部”和“侧面”；这样的描述用于方便论述并且不旨在限制所公开的实施例的应用。附图不一定按比例绘制。如本文使用的，“高k电介质”指的是具有比氧化硅更高的介电常数的材料。
图1-4是根据各种实施例的量子点装置100的横截面视图。特别地，图2图示了沿图1和4的截面A-A所取的量子点装置100并且图3图示沿图1和4的截面B-B所取的量子点装置100（而图1图示沿图2和3的截面C-C所取的量子点装置100，并且图4图示沿图2和3的截面D-D所取的量子点装置）。图1和4可以被视为“顶部”横截面视图并且图2和3可以被视为“侧面”横截面视图，但如上文指出的，这样的描述用于方便论述并且不旨在限制所公开的实施例的应用。
量子点装置100可以包括通过绝缘材料128（例如，氧化硅）而隔开的一个或多个量子点形成区104。尽管图1-4中只示出了单个量子点形成区104，这只是为了便于图示，并且在量子点装置100中可以包括超过一个量子点形成区104（例如，如在下文参考图90论述的）。量子点形成区104可以包括量子阱堆146，其可以包括一个或多个量子阱层152。在图1-4中所图示的实施例中，量子阱堆146包括两个量子阱层152-1和152-2，但在一些实施例中（如本文进一步论述的），量子阱堆146可以包括一个量子阱层152或三个或以上量子阱层152。在图1-4中所图示的实施例中，量子阱层152-1和量子阱层152-2被阻挡层（barrierlayer）154隔开。量子阱堆146的示例在下文参考图88-89详细论述。量子点装置100在一些实施例中可以包括支承103，以为量子点装置100提供机械支承（例如，采用载体或其他结构的形式）。在一些实施例中，量子点装置100可以不包括支承103。
如上文指出的，量子点形成区104中的每个可以包括一个或多个量子阱层152。量子点形成区104中所包括的量子阱层152可以布置成与z方向正交，并且可以提供这样的层，在这些层中可以形成二维电子气（2DEG）以能够在量子点装置100的操作期间生成量子点，如在下文进一步详细论述的。量子阱层152它们自身可以对在量子点形成区104中的量子点的z位置提供几何约束。为了控制量子点形成区104中量子点的x位置和y位置，可以向设置在量子点形成区104上的栅极施加电压来调整在x方向和y方向上沿量子点形成区104的能量分布图并且由此约束量子阱内量子点的x位置和y位置（在下文参考栅极108详细论述）。量子点形成区104的维度可以取任何适合的值。x长度160和y长度162例如可以取决于量子点形成区104中所包括的栅极的数量和布置。在一些实施例中，量子点形成区104中所包括的量子阱堆146的z长度164可以在200与400纳米之间（例如，在250与350纳米之间，或等于300纳米）。如在下文详细论述的，在量子点形成区104周围的外围区113中可以存在绝缘金属和导电路径。
在量子点形成区104中的每个中可以设置多个栅极。特别地，在一些实施例中，第一组栅极105-1可以设置在每个量子点形成区104的“底部”，并且第二组栅极105-2可以设置在每个量子点形成区104的“顶部”。在图1-4中所图示的实施例中，第一组栅极105-1包括四个栅极108-1，并且第二组栅极105-2包括四个栅极108-2。该特定数量的栅极只是说明性的，并且可以使用任何适合数量和布置的栅极。例如，栅极组105可以包括采用任何期望布置而布置的三个或以上栅极108（例如，作为三角形或其他多边形的顶点、采用矩形或其他阵列、采用量子阱堆146上的不规则布置，等）。另外，如在下文参考图90论述的，根据期望，在量子点装置100中可以包括多个量子点形成区104。
如图1-4中所示出的，在绝缘材料110-1中的开口111-1中可以设置栅极108-11，并且在绝缘材料110-1中的不同开口111-1中可以设置栅极108-12。（栅极组105-2的）栅极108-21和108-22与（栅极组105-1的）栅极108-11和108-12相类似地沿量子阱堆146布置。在本文对“栅极108”的引用可以指栅极108中的任一个。在本文对“栅极108-1”的引用可以指第一组栅极105-1的栅极108中的任一个（并且对于“栅极108-2”也类似）。
栅极组105可以包括多个栅极108，其包括在第一维度中彼此隔开的至少一对栅极108，和在与该第一维度垂直的第二维度中彼此隔开的至少一对栅极108（例如，在y维度中彼此隔开）。被隔开栅极108的二维规则阵列是这样的布置的一个示例（例如，如图1-4中所图示的），但存在许多其他布置（例如，不规则阵列或其他分布）。这些对可以共享栅极108；例如，如果相应布置的话，三个栅极108可以满足该描述。在图1-4中所图示的实施例中，组105中的栅极108通过绝缘材料110的中间部分而隔开；在其他实施例中，在组105中的栅极对108之间可以设置其他材料或结构。绝缘材料110可以具有任何适合的材料组成。例如，在一些实施例中，绝缘材料110可以包括氧化硅、氮化硅、氧化铝、碳掺杂氧化物和/或氮氧化硅。
在图1和4中所图示的实施例中，从顶视图来看，每组栅极105周围的绝缘材料110的形状大致为具有开口111的“网格”或“十字格珊”，在这些开口中至少部分设置了栅极108的栅极金属112。这样的网格可以具有一个或多个十字形部分（在一组四个相邻开口111之间）和周边部分（在开口111的集合周围延伸）。如在本文别处指出的，绝缘材料110可以采用任何适合的方式来图案化以限定栅极108的位置和形状。在下文论述用于使绝缘材料110图案化并由此建立栅极108的占用面积的技术的许多示例。例如，在一些实施例中，栅极108可以具有大致矩形的占用面积（例如，如在下文参考图12-28论述的）或具有两个线性相对边和两个半圆相对边的占用面积（例如，如在上文参考图48-67论述的）。在一些实施例中，绝缘材料110-1可以是量子阱堆146周围的绝缘材料110-2的镜像；在其他实施例中，绝缘材料110-1可以不是绝缘材料110-2的镜像。相似地，栅极108-1可以是量子阱堆146周围的栅极108-2的镜像；在其他实施例中，栅极108-1可以不是栅极108-2的镜像。
栅极108中的每个可以包括栅极电介质114（例如，栅极108-1的栅极电介质114-1，以及栅极108-2的栅极电介质114-2）。可以为栅极108中的每个提供栅极电介质114的单独部分，并且在一些实施例中，栅极电介质114可以至少部分向上沿接近的绝缘材料110中的开口111的侧壁延伸。在这样的实施例中，栅极金属112可以在开口111的侧壁上的关联栅极电介质114的部分之间延伸，并且从而可以具有U形横截面（如在图2中图示且在下文参考图29论述的）。在一些实施例中，栅极电介质114可以是多层栅极电介质（例如，具有用于改善量子阱堆146与栅极金属112之间的界面的多个材料）。栅极电介质114可以例如是氧化硅、氧化铝或高k电介质，例如氧化铪。更一般来说，栅极电介质114可以包括例如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌等元素。可以在栅极电介质114中使用的材料的示例可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以对栅极电介质114实施退火工艺来提高栅极电介质114的质量。栅极电介质114-1可以是与栅极电介质114-2相同的材料，或不同的材料。
栅极108-1中的每个可以包括栅极金属112-1，并且硬掩模118-1可以设置在栅极金属112-1上方。硬掩模118-1可以由氮化硅、碳化硅或另一个适合的材料形成。栅极金属112-1可以设置在硬掩模118-1与栅极电介质114-1之间，并且栅极电介质114-1可以设置在栅极金属112-1与量子阱堆146之间。在一些实施例中，栅极金属112-1可以是超导体，例如铝、氮化钛（例如，经由原子层沉积而沉积的）或氮化铌钛。在一些实施例中，硬掩模118-1可并不存在于量子点装置100中（例如，如下文论述的，在加工期间可以去除硬掩模，像硬掩模118-1）。
栅极108-2中的每个可以包括栅极金属112-2，并且硬掩模118-2可以设置在栅极金属112-2上方。硬掩模118-2可以由在上文参考硬掩模118-1论述的材料中的任一个形成。栅极金属112-2可以设置在硬掩模118-2与栅极电介质114-2之间，并且栅极电介质114-2可以设置在栅极金属112-2与量子阱堆146之间。在一些实施例中，栅极金属112-2可以是与栅极金属112-1不同的金属；在其他实施例中，栅极金属112-2和栅极金属112-1可以具有相同的材料组成。在一些实施例中，栅极金属112-2可以是超导体，例如铝、氮化钛（例如，经由原子层沉积而沉积的）或氮化铌钛。在一些实施例中，硬掩模118-2可并不存在于量子点装置100中（例如，如下文论述的，在加工期间可以去除硬掩模，像硬掩模118-2）。
绝缘材料110和栅极108的维度可以取任何适合的值。例如，在一些实施例中，绝缘材料110和栅极金属112的z高度166可以在40与75纳米之间（例如，近似50纳米）。在一些实施例中，在图2的横截面中栅极金属112的相邻部分之间的x距离168（以及因此设置在相邻栅极108之间的绝缘材料110的部分的x长度）可以小于100纳米（例如，在20与100纳米之间、在20与40纳米之间、近似30纳米或近似50纳米）。在一些实施例中，绝缘材料110中的开口111的x长度170（以及因此栅极108的x长度）可以在40与60纳米之间（例如，50纳米）；开口111的y长度171例如可以取本文对x长度170描述的值中的任一个。
在量子点装置100的操作期间，可以向栅极108-1施加电压来调整量子点形成区104中的量子阱层152-1中的势能，以创建具有不同深度的量子阱，在这些量子阱中可以形成量子点142-1。相似地，可以向栅极108-2施加电压来调整量子点形成区104中的量子阱层152-2中的势能，以创建具有不同深度的量子阱，在这些量子阱中可以形成量子点142-2。为了便于图示，在图2中只用一个标号来标记一个量子点142-1和一个量子点142-2，但这两者在量子阱堆146的每个量子阱层152中都被指示为虚线圆。如上文指出的，在一些实施例中，可以从量子点装置100中省略组105-1和/或量子阱层152-1。在一些实施例中，可以从量子点装置100中省略组105-2和/或量子阱层152-2。
设置在相邻栅极108之间的绝缘材料110的部分本身可以在关联的量子阱层152中的栅极108下面的量子阱之间提供“被动”垒（barrier），并且向栅极108的不同栅极施加的电压可以调整量子阱层152中的栅极108下面的势能；使势能减小可以形成量子阱，而使势能增加可以形成量子垒。下文的论述一般可以指栅极108、量子点142和量子阱层152。该论述可以分别应用于栅极108-1、量子点142-1和量子阱层152-1；分别应用于栅极108-2、量子点142-2和量子阱层152-2；或应用于这两者。
量子点形成区104可以包括掺杂区140，其可以充当量子点装置100的载荷子储蓄库。特别地，掺杂区140-1可以与量子阱层152-1导电接触，并且掺杂区140-2可以与量子阱层152-2导电接触。例如，n型掺杂区140可以为电子型（electron-type）量子点142供应电子，并且p型掺杂区140可以为空穴型（hole-type）量子点142供应空穴。在一些实施例中，在掺杂区140的表面处可以设置界面材料141，如由掺杂区140-1的表面处的界面材料141-1和掺杂区140-2的表面处的界面材料141-2所示出的。界面材料141可以促进导电触点（例如，如下文论述的导电通孔136）与掺杂区140之间的电耦合。界面材料141可以是任何适合的金属半导体欧姆接触材料；例如，在其中掺杂区140包括硅的实施例中，界面材料141可以包括硅化镍、硅化铝、硅化钛、硅化钼、硅化钴、硅化钨或硅化铂（例如，如在下文参考图44-45论述的）。在一些实施例中，界面材料141可以是非硅化物化合物，例如氮化钛。在一些实施例中，界面材料141可以是金属（例如，铝、钨或铟）。
本文公开的量子点装置100可以用于形成电子型或空穴型量子点142。注意,向栅极108施加以形成量子阱/垒的电压的极性取决于在量子点装置100中使用的载荷子。在其中载荷子是电子（并且从而量子点142是电子型量子点）的实施例中，向栅极108施加的充足的负电压可以使栅极108下面的势垒增加，并且向栅极108施加的充足的正电压可以使栅极108下面的势垒减小（由此在其中可以形成电子型量子点142的关联量子阱层152中形成势阱）。在其中载荷子是空穴（并且从而量子点142是空穴型量子点）的实施例中，向栅极108施加的充足的正电压可以使栅极108下面的势垒增加，并且向栅极108施加的充足的负电压可以使栅极108下面的势垒减小（由此在其中可以形成空穴型量子点142的关联量子阱层152中形成势阱）。本文公开的量子点装置100可以用于形成电子型或空穴型量子点。
可以独立地向栅极108中的每个施加电压来调整栅极108下面的量子阱层中的势能，并且由此控制栅极108中的每个下面的量子点142的形成。另外，栅极108的不同栅极下面的相对势能分布图允许量子点装置100调节相邻栅极108下面的量子点142之间的势交互。例如，如果两个相邻量子点142（例如，栅极108下面的一个量子点142和相邻栅极108下面的另一个量子点142）只隔着短的势垒，则这两个量子点142可以比如果它们隔着更高势垒的情况更强烈地交互。由于每个栅极108下面的势阱的深度和/或势垒的高度可以通过调整相应栅极108和邻近栅极上的电压来调整，因此可以调整各种栅极108之间的势差，并且从而交互得到调节。在一些应用中，栅极108可以用作柱塞栅极，使得能够在栅极108下面形成量子点142。
导电通孔和线可以与栅极108接触，并且与掺杂区140接触，使得能够在期望位置进行电连接到栅极108和掺杂区140/量子阱层152。如图2中示出的，栅极108-1可以远离量子阱堆146延伸，并且导电通孔122-1可以延伸通过绝缘材料130-1来接触栅极108-1的栅极金属112-1。导电通孔122-1可以延伸通过硬掩模118-1来接触栅极108-1的栅极金属112-1。导电线123-1可以接触导电通孔122-1，并且可以远离导电通孔122-1“横向”延伸来与延伸通过绝缘材料130-1、绝缘材料128和绝缘材料130-2的导电通孔125-1接触。
栅极108-1可以远离量子阱堆146延伸，并且导电通孔122-2可以接触栅极108-2。导电通孔122-2可以延伸通过硬掩模118-2来接触栅极108-2的栅极金属112-2。绝缘材料130-1和绝缘材料130-2可以具有不同的材料组成，或相同的材料组成。可以用于绝缘材料130的材料的示例在下文论述。
导电通孔136可以接触界面材料141并且由此可以与掺杂区140进行电接触。特别地，导电通孔136-1可以延伸通过绝缘材料130并且与掺杂区140-1接触，并且导电通孔136-2可以延伸通过绝缘材料130并且与掺杂区140-2进行接触。量子点装置100可以根据期望包括另外的导电通孔和/或线（未示出）来与栅极108和/或掺杂区140进行电接触。量子点装置100中所包括的导电通孔和线可以包括任何适合的材料，例如铜、钨（例如通过CVD而沉积）或超导体（例如，铝、锡、氮化钛、氮化铌钛、钽、铌或其他铌化合物，例如铌锡和铌锗）。
如图2和3中图示的，在一些实施例中，量子点形成区104可以包括向下延伸到界面材料141-1来与掺杂区140-1（并且由此量子阱层152-1）导电接触的凹陷107。这些凹陷107可以用绝缘材料130来填充，并且凹陷107的底部可以被掺杂来提供掺杂区140-1。
在操作期间，向掺杂区140施加偏置电压（例如，经由导电通孔136和界面材料141）以促使电流流过掺杂区140。当掺杂区140掺杂有n型材料时，该电压可以是正的；当掺杂区140掺杂有p型材料时，该电压可以是负的。该偏置电压的幅值可以取任何适合的值（例如，在0.25伏与2伏之间）。
导电通孔122、125和136可以通过各种绝缘材料而互相电隔离，这些绝缘材料包括绝缘材料130-1和130-2以及绝缘材料128，如示出的。绝缘材料130可以是任何适合的材料，例如层间电介质（ILD）。绝缘材料130的示例可以包括氧化硅、氮化硅、氧化铝、碳掺杂氧化物和/或氮氧化硅。如在集成电路制造的领域中已知的，导电通孔和线可以在迭代过程中形成，在该迭代过程中在相互顶部之上形成结构层。在一些实施例中，导电通孔122/125/136可以具有20纳米或在其最宽点处更大（例如，30纳米）的宽度，和80纳米或更大（例如，100纳米）的间距。在一些实施例中，量子点装置100中所包括的导电线（例如，导电线123）可以具有100纳米或更大的宽度，以及100纳米或更大的间距。图1-4中所示出的导电通孔和线的特定布置只是说明性的，并且可以实现任何电气布线布置。
在一些实施例中，量子阱层152-2中的量子点142-2在这些量子点142-2充当量子位且被控制（例如，通过施加于栅极108-2的电压）以执行量子计算的意义上可以用作“有源”量子点。量子阱层152-1中的量子点142-1在这些量子点142-1可以通过检测量子点142-2中的电荷所生成的电场来感测相同量子点形成区104中的量子点142-2的量子状态并且可以将量子点142-2的量子状态转换成可以由栅极108-1检测到的电信号的意义上可以用作“读取”量子点。在一些实施例中，每个量子点142-2可以被它对应的量子点142-1所读取。在一些其他实施例中，量子点142-1和142-2的“有源”和“读取”角色可以切换。从而，如果期望的话，量子点装置100既能够进行量子计算也有能力读取单个量子点形成区内量子计算的结果。在其他实施例中，量子阱层152和关联的栅极组105中的一个或多个可以被省略。在一些这样的实施例中，在余下的量子阱层152中形成的量子点142可以在适当情况由其他装置（未示出）“读取”。
本文公开的量子点装置100可以使用任何适合的技术来制造。图5-47图示了根据各种实施例、图1-4的量子点装置100的制造中的各种示例阶段。在图5-47之中，图13-19图示了用于使绝缘材料110-1图案化的一组技术，并且图20-26图示了用于使绝缘材料110-1图案化的备选技术组。在下文进一步论述的图81-87图示了用于使绝缘材料110-1图案化的另一个备选技术组。尽管在下文参考图5-47论述的特定制造操作被图示为制造量子点装置的特定实施例，如本文论述的，这些操作可以被应用于制造量子点装置100的许多不同实施例。在下文参考图5-47论述的元件中的任一个可以采取上文论述（或本文另外公开）的那些元件的实施例中的任一个的形式。为了便于图示，不是图5-47中的每个中的所有元件都用标号来明确标记，但对于每个元件的标号都包括在图5-47的图之中。
图5图示了包括基底102的组件202的横截面视图。基底102可以包括任何适合的半导体材料或材料，或在其上可以执行后续操作的任何其他适合的结构。在一些实施例中，基底102可以包括半导体材料。例如，基底102可以包括硅（例如，可以由硅晶圆形成）。
图6图示了继在组件202（图5）的基底102上提供量子阱堆146之后的组件204的横截面视图。量子阱堆146可以包括至少一个量子阱层152。例如，图6中所图示的量子阱堆146包括量子阱层152-1、量子阱层152-2，和设置在其之间的阻挡层154。如上文论述的，在量子点装置100的操作期间可以在量子阱层152-1和/或量子阱层152-2中形成2DEG。量子阱堆146的各种实施例在下文参考图35和36论述。如上文指出的，在一些实施例中，量子阱堆146可以只包括单个量子阱层152（并且在一些这样的实施例中，只包括单组栅极105，如下文论述的）。
图7图示了继将组件204（图5）的量子阱堆146蚀刻为期望形状、然后在经蚀刻的量子阱堆146周围提供绝缘材料128之后的组件206的横截面视图。在蚀刻后量子阱堆146的尺寸和形状可以采取任何适合的形式（例如，图1-4和图7-9中所图示的大致长方体形式）。量子阱堆146可以被图案化并且蚀刻（使用本领域内已知的任何适合的技术）。例如，干法和湿法蚀刻化学方法的组合可以用于使量子阱堆146成形，并且适当的化学方法可以取决于组件204中所包括的材料，如本领域内已知的。任何适合的材料可以用作绝缘材料128来使量子阱堆146电绝缘。如上文指出的，在一些实施例中，绝缘材料128可以是介电材料，例如氧化硅。
图8图示继使组件206（图7）平面化来去除量子阱堆146上方的绝缘材料128之后的组件208的横截面视图。在一些实施例中，可以使用化学机械抛光（CMP）技术将组件206平面化为组件208。
图9是组件208的至少一部分的透视图，其示出了量子阱堆146从基底102延伸并且被绝缘材料128横向绝缘。图10是组件208的另一个横截面视图，其示出了图8的横截面的“放大”版，为了便于图示，该放大版省略了绝缘材料128。图11-34中所图示的视图维持该放大视角，而图35-47中所图示的横截面视图被“缩小”以包括绝缘材料128中的至少一些。
图11是继在组件208（图8-10）的量子阱堆146上提供绝缘材料110-1之后的组件210的横截面视图。绝缘材料110-1可以采取本文公开的形式中的任一个，并且可以使用任何适合的技术来沉积。
图12是继在组件210（图11）的绝缘材料110-1上提供硬掩模201之后的组件212的横截面视图。硬掩模201可以由例如氮化硅或碳掺杂氮化物等电绝缘材料形成。硬掩模201的蚀刻选择性以及本文公开的其他掩模（例如，硬掩模）可以选成实现所描述的图案化结果，并且可以采取任何适合的形式。
图13A是继在组件212（图12）的硬掩模201上提供抗蚀剂材料203之后的组件214的横截面视图。图13B是组件214的顶视图；沿图13B的截面A-A取图13A的横截面视图。在一些实施例中，抗蚀剂材料203可以是光致抗蚀剂，并且在被图案化时可以充当掩模以用于后续操作，如下文论述的。抗蚀剂材料203以及本文论述的抗蚀剂材料中的任一个可以使用任何适合的技术（例如涂覆或铸造工艺（例如，旋涂））来施加。
图14A是继使组件214（图13A和13B）的抗蚀剂材料203中的沟槽205图案化之后的组件216的横截面视图。图14B是组件216的顶视图；沿图14B的截面A-A取图14A的横截面视图。特别地，沿沟槽205取图14A的视图。沟槽205可以是平行的，并且在使用常规的光刻来图案化后，可以具有在20与150纳米之间（例如，在30与80纳米之间）的宽度以及在60与300纳米之间（例如，在80与160纳米之间）的间距。为了便于图示，图14B中只图示两个沟槽205，但可以形成任何期望数量的沟槽205。抗蚀剂材料203可以使用任何适合的技术（例如，任何适合的光刻技术）来图案化。
图15A是继根据组件216（图14A和14B）的抗蚀剂材料203的图案来使硬掩模201图案化并且然后去除余下的抗蚀剂材料203之后组件218的横截面视图。图15B是组件218的顶视图；沿图15B的截面A-A取图15A的横截面视图。所得的图案化的硬掩模201可以包括沟槽277，其对应于抗蚀剂材料203中的沟槽205。可以使用任何适合的技术（例如干法蚀刻）来使硬掩模201图案化。
图16A是继在组件218（图15A和15B）的绝缘材料110-1和图案化的硬掩模201上提供硬掩模207之后组件220的横截面视图。图16B是组件220的顶视图；沿图16B的截面A-A取图16A的横截面视图。硬掩模207可以由任何适合的材料形成，例如在上文参考硬掩模201论述的材料中的任一个。
图17A是继在组件220（图16A和16B）的硬掩模207上提供抗蚀剂材料275并且使该抗蚀剂材料275中的沟槽209图案化之后组件222的横截面视图。图17B是组件222的顶视图；沿图17B的截面A-A取图17A的横截面视图。抗蚀剂材料275可以取任何适合的形式（例如，光致抗蚀剂）。抗蚀剂材料275中的沟槽209可以被定向得与组件216（图14A和14B）中的沟槽205不同。例如，如图17A和17B中图示的，沟槽209可以与沟槽205垂直且重叠。沟槽209可以是平行的，并且可以具有在上文参考沟槽205论述的宽度和间隔中的任一个。为了便于图示，在图17A和17B中只图示两个沟槽209，但可以形成任何期望数量的沟槽209。可以使用任何适合的技术（例如，任何适合的光刻技术）来使抗蚀剂材料275图案化。
图18A是继根据组件222（图17A和17B）的抗蚀剂材料275的图案来使硬掩模207图案化并且然后去除余下的抗蚀剂材料275之后组件224的横截面视图。图18B是组件224的顶视图；沿图18B的截面A-A取图18A的横截面视图。所得的图案化的硬掩模207可以包括沟槽211，其对应于抗蚀剂材料275中的沟槽209。可以使用任何适合的技术（例如干法蚀刻）来使硬掩模207图案化。如图18A和18B中图示的，绝缘材料110-1的表面的矩形部分可以在组件224中被暴露，而绝缘材料110-1的余下部分被硬掩模201和/或硬掩模207所覆盖。
图19A是继根据组件224（图18A和18B）的硬掩模201和硬掩模207的图案来使绝缘材料110-1图案化以便蚀刻掉绝缘材料110-1中未被硬掩模201和207中的至少一个所覆盖的部分之后组件226的横截面视图。图19B是组件226的顶视图；沿图19B的截面A-A取图19A的横截面视图。所得的图案化的绝缘材料110-1可以包括开口111-1，其具有矩形占用面积（对应于这样的区域，在该区域中硬掩模201的沟槽277与硬掩模207的沟槽211“重叠”来使绝缘材料110-1暴露）。
如上文指出的，图20-26图示用于使组件212（图12）的绝缘材料110-1图案化的备选技术，可以使用该备选技术来代替图13-19中所图示的技术。
图20A是继在组件212（图12）的硬掩模201上提供抗蚀剂材料1203之后组件1214的横截面视图。图20B是组件1214的顶视图；沿图20B的截面A-A取图20A的横截面视图。抗蚀剂材料1203可以是光致抗蚀剂，并且可以在沉积后被预烘。本文公开的抗蚀剂材料中的任一个可以在适当之处在沉积后被预烘。
图21A是继使抗蚀剂材料1203曝光以在组件1214（图20A和20B）的抗蚀剂材料1203中形成未经曝光的抗蚀剂材料1203a和多条被曝光抗蚀剂材料1203b之后组件1216的横截面视图。图21B是组件1216的顶视图；沿图21B的截面A-A取图21A的横截面视图。特别地，沿一条被曝光抗蚀剂材料1203b取图21A的视图。为了便于图示，在图21B中只图示两条被曝光抗蚀剂材料1203b，但可以形成任何期望条数的被曝光抗蚀剂材料1203b。在一些实施例中，组件1216的抗蚀剂材料1203可以经历曝光后烘烤。本文公开的抗蚀剂材料中的任一个可以在适当之处经受曝光后烘烤。
图22A是继使组件1216（图21A和21B）的抗蚀剂材料1203显影来去除多条被曝光抗蚀剂材料1203b以在抗蚀剂材料1203中形成沟槽1277之后组件1218的横截面视图。图22B是组件1218的顶视图；沿图22B的截面A-A取图22A的横截面视图。在一些实施例中，余下的未经曝光的抗蚀剂材料1203a可以被硬烘。本文公开的抗蚀剂材料中的任一个可以在适当之处被硬烘。
图23A是继在组件1218（图22A和22B）上提供抗蚀剂材料1207的另一个层之后组件1220的横截面视图。图23B是组件1220的顶视图；沿图23B的截面A-A取图23A的横截面视图。抗蚀剂材料1207可以例如采取在上文参考抗蚀剂材料1203论述的形式中的任一个。在一些实施例中，抗蚀剂材料1207可以在沉积后被预烘。
图24A是继使组件1220（图23A和23B）的抗蚀剂材料1207曝光和显影以在抗蚀剂材料1207中形成沟槽1209之后组件1222的横截面视图。图24B是组件1222的顶视图；沿图24B的截面A-A取图24A的横截面视图。抗蚀剂材料1207可以根据在上文参考图21A和21B论述的实施例中的任一个而被曝光（从而留下未经曝光的抗蚀剂材料1207a，其中限定了沟槽1209），并且可以根据在上文参考图22A和22B论述的实施例中的任一个而显影。抗蚀剂材料1207中的沟槽1209可以被定向得与组件1218（图22A和22B）中的沟槽不同；例如，如图24A和24B中图示的，沟槽1209可以与沟槽1277垂直且重叠来使硬掩模201暴露。沟槽1209可以是平行的，并且可以具有在上文参考沟槽1277论述的宽度和间隔中的任一个。为了便于图示，在图24A和24B中只图示两个沟槽1209，但可以形成任何期望数量的沟槽1209。
图25A是继蚀刻组件1222（图24A和24B）的硬掩模201来去除硬掩模201的未被未经曝光的抗蚀剂材料1207a或未经曝光的抗蚀剂材料1203a所覆盖的部分之后组件1224的横截面视图。图25B是组件1224的顶视图；沿图25B的截面A-A取图25A的横截面视图。所得的图案化的硬掩模201可以包括沟槽1211，其对应于沟槽1209与沟槽1277之间的重叠区域。可以使用任何适合的技术（例如干法蚀刻）来使硬掩模201图案化。如图25A和25B中图示的，绝缘材料110-1的表面的矩形部分可以在组件1224中被暴露，而绝缘材料110-1的余下部分被硬掩模201覆盖。
图26A是继根据组件1224（图25A和25B）的硬掩模201的图案来使绝缘材料110-1图案化以便蚀刻掉绝缘材料110-1的未被硬掩模201所覆盖的部分之后组件1226的横截面视图。图26B是组件1226的顶视图；沿图26B的截面A-A取图26A的横截面视图。所得的图案化的绝缘材料110-1可以包括开口111-1，其具有矩形占用面积（对应于这样的区域，在该区域中沟槽1209与沟槽1211“重叠”来使绝缘材料110-1暴露）。
图27是继去除组件226（图19A和19B）的硬掩模201和207之后或继去除组件1226（图26A和26B）的抗蚀剂层1203和1207以及硬掩模201之后组件228的横截面视图。图28是组件228的顶视图；沿图28的截面A-A取图27的横截面视图。在组件228中，绝缘材料110-1在矩形开口111-1周围可以具有网格或十字格珊形状，并且量子阱堆146可以通过这些开口而被暴露。如上文指出的，尽管在图27和28中只图示采用2x2阵列布置的四个开口111-1，可以使用本文公开的技术形成任何期望数量和尺寸的任何阵列的开口111-1。尽管图19A-19B图示了其中在使硬掩模201和207图案化后蚀刻绝缘材料110-1的实施例，在一些实施例中，可以在绝缘材料110-1与硬掩模201/207之间设置额外硬掩模；在这样的实施例中，代替在使硬掩模201/207图案化后使绝缘材料110-1图案化，硬掩模201/207中的图案可以用于将网格/格珊图案蚀刻到该额外硬掩模中，并且该图案随后可以被转移到绝缘材料110-1。这样的方法可以改善蚀刻选择性的裁剪并且减少对绝缘材料110-1的潜在损害。
图29是继在组件228（图27和28）的绝缘材料110-1的部分之间的开口111-1中的量子阱堆146上提供栅极电介质114-1之后组件230的横截面视图。在一些实施例中，组件230的栅极电介质114-1可以通过原子层沉积（ALD）来形成，并且如图29中图示的，可以覆盖开口111-1中的被暴露的量子阱堆146并且可以延伸到相邻绝缘材料110-1之上。
图30是继在组件230（图29）上提供栅极金属112-1之后组件232的横截面视图。栅极金属112-1可以填充绝缘材料110-1的相邻侧壁上所设置的栅极电介质114-1之间的开口111-1，并且可以在绝缘材料110-1上面延伸。可以使用任何适合的技术来提供栅极金属112-1。
图31是继使组件232（图30）平面化来去除绝缘材料110-1上方的栅极金属112-1和栅极电介质114-1之后组件234的横截面视图。在一些实施例中，组件232可以被平面化以形成组件234（使用CMP技术）。余下的栅极金属112-1可以填充绝缘材料110-1中的开口111-1。
图32是继在组件234（图31）的平面化表面上提供硬掩模118-1之后组件236的横截面视图。硬掩模118-1可以由电绝缘材料形成，例如氮化硅或碳掺杂氮化物，或上文论述的其他材料中的任一个。
图33是继使组件236（图32）的硬掩模118-1图案化之后组件238的横截面视图。应用于硬掩模118-1的图案可以在栅极金属112-1上面延伸并且延伸到绝缘材料110-1的相邻部分之上。硬掩模118-1可以通过施加抗蚀剂、使用光刻来使抗蚀剂图案化并且然后蚀刻硬掩模（使用干法蚀刻或任何合适的技术）而图案化。
图34是继蚀刻组件238（图33）来去除绝缘材料110-1的未受到图案化的硬掩模118-1保护的部分之后组件240的横截面视图。如示出的，图案化的硬掩模118-1仍然可以留在绝缘材料110-1和栅极108-1的顶部上。
图35是继在组件240（图34）上提供绝缘材料130-1之后组件242的横截面视图。如上文指出的，图35-47表示“缩小”图，其示出设置在量子阱堆146的侧面的绝缘材料128。绝缘材料130-1可以采取上文论述的形式中的任一个。例如，绝缘材料130-1可以是介电材料，例如氧化硅。可以使用例如旋涂、化学气相沉积（CVD）或等离子体增强CVD（PECVD）等任何适合的技术在组件228上提供绝缘材料130-1。在一些实施例中，绝缘材料130-1可以在沉积后且在进一步处理之前被背抛光。在一些实施例中，组件242可以被平面化来去除硬掩模118-1，然后可以可选地在平面化表面上提供额外绝缘材料130-1；在这样的实施例中，在量子点装置100中将不存在硬掩模118-1。
图36是继形成与组件242（图35）的栅极108-1的栅极金属112-1电接触的导电通孔122-1和导电线123-1之后组件244的横截面视图。导电通孔和线可以使用任何常规互连技术（例如，沉积绝缘材料130-1、为通孔形成腔、用通孔的导电材料填充腔、沉积额外绝缘材料130-1、为线形成沟槽、用线的导电材料填充沟槽，等）来形成。一般来说，本文公开的量子点装置100中所包括的导电通孔和线可以使用任何适合的加成、减成、半加成/减成或其他已知互连形成技术而形成。
图37是继使支承103附连到组件244（图36）的绝缘材料130-1之后组件246的横截面视图。支承103可以采取任何适合的形式，以用于为下文论述的操作提供机械支承。例如，在一些实施例中，支承103可以是载体晶圆并且可以使用粘合剂固定到绝缘材料130-1。在一些实施例中，支承103可以是机械加固物，其可以被暂时固定到绝缘材料130-1（例如，通过夹钳或使用紧固件），并且在不再被需要时被去除。
图38是继从组件246（图37）去除基底102之后组件248的横截面视图。量子阱堆146仍然可以固定到栅极108-1、绝缘材料110-1和绝缘材料130-1（其可以被支承103机械支承）。任何适合的技术可以用于使基底102与组件246的剩下部分分开。例如，在一些实施例中，可以使用离子注入和晶圆接合技术，采用这些技术，支承103粘附到组件244（如在上文参考图37论述的）并且然后基底102被抛光或蚀刻掉。在一些实施例中，底座102可以与组件246的剩下部分机械分开，并且然后组件246的“断开”表面可以被抛光或蚀刻。
图39是继使组件248（图38）翻转倒置使得可以对被暴露的量子阱堆146执行进一步处理之后组件250的横截面视图。在一些实施例中，不必为了要被执行的后续处理操作而对组件248物理重定向（如图39中图示的）。
图40是继形成图案化的绝缘体材料110-2和栅极108-2（其中接近量子阱层152-2的量子阱堆146上具有栅极电介质114-2）之后组件252的横截面视图。图案化的绝缘体材料110-2和栅极108-2可以使用在上文参考图案化的绝缘体材料和栅极108-1（例如，在上文参考图11-34论述的）论述的技术中的任一个或任何其他适合的技术（例如本文论述的其他技术中的任一个，包括在下文参考图48-67和图68-80论述的技术）而形成。例如，如图40中示出的，与栅极108-1的硬掩模118-1类似，可以在栅极108-2的栅极金属112-上设置硬掩模118-2。
图41是继在组件252（图40）的量子阱堆146中形成凹陷107之后组件254的横截面视图。凹陷107可以使用在上文参考图7论述的图案化技术中的任一个而形成，并且如上文论述的，可以向下延伸到阻挡层154。在一些实施例中，凹陷107可以向下延伸到量子阱层152-1内。在其中量子阱堆146包括单个量子阱层152的实施例中，可以不形成凹陷107。
图42是继使组件254（图41）的量子阱堆146掺杂以在量子阱堆146中的凹陷107底部形成掺杂区140-1并且邻近绝缘材料110-2形成掺杂区140-2之后组件256的横截面视图。掺杂区140-1可以与量子阱层152-1导电接触，并且掺杂区140-2可以与量子阱层152-2导电接触。图43是组件256的顶视图，其示出掺杂区140-1和140-2。
如上文论述的，用于形成掺杂区140的掺杂剂的类型可以取决于所期望的量子点的类型。在一些实施例中，可以通过离子注入来执行掺杂。例如，当量子点142是电子型量子点142时，可以通过磷、砷或另一个n型材料的离子注入来形成掺杂区140。当量子点142是空穴型量子点142时，可以通过硼或另一个p型材料的离子注入来形成掺杂区140。激活掺杂剂并且促使它们更远地扩散到量子阱堆146中的退火工艺可以在离子注入工艺之后进行。掺杂区140的深度可以取任何适合的值；例如，在一些实施例中，掺杂区140每个可以具有在500与1000埃的深度115。
栅极108-2的外表面上的绝缘材料110-2的部分可以提供掺杂边界，从而限制掺杂剂从掺杂区140-2扩散到栅极108-2下面的区域中。在一些实施例中，掺杂区140-2可以在相邻绝缘材料110-2下面延伸。在一些实施例中，掺杂区140-2可以延伸超过相邻绝缘材料110-2，或可以在相邻绝缘材料110-2下面终止并且未到达相邻绝缘材料110-2与接近的栅极金属112-2之间的边界。掺杂区140的掺杂浓度在一些实施例中可以在1017/cm3与1020/cm3之间。
图44是继在组件256（图42-43）上面提供镍或其他材料143的层之后组件258的横截面侧视图。镍或其他材料143可以使用任何适合的技术（例如，电镀技术、化学气相沉积或原子层沉积）沉积在组件256上。
图45是继使组件258（图44）退火以促使材料143与掺杂区140交互来形成界面材料141、然后去除未经反应的材料143之后组件260的横截面侧视图。例如当掺杂区140包括硅并且材料143包括镍时，界面材料141可以是硅化镍。除镍以外的材料可以在上文参考图44论述的操作中沉积以便形成其他界面材料141，包括例如钛、铝、钼、钴、钨或铂。更一般来说，组件260的界面材料141可以包括在本文参考界面材料141论述的材料中的任一个。
图46是继在组件260（图45）上提供绝缘材料130-2之后组件262的横截面视图。绝缘材料130-2可以采取上文论述的形式中的任一个。例如，绝缘材料130-2可以是介电材料，例如氧化硅。可以使用例如旋涂、化学气相沉积（CVD）或等离子体增强CVD（PECVD）等任何适合的技术在组件260上提供绝缘材料130-2。在一些实施例中，绝缘材料130-2可以在沉积后且在进一步处理之前被背抛光。
图47是继在组件262（图46）中形成通过绝缘材料130-2（和硬掩模118-2）的导电通孔122-2来接触栅极108-2的栅极金属112-2、形成通过绝缘材料130-2的导电通孔136-2来接触掺杂区140-2的界面材料141-2、形成通过绝缘材料130-2的导电通孔136-1来接触掺杂区140-1的界面材料141-1以及形成通过绝缘材料130-2、绝缘材料128和绝缘材料130-1的导电通孔125-1来接触导电线123-1（以与栅极108-1的栅极金属112-1进行电接触）之后组件264的横截面视图。如果期望的话，可以使用常规互连技术在组件262上形成另外的导电通孔和/或线。所得的组件264可以采取在上文参考图1-4论述的量子点装置100的形式。在一些实施例中，组件262可以被平面化来去除硬掩模118-2，然后可以在形成导电通孔122、125和136之前在平面化表面上提供额外绝缘材料130-2；在这样的实施例中，在量子点装置100中将不存在硬掩模118-2。
在一些实施例中，可以使用用于使绝缘材料110图案化的备选技术，从而产生通孔111（并且因此产生栅极108），所述通孔111具有与使用图12-28的技术可实现的形状不同的形状。图48-67图示可以代替图12-28的图案化技术的这样的备选技术的示例。
图48是继在组件210（图11）的绝缘材料110-1上提供硬掩模201和硬掩模207之后组件266的横截面视图。图49是组件266的顶视图；沿图49的截面A-A取图48的横截面视图。硬掩模201和207可以采取上文论述的实施例中的任一个的形式。
图50是继在组件266（图48和49）的硬掩模207上提供抗蚀剂材料279并在该抗蚀剂材料279中使沟槽215图案化之后组件268的横截面视图。图51是组件268的顶视图；沿图51的截面A-A取图50的横截面视图。抗蚀剂材料279可以采取任何适合的形式（例如，光致抗蚀剂）。抗蚀剂材料279中的沟槽215可以是平行的，并且可以具有在上文参考沟槽205论述的宽度和间隔中的任一个。为了便于图示，在图50和51中只图示两个沟槽215，但可以形成任何期望数量的沟槽215。可以使用任何适合的技术（例如，任何适合的光刻技术）来使抗蚀剂材料279图案化。
图52是继根据组件268（图50和51）的抗蚀剂材料279的图案来使硬掩模207图案化并且然后去除余下的抗蚀剂材料279之后组件270的横截面视图。图53是组件270的顶视图；沿图53的截面A-A取图52的横截面视图。所得的图案化的硬掩模207可以包括沟槽217，其对应于抗蚀剂材料279中的沟槽215。可以使用任何适合的技术（例如干法蚀刻）来使硬掩模207图案化。
图54是继用填充材料219填充组件270（图52和53）的硬掩模207中的沟槽217之后组件272的横截面视图。图55是组件272的顶视图；沿图55的截面A-A取图54的横截面视图。如下文论述的，填充材料219可以是在不蚀刻硬掩模207的情况下可以被蚀刻掉的材料。在一些实施例中，填充材料219可以是非晶材料，例如非晶硅或底部抗反射涂层（BARC）。可以使用任何适合的技术（例如，对于非晶硅的等离子体增强化学气相沉积，或对于BARC的旋涂）在沟槽217中提供填充材料219。
图56是继在组件272（图54和55）的硬掩模207和填充材料219上提供抗蚀剂材料281之后组件274的横截面视图。图57是组件274的顶视图；沿图57的截面A-A取图56的横截面视图。在一些实施例中，抗蚀剂材料281可以是光致抗蚀剂，并且在被图案化时，可以充当掩模以用于后续操作，如下文论述的。
图58是继使组件274（图56和57）的抗蚀剂材料281中的孔221图案化之后组件276的横截面视图。图59是组件276的顶视图；沿图59的截面A-A取图58的横截面视图。可以使用例如远紫外（EUV）光刻等任何适合的技术形成孔221。如图58和59中示出的，孔221可以是大致圆形的，并且可以采用规则阵列或任何其他期望图案而在抗蚀剂材料281中提供。特别地，孔221可以与填充材料219的段重叠，并且如图示的，可以延伸超出填充材料219并且可以使接近填充材料219的硬掩模207中的至少一些暴露。为了便于图示，在图59中只图示四个孔221，但可以形成任何期望数量的孔221。可以选择孔221的维度来限制相邻孔221将无意中合并（例如，由于制程变动）的可能性。
图60是继根据组件276（图58和59）的抗蚀剂材料281的图案来使填充材料219图案化并且然后去除余下的抗蚀剂材料281之后组件278的横截面视图。图61是组件278的顶视图；沿图61的截面A-A取图60的横截面视图。所得的图案化的填充材料219可以包括开口223，其对应于这样的区域，在该区域中孔221和填充材料219在组件276（图58和59）中重叠；填充材料219的蚀刻可不蚀刻硬掩模207，并且从而孔221并未整体被转移到底层。特别地，开口223可以具有大致平直或线性的两个相对边（对应于硬掩模207与填充材料219之间的边界）和弯曲或呈半圆的两个相对边（对应于与填充材料219全部重叠的孔221的边缘）。可以使用任何适合的技术（例如干法蚀刻）来使填充材料219图案化。如图60和61中图示的，开口223可以使组件278中的硬掩模201的表面的部分暴露，而硬掩模201的余下部分由硬掩模207和/或填充材料219覆盖。
在一些实施例中，填充材料219可以是光致抗蚀剂材料。在一些这样的实施例中，填充材料219可以被直接图案化（例如，使用EUV），而不是施加抗蚀剂材料281、使抗蚀剂材料281图案化并且将该图案转移到填充材料219。从而，在这样的实施例中，可并未执行在上文参考图59和60论述的操作；相反，填充材料219可以被直接图案化来形成组件278。
图62是继根据组件278（图60和61）的硬掩模207和填充材料219的图案来使硬掩模201图案化之后组件280的横截面视图。图63是组件280的顶视图；沿图63的截面A-A取图62的横截面视图。所得的图案化的硬掩模201可以包括开口225，其对应于开口223，并且从而开口225可以具有大致平直或线性的两个相对边（对应于硬掩模207与填充材料219之间的边界）和弯曲或呈半圆的两个相对边（对应于与填充材料219全部重叠的孔221的边缘）。如图62和63中图示的，开口225可以使组件280中的绝缘材料110-1的表面的部分暴露，而绝缘材料110-1的余下部分被硬掩模201、硬掩模207和/或填充材料219覆盖。
图64是继根据组件280（图62和63）的硬掩模201的图案来使绝缘材料110-1图案化以便蚀刻掉绝缘材料110-1的未被硬掩模201覆盖的部分之后组件282的横截面视图。图65是组件282的顶视图；沿图65的截面A-A取图64的横截面视图。所得的图案化的绝缘材料110-1可以包括开口111-1，其对应于开口225，并且从而开口111-1可以具有大致平直或线性的两个相对边（对应于硬掩模207与填充材料219之间的边界）和弯曲或呈半圆的两个相对边（对应于与填充材料219全部重叠的孔221的边缘）。量子阱堆146可以通过开口111-1而被暴露。
图66是继去除组件282（图64和65）的硬掩模201和207以及填充材料219之后组件284的横截面视图。图67是组件284的顶视图；沿图69的截面A-A取图66的横截面视图。在组件284中，绝缘材料110在开口111-1周围可以具有网格或十字格珊形状，并且量子阱堆146可以通过这些开口而暴露。如上文指出的，尽管在图67中只图示采用2x2阵列的四个开口111-1，可以使用本文公开的技术形成任何期望数量和尺寸的任何阵列的开口111-1。
在一些实施例中，在上文参考图48-67论述的技术可以在不使用硬掩模201的情况下执行；相反，在硬掩模207和填充材料219已被图案化时，绝缘材料110-1可以直接被图案化。然而，如在上文参考图19A-19B指出的，包括中间硬掩模201可以改善蚀刻选择性的裁剪并且减少对绝缘材料110-1的潜在损害。
在一些实施例中，代替光刻技术或除光刻技术外，基于间隔器（spacer）的间距半分（pitch-halving）或间距四分技术可以用于使材料图案化。特别地，被图案化以包括沟槽或其他结构的材料中的任一个可以使用间距半分或间距四分技术来被图案化。图68-80图示用于使用间距四分来使材料1217（其可以是例如硬掩模，或层或抗蚀剂材料）图案化的技术。这样的间距四分技术可以用于使本文论述的任何适合的材料图案化。例如，间距四分技术可以用于使图12的组件212的硬掩模201图案化来形成图14A-14B的组件216（而不是使用图13A-13B中所图示的光致抗蚀剂图案化技术）。在另一个示例中，间距四分技术可以用于使图16A-16B的组件220的硬掩模207图案化来形成图18A-18B的组件224（而不是使用图17A-17B中所图示的光致抗蚀剂图案化技术）。在另一个示例中，间距四分技术可以用于使组件1214（图20A和20B）的抗蚀剂材料1203图案化来形成图22A和22B的组件1218。在另一个示例中，间距四分技术可以用于使组件1220（图23A和23B）的抗蚀剂材料1207图案化来形成图24A和24B的组件1222。
图68是继在材料1217上提供硬掩模188和抗反射涂层186之后组件285的横截面视图。可以选择用于硬掩模188的材料使得可以在不蚀刻材料1217的情况下蚀刻硬掩模188；可以使用任何适合的材料。抗反射涂层186可以减轻光刻期间的光干涉效应并且可以是例如牺牲吸光材料（SLAM）。
图69是继在组件285（图68）的抗反射涂层186上提供抗蚀剂材料190之后组件286的横截面视图。在一些实施例中，抗蚀剂材料190可以是光致抗蚀剂。
图70是继蚀刻抗蚀剂材料190来使组件286（图69）的抗蚀剂材料190图案化之后组件287的横截面视图。如在图72-80中图示且在下文论述的，在抗蚀剂材料190中形成的图案可以基于最后期望的栅极108的图案化来选择。
图71是继在组件287（图70）的图案化的抗蚀剂材料190（和被曝光的抗反射涂层186）上提供模板材料192之后组件288的横截面视图。如在图72-80中图示且在下文论述的，模板材料192在图案化的抗蚀剂材料190上可以是共形的，并且模板材料192的厚度可以基于最后期望的栅极108的图案化来选择。模板材料192可以由任何适合的材料形成，并且可以使用任何适合的技术提供。例如，模板材料192可以是氮化物材料（例如，氮化硅）、氧化物材料或多晶硅，并且可以通过溅射而沉积。
图72是继蚀刻组件288（图71）的模板材料192来使模板材料192图案化之后组件289的横截面视图。模板材料192可以被各向异性蚀刻，从而“向下”蚀刻模板材料192来去除图案化的抗蚀剂材料190顶部以及图案化的抗蚀剂材料190之间的区域中的一些中的模板材料192，从而在图案化的抗蚀剂材料190的侧面上留下图案化的模板材料192。在一些实施例中，各向异性蚀刻可以是干法蚀刻。模板材料192的厚度（在被提供时（如图71中图示的））以及图案化的抗蚀剂材料190的维度可以指示图案化的模板材料192的维度。
图73是继去除组件289（图72）的图案化的抗蚀剂材料190之后组件290的横截面视图。在一些实施例中，图案化的抗蚀剂材料190可以用溶剂或用氧等离子体灰（oxygenplasma ash）来去除。图案化的模板材料192仍然可以留在组件290中。
图74是继根据组件290（图73）的图案化的模板材料192所提供的图案来蚀刻抗反射涂层186和硬掩模188之后组件291的横截面视图。特别地，未被图案化的模板材料192覆盖的抗反射涂层186和硬掩模188的部分可以被蚀刻掉，并且在到达材料1217时蚀刻可以停止。该蚀刻可以产生图案化抗反射涂层186和图案化的硬掩模188，其具有取决于图案化的模板材料192的维度的维度，如论述的。在一些实施例中，抗反射涂层186和硬掩模188可以用溶剂或用氧等离子体灰来去除。
图75是继去除组件291（图74）的图案化的模板材料192和抗反射涂层186之后组件292的横截面视图。图案化的硬掩模188仍然可以留在在组件292中。在一些实施例中，图案化的模板材料192和抗反射涂层186可以用溶剂或用氧等离子体灰来去除。
图76是继在组件292（图75）的图案化的硬掩模188上提供模板材料194之后组件293的横截面视图。在一些实施例中，模板材料194（和它的提供）可以采取上文论述的模板材料192的实施例中的任一个。在一些实施例中，模板材料194可以具有与模板材料192相同的材料组成；在其他实施例中，模板材料194可以具有与模板材料192不同的材料组成。
图77是继蚀刻组件293（图76）的模板材料194来使模板材料194图案化之后组件294的横截面视图。与在上文参考图72论述的模板材料192的蚀刻类似，图案化的模板材料194可以设置在图案化的硬掩模188的侧面。特别地，模板材料194可以根据上文论述的用于蚀刻模板材料192的技术中的任一个来蚀刻。模板材料194在被提供时（如图76中图示的）的厚度以及图案化的硬掩模188的维度可以指示图案化的模板材料194的维度。
图78是继去除组件294（图77）的图案化的硬掩模188之后组件295的横截面视图。图案化的模板材料194仍然可以留在组件295中。在一些实施例中，图案化的硬掩模188可以用溶剂或用氧等离子体灰来去除。
图79是继根据组件295（图78）的图案化的模板材料194所提供的图案来蚀刻材料1217之后组件296的横截面视图。特别地，未被图案化的模板材料194覆盖的材料1217的部分可以被蚀刻掉。在到达底层材料（未示出）时蚀刻可以停止。该蚀刻可以产生图案化的材料1217，其具有取决于图案化的模板材料194的维度的维度。
图80是继去除组件296（图79）的图案化的模板材料之后组件297的横截面视图。图案化的材料1217仍然可以留在组件297中，并且模板材料194可以根据在上文参考模板材料192的去除而论述的实施例中的任一个来去除。图案化材料1217可以根据本文公开的实施例中的任一个而被进一步处理。
在组件297中，材料1217的部分的相邻部分之间的距离（并且当材料1217是绝缘材料110时，对应栅极108的维度）可以沿栅极108的阵列而变化。例如，距离231可以等于组件287（图70）的图案化的抗蚀剂材料190的相邻部分之间的距离191减去组件289（图72）的图案化的模板材料192的厚度193的两倍减去组件294（图77）的图案化的模板材料194的厚度195的两倍，如图示的。距离233可以等于组件289（图72）的图案化的模板材料192的厚度193，如图示的。距离235可以等于组件287（图70）的图案化的模板材料192的一部分的长度197减去组件294（图77）的图案化的模板材料194的厚度195的两倍，如图示的。
距离231、距离233和距离235的合适值可以通过适当选择距离191、长度197以及厚度193和195来实现。如图80中图示的，如果图案化的抗蚀剂材料190具有规则图案，并且栅极108通过“填充在”图案化的绝缘材料110（例如，如在上文参考图29-31论述的）的部分之间而部分形成，则组件297中的栅极108的相邻栅极的长度（即，图1和2中图示的x长度170）也将遵循规则图案：距离233-距离235-距离233-距离231-距离233-距离235-距离233-距离235-距离233-距离231等。
在本文对“间距四分技术”和“间距四分”的引用还包括使用间距半分技术。在间距半分方法中，可以不使用硬掩模188（以及可选地抗反射涂层186）；相反，可以如在上文参考图69论述那样在材料1217上施加抗蚀剂材料190，抗蚀剂材料190可以如在上文参考图70论述那样被图案化，可以如在上文参考图71论述那样提供模板材料192，可以如在上文参考图72论述那样蚀刻模板材料192，可以如在上文参考图73论述那样去除抗蚀剂材料190，并且然后可以如在上文参考图79论述那样但根据模板材料192（而不是图案化的模板材料194）的图案来蚀刻材料1217。本文论述的实施例中的任一个可以根据这样的间距半分方法来图案化。在一些实施例中，使用间距半分技术可以使特征（例如，沟槽）能够被图案化到间距在40与200纳米之间（例如，在50与70纳米之间）且宽度在15与100纳米之间（例如，在20与35纳米之间）的材料1217内。在一些实施例中，使用间距四分技术可以使特征（例如，沟槽）能够被图案化到间距在15与100纳米之间（例如，在25与35纳米之间）且宽度在5与50纳米之间（例如，在10与18纳米之间）的材料1217内。
如上文指出的，图81-87图示用于使组件212（图12）的绝缘材料110-1图案化的备选技术，可以使用该备选技术来代替图13-19中图示的技术或图20-26中图示的技术。与使用常规光刻可实现的相比，参考图81-87描述的“光桶（photobucket）”技术（其也利用基于间隔器的间距四分或间距半分，如在上文参考图68-80论述的）可实现更大的控制和更小的间距。
图81A是继在组件212（图12）的硬掩模201上提供硬掩模2203之后组件2214的横截面视图。图81B是组件2214的顶视图；沿图81B的截面A-A取图81A的横截面视图。例如，硬掩模2203可以采取本文公开的硬掩模中的任一个的形式。
图82A是继使硬掩模2203图案化以如在上文参考图68-80论述那样使用间距四分或间距半分技术在组件2214（图81A和81B）的硬掩模2203中形成沟槽2277之后组件2216的横截面视图。图82B是组件2216的顶视图；沿图82B的截面A-A取图82A的横截面视图。特别地，沿沟槽2277取图82A的视图。沟槽2277可以是平行的，并且根据所应用的基于间隔器的图案化技术可以具有任何适合的维度。为了便于图示在图82B中只图示两个沟槽2277，但可以形成任何适合数量的沟槽2277。
图83A是继用抗蚀剂材料2204填充组件2216（图82A和82B）的沟槽2277之后组件2218的横截面视图。图83B是组件2218的顶视图；沿图83B的截面A-A取图83A的横截面视图。抗蚀剂材料2204可以是例如光致抗蚀剂。抗蚀剂材料2204可以使用任何适合的技术在沟槽2277中提供。
图84A是继在组件2218（图83A和83B）上提供另一个硬掩模2207之后组件2220的横截面视图。图84B是组件2220的顶视图；沿图84B的截面A-A取图84A的横截面视图。例如，硬掩模2207可以采取本文公开的硬掩模中的任一个的形式。
图85A是继使硬掩模2207图案化以在组件2220（图84A和84B）的硬掩模2207中形成沟槽2209并且用抗蚀剂材料2219来填充沟槽2209之后组件2222的横截面视图。图85B是组件2222的顶视图；沿图85B的截面A-A取图85A的横截面视图。硬掩模2207可以根据在上文参考硬掩模2203的图案化所论述的实施例中的任一个（例如，使用间距四分或间距半分技术）来图案化，并且可以根据在上文参考抗蚀剂材料2204的提供而论述的实施例中的任一个来提供抗蚀剂材料2219。硬掩模2207中的沟槽2209可以被定向得与组件2218（图83A和83B）中的沟槽2277不同；例如，如图85A和85B中图示的，沟槽2209可以与沟槽2277垂直且重叠。在图85B中用虚线示出沟槽2277中的抗蚀剂材料2204以图示与沟槽2209中的抗蚀剂材料2219重叠的区域。为了便于图示在图85A和85B中只图示两个沟槽2209，但可以形成任何适合数量的沟槽2209。
图86A是继使组件2222（图85A和85B）的抗蚀剂材料2219与抗蚀剂材料2204之间的重叠区域中的至少一些曝光并且然后使所曝光的抗蚀剂材料2219和抗蚀剂材料2204显影来“揭开”未被未显影抗蚀剂材料2204、未显影抗蚀剂材料2219或硬掩模2203与2207这两者中任一个所覆盖的硬掩模201的区域之后组件2224的横截面视图。图86B是组件2224的顶视图；沿图86B的截面A-A取图86A的横截面视图。在图86A和86B中图示的实施例中，抗蚀剂材料2204与抗蚀剂材料2219之间的全部四个重叠区域示出为被显影，从而揭开硬掩模201的四个矩形区域。在其他实施例中，抗蚀剂材料2204与抗蚀剂材料2219之间少于全部的重叠区域可以采用任何期望图案被显影。
图87A是继使组件2224（图86A和86B）的硬掩模201图案化来蚀刻掉未被未显影抗蚀剂材料2204、未显影抗蚀剂材料2219或硬掩模2203与2207这两者中的任一个所覆盖的硬掩模201的部分之后组件2226的横截面视图。图87B是组件2226的顶视图；沿图87B的截面A-A取图87A的横截面视图。所得的图案化的硬掩模201可以包括具有矩形占用面积（对应于这样的区域，在该区域中沟槽2209与沟槽2277“重叠”）的开口2211。图案化的硬掩模201可以用于如在上文参考前面的实施例中的若干实施例所论述那样类似地用开口111-1使绝缘材料110-1图案化，并且可以如本文公开的那样执行进一步处理。
如上文指出的，量子点装置100中所包括的量子阱堆146可以采取许多形式中的任一个，其中的若干个在图88-89中图示。尽管图88-89中图示的量子阱堆146每个包括两个量子阱层152，在一些实施例中，量子点装置100中所包括的量子阱堆146可以包括一个量子阱层152或超过两个量子阱层152；参考图88-89论述来实现这样的实施例，在适当之处，可以从量子阱堆146省略元件或可以向量子阱堆146增加元件。
图88是包括量子阱层152-1、阻挡层154和量子阱层152-2的量子阱堆146的横截面视图。在一些实施例中，图88的量子阱层152可以由本征硅形成，并且栅极电介质114可以由氧化硅形成；在这样的布置中，在使用量子点装置100期间，可以在本征硅中在本征硅与接近的氧化硅之间的界面处形成2DEG。其中图88的量子阱层152由本征硅形成的实施例对于电子型量子点装置100可以特别有利。在一些实施例中，图88的量子阱层可以由本征锗形成，并且栅极电介质114可以由氧化锗形成；在这样的布置中，在使用量子点装置100期间，可以在本征锗中在本征锗与接近的氧化锗之间的界面处形成2DEG。这样的实施例对于空穴型量子点装置100可以特别有利。在一些实施例中，量子阱层152可被应变，而在其他实施例中，量子阱层152可不被应变。
图88的阻挡层154可以在量子阱层152-1与量子阱层152-2之间提供势垒。在其中图88的量子阱层152是由硅形成的一些实施例中，阻挡层154可以由硅锗形成。该硅锗的锗含量可以是20-80%（例如，30%）。在其中量子阱层152是由锗形成的实施例中，阻挡层154可以由硅锗形成（其中锗含量为20-80%（例如，70%））。
图88的量子阱堆146中的层的厚度（即，z高度）可以取任何适合的值。例如，在一些实施例中，阻挡层154（例如，硅锗）的厚度可以在0与400纳米之间。在一些实施例中，量子阱层152（例如，硅或锗）的厚度可以在5与30纳米之间。
如上文论述的，图88的量子阱堆146可以设置在栅极组105-1与105-2之间。在一些实施例中，图88（和图89）的量子阱堆146的层可以在基底102上（并且在彼此上）外延生长。
图89是包括量子阱层152-1和152-2、设置在量子阱层152-1与152-2之间的阻挡层154-2以及额外阻挡层154-1和154-3的量子阱堆146的横截面视图。量子阱堆146可以设置在栅极电介质114-1上使得阻挡层154-1被设置在量子阱层152-1与栅极电介质114-1之间。阻挡层154-3可以设置在量子阱层152-2与栅极电介质114-2之间。在一些实施例中，阻挡层154-3可以由材料（例如，硅锗）形成，并且当量子阱堆146在衬底144上生长时，阻挡层154-3可以包括该材料的缓冲区。该缓冲区可以捕获随着该材料在衬底144上生长在它之中所形成的缺陷，并且在一些实施例中，缓冲区可以在不同条件（例如，沉积温度或生长速率）下从阻挡层154-3的余下部分生长。特别地，阻挡层154-3的余下部分可以在比缓冲区实现更少缺陷的条件下生长。当在制造量子点装置100期间基底102与组件236的余下部分分开（例如，如在上文参考图38论述的）时，量子阱堆146在阻挡层154-3的缓冲区中可能“破裂”。
阻挡层154-1和154-3可以分别在量子阱层152-1和152-2周围提供势能垒，并且阻挡层154-1可以采取本文论述的阻挡层154-3的实施例中的任一个的形式。阻挡层154-2可以采取在上文参考图88论述的阻挡层154的实施例中的任一个的形式。图89的量子阱堆1146中层的厚度（例如，z高度）可以取任何适合的值。例如，在一些实施例中，阻挡层154-1和154-3（例如，硅锗）的厚度可以在0与400纳米之间。在一些实施例中，量子阱层152（例如，硅锗）的厚度可以在5与30纳米之间（例如，10纳米）。在一些实施例中，阻挡层154-2（例如，硅锗）的厚度可以在25与75纳米之间（例如，32纳米）。
在一些实施例中，量子点装置100可以包括量子阱堆146与栅极电介质114之间的栅极界面材料。该栅极界面材料可以在量子阱堆146与栅极电介质114之间提供这样的界面，其具有低的总界面陷阱密度（Dit），从而使可能妨碍量子点装置100中所形成的量子点142的相干性的散射的可能性减少。栅极界面材料可以包括任何适合的材料来提高量子阱堆146上的栅极108的Dit。在一些实施例中，栅极界面材料可以包括硅。当量子阱堆146包括硅锗（例如，作为阻挡层154）并且栅极界面材料设置在硅锗上时，硅对于栅极界面材料来说可以是特别有用的材料。在其中栅极界面材料包括硅的一些实施例中，硅可以氧化（例如，由于在形成栅极电介质114之前的空气暴露）以在栅极界面材料的硅与栅极电介质114之间的界面处形成氧化硅层。在一些实施例中，栅极界面材料可以包括氮化铝、氮氧化铝或氧化锗。在其中栅极界面材料包括氧化锗的实施例中，栅极界面材料可以通过形成锗层、然后允许氧化该锗层而形成。在一些实施例中，栅极界面材料可以是在量子阱堆146上外延生长的薄层。例如，在其中量子阱堆146包括量子阱层152与栅极108之间的硅锗阻挡层154的实施例中，栅极界面材料（例如，硅）可以直接在硅锗垒上生长。在一些实施例中，栅极电介质114（例如，氧化铪）可以在栅极界面材料的顶部上生长。与如果栅极电介质114直接在量子阱堆上形成的情况相比，栅极界面材料与栅极电介质114之间的界面可以具有更少的电气缺陷。
尽管经蚀刻的量子阱堆146在前面图中的许多图中被图示为具有平行侧边的大致矩形，这只是为了便于图示，并且量子阱堆146可以具有任何适合的形状（例如，适合于用于使量子阱堆146成形的制造工艺的形状）。例如，在一些实施例中，量子阱堆146可以被锥化，从而随着它们远离基底102延伸而变窄（图7）。在一些实施例中，量子阱堆146在z高度上每100纳米可以在x宽度上锥化3-10纳米（例如，在z高度上每100纳米而在x宽度上锥化5纳米）。
尽管在图1-4中只图示单个量子点形成区104，量子点装置100可以包括采用任何期望方式布置的任何数量的量子点形成区104。例如，多个量子点形成区104可以采用线或采用矩形阵列或采用任何期望的分布来布置。例如，图90是包括采用2x2阵列布置的四个量子点形成区104的量子点装置100的顶部横截面视图（与图1的视图类似）。量子点形成区104中的每个可以采取本文公开的量子点形成区（例如，图1中图示的量子点形成区104）中的任一个的形式。特别地，单个量子点装置100可以包括通过中间量子阱堆146而隔开的多组栅极105-1和/或105-2。例如，多个量子点形成区104可以使用在上文参考图5-80论述的技术而并行形成。在一些实施例中，量子点装置100中的多个量子点形成区104可以共享公共元件。例如，在一些实施例中，多个量子点形成区104可以共享公共掺杂区140（未在图38中示出，但位于量子点装置100中任何适合的位置）以充当多个量子阱层152的储蓄库。如上文论述的，图38的实施例中栅极108的特定数量和布置只是说明性的，并且在量子点形成区104中可以使用任何适合的栅极布置。在一些实施例中，单个量子点装置100中所包括的不同量子点形成区104可以具有不同结构（例如，不同数量和布置的栅极108，或不同的量子阱堆146）。
本文公开的量子点装置100中的任一个可以包括一个或多个磁体线。如本文使用的，“磁体线”指影响（例如，改变、重设、扰乱或设置）量子点的自旋态的磁场生成结构。如本文论述的，磁体线的一个示例是传导路径，其接近量子点形成区域并且选择性地传导生成影响该区域中量子点的自旋态的磁场的电流脉冲。
例如，图91和92分别是包括多个磁体线121的量子点装置100的侧视图和顶视图。特别地，图92图示沿图91的截面C-C所取的量子点装置100（而图91图示沿图92的截面D-D所取的量子点装置100）。磁体线121-1接近量子阱层152-1而设置，并且磁体线121-2接近量子阱层152-2而设置。
磁体线121可以由导电材料形成，并且可以用于传导电流脉冲，这些电流脉冲生成磁场来影响可以在量子点装置100中形成的量子点142中的一个或多个的自旋态。在一些实施例中，磁体线121可以传导脉冲来重设核和/或量子点自旋（或对其“加扰”）。在一些实施例中，磁体线121可以传导脉冲来使处于特定自旋态的量子点中的电子初始化。在一些实施例中，磁体线121可以传导电流来提供量子位的自旋可以与之耦合的连续振荡磁场。磁体线121可以提供这些实施例的任何适合的组合，或任何其他适当的功能性。
在一些实施例中，磁体线121可以由铜形成。在一些实施例中，磁体线121可以由超导体（例如铝）形成。在一些实施例中，磁体线121可以与接近的栅极108相隔一定距离175。该距离175可以取任何适合的值（例如，基于与量子点142的磁场交互的期望强度）；在一些实施例中，距离175可以在25纳米与1微米之间（例如，在50纳米与200纳米之间）。在其中量子点装置100包括多个磁体线121的实施例中，多个磁体线121与接近的栅极108之间的距离175可以相同或不同。
在一些实施例中，磁体线121可以由磁性材料形成。例如，磁性材料（例如钴）可以沉积在绝缘材料130中的沟槽中以在量子点装置100中提供永磁场。
磁体线121可以具有任何适合的维度。例如，磁体线121可以具有在25与100纳米之间的厚度169。磁体线121可以具有在25与100纳米之间的宽度177。在一些实施例中，磁体线121的宽度177和厚度169可以分别等于如本领域内已知的用于提供电互连的量子点装置100中的其他导电线（例如，在上文参考图93和94论述的，导电线393和396）的宽度和厚度，并且可以使用已知用于形成导电线的任何工艺（例如，沟槽中的电镀，跟随有平面化，或半加成工艺）而形成。磁体线121可以具有长度173，其可以取决于将形成磁体线121要与之交互的量子点142的栅极108的数量和维度。图91和92中图示的磁体线121大致是线性的，但不必如此；磁体线121可以采取任何适合的形状。导电通孔131可以接触磁体线121。
在一些实施例中，量子点装置100可以包括一个磁体线121，或不包括磁体线121；在其他实施例中，量子点装置100可以包括两个、三个、四个或以上磁体线121。量子点装置100中所包括的磁体线121可以相对于栅极108或量子点装置100的其他结构特征采用任何期望方式定向；例如，除根据图92的视角而向上和向下（如图示的）定向的一个或多个磁体线121外或代替这样的磁体线121，一个或多个磁体线121可以根据图92的角度从左到右定向。
在一些实施例中，量子点装置100可以包括在管芯中并且耦合于封装衬底来形成量子点装置封装。例如，图93是包括图2的量子点装置100和设置在其上的导电路径层303的管芯302的侧面横截面视图，而图94是其中管芯302耦合于封装衬底304的量子点装置封装300的侧面横截面视图。为了便于图示，可以从图94省略量子点装置100的细节。如上文指出的，图94中图示的特定量子点装置100可以采取图2中图示的量子点装置100的形式，但本文公开的量子点装置100中的任一个可以包括在管芯（例如，管芯302）中并且耦合于封装衬底（例如，封装衬底304）。特别地，在本文参考量子点装置100的各种实施例论述的任何数量的量子点形成区104、栅极108、掺杂区140和其他部件可以包括在管芯302中。
管芯302可以包括第一面320和相对的第二面322。支承103可以接近第二面322，并且导电路径315从量子点装置100的各种部件可以延伸到第一面320处所设置的导电触点365。导电路径315可以包括导电通孔、导电线和/或导电通孔和线的任何组合。例如，图93图示其中导电路径315-1（在栅极108-1与关联的导电触点365之间延伸）包括导电通孔120-1、导电线129-1、导电通孔127-1、导电线393、导电通孔398和导电线396的实施例。在图93的实施例中，导电路径315-2（在栅极108-2与关联的导电触点365之间延伸）包括导电通孔120-2、导电线393、导电通孔398和导电线396。在导电路径315中可以包括更多或更少的结构，并且在导电触点365与掺杂区140（以及量子点装置100中所包括的任何其他部件，例如磁体线）中的一项之间可以提供模拟导电路径315。在一些实施例中，管芯302的导电线（以及下文论述的封装衬底304）可以延伸到图的平面内和平面外，从而提供导电路径来将电信号路由到管芯302中的各种元件和/或从管芯302中的各种元件路由电信号。
在管芯302中提供导电路径315的导电通孔和/或线可以使用任何适合的技术形成。这样的技术的示例可以包括减成制造技术、加成或半加成制造技术、单镶嵌制造技术、双镶嵌制造技术或任何其他适合的技术。在一些实施例中，氧化物材料390的层和氮化物材料391的层可以使导电路径315中的各种结构与接近的结构绝缘，和/或可以在制造期间起到停止蚀刻的作用。在一些实施例中，可以在导电材料与管芯302的接近绝缘材料之间设置粘合层（未示出），以改善导电材料与绝缘材料之间的机械粘合。
栅极108、掺杂区140和量子阱堆146（以及接近的导电通孔/线）可以称为量子点装置100的“装置层”的部分。导电线393可以称为金属1或“M1”互连层，并且可以使装置层中的结构耦合于其他互连结构。导电通孔398和导电线396可以称为金属2或“M2”互连层，并且可以直接在M1互连层上形成。
可以在导电触点365周围设置阻焊剂材料367，并且在一些实施例中该阻焊剂材料可以延伸到导电触点365之上。阻焊剂材料367可以是聚酰亚胺或相似的材料，或可以是任何适当类型的封装阻焊材料。在一些实施例中，阻焊剂材料367可以是液体或干膜材料，包括可光成像聚合物。在一些实施例中，阻焊剂材料367可以是不可光成像的（并且其中的开口可以使用激光钻削或掩蔽蚀刻技术来形成）。导电触点365可以提供触点来使其他部件（例如，如下文论述的封装衬底304，或另一个部件）耦合于量子点装置100中的导电路径315，并且可以由任何适合的导电材料（例如，超导材料）形成。例如，可以在一个或多个导电触点365上形成焊料接合来使管芯302与另一个部件（例如，电路板）机械和/或电耦合，如下文论述的。图93中图示的导电触点365采取接合垫的形式，但可以使用其他第一级互连结构（例如，柱）来将电信号路由到管芯302和/或从管芯302路由电信号，如下文论述的。
管芯302中的导电路径和接近的绝缘材料（例如，绝缘材料130、氧化物材料390和氮化物材料391）的组合可以提供管芯302的层间介电（ILD）堆。如上文指出的，可以在量子点装置100内布置互连结构以根据多种多样的设计来路由电信号（特别地，布置不限于图93或其他附图中的任一个中所描绘的互连结构的特定配置，并且可以包括更多或更少的互连结构）。在量子点装置100的操作期间，可以通过导电通孔和/或线所提供的互连和通过封装衬底304（下文论述）的导电路径将电信号（例如电力和/或输入/输出（I/O）信号）路由到量子点装置100的栅极108和/或掺杂区140（和/或其他部件）和/或从量子点装置100的栅极108和/或掺杂区140（和/或其他部件）路由电信号。
可以用于导电路径313（下文论述）和315以及/或管芯302的导电触点和/或封装衬底304的示例超导材料可以包括铝、铌、锡、钛、锇、锌、钼、钽、钒、或这样的材料的复合物（例如，铌-钛、铌-铝或铌-锡）。在一些实施例中，导电触点365、379和/或399可以包括铝，并且第一级互连306和/或第二级互连308可以包括基于铟的焊料。
在量子点装置封装300（图94）中，第一级互连306可以设置在管芯302的第一面320与封装衬底304的第二面326之间。使第一级互连306设置在管芯302的第一面320与封装衬底304的第二面326之间（例如，使用焊料凸点作为倒装芯片封装技术的部分）可以使量子点装置封装300与使用常规线接合技术（其中管芯302与封装衬底304之间的导电触点被约束成位于管芯302的外围）所能够实现的相比能够实现更小的占用面积和更高的管芯到封装衬底连接密度。例如，与N2个倒装芯片互连（使用第一面320的整个“全场”表面区域）相对，具有边长N的方形第一面320的管芯302可能够仅形成到封装衬底304的4N个线接合互连。另外，在一些应用中，线接合互连可以生成无法接受的热量，其可以损坏或用别的方式干扰量子点装置100的性能。相对于使用线接合来使管芯302与封装衬底304耦合，使用焊料凸点作为第一级互连306可以使量子点装置封装300能够具有低得多的寄生电感，这可以导致在管芯302与封装衬底304之间所传递的高速信号的信号完整性得到改善。
封装衬底304可以包括第一面324和相对的第二面326。导电触点399可以设置在第一面324处，并且导电触点379可以设置在第二面326处。可以在导电触点379周围设置阻焊剂材料314，并且可以在导电触点399周围设置阻焊剂材料312；阻焊剂材料314和312可以采取在上文参考阻焊剂材料367论述的形式中的任一个。在一些实施例中，可以省略阻焊剂材料312和/或阻焊剂材料314。导电路径313可以延伸通过封装衬底304的第一面324与第二面326之间的绝缘材料310，从而使导电触点399中的各种触点耦合于导电触点379中的各种触点（采用任何期望的方式）。绝缘材料310可以是介电材料（例如，ILD），并且例如可以采取本文公开的绝缘材料130的实施例中的任一个的形式。导电路径313可以包括例如一个或多个导电通孔395和/或一个或多个导电线397。
在一些实施例中，量子点装置封装300可以是装芯封装，在该装芯封装中，在仍然留于封装衬底304的载体材料（未示出）上构建封装衬底304。在这样的实施例中，载体材料可以是介电材料，其是绝缘材料310的部分；激光通孔或其他直通孔可以通过载体材料做出，以允许导电路径313在第一面324与第二面326之间延伸。
在一些实施例中，封装衬底304可以是或可以以别的方式包括硅内插器（siliconinterposer），并且导电路径313可以是硅直通孔。与可以用于绝缘材料310的其他介电材料相比，硅可以具有可期望地低的热膨胀系数，并且从而可以限制封装衬底304在温度改变期间相对于这样的其他材料（例如，具有更高热膨胀系数的聚合物）所膨胀和收缩的程度。硅内插器也有助于封装衬底304实现可期望地小的线宽并且维持到管芯302的高连接密度。
限制差式膨胀和收缩在冷却环境中制造（且暴露于较高温度）和使用（且暴露于较低温度）量子点装置封装300时可以有助于保持量子点装置封装300的机械和电气完整性。在一些实施例中，封装衬底304中的热膨胀和收缩可以通过维持封装衬底304中导电材料的近似均匀密度（使得封装衬底304的不同部分均匀地膨胀和收缩）、使用加强的介电材料作为绝缘材料310（例如，具有二氧化硅填充物的介电材料）或使用更硬的材料作为绝缘材料310（例如，包括玻璃布纤维的预浸材料）来管理。
管芯302的导电触点365可以经由第一级互连306电耦合于封装衬底304的导电触点379。在一些实施例中，第一级互连306可以包括焊料凸点或球（如图94中图示的）；例如，第一级互连306可以是起初设置在管芯302上或封装衬底304上的倒装芯片（或可控塌陷芯片连接，“C4”）凸点。第二级互连308（例如，焊料球或其他类型的互连）可以使封装衬底304的第一面324上的导电触点399耦合于另一个部件，例如电路板（未示出）。可以包括量子点装置封装300的实施例的电子封装的布置示例在下文参考图96论述。管芯302可以使用例如取放设备而被促使与封装衬底304接触，并且回流或热压缩接合操作可以用于使管芯302经由第一级互连306耦合于封装衬底304。
导电触点365、379和/或399可以包括多个材料层，其可以被选择以起到不同作用。在一些实施例中，导电触点365、379和/或399可以由铝形成，并且可以包括铝与相邻互连之间的金层（例如，具有小于1微米的厚度）来限制触点表面的氧化并且改进与相邻焊料的粘合。在一些实施例中，导电触点365、379和/或399可以由铝形成，并且可以包括例如镍等阻挡金属层，以及金层，其中阻挡金属层被设置在铝与金层之间，并且金层被设置在阻挡金属与相邻互连之间。在这样的实施例中，金可以保护阻挡金属表面以免在组装之前被氧化，并且阻挡金属可以限制焊料从相邻互连扩散到铝内。
在一些实施例中，如果量子点装置100被暴露于常规集成电路处理中常见的高温（例如，大于100摄氏度，或大于200摄氏度），则量子点装置100中的结构和材料可被损坏。特别地，在其中第一级互连306包括焊料的实施例中，焊料可以是低温焊料（例如，具有100摄氏度以下熔点的焊料）使得它可以被融化来使导电触点365和导电触点379耦合而无需使管芯302暴露于较高温度且冒着使量子点装置100损坏的风险。适合的焊料的示例包括基于铟的焊料（例如，包括铟合金的焊料）。然而，在使用低温焊料时，这些焊料在应对量子点装置封装300期间并不完全是固体（例如，在室温或在室温与100摄氏度之间的温度），并且从而第一级互连306的焊料单独可能并不可靠地使管芯302和封装衬底304机械耦合（并且从而可能并不可靠地使管芯302和封装衬底304电耦合）。在一些这样的实施例中，量子点装置封装300可以进一步包括机械稳定器，以用于维持管芯302与封装衬底304之间的机械耦合，甚至在第一级互连306的焊料不是固体时也如此。机械稳定器的示例可以包括管芯302与封装衬底304之间设置的底部填充材料、管芯302与封装衬底304之间设置的角胶、封装衬底304上的管芯302周围设置的二次注塑（overmold）材料和/或用于固定管芯302和封装衬底304的机械框架。
图95A-B是晶圆450以及可以由晶圆450形成的管芯452的顶视图；管芯452可以包括在本文公开的量子点装置封装（例如，量子点装置封装300）中的任一个中。晶圆450可以包括半导体材料并且可以包括具有在晶圆450的表面上形成的常规和量子点装置元件的一个或多个管芯452。这些管芯452中的每个可以是半导体产品的重复单元，其包括任何适合的常规和/或量子点装置。在完成半导体产品的制造后，晶圆450可以经历分离工艺，其中管芯452中的每个互相分开来提供半导体产品的分立“芯片”。管芯452可以包括一个或多个量子点装置100和/或支承电路，以用于将电信号路由到量子点装置100（例如，包括导电通孔和线的互连），以及任何其他IC部件。在一些实施例中，晶圆450或管芯452可以包括存储器装置（例如，静态随机存取存储器（SRAM）装置）、逻辑装置（例如，AND、OR、NAND或NOR门）或任何其他适合的电路元件。这些装置中的多个装置可以组合在单个管芯452上。例如，由多个存储器装置形成的存储器阵列可以在与处理装置（例如，图100的处理装置2002）或配置成将信息存储在存储器装置中或执行存储器阵列中所存储的指令的其他逻辑相同的管芯452上形成。
图96是可以包括本文公开的量子点装置封装300的实施例中的任一个的装置组件400的横截面侧视图。装置组件400包括设置在电路板402上的多个部件。装置组件400可以包括设置在电路板402的第一面440以及电路板402的相对第二面442上的部件；一般来说，部件可以设置在一个或两个面440和442上。
在一些实施例中，电路板402可以是印刷电路板（PCB），其包括通过介电材料层而互相分开且通过导电通孔而互连的多个金属层。这些金属层中的任一个或多个可以采用期望电路图案形成以在耦合于电路板402的部件之间路由电信号（可选地连同其他金属层一起）。在其他实施例中，电路板402可以是封装衬底或柔性板。
图96中图示的装置组件400包括通过耦合部件416而耦合于电路板402的第一面440的内插器上封装结构436。耦合部件416可以使内插器上封装结构436电且机械耦合于电路板402，并且可以包括焊料球（如图94中示出的）、插座的公母部分、粘合剂、底部填充材料和/或任何其他适合的电和/或机械耦合结构。
内插器上封装结构436可以包括通过耦合部件418耦合于内插器404的封装420。耦合部件418可以针对应用采取任何适合的形式，例如在上文参考耦合部件416论述的形式。例如，耦合部件418可以是第二级互连308。尽管在图96中示出了单个封装420，多个封装可以耦合于内插器404；实际上，额外内插器可以耦合于内插器404。内插器404可以提供用于将电路板402和封装420桥接的中间衬底。例如，封装420可以是量子点装置封装300或可以是常规IC封装。在一些实施例中，封装420可以采取本文公开的量子点装置封装300的实施例中的任一个的形式，并且可以包括耦合于封装衬底304（例如，通过倒装芯片连接）的量子点装置管芯302。一般来说，内插器404可以将连接扩展到更宽的间距或将连接重新布线到不同连接。例如，内插器404可以使封装420（例如，管芯）耦合于耦合部件416的球栅阵列0（BGA）以用于耦合于电路板402。在图96中图示的实施例中，封装420和电路板402附连到内插器404的相对侧；在其他实施例中，封装420和电路板402可以附连到内插器的相同侧。在一些实施例中，三个或以上部件可以通过内插器404的方式互连。
内插器404可以由环氧树脂、玻璃纤维增强型环氧树脂、陶瓷材料或例如聚酰亚胺等聚合物材料形成。在一些实施例中，内插器406可以由交替的刚性或柔性材料形成，这些材料可以包括上文描述的用于在半导体衬底中使用的相同材料，例如硅、锗以及其他III-V族和IV族材料。内插器404可以包括金属互连408和通孔410，其包括但不限于硅直通孔（TSV）406。内插器404可以进一步包括嵌入式装置414，其包括但不限于无源和有源装置。这样的装置可以包括但不限于电容器、去耦电容器、电阻器、感应器、熔丝、二极管、变压器、传感器、静电放电（ESD）装置和存储器装置。也可以在内插器404上形成更复杂的装置，例如射频（RF）装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统（MEMS）装置。内插器上封装结构436可以采取本领域内已知的内插器上封装结构中的任一个的形式。
装置组件400可以包括封装424，其通过耦合部件422耦合于电路板402的第一面440。耦合部件422可以采取在上文参考耦合部件416论述的实施例中的任一个的形式，并且封装424可以采取在上文参考封装420论述的实施例中的任一个的形式。封装424可以是例如量子点装置封装300或可以是常规的IC封装。在一些实施例中，封装424可以采取本文公开的量子点装置封装300的实施例中的任一个的形式，并且可以包括耦合于封装衬底304（例如，通过倒装芯片连接）的量子点装置管芯302。
图96中图示的装置组件400包括堆叠封装结构434，其通过耦合部件428耦合于电路板402的第二面442。该堆叠封装结构434可以包括封装426和封装432，其通过耦合部件430而耦合在一起使得封装426被设置在电路板402与封装432之间。耦合部件428和430可以采取上文论述的耦合部件416的实施例中的任一个的形式，并且封装426和432可以采取上文论述的封装420的实施例中的任一个的形式。封装426和432中的每个可以是例如量子点装置封装300或可以是常规的IC封装。在一些实施例中，封装426和432中的一个或两个可以采取本文公开的量子点装置封装300的实施例中的任一个的形式，并且可以包括耦合于封装衬底304（例如，通过倒装芯片连接）的管芯302。
如上文指出的，任何适合的技术可以用于制造本文公开的量子点装置100。图97和98分别是根据各种实施例制造量子点装置的说明性方法1000和1010的流程图。尽管在下文参考方法1000和1010论述的操作按特定顺序被图示且每个被描绘一次，但如适合的话，可以按不同顺序（例如，并行）重复或执行这些操作。另外，如适合的话，可以省略各种操作。方法1000和1010的各种操作可以参考上文论述的实施例中的一个或多个来图示，但方法1000和1010可以用于制造任何适合的量子点装置（包括本文公开的实施例中的任何适合的实施例）。
转向图97的方法1000，在1002，可以提供量子阱堆。例如，可以提供量子阱堆146（例如，在衬底144上），并且它可以包括量子阱层152-1和/或量子阱层152-2（例如，如在上文参考图4-5和88-89论述的）。
在1004，可以在量子阱堆上方形成图案化的绝缘材料。该图案化的绝缘材料可以包括在第一维度中隔开的至少两个开口和在与该第一维度垂直的第二维度中隔开的至少两个开口。例如，可以形成绝缘材料110-1和/或绝缘材料110-2，并且它们可以分别包括开口111-1和111-2（例如，如在上文参考图11-28和48-67论述的）。
在1006，可以在量子阱堆上方形成多个栅极。栅极中的个体栅极可以至少部分设置在开口中的对应个体开口中。例如，多个栅极108-1可以至少部分在开口111-1中形成，并且/或多个栅极108-2可以至少部分在开口111-2中形成（例如，如在上文参考图29-34论述的）。
转向图98的方法1010，在1012，可以提供量子阱堆。例如，可以提供量子阱堆146（例如，在衬底144上），并且它可以包括量子阱层152-1和/或量子阱层152-2（例如，如在上文参考图4-5和88-98论述的）。
在1014，可以在量子阱堆上方形成图案化的模板材料。该图案化的模板材料可以包括多个开口，其具有带有两个相对线性面和两个相对曲面的占用面积形状。例如，可以形成绝缘材料110-1和/或绝缘材料110-2，并且它们可以包括如在图66和67中图示的那样成形（例如，使用在上文参考图48-67论述的技术）的开口111-1和111-2。
在1016，可以在量子阱堆上方形成多个栅极。栅极中的个体栅极可以至少部分设置在开口中的对应个体开口中。例如，多个栅极108-1可以至少部分在开口111-1中形成，并且/或多个栅极108-2可以至少部分在开口111-2中形成（例如，如在上文参考图29-34中论述的）。
本文公开用于操作量子点装置100的多个技术。图99是根据各种实施例操作量子点装置的特定说明性方法1020的流程图。尽管按特定顺序图示在上文参考方法1020论述的操作且每个被描绘一次，但如适合的话，可以按不同顺序（例如，并行）重复或执行这些操作。另外，如适合的话，可以省略各种操作。方法1020的各种操作可以参考上文论述的实施例中的一个或多个来图示，但方法1020可以用于制造任何适合的量子点装置（包括本文公开的实施例中的任何适合的实施例）。
在1022，可以向接近量子阱堆的第一面设置的第一组栅极施加电信号以促使第一量子点在该第一组栅极下面的量子阱堆中的第一量子阱层中形成。根据本文公开的那些中的任一个，第一组栅极可以包括在量子点装置中。例如，在一些实施例中，第一组栅极可以包括个体栅极，其具有带有两个相对线性面和两个相对曲面的占用面积形状。在一些实施例中，第一组栅极可以包括至少三个第一栅极和在至少两个不同对的第一栅极之间延伸的第一绝缘材料。例如，可以向量子阱堆146上的栅极108-1施加一个或多个电压以促使在量子阱层152-1中形成至少一个量子点142-1。
在1024，可以感测第一量子点的量子状态。例如，可以由量子阱层152-2中的量子点142-2感测量子阱层152-1中的量子点142-1的量子状态（或反之亦然）。
图100是可以包括本文公开的量子点装置中的任一个的示例量子计算装置2000的框图。许多部件在图100中图示为包括在量子计算装置2000中，但如对应用是适合的，可以省略或复制这些部件中的任一个或多个。在一些实施例中，量子计算装置2000中所包括的部件中的一些或全部可以附连到一个或多个印刷电路板（例如，母板）。在一些实施例中，这些部件中的各种部件可以被制造到单个芯片上系统（SoC）管芯之上。另外，在各种实施例中，量子计算装置2000可不包括图100中图示的部件中的一个或多个，但量子计算装置2000可以包括接口电路，以用于耦合于一个或多个部件。例如，量子计算装置2000可不包括显示装置2006，但可以包括显示装置2006可以与之耦合的显示装置接口电路（例如，连接器和驱动器电路）。在另一组示例中，量子计算装置2000可不包括音频输入装置2024或音频输出装置2008，但可以包括音频输入装置2024或音频输出装置2008可以与之耦合的音频输入或输出装置接口电路（例如，连接器和支持电路）。
量子计算装置2000可以包括处理装置2002（例如，一个或多个处理装置）。如本文使用的，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。处理装置2002可以包括量子处理装置2026（例如一个或多个量子处理装置），和非量子处理装置2028（例如，一个或多个非量子处理装置）。量子处理装置2026可以包括本文公开的量子点装置100中的一个或多个，并且可以通过对可以在量子点装置100中所生成的量子点执行操作且监测这些操作的结果来执行数据处理。例如，如上文论述的，可以允许不同的量子点交互，可以设置不同量子点的量子状态或使之变换，并且可以（例如，由另一个量子点）读取量子点的量子状态。量子处理装置2026可以是通用量子处理器，或配置成运行一个或多个特定量子算法的专用量子处理器。在一些实施例中，量子处理装置2026可以执行特别适合于量子计算机的算法，例如利用质因数分解、加密/解密的密码算法、优化化学反应的算法、对蛋白质折叠建模的算法等。量子处理装置2026还可以包括支持电路，以支持量子处理装置2026的处理能力，例如输入/输出通道、复用器、信号混合器、量子放大器和模数转换器。
如上文指出的，处理装置2002可以包括非量子处理装置2028。在一些实施例中，非量子处理装置2028可以提供外围逻辑来支持量子处理装置2026的操作。例如，非量子处理装置2028可以控制读取操作的性能、控制写操作的性能、控制量子位的清零等。非量子处理装置2028还可以执行常规计算功能来补充由量子处理装置2026所提供的计算功能。例如，非量子处理装置2028可以采用常规方式与量子计算装置2000的其他部件（例如，下文论述的通信芯片2012、下文论述的显示装置2006等）中的一个或多个接口对接，并且可以充当量子处理装置2026与常规部件之间的接口。非量子处理装置2028可以包括一个或多个数字信号处理器（DSP）、专用集成电路（ASIC）、中央处理单元（CPU）、图形处理单元（GPU）、密码处理器（在硬件内执行密码算法的专门处理器）、服务器处理器或任何其他适合的处理装置。
量子计算装置2000可以包括存储器2004，其自身可以包括一个或多个存储器装置，例如易失性存储器（例如，动态随机存取存储器（DRAM））、非易失性存储器（例如，只读存储器（ROM））、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，可以读取量子处理装置2026中量子位的状态并且将其存储在存储器2004中。在一些实施例中，存储器2004可以包括与非量子处理装置2028共享管芯的存储器。该存储器可以用作高速缓存存储器并且可以包括嵌入式动态随机存取存储器（eDRAM）或自旋转移扭矩磁随机存取存储器（STT-MRAM）。
量子计算装置2000可以包括冷却设备2030。该冷却设备2030可以使量子处理装置2026在操作期间维持在预定低温以减少量子处理装置2026中的散射效应。该预定低温可以根据设定而变化；在一些实施例中，温度可以是5开氏度或更少。在一些实施例中，非量子处理装置2028（和量子计算装置2000的各种其他部件）可未被冷却设备2030冷却，并且相反可以在室温操作。冷却设备2030可以是例如稀释制冷机、氦-3制冷机或液氦制冷机。
在一些实施例中，量子计算装置2000可以包括通信芯片2012（例如，一个或多个通信芯片）。例如，通信芯片2012可以配置成用于管理来往量子计算装置2000的数据转移的无线通信。术语“无线”和它的派生词可以用于描述可以通过使用通过非固体介质的经调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。术语并未意指关联装置不包含任何线，但是在一些实施例中它们可以不包含。
通信芯片2012可以实现许多无线标准或协议中的任一个，其包括但不限于包括Wi-Fi的电气和电子工程师协会（IEEE）标准（IEEE 1402.11系列）、IEEE 1402.16标准（例如，IEEE 1402.16-2005修正）、长期演进（LTE）项目连同任何修正、更新和/或修订（例如，高级LTE项目、超级移动宽带（UMB）项目（也称为“3GPP2”）等）。IEEE 1402.16兼容宽带无线接入（BWA）网络一般称为WiMAX网络，表示全球微波接入互操作性的首字母缩写，其是通过IEEE 1402.16标准的一致性和互操作性测试的产品的认证标记。通信芯片2012可以根据全球移动通信系统（GSM）、通用分组无线电服务（GPRS）、通用移动电信系统（UMTS）、高速分组接入（HSPA）、演进HSPA（E-HSPA）或LTE网络来操作。通信芯片2012可以根据增强数据GSM演进（EDGE）、GSM EDGE无线电接入网络（GERAN）、通用陆地无线电接入网络（UTRAN）或演进UTRAN（E-UTRAN）来操作。通信芯片2012可以根据码分多址（CDMA）、时分多址（TDMA）、数字增强无绳电信（DECT）、演进数据优化（EV-DO）及其派生物以及指定为3G、4G、5G及以后的任何其他无线协议来操作。在其他实施例中，通信芯片2012可以根据其他无线协议来操作。量子计算装置2000可以包括天线2022，以促进无线通信和/或接收其他无线通信（例如AM或FM无线电传输）。
在一些实施例中，通信芯片2012可以管理有线通信，例如电、光或任何其他适合的通信协议（例如，以太网）。如上文指出的，通信芯片2012可以包括多个通信芯片。例如，第一通信芯片2012可以专用于短程无线通信，例如Wi-Fi或蓝牙，并且第二通信芯片2012可以专用于远程无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他。在一些实施例中，第一通信芯片2012可以专用于无线通信，并且第二通信芯片2012可以专用于有线通信。
量子计算装置2000可以包括电池/电源电路2014。电池/电源电路2014可以包括一个或多个能量存储装置（例如，电池或电容器）和/或用于使量子计算装置2000的部件耦合于与量子计算装置2000分开的能源（例如，AC线路电源）的电路。
量子计算装置2000可以包括显示装置2006（或对应的接口电路，如上文论述的）。显示装置2006可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触屏显示器、液晶显示器（LCD）、发光二极管显示器或平板显示器。
量子计算装置2000可以包括音频输出装置2008（或对应的接口电路，如上文论述的）。该音频输出装置2008可以包括生成可听指示符的任何装置，例如扬声器、耳机或耳塞。
量子计算装置2000可以包括音频输入装置2024（或对应的接口电路，如上文论述的）。该音频输入装置2024可以包括生成代表声音的信号的任何装置，例如麦克风、麦克风阵列或数字仪器（例如，具有乐器数字接口（MIDI）输出的仪器）。
量子计算装置2000可以包括全球定位系统（GPS）装置2018（或对应的接口电路，如上文论述的）。GPS装置2018可以与基于卫星的系统通信并且可以接收量子计算装置2000的位置，如本领域内已知的。
量子计算装置2000可以包括另外输出装置2010（或对应的接口电路，如上文论述的）。其他输出装置2010的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他装置提供信息的有线或无线传送器、或额外的存储装置。
量子计算装置2000可以包括另外输入装置2020（或对应的接口电路，如上文论述的）。其他输入装置2020的示例可以包括加速计、陀螺仪、罗盘、图像捕捉装置、键盘、光标控制装置（例如鼠标、触控笔、触控板）、条形码阅读器、快速响应（QR）码阅读器、任何传感器或射频标识（RFID）阅读器。
量子计算装置2000或它的部件的子集可以具有任何适合的形状因子，例如手持或移动计算装置（例如，蜂窝手机、智能电话、移动互联网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理（PDA）、超级移动个人计算机等）、台式计算装置、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字拍摄装置、数字录像机或可穿戴计算装置。
尽管附图中图示的实施例中的各种实施例可以包括确切两个量子阱层152，这只是为了说明性目的，并且根据本公开的教导，本文论述的量子点装置100（或关联的方法或装置）中的任何可以包括三个或以上量子阱层152。从而，本文公开的量子点装置100中的各种装置可以被视为堆叠的量子阱结构，其包括两个或以上量子阱层152。例如，量子点装置100中的双量子阱结构可以包括两个或以上量子阱层152。
下列段落提供本文公开的实施例中的各种实施例的示例。
示例1是量子点装置，该量子点装置包括：量子阱堆，其包括量子阱层；设置在量子阱堆上方的多个栅极，其中栅极中的至少两个在量子阱堆上方在第一维度中被隔开，栅极中的至少两个在量子阱堆上方在第二维度中被隔开，并且该第一维度和第二维度垂直；以及设置在量子阱堆上方的绝缘材料，其中该绝缘材料在第一维度中被隔开的栅极中的至少两个之间延伸，并且绝缘材料在第二维度中被隔开的栅极中的至少两个之间延伸。
示例2可以包括示例1的主题，其中多个栅极的个体栅极具有大致矩形的占用面积。
示例3可以包括示例2的主题，并且还可以规定多个栅极以规则的矩形阵列分布。
示例4可以包括示例1-3中的任一个的主题，并且可以进一步规定绝缘材料包括形状为交叉光栅的区域。
示例5可以包括示例1-4中的任一个的主题，并且可进一步规定多个栅极包括至少三个栅极。
示例6可以包括示例1-5中的任一个的主题，并且还可以规定多个栅极以n x m阵列布置，n大于1，并且m大于1。
示例7可以包括示例1-6中的任一个的主题，并且还可以规定绝缘材料包括十字形部分。
示例8可以包括示例1-7中的任一个的主题，并且可以进一步规定绝缘材料包括在多个栅极周围延伸的外围部分。
示例9可以包括示例1-8中的任一个的主题，并且可以进一步规定绝缘材料包括其中设置栅极中的个体栅极的多个个体开口。
示例10可以包括示例1-9中的任一个的主题，并且可以进一步规定多个栅极是多个第一栅极，量子阱层是第一量子阱层，量子阱堆包括第二量子阱层，并且量子点装置进一步包括设置在量子阱堆下方的多个第二栅极，其中该第二量子阱层被设置在多个第二栅极与第一量子阱层之间。
示例11可以包括示例10的主题，并且可以进一步规定第二栅极中的至少两个在量子阱堆下方在第一维度中被隔开，并且第二栅极中的至少两个在量子阱堆下方在第二维度中被隔开。
示例12可以包括示例11的主题，并且可以进一步规定绝缘材料是第一绝缘材料，并且量子点装置还包括设置在量子阱堆下方的第二绝缘材料，其中第二绝缘材料在第一维度中间隔开的第二栅极中的至少两个之间延伸，并且第二绝缘材料在第二维度中间隔开的第二栅极中的至少两个之间延伸。
示例13可以包括示例12的主题，并且还可以规定第一绝缘材料和第二绝缘材料具有相同的形状。
示例14可以包括示例11-13中的任一个的主题，并且可以进一步规定量子阱堆下方第二栅极的布置是与量子阱堆上方第一栅极的布置相同的布置。
示例15可以包括示例11-14中的任一个的主题，并且可以进一步规定量子阱堆上方的第一栅极中的个体栅极对应于量子阱堆下方的第二栅极中的个体栅极。
示例16可以包括示例11-15中的任一个的主题，并且可以进一步规定第二栅极的布置是量子阱堆周围第一栅极的布置的镜像。
示例17可以包括示例10-16中的任一个的主题，并且可以进一步规定阻挡层被设置在第一与第二量子阱层之间。
示例18可以包括示例10-17中的任一个的主题，并且可以进一步包括：第一和第二导电路径，其导电地接触第一量子阱层；以及第三和第四导电路径，其导电地接触第二量子阱层。
示例19可以包括示例18的主题，并且可以进一步规定第一和第二导电路径经由量子阱堆中的第一掺杂区而导电地接触第一量子阱层，并且第三和第四导电路径经由量子阱堆中的第二掺杂区而导电地接触第二量子阱层。
示例20可以包括示例1-19中的任一个的主题，并且可以进一步规定量子阱层由硅或锗形成。
示例21可以包括示例1-20中的任一个的主题，并且还可以规定绝缘材料是第一绝缘材料，并且量子点装置还包括：第二绝缘材料，其被设置在量子阱堆上方;以及第一和第二导电路径，其延伸穿过第二绝缘材料以导电地接触量子阱层。
示例22可以包括示例1-21中的任一个的主题，并且还可以规定第一和第二导电路径经由量子阱堆中的第一掺杂区域导电地接触第一量子阱层。
示例23可以包括示例1-22中的任一个的主题，并且可以进一步规定栅极中的相邻栅极相隔100纳米或更少的距离。
示例24可以包括示例1-23中的任一个的主题，并且可以进一步规定栅极中的相邻栅极相隔20与100纳米之间的距离。
示例25可以包括示例1-24中的任一个的主题，并且可以进一步规定多个栅极包括：具有第一长度的第一栅极；两个第二栅极，这两个第二栅极被布置使得该第一栅极被设置在第二栅极之间，其中第二栅极具有与第一长度不同的第二长度；以及两个第三栅极，该两个第三栅极被布置使得第二栅极被设置在第三栅极之间，其中第三栅极具有与第一长度不同且与第二长度不同的第三长度。
示例26可以包括示例1-25中的任一个的主题，并且可以进一步规定多个栅极中的个体栅极包括栅极电介质，其具有U型横截面。
示例27是操作量子点装置的方法，其包括：向接近量子阱堆的第一面设置的第一组栅极施加电信号以促使第一量子点在第一组栅极下面的量子阱堆中的第一量子阱层中形成，其中第一组栅极包括至少三个第一栅极和在至少不同的两对第一栅极之间延伸的第一绝缘材料；以及感测第一量子点的量子状态。
示例28可以包括示例27的主题，并且可以进一步规定感测第一量子点的量子状态包括：向接近量子阱堆的第二面设置的第二组栅极施加电信号以促使第二量子点在第二组栅极下面的量子阱堆中的第二量子阱层中形成，其中量子阱堆的第一和第二面是量子阱堆的相对面。
示例29可以包括示例27-28中的任一个的主题，并且可以进一步规定感测第一量子点的量子状态包括感测第一量子点的自旋态。
示例30可以包括示例27-29中的任一个的主题，并且可以进一步规定将电信号施加到第一组栅极是为了促使第二量子点在量子阱层中形成。
示例31可以包括示例27-30中的任一个的主题，并且还可以规定第一绝缘材料包括形状为交叉光栅的区域。
示例32是一种制造量子点装置的方法，包括：提供量子阱堆;在量子阱堆上方形成图案化的绝缘材料，其中图案化的绝缘材料包括在第一维度上间隔开的至少两个开口和在垂直于第一维度的第二维度上间隔开的至少两个开口;以及在量子阱堆上方形成多个栅极，其中所述栅极中的个体栅极至少部分地设置在所述开口中的相应个体开口中。
示例33可以包括示例32的主题，并且可以进一步规定图案化的绝缘材料和多个栅极在量子阱堆的第一面上方形成，并且方法进一步包括在量子阱堆的第二面上方形成另一组栅极，其中量子阱堆的第二面与量子阱堆的第一面相对。
示例34可以包括示例32-33中的任一个的主题，并且可以进一步规定提供量子阱堆包括在支承上提供量子阱堆，并且方法进一步包括在形成多个栅极后使量子阱堆与支承分开。
示例35可以包括示例32-34中的任一个的主题，并且可以进一步包括：去除量子阱堆中的至少一些来形成凹陷；以及在接近凹陷的量子阱堆中提供掺杂剂。
示例36可以包括示例32-35中的任一个的主题，并且还可以规定形成图案化的绝缘材料包括：提供未图案化的绝缘材料;在未图案化的绝缘材料上方提供第一硬掩模;形成在第一硬掩模中沿第一方向定向的第一多个平行沟槽;在未图案化的绝缘材料上方提供第二硬掩模;形成在第一硬掩模中沿第二方向定向的第二多个平行沟槽，其中第二方向垂直于第一方向;以及通过去除其中第一多个沟槽和第二多个沟槽重叠的区域中的未图案化的绝缘材料，使未图案化的绝缘材料图案化以形成图案化的绝缘材料。
示例37可以包括示例36的主题，并且还可以包括：在未图案化的绝缘材料上方提供第三硬掩模;以及通过去除其中第一多个沟槽和第二多个沟槽重叠的区域来使第三硬掩模图案化;其中，使未图案化的绝缘材料图案化包括根据图案化的第三硬掩模使未图案化的绝缘材料图案化。
示例38可以包括示例36-37中的任一个的主题，并且可以进一步规定形成图案化的绝缘材料包括使用基于间隔物的间距四分技术或基于间隔物的间距半分技术。
示例39是量子计算装置，其包括：量子处理装置，其中该量子处理装置包括有源量子阱层和读取量子阱层；第一组栅极，用于控制有源量子阱层中量子点的形成；和第二组栅极，用于控制读取量子阱层中量子点的形成，并且其中第一组栅极包括至少三个第一栅极和在至少不同的两对第一栅极之间延伸的绝缘材料；非量子处理装置，其耦合于量子处理装置，来控制施加于第一组栅极和第二组栅极的电压；以及存储器装置，用于存储由读取量子阱层在量子处理装置的操作期间所生成的数据。
示例40可以包括示例39的主题，并且可以进一步包括冷却设备，用于使量子处理装置的温度维持在5开氏度以下。
示例41可以包括示例40的主题，并且可以进一步规定冷却设备包括稀释制冷机。
示例42可以包括示例40的主题，并且可以进一步规定冷却设备包括液氦制冷机。
示例43可以包括示例39-42中的任一个的主题，并且可以进一步规定存储器装置将存储将由量子处理装置执行的量子计算算法的指令。
示例44可以包括示例39-43中的任一个的主题，并且可以进一步规定第一组栅极和第二组栅极每个包括采用二维阵列布置的多个栅极。
示例45可以包括示例39-44中的任一个的主题，并且可以进一步规定第一组栅极中的相邻栅极相隔20与100纳米之间的距离。
示例46可以包括示例39-45中的任一个的主题，并且还可以规定绝缘材料具有形状为栅格的区域。

Claims (25)

1.一种量子点装置，包括：
量子阱堆，包括量子阱层；
设置在所述量子阱堆上方的多个栅极，其中所述栅极中的至少两个在所述量子阱堆上方在第一维度中被隔开，所述栅极中的至少两个在所述量子阱堆上方在第二维度中被隔开，并且所述第一维度和所述第二维度垂直；以及
设置在所述量子阱堆上方的绝缘材料，其中所述绝缘材料在所述第一维度中被隔开的所述栅极中的至少两个之间延伸，并且所述绝缘材料在所述第二维度中被隔开的所述栅极中的至少两个之间延伸。
2.如权利要求1所述的量子点装置，其中所述多个栅极中的个体栅极具有大致矩形的占用面积。
3.如权利要求2所述的量子点装置，其中所述多个栅极以规则的矩形阵列分布。
4.如权利要求1所述的量子点装置，其中所述多个栅极采用nxm阵列布置，n大于1并且m大于1。
5.如权利要求1所述的量子点装置，其中，所述绝缘材料包括围绕所述多个栅极延伸的外围部分。
6.如权利要求1-5中任一项所述的量子点装置，其中所述多个栅极是多个第一栅极，所述量子阱层是第一量子阱层，所述量子阱堆包括第二量子阱层，并且所述量子点装置进一步包括：
设置在所述量子阱堆下方的多个第二栅极，其中所述第二量子阱层被设置在所述多个第二栅极与所述第一量子阱层之间。
7.如权利要求6所述的量子点装置，其中所述第二栅极中的至少两个在所述量子阱堆下方在所述第一维度中被隔开，并且所述第二栅极中的至少两个在所述量子阱堆下方在所述第二维度中被隔开。
8.如权利要求7所述的量子点装置，其中所述绝缘材料是第一绝缘材料，并且所述量子点装置还包括：
第二绝缘材料，设置在所述量子阱堆下方，其中所述第二绝缘材料在第一维度中间隔开的所述第二栅极中的至少两个之间延伸，并且所述第二绝缘材料在第二维度中间隔开的所述第二栅极中的至少两个之间延伸。
9.如权利要求8所述的量子点装置，其中所述第一绝缘材料和所述第二绝缘材料具有相同的形状。
10.如权利要求7所述的量子点装置，其中所述量子阱堆下方的所述第二栅极的布置与所述量子阱堆上方的所述第一栅极的布置是相同的布置。
11.如权利要求6所述的量子点装置，还包括：
第一导电路径和第二导电路径，所述第一导电路径和所述第二导电路径与所述第一量子阱层导电接触;以及
第三导电路径和第四导电路径，所述第三导电路径和所述第四导电路径与所述第二量子阱层导电接触。
12.如权利要求1-5中任一项所述的量子点装置，其中所述栅极中的相邻栅极间隔开100纳米或更小的距离。
13.如权利要求1-5中任一项所述的量子点装置，其中所述多个栅极包括：
具有第一长度的第一栅极；
两个第二栅极，其被布置成使得所述第一栅极被设置在所述第二栅极之间，其中所述第二栅极具有与所述第一长度不同的第二长度；以及
两个第三栅极，其被布置成使得所述第二栅极被设置在所述第三栅极之间，其中所述第三栅极具有与所述第一长度不同且与所述第二长度不同的第三长度。
14.一种操作量子点装置的方法，其包括：
向接近量子阱堆的第一面设置的第一组栅极施加电信号以促使第一量子点在所述第一组栅极下面的所述量子阱堆中的第一量子阱层中形成，其中所述第一组栅极包括至少三个第一栅极和在至少不同的两对第一栅极之间延伸的第一绝缘材料；以及
感测所述第一量子点的量子状态。
15.如权利要求14所述的方法，其中感测所述第一量子点的所述量子状态包括：
向接近所述量子阱堆的第二面设置的第二组栅极施加电信号以促使第二量子点在所述第二组栅极下面的所述量子阱堆中的第二量子阱层中形成，其中所述量子阱堆的所述第一和第二面是所述量子阱堆的相对面。
16.如权利要求14所述的方法，其中感测所述第一量子点的所述量子状态包括感测所述第一量子点的自旋态。
17.如权利要求14-16中任一项所述的方法，其中，所述第一绝缘材料包括形状为交叉光栅的区域。
18.一种制造量子点装置的方法，包括：
提供量子阱堆;
在所述量子阱堆上方形成图案化的绝缘材料，其中所述图案化的绝缘材料包括在第一维度中间隔开的至少两个开口和在垂直于所述第一维度的第二维度中间隔开的至少两个开口;以及
在所述量子阱堆上方形成多个栅极，其中所述栅极中的个体栅极至少部分地设置在所述开口中的相应个体开口中。
19.如权利要求18所述的方法，其中，所述图案化的绝缘材料和所述多个栅极形成在所述量子阱堆的第一面上方，并且所述方法还包括：
在所述量子阱堆的第二面上方形成另一组栅极，其中所述量子阱堆的所述第二面与所述量子阱堆的所述第一面相对。
20.如权利要求18-19中任一项所述的方法，其中形成所述图案化的绝缘材料包括：
提供未图案化的绝缘材料;
在所述未图案化的绝缘材料上方提供第一硬掩模;
形成在所述第一硬掩模中沿第一方向定向的第一多个平行沟槽;
在所述未图案化的绝缘材料上方提供第二硬掩模;
形成在所述第一硬掩模中沿第二方向定向的第二多个平行沟槽，
其中所述第二方向垂直于所述第一方向;以及
通过去除其中所述第一多个沟槽和所述第二多个沟槽重叠的区域中的所述未图案化的绝缘材料，使所述未图案化的绝缘材料图案化以形成所述图案化的绝缘材料。
21.如权利要求20所述的方法，其中形成所述图案化的绝缘材料包括使用基于间隔物的间距四分技术或基于间隔物的间距半分技术。
22.一种量子计算装置，包括：
量子处理装置，其中所述量子处理装置包括：有源量子阱层和读取量子阱层；第一组栅极，所述第一组栅极用于控制所述有源量子阱层中量子点的形成；以及第二组栅极，所述第二组栅极用于控制所述读取量子阱层中量子点的形成，并且其中所述第一组栅极包括至少三个第一栅极和在至少不同的两对第一栅极之间延伸的绝缘材料；
非量子处理装置，其耦合于所述量子处理装置，以控制施加于所述第一组栅极和所述第二组栅极的电压；以及
存储器装置，用于存储由所述读取量子阱层在所述量子处理装置的操作期间所生成的数据。
23.如权利要求22所述的量子计算装置，还包括：
冷却装置，用于将所述量子处理装置的温度维持在5开氏度以下。
24.如权利要求22-23中任一项所述的量子计算装置，其中所述第一组栅极和所述第二组栅极每个包括采用二维阵列布置的多个栅极。
25.如权利要求22-23中任一项所述的量子计算装置，其中，所述绝缘材料具有形状为栅格的区域。
CN201680088367.0A 2016-08-10 2016-08-10 量子点阵列装置 Active CN109564936B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/046236 WO2018031007A1 (en) 2016-08-10 2016-08-10 Quantum dot array devices

Publications (2)

Publication Number Publication Date
CN109564936A true CN109564936A (zh) 2019-04-02
CN109564936B CN109564936B (zh) 2023-02-17

Family

ID=61162372

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680088367.0A Active CN109564936B (zh) 2016-08-10 2016-08-10 量子点阵列装置

Country Status (6)

Country Link
US (1) US11594599B2 (zh)
EP (1) EP3497725A4 (zh)
JP (1) JP6938611B2 (zh)
KR (1) KR102553538B1 (zh)
CN (1) CN109564936B (zh)
WO (1) WO2018031007A1 (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109564936B (zh) 2016-08-10 2023-02-17 英特尔公司 量子点阵列装置
EP3497724A4 (en) 2016-08-10 2020-03-25 Intel Corporation QUANTUM POINT GROUP DEVICES
US10770545B2 (en) 2016-08-30 2020-09-08 Intel Corporation Quantum dot devices
US10804399B2 (en) 2016-09-24 2020-10-13 Intel Corporation Double-sided quantum dot devices
WO2018057018A1 (en) 2016-09-24 2018-03-29 Intel Corporation Quantum dot array devices with shared gates
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
US11288586B2 (en) 2016-09-27 2022-03-29 Intel Corporation Independent double-gate quantum dot qubits
US11276756B2 (en) 2016-09-30 2022-03-15 Intel Corporation Quantum dot devices with single electron transistor detectors
EP3520143A4 (en) 2016-09-30 2020-06-17 INTEL Corporation ARRANGEMENTS OF SINGLE ELECTRON TRANSISTORS (ASSEMBLIES) AND QUANTUM BIT DETECTORS BASED ON AN ASSEMBLY
US11063040B2 (en) 2016-11-03 2021-07-13 Intel Corporation Quantum dot devices
WO2018125026A1 (en) 2016-12-27 2018-07-05 Intel Corporation Superconducting qubit device packages
US11038021B2 (en) 2017-06-24 2021-06-15 Intel Corporation Quantum dot devices
US11322591B2 (en) 2017-06-24 2022-05-03 Intel Corporation Quantum dot devices
US11063138B2 (en) 2017-06-24 2021-07-13 Intel Corporation Quantum dot devices
WO2019066840A1 (en) 2017-09-28 2019-04-04 Intel Corporation QUANTUM WELL STACK STRUCTURES FOR QUANTUM POINT DEVICES
US11557630B2 (en) 2017-09-28 2023-01-17 Intel Corporation Quantum dot devices with selectors
CN111108604A (zh) 2017-12-17 2020-05-05 英特尔公司 量子点器件的量子阱堆叠
WO2019125456A1 (en) 2017-12-21 2019-06-27 Intel Corporation Quantum dot devices
WO2019125499A1 (en) 2017-12-23 2019-06-27 Intel Corporation Hexagonal arrays for quantum dot devices
WO2019125501A1 (en) 2017-12-23 2019-06-27 Intel Corporation Quantum dot devices
US11494682B2 (en) 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
WO2019135769A1 (en) 2018-01-08 2019-07-11 Intel Corporation Differentially strained quantum dot devices
US10847705B2 (en) 2018-02-15 2020-11-24 Intel Corporation Reducing crosstalk from flux bias lines in qubit devices
US11177912B2 (en) 2018-03-06 2021-11-16 Intel Corporation Quantum circuit assemblies with on-chip demultiplexers
US11355623B2 (en) 2018-03-19 2022-06-07 Intel Corporation Wafer-scale integration of dopant atoms for donor- or acceptor-based spin qubits
US11183564B2 (en) 2018-06-21 2021-11-23 Intel Corporation Quantum dot devices with strain control
US11417765B2 (en) 2018-06-25 2022-08-16 Intel Corporation Quantum dot devices with fine-pitched gates
US11335778B2 (en) 2018-06-26 2022-05-17 Intel Corporation Quantum dot devices with overlapping gates
US10910488B2 (en) 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates
US10879446B2 (en) 2018-08-14 2020-12-29 Intel Corporation Vertical flux bias lines coupled to vertical squid loops in superconducting qubits
US11424324B2 (en) 2018-09-27 2022-08-23 Intel Corporation Multi-spacers for quantum dot device gates
US11450765B2 (en) * 2018-09-27 2022-09-20 Intel Corporation Quantum dot devices with diodes for electrostatic discharge protection
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates
US11749721B2 (en) 2018-09-28 2023-09-05 Intel Corporation Gate walls for quantum dot devices
US11658212B2 (en) 2019-02-13 2023-05-23 Intel Corporation Quantum dot devices with conductive liners
US11699747B2 (en) * 2019-03-26 2023-07-11 Intel Corporation Quantum dot devices with multiple layers of gate metal
US11682701B2 (en) 2019-03-27 2023-06-20 Intel Corporation Quantum dot devices
US11011693B2 (en) 2019-06-24 2021-05-18 Intel Corporation Integrated quantum circuit assemblies for cooling apparatus
JP7244388B2 (ja) * 2019-08-05 2023-03-22 株式会社日立製作所 量子情報処理装置及び量子ビットアレイ
US11957066B2 (en) 2019-09-04 2024-04-09 Intel Corporation Stackable in-line filter modules for quantum computing
CA3157734A1 (en) * 2019-11-08 2021-05-14 Peter Carl Hendrickson System and method using multilayer qubit lattice arrays for quantum computing
US11387324B1 (en) 2019-12-12 2022-07-12 Intel Corporation Connectivity in quantum dot devices
EP3922596A1 (en) * 2020-06-12 2021-12-15 Imec VZW A method for processing a semiconductor device with two closely spaced gates
JP2022002236A (ja) * 2020-06-19 2022-01-06 日本電気株式会社 量子デバイス
JP2023172805A (ja) * 2022-05-24 2023-12-06 株式会社日立製作所 量子ビットアレイチップ、量子コンピュータ

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5285081A (en) * 1991-12-09 1994-02-08 Nec Corporation Field effect transistor having quasi one-dimensional electron gas confined under electron resonance
JPH0677130A (ja) * 1992-08-26 1994-03-18 Hitachi Ltd ラテラル超格子素子
JPH07307454A (ja) * 1993-09-16 1995-11-21 Toshiba Corp 量子効果装置、回転方式論理装置および半導体装置の製造方法
US20060157685A1 (en) * 2003-07-02 2006-07-20 Koninklije Philips Electronics N.V. Semiconductor device method of manfacturing a quantum well structure and a semiconductor device comprising such a quantum well structure
WO2008085974A2 (en) * 2007-01-08 2008-07-17 Unniversity Of Connecticut Nonvolatile memory and three-state fets using cladded quantum dot gate structure
EP2075745A1 (en) * 2007-12-28 2009-07-01 Hitachi Ltd. Quantum information processing device
US7830695B1 (en) * 2006-10-30 2010-11-09 Hrl Laboratories Capacitive arrangement for qubit operations
US20100308328A1 (en) * 2007-05-16 2010-12-09 Hiroshima University Semiconductor device
US20130087766A1 (en) * 2011-10-07 2013-04-11 The Regents Of The University Of California Scalable quantum computer architecture with coupled donor-quantum dot qubits
CN103812002A (zh) * 2012-11-07 2014-05-21 无锡华御信息技术有限公司 半导体分布反馈激光器
US20150279981A1 (en) * 2013-03-14 2015-10-01 Wisconsin Alumni Research Foundation Direct tunnel barrier control gates in a two-dimensional electronic system

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3361135B2 (ja) 1991-12-20 2003-01-07 テキサス インスツルメンツ インコーポレイテツド 量子効果論理ユニットとその製造方法
US6333516B1 (en) * 1993-09-16 2001-12-25 Kabushiki Kaisha Toshiba Quantum effect device
JP3541425B2 (ja) * 1994-04-21 2004-07-14 ソニー株式会社 量子メモリおよびその動作方法
US6384457B2 (en) 1999-05-03 2002-05-07 Intel Corporation Asymmetric MOSFET devices
US6744082B1 (en) * 2000-05-30 2004-06-01 Micron Technology, Inc. Static pass transistor logic with transistors with multiple vertical gates
US6597010B2 (en) * 2001-03-09 2003-07-22 Wisconsin Alumni Research Foundation Solid-state quantum dot devices and quantum computing using nanostructured logic gates
US7208753B2 (en) * 2005-03-17 2007-04-24 The United States Of America As Represented By The Secretary Of The Navy Enhancement mode single electron transistor
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
CA2647105A1 (en) 2006-02-17 2007-10-25 Ravenbrick, Llc Quantum dot switching device
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP4762118B2 (ja) 2006-11-17 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
JP5491145B2 (ja) 2009-11-26 2014-05-14 日本電信電話株式会社 単電子ターンスタイルデバイスおよびその製造方法
US9368622B1 (en) 2010-06-04 2016-06-14 Hrl Laboratories, Llc Stitched gate GaN HEMTs
US8575653B2 (en) 2010-09-24 2013-11-05 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same
SG2014007199A (en) 2011-09-30 2014-04-28 Intel Corp Non-planar transistors and methods of fabrication thereof
US9005875B2 (en) 2013-03-15 2015-04-14 Intel Corporation Pre-patterned hard mask for ultrafast lithographic imaging
US9691763B2 (en) * 2013-12-27 2017-06-27 International Business Machines Corporation Multi-gate FinFET semiconductor device with flexible design width
CN106414310B (zh) * 2014-06-06 2020-08-07 新南创新私人有限公司 处理设备、用于处理设备的处理元件及其操作和实现方法
US9397168B2 (en) 2014-10-17 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method to define the active region of a transistor employing a group III-V semiconductor material
CN109564936B (zh) 2016-08-10 2023-02-17 英特尔公司 量子点阵列装置
EP3497724A4 (en) 2016-08-10 2020-03-25 Intel Corporation QUANTUM POINT GROUP DEVICES

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5285081A (en) * 1991-12-09 1994-02-08 Nec Corporation Field effect transistor having quasi one-dimensional electron gas confined under electron resonance
JPH0677130A (ja) * 1992-08-26 1994-03-18 Hitachi Ltd ラテラル超格子素子
JPH07307454A (ja) * 1993-09-16 1995-11-21 Toshiba Corp 量子効果装置、回転方式論理装置および半導体装置の製造方法
US20060157685A1 (en) * 2003-07-02 2006-07-20 Koninklije Philips Electronics N.V. Semiconductor device method of manfacturing a quantum well structure and a semiconductor device comprising such a quantum well structure
US7830695B1 (en) * 2006-10-30 2010-11-09 Hrl Laboratories Capacitive arrangement for qubit operations
WO2008085974A2 (en) * 2007-01-08 2008-07-17 Unniversity Of Connecticut Nonvolatile memory and three-state fets using cladded quantum dot gate structure
US20100308328A1 (en) * 2007-05-16 2010-12-09 Hiroshima University Semiconductor device
EP2075745A1 (en) * 2007-12-28 2009-07-01 Hitachi Ltd. Quantum information processing device
US20130087766A1 (en) * 2011-10-07 2013-04-11 The Regents Of The University Of California Scalable quantum computer architecture with coupled donor-quantum dot qubits
CN103812002A (zh) * 2012-11-07 2014-05-21 无锡华御信息技术有限公司 半导体分布反馈激光器
US20150279981A1 (en) * 2013-03-14 2015-10-01 Wisconsin Alumni Research Foundation Direct tunnel barrier control gates in a two-dimensional electronic system

Also Published As

Publication number Publication date
CN109564936B (zh) 2023-02-17
JP6938611B2 (ja) 2021-09-22
KR20190029582A (ko) 2019-03-20
KR102553538B1 (ko) 2023-07-10
US11594599B2 (en) 2023-02-28
EP3497725A4 (en) 2020-04-15
US20190229189A1 (en) 2019-07-25
WO2018031007A1 (en) 2018-02-15
JP2019531592A (ja) 2019-10-31
EP3497725A1 (en) 2019-06-19

Similar Documents

Publication Publication Date Title
CN109564936A (zh) 量子点阵列装置
CN109564935A (zh) 量子点阵列装置
CN109791943B (zh) 具有单电子晶体管检测器的量子点器件
CN109791945B (zh) 具有共享栅的量子点阵列设备
CN109643726A (zh) 量子点装置
CN110233150A (zh) 量子点器件中的鳍部应变
CN109564937A (zh) 量子点阵列装置
CN110176455A (zh) 量子点器件中的栅极布置
JP6938621B2 (ja) 量子コンピューティングアセンブリ
CN109791946B (zh) 双侧面量子点器件
CN110176491A (zh) 量子点器件中的栅极布置
CN110137136A (zh) 用于在量子器件中形成金属栅的侧壁金属垫片
CN111108604A (zh) 量子点器件的量子阱堆叠
WO2018143986A1 (en) Quantum dot array devices
US11444188B2 (en) Quantum dot devices
CN104838495B (zh) 用于穿硅通孔的平台结构
CN109791944A (zh) 单电子晶体管
WO2019125500A1 (en) Quantum dot devices
WO2018057016A1 (en) Qubit-detector die assemblies
WO2018044267A1 (en) Quantum dot devices
CN110197820A (zh) 使用薄膜晶体管的可重配置的互连布置
US11699747B2 (en) Quantum dot devices with multiple layers of gate metal
US11387324B1 (en) Connectivity in quantum dot devices
CN114628506A (zh) 用于量子点装置的横向栅极材料布置
TW202217670A (zh) 用於神經計算的分級振盪器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant