JP6938611B2 - 量子ドットデバイス、量子ドットデバイスを操作する方法、量子ドットデバイスを製造する方法および量子コンピューティングデバイス - Google Patents

量子ドットデバイス、量子ドットデバイスを操作する方法、量子ドットデバイスを製造する方法および量子コンピューティングデバイス Download PDF

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Description

［背景技術］
量子コンピューティングとは、量子力学的な現象を用いてデータを操作する、コンピューテーションシステムに関連する研究分野を指す。重ね合わせ（量子変数が複数の異なる状態において同時に存在してよい）、およびもつれ（複数の量子変数が空間または時間における量子変数間の距離に関わらず関連する状態を有する）等のこれらの量子力学的現象は、従来のコンピューティング世界においては類似性を有さず、このため、従来のコンピューティングデバイスを用いては実装できない。
実施形態は、以下の詳細な説明を添付図面と併せると容易に理解されよう。本説明を容易にすべく、同様の参照符号は同様の構造的要素を指す。添付図面中の実施形態は、限定ではなく例示として示すものである。
様々な実施形態による量子ドットデバイスの断面図である。 様々な実施形態による量子ドットデバイスの断面図である。 様々な実施形態による量子ドットデバイスの断面図である。 様々な実施形態による量子ドットデバイスの断面図である。
様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な例示的な段階を示す。
様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。 様々な実施形態による、量子ドットデバイスの製造の様々な代替の例示的な段階を示す。
様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。 様々な実施形態による、ゲートのパターン形成にピッチ四分割技術を用いる、量子ドットデバイスの製造の様々な例示的な段階を示す。
様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。 様々な実施形態による、量子ドットデバイスの製造における様々な代替の段階を示す。
様々な実施形態による、量子ドットデバイスに用いられてよい量子ウェルスタックの様々な例の断面図である。 様々な実施形態による、量子ドットデバイスに用いられてよい量子ウェルスタックの様々な例の断面図である。
様々な実施形態による、複数の量子ドット形成領域を有する量子ドットデバイスの実施形態を示す。
様々な実施形態による、マグネットラインを含む量子ドットデバイスの断面図である。 様々な実施形態による、マグネットラインを含む量子ドットデバイスの断面図である。
様々な実施形態による、複数の相互接続層を持つ量子ドットデバイスの断面図である。
様々な実施形態による、量子ドットデバイスパッケージの断面図である。
本明細書に開示する量子ドットデバイスのうちの任意のものを含んでよいウェハおよびダイの平面図である。 本明細書に開示する量子ドットデバイスのうちの任意のものを含んでよいウェハおよびダイの平面図である。
本明細書に開示する量子ドットデバイスのうちの任意のものを含んでよいデバイスアセンブリの側断面図である。
様々な実施形態による、量子ドットデバイスを製造する例示の方法のフロー図である。 様々な実施形態による、量子ドットデバイスを製造する例示の方法のフロー図である。
様々な実施形態による、量子ドットデバイスを操作する例示の方法のフロー図である。
様々な実施形態による、本明細書に開示した量子ドットデバイスのうちの任意のものを含んでよい例示的な量子コンピューティングデバイスの一例のブロック図である。
本明細書には、量子ドットデバイスおよび関連するコンピューティングデバイスおよび方法について開示する。例えば、いくつかの実施形態において、量子ドットデバイスは、量子ウェル層を含む量子ウェルスタックと、量子ウェルスタックの上方に配置された複数のゲートであって、複数のゲートのうち少なくとも２つは、量子ウェルスタックの上方で第１の次元において離間されており、複数のゲートのうち少なくとも２つは、量子ウェルスタックの上方で第２の次元において離間されており、第１の次元と第２の次元とは垂直である、複数のゲートと、量子ウェルスタックの上方に配置された絶縁材料であって、絶縁材料は第１の次元において離間された複数のゲートのうち少なくとも２つの間を延び、絶縁材料は第２の次元において離間された複数のゲートのうち少なくとも２つの間を延びる、絶縁材料と、を備えてよい。
本明細書に開示する量子ドットデバイスは、量子コンピューティングデバイスにおいて量子ビット（「キュビット」）として機能する量子ドットの形成を可能にしてよく、および量子ロジック操作を実行するためのこれらの量子ドットの制御を可能にしてよい。量子ドットの形成および操作に対する以前のアプローチとは異なり、本明細書に開示の量子ドットデバイスの様々な実施形態は、量子ドットの強力な空間的位置特定（従って、量子ドットの相互作用および操作に対する優れた制御性）、デバイスに含まれる量子ドットの数における優れたスケーラビリティ、および／または、より大きなコンピューティングデバイスへ量子ドットデバイスを統合するための量子ドットデバイスへの電気的接続の形成における設計の柔軟性をもたらす。
以下の詳細な説明においては、本明細書の一部を成す添付図面への参照がなされる。添付図面中に、実施してよい実施形態を例示として示す。他の実施形態が利用されてよいこと、および本開示の範囲を逸脱することなく、構造的または論理的変更を成し得ることを理解されたい。従って、以下の詳細な説明は、限定的な意味において解釈されないものとする。
様々な動作は、特許請求された発明の理解に最も良く寄与する態様において、複数の別個の動作または操作として順番に記載されてよい。しかしながら、説明の順序は、これらの動作が必然的に順序に依存することを示唆するものとして解釈されてはならない。特に、これらの動作は、提示の順序で実行されなくてよい。記載された動作は、説明する実施形態とは異なる順序で実行されてよい。様々な追加の動作が実行されてよく、および／または、追加の実施形態において、記載した動作は省略されてよい。
本開示の目的において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的において、「Ａ、Ｂおよび／またはＣ」は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、Ｂ、およびＣ）を意味する。「間」という用語が測定範囲について用いられるとき、測定範囲の両端の値が含まれる。本明細書で用いる「Ａ／Ｂ／Ｃ」は、（Ａ）、（Ｂ）、および／または（Ｃ）を意味する。
説明は、「一実施形態において」または「実施形態において」という文言を用いるが、これらのそれぞれは、同一のまたは異なる実施形態のうちの１または複数を指してよい。さらに、用語「備える」、「含む」、「有する」等が本開示の実施形態に関し用いられるとき、これらは同義語である。本開示は、「上方」、「下方」、「上」、「底」および「側」等の視点に基づく説明を用いてよいが、このような説明は、説明を容易化するため用いられており、開示された実施形態の適用を限定する意図ではない。添付図面は必ずしも縮尺通り描画されていない。本明細書で用いられる「ｈｉｇｈ‐ｋ誘電体」とは、酸化ケイ素よりも高い誘電率を有する材料を指す。
図１から４は、様々な実施形態による量子ドットデバイス１００の断面図である。特に、図２は、図１および４の量子ドットデバイス１００のＡ‐Ａ方向の断面図を示す。図３は、図１および４の量子ドットデバイス１００のＢ‐Ｂ方向の断面図を示す（一方、図１は、図２および３の量子ドットデバイス１００のＣ‐Ｃ方向の断面図を示し、図４は、図２および３の量子ドットデバイスのＤ‐Ｄ方向の断面図を示す）。図１および４は、図２および３の「上」断面図とみなされてよく、図２および３は、「側」断面図とみなされてよいが、上に特記した通り、このような説明は説明を容易にするために用いられており、開示された実施形態の適用を限定することを意図していない。
量子ドットデバイス１００は、絶縁材料１２８（例えば、酸化ケイ素）により離間された１または複数の量子ドット形成領域１０４を含んでよい。図１から４中では、単一の量子ドット形成領域１０４のみを示すが、これは単に説明を簡便にするためであり、量子ドットデバイス１００には１つより多い量子ドット形成領域１０４が含まれてよい（例えば、図９０を参照して後述するように）。量子ドット形成領域１０４は、量子ウェルスタック１４６を含んでよく、量子ウェルスタック１４６は１または複数の量子ウェル層１５２を含んでよい。図１から４に示す実施形態においては、量子ウェルスタック１４６は２つの量子ウェル層１５２‐１および１５２‐２を含むが、いくつかの実施形態（本明細書でさらに詳しく説明する）においては、量子ウェルスタック１４６は、１つの量子ウェル層１５２、または３若しくは３より多い量子ウェル層１５２を含んでよい。図１から４中に示す実施形態では、量子ウェル層１５２−１および量子ウェル層１５２−２は、バリア層１５４によって離間されている。量子ウェルスタック１４６の例については、図８８から８９を参照して後に詳しく説明する。いくつかの実施形態において、量子ドットデバイス１００は、量子ドットデバイス１００に機械的支持を提供するための支持部１０３（例えば、キャリアまたは他の構造体の形態で）を含んでよい。いくつかの実施形態において、量子ドットデバイス１００は、支持部１０３を含まなくてよい。
上に特記した通り、複数の量子ドット形成領域１０４の各々は、１または複数の量子ウェル層１５２を含んでよい。量子ドット形成領域１０４に含まれる量子ウェル層１５２はｚ方向に垂直に配置されてよく、量子ウェル層１５２は複数の層を提供してよく、量子ドットデバイス１００の操作中に、当該複数の層内に二次元電子気体（２ＤＥＧ:ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が形成され、量子ドットの生成を可能にしてよい。これについては、後により詳しく説明する。量子ウェル層１５２それ自体は、量子ドット形成領域１０４における量子ドットのｚ位置に対する幾何拘束を提供してよい。量子ドット形成領域１０４における量子ドットのｘ位置およびｙ位置を制御すべく、量子ドット形成領域１０４上に配置されたゲートに電圧が印加され、量子ドット形成領域１０４沿いのｘ方向およびｙ方向におけるエネルギープロファイルを調整し、これにより、量子ウェル内の量子ドットのｘ位置およびｙ位置を拘束してよい（これについては、ゲート１０８に関し詳しく後述する）。量子ドット形成領域１０４の寸法は、任意の好適な値を取ってよい。例えば、ｘ長さ１６０およびｙ長さ１６２は、量子ドット形成領域１０４に含まれるゲートの数および配置に依存してよい。いくつかの実施形態において、量子ドット形成領域１０４に含まれる量子ウェルスタック１４６のｚ長さ１６４は、２００から４００ナノメートルの範囲内（例えば、２５０から３５０ナノメートルの範囲内または３００ナノメートルに等しい）であってよい。絶縁材料および導電性経路が量子ドット形成領域１０４の周囲の周辺領域１１３に存在してよく、これについては以下で詳しく説明する。
複数のゲートが量子ドット形成領域１０４の各々に配置されてよい。具体的には、いくつかの実施形態において、第１の組のゲート１０５−１が、各量子ドット形成領域１０４の「底部」に配置されてよく、第２の組のゲート１０５−２が、各量子ドット形成領域１０４の「上部」に配置されてよい。図１から４に示す実施形態では、第１の組のゲート１０５−１は４つのゲート１０８−１を含み、第２の組のゲート１０５−２は４つのゲート１０８−２を含む。このゲートの特定の数は単に説明のために過ぎず、任意の好適な数および配置のゲートが用いられてよい。例えば、一組のゲート１０５は、任意の所望の構成で配置された３または３より多いゲート１０８を含んでよい（例えば、三角形または他の多角形の頂点として、矩形またはその他のアレイで、量子ウェルスタック１４６上の不規則な配置で等）。さらに、図９０を参照して後述する通り、必要に応じ、複数の量子ドット形成領域１０４が量子ドットデバイス１００に含まれてよい。
図１から４に示すように、ゲート１０８−１１は、絶縁材料１１０−１内の開口１１１‐１に配置されてよい。ゲート１０８−１２は、絶縁材料１１０−１内の異なる開口１１１−１に配置されてよい。（一組のゲート１０５−１）のゲート１０８−１１および１０８−１２の配置と同様に、（一組のゲート１０５−２の）ゲート１０８−２１および１０８−２２が、量子ウェルスタック１４６沿いに配置されている。本明細書で「ゲート１０８」と言及するときは、ゲート１０８のうち任意のゲートを指してよい。本明細書で「ゲート１０８−１」と言及するときは、第１の組のゲート１０５−１のゲート１０８のうち任意のゲートを指してよい（ゲート「１０８−２」についても同様である）。
一組のゲート１０５は、複数のゲート１０８を含んでよく、当該複数のゲート１０８は、第１の次元において互いに離間（例えば、ｘ次元において互いに離間）された少なくとも一対のゲート１０８、および第１の次元に対し垂直の第２の次元において互いに離間（例えば、ｙ次元において互いに離間）された少なくとも一対のゲート１０８を含む。離間されたゲート１０８で構成される２次元の規則的なアレイは、このような配置（例えば、図１から４に示すような）の一例である。しかしながら、多くの他の例（例えば、不規則なアレイまたは他の分配）が存在する。これらの対は、１つのゲート１０８を共有してよい。例えば、３つのゲート１０８がこのように配置された場合、この説明を満たしてよい。図１から４に示す実施形態においては、一組のゲート１０５中の複数のゲート１０８は、絶縁材料１１０の介在部分によって離間される。他の実施形態においては、他の材料または構造体が一組のゲート１０５中の複数の対のゲート１０８間に配置されてよい。絶縁材料１１０は、材料の任意の好適な材料組成を有してよい。例えば、いくつかの実施形態において、絶縁材料１１０は、酸化ケイ素、窒化シリコン、酸化アルミニウム、炭素ドープ酸化物および／または酸窒化ケイ素を含んでよい。
上面から見た図１および４に示す実施形態おいては、各組のゲート１０５の周囲の絶縁材料１１０は、実質的に「グリッド」または「交差格子」のような形状であってよく、ゲート１０８のゲート金属１１２が少なくとも部分的に配置される開口１１１を有する。このようなグリッドは、１または複数の交差形状の部分（一組の４つの隣接する開口１１１の間）、および、周辺部（一群の開口１１１の周囲に延びる）を有してよい。本明細書の他の箇所で特記するように、絶縁材料１１０は、任意の好適な方法でパターン形成され、ゲート１０８の位置および形状を画定してよい。以下に、絶縁材料１１０をパターン形成し、それによりゲート１０８のフットプリントを確立するための複数の技術の例について、後述する。例えば、いくつかの実施形態において、ゲート１０８は、実質的に矩形（例えば、図１２から２８を参照して後述するような）のフットプリント、または、２つの直線状の対向する側面および２つの半円状の対向する側面を有するフットプリント（例えば、図４８から６７を参照して後述するような）を有してよい。いくつかの実施形態において、絶縁材料１１０−１は、量子ウェルスタック１４６を中心とした絶縁材料１１０−２の鏡像であってよい。他の実施形態において、絶縁材料１１０−１は、絶縁材料１１０−２の鏡像でなくてよい。同様に、ゲート１０８−１は、量子ウェルスタック１４６を中心としたゲート１０８−２の鏡像であってよい。他の実施形態において、ゲート１０８−１は、ゲート１０８−２の鏡像でなくてよい。
ゲート１０８の各々は、ゲート誘電体１１４（例えば、ゲート１０８−１のためのゲート誘電体１１４−１、およびゲート１０８−２のためのゲート誘電体１１４−２）を含んでよい。ゲート誘電体１１４の個々の部分がゲート１０８の各々に設けられてよく、いくつかの実施形態において、ゲート誘電体１１４は、近接する絶縁材料１１０における開口１１１の側壁の上に少なくとも部分的に延びてよい。かかる実施形態においては、ゲート金属１１２が、関連付けられたゲート誘電体１１４の部分間の開口１１１の側壁上に延びてよく、故に、Ｕ字の断面を有してよい（図２に示すように、および、図２９を参照して後述するように）。いくつかの実施形態において、ゲート誘電体１１４は、マルチレイヤゲート誘電体（例えば、量子ウェルスタック１４６とゲート金属１１２との間の界面を改善すべく用いられる複数の材料を持つ）であってよい。例えば、ゲート誘電体１１４は、酸化ケイ素、酸化アルミニウム、または酸化ハフニウム等のｈｉｇｈ‐ｋ誘電体であってよい。より一般的には、ゲート誘電体１１４は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウムおよび亜鉛等の元素を含んでよい。ゲート誘電体１１４で用いられてよい材料の例としては限定ではないが、酸化ハフニウム、酸化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタル、酸化タンタルケイ素、酸化鉛スカンジウムタンタル、および亜鉛ニオブ酸鉛が含まれてよい。いくつかの実施形態において、ゲート誘電体１１４の品質を向上させるべく、アニールプロセスをゲート誘電体１１４に実行してよい。ゲート誘電体１１４−１はゲート誘電体１１４−２と同一の材料であってよく、または異なる材料であってよい。
ゲート１０８−１の各々は、ゲート金属１１２−１を含んでよく、ハードマスク１１８−１がゲート金属１１２−１の上方に配置されてよい。ハードマスク１１８−１は窒化ケイ素、炭化ケイ素または別の好適な材料で形成されていてよい。ゲート金属１１２−１は、ハードマスク１１８−１とゲート誘電体１１４−１との間に配置されてよく、ゲート誘電体１１４−１はゲート金属１１２−１と量子ウェルスタック１４６との間に配置されてよい。いくつかの実施形態において、ゲート金属１１２−１は、アルミニウム、窒化チタン（例えば、原子層堆積により堆積された），または窒化ニオブチタン等のスーパコンダクタであってよい。いくつかの実施形態において、ハードマスク１１８−１は、量子ドットデバイス１００に存在しなくてよい（例えば、後述のように、プロセス中にハードマスク１１８−１等のハードマスクは除去されてよい）。
ゲート１０８−２の各々は、ゲート金属１１２−２を含んでよく、ハードマスク１１８−２がゲート金属１１２−２の上方に配置されてよい。ハードマスク１１８−２はハードマスク１１８−１に関し上述した材料のうちのいずれで形成されていてもよい。ゲート金属１１２−２は、ハードマスク１１８−２とゲート誘電体１１４−２との間に配置されてよく、ゲート誘電体１１４−２は、ゲート金属１１２−２と量子ウェルスタック１４６との間に配置されてよい。いくつかの実施形態において、ゲート金属１１２−２は、ゲート金属１１２−１とは異なる金属であってよい。他の実施形態においては、ゲート金属１１２−２およびゲート金属１１２‐１は、同一の材料組成を有してよい。いくつかの実施形態において、ゲート金属１１２−２は、アルミニウム、窒化チタン（例えば、原子層堆積により堆積された）または窒化ニオブチタン等のスーパコンダクタであってよい。いくつかの実施形態において、ハードマスク１１８−２は、量子ドットデバイス１００に存在しなくてよい（例えば、後述のように、プロセス中にハードマスク１１８−２等のハードマスクは除去されてよい）。
絶縁材料１１０およびゲート１０８の寸法は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、絶縁材料１１０およびゲート金属１１２のｚ高さ１６６は、４０から７５ナノメートルの範囲内（例えば、約５０ナノメートル）であってよい。いくつかの実施形態において、図２の断面図中、ゲート金属１１２の隣接する部分との間のｘ距離１６８（すなわち、２つの隣接するゲート１０８間に配置された絶縁材料１１０部分のｘ長さ）は、１００ナノメートル未満（例えば、２０から１００ナノメートルの範囲内、２０から４０ナノメートルの範囲内、約３０ナノメートル、または約５０ナノメートル）であってよい。いくつかの実施形態において、絶縁材料１１０における開口１１１のｘ長さ１７０（すなわち、ゲート１０８のｘ長さ）は、４０から６０ナノメートルの範囲（例えば、５０ナノメートル）内であってよく、開口１１１のｙ長さ１７１は、例えば、ｘ長さ１７０について本明細書で記載した値のうち任意のものを取ってよい。
量子ドットデバイス１００の操作中、量子ドット形成領域１０４内の量子ウェル層１５２−１内のポテンシャルエネルギーを調整すべく、電圧がゲート１０８−１に印加され、異なる深さの量子ウェルを形成してよく、当該量子ウェルにおいて、量子ドット１４２−１が形成されてよい。同様に、量子ドット形成領域１０４内の量子ウェル層１５２−２内のポテンシャルエネルギーを調整すべく、電圧がゲート１０８−２に印加され、異なる深さの量子ウェルを形成してよく、当該量子ウェルにおいて、量子ドット１４２−２が形成されてよい。図示を簡単にするために、図２には１つの量子ドット１４２−１のみ、および１つの量子ドット１４２−２のみに参照番号が標記されているが、これら２つは、量子ウェルスタック１４６の各量子ウェル層１５２内に点線の円で示してある。上に特記した通り、いくつかの実施形態においては、一組の１０５‐１および／または量子ウェル層１５２−１は、量子ドットデバイス１００から省略されてよい。いくつかの実施形態においては、一組の１０５−２および／または量子ウェル層１５２−２は、量子ドットデバイス１００から省略されてよい。
隣接するゲート１０８同士の間に配置された絶縁材料１１０の部分自体は、関連付けられた量子ウェル層１５２におけるゲート１０８の下方にある量子ウェルとの間に「パッシブ」バリアを提供してよい。当該複数のゲート１０８のそれぞれに印加される電圧は、量子ウェル層１５２におけるゲート１０８の下方にあるポテンシャルエネルギーを調整してよい。ポテンシャルエネルギーを下げると、量子ウェルを形成してよく、ポテンシャルエネルギーを上げると、量子バリアを形成してよい。概して以下の説明は、ゲート１０８および量子ドット１４２および量子ウェル層１５２について言及してよい。この説明は、それぞれゲート１０８−１、量子ドット１４２−１および量子ウェル層１５２−１のそれぞれ、並びに、ゲート１０８−２、量子ドット１４２−２および量子ウェル層１５２−２のそれぞれ、またはこれらの両方に適用されてよい。
量子ドット形成領域１０４は、量子ドットデバイス１００のための電荷キャリアのリザーバとして機能してよいドープされた領域１４０を含んでよい。具体的には、ドープされた領域１４０−１は量子ウェル層１５２−１と伝導性接触されていてよい。ドープされた領域１４０‐２は、量子ウェル層１５２‐２と伝導性接触されていてよい。例えば、ｎ型のドープされた領域１４０は、電子タイプの量子ドット１４２に対し電子を供給してよく、ｐ型のドープされた領域１４０は、正孔タイプの量子ドット１４２に対し正孔を供給してよい。いくつかの実施形態においては、ドープされた領域１４０−１の表面の箇所にある界面材料１４１‐１、およびドープされた領域１４０−２の表面の箇所にある界面材料１４１‐２によって図示する通り、ドープされた領域１４０の表面の箇所に界面材料１４１が配置されてよい。界面材料１４１は、導電性コンタクト（例えば、後述のような導電性ビア１３６）とドープされた領域１４０との間の電気的結合を容易にしてよい。界面材料１４１は、任意の好適な金属‐半導体のオーミック接触材料であってよい。例えば、ドープされた領域１４０がシリコンを含む実施形態においては、界面材料１４１は、（例えば、図４４から４５を参照して後述するように）ニッケルシリサイド、アルミニウムシリサイド、チタニウムシリサイド、モリブデニウムシリサイド、コバルトシリサイド、タングステンシリサイド、またはプラチナムシリサイドを含んでよい。いくつかの実施形態において、界面材料１４１は、窒化チタン等の非シリサイド化合物であってよい。いくつかの実施形態において、界面材料１４１は金属（例えば、アルミニウム、タングステンまたはインジウム）であってよい。
本明細書に開示する量子ドットデバイス１００は、電子タイプのまたは正孔タイプの量子ドット１４２を形成するために用いられてよい。量子ウェル／バリアを形成するためにゲート１０８に印加する電圧の極性は、量子ドットデバイス１００に用いられる電荷キャリアに依存することに留意されたい。電荷キャリアが電子である（すなわち、量子ドット１４２は電子タイプの量子ドットである）実施形態においては、ゲート１０８に印加される十分負の電圧が、ゲート１０８の下方のポテンシャル障壁を増大させてよい。ゲート１０８に印加される十分正の電圧が、ゲート１０８の下方のポテンシャル障壁を低減させてよい（これにより、電子タイプの量子ドット１４２が形成されてよい関連付けられた量子ウェル層１５２内のポテンシャルウェルを形成する）。電荷キャリアが正孔である（すなわち、量子ドット１４２は正孔タイプの量子ドットである）実施形態においては、ゲート１０８に印加される十分正の電圧が、ゲート１０８の下方のポテンシャル障壁を増大させてよい。ゲート１０８に印加される十分負の電圧が、ゲート１０８の下方のポテンシャル障壁を低減させてよい（これにより、正孔タイプの量子ドット１４２が形成されてよい関連付けられた量子ウェル層１５２内のポテンシャルウェルを形成する）。本明細書に開示する量子ドットデバイス１００は、電子タイプまたは正孔タイプの量子ドットを形成するために用いられてよい。
電圧がゲート１０８の各々に印加され、ゲート１０８の下方にある量子ウェル層内のポテンシャルエネルギーを別々に調整し、これにより当該複数のゲート１０８の各々の下方にある量子ドット１４２の形成を制御してよい。また、当該複数のゲート１０８のそれぞれの下方にある関連するポテンシャルエネルギープロファイルは、量子ドットデバイス１００が、隣接する複数のゲート１０８の下方にある量子ドット１４２間のポテンシャル相互作用をチューニングすることを可能にする。例えば、２つの隣接する量子ドット１４２（例えば、あるゲート１０８の下方にある１つの量子ドット１４２、および隣接するゲート１０８の下方にある別の量子ドット１４２）は、短いポテンシャル障壁によってのみ分離されており、当該２つの量子ドット１４２は、これらがより長いポテンシャル障壁によって分離されている場合よりも、より強く相互作用してよい。各ゲート１０８の下方のポテンシャルウェルの深さ／ポテンシャル障壁の高さは、それぞれのゲート１０８および隣接するゲートに対する電圧を調整することで調整されてよいので、様々なゲート１０８間のポテンシャルの差異は調整されてよく、故に相互作用はチューニングされてよい。いくつかの適用において、ゲート１０８は、ゲート１０８の下方にある量子ドット１４２の形成を可能にするためのプランジャゲートとして用いられてよい。
導電性ビアおよびラインが、ゲート１０８との接触、およびドープされた領域１４０との接触を形成して、ゲート１０８およびドープされた領域１４０／量子ウェル層１５２への電気的接続が所望の位置に形成されてよい。図２に示す通り、ゲート１０８−１は量子ウェルスタック１４６から離れて延びてよく、導電性ビア１２２−１は絶縁材料１３０−１を通って延び、ゲート１０８‐１のゲート金属１１２‐１に接触してよい。導電性ビア１２２−１は、ハードマスク１１８−１を通って延び、ゲート１０８−１のゲート金属１１２−１に接触してよい。導電性ライン１２３−１は、導電性ビア１２２‐１に接触してよく、導電性ビア１２２‐１から「横方向」に離れて延び、絶縁材料１３０‐１、絶縁材料１２８および絶縁材料１３０‐２を通って延びる導電性ビア１２５‐１との接触を形成してよい。
ゲート１０８−２は、量子ウェルスタック１４６から離れて延びてよく、導電性ビア１２２−２はゲート１０８−２と接触してよい。導電性ビア１２２−２はハードマスク１１８−２を通って延び、ゲート１０８−２のゲート金属１１２−２に接触してよい。絶縁材料１３０−１および絶縁材料１３０−２は、異なる材料組成または同一の材料組成を有してよい。絶縁材料１３０に用いられてよい材料の例については、後述する。
導電性ビア１３６は界面材料１４１に接触してよく、それによりドープされた領域１４０との電気的接触を形成してよい。具体的には、導電性ビア１３６−１は絶縁材料１３０を通って延びてよく、ドープされた領域１４０−１との接触を形成してよい。導電性ビア１３６−２は絶縁材料１３０を通って延びてよく、ドープされた領域１４０−２との接触を形成してよい。必要に応じて、量子ドットデバイス１００は、さらなる導電性ビアおよび／または導電性ライン（不図示）を含み、ゲート１０８および／またはドープされた領域１４０との電気的接触を形成してよい。量子ドットデバイス１００に含まれる導電性ビアおよび導電性ラインは、銅、タングステン（例えば、ＣＶＤにより堆積された）、またはスーパコンダクタ（例えば、アルミニウム、錫、窒化チタン、窒化ニオブチタン、タンタル、ニオビウム、またはニオビウム錫およびニオビウムゲルマニウム等の他のニオビウム化合物）等の任意の好適な材料を含んでよい。
図２および３に示す通り、いくつかの実施形態において、量子ドット形成領域１０４は、界面材料１４１−１へと下方に延びてドープされた領域１４０−１との（これにより、量子ウェル層１５２−１との）導電性接触を形成するためのリセス１０７を含んでよい。リセス１０７は、絶縁材料１３０で充填されてよく、リセス１０７の底部はドーピングされ、ドープされた領域１４０−１が設けられてよい。
操作中、バイアス電圧が（例えば、導電性ビア１３６および界面材料１４１を介して）ドープされた領域１４０に印加され、ドープされた領域１４０を流れる電流を生じさせてよい。ドープされた領域１４０がｎ型材料でドーピングされる場合、この電圧は正であってよく、ドープされた領域１４０がｐ型材料でドーピングされる場合、この電圧は負であってよい。このバイアス電圧の大きさは、任意の好適な値（例えば、０．２５ボルトから２ボルトの範囲内）を取ってよい。
図示の通り、導電性ビア１２２、１２５および１３６は、絶縁材料１３０−１および１３０−２、および絶縁材料１２８を含む様々な絶縁材料によって互いから電気的に絶縁されてよい。絶縁材料１３０は、層間絶縁膜（ＩＬＤ）等の任意の好適な材料であってよい。絶縁材料１３０の例としては、酸化ケイ素、窒化ケイ素、酸化アルミニウム、炭素ドープ酸化物、および／または酸窒化ケイ素が含まれてよい。集積回路の製造の当技術分野において既知の通り、導電性ビアおよび導電性ラインは、構造体の複数の層が互いの上に形成される反復プロセスで形成されてよい。いくつかの実施形態において、導電性ビア１２２／１２５／１３６は、最も幅広の箇所において、２０ナノメートルまたはそれより大きい幅（例えば、３０ナノメートル）、および８０ナノメートルまたはそれより大きいピッチ（例えば、１００ナノメートル）を有してよい。いくつかの実施形態において、量子ドットデバイス１００に含まれる導電性ライン（例えば、導電性ライン１２３）は、１００ナノメートルまたはそれより大きい幅、および１００ナノメートルまたはそれより大きいピッチを有してよい。図１から４に示す導電性ビアおよび導電性ラインの特定の構成は単に説明に過ぎず、任意の電気ルーティング構成が実装されてよい。
いくつかの実施形態において、量子ウェル層１５２−２内の量子ドット１４２−２は、これらの量子ドット１４２−２がキュビットとして動作し、量子計算を実行するように制御（例えば、ゲート１０８−２に印加される電圧によって）されるという意味において、「アクティブ」量子ドットとして用いられてよい。量子ウェル層１５２−１内の量子ドット１４２−１は、これらの量子ドット１４２−１が、量子ドット１４２−２における電荷により生成される電界を検出することにより、同一の量子ドット形成領域１０４における量子ドット１４２−２の量子状態を感知してよい、および、量子ドット１４２−２の量子状態を、ゲート１０８−１により検出され得る電気信号に変換してよい、という意味において「読み取り」量子ドットとして用いられてよい。いくつかの実施形態においては、各量子ドット１４２‐２は、その対応する量子ドット１４２‐１によって読み取られてよい。いくつかの他の実施形態においては、「量子ドット１４２‐１および１４２‐２の「アクティブ」および「読み取り」の役割が切り替えられてよい故に、必要に応じて、量子ドットデバイス１００は、単一の量子ドット形成領域内の量子計算と、量子計算結果を読み取る能力の両方を有効にする。他の実施形態においては、量子ウェル層１５２および関連付けられた組のゲート１０５のうち１または複数は、省略されてよい。いくつかのかかる実施形態においては、適切な場合、残りの量子ウェル層１５２内に形成された量子ドット１４２は、他のデバイス（不図示）によって読み取られてよい。
本明細書に開示する量子ドットデバイス１００は、任意の好適な技術を用いて製造されてよい。図５から４７は、様々な実施形態による、図１から４の量子ドットデバイス１００の製造における様々な例示的な段階を示す。図５から４７のうち、図１３から１９は、絶縁材料１１０−１をパターン形成するための一組の技術を示し、図２０から２６は、絶縁材料１１０−１をパターン形成するための技術の別の一組の技術を示す。詳細に後述する図８１から８７は、絶縁材料１１０−１をパターン形成するための別の代替の一組の技術を示す。図５から４７を参照して後述する特定の製造工程は、量子ドットデバイス１００の特定の実施形態を製造するものとして示されているが、これらの工程は、本明細書で説明するような量子ドットデバイス１００の多くの異なる実施形態の製造に適用されてよい。図５から４７を参照して以下に説明するいずれの要素も、上記（あるいは本明細書で開示する）の要素に関する実施形態のうち任意の実施形態の形態を取ってよい。図示を簡単にするため、図５から４７中の各図においては、すべての要素に参照符号が明示的に示されてはいないが、各要素の参照符号は図５から４７の図面中に含まれている。
図５は、ベース１０２を含むアセンブリ２０２の断面図を示す。ベース１０２は、任意の好適な半導体材料または任意の他の好適な構造を含んでよく、当該材料または構造に対し、後続の工程を実行する。いくつかの実施形態において、ベース１０２は、半導体材料を含んでよい。例えば、ベース１０２はシリコン（例えば、シリコンウェハから形成されてよい）を含んでよい。
図６は、アセンブリ２０２（図５）のベース１０２上に量子ウェルスタック１４６を設けた後のアセンブリ２０４の断面図を示す。量子ウェルスタック１４６は、少なくとも１つの量子ウェル層１５２を含んでよい。例えば、図６に示す量子ウェルスタック１４６は、量子ウェル層１５２−１、量子ウェル層１５２−２、およびそれらの間に配置されたバリア層１５４を含む。上述のように、量子ドットデバイス１００の操作中に、２ＤＥＧが量子ウェル層１５２−１および／または量子ウェル層１５２−２内に形成されてよい。量子ウェルスタック１４６の様々な実施形態については、図３５および３６を参照して後述する。上に特記した通り、いくつかの実施形態において、量子ウェルスタック１４６は、単一の量子ウェル層１５２（および、後述の通り、いくつかのかかる実施形態においては、単一の組のゲート１０５のみ）のみを含んでよい。
図７は、アセンブリ２０４（図６）の量子ウェルスタック１４６を所望の形状にエッチングした後、エッチングされた量子ウェルスタック１４６の周囲に絶縁材料１２８を設けた後のアセンブリ２０６の断面図を示す。エッチング後の量子ウェルスタック１４６のサイズおよび形状は、任意の好適な形態（例えば、図１から４および図７から９に示す、非中空の実質的に矩形の形態）を取ってよい。量子ウェルスタック１４６は、当技術分野で既知の任意の好適な技術を用いてパターン形成およびエッチングされてよい。例えば、ドライエッチングおよびウェットエッチングの化学反応の組み合わせを用いて、量子ウェルスタック１４６を形状付けてよく、適切な化学反応は、当技術分野に既知のように、アセンブリ２０４に含まれる材料に依存してよい。絶縁材料１２８として任意の好適な材料が用いられ、量子ウェルスタック１４６を電気的に絶縁してよい。上に特記した通り、いくつかの実施形態において、絶縁材料１２８は、酸化ケイ素等の誘電材料であってよい。
図８は、アセンブリ２０６（図７）を平坦化して、量子ウェルスタック１４６の上方にある絶縁材料１２８を除去した後のアセンブリ２０８の断面図を示す。いくつかの実施形態において、アセンブリ２０６は、化学的機械的研磨（ＣＭＰ）技術を用いて、アセンブリ２０８になるように平坦化されてよい。
図９は、ベース１０２から延び、絶縁材料１２８によって横方向に絶縁された量子ウェルスタック１４６を示す、アセンブリ２０８の少なくとも一部の斜視図である。図１０は、図８の断面図を「ズームイン」したものを示す、アセンブリ２０８の別の断面図であり、図示を簡単にするために絶縁材料１２８は省略している。図１１から３４に示す図は、このズームイン図で続き、一方で図３５から４７に示す断面図は、絶縁材料１２８の少なくとも一部を含めるように「ズームアウト」したものである。
図１１は、アセンブリ２０８（図８から１０）の量子ウェルスタック１４６上に、絶縁材料１１０−１を設けた後のアセンブリ２１０の断面図である。絶縁材料１１０−１は、本明細書で開示する任意の形態を取ってよく、任意の好適な技術を用いて堆積されてよい。
図１２は、アセンブリ２１０（図１１）の絶縁材料１１０−１上に、ハードマスク２０１を設けた後のアセンブリ２１２の断面図である。ハードマスク２０１は、窒化ケイ素または炭素ドープ窒化物等の電気的絶縁材料で形成されてよい。ハードマスク２０１および本明細書に開示の他のマスク（例えば、ハードマスク）のエッチング選択比は、説明するパターン形成結果を達成すべく選択されてよく、任意の好適な形態を取ってよい。
図１３Ａは、アセンブリ２１２（図１２）のハードマスク２０１上にレジスト材料２０３を設けた後のアセンブリ２１４の断面図である。図１３Ｂはアセンブリ２１４の平面図であり、図１３Ａは、図１３ＢのＡ−Ａ方向の断面図である。いくつかの実施形態において、レジスト材料２０３はフォトレジストであってよく、フォトレジストはパターン形成されると、後続の工程のためのマスクとして機能してよい。これについては、後述する。レジスト材料２０３および本明細書に説明するレジスト材料のうち任意のものは、コーティングプロセスまたはキャスティングプロセス（例えば、スピンコーティング）等の任意の好適な技術を用いて塗布されてよい。
図１４Ａは、アセンブリ２１４（図１３Ａおよび１３Ｂ）のレジスト材料２０３にトレンチ２０５をパターン形成した後のアセンブリ２１６の断面図である。図１４Ｂはアセンブリ２１６の平面図であり、図１４Ａは、図１４ＢのＡ−Ａ方向の断面図である。具体的には、図１４Ａは、トレンチ２０５に沿った断面図である。複数のトレンチ２０５は平行であってよく、従来のリソグラフィーを用いてパターン形成されると、トレンチ２０５は、２０から１５０ナノメートルの範囲内（例えば、３０から８０ナノメートルの範囲内）の幅、および６０から３００ナノメートルの範囲（例えば、８０および１６０ナノメートルの範囲）内のピッチを有してよい。図示を簡略化するため、図１４Ｂには２つのトレンチ２０５のみを示すが、任意の所望の数のトレンチ２０５が形成されてよい。レジスト材料２０３は、任意の好適な技術（例えば、任意の好適なリソグラフィー技術）を用いてパターン形成されてよい。
図１５Ａは、アセンブリ２１６（図１４Ａおよび１４Ｂ）のレジスト材料２０３のパターンに従い、ハードマスク２０１をパターン形成した後、残りのレジスト材料２０３を除去した後のアセンブリ２１８の断面図である。図１５Ｂはアセンブリ２１８の平面図であり、図１５Ａは、図１５ＢのＡ−Ａ方向の断面図である。得られたパターン形成されたハードマスク２０１は、レジスト材料２０３のトレンチ２０５に対応するトレンチ２７７を含んでよい。ハードマスク２０１は、任意の好適な技術（ドライエッチング等）を用いてパターン形成されてよい。
図１６Ａは、アセンブリ２１８（図１５Ａおよび１５Ｂ）の絶縁材料１１０−１およびパターン形成されたハードマスク２０１の上に、ハードマスク２０７を設けた後のアセンブリ２２０の断面図である。図１６Ｂは、アセンブリ２２０の平面図であり、図１６Ａは、図１６ＢのＡ−Ａ方向の断面図である。ハードマスク２０７は、ハードマスク２０１に関し上記した材料のうち任意のもの等、任意の好適な材料で形成されてよい。
図１７Ａは、アセンブリ２２０（図１６Ａおよび１６Ｂ）のハードマスク２０７上にレジスト材料２７５を設け、レジスト材料２７５にトレンチ２０９をパターン形成した後のアセンブリ２２２の断面図である。図１７Ｂは、アセンブリ２２２の平面図であり、図１７Ａは、図１７ＢのＡ−Ａ方向の断面図である。レジスト材料２７５は、任意の好適な形態（例えば、フォトレジスト）を取ってよい。レジスト材料２７５におけるトレンチ２０９は、アセンブリ２１６（図１４Ａおよび１４Ｂ）のトレンチ２０５とは異なる向きに配置されてよく、例えば、図１７Ａおよび１７Ｂに示すように、トレンチ２０９はトレンチ２０５に対し垂直であり、且つトレンチ２０５と重複してよい。複数のトレンチ２０９は平行であってよく、トレンチ２０５に関し上述した幅および間隔のうちの任意のものを有してよい。図示を簡略化するために、図１７Ａおよび１７Ｂには２つのトレンチ２０９のみが示されているが、任意の所望の数のトレンチ２０９が形成されてよい。レジスト材料２７５は、任意の好適な技術（例えば、任意の好適なリソグラフィー技術）を用いてパターン形成されてよい。
図１８Ａは、アセンブリ２２２（図１７Ａおよび１７Ｂ）のレジスト材料２７５のパターンに従い、ハードマスク２０７をパターン形成した後、残りのレジスト材料２７５を除去した後のアセンブリ２２４の断面図である。図１８Ｂはアセンブリ２２４の平面図であり、図１８Ａは、図１８ＢのＡ−Ａ方向の断面図である。得られたパターン形成されたハードマスク２０７は、レジスト材料２７５のトレンチ２０９に対応するトレンチ２１１を含んでよい。ハードマスク２０７は、任意の好適な技術（ドライエッチング等）を用いてパターン形成されてよい。図１８Ａおよび１８Ｂに示す通り、絶縁材料１１０−１の表面の矩形部分は、アセンブリ２２４において露出されてよいが、絶縁材料１１０−１のその残部は、ハードマスク２０１および／またはハードマスク２０７によって被覆されてよい。
図１９Ａは、アセンブリ２２４（図１８Ａおよび１８Ｂ）のハードマスク２０１およびハードマスク２０７のパターンに従い、ハードマスク２０１および２０７のうちの少なくとも１つによって被覆されていない絶縁材料の部分１１０−１をエッチング除去して、絶縁材料１１０−１をパターン形成した後のアセンブリ２２６の断面図である。図１９Ｂは、アセンブリ２２６の平面図であり、図１９Ａは、図１９ＢのＡ−Ａ方向の断面図である。得られたパターン形成された絶縁材料１１０−１は、矩形のフットプリント（ハードマスク２０１のトレンチ２７７が、ハードマスク２０７のトレンチ２１１と「重複」して、絶縁材料１１０‐１を露出させる領域に対応する）を有する開口１１１−１を含んでよい。
上に特記した通り、図２０から２６は、図１３から１９に示す技術の代わりに用いられてよい、アセンブリ２１２（図１２）の絶縁材料１１０−１をパターン形成するための代替的な技術を示す。
図２０Ａは、アセンブリ２１２（図１２）のハードマスク２０１上にレジスト材料１２０３を設けた後のアセンブリ１２１４の断面図である。図２０Ｂは、アセンブリ１２１４の平面図であり、図２０Ａは、図２０ＢのＡ−Ａ方向の断面図である。レジスト材料１２０３はフォトレジストであってよく、堆積させた後にプレベークされてよい。必要に応じて、本明細書に開示するいずれのレジスト材料も堆積させた後にプレベークされてよい。
図２１Ａは、アセンブリ１２１４（図２０Ａおよび２０Ｂ）のレジスト材料１２０３に、レジスト材料１２０３を露出させて、露出されていないレジスト材料１２０３ａおよび露出されたレジスト材料１２０３ｂの溝を形成した後のアセンブリ１２１６の断面図である。図２１Ｂは、アセンブリ１２１６の平面図であり、図２１Ａは、図２１ＢのＡ−Ａ方向の断面図である。具体的に、図２１Ａは、露出されたレジスト材料の溝１２０３ｂに沿った断面図である。図示を簡略化するため、図２１Ｂには２つの露出されたレジスト材料の溝１２０３ｂのみが示されているが、任意の所望の数の露出されたレジスト材料の溝１２０３ｂが形成されてよい。いくつかの実施形態において、アセンブリ１２１６のレジスト材料１２０３は、露出後のベークを受けてよい。必要に応じて、本明細書に開示するレジスト材料のうち任意のものが露出後のベークを受けてよい。
図２２Ａは、アセンブリ１２１６（図２１Ａおよび２１Ｂ）のレジスト材料１２０３を現像して、露出されたレジスト材料の溝１２０３ｂを除去して、レジスト材料１２０３にトレンチ１２７７を形成した後のアセンブリ１２１８の断面図である。図２２Ｂは、アセンブリ１２１８の平面図であり、図２２Ａは、図２２ＢのＡ−Ａ方向の断面図である。いくつかの実施形態において、残りの露出されていないレジスト材料１２０３ａは、ハードベークされてよい。必要に応じて、本明細書に開示するいずれのレジスト材料も、ハードベークされてよい。
図２３Ａは、アセンブリ１２１８（図２２Ａおよび２２Ｂ）上に、別のレジスト材料１２０７の層を設けた後のアセンブリ１２２０の断面図である。図２３Ｂは、アセンブリ１２２０の平面図であり、図２３Ａは、図２３ＢのＡ−Ａ方向の断面図である。レジスト材料１２０７は、例えば、レジスト材料１２０３に関し上述した形態のうちの任意の形態を取ってよい。いくつかの実施形態において、レジスト材料１２０７は、堆積後にプレベークされてよい。
２４Ａは、アセンブリ１２２０（図２３Ａおよび２３Ｂ）のレジスト材料１２０７を露出させ、および現像して、レジスト材料１２０７にトレンチ１２０９を形成した後のアセンブリ１２２２の断面図である。図２４Ｂは、アセンブリ１２２２の平面図であり、図２４Ａは、図２４ＢのＡ−Ａ方向の断面図である。レジスト材料１２０７は、図２１Ａおよび２１Ｂを参照して上述した実施形態のうちの任意のものに従い、露出（露出されていないレジスト材料１２０７ａを残すと、そこにトレンチ１２０９が規定される）されてよく、および、図２２Ａおよび２２Ｂを参照して上述した実施形態のうちの任意のものに従い、現像されてよい。レジスト材料１２０７におけるトレンチ１２０９は、アセンブリ１２１８（図２２Ａおよび２２Ｂ）のトレンチ１２７７とは異なる向きに配置されてよく、例えば、図２４Ａおよび２４Ｂに示すように、トレンチ１２０９はトレンチ１２７７に対し垂直であり、且つトレンチ１２７７と重複して、ハードマスク２０１を露出させてよい。複数のトレンチ１２０９は平行であってよく、トレンチ１２７７に関し上述した幅および間隔のうちの任意のものを有してよい。図示を簡略化するために、図２４Ａおよび２４Ｂには２つのトレンチ１２０９のみが示されているが、任意の所望の数のトレンチ１２０９が形成されてよい。
図２５Ａは、アセンブリ１２２２（図２４Ａおよび２４Ｂ）のハードマスク２０１をエッチングして、露出されていないレジスト材料１２０７ａまたは露出されていないレジスト材料１２０３ａで被覆されていないハードマスク２０１の部分を除去した後のアセンブリ１２２４の断面図である。図２５Ｂは、アセンブリ１２２４の平面図であり、図２５Ａは、図２５ＢのＡ−Ａ方向の断面図である。得られたパターン形成されたハードマスク２０１は、トレンチ１２０９とトレンチ１２７７との間の重複領域に対応するトレンチ１２１１を含んでよい。ハードマスク２０１は、任意の好適な技術（ドライエッチング等）を用いてパターン形成されてよい。図２５Ａおよび２５Ｂに示す通り、絶縁材料１１０−１の表面の矩形部分は、アセンブリ１２２４において露出されてよいが、絶縁材料１１０−１のその残部は、ハードマスク２０１によって被覆されている。
図２６Ａは、アセンブリ１２２４（図２５Ａおよび２５Ｂ）のハードマスク２０１のパターンに従い、ハードマスク２０１によって被覆されていない絶縁材料の部分１１０−１をエッチング除去して、絶縁材料１１０−１をパターン形成した後のアセンブリ１２２６の断面図である。図２６Ｂは、アセンブリ１２２６の平面図であり、図２６Ａは、図２６ＢのＡ−Ａ方向の断面図である。得られたパターン形成された絶縁材料１１０−１は、矩形のフットプリント（トレンチ１２０９が、トレンチ１２１１と「重複」して絶縁材料１１０‐１を露出させる領域に対応する）を有する開口１１１−１を含んでよい。
図２７は、アセンブリ２２６（図１９Ａおよび１９Ｂ）のハードマスク２０１および２０７を除去した後の、またはアセンブリ１２２６（図２６Ａおよび２６Ｂ）のレジスト層１２０３および１２０７並びにハードマスク２０１を除去した後のアセンブリ２２８の断面図である。図２８は、アセンブリ２２８の平面図であり、図２７は、図２８のＡ−Ａ方向の断面図である。アセンブリ２２８において、絶縁材料１１０−１は、矩形の開口１１１−１の周囲にグリッドまたは交差格子形状を有してよく、量子ウェルスタック１４６はこれらの開口から露出されてよい。上に特記した通り、図２７および２８には、２×２アレイで配置された４つの開口１１１−１のみが示されているが、本明細書に開示した技術を用いて、任意の所望の数およびサイズの開口１１１‐１から成る任意のアレイが形成されてよい。図１９Ａから１９Ｂは、ハードマスク２０１および２０７のパターン形成後に絶縁材料１１０−１がエッチングされる実施形態を示すが、いくつかの実施形態においては、追加のハードマスクが絶縁材料１１０−１とハードマスク２０１／２０７との間に配置されてよい。かかる実施形態においては、ハードマスク２０１／２０７をパターン形成した後に絶縁材料１１０−１をパターン形成する代わりに、ハードマスク２０１／２０７のパターンを用いて、この追加のハードマスクをグリッド／格子パターンにエッチングした後、続けてこのパターンが絶縁材料１１０‐１に転写されてよい。かかるアプローチは、エッチング選択比の調整を向上させてよく、絶縁材料１１０−１への潜在的なダメージを低減してよい。
図２９は、アセンブリ２２８（図２７および２８）の量子ウェルスタック１４６上の絶縁材料１１０−１の部分と絶縁材料１１０−１の部分との間にある開口１１１‐１にゲート誘電体１１４−１を設けた後のアセンブリ２３０の断面図である。いくつかの実施形態において、アセンブリ２３０のゲート誘電体１１４−１は、原子層堆積法（ＡＬＤ）によって形成されてよく、図２９に示す通り、アセンブリ２３０のゲート誘電体１１４−１は、開口１１１−１内の露出された量子ウェルスタック１４６を被覆してよく、隣接する絶縁材料１１０−１上へと延びてよい。
図３０は、ゲート金属１１２−１をアセンブリ２３０（図２９）に設けた後のアセンブリ２３２の断面図である。ゲート金属１１２−１は、絶縁材料１１０−１の隣接する側壁間に配置されたゲート誘電体１１４−１間の開口１１１−１を充填してよく、絶縁材料１１０−１の上方を延びてよい。ゲート金属１１２−１は、任意の好適な技術を用いて設けられてよい。
図３１は、アセンブリ２３２（図３０）を平坦化して、絶縁材料１１０−１の上方にあるゲート金属１１２−１およびゲート誘電体１１４−１を除去した後のアセンブリ２３４の断面図である。いくつかの実施形態において、ＣＭＰ技術を用いてアセンブリ２３２を平坦化してアセンブリ２３４が形成されてよい。残りのゲート金属１１２−１が、絶縁材料１１０−１の開口１１１−１を充填してよい。
図３２は、アセンブリ２３４（図３１）の平坦化された表面上に、ハードマスク１１８−１を設けた後のアセンブリ２３６の断面図である。ハードマスク１１８−１は、窒化ケイ素若しくは炭素ドープ窒化物、または上記の他の材料のうち任意のもの等の電気的絶縁材料で形成されていてよい。
図３３は、アセンブリ２３６（図３２）のハードマスク１１８−１をパターン形成した後のアセンブリ２３８の断面図である。ハードマスク１１８−１に適用されたパターンは、ゲート金属１１２−１の上方にわたって絶縁材料１１０−１の隣接部分へと延びてよい。ハードマスク１１８−１は、レジストを塗布し、リソグラフィーを用いて当該レジストをパターン形成した後、ハードマスクをエッチング（ドライエッチングまたは任意の適切な技術を用いて）することで、パターン形成されてよい。
図３４は、アセンブリ２３８（図３３）をエッチングして、パターン形成されたハードマスク１１８−１によって保護されていない絶縁材料１１０−１の部分を除去した後のアセンブリ２４０の断面図である。図示の通り、パターン形成されたハードマスク１１８−１は、絶縁材料１１０−１およびゲート１０８−１の上部に残ってよい。
図３５は、アセンブリ２４０（図３４）に絶縁材料１３０−１を設けた後のアセンブリ２４２の断面図である。上に特記した通り、図３５から４７は、量子ウェルスタック１４６の側面に配置された絶縁材料１２８を示す「ズームアウト」の図を表わす。絶縁材料１３０−１は、上述した任意の形態を取ってよい。例えば、絶縁材料１３０−１は、酸化ケイ素等の誘電材料であってよい。絶縁材料１３０−１は、スピンコーティング、化学気相成長（ＣＶＤ）またはプラズマ強化ＣＶＤ（ＰＥＣＶＤ）等の任意の好適な技術を用いてアセンブリ２２８上に設けられてよい。いくつかの実施形態において、絶縁材料１３０−１を堆積した後、さらなるプロセスの前に、それは研磨されてよい。いくつかの実施形態において、アセンブリ２４２を平坦化してハードマスク１１８−１が除去されてよく、次に随意で平坦化された表面上に追加の絶縁材料１３０−１が設けられてよい。かかる実施形態においては、ハードマスク１１８−１は量子ドットデバイス１００に存在しないことになる。
図３６は、アセンブリ２４２（図３５）のゲート１０８−１のゲート金属１１２−１と電気的接触するように導電性ビア１２２−１および導電性ライン１２３−１を形成した後のアセンブリ２４４の断面図である。導電性ビアおよび導電性ラインは、任意の従来の相互接続技術（例えば、絶縁材料１３０−１を堆積し、ビア用のキャビティを形成し、当該キャビティをビア用の導電性材料で充填し、追加の絶縁材料１３０−１を堆積し、ライン用のトレンチを形成し、当該トレンチをライン用の導電性材料で充填する等）を用いて形成されてよい。一般的には、本明細書に開示する量子ドットデバイス１００に含まれる導電性ビアおよびラインは、任意の好適な足し算式、引き算式、半足し算式／引き算式、または他の既知の相互接続形成技術を用いて形成されてよい。
図３７は、アセンブリ２４４（図３６）の絶縁材料１３０‐１に支持部１０３を取り付けた後のアセンブリ２４６の断面図である。支持部１０３は、後述する工程に機械的支持を提供するための任意の好適な形態を取ってよい。例えば、いくつかの実施形態において、支持部１０３はキャリアウェハであってよく、接着剤を用いて絶縁材料１３０−１に固定されてよい。いくつかの実施形態において、支持部１０３は、一時的に絶縁材料１３０−１に固定（例えば、クランピングまたは留め具を用いて）されてよい機械的固定部材であってよく、不要になったら除去されてよい。
図３８は、アセンブリ２４６（図３７）からベース１０２を除去した後のアセンブリ２４８の断面図である。量子ウェルスタック１４６は、ゲート１０８−１、絶縁材料１１０−１および絶縁材料１３０−１（支持部１０３によって機械的に支持されてよい）に固定されたままであってよい。任意の好適な技術を用いて、ベース１０２はアセンブリ２４６の残りの部分から分離されてよい。例えば、いくつかの実施形態において、イオン注入およびウェハボンディング技術を用いて支持部１０３をアセンブリ２４４に接着（図３７を参照して上記した通り）した後、ベース１０２が研磨またはエッチング除去されてよい。いくつかの実施形態において、ベース１０２は、アセンブリ２４６の残りの部分から機械的に分離されてよく、その後、アセンブリ２４６の「損傷した」表面が研磨またはエッチングされてよい。
図３９は、さらなるプロセスが露出された量子ウェルスタック１４６上に行われ得るように、アセンブリ２４８（図３８）を「上下」に回転した後のアセンブリ２５０の断面図である。いくつかの実施形態においては、後続のプロセス工程を実行するために、アセンブリ２４８の向きを物理的に変える（図３９に示すように）必要はない。
図４０は、ゲート誘電体１１４−２を備えたパターン形成された絶縁材料１１０−２およびゲート１０８−２が、量子ウェルスタック１４６上の量子ウェル層１５２−２に近接して形成された後のアセンブリ２５２の断面図である。パターン形成された絶縁材料１１０−２およびゲート１０８−２は、パターン形成された絶縁材料およびゲート１０８−１の形成に関し上述した技術のうちの任意のもの（例えば、図１１から３４を参照して上述したもの）、または任意の他の好適な技術（図４８から６７および図６８から８０を参照して後述する技術を含め、本明細書で説明する他の技術のうちの任意のもの等）を用いて形成されてよい。例えば、図４０に示す通り、ハードマスク１１８−２は、ゲート１０８−１のハードマスク１１８−１と同様に、ゲート１０８−２のゲート金属１１２−２上に配置されてよい。
図４１は、アセンブリ２５２（図４０）の量子ウェルスタック１４６にリセス１０７を形成した後のアセンブリ２５４の断面図である。リセス１０７は、図７を参照して上述したパターン形成技術のうちの任意のものを用いて形成されてよく、上述の通り、バリア層１５４まで下に延びてよい。いくつかの実施形態において、リセス１０７は量子ウェル層１５２‐１まで下に延びてよい。量子ウェルスタック１４６が、単一の量子ウェル層１５２を含む実施形態においては、リセスは形成されてなくてよい。
図４２は、アセンブリ２５４（図４１）の量子ウェルスタック１４６にドーピングして、量子ウェルスタック１４６におけるリセス１０７の下部にドープされた領域１４０−１を、絶縁材料１１０‐２に隣接する箇所にドープされた領域１４０−２を形成した後のアセンブリ２５６の断面図である。ドープされた領域１４０−１は、量子ウェル層１５２−２と伝導性接触してよく、ドープされた領域１４０−２は、量子ウェル層１５２−１と伝導性接触してよい。図４３は、ドープされた領域１４０−１および１４０−２を示す、アセンブリ２５６の平面図である。
ドープされた領域１４０を形成するために用いられるドーパントのタイプは、上述の通り、所望される量子ドットのタイプに依存してよい。いくつかの実施形態において、ドーピングは、イオン注入で行われてよい。例えば、量子ドット１４２が、電子タイプの量子ドット１４２となるべき場合、ドープされた領域１４０は、リン、ヒ素、または別のｎ型材料のイオン注入で形成されてよい。量子ドット１４２が正孔タイプの量子ドット１４２となるべき場合、ドープされた領域１４０は、ホウ素または別のｐ型材料のイオン注入で形成されてよい。ドーパントを活性化させ、ドーパントを量子ウェルスタック１４６にさらに拡散させるアニールプロセスが、イオン注入プロセスの後に続いてよい。ドープされた領域１４０の深さは、任意の好適な値を取ってよく、例えば、いくつかの実施形態においては、ドープされた領域１４０はそれぞれ５００から１０００オングストロームの範囲内の深さ１１５を有してよい。
ゲート１０８−２の外面上の絶縁材料１１０−２の部分が、ドープされた領域１４０−２からゲート１０８−２の下方の領域へのドーパントの拡散を制限するドーピング境界をもたらしてよい。いくつかの実施形態において、ドープされた領域１４０−２は、隣接する絶縁材料１１０−２の下方に延びてよい。いくつかの実施形態において、ドープされた領域１４０−２は、隣接する絶縁材料１１０−２を超えて延びてよく、または隣接する絶縁材料１１０‐２の下方で終端して、当該隣接する絶縁材料１１０−２とその近接するゲート金属１１２‐２との間の境界には到達しなくてよい。いくつかの実施形態において、ドープされた領域１４０のドーピング濃度は、１０１７／ｃｍ３から１０２０／ｃｍ３の範囲であってよい。
図４４は、アセンブリ２５６（図４２から４３）の上方にニッケルまたは他の材料１４３の層を設けた後のアセンブリ２５８の側断面図である。ニッケルまたは他の材料１４３は、任意の好適な技術（例えば、メッキ技術、化学気相成長、または原子層堆積）を用いてアセンブリ２５６上に堆積されてよい。
図４５は、アセンブリ２５８（図４４）をアニーリングして、材料１４３とドープされた領域１４０とを相互作用させて、界面材料１４１を形成した後、未反応の材料１４３を除去した後のアセンブリ２６０の側断面図である。ドープされた領域１４０はシリコンを含み、材料１４３はニッケルを含み、例えば、界面材料１４１はニッケルシリサイドであってよい。図４４を参照して上述した工程において、例えば、チタン、アルミニウム、モリブデン、コバルト、タングステン、またはプラチナを含むニッケル以外の材料が堆積され、他の界面材料１４１を形成してもよい。より一般的には、アセンブリ２６０の界面材料１４１は、界面材料１４１に関し本明細書で説明した材料のうちの任意のものを含んでよい。
図４６は、アセンブリ２６０（図４５）に絶縁材料１３０−２を設けた後のアセンブリ２６２の断面図である。絶縁材料１３０−２は、上述した形態のうち任意のものを取ってよい。例えば、絶縁材料１３０−２は、酸化ケイ素等の誘電材料であってよい。絶縁材料１３０−２は、スピンコーティング、化学気相成長（ＣＶＤ）またはプラズマ強化ＣＶＤ（ＰＥＣＶＤ）等の任意の好適な技術を用いてアセンブリ２６０上に設けられてよい。いくつかの実施形態において、絶縁材料１３０−２を堆積した後、さらなるプロセスの前に、それは研磨されてよい。
図４７は、アセンブリ２６２（図４６）に、絶縁材料１３０−２（およびハードマスク１１８‐２）を通ってゲート１０８−２のゲート金属１１２−２に接触する導電性ビア１２２−２、絶縁材料１３０−２を通ってドープされた領域１４０−２の界面材料１４１−２に接触する導電性ビア１３６−２、絶縁材料１３０−２を通ってドープされた領域１４０−１の界面材料１４１−１に接触する導電性ビア１３６−１、および、（ゲート１０８‐１のゲート金属１１２‐１と電気的接触を形成すべく）絶縁材料１３０−２と、絶縁材料１２８と、絶縁材料１３０−１とを通って、導電性ライン１２３−１に接触する導電性ビア１２５−１を形成した後のアセンブリ２６４の断面図である。必要に応じて、従来の相互接続技術を用いて、さらなる導電性ビアおよび／またはラインがアセンブリ２６２上に形成されてよい。得られたアセンブリ２６４は、図１から４を参照して上述した量子ドットデバイス１００の形態を取ってよい。いくつかの実施形態においては、導電性ビア１２２、１２５および１３６を形成する前に、アセンブリ２６２が平坦化されてハードマスク１１８−２を除去してよく、その後に、追加の絶縁材料１３０−２が平坦化された表面に設けられてもよい。かかる実施形態においては、ハードマスク１１８−２は量子ドットデバイス１００に存在しないことになる。
いくつかの実施形態においては、絶縁材料１１０をパターン形成するために代替的な技術が用いられてよく、図１２から２８の技術を用いて得られる形状とは異なる形状を有する開口１１１（すなわち、ゲート１０８）をもたらしてよい。図４８から６７は、図１２から２８のパターン形成技術に代替してよいこのような代替的な技術の一例を示す。
図４８は、アセンブリ２１０（図１１）の絶縁材料１１０−１上にハードマスク２０１およびハードマスク２０７を設けた後のアセンブリ２６６の断面図である。図４９は、アセンブリ２６６の平面図である。図４８は、図４９のＡ−Ａ方向の断面図である。ハードマスク２０１および２０７は、上述の実施形態のうち任意の形態を取ってよい。
図５０は、アセンブリ２６６（図４８および４９Ｂ）のハードマスク２０７上にレジスト材料２７９を設け、レジスト材料２７９にトレンチ２１５をパターン形成した後のアセンブリ２６８の断面図である。図５１は、アセンブリ２６８の平面図であり、図５０は、図５１のＡ−Ａ方向の断面図である。レジスト材料２７９は、任意の好適な形態（例えば、フォトレジスト）を取ってよい。レジスト材料２７９における複数のトレンチ２１５は平行であってよく、トレンチ２０５に関し上述した幅および間隔のうち任意のものを有してよい。図示を簡略化するために、図５０および５１には、２つのトレンチ２１５のみが示されているが、任意の所望の数のトレンチ２１５が形成されてよい。レジスト材料２７９は、任意の好適な技術（例えば、任意の好適なリソグラフィー技術）を用いてパターン形成されてよい。
図５２は、アセンブリ２６８（図５０および５１）のレジスト材料２７９のパターンに従い、ハードマスク２０７をパターン形成した後、残りのレジスト材料２７９を除去した後のアセンブリ２７０の断面図である。図５３はアセンブリ２７０の平面図であり、図５２は、図５３のＡ−Ａ方向の断面図である。得られたパターン形成されたハードマスク２０７は、レジスト材料２７９におけるトレンチ２１５に対応するトレンチ２１７を含んでよい。ハードマスク２０７は、任意の好適な技術（ドライエッチング等）を用いてパターン形成されてよい。
図５４は、アセンブリ２７０（図５２および５３）のハードマスク２０７におけるトレンチ２１７を充填材料２１９で充填した後のアセンブリ２７２の断面図である。図５５は、アセンブリ２７２の平面図であり、図５４は、図５５のＡ−Ａ方向の断面図である。充填材料２１９は、後述するように、ハードマスク２０７をエッチングすることなく、エッチング除去可能な材料であってよい。いくつかの実施形態において、充填材料２１９は、アモルファスシリコンまたはＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ）等のアモルファス材料であってよい。充填材料２１９は、任意の好適な技術（例えば、アモルファスシリコン用のプラズマ強化化学気相成長、またはＢＡＲＣ用のスピンオン）を用いてトレンチ２１７内に設けられてよい。
図５６は、アセンブリ２７２（図５４および５５）のハードマスク２０７および充填材料２１９上にレジスト材料２８１を設けた後のアセンブリ２７４の断面図である。図５７は、アセンブリ２７４の平面図であり、図５６は、図５７のＡ−Ａ方向の断面図である。いくつかの実施形態において、レジスト材料２８１はフォトレジストであってよく、レジスト材料２８１はパターン形成されると、後述のように後続の工程のマスクとして機能してよい。
図５８は、アセンブリ２７４（図５６および５７）のレジスト材料２８１に穴２２１をパターン形成した後のアセンブリ２７６の断面図である。図５９は、アセンブリ２７６の平面図であり、図５８は、図５９のＡ−Ａ方向の断面図である。穴２２１は、超紫外線（ＥＵＶ）リソグラフィー等の任意の好適な技術を用いて形成されてよい。図５８および５９に示す通り、穴２２１は実質的に円形であってよく、レジスト材料２８１に規則的なアレイまたは任意の他の所望のパターンで設けられてよい。具体的には、穴２２１は充填材料２１９の区画と重複してよく、図示の通り、充填材料２１９を超えて延びてよく、充填材料２１９に近接するハードマスク２０７の少なくとも一部を露出させてよい。図示を簡略化するため、図５９には４つの穴２２１のみが示されているが、任意の所望の数の穴２２１が形成されてよい。穴２２１の寸法は、隣接する穴２２１が誤ってマージされる可能性（例えば、プロセスのばらつきに起因）を制限するように選択されてよい。
図６０は、アセンブリ２７６（図５８および５９）のレジスト材料２８１のパターンに従い、充填材料２１９をパターン形成した後、残りのレジスト材料２８１を除去した後のアセンブリ２７８の断面図である。図６１は、アセンブリ２７８の平面図であり、図６０は、図６１のＡ−Ａ方向の断面図である。得られたパターン形成された充填材料２１９は、アセンブリ２７６（図５８および５９）において、穴２２１と充填材料２１９とで重複していた領域に対応する開口２２３を含んでよく、充填材料２１９のエッチングで、ハードマスク２０７はエッチングされなくてよいため、穴２２１は下層に全体的には転写されない。具体的には、開口２２３は、実質的に平坦なまたは直線状の２つの対向する側面（ハードマスク２０７と充填材料２１９との間の境界に対応する）、および曲線状または半円状の２つの対向する側面（充填材料２１９と完全に重なる穴２２１の縁部に対応する）を有してよい。充填材料２１９は、任意の好適な技術（ドライエッチング等）を用いてパターン形成されてよい。図６０および６１に示す通り、開口２２３は、アセンブリ２７８において、ハードマスク２０１の表面の一部を露出してよいが、ハードマスク２０１の残部は、ハードマスク２０７および／または充填材料２１９によって被覆されている。
いくつかの実施形態において、充填材料２１９はフォトレジスト材料であってよい。いくつかのかかる実施形態においては、充填材料２１９はレジスト材料２８１を塗布し、レジスト材料２８１をパターン形成して、そのパターンを充填材料２１９に転写する代わりに、直接（例えば、ＥＵＶを用いて）パターン形成されてよい。つまり、かかる実施形態においては、図５９および６０を参照して上述した工程は行われなくてよく、代わりに、充填材料２１９が直接パターン形成されて、アセンブリ２７８が形成されてよい。
図６２は、アセンブリ２７８（図６０および６１）のハードマスク２０７および充填材料２１９のパターンに従い、ハードマスク２０１をパターン形成した後のアセンブリ２８０の断面図である。図６３は、アセンブリ２８０の平面図であり、図６２は、図６３のＡ−Ａ方向の断面図である。得られたパターン形成されたハードマスク２０１は、開口２２３に対応する開口２２５を含んでよく、そのため、開口２２５は、実質的に平坦なまたは直線状の２つの対向する側面（ハードマスク２０７と充填材料２１９との間の境界に対応する）、および曲線状または半円状の２つの対向する側面（充填材料２１９と完全に重なる穴２２１の縁部に対応する）を有してよい。図６２および６３に示す通り、開口２２５は、アセンブリ２８０において、絶縁材料１１０−１の表面の一部を露出してよいが、絶縁材料１１０−１の残部は、ハードマスク２０１、ハードマスク２０７および／または充填材料２１９によって被覆されている。
図６４は、アセンブリ２８０（図６２および６３）のハードマスク２０１のパターンに従い絶縁材料１１０−１をパターン形成して、ハードマスク２０１で被覆されていない絶縁材料１１０−１の部分をエッチング除去した後のアセンブリ２８２の断面図である。図６５は、アセンブリ２８２の平面図であり、図６４は図６５のＡ−Ａ方向の断面図である。得られたパターン形成された絶縁材料１１０−１は、開口２２５に対応する開口１１１−１を含んでよく、そのため、開口１１１−１は、実質的に平坦なまたは直線状の２つの対向する側面（ハードマスク２０７と充填材料２１９との間の境界に対応する）、および曲線状または半円状の２つの対向する側面（充填材料２１９と完全に重なる穴２２１の縁部に対応する）を有してよい。量子ウェルスタック１４６は、開口１１１−１を通して露出されてよい。
図６６は、アセンブリ２８２（図６４および６５）のハードマスク２０１および２０７および充填材料２１９を除去した後のアセンブリ２８４の断面図である。図６７は、アセンブリ２８４の平面図であり、図６６は、図６９のＡ−Ａ方向の断面図である。アセンブリ２８４において、絶縁材料１１０は、開口１１１−１の周囲にグリッドまたは交差格子形状を有してよく、量子ウェルスタック１４６はこれらの開口から露出されてよい。上に特記した通り、図６７には、２×２アレイで配置された４つの開口１１１−１のみが示されているが、本明細書に開示した技術を用いて、任意の所望の数およびサイズの開口１１１‐１から成る任意のアレイが形成されてよい。
いくつかの実施形態において、図４８から６７を参照して上述した技術は、ハードマスク２０１を用いずに実施されてよい。代わりに、ハードマスク２０７および充填材料２１９がパターン形成されたとき、絶縁材料１１０−１は直接パターン形成されてよい。しかしながら、図１９Ａから１９Ｂを参照して上に特記した通り、介在するハードマスク２０１を含めることで、エッチング選択比の調整を向上させ、絶縁材料１１０−１への潜在的なダメージを低減することができる。
いくつかの実施形態においては、フォトリソグラフィー技術に代えて、またはそれに追加して、スペーサを基にしたピッチ二分割またはピッチ四分割技術を用いて、材料をパターン形成してよい。特に、トレンチまたは他の構造を含むようにパターン形成された材料のうち任意のものが、ピッチ二分割またはピッチ四分割技術を用いてパターン形成されてよい。図６８から８０は、ピッチ四分割を用いて、材料１２１７（例えば、ハードマスク、または層またはレジスト材料であってよい）をパターン形成するための技術を示す。このようなピッチ四分割技術を用いて、本明細書で説明した任意の好適な材料をパターン形成してよい。例えば、（図１３Ａから１３Ｂに示したフォトレジストによるパターン形成技術を用いる代わりに）、ピッチ四分割技術を用いて、図１２のアセンブリ２１２のハードマスク２０１をパターン形成して、図１４Ａから１４Ｂのアセンブリ２１６を形成してよい。別の例においては、（図１７Ａから１７Ｂに示したフォトレジストによるパターン形成技術を用いる代わりに）、ピッチ四分割技術を用いて、図１６Ａから１６Ｂのアセンブリ２２０のハードマスク２０７をパターン形成して、図１８Ａから１８Ｂのアセンブリ２２４を形成してよい。別の例においては、ピッチ四分割技術を用いて、アセンブリ１２１４（図２０Ａおよび２０Ｂ）のレジスト材料１２０３をパターン形成して、図２２Ａおよび２２Ｂのアセンブリ１２１８を形成してよい。別の例においては、ピッチ四分割技術を用いて、アセンブリ１２２０（図２３Ａおよび２３Ｂ）のレジスト材料１２０７をパターン形成して、図２４Ａおよび２４Ｂのアセンブリ１２２２を形成してよい。
図６８は、材料１２１７上にハードマスク１８８および反射防止コーティング１８６を設けた後のアセンブリ２８５の断面図である。ハードマスク１８８に用いられる材料は、材料１２１７をエッチングすることなく、ハードマスク１８８がエッチングされ得るように選択されてよく、任意の好適な材料が用いられてよい。反射防止コーティング１８６は、リソグラフィー中の光干渉効果を軽減してよく、例えば、犠牲光吸収材料（ｓａｃｒｉｆｉｃｉａｌ ｌｉｇｈｔ ａｂｓｏｒｂｉｎｇ ｍａｔｅｒｉａｌ：ＳＬＡＭ）であってよい。
図６９は、アセンブリ２８５（図６８）の反射防止コーティング１８６上にレジスト材料１９０を設けた後のアセンブリ２８６の断面図である。いくつかの実施形態において、レジスト材料１９０は、フォトレジストであってよい。
図７０は、レジスト材料１９０をエッチングして、アセンブリ２８６（図６９）のレジスト材料１９０をパターン形成した後のアセンブリ２８７の断面図である。レジスト材料１９０に形成されたパターンは、図７２から８０に示すような、ゲート１０８の最終的な所望のパターンに基づき選択されてよい。これについては、後述する。
図７１は、アセンブリ２８７（図７０）のパターン形成されたレジスト材料１９０（および露出された反射防止コーティング１８６）上に、テンプレート材料１９２を設けた後のアセンブリ２８８の断面図である。テンプレート材料１９２は、パターン形成されたレジスト材料１９０上にコンフォーマル（共形）であってよく、テンプレート材料１９２の厚みは、図７２から８０に示す通り、ゲート１０８の最終的な所望のパターンに基づき選択されてよい。これについては後述する。テンプレート材料１９２は、任意の好適な材料で形成されていてよく、任意の好適な技術を用いて設けられてよい。例えば、テンプレート材料１９２は、窒化物材料（例えば、窒化ケイ素）、酸化物材料、またはポリシリコンであってよく、スパッタリングで堆積されてよい。
図７２は、アセンブリ２８８（図７１）のテンプレート材料１９２をエッチングして、テンプレート材料１９２をパターン形成した後のアセンブリ２８９の断面図である。テンプレート材料１９２は異方性エッチングされてよく、テンプレート材料１９２を「下向きに」エッチングすると、パターン形成されたレジスト材料１９０の上部およびパターン形成されたレジスト材料１９０間の領域の一部のテンプレート材料１９２が除去され、パターン形成されたレジスト材料１９０の側面上にパターン形成されたテンプレート材料１９２が残る。いくつかの実施形態において、異方性エッチングはドライエッチングであってよい。テンプレート材料１９２が設けられるときの厚み（図７１に示すような）、およびパターン形成されたレジスト材料１９０の寸法が、パターン形成されたテンプレート材料１９２の寸法を決定付けてよい。
図７３は、アセンブリ２８９（図７２）のパターン形成されたレジスト材料１９０を除去した後のアセンブリ２９０の断面図である。いくつかの実施形態において、パターン形成されたレジスト材料１９０は、溶媒を用いて、または酸素プラズマアッシングを用いて除去されてよい。パターン形成されたテンプレート材料１９２は、アセンブリ２９０に残ってよい。
図７４は、アセンブリ２９０（図７３）のパターン形成されたテンプレート材料１９２により得られたパターンに従い、反射防止コーティング１８６およびハードマスク１８８をエッチングした後のアセンブリ２９１の断面図である。具体的には、パターン形成されたテンプレート材料１９２によって被覆されていない反射防止コーティング１８６およびハードマスク１８８の部分がエッチング除去されてよく、エッチングは、材料１２１７に到達すると停止されてよい。このエッチングにより、パターン形成された反射防止コーティング１８６およびパターン形成されたハードマスク１８８がもたらされてよく、これらは、上述の通り、パターン形成されたテンプレート材料の寸法に依存する寸法を有する。いくつかの実施形態において、反射防止コーティング１８６およびハードマスク１８８は、溶媒を用いて、または酸素プラズマアッシングを用いて除去されてよい。
図７５は、アセンブリ２９１（図７４）のパターン形成されたテンプレート材料１９２および反射防止コーティング１８６を除去した後のアセンブリ２９２の断面図である。パターン形成されたハードマスク１８８は、アセンブリ２９２に残ってよい。いくつかの実施形態において、パターン形成されたテンプレート材料１９２および反射防止コーティング１８６は、溶媒を用いて、または酸素プラズマアッシングを用いて除去されてよい。
図７６は、アセンブリ２９２（図７５）のパターン形成されたハードマスク１８８上にテンプレート材料１９４を設けた後のアセンブリ２９３の断面図である。いくつかの実施形態において、テンプレート材料１９４（およびその設け方）は、上述したテンプレート材料１９２の実施形態のうちの任意の形態を取ってよい。いくつかの実施形態において、テンプレート材料１９４は、テンプレート材料１９２と同一の材料組成を有してよく、他の実施形態においては、テンプレート材料１９４は、テンプレート材料１９２とは異なる材料組成を有してよい。
図７７は、アセンブリ２９３（図７６）のテンプレート材料１９４をエッチングして、テンプレート材料１９４をパターン形成した後のアセンブリ２９４の断面図である。パターン形成されたテンプレート材料１９４は、図７２を参照して上述したテンプレート材料１９２のエッチングと同様に、パターン形成されたハードマスク１８８の側面に配置されてよい。具体的には、テンプレート材料１９４は、上述したテンプレート材料１９２のエッチングのための任意の技術によりエッチングされてよい。テンプレート材料１９４が設けられるときの厚み（図７６に示すような）、およびパターン形成されたハードマスク１８８の寸法が、パターン形成されたテンプレート材料１９４の寸法を決定付けてよい。
図７８は、アセンブリ２９４（図７７）のパターン形成されたハードマスク１８８を除去した後のアセンブリ２９５の断面図である。パターン形成されたテンプレート材料１９４は、アセンブリ２９５に残ってよい。いくつかの実施形態において、パターン形成されたハードマスク１８８は、溶媒を用いて、または酸素プラズマアッシングを用いて除去されてよい。
図７９は、アセンブリ２９５（図７８）のパターン形成されたテンプレート材料１９４により得られたパターンに従い、材料１２１７をエッチングした後のアセンブリ２９６の断面図である。具体的には、パターン形成されたテンプレート材料１９４により被覆されていない材料１２１７の部分がエッチング除去されてよい。エッチングは、下層の材料（不図示）に到達すると停止してよい。このエッチングにより、パターン形成されたテンプレート材料１９４の寸法に依存する寸法を有するパターン形成された材料１２１７がもたらされてよい。
図８０は、アセンブリ２９６（図７９）のパターン形成されたテンプレート材料１９４を除去した後のアセンブリ２９７の断面図である。パターン形成された材料１２１７は、アセンブリ２９７に残ってよく、テンプレート材料１９４はテンプレート材料１９２の除去に関し上述した任意の実施形態に従い除去されてよい。パターン形成された材料１２１７は、本明細書に開示した任意の実施形態に従い、さらに加工されてよい。
アセンブリ２９７における、材料１２１７の部分に関し、隣接する部分との間の距離（材料１２１７が絶縁材料１１０である場合は、対応するゲート１０８の寸法）は、ゲート１０８のアレイ方向において異なってよい。例えば、図示の通り、距離２３１は、アセンブリ２８７（図７０）のパターン形成されたレジスト材料１９０の隣接部との間の距離１９１から、アセンブリ２８９（図７２）のパターン形成されたテンプレート材料１９２の厚み１９３の２倍を引き、さらにアセンブリ２９４（図７７）のパターン形成されたテンプレート材料１９４の厚み１９５の２倍を引いたものに等しくてよい。図示の通り、距離２３３は、アセンブリ２８９（図７２）のパターン形成されたテンプレート材料１９２の厚み１９３に等しくよい。図示の通り、距離２３５は、アセンブリ２８７（図７０）のパターン形成されたテンプレート材料１９２の部分の長さ１９７から、アセンブリ２９４（図７７）のパターン形成されたテンプレート材料１９４の厚み１９５の２倍を引いたものに等しくてよい。
距離２３１、距離２３３および距離２３５の好適な値は、距離１９１、長さ１９７並びに厚み１９３および１９５の適切な選択により得られてよい。図８０に示す通り、パターン形成されたレジスト材料１９０が規則的パターンを有し、且つ、（例えば、図２９から３１を参照して上述したように）複数のゲート１０８がパターン形成された絶縁材料１１０の部分と部分との間に「充填」することで部分的に形成される場合、アセンブリ２９７内の複数のゲート１０８のうち隣接する複数のゲートの長さ（すなわち、図１および２に示すｘ長さ１７０）も、距離２３３‐距離２３５‐距離２３３‐距離２３１‐距離２３３‐距離２３５‐距離２３３‐距離２３５‐距離２３３‐距離２３１等の規則的パターンに従うことになる。
本明細書での「ピッチ四分割技術」および「ピッチ四分割」という言及は、ピッチ二分割技術の使用も含む。ピッチ二分割アプローチでは、ハードマスク１８８（随意で反射防止コーティング１８６も）は、用いられなくてよい。代わりに、図６９を参照して上述したように、レジスト材料１９０が材料１２１７上に塗布されてよく、レジスト材料１９０が図７０を参照して上述したようにパターン形成されてよい。テンプレート材料１９２が図７１を参照して上述したように設けられてよく、テンプレート材料１９２が図７２を参照して上述したようにエッチングされてよい。レジスト材料１９０は図７３を参照して上述したように除去されてよく、その後、材料１２１７は図７９を参照して上述したようにエッチングされてよいが、ここでは、（パターン形成されたテンプレート材料１９４の代わりに）テンプレート材料１９２のパターンに従う。本明細書で説明した実施形態のうちの任意のものが、かかるピッチ二分割アプローチに従いパターン形成されてよい。いくつかの実施形態において、ピッチ二分割技術を用いて、４０から２００ナノメートルの範囲内（例えば、５０から７０ナノメートルの範囲内）のピッチ、および１５から１００ナノメートルの範囲内の幅（例えば、２０から３５ナノメートルの範囲内）を持つ特徴部（例えば、トレンチ）が、材料１２１７にパターン形成されることを可能にしてよい。いくつかの実施形態において、ピッチ四分割技術を用いて、１５から１００ナノメートルの範囲内（例えば、２５ら３５ナノメートルの範囲内）のピッチ、および５から５０ナノメートルの範囲内の幅（例えば、１０から１８ナノメートルの範囲内）を持つ特徴部（例えば、トレンチ）が、材料１２１７にパターン形成されることを可能にしてよい。
上に特記した通り、図８１から８７は、図１３から１９に示す技術または図２０から２６に示す技術の代わりに用いられてよい、アセンブリ２１２（図１２）の絶縁材料１１０−１をパターン形成するための代替的な技術を示す。図８１から８７を参照して説明する「ｐｈｏｔｏｂｕｃｋｅｔ」技術（これも、図６８から８０を参照して上述したスペーサを基にしたピッチ四分割またはピッチ二分割を用いる）は、従来のリソグラフィーを用いて得られるものより、さらに大きな制御性およびさらに小さなピッチの達成を可能にしてよい。
図８１Ａは、アセンブリ２１２（図１２）のハードマスク２０１上にハードマスク２２０３を設けた後のアセンブリ２２１４の断面図である。図８１Ｂは、アセンブリ２２１４の平面図であり、図８１Ａは、図８１ＢのＡ−Ａ方向の断面図である。ハードマスク２２０３は、例えば、本明細書に開示したハードマスクのうち任意のハードマスクの形態を取ってよい。
図８２Ａは、図６８から８０を参照して上述したようなピッチ四分割またはピッチ二分割の技術を用いて、ハードマスク２２０３をパターン形成して、アセンブリ２２１４（図８１Ａおよび８１Ｂ）のハードマスク２２０３にトレンチ２２７７を形成した後のアセンブリ２２１６の断面図である。図８２Ｂはアセンブリ２２１６の平面図であり、図８２Ａは、図８２ＢのＡ−Ａ方向の断面図である。具体的には、図８２Ａは、トレンチ２２７７沿いの断面図である。複数のトレンチ２２７７は平行であってよく、適用したスペーサを基にしたパターン形成技術により、任意の好適な寸法を有してよい。図示を簡略化するため、図８２Ｂには２つのトレンチ２２７７のみが示されているが、任意の好適な数のトレンチ２２７７が形成されてよい。
図８３Ａは、アセンブリ２２１６（図８２Ａおよび８２Ｂ）のトレンチ２２７７にレジスト材料２２０４を充填した後のアセンブリ２２１８の断面図である。図８３Ｂはアセンブリ２２１８の平面図であり、図８３Ａは、図８３ＢのＡ−Ａ方向の断面図である。レジスト材料２２０４は、例えば、フォトレジストであってよい。レジスト材料２２０４は、任意の好適な技術を用いてトレンチ２２７７に設けられてよい。
図８４Ａは、アセンブリ２２１８（図８３Ａおよび８３Ｂ）に別のハードマスク２２０７を設けた後のアセンブリ２２２０の断面図である。図８４Ｂは、アセンブリ２２２０の平面図であり、図８４Ａは、図８４ＢのＡ−Ａ方向の断面図である。ハードマスク２２０７は、例えば、本明細書で開示したハードマスクのうちの任意のハードマスクの形態を取ってよい。
図８５Ａは、ハードマスク２２０７をパターン形成して、アセンブリ２２２０（図８４Ａおよび８４Ｂ）のハードマスク２２０７にトレンチ２２０９を形成して、トレンチ２２０９にレジスト材料２２１９を充填した後のアセンブリ２２２２の断面図である。図８５Ｂは、アセンブリ２２２２の平面図であり、図８５Ａは、図８５ＢのＡ−Ａ方向の断面図である。ハードマスク２２０７は、ハードマスク２２０３のパターン形成に関し上述した実施形態のうちの任意のものに従いパターン形成（例えば、ピッチ四分割またはピッチ二分割の技術を用いて）されてよく、レジスト材料２２１９は、レジスト材料２２０４を設けることに関し上述した実施形態のうちの任意のものに従い設けられてよい。ハードマスク２２０７におけるトレンチ２２０９は、アセンブリ２２１８（図８３Ａおよび８３Ｂ）のトレンチ２２７７の向きとは異なって配置されてよい。例えば、図８５Ａおよび８５Ｂに示す通り、トレンチ２２０９は、トレンチ２２７７に対し垂直であり且つ重複してよい。図８５Ｂ中、トレンチ２２７７内のレジスト材料２２０４は破線で示され、トレンチ２２０９内のレジスト材料２２１９との重複領域を示す。図示を簡略化するため、図８５Ａおよび８５Ｂには、２つのトレンチ２２０９のみが示されているが、任意の好適な数のトレンチ２２０９が形成されてよい。
図８６Ａは、アセンブリ２２２２（図８５Ａおよび８５Ｂ）のレジスト材料２２１９およびレジスト材料２２０４間の重複領域の少なくとも一部を露出させた後、露出されたレジスト材料２２１９およびレジスト材料２２０４を現像して、現像されていないレジスト材料２２０４および現像されていないレジスト材料２２１９、またはハードマスク２２０３および２２０７のうちのいずれかによって被覆されていないハードマスク２０１の領域を「むき出し」にした後のアセンブリ２２２４の断面図である。図８６Ｂは、アセンブリ２２２４の平面図であり、図８６Ａは、図８６ＢのＡ−Ａ方向の断面図である。図８６Ａおよび８６Ｂに示す実施形態においては、レジスト材料２２０４およびレジスト材料２２１９間の４つの重複領域のすべてが現像されるものとして示されており、ハードマスク２０１の４つの矩形領域がむき出しにされる。他の実施形態においては、任意の所望のパターンにおいて、レジスト材料２２０４およびレジスト材料２２１９間のすべての重複領域より少ない数が現像されてよい。
図８７Ａは、アセンブリ２２２４（図８６Ａおよび８６Ｂ）のハードマスク２０１をパターン形成して、現像されていないレジスト材料２２０４および現像されていないレジスト材料２２１９、またはハードマスク２２０３および２２０７のうちのいずれかによって被覆されていないハードマスク２０１の部分をエッチング除去した後のアセンブリ２２２６の断面図である。図８７Ｂは、アセンブリ２２２６の平面図であり、図８７Ａは、図８７ＢのＡ−Ａ方向の断面図である。得られたパターン形成されたハードマスク２０１は、矩形のフットプリント（トレンチ２２０９およびトレンチ２２７７が重複する領域に対応する）を有する開口２２１１を含んでよい。前述の実施形態のうちのいくつかに関し上述した通り、パターン形成されたハードマスク２０１を用いて同様に絶縁材料１１０−１に開口１１１−１をパターン形成してよく、本明細書に開示した通り、さらなるプロセスが行われてよい。
上に特記した通り、量子ドットデバイス１００に含まれる量子ウェルスタック１４６は、複数の形態のうち任意の形態を取ってよく、それらのうちのいくつかが図８８から８９に示されている。図８８から８９に示す量子ウェルスタック１４６は、それぞれ２つの量子ウェル層１５２を含むが、いくつかの実施形態においては、量子ドットデバイス１００に含まれる量子ウェルスタック１４６は、１つの量子ウェル層１５２、または２つより多い量子ウェル層１５２を含んでよい。必要に応じて、かかる実施形態を達成すべく、図８８から８９を参照して説明した量子ウェルスタック１４６から複数の要素が省略されてよく、または当該量子ウェルスタック１４６に複数の要素が追加されてよい。
図８８は、量子ウェル層１５２−１、バリア層１５４および量子ウェル層１５２−２を含む量子ウェルスタック１４６の断面図である。いくつかの実施形態において、図８８の量子ウェル層１５２は真性シリコンで形成されてよく、ゲート誘電体１１４は酸化ケイ素で形成されてよい。かかる配置においては、量子ドットデバイス１００の使用中に、真性シリコンと近接する酸化ケイ素との間の界面における真性シリコン内に２ＤＥＧが形成されてよい。図８８の量子ウェル層１５２が真性シリコンで形成される実施形態は、電子タイプの量子ドットデバイス１００に特に有利であってよい。いくつかの実施形態において、図８８の量子ウェル層１５２は真性ゲルマニウムで形成されてよく、ゲート誘電体１１４は酸化ゲルマニウムで形成されてよい。かかる配置においては、量子ドットデバイス１００の使用中に、真性ゲルマニウムと近接する酸化ゲルマニウムとの間の界面における真性ゲルマニウム内に２ＤＥＧが形成されてよい。かかる実施形態は、正孔タイプの量子ドットデバイス１００に特に有利であってよい。いくつかの実施形態においては、量子ウェル層１５２は歪められていてよく、一方で他の実施形態においては、量子ウェル層１５２は歪められていなくてよい。
図８８のバリア層１５４は、量子ウェル層１５２−１と量子ウェル層１５２−２との間のポテンシャル障壁を提供してよい。図８８の量子ウェル層１５２がシリコンで形成されるいくつかの実施形態においては、バリア層１５４はシリコンゲルマニウムで形成されてよい。このシリコンゲルマニウムのゲルマニウム含有量は、２０〜８０％（例えば、３０％）であってよい。量子ウェル層１５２がゲルマニウムで形成されるいくつかの実施形態においては、バリア層１５４は、シリコンゲルマニウム（２０〜８０％（例えば、７０％）のゲルマニウム含有量を持つ）で形成されてよい。
図８８の量子ウェルスタック１４６の層の厚み（すなわち、ｚ高さ）は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、バリア層１５４（例えば、シリコンゲルマニウム）の厚みは、０から４００ナノメートルの範囲内であってよい。いくつかの実施形態において、量子ウェル層１５２（例えば、シリコンまたはゲルマニウム）の厚みは、５から３０ナノメートルの範囲内であってよい。
図８８の量子ウェルスタック１４６は、上述の通り、一組のゲート１０５−１および一組のゲート１０５−２の間に配置されてよい。いくつかの実施形態において、図８８（および図８９）の量子ウェルスタック１４６を構成する複数の層は、エピタキシャル成長により、ベース１０２上で（それぞれの上に）成長させられてよい。
図８９は、量子ウェル層１５２−１および１５２−２、量子ウェル層１５２−１および１５２−２間に配置されたバリア層１５４−２、並びに追加のバリア層１５４−１および１５４−３を含む量子ウェルスタック１４６の断面図である。バリア層１５４−１が量子ウェル層１５２−１とゲート誘電体１１４−１との間に配置されるように、量子ウェルスタック１４６は、ゲート誘電体１１４−１上に配置されてよい。バリア層１５４−３が、量子ウェル層１５２−２とゲート誘電体１１４−２との間に配置されてよい。いくつかの実施形態においては、バリア層１５４−３は、特定の材料（例えば、シリコンゲルマニウム）で形成されてよく、量子ウェルスタック１４６を基板１４４上で成長させているときに、バリア層１５４−３は、その材料から成るバッファ領域を含んでよい。このバッファ領域は、それが基板１４４上で成長させられているときに、この材料に形成される欠陥をトラップしてよい。いくつかの実施形態においては、バッファ領域は、バリア層１５４−３の残部とは異なる条件（例えば、堆積温度または成長レート）下で成長させられてよい。特に、バリア層１５４−３の残部は、バッファ領域より少ない欠陥を達成する条件下で成長させられてよい。量子ドットデバイス１００の製造中に、ベース１０２がアセンブリ２３６の残部から分離される場合（例えば、図３８を参照して上述したように）、量子ウェルスタック１４６は、バリア層１５４−３のバッファ領域において「損傷」されてよい。
バリア層１５４−１および１５４−３は、それぞれ量子ウェル層１５２−１および１５２−２の周囲にポテンシャルエネルギーバリアを提供してよく、バリア層１５４−１は、本明細書に説明したバリア層１５４−３の実施形態のうちの任意の形態を取ってよい。バリア層１５４−２は、図８８を参照して上述したバリア層１５４の実施形態のうちの任意の形態を取ってよい。図８９の量子ウェルスタック１４６の層の厚み（すなわち、ｚ高さ）は、任意の好適な値を取ってよい。例えば、いくつかの実施形態において、バリア層１５４−１および１５４−３（例えば、シリコンゲルマニウム。）の厚みは、０から４００ナノメートルの範囲内であってよい。いくつかの実施形態において、量子ウェル層１５２（例えば、シリコンまたはゲルマニウム）の厚みは、５から３０ナノメートルの範囲内（例えば、１０ナノメートル）であってよい。いくつかの実施形態において、バリア層１５４−２（例えば、シリコンゲルマニウム）の厚みは、２５から７５ナノメートルの範囲内（例えば、３２ナノメートル）であってよい。
いくつかの実施形態において、量子ドットデバイス１００は、量子ウェルスタック１４６とゲート誘電体１１４との間にゲート界面材料を含んでよい。ゲート界面材料は、量子ウェルスタック１４６とゲート誘電体１１４との間に、低い総界面トラップ密度（Ｄｉｔ）を有する界面を提供してよく、量子ドットデバイス１００に形成される量子ドット１４２のコヒーレンシを妨害し得る散乱の可能性を低減してよい。ゲート界面材料は、量子ウェルスタック１４６のゲート１０８のＤｉｔを改善するための任意の好適な材料を含んでよい。いくつかの実施形態において、ゲート界面材料はシリコンを含んでよい。量子ウェルスタック１４６がシリコンゲルマニウム（例えば、バリア層１５４として）を含み、ゲート界面材料がシリコンゲルマニウム上に配置される場合に、シリコンは、ゲート界面材料として特に有用な材料であってよい。ゲート界面材料がシリコンを含むいくつかの実施形態においては、シリコンは酸化（例えば、ゲート誘電体１１４が形成される前に、空気に晒されることに起因して）して、ゲート界面材料のシリコンとゲート誘電体１１４との間の界面において、シリコン酸化物の層を形成してよい。いくつかの実施形態において、ゲート界面材料は、窒化アルミニウム、酸窒化アルミニウムまたは酸化ゲルマニウムを含んでよい。ゲート界面材料が酸化ゲルマニウムを含む実施形態においては、ゲート界面材料は、ゲルマニウムの層を形成した後、当該ゲルマニウムの層を酸化させ得ることで、形成されてよい。いくつかの実施形態において、ゲート界面材料は、量子ウェルスタック１４６にエピタキシャル成長された薄膜の層であってよい。例えば、量子ウェルスタック１４６が、量子ウェル層１５２とゲート１０８との間にシリコンゲルマニウムバリア層１５４を含む実施形態においては、ゲート界面材料（例えば、シリコン）は、シリコンゲルマニウムバリア上に直接成長させられてよい。いくつかの実施形態において、ゲート誘電体１１４（例えば、酸化ハフニウム）は、ゲート界面材料の上に成長させられてよい。ゲート界面材料とゲート誘電体１１４との間の界面は、ゲート誘電体１１４が量子ウェルスタック上に直接形成された場合よりも、少ない電気的欠陥を有してよい。
エッチングされた量子ウェルスタック１４６は、先行する多くの図面において、平行な側壁を有する実質的矩形として図示されているが、これは図示を簡単にするために過ぎず、量子ウェルスタック１４６は、任意の好適な形状（例えば、量子ウェルスタック１４６の成形に用いられる製造プロセスに適した形状）を有してよい。例えば、いくつかの実施形態において、量子ウェルスタック１４６はテーパリングされてよく、量子ウェルスタック１４６は狭まりながら、ベース１０２（図７）から離れて延びる。いくつかの実施形態において、量子ウェルスタック１４６は、ｚ高さ１００ナノメートルおきに、ｘ幅が３‐１０ナノメートル（例えば、ｚ高さ１００ナノメートルおきにｘ幅５ナノメートル）だけテーパリングされてよい。
図１から４には、単一の量子ドット形成領域１０４のみが示されているが、量子ドットデバイス１００は、任意の所望の態様で配置された任意の数の量子ドット形成領域１０４を含んでよい。例えば、複数の量子ドット形成領域１０４は、直線アレイまたは矩形アレイまたは任意の所望の分配で配置されてよい。例えば、図９０は、２×２アレイで配置された４つの量子ドット形成領域１０４を含む、量子ドットデバイス１００の上断面図（図１の図と同様）である。量子ドット形成領域１０４の各々は、本明細書に開示した量子ドット形成領域のうち任意の形態（例えば、図１に示す量子ドット形成領域１０４）を取ってよい。具体的には、単一の量子ドットデバイス１００は、介在する量子ウェルスタック１４６で離間された複数の組のゲート１０５‐１および／またはゲート１０５−２を含んでよい。複数の量子ドット形成領域１０４は、例えば、図５から８０を参照して上述した技術を用いて並行して形成されてよい。いくつかの実施形態において、量子ドットデバイス１００内の複数の量子ドット形成領域１０４は、共通の要素を共有してよい。例えば、いくつかの実施形態において、複数の量子ドット形成領域１０４は、複数の量子ウェル層１５２のためのリザーバとして動作する共通のドープされた領域１４０（図３８中に図示されていないが、量子ドットデバイス１００の任意の好適な場所に配置された）を共有してよい。上述の通り、図３８の実施形態におけるゲート１０８の特定の数および配置は説明のために過ぎず、量子ドット形成領域１０４に、任意の好適なゲートの配置が用いられてよい。いくつかの実施形態においては、単一の量子ドットデバイス１００に含まれる異なる複数の量子ドット形成領域１０４は、異なる構造（例えば、異なる数および配置のゲート１０８、または異なる複数の量子ウェルスタック１４６）を有してよい。
本明細書に開示する量子ドットデバイス１００のうちの任意のものが、１または複数のマグネットラインを含んでよい。本明細書で用いる「マグネットライン」とは、量子ドットのスピン状態に影響を及ぼす（例えば、変更、リセット、スクランブル、またはセット）ための磁界発生構造を指してよい。本明細書で説明するようなマグネットラインの一例は、量子ドット形成領域に近接し、且つ、当該領域において量子ドットのスピン状態に影響を及ぼす磁場を生成する電流パルスを選択的に伝導可能な導電性経路である。
例えば、図９１および９２は、複数のマグネットライン１２１を含む量子ドットデバイス１００のそれぞれ側面および上部の図である。具体的には、図９２は、図９１のＣ‐Ｃ方向の量子ドットデバイス１００の断面図を示す（一方、図９１は図９２のＤ‐Ｄ方向の量子ドットデバイス１００の断面図を示す）。マグネットライン１２１−１は量子ウェル層１５２−１に近接して配置され、マグネットライン１２１−２は量子ウェル層１５２−２に近接して配置される。
マグネットライン１２１は導電性材料で形成されてよく、量子ドットデバイス１００に形成されてよい量子ドット１４２のうちの１または複数のスピン状態に影響を及ぼす磁場を生成する電流パルスを伝えるために用いられてよい。いくつかの実施形態において、マグネットライン１２１は、原子核および／または量子ドットのスピンをリセット（または「スクランブル」）するためのパルスを伝えてよい。いくつかの実施形態において、マグネットライン１２１は、量子ドットの電子を特定のスピン状態に初期化するためのパルスを伝えてよい。いくつかの実施形態において、マグネットライン１２１は、連続的な振動磁場を提供するための電流を伝えてよく、当該振動磁場にキュビットのスピンは結合されてよい。マグネットライン１２１は、これらの実施形態の任意の好適な組み合わせ、または任意の他の適切な機能を提供してよい。
いくつかの実施形態において、マグネットライン１２１は、銅で形成されてよい。いくつかの実施形態において、マグネットライン１２１は、アルミニウム等のスーパコンダクタで形成されてよい。いくつかの実施形態において、マグネットライン１２１は、近接するゲート１０８から距離１７５だけ離間されてよい。距離１７５は、任意の好適な値（例えば、量子ドット１４２との磁場相互作用の所望の強度に基づき）を取ってよい。いくつかの実施形態において、距離１７５は、２５ナノメートルから１ミクロンの範囲内（例えば、５０ナノメートルから２００ナノメートルの範囲内）であってよい。量子ドットデバイス１００が複数のマグネットライン１２１を含む実施形態においては、複数のマグネットライン１２１および近接するゲート１０８間の距離１７５は、同一であってよく、または異なっていてよい。
いくつかの実施形態において、マグネットライン１２１は、磁性材料で形成されてよい。例えば、磁性材料（コバルト等）は、絶縁材料１３０におけるトレンチの中に堆積され、量子ドットデバイス１００に永久的な磁場を提供してよい。
マグネットライン１２１は、任意の好適な寸法を有してよい。例えば、マグネットライン１２１は、２５から１００ナノメートルの範囲内の厚み１６９を有してよい。マグネットライン１２１は、２５から１００ナノメートルの範囲内の幅１７７を有してよい。いくつかの実施形態において、マグネットライン１２１の幅１７７および厚み１６９は、量子ドットデバイス１００内に当技術分野で知られるような電気的相互接続を提供するために用いられる他の導電性ライン（例えば、図９３および９４を参照して後述する導電性ライン３９３および３９６）のそれぞれ幅および厚みに等しくてよく、導電性ラインを形成するための任意のプロセス（例えば、トレンチのメッキの後の平坦化、または半足し算のプロセス）を用いて形成されてよい。マグネットライン１２１は、マグネットライン１２１が相互作用することになる量子ドット１４２を形成すべきゲート１０８の数および寸法に依存してよい長さ１７３を有してよい。図９１および９２に示すマグネットライン１２１は実質的に直線状であるが、これは当該事例に必須でなく、マグネットライン１２１は任意の好適な形状を取ってよい。導電性ビア１３１は、マグネットライン１２１と接触してよい。
いくつかの実施形態において、量子ドットデバイス１００は、１つのマグネットライン１２１を含んでよく、またはマグネットライン１２１を１つも含まなくてもよい。他の実施形態においては、量子ドットデバイス１００は、２つ、３つ、４つまたはそれより多いマグネットライン１２１を含んでよい。量子ドットデバイス１００に含まれるマグネットライン１２１は、ゲート１０８または量子ドットデバイス１００の他の構造的特徴物に対し任意の所望の態様で方向付けられてよい。例えば、図９２（図示の通り）の視点で上下に方向付けられた１または複数のマグネットライン１２１に加えて、またはそれらに代えて、１または複数のマグネットライン１２１が、図９２の視野で左右に方向付けられてよい。
いくつかの実施形態において、量子ドットデバイス１００はダイに含まれ、パッケージ基板に結合されて、量子ドットデバイスパッケージを形成してよい。例えば、図９３は、図２の量子ドットデバイス１００および量子ドットデバイス１００上に配置された導電性経路の層３０３を含むダイ３０２の側断面図であり、一方、図９４は、ダイ３０２がパッケージ基板３０４に結合された量子ドットデバイスパッケージ３００の側断面図である。図示を簡略化するため、量子ドットデバイス１００の細部は図９４では省略されている。上に特記した通り、図９４に示す特定の量子ドットデバイス１００は、図２に示す量子ドットデバイス１００の形態を取ってよいが、本明細書に開示した量子ドットデバイス１００のうちの任意のものがダイ（例えば、ダイ３０２）に含まれて、パッケージ基板（例えば、パッケージ基板３０４）に結合されてよい。具体的には、任意の数の量子ドット形成領域１０４、ゲート１０８、ドープされた領域１４０および量子ドットデバイス１００の様々な実施形態に関し本明細書で説明した他のコンポーネントが、ダイ３０２に含まれてよい。
ダイ３０２は、第１の面３２０および対向する第２の面３２２を含んでよい。支持部１０３は、第２の面３２２に近接していてよく、量子ドットデバイス１００の様々な構成要素からの導電性経路３１５は、第１の面３２０に配置された導電性コンタクト３６５へと延びてよい。導電性経路３１５は、導電性ビア、導電性ライン、および／または導電性ビアおよび導電性ラインの任意の組み合わせを含んでよい。例えば、図９３は、導電性経路３１５−１（ゲート１０８−１と関連付けられた導電性コンタクト３６５との間を延びる）が、導電性ビア１２０−１、導電性ライン１２９−１、導電性ビア１２７−１、導電性ライン３９３、導電性ビア３９８および導電性ライン３９６を含む実施形態を示す。図９３の実施形態では、導電性経路３１５−２（ゲート１０８‐２と関連付けられた導電性コンタクト３６５との間を延びる）は、導電性ビア１２０−２、導電性ライン３９３、導電性ビア３９８および導電性ライン３９６を含む。より多くのまたはより少ない構造体が、導電性経路３１５に含まれてよく、および、同様の導電性経路３１５が、導電性コンタクト３６５のうちの１つとドープされた領域１４０（およびマグネットライン等の量子ドットデバイス１００に含まれる任意の他のコンポーネント）との間に設けられてよい。いくつかの実施形態において、ダイ３０２（および後述のパッケージ基板３０４）の導電性ラインは、図面の平面に対し出入りする方向に延びて、ダイ３０２の様々な要素への、および／または、様々な要素からの電気信号を送信する導電性経路を提供してよい。
ダイ３０２内で導電性経路３１５を提供する導電性ビアおよび／または導電性ラインは、任意の好適な技術を用いて形成されてよい。このような技術の例としては、引き算式の製造技術、足し算式または半足し算式の製造技術、シングルダマシン製造技術、デュアルダマシン製造技術または任意の他の好適な技術が含まれてよい。いくつかの実施形態において、酸化物材料３９０で構成される層および窒化物材料３９１で構成される層は、導電性経路３１５の様々な構造体を近接する構造体から絶縁してよく、および／または、製造中のエッチング停止としての役目を果たしてよい。いくつかの実施形態において、接着層（不図示）が、ダイ３０２の導電性材料と近接する絶縁材料との間に配置され、導電性材料と絶縁材料との間の機械的接着を向上させてよい。
ゲート１０８、ドープされた領域１４０および量子ウェルスタック１４６（および近接する導電性ビア／ライン）は、量子ドットデバイス１００の「デバイス層」の一部として言及されてよい。導電性ライン３９３は、金属１または「Ｍ１」相互接続層として言及されてよく、デバイス層内の構造体を他の相互接続構造体に結合してよい。導電性ビア３９８および導電性ライン３９６は、金属２または「Ｍ２」相互接続層として言及されてよく、Ｍ１相互接続層上に直接形成されてよい。
ソルダレジスト材料３６７が、導電性コンタクト３６５の周囲に配置されてよく、いくつかの実施形態において、ソルダレジスト材料３６７は、導電性コンタクト３６５へと延びてよい。ソルダレジスト材料３６７は、ポリイミドまたはそれに類似する材料であってよく、または任意の適切なタイプのパッケージングソルダレジスト材料であってよい。いくつかの実施形態において、ソルダレジスト材料３６７は、フォトイメージャブルポリマーを含む液体またはドライフィルム材料であってよい。いくつかの実施形態において、ソルダレジスト材料３６７は、非フォトイメージャブルであってよい（およびレーザードリルまたはマスクを用いるエッチング技術を用いて開口がそこに形成されてよい）。導電性コンタクト３６５は、他のコンポーネント（例えば、後述のようなパッケージ基板３０４または別のコンポーネント）を量子ドットデバイス１００の導電性経路３１５に結合するためのコンタクトを提供してよく、任意の好適な導電性材料（例えば、超導電性材料）で形成されてよい。例えば、ダイ３０２を別のコンポーネント（例えば、回路基板）に機械的および／または電気的に結合するためのソルダボンディングが、１または複数の導電性コンタクト３６５上に形成されてよく、これについては後述する。図９３に示す導電性コンタクト３６５は、ボンドパッドの形態を取っているが、他の第１のレベルの相互接続構造体（例えば、ポスト）を用いて、電気信号をダイ３０２との間で送信してよく、これについては後述する。
ダイ３０２内の導電性経路および近接する絶縁材料の組み合わせ（例えば、絶縁材料１３０、酸化物材料３９０および窒化物材料３９１）は、ダイ３０２の層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）スタックを提供してよい。上に特記した通り、広範な設計に従い、電気信号を送信するための相互接続構造体が量子ドットデバイス１００内に配置されてよい（特に、当該配置は図９３または他の添付図面のいずれかに図示された相互接続構造体の特定の配置に限定されず、より多くのまたはより少ない相互接続構造体を含んでよい）。量子ドットデバイス１００の操作中、電気信号（電力および／または入／出力（Ｉ／Ｏ）信号等）は、量子ドットデバイス１００のゲート１０８および／またはドープされた領域１４０（および／または他のコンポーネント）との間で、導電性ビアおよび／またはラインによって提供される相互接続を通して、および、パッケージ基板３０４（後述する）の導電性経路を通して、送信されてよい。
ダイ３０２および／またはパッケージ基板３０４の導電性経路３１３（後述する）および３１５の構造体および／または導電性コンタクトに用いられてよい例示的な超導電性材料としては、アルミニウム、ニオビウム、錫、チタン、オスミウム、亜鉛、モリブデン、タンタル、バナジウム、またはこのような材料の複合材（例えば、ニオビウム‐チタン、ニオビウム‐アルミニウム、またはニオビウム‐錫）が含まれてよい。いくつかの実施形態において、導電性コンタクト３６５、３７９および／または３９９はアルミニウムを含んでよく、第１のレベルの相互接続３０６および／または第２のレベルの相互接続３０８は、インジウムベースのソルダを含んでよい。
量子ドットデバイスパッケージ３００（図９４）では、第１のレベルの相互接続３０６は、ダイ３０２の第１の面３２０とパッケージ基板３０４の第２の面３２６との間に配置されてよい。第１のレベルの相互接続３０６をダイ３０２の第１の面３２０と、パッケージ基板３０４の第２の面３２６との間に配置（例えば、フリップチップパッケージング技術の一環としてソルダバンプを用いて）させることで、従来のワイヤボンディング技術（そこでは、ダイ３０２とパッケージ基板３０４との間の導電性コンタクトは、ダイ３０２の周辺上に配置されるよう制約を受ける）を用いる場合よりも、量子ドットデバイスパッケージ３００が、より小さなフットプリントと、ダイとパッケージ基板とのより高い接続密度とを達成することを可能にしてよい。例えば、辺の長さがＮの正方形の第１の面３２０を有するダイ３０２は、Ｎ２フリップチップ相互接続（第１の面３２０の「フルフィールド」表面積全体を用いる）に対し、パッケージ基板３０４に４Ｎワイヤボンディング相互接続のみを形成できる可能性がある。さらに、いくつかの適用においては、ワイヤボンディング相互接続は、量子ドットデバイス１００の性能にダメージを与える、または妨害する可能性のある許容できない量の熱を生じさせる可能性がある。第１のレベルの相互接続３０６としてソルダバンプを用いると、ワイヤボンディングを用いてダイ３０２とパッケージ基板３０４とを結合する場合に比べ、量子ドットデバイスパッケージ３００がはるかに小さい寄生インダクタンスを有することを可能になってよい。これによって、ダイ３０２とパッケージ基板３０４との間を高速通信される信号のシグナルインテグリティの改善をもたらしてよい。
パッケージ基板３０４は、第１の面３２４および対向する第２の面３２６を含んでよい。導電性コンタクト３９９が第１の面３２４に配置されてよく、導電性コンタクト３７９が第２の面３２６に配置されてよい。ソルダレジスト材料３１４が、導電性コンタクト３７９の近くに配置されてよく、ソルダレジスト材料３１２が、導電性接触３９９の近くに配置されてよい。ソルダレジスト材料３１４および３１２は、ソルダレジスト材料３６７に関し上述した形態のうちの任意のものを取ってよい。いくつかの実施形態においては、ソルダレジスト材料３１２および／またはソルダレジスト材料３１４は省略されてよい。導電性経路３１３は、絶縁材料３１０を通って、パッケージ基板３０４の第１の面３２４と第２の面３２６との間に延びてよく、任意の所望の態様で、導電性コンタクト３９９のうちの様々なコンタクトを導電性コンタクト３７９のうちの様々なコンタクトに電気的に結合する。絶縁材料３１０は、誘電材料（例えば、ＩＬＤ）であってよく、例えば、本明細書に開示した絶縁材料１３０の実施形態のうちの任意の形態を取ってよい。導電性経路３１３は、例えば、１または複数の導電性ビア３９５および／または１または複数の導電性ライン３９７を含んでよい。
いくつかの実施形態において、量子ドットデバイスパッケージ３００はコアパッケージであってよく、そこではパッケージ基板３０４が、パッケージ基板３０４に残るキャリア材料（不図示）上に構築される。かかる実施形態においては、キャリア材料は、絶縁材料３１０の一部である誘電材料であってよい。キャリア材料を通るレーザビアまたは他の貫通孔が形成されて、導電性経路３１３が第１の面３２４と第２の面３２６との間を延びることを可能にしてよい。
いくつかの実施形態において、パッケージ基板３０４は、シリコンインターポーザであってよく、またはシリコンインターポーザを含んでよく、導電性経路３１３はスルーシリコンビアであってよい。シリコンは、絶縁材料３１０に用いられてよい他の誘電材料と比べて、好ましく低い熱膨張係数を有してよい。そのため、シリコンは、このような他の材料（例えば、より大きな熱膨張係数を有するポリマー）に比べ、温度変化の間にパッケージ基板３０４が膨張および収縮する度合いを限定してよい。また、シリコンインターポーザは、パッケージ基板３０４が、好ましく小さなライン幅を達成すること、および、ダイ３０２への高い接続密度を維持することに寄与してよい。
膨張および収縮の差異を限定することは、量子ドットデバイスパッケージ３００が製造されるとき（より高い温度に晒されるとき）、および涼しい環境で用いられるとき（より低い温度に晒されるとき）における量子ドットデバイスパッケージ３００の機械的および電気的インテグリティの確保に寄与してよい。いくつかの実施形態において、パッケージ基板３０４の熱膨張および熱収縮は、パッケージ基板３０４内の導電性材料の密度を略一様に維持（パッケージ基板３０４の異なる部分が一様に膨張および縮小するように）することによって、絶縁材料３１０として強化された誘電材料（例えば、二酸化ケイ素フィラーを備えた誘電材料）を用いることによって、または、絶縁材料３１０として、より硬性の材料（例えば、ガラスクロス繊維を含むプリプレグ材料）を用いることによって、管理されてよい。
ダイ３０２の導電性コンタクト３６５は、第１のレベルの相互接続３０６を介してパッケージ基板３０４の導電性コンタクト３７９に電気的に結合されてよい。いくつかの実施形態においては、第１のレベルの相互接続３０６は、（図９４に示すように）ソルダバンプまたはボールを含んでよい。例えば、第１のレベルの相互接続３０６は、ダイ３０２上またはパッケージ基板３０４上に最初に配置されたフリップチップ（または「Ｃ４工法」：Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ）バンプであってよい。第２のレベルの相互接続３０８（例えば、ソルダボールまたは他のタイプの相互接続）は、パッケージ基板３０４の第１の面３２４にある導電性コンタクト３９９を、回路基板（不図示）等の別のコンポーネントに結合してよい。以下に、図９６を参照して、量子ドットデバイスパッケージ３００の実施形態を含んでよい電子機器パッケージの構成の例について説明する。ダイ３０２は、例えば、ピックアンドプレース装置を用いてパッケージ基板３０４と接触されてよい。リフロー工程または熱圧着工程を用いて、ダイ３０２を第１のレベルの相互接続３０６を介してパッケージ基板３０４に結合してよい。
導電性接触３６５、３７９および／または３９９は、異なる目的を果たすために選択されてよい材料の複数の層を含んでよい。いくつかの実施形態において、導電性コンタクト３６５、３７９および／または３９９は、アルミニウムで形成されてよく、導電性コンタクトの表面の酸化を制限し、且つ、隣接するソルダとの接着を向上させるべく、当該アルミニウムと隣接する相互接続との間に金の層（例えば、１ミクロン未満の厚み）を含んでよい。いくつかの実施形態において、導電性コンタクト３６５、３７９および／または３９９は、アルミニウムで形成されてよく、金の層に加え、ニッケル等のバリアメタルの層を含んでよい。この場合、バリアメタルの層は、アルミニウムと金の層との間に配置され、金の層は、バリアメタルと隣接する相互接続との間に配置される。かかる実施形態においては、金は、アセンブリ前のバリアメタルの表面を酸化から保護してよく、バリアメタルは、隣接する相互接続からアルミニウムへのソルダの拡散を制限してよい。
いくつかの実施形態において、量子ドットデバイス１００の複数の構造体および材料は、量子ドットデバイス１００が、従来の集積回路プロセスで一般的である高温（例えば、セルシウス１００度より高い温度またはセルシウス２００度より高い温度）に晒される場合に、ダメージを受ける可能性がある。具体的には、第１のレベルの相互接続３０６がソルダを含む実施形態においては、ソルダは低温ソルダ（例えば、セルシウス１００度未満の融点を持つソルダ）であってよく、その結果、ダイ３０２をより高温に晒す必要なく、且つ、量子ドットデバイス１００へダメージを与えるリスクがない状態で、当該ソルダが溶融して導電性コンタクト３６５と導電性コンタクト３７９とを結合できる。好適であってよいソルダの例としては、インジウムベースのソルダ（例えば、インジウム合金を含むソルダ）が含まれる。しかしながら、低温ソルダが用いられる場合、これらのソルダは、量子ドットデバイスパッケージ３００の処理中（例えば、室温、または室温とセルシウス１００度との間の温度において）に完全に固体でない可能性がある。よって、第１のレベルの相互接続３０６のソルダのみでは、ダイ３０２とパッケージ基板３０４とを信頼性高く機械的に結合できない可能性がある（故に、ダイ３０２とパッケージ基板３０４とを信頼性高く電気的に結合できない可能性がある）。いくつかのかかる実施形態においては、量子ドットデバイスパッケージ３００は、第１のレベルの相互接続３０６のソルダが固体でない場合であっても、ダイ３０２とパッケージ基板３０４との間の機械的結合を維持するための機械的スタビライザをさらに含んでよい。機械的スタビライザの例としては、ダイ３０２とパッケージ基板３０４との間に配置されるアンダーフィル材、ダイ３０２とパッケージ基板３０４との間に配置されるコーナーグルー、パッケージ基板３０４上のダイ３０２の近くに配置されたオーバーモールド材料、および／または、ダイ３０２とパッケージ基板３０４とを固定する機械的フレームが含まれてよい。
図９５ＡからＢは、ウェハ４５０およびウェハ４５０から形成されてよいダイ４５２の平面図である。ダイ４５２は、本明細書に開示した量子ドットデバイスパッケージ（例えば、量子ドットデバイスパッケージ３００）の任意のものに含まれてよい。ウェハ４５０は、半導体材料を含んでよく、ウェハ４５０の表面に形成された従来型の要素および量子ドットデバイス要素を有する１または複数のダイ４５２を含んでよい。ダイ４５２の各々は、任意の好適な従来型のデバイスおよび／または量子ドットデバイスを含む半導体製品の繰り返し単位であってよい。半導体製品の製造が完成した後、ウェハ４５０は、ダイ４５２の各々が互いから分離され、半導体製品の個々の「チップ」をもたらすダイシングプロセスを経てよい。ダイ４５２は、１または複数の量子ドットデバイス１００および／または電気信号を量子ドットデバイス１００に送信する支持回路（例えば、導電性ビアおよび導電性ラインを含む相互接続）に加え、任意の他のＩＣコンポーネントを含んでよい。いくつかの実施形態において、ウェハ４５０またはダイ４５２は、メモリデバイス（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス）、ロジックデバイス（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、またはＮＯＲゲート）または任意の他の好適な回路素子を含んでよい。単一のダイｓ４５２上に、これらのデバイスのうち複数のものが組み合わされてよい。例えば、複数のメモリデバイスで形成されるメモリアレイが、同一のダイ４５２上に処理デバイス（例えば、図１００の処理デバイス２００２）として、またはメモリデバイスに情報を格納するように、または、メモリアレイに格納された命令を実行するように構成された他のロジックとして、形成されてよい。
図９６は、本明細書に開示した量子ドットデバイスパッケージ３００の任意の実施形態を含んでよいデバイスアセンブリ４００の側断面図である。デバイスアセンブリ４００は、回路基板４０２上に配置された複数のコンポーネントを含む。デバイスアセンブリ４００は、回路基板４０２の第１の面４４０上および回路基板４０２の対向する第２の面４４２上に配置された複数のコンポーネントを含んでよい。一般的に、コンポーネントは、第１の面４４０および第２の面４４２の一方または両方に配置されてよい。
いくつかの実施形態において、回路基板４０２は、誘電材料の層で互いから分離され、且つ、導電性ビアにより相互接続された複数の金属層を含むプリント回路基板（ＰＣＢ）であってよい。当該金属層のうちいずれか１つまたは複数は、所望の回路パターンで形成され、回路基板４０２に結合された複数のコンポーネント間（随意で他の金属層と連携して）で電気信号を送信してよい。他の実施形態においては、回路基板４０２は、パッケージ基板またはフレキシブル基板であってよい。
図９６に示すデバイスアセンブリ４００は、結合コンポーネント４１６により、回路基板４０２の第１の面４４０に結合されたパッケージ‐オン‐インターポーザ構造４３６を含む。結合コンポーネント４１６は、パッケージ‐オン‐インターポーザ構造４３６を回路基板４０２に電気的および機械的に結合してよく、結合コンポーネント４１６は、（図９４に示すような）ソルダボール、ソケットの雄雌部分、接着剤、アンダーフィル材、並びに／または任意の他の好適な電気的および／または機械的結合構造体を含んでよい。
パッケージ‐オン‐インターポーザ構造４３６は、結合コンポーネント４１８によりインターポーザ４０４に結合されたパッケージ４２０を含んでよい。当該適用にあたり、結合コンポーネント４１８は、結合コンポーネント４１６に関し上述した形態等、任意の好適な形態を取ってよい。例えば、結合コンポーネント４１８は、第２のレベルの相互接続３０８であってよい。図９６には単一のパッケージ４２０が示されているが、複数のパッケージがインターポーザ４０４に結合されてよい。実際、追加のインターポーザがインターポーザ４０４に結合されてよい。インターポーザ４０４は、回路基板４０２とパッケージ４２０とをブリッジするために用いられる介在基板を提供してよい。パッケージ４２０は、例えば、量子ドットデバイスパッケージ３００であってよく、または従来型の従来のＩＣパッケージであってよい。いくつかの実施形態において、パッケージ４２０は、本明細書に開示した量子ドットデバイスパッケージ３００の実施形態のうちの任意の形態を取ってよく、パッケージ基板３０４に結合（例えば、フリップチップ接続により）された量子ドットデバイスダイ３０２を含んでよい。一般的に、インターポーザ４０４は、より幅広のピッチに接続を広げてよく、または、異なる接続へと接続を再設定してよい。例えば、インターポーザ４０４は、パッケージ４２０（例えば、ダイ）を、回路基板４０２へ結合するための結合コンポーネント４１６で構成されるボールグリッドアレイ（ＢＧＡ）に結合してよい。図９６に示す実施形態においては、パッケージ４２０および回路基板４０２が、インターポーザ４０４の２つの対向する面に取り付けられている。他の実施形態においては、パッケージ４２０および回路基板４０２は、インターポーザ４０４の同一の面に取り付けられてよい。いくつかの実施形態においては、３または３より多いコンポーネントが、インターポーザ４０４により相互接続されてよい。
インターポーザ４０４は、エポキシ樹脂、ファイバグラス強化エポキシ樹脂、セラミック材料、またはポリイミド等のポリマー材料で形成されてよい。いくつかの実施形態において、インターポーザ４０４は、剛性または可撓性の交互の材料で形成されてよく、当該材料は、半導体基板での用途として上述した同一の材料を含んでよく、例えば、シリコン、ゲルマニウム、並びに他のＩＩＩ‐Ｖ族およびＩＶ族の材料等である。インターポーザ４０４は、金属の相互接続４０８およびビア４１０を含んでよく、これらとしては、限定ではないが、スルーシリコンビア（ＴＳＶ）４０６が含まれる。インターポーザ４０４は、パッシブデバイスおよびアクティブデバイスの両方を含む埋め込みデバイス４１４をさらに含んでよい。このようなデバイスとしては、限定ではないが、キャパシタ、デカップリングキャパシタ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）デバイス、およびメモリデバイスが含まれてよい。無線周波数（ＲＦ）デバイス、パワーアンプ、電力管理デバイス、アンテナ、アレイ、センサ、および微小電気機械システム（ＭＥＭＳ）デバイス等のより複雑なデバイスも、インターポーザ４０４上に形成されてよい。パッケージ‐オン‐インターポーザ構造４３６は、当技術分野で知られるパッケージ‐オン‐インターポーザ構造のうちの任意の形態を取ってよい。
デバイスアセンブリ４００は、結合コンポーネント４２２により、回路基板４０２の第１の面４４０に結合されたパッケージ４２４を含んでよい。結合コンポーネント４２２は、結合コンポーネント４１６に関し上述した実施形態のうち任意の形態を取ってよい。パッケージ４２４は、パッケージ４２０に関し上述した実施形態のうち任意の形態を取ってよい。パッケージ４２４は、例えば、量子ドットデバイスパッケージ３００であってよく、または従来のＩＣパッケージであってよい。いくつかの実施形態において、パッケージ４２４は、本明細書に開示した量子ドットデバイスパッケージ３００の実施形態のうち任意の形態を取ってよく、パッケージ基板３０４に結合（例えば、フリップチップ接続により）された量子ドットデバイスダイ３０２を含んでよい。
図９６に示すデバイスアセンブリ４００は、結合コンポーネント４２８により、回路基板４０２の第２の面４４２に結合されたパッケージ‐オン‐パッケージ構造４３４を含む。パッケージ‐オン‐パッケージ構造４３４は、パッケージ４２６が回路基板４０２とパッケージ４３２との間に配置されるように、結合コンポーネント４３０により共に結合されたパッケージ４２６およびパッケージ４３２を含んでよい。結合コンポーネント４２８および４３０は、上述した結合コンポーネント４１６の実施形態のうち任意の形態を取ってよく、パッケージ４２６および４３２は、上述したパッケージ４２０の実施形態のうち任意の形態を取ってよい。パッケージ４２６および４３２の各々は、例えば、量子ドットデバイスパッケージ３００であってよく、または従来のＩＣパッケージであってよい。いくつかの実施形態において、パッケージ４２６およびパッケージ４３２のうちの一方または両方は、本明細書に開示した量子ドットデバイスパッケージ３００の実施形態のうちの任意の形態を取ってよく、パッケージ基板３０４に結合（例えば、フリップチップ接続により）されたダイ３０２を含んでよい。
上に特記した通り、任意の好適な技術を用いて、本明細書に開示した量子ドットデバイス１００を製造してよい。図９７および９８は、様々な実施形態による、量子ドットデバイスの製造に係るそれぞれ例示的な方法１０００および１０１０のフロー図である。方法１０００および１０１０に関し後述する工程は特定の順序で示され、一工程ずつ示しているが、適切な場合は、これらの工程は反復されてよく、または異なる順序（例えば、並行して）で実行されてよい。さらに、適切な場合は、様々な工程は省略されてよい。方法１０００および１０１０の様々な工程は、上述した実施形態のうちの１または複数に関して示されてよいが、方法１０００および１０１０を用いて、任意の好適な量子ドットデバイス（本明細書に開示した実施形態のうちの任意の好適な実施形態を含む）を製造してよい。
図９７の方法１０００を参照すると、１００２において、量子ウェルスタックが設けられてよい。例えば、量子ウェルスタック１４６が（例えば、基板１４４上に）設けられてよく、量子ウェルスタック１４６は、（例えば、図４から５および図８８から８９を参照して上述したような）量子ウェル層１５２−１および／または量子ウェル層１５２−２を含んでよい。
１００４において、パターン形成された絶縁材料が、量子ウェルスタックの上方に形成されてよい。パターン形成された絶縁材料は、第１の次元において離間された少なくとも２つの開口、および第１の次元に対し垂直な第２の次元において離間された少なくとも２つの開口を含んでよい。例えば、（例えば、図１１から２８および４８から６７を参照して上述したように）絶縁材料１１０−１および／または絶縁材料１１０−２が形成されてよく、それぞれ開口１１１−１および１１１−２を含んでよい。
１００６において、複数のゲートが量子ウェルスタックの上方に形成されてよい。複数のゲートのうちの個々のゲートは、当該複数の開口のうちの対応する個々の開口内に少なくとも部分的に配置されてよい。例えば、複数のゲート１０８−１が開口１１１−１内に少なくとも部分的に形成されてよく、および／または、複数のゲート１０８−２が、開口１１１−２内に少なくとも部分的に形成されてよい（例えば、図２９から３４を参照して上述したように）。
図９８の方法１０１０を参照すると、１０１２において、量子ウェルスタックが設けられてよい。例えば、量子ウェルスタック１４６が（例えば、基板１４４上に）設けられてよく、量子ウェルスタック１４６は、（例えば、図４から５および図８８から８９を参照して上述したように）量子ウェル層１５２−１および／または量子ウェル層１５２−２を含んでよい。
１０１４において、パターン形成されたテンプレート材料が、量子ウェルスタックの上方に形成されてよい。パターン形成されたテンプレート材料は、２つの対向する直線状の面および２つの対向する曲面状の面を備えたフットプリント形状を有する複数の開口を含んでよい。例えば、絶縁材料１１０−１および／または絶縁材料１１０−２が形成されてよく、図６６および６７に示すような形状の開口１１１−１および１１１−２を含んでよい（例えば、図４８から６７を参照して上述したような技術を用いて）。
１０１６において、複数のゲートが量子ウェルスタックの上方に形成されてよい。複数のゲートのうちの個々のゲートは、当該複数の開口のうちの対応する個々の開口内に少なくとも部分的に配置されてよい。例えば、複数のゲート１０８−１が開口１１１−１内に少なくとも部分的に形成されてよく、および／または、複数のゲート１０８−２が、開口１１１−２内に少なくとも部分的に形成されてよい（例えば、図２９から３４を参照して上述したように）。
量子ドットデバイス１００の操作に関する複数の技術が本明細書に開示されている。図９９は、様々な実施形態による量子ドットデバイスの操作に関する特定の例示的方法１０２０のフロー図である。方法１０２０に関し後述する操作は特定の順序で示され、一つずつ示されているが、適切な場合は、これらの操作は反復されてよく、または異なる順序（例えば、並行して）で実行されてよい。さらに、適切な場合は、様々な操作は省略されてよい。方法１０２０の様々な操作は、上述した実施形態のうちの１または複数に関して示してよいが、方法１０２０を用いて、任意の好適な量子ドットデバイス（本明細書に開示した実施形態のうちの任意の好適な実施形態を含む）を操作してよい。
１０２２において、量子ウェルスタックの第１の面に近接して配置された第１の組のゲートに電気信号が印加されて、第１の組のゲートの下方にある量子ウェルスタック内の第１の量子ウェル層に第１の量子ドットを形成させてよい。第１の組のゲートは、本明細書に開示内容の任意のものに従い、量子ドットデバイスに含まれてよい。例えば、いくつかの実施形態においては、第１の組のゲートは、２つの対向する直線状の面および２つの対向する曲面状の面を備えたフットプリント形状を有する個々のゲートを含んでよい。いくつかの実施形態において、第１の組のゲートは、少なくとも３つの第１のゲートを含んでよく、および、少なくとも２つの異なる対の第１のゲート間を延びる第１の絶縁材料を含んでよい。例えば、量子ウェルスタック１４６上のゲート１０８−１に１または複数の電圧が印加されて、少なくとも１つの量子ドット１４２−１が、量子ウェル層１５２−１内に形成されてよい。
１０２４において、第１の量子ドットの量子状態が感知されてよい。例えば、量子ウェル層１５２−１内の量子ドット１４２−１の量子状態は、量子ウェル層１５２−２内の量子ドット１４２−２によって感知されてよい（またはその逆も然り）。
図１００は、本明細書に開示した量子ドットデバイスのうちの任意のものを含んでよい例示的な量子コンピューティングデバイス２０００のブロック図である。図１００には、複数のコンポーネントが、量子コンピューティングデバイス２０００内に含まれるものとして示されているが、適用に適する場合は、これらのコンポーネントのうちのいずれか１つまたは複数が省略されてよく、または重複してよい。いくつかの実施形態において、量子コンピューティングデバイス２０００に含まれるコンポーネントのうちの一部または全部が、１または複数のプリント回路基板（例えば、マザーボード）に取り付けられてよい。いくつかの実施形態において、これらのコンポーネントのうちの様々なものが、単一のシステムオンチップ（ＳｏＣ）ダイ上に製造されてよい。さらに、様々な実施形態において、量子コンピューティングデバイス２０００は、図１００に示すコンポーネントのうちの１または複数を含まなくてよいが、量子コンピューティングデバイス２０００は、１または複数のコンポーネントに結合するためのインタフェース回路を含んでよい。例えば、量子コンピューティングデバイス２０００は、ディスプレイデバイス２００６を含まなくてよいが、ディスプレイデバイス２００６が結合されてよいディスプレイデバイスインタフェース回路（例えば、コネクタおよびドライバ回路）を含んでよい。別の一連の例については、量子コンピューティングデバイス２０００は、オーディオ入力デバイス２０２４またはオーディオ出力デバイス２００８を含まなくてよいが、オーディオ入力デバイス２０２４またはオーディオ出力デバイス２００８が結合されてよいオーディオ入力または出力デバイスインタフェース回路（例えば、コネクタおよびサポート電気回路）を含んでよい。
量子コンピューティングデバイス２０００は、処理デバイス２００２（例えば、１または複数の処理デバイス）を含んでよい。本明細書で用いる用語「処理デバイス」または「プロセッサ」は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納されてよい他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。処理デバイス２００２は、量子処理デバイス２０２６（例えば、１または複数の量子処理デバイス）および非量子処理デバイス２０２８（例えば、１または複数の非量子処理デバイス）を含んでよい。量子処理デバイス２０２６は、本明細書に開示した量子ドットデバイス１００のうちの１または複数を含んでよく、量子ドットデバイス１００に生成されてよい量子ドットに対し操作を実行し、且つ、それらの操作の結果をモニタリングすることによって、データ処理を実行してよい。例えば、上述の通り、異なる量子ドットが、相互作用することが許容されてよく、異なる量子ドットの量子状態が設定または変換されてよく、量子ドットの量子状態が（例えば、別の量子ドットにより）読み取られてよい。量子処理デバイス２０２６は、ユニバーサル量子プロセッサ、または１または複数の特定の量子アルゴリズムを実行するように構成された特別な量子プロセッサであってよい。いくつかの実施形態において、量子処理デバイス２０２６は、素因数分解の暗号化／復号化を用いる暗号アルゴリズム、化学反応を最適化するためのアルゴリズム、タンパク質折り畳みをモデル化するためのアルゴリズム等、量子コンピュータに特に好適なアルゴリズムを実行してよい。量子処理デバイス２０２６は、入／出力チャネル、マルチプレクサ、信号ミキサ、量子増幅器、およびアナログ‐デジタル変換器等の量子処理デバイス２０２６の処理能力をサポートするためのサポート回路も含んでよい。
上に特記した通り、処理デバイス２００２は、非量子処理デバイス２０２８を含んでよい。いくつかの実施形態においては、非量子処理デバイス２０２８が、量子処理デバイス２０２６の操作をサポートするための周辺ロジックを提供してよい。例えば、非量子処理デバイス２０２８は、読み取り操作の実行を制御してよく、書き込み操作の実行を制御してよく、量子ビットのクリア等を制御してよい。非量子処理デバイス２０２８は、量子処理デバイス２０２６によって提供されるコンピューティング機能を補足するための従来のコンピューティング機能も実行してよい。例えば、非量子処理デバイス２０２８は、量子コンピューティングデバイス２０００の他の複数のコンポーネントのうちの１または複数（例えば、後述する通信チップ２０１２、後述するディスプレイデバイス２００６等）と従来の態様でやり取りしてよく、当該量子処理デバイス２０２６と従来のコンポーネントとの間のインタフェースとして機能してよい。非量子処理デバイス２０２８は、１または複数のデジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、暗号プロセッサ（ハードウェア内部で暗号アルゴリズムを実行する特別なプロセッサ）、サーバプロセッサ、または任意の他の好適な処理デバイスを含んでよい。
量子コンピューティングデバイス２０００は、メモリ２００４を含んでよく、当該メモリ２００４はそれ自体が、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、および／またはハードドライブ等の１または複数のメモリデバイスを含んでよい。いくつかの実施形態において、量子処理デバイス２０２６におけるキュビットの状態が読み取られ、メモリ２００４内に格納されてよい。いくつかの実施形態において、メモリ２００４は、ダイを非量子処理デバイス２０２８と共有するメモリを含んでよい。このメモリは、キャッシュメモリとして用いられてよく、このメモリは、埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）、またはスピントランスファトルク磁気ランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）を含んでよい。
量子コンピューティングデバイス２０００は、冷却装置２０３０を含んでよい。冷却装置２０３０は、操作中の量子処理デバイス２０２６を予め定められた低温に維持して、量子処理デバイス２０２６における散乱の効果を低減してよい。この予め定められた低温は設定により変わってよく、いくつかの実施形態においては、当該温度は、ケルビン５度またはそれより低い温度であってよい。いくつかの実施形態において、非量子処理デバイス２０２８（および量子コンピューティングデバイス２０００の様々な他のコンポーネント）は、冷却装置２０３０によって冷却されなくてよく、代わりに、室温で動作してよい。冷却装置２０３０は、例えば、希釈冷凍機、ヘリウム３冷凍機、または液体ヘリウム冷凍機であってよい。
いくつかの実施形態において、量子コンピューティングデバイス２０００は、通信チップ２０１２（例えば、１または複数の通信チップ）を含んでよい。例えば、通信チップ２０１２は、量子コンピューティングデバイス２０００との間でのデータ転送のための無線通信を管理するために構成されてよい。用語「無線」およびその派生語は、非固体媒体を通した変調された電磁放射線を用いてデータを通信してよい回路、デバイス、システム、方法、技術、通信チャネル等を表わすために用いられてよい。当該用語は、いくつかの実施形態においては、関連付けられたデバイスが配線を含まないことがあるが、関連付けられたデバイスが配線を含まないことを暗示するものではない。
通信チップ２０１２は、複数の無線規格またはプロトコルのうち任意のものを実装してよく、これらとしては、限定ではないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ１０４２．１１ファミリ）、ＩＥＥＥ１４０２．１６規格（例えば、ＩＥＥＥ１４０２．１６‐２００５修正）を含む米国電気電子学会（ＩＥＥＥ）規格、任意の修正、更新および／または改定（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（３ＧＰＰ２とも呼ばれる）等）を含むＬｏｎｇ‐Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）プロジェクトが含まれる。一般的に、ＩＥＥＥ１４０２．１６互換ブロードバンドワイヤレスアクセス（ＢＷＡ）ネットワークは、ＷｉＭＡＸネットワークとして呼ばれ、ＷｉＭＡＸは、Ｗｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表わす頭字語であり、ＩＥＥＥ１４０２．１６規格の準拠テストおよび相互運用性テストを通過した製品のための認証マークである。通信チップ２０１２は、Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ（ＧＳＭ（登録商標））、Ｇｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ（ＧＰＲＳ）、Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｙｓｔｅｍ（ＵＭＴＳ）、Ｈｉｇｈ Ｓｐｅｅｄ Ｐａｃｋｅｔ Ａｃｃｅｓｓ（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ‐ＨＳＰＡ）またはＬＴＥネットワークに従い動作してよい。通信チップ２０１２は、Ｅｎｈａｎｃｅｄ Ｄａｔａ ｆｏｒ ＧＳＭ（登録商標）Ｅｖｏｌｕｔｉｏｎ （ＥＤＧＥ）、ＧＳＭ（登録商標）ＥＤＧＥ Ｒａｄｉｏ Ａｃｃｅｓｓ Ｎｅｔｗｏｒｋ （ＧＥＲＡＮ）、Ｕｎｉｖｅｒｓａｌ Ｔｅｒｒｅｓｔｒｉａｌ Ｒａｄｉｏ Ａｃｃｅｓｓ Ｎｅｔｗｏｒｋ （ＵＴＲＡＮ）、または進化型ＵＴＲＡＮ（Ｅ‐ＵＴＲＡＮ）に従い動作してよい。通信チップ２０１２は、符号分割多重方式（ＣＤＭＡ）、時分割多重方式（ＴＤＭＡ）、Ｄｉｇｉｔａｌ Ｅｎｈａｎｃｅｄ Ｃｏｒｄｌｅｓｓ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＤＥＣＴ）、Ｅｖｏｌｕｔｉｏｎ‐Ｄａｔａ Ｏｐｔｉｍｉｚｅｄ （ＥＶ‐ＤＯ）およびそれらの派生物、並びに３Ｇ、４Ｇ、５Ｇおよびそれ以降として指定された任意の他の無線プロトコルに従い、動作してよい。他の実施形態においては、通信チップ２０１２は、他の無線プロトコルに従い動作してよい。量子コンピューティングデバイス２０００は、無線通信を容易化し、および／または、他の無線通信（ＡＭまたはＦＭ無線送信等）を受信するためのアンテナ２０２２を含んでよい。
いくつかの実施形態において、通信チップ２０１２は、電気、光、または任意の他の好適な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））等の有線通信を管理してよい。上に特記した通り、通信チップ２０１２は、複数の通信チップを含んでよい。例えば、第１の通信チップ２０１２は、ＷｉＦｉまたはＢｌｕｅｔｏｏｔｈ（登録商標）等のより短距離の無線通信専用に割り当てられてよく、第２の通信チップ２０１２は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ‐ＤＯまたはその他等のより長距離の無線通信専用に割り当てられてよい。いくつかの実施形態において、第１の通信チップ２０１２は、無線通信専用に割り当てられてよく、第２の通信チップ２０１２は、有線通信専用に割り当てられてよい。
量子コンピューティングデバイス２０００は、バッテリ／電源回路２０１４を含んでよい。バッテリ／電源回路２０１４は、１または複数のエネルギー貯蔵デバイス（例えば、バッテリまたはキャパシタ）および／または量子コンピューティングデバイス２０００の複数のコンポーネントを量子コンピューティングデバイス２０００とは別のエネルギー源（例えば、ＡＣライン電源）に結合するための回路を含んでよい。
量子コンピューティングデバイス２０００は、ディスプレイデバイス２００６（または、上述のような対応するインタフェース回路）を含んでよい。ディスプレイデバイス２００６は、例えば、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイまたはフラットパネルディスプレイ等の任意の視覚インジケータを含んでよい。
量子コンピューティングデバイス２０００は、オーディオ出力デバイス２００８（または、上述のような対応するインタフェース回路）を含んでよい。オーディオ出力デバイス２００８は、例えば、スピーカ、ヘッドセット、またはインナーイヤー等の可聴インジケータを生成する任意のデバイスを含んでよい。
量子コンピューティングデバイス２０００は、オーディオ入力デバイス２０２４（または、上述のような対応するインタフェース回路）を含んでよい。オーディオ入力デバイス２０２４は、マイクロフォン、マイクロフォンアレイ、またはデジタル機器（例えば、ＭＩＤＩ（ｍｕｓｉｃａｌ ｉｎｓｔｒｕｍｅｎｔ ｄｉｇｉｔａｌ ｉｎｔｅｒｆａｃｅ）出力を有する機器）等、サウンドを表わす信号を生成する任意のデバイスを含んでよい。
量子コンピューティングデバイス２０００は、全地球測位システム（ＧＰＳ）デバイス２０１８（または、上述のような対応するインタフェース回路）を含んでよい。ＧＰＳデバイス２０１８は、衛星ベースのシステムと通信してよく、当技術分野で既知の通り、量子コンピューティングデバイス２０００の位置を受信してよい。
量子コンピューティングデバイス２０００は、他の出力デバイス２０１０（または、上述のような対応するインタフェース回路）を含んでよい。他の出力デバイス２０１０の例としては、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線または無線の送信機、または追加のストレージデバイスが含まれてよい。
量子コンピューティングデバイス２０００は、他の入力デバイス２０２０（または、上述のような対応するインタフェース回路）を含んでよい。他の入力デバイス２０２０の例としては、加速度計、ジャイロスコープ、コンパス、イメージキャプチャデバイス、キーボード、マウス等のカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または無線ＩＤタグ（ＲＦＩＤ）リーダが含まれてよい。
量子コンピューティングデバイス２０００またはその構成要素のサブセットは、ハンドヘルドまたはモバイルコンピューティングデバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ等）、デスクトップコンピューティングデバイス、サーバまたは他のネットワーク接続されたコンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、ビークルコントロールユニット、デジタルカメラ、デジタルビデオレコーダ、またはウェアラブルコンピューティングデバイス等の任意の適切なフォームファクタを有してよい。
添付図面に示した実施形態のうち様々な実施形態は、正確に２つの量子ウェル層１５２を含んでよいが、これは単に説明のために過ぎず、本明細書に説明した量子ドットデバイス１００（または関連する方法またはデバイス）のうちの任意のものは、本開示の教示により、３または３より多い量子ウェル層１５２を含んでよい。故に、本明細書に開示した量子ドットデバイス１００のうちの様々なものは、２つまたは２つより多い量子ウェル層１５２を含む積層型量子ウェル構造とみなされてよい。例えば、１つの量子ドットデバイス１００におけるダブル量子ウェル構造は、２つまたは２つより多い量子ウェル層１５２を含んでよい。
以下の段落には、本明細書に開示した実施形態のうちの様々な実施形態の例を示す。
例１は、量子ウェル層を含む量子ウェルスタックと、量子ウェルスタックの上方に配置された複数のゲートであって、複数のゲートのうち少なくとも２つは、量子ウェルスタックの上方で第１の次元において離間されており、複数のゲートのうち少なくとも２つは、量子ウェルスタックの上方で第２の次元において離間されており、第１の次元と前記第２の次元とは垂直である、複数のゲートと、量子ウェルスタックの上方に配置された絶縁材料であって、絶縁材料は第１の次元において離間された複数のゲートのうち少なくとも２つの間を延び、絶縁材料は第２の次元において離間された複数のゲートのうち少なくとも２つの間を延びる、絶縁材料と、を備える、量子ドットデバイスである。
例２は、例１の主題を含んでよく、複数のゲートのうち個々のゲートは、実質的に矩形のフットプリントを有する。
例３は、例２の主題を含んでよく、複数のゲートは、規則的な矩形アレイに分配されていることをさらに規定してよい。
例４は、例１−３のいずれかの主題を含んでよく、絶縁材料は、交差格子のような形状の領域を含むことをさらに規定してよい。
例５は、例１−４のいずれかの主題を含んでよく、複数のゲートは、少なくとも３つのゲートを含むことをさらに規定してよい。
例６は、例１−５のいずれかの主題を含んでよく、複数のゲートは、ｎ×ｍアレイに配置されており、ｎは１より大きく、ｍは１より大きいことをさらに規定してよい。
例７は、例１−６のいずれかの主題を含んでよく、絶縁材料は、交差形状の部分を含むことをさらに規定してよい。
例８は、例１−７のいずれかの主題を含んでよく、絶縁材料は、複数のゲートの周りに延びる周辺部を含むことをさらに規定してよい。
例９は、例１−８のいずれかの主題を含んでよく、絶縁材料は、複数のゲートのうち個々のゲートが配置される複数の個々の開口を含むことをさらに規定してよい。
例１０は、例１−９のいずれかの主題を含んでよく、複数のゲートは複数の第１のゲートであり、量子ウェル層は第１の量子ウェル層であり、量子ウェルスタックは第２の量子ウェル層を含み、量子ドットデバイスは、量子ウェルスタックの下方に配置された複数の第２のゲートをさらに含み、第２の量子ウェル層は、複数の第２のゲートと第１の量子ウェル層との間に配置されている、ことをさらに規定してよい。
例１１は、例１０の主題を含んでよく、複数の第２のゲートのうち少なくとも２つは、量子ウェルスタックの下方で第１の次元において離間されており、複数の第２のゲートのうち少なくとも２つは、量子ウェルスタックの下方で第２の次元において離間されている、ことをさらに規定してよい。
例１２は、例１１の主題を含んでよく、絶縁材料は第１の絶縁材料であり、量子ドットデバイスは、さらに、量子ウェルスタックの下方に配置された第２の絶縁材料を備え、第２の絶縁材料は、複数の第２のゲートのうち、第１の次元において離間された少なくとも２つの間を延び、第２の絶縁材料は、複数の第２のゲートのうち、第２の次元において離間された少なくとも２つの間を延びる、ことをさらに規定してよい。
例１３は、例１２の主題を含んでよく、第１の絶縁材料および第２の絶縁材料は同一の形状を有することをさらに規定してよい。
例１４は、例１１−１３のいずれかの主題を含んでよく、量子ウェルスタックの下方の第２のゲートの配置は、量子ウェルスタックの上方の第１のゲートの配置と同一の配置であることをさらに規定してよい。
例１５は、例１１−１４のいずれかの主題を含んでよく、量子ウェルスタックの上方にある複数の第１のゲートのうちの個々のものは、量子ウェルスタックの下方にある複数の第２のゲートうち個々のものに対応することをさらに規定してよい。
例１６は、例１１−１５のいずれかの主題を含んでよく、第２のゲートの構成は、量子ウェルスタックを中心に第１のゲートの構成の鏡像であることをさらに規定してよい。
例１７は、例１０−１６のいずれかの主題を含んでよく、バリア層は第１の量子ウェル層と第２の量子ウェル層との間に配置されることをさらに規定してよい。
例１８は、例１０−１７のいずれかの主題を含んでよく、第１の量子ウェル層に導電性接触をする第１の導電性経路および第２の導電性経路と、第２の量子ウェル層に導電性接触をする第３の導電性経路および第４の導電性経路と、をさらに含んでよい。
例１９は、例１８の主題を含んでよく、第１の導電性経路および第２の導電性経路は、量子ウェルスタック内の第１のドープされた領域を介して、第１の量子ウェル層に導電性接触をする、第３の導電性経路および第４の導電性経路は、量子ウェルスタック内の第２のドープされた領域を介して、第２の量子ウェル層に導電性接触をする、ことをさらに規定してよい。
例２０は、例１−１９のいずれかの主題を含んでよく、量子ウェル層はシリコンまたはゲルマニウムで形成されることをさらに規定してよい。
例２１は、例１−２０のいずれかの主題を含んでよく、絶縁材料は第１の絶縁材料であり、量子ドットデバイスは、さらに、量子ウェルスタックの上方に配置された第２の絶縁材料と、第２の絶縁材料を通って延び、量子ウェル層に導電性接触する第１の導電性経路および第２の導電性経路と、を含むことをさらに規定してよい。
例２２は、例１−２１のいずれかの主題を含んでよく、第１の導電性経路および第２の導電性経路は、量子ウェルスタック内の第１のドープされた領域を介して、第１の量子ウェル層に導電性接触することをさらに規定してよい。
例２３は、例１−２２のいずれかの主題を含んでよく、複数のゲートのうち隣接するゲート同士は、１００ナノメートルまたはそれ未満の距離だけ離間されていることをさらに規定してよい。
例２４は、例１−２３のいずれかの主題を含んでよく、複数のゲートのうち隣接するゲート同士は、２０から１００ナノメートルの範囲内の距離だけ離間されていることをさらに規定してよい。
例２５は、例１−２４のいずれかの主題を含んでよく、複数のゲートは、第１の長さを有する第１のゲートと、２つの第２のゲートであって、第１のゲートは２つの第２のゲート間に配置され、２つの第２のゲートは第１の長さとは異なる第２の長さを有する、２つの第２のゲートと、２つの第３のゲートであって、２つの第２のゲートは、２つの第３のゲートの間に配置され、２つの第３のゲートは、第１の長さと異なり、第２の長さと異なる、第３の長さを有する、ことをさらに規定してよい。
例２６は、例１−２５のいずれかの主題を含んでよく、複数のゲートのうちの個々のゲートは、Ｕ字形状の断面を有するゲート誘電体を含むことをさらに規定してよい。
例２７は、量子ウェルスタックの第１の面に近接して配置された第１の組のゲートに電気信号を印加して、第１の組のゲートの下方にある量子ウェルスタック内の第１の量子ウェル層に、第１の量子ドットが形成されるようにする段階であって、第１の組のゲートは、少なくとも３つの第１のゲートと、少なくとも異なる２対の第１のゲート間を延びる第１の絶縁材料とを含む、段階と、第１の量子ドットの量子状態を感知する段階と、を備える、量子ドットデバイスを操作する方法である。
例２８は、例２７の主題を含んでよく、第１の量子ドットの量子状態を感知する段階は、量子ウェルスタックの第２の面に近接して配置された第２の組のゲートに電気信号を印加する段階であって、第２の組のゲートの下方にある量子ウェルスタック内の第２の量子ウェル層に、第２の量子ドットが形成されるようにする、段階を含み、量子ウェルスタックの第１の面および第２の面は、量子ウェルスタックの対向する面である、ことをさらに規定してよい。
例２９は、例２７−２８のいずれかの主題を含んでよく、第１の量子ドットの量子状態を感知する段階は、第１の量子ドットのスピン状態を感知する段階を含むことをさらに規定してよい。
例３０は、例２７−２９のいずれかの主題を含んでよく、第１の組のゲートに電気信号を印加する段階は、量子ウェル層内に第２の量子ドットが形成されるようにすることをさらに規定してよい。
例３１は、例２７−３０のいずれかの主題を含んでよく、第１の絶縁材料は、交差格子のような形状の領域を含むことをさらに規定してよい。
例３２は、量子ウェルスタックを設ける段階と、量子ウェルスタックの上方に、パターン形成された絶縁材料を形成する段階であって、パターン形成された絶縁材料は、第１の次元において離間された少なくとも２つの開口と、第１の次元に対し垂直である第２の次元において離間された少なくとも２つの開口とを含む、段階と、量子ウェルスタックの上方に、複数のゲートを形成する段階であって、複数のゲートのうちの個々のゲートは、開口のうちの対応する個々の開口に少なくとも部分的に配置される、段階と、を備える、量子ドットデバイスを製造する方法である。
例３３は、例３２の主題を含んでよく、パターン形成された絶縁材料および複数のゲートは、量子ウェルスタックの第１の面の上方に形成されてよく、方法は、さらに、量子ウェルスタックの第２の面の上方に別のもう１組のゲートを形成する段階であって、量子ウェルスタックの第２の面は、量子ウェルスタックの第１の面に対向する、ことをさらに規定してよい。
例３４は、例３２−３３のいずれかの主題を含んでよく、量子ウェルスタックを設ける段階は、量子ウェルスタックを支持体上に設ける段階を含み、方法は、さらに、複数のゲートを形成する段階の後、量子ウェルスタックを支持体から分離する段階を含む、ことをさらに規定してよい。
例３５は、例３２−３４のいずれかの主題を含んでよく、量子ウェルスタックの少なくとも一部を除去してリセスを形成する段階と、リセスに近接する量子ウェルスタックにドーパントを提供する段階と、をさらに含んでよい。
例３６は、例３２−３５のいずれかの主題を含んでよく、パターン形成された絶縁材料を形成する段階は、パターン形成されていない絶縁材料を設ける段階と、パターン形成されていない絶縁材料の上方に第１のハードマスクを設ける段階と、第１のハードマスクに、第１の方向に向けられた第１の複数の平行なトレンチを形成する段階と、パターン形成されていない絶縁材料の上方に第２のハードマスクを設ける段階と、第１のハードマスクに、第２の方向に向けられた第２の複数の平行なトレンチを形成する段階であって、第２の方向は、第１の方向に対し垂直である、段階と、第１の複数の平行なトレンチと第２の複数の平行なトレンチとが重複する領域におけるパターン形成されていない絶縁材料を除去することにより、パターン形成されていない絶縁材料をパターン形成して、パターン形成された絶縁材料を形成する段階と、を含む、ことをさらに規定してよい。
例３７は、例３６の主題を含んでよく、パターン形成されていない絶縁材料の上方に第３のハードマスクを設ける段階と、第１の複数のトレンチと第２の複数のトレンチとが重複する領域を除去することにより、第３のハードマスクをパターン形成する段階と、をさらに含んでよく、パターン形成されていない絶縁材料をパターン形成する段階は、パターン形成された第３のハードマスクに従い、パターン形成されていない絶縁材料をパターン形成する段階を含む。
例３８は、例３６−３７のいずれかの主題を含んでよく、パターン形成された絶縁材料を形成する段階は、スペーサを基にしたピッチ四分割技術またはスペーサを基にしたピッチ二分割技術を用いる段階を含むことをさらに規定してよい。
例３９は、量子処理デバイスであって、量子処理デバイスは、アクティブな量子ウェル層および読み取り量子ウェル層と、アクティブな量子ウェル層内の量子ドットの形成を制するための第１の組のゲートと、読み取り量子ウェル層内の量子ドットの形成を制御するための第２の組のゲートとを含み、第１の組のゲートは、少なくとも３つの第１のゲートと、少なくとも異なる２対の第１のゲート間を延びる絶縁材料とを含む、量子処理デバイスと、量子処理デバイスに結合された、第１の組のゲートおよび第２の組のゲートに印加された電圧を制御するための非量子処理デバイスと、量子処理デバイスの操作中に、読み取り量子ウェル層により生成されたデータを格納するためのメモリデバイスと、を備える、量子コンピューティングデバイスである。
例４０は、例３９の主題を含んでよく、量子処理デバイスの温度をケルビン５度未満に維持するための冷却装置をさらに含んでよい。
例４１は、例４０の主題を含んでよく、冷却装置は、希釈冷凍機を含むことをさらに規定してよい。
例４２は、例４０の主題を含んでよく、冷却装置は、液体ヘリウム冷凍機を含むことをさらに規定してよい。
例４３は、例３９−４２のいずれかの主題を含んでよく、メモリデバイスは、量子処理デバイスに依り実行されるべき量子コンピューティングアルゴリズムのための命令を格納すべきことをさらに規定してよい。
例４４は、例３９−４３のいずれかの主題を含んでよく、第１の組のゲートおよび第２の組のゲートはそれぞれ、２次元のアレイに配置された複数のゲートを含むことをさらに規定してよい。
例４５は、例３９−４４のいずれかの主題を含んでよく、第１の組のゲートのうちの隣接するゲート同士は、２０から１００ナノメートルの範囲内の距離だけ離間されていることをさらに規定してよい。
例４６は、例３９−４５のいずれかの主題を含んでよく、絶縁材料はグリッドのような形状の領域を含むことをさらに規定してよい。
［項目１］
量子ウェル層を含む量子ウェルスタックと、
上記量子ウェルスタックの上方に配置された複数のゲートであって、上記複数のゲートのうち少なくとも２つは、上記量子ウェルスタックの上方で第１の次元において離間されており、上記複数のゲートのうち少なくとも２つは、上記量子ウェルスタックの上方で第２の次元において離間されており、上記第１の次元と上記第２の次元とは垂直である、複数のゲートと、
上記量子ウェルスタックの上方に配置された絶縁材料であって、上記絶縁材料は、上記複数のゲートのうち上記第１の次元において離間された少なくとも２つの間を延び、上記絶縁材料は、上記複数のゲートのうち上記第２の次元において離間された少なくとも２つの間を延びる、絶縁材料と、を備える、量子ドットデバイス。
［項目２］
上記複数のゲートのうち個々のゲートは、実質的に矩形のフットプリントを有する、項目１に記載の量子ドットデバイス。
［項目３］
上記複数のゲートは、規則的な矩形アレイに分配されている、項目２に記載の量子ドットデバイス。
［項目４］
上記複数のゲートは、ｎ×ｍアレイに配置されており、ｎは１より大きく、ｍは１より大きい、項目１に記載の量子ドットデバイス。
［項目５］
上記絶縁材料は、上記複数のゲートの周りに延びる周辺部を含む、項目１に記載の量子ドットデバイス。
［項目６］
上記複数のゲートは複数の第１のゲートであり、上記量子ウェル層は第１の量子ウェル層であり、上記量子ウェルスタックは第２の量子ウェル層を含み、上記量子ドットデバイスはさらに、
上記量子ウェルスタックの下方に配置された複数の第２のゲートを備え、
上記第２の量子ウェル層は、上記複数の第２のゲートと上記第１の量子ウェル層との間に配置されている、項目１から５のいずれか一項に記載の量子ドットデバイス。
［項目７］
上記複数の第２のゲートのうち少なくとも２つは、上記量子ウェルスタックの下方で上記第１の次元において離間されており、上記複数の第２のゲートのうち少なくとも２つは、上記量子ウェルスタックの下方で上記第２の次元において離間されている、項目６に記載の量子ドットデバイス。
［項目８］
上記絶縁材料は第１の絶縁材料であり、上記量子ドットデバイスは、さらに、
上記量子ウェルスタックの下方に配置された第２の絶縁材料を備え、
上記第２の絶縁材料は、上記複数の第２のゲートのうち上記第１の次元において離間された少なくとも２つの間を延び、上記第２の絶縁材料は、上記複数の第２のゲートのうち上記第２の次元において離間された少なくとも２つの間を延びる、項目７に記載の量子ドットデバイス。
［項目９］
上記第１の絶縁材料および上記第２の絶縁材料は、同一の形状を有する、項目８に記載の量子ドットデバイス。
［項目１０］
上記量子ウェルスタックの下方の上記複数の第２のゲートの配置は、上記量子ウェルスタックの上方の上記複数の第１のゲートの配置と同一の配置である、項目７に記載の量子ドットデバイス。
［項目１１］
上記第１の量子ウェル層に導電性接触をする第１の導電性経路および第２の導電性経路と、
上記第２の量子ウェル層に導電性接触をする第３の導電性経路および第４の導電性経路と、をさらに備える、項目６に記載の量子ドットデバイス。
［項目１２］
上記複数のゲートのうち隣接する複数のゲートは、１００ナノメートルまたはそれ未満の距離だけ離間されている、項目１から５のいずれか一項に記載の量子ドットデバイス。
［項目１３］
上記複数のゲートは、
第１の長さを有する第１のゲートと、
２つの第２のゲートであって、上記第１のゲートは上記２つの第２のゲート間に配置され、上記２つの第２のゲートは上記第１の長さとは異なる第２の長さを有する、２つの第２のゲートと、
２つの第３のゲートであって、上記２つの第２のゲートは上記２つの第３のゲートの間に配置され、上記２つの第３のゲートは、上記第１の長さと異なり、上記第２の長さと異なる、第３の長さを有する、２つの第３のゲートと、を含む、項目１から５のいずれか一項に記載の量子ドットデバイス。
［項目１４］
量子ウェルスタックの第１の面に近接して配置された第１の組のゲートに電気信号を印加して、上記第１の組のゲートの下方にある上記量子ウェルスタック内の第１の量子ウェル層に、第１の量子ドットが形成されるようにする段階であって、上記第１の組のゲートは、少なくとも３つの第１のゲートと、異なる少なくとも２対の第１のゲート間を延びる第１の絶縁材料とを含む、段階と、
上記第１の量子ドットの量子状態を感知する段階と、を備える、量子ドットデバイスを操作する方法。
［項目１５］
上記第１の量子ドットの上記量子状態を感知する段階は、
上記量子ウェルスタックの第２の面に近接して配置された第２の組のゲートに電気信号を印加して、上記第２の組のゲートの下方にある上記量子ウェルスタック内の第２の量子ウェル層に、第２の量子ドットが形成されるようにする段階を含み、上記量子ウェルスタックの上記第１の面および上記第２の面は、上記量子ウェルスタックの対向する面である、項目１４に記載の方法。
［項目１６］
上記第１の量子ドットの上記量子状態を感知する段階は、上記第１の量子ドットのスピン状態を感知する段階を含む、項目１４に記載の方法。
［項目１７］
上記第１の絶縁材料は、交差格子のような形状の領域を含む、項目１４から１６のいずれか一項に記載の方法。
［項目１８］
量子ウェルスタックを設ける段階と、
上記量子ウェルスタックの上方に、パターン形成された絶縁材料を形成する段階であって、上記パターン形成された絶縁材料は、第１の次元において離間された少なくとも２つの開口と、上記第１の次元に対し垂直である第２の次元において離間された少なくとも２つの開口とを含む、段階と、
上記量子ウェルスタックの上方に、複数のゲートを形成する段階であって、上記複数のゲートのうちの個々のゲートは、上記開口のうちの対応する個々の開口に少なくとも部分的に配置される、段階と、を備える、量子ドットデバイスを製造する方法。
［項目１９］
上記パターン形成された絶縁材料および上記複数のゲートは、上記量子ウェルスタックの第１の面の上方に形成され、上記方法は、さらに、
上記量子ウェルスタックの第２の面の上方に、別の１組のゲートを形成する段階であって、上記量子ウェルスタックの上記第２の面は、上記量子ウェルスタックの上記第１の面に対向する、段階を備える、項目１８に記載の方法。
［項目２０］
上記パターン形成された絶縁材料を形成する段階は、
パターン形成されていない絶縁材料を設ける段階と、
上記パターン形成されていない絶縁材料の上方に第１のハードマスクを設ける段階と、
上記第１のハードマスクに、第１の方向に向けられた第１の複数の平行なトレンチを形成する段階と、
上記パターン形成されていない絶縁材料の上方に第２のハードマスクを設ける段階と、
上記第１のハードマスクに、第２の方向に向けられた第２の複数の平行なトレンチを形成する段階であって、上記第２の方向は上記第１の方向に対し垂直である、段階と、
上記第１の複数の平行なトレンチと上記第２の複数の平行なトレンチとが重複する領域における上記パターン形成されていない絶縁材料を除去することにより、上記パターン形成されていない絶縁材料をパターン形成して、上記パターン形成された絶縁材料を形成する段階と、を含む、項目１８または１９に記載の方法。
［項目２１］
上記パターン形成された絶縁材料を形成する段階は、スペーサを基にしたピッチ四分割技術またはスペーサを基にしたピッチ二分割技術を用いる段階を含む、項目２０に記載の方法。
［項目２２］
量子処理デバイスであって、上記量子処理デバイスは、アクティブな量子ウェル層および読み取り量子ウェル層と、上記アクティブな量子ウェル層内の量子ドットの形成を制御するための第１の組のゲートと、上記読み取り量子ウェル層内の量子ドットの形成を制御するための第２の組のゲートとを含み、上記第１の組のゲートは、少なくとも３つの第１のゲートと、少なくとも異なる２対の第１のゲート間を延びる絶縁材料とを含む、量子処理デバイスと、
上記量子処理デバイスに結合された、上記第１の組のゲートおよび上記第２の組のゲートに印加された電圧を制御するための非量子処理デバイスと、
上記量子処理デバイスの操作中に上記読み取り量子ウェル層により生成されたデータを格納するためのメモリデバイスと、を備える、量子コンピューティングデバイス。
［項目２３］
上記量子処理デバイスの温度をケルビン５度未満に維持するための冷却装置をさらに備える、項目２２に記載の量子コンピューティングデバイス。
［項目２４］
上記第１の組のゲートおよび上記第２の組のゲートはそれぞれ、２次元のアレイに配置された複数のゲートを含む、項目２２または２３に記載の量子コンピューティングデバイス。
［項目２５］
上記絶縁材料は、グリッドのような形状の領域を有する、項目２２または２３に記載の量子コンピューティングデバイス。

Claims (26)

  1. 第１の量子ウェル層および第２の量子ウェル層を含む量子ウェルスタックと、
    前記量子ウェルスタックの上方に配置された複数の第１のゲートであって、前記複数の第１のゲートのうち少なくとも２つは、前記量子ウェルスタックの上方で第１の次元において離間されている、複数の第１のゲートと、
    前記量子ウェルスタックの下方に配置された複数の第２のゲートと、
    前記量子ウェルスタックの上方に配置された絶縁材料であって、前記絶縁材料は、前記複数の第１のゲートのうち前記第１の次元において離間された少なくとも２つの間を延びる、絶縁材料と、
    を備え、
    前記第２の量子ウェル層は、前記複数の第２のゲートと前記第１の量子ウェル層との間に配置されている、
    量子ドットデバイス。
  2. 前記複数の第１のゲートおよび前記複数の第２のゲートのうち個々のゲートは、実質的に矩形のフットプリントを有する、請求項１に記載の量子ドットデバイス。
  3. 前記複数の第１のゲートおよび前記複数の第２のゲートは、規則的な矩形アレイに分配されている、請求項２に記載の量子ドットデバイス。
  4. 前記複数の第１のゲートおよび前記複数の第２のゲートは、ｎ×ｍアレイに配置されており、ｎは１より大きく、ｍは１より大きい、請求項１に記載の量子ドットデバイス。
  5. 前記絶縁材料は、前記複数の第１のゲートおよび前記複数の第２のゲートの周りに延びる周辺部を含む、請求項１から４のいずれか一項に記載の量子ドットデバイス。
  6. 前記複数の第１のゲートのうち少なくとも２つは、前記量子ウェルスタックの上方で第２の次元において離間されており、前記第１の次元と前記第２の次元とは垂直である、請求項１から５のいずれか一項に記載の量子ドットデバイス。
  7. 前記複数の第２のゲートのうち少なくとも２つは、前記量子ウェルスタックの下方で前記第１の次元において離間されており、前記複数の第２のゲートのうち少なくとも２つは、前記量子ウェルスタックの下方で前記第２の次元において離間されている、請求項６に記載の量子ドットデバイス。
  8. 前記絶縁材料は第１の絶縁材料であり、前記量子ドットデバイスは、さらに、
    前記量子ウェルスタックの下方に配置された第２の絶縁材料を備え、
    前記第２の絶縁材料は、前記複数の第２のゲートのうち前記第１の次元において離間された少なくとも２つの間を延び、前記第２の絶縁材料は、前記複数の第２のゲートのうち前記第２の次元において離間された少なくとも２つの間を延びる、
    請求項７に記載の量子ドットデバイス。
  9. 前記第１の絶縁材料および前記第２の絶縁材料は、同一の形状を有する、請求項８に記載の量子ドットデバイス。
  10. 前記量子ウェルスタックの下方の前記複数の第２のゲートの配置は、前記量子ウェルスタックの上方の前記複数の第１のゲートの配置と同一の配置である、請求項７に記載の量子ドットデバイス。
  11. 前記第１の量子ウェル層に導電性接触をする第１の導電性経路および第２の導電性経路と、
    前記第２の量子ウェル層に導電性接触をする第３の導電性経路および第４の導電性経路と、をさらに備える、請求項１から６のいずれか一項に記載の量子ドットデバイス。
  12. 電荷キャリアのリザーバとして機能する第１のドープ領域および第２のドープ領域をさらに備え、
    前記第１のドープ領域は、前記第１の量子ウェル層と接触し、
    前記第２のドープ領域は、前記第２の量子ウェル層と接触している、
    請求項１から１１のいずれか一項に記載の量子ドットデバイス。
  13. 前記第１のドープ領域は、前記第１の量子ウェル層の前記第１の次元における両端において前記第１の量子ウェル層と接触し、
    前記第２のドープ領域は、前記第２の量子ウェル層の前記第１の次元における両端において前記第２の量子ウェル層と接触し、
    前記第１の次元において、前記第２の量子ウェル層の幅は、前記第１の量子ウェル層の幅よりも大きく、
    前記第２の量子ウェル層は、前記第１のドープ領域の下方に配置される、
    請求項１２に記載の量子ドットデバイス。
  14. 前記複数の第１のゲートのうち隣接する複数の第１のゲート、および、前記複数の第２のゲートのうち隣接する複数の第２のゲートは、１００ナノメートルまたはそれ未満の距離だけ離間されている、請求項１から１３のいずれか一項に記載の量子ドットデバイス。
  15. 量子ウェル層を含む量子ウェルスタックと、
    前記量子ウェルスタックの上方に配置された複数のゲートであって、前記複数のゲートのうち少なくとも２つは、前記量子ウェルスタックの上方で第１の次元において離間されている、複数のゲートと、
    前記量子ウェルスタックの上方に配置された絶縁材料であって、前記絶縁材料は、前記複数のゲートのうち前記第１の次元において離間された少なくとも２つの間を延びる、絶縁材料と、
    を備え、
    前記複数のゲートは、
    第１の長さを有する第１のゲートと、
    ２つの第２のゲートであって、前記第１のゲートは前記２つの第２のゲート間に配置され、前記２つの第２のゲートは前記第１の長さとは異なる第２の長さを有する、２つの第２のゲートと、
    ２つの第３のゲートであって、前記２つの第２のゲートは前記２つの第３のゲートの間に配置され、前記２つの第３のゲートは、前記第１の長さと異なり、前記第２の長さと異なる、第３の長さを有する、２つの第３のゲートと、を含む、
    量子ドットデバイス。
  16. 量子ウェルスタックの第１の面に近接して配置された第１の組のゲートに電気信号を印加して、前記第１の組のゲートの下方にある前記量子ウェルスタック内の第１の量子ウェル層に、第１の量子ドットが形成されるようにする段階であって、前記第１の組のゲートは、少なくとも３つの第１のゲートと、異なる少なくとも２対の第１のゲート間を延びる第１の絶縁材料とを含む、段階と、
    前記第１の量子ドットの量子状態を感知する段階と、を備え、
    前記第１の量子ドットの前記量子状態を感知する前記段階は、
    前記量子ウェルスタックの第２の面に近接して配置された第２の組のゲートに電気信号を印加して、前記第２の組のゲートの下方にある前記量子ウェルスタック内の第２の量子ウェル層に、第２の量子ドットが形成されるようにする段階を含み、前記量子ウェルスタックの前記第１の面および前記第２の面は、前記量子ウェルスタックの対向する面である、量子ドットデバイスを操作する方法。
  17. 量子ウェルスタックの第１の面に近接して配置された第１の組のゲートに電気信号を印加して、前記第１の組のゲートの下方にある前記量子ウェルスタック内の第１の量子ウェル層に、第１の量子ドットが形成されるようにする段階であって、前記第１の組のゲートは、少なくとも３つの第１のゲートと、異なる少なくとも２対の第１のゲート間を延びる第１の絶縁材料とを含む、段階と、
    前記第１の量子ドットの量子状態を感知する段階と、を備え、
    前記第１の量子ドットの前記量子状態を感知する前記段階は、前記第１の量子ドットのスピン状態を感知する段階を含む、量子ドットデバイスを操作する方法。
  18. 前記第１の絶縁材料は、交差格子のような形状の領域を含む、請求項１６または１７に記載の量子ドットデバイスを操作する方法。
  19. 量子ウェルスタックを設ける段階と、
    前記量子ウェルスタックの上方に、パターン形成された絶縁材料を形成する段階であって、前記パターン形成された絶縁材料は、第１の次元において離間された少なくとも２つの開口を含む、段階と、
    前記量子ウェルスタックの上方に、複数のゲートを形成する段階であって、前記複数のゲートのうちの個々のゲートは、前記開口のうちの対応する個々の開口に少なくとも部分的に配置される、段階と、を備え、
    前記パターン形成された絶縁材料および前記複数のゲートは、前記量子ウェルスタックの第１の面の上方に形成され、前記方法は、さらに、
    前記量子ウェルスタックの第２の面の上方に、別の１組のゲートを形成する段階であって、前記量子ウェルスタックの前記第２の面は、前記量子ウェルスタックの前記第１の面に対向する、段階を備える、量子ドットデバイスを製造する方法。
  20. 前記量子ウェルスタックの上方に、パターン形成された絶縁材料を形成する前記段階であって、前記パターン形成された絶縁材料は、前記第１の次元に対し垂直である第２の次元において離間された少なくとも２つの開口を含む、段階をさらに備える、請求項１９に記載の量子ドットデバイスを製造する方法。
  21. 前記パターン形成された絶縁材料を形成する前記段階は、
    パターン形成されていない絶縁材料を設ける段階と、
    前記パターン形成されていない絶縁材料の上方に第１のハードマスクを設ける段階と、
    前記第１のハードマスクに、第１の方向に向けられた第１の複数の平行なトレンチを形成する段階と、
    前記パターン形成されていない絶縁材料の上方に第２のハードマスクを設ける段階と、
    前記第１のハードマスクに、第２の方向に向けられた第２の複数の平行なトレンチを形成する段階であって、前記第２の方向は前記第１の方向に対し垂直である、段階と、
    前記第１の複数の平行なトレンチと前記第２の複数の平行なトレンチとが重複する領域における前記パターン形成されていない絶縁材料を除去することにより、前記パターン形成されていない絶縁材料をパターン形成して、前記パターン形成された絶縁材料を形成する段階と、を含む、
    請求項１９または２０に記載の量子ドットデバイスを製造する方法。
  22. 前記パターン形成された絶縁材料を形成する前記段階は、スペーサを基にしたピッチ四分割技術またはスペーサを基にしたピッチ二分割技術を用いる段階を含む、請求項２１に記載の量子ドットデバイスを製造する方法。
  23. 量子処理デバイスであって、前記量子処理デバイスは、アクティブな量子ウェル層および前記アクティブな量子ウェル層の下方にある読み取り量子ウェル層と、前記アクティブな量子ウェル層内の量子ドットの形成を制御するための第１の組のゲートであって前記アクティブな量子ウェル層の上方にある第１の組のゲートと、前記読み取り量子ウェル層内の量子ドットの形成を制御するための第２の組のゲートであって前記読み取り量子ウェル層の下方にある第２の組のゲートとを含み、前記第１の組のゲートは、少なくとも３つの第１のゲートと、少なくとも異なる２対の第１のゲート間を延びる絶縁材料とを含む、量子処理デバイスと、
    前記量子処理デバイスに結合された、前記第１の組のゲートおよび前記第２の組のゲートに印加された電圧を制御するための非量子処理デバイスと、
    前記量子処理デバイスの操作中に前記読み取り量子ウェル層により生成されたデータを格納するためのメモリデバイスと、を備える、量子コンピューティングデバイス。
  24. 前記量子処理デバイスの温度をケルビン５度未満に維持するための冷却装置をさらに備える、請求項２３に記載の量子コンピューティングデバイス。
  25. 前記第１の組のゲートおよび前記第２の組のゲートはそれぞれ、２次元のアレイに配置された複数のゲートを含む、請求項２３または２４に記載の量子コンピューティングデバイス。
  26. 前記絶縁材料は、グリッドのような形状の領域を有する、請求項２３から２５のいずれか一項に記載の量子コンピューティングデバイス。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018031006A1 (en) 2016-08-10 2018-02-15 Intel Corporation Quantum dot array devices
JP6938611B2 (ja) 2016-08-10 2021-09-22 インテル・コーポレーション 量子ドットデバイス、量子ドットデバイスを操作する方法、量子ドットデバイスを製造する方法および量子コンピューティングデバイス
CN109643726A (zh) 2016-08-30 2019-04-16 英特尔公司 量子点装置
CN109791946B (zh) * 2016-09-24 2022-11-22 英特尔公司 双侧面量子点器件
CN109791945B (zh) 2016-09-24 2022-11-08 英特尔公司 具有共享栅的量子点阵列设备
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
WO2018063138A1 (en) 2016-09-27 2018-04-05 Intel Corporation Independent double-gate quantum dot qubits
US11276756B2 (en) 2016-09-30 2022-03-15 Intel Corporation Quantum dot devices with single electron transistor detectors
US11164966B2 (en) 2016-09-30 2021-11-02 Intel Corporation Single electron transistors (SETs) and set-based qubit-detector arrangements
WO2018084878A1 (en) 2016-11-03 2018-05-11 Intel Corporation Quantum dot devices
CN109997156B (zh) 2016-12-27 2023-09-08 英特尔公司 超导量子位器件封装
US11063138B2 (en) 2017-06-24 2021-07-13 Intel Corporation Quantum dot devices
US11038021B2 (en) 2017-06-24 2021-06-15 Intel Corporation Quantum dot devices
WO2018236405A1 (en) 2017-06-24 2018-12-27 Intel Corporation QUANTIC POINT DEVICES
US11557630B2 (en) 2017-09-28 2023-01-17 Intel Corporation Quantum dot devices with selectors
WO2019066840A1 (en) 2017-09-28 2019-04-04 Intel Corporation QUANTUM WELL STACK STRUCTURES FOR QUANTUM POINT DEVICES
WO2019117977A1 (en) 2017-12-17 2019-06-20 Intel Corporation Quantum well stacks for quantum dot devices
WO2019125456A1 (en) 2017-12-21 2019-06-27 Intel Corporation Quantum dot devices
WO2019125499A1 (en) 2017-12-23 2019-06-27 Intel Corporation Hexagonal arrays for quantum dot devices
US11482614B2 (en) 2017-12-23 2022-10-25 Intel Corporation Quantum dot devices
WO2019132963A1 (en) 2017-12-29 2019-07-04 Intel Corporation Quantum computing assemblies
US11417755B2 (en) 2018-01-08 2022-08-16 Intel Corporation Differentially strained quantum dot devices
US10847705B2 (en) 2018-02-15 2020-11-24 Intel Corporation Reducing crosstalk from flux bias lines in qubit devices
US11177912B2 (en) 2018-03-06 2021-11-16 Intel Corporation Quantum circuit assemblies with on-chip demultiplexers
US11355623B2 (en) 2018-03-19 2022-06-07 Intel Corporation Wafer-scale integration of dopant atoms for donor- or acceptor-based spin qubits
US11183564B2 (en) 2018-06-21 2021-11-23 Intel Corporation Quantum dot devices with strain control
US11417765B2 (en) 2018-06-25 2022-08-16 Intel Corporation Quantum dot devices with fine-pitched gates
US10910488B2 (en) 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates
US11335778B2 (en) 2018-06-26 2022-05-17 Intel Corporation Quantum dot devices with overlapping gates
US10879446B2 (en) 2018-08-14 2020-12-29 Intel Corporation Vertical flux bias lines coupled to vertical squid loops in superconducting qubits
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates
US11450765B2 (en) * 2018-09-27 2022-09-20 Intel Corporation Quantum dot devices with diodes for electrostatic discharge protection
US11424324B2 (en) 2018-09-27 2022-08-23 Intel Corporation Multi-spacers for quantum dot device gates
US11749721B2 (en) 2018-09-28 2023-09-05 Intel Corporation Gate walls for quantum dot devices
US11658212B2 (en) 2019-02-13 2023-05-23 Intel Corporation Quantum dot devices with conductive liners
US11699747B2 (en) * 2019-03-26 2023-07-11 Intel Corporation Quantum dot devices with multiple layers of gate metal
US11682701B2 (en) 2019-03-27 2023-06-20 Intel Corporation Quantum dot devices
US11011693B2 (en) 2019-06-24 2021-05-18 Intel Corporation Integrated quantum circuit assemblies for cooling apparatus
JP7244388B2 (ja) 2019-08-05 2023-03-22 株式会社日立製作所 量子情報処理装置及び量子ビットアレイ
US11957066B2 (en) 2019-09-04 2024-04-09 Intel Corporation Stackable in-line filter modules for quantum computing
AU2020379827A1 (en) * 2019-11-08 2022-06-02 Centauri, Llc System and method using multilayer qubit lattice arrays for quantum computing
US11387324B1 (en) 2019-12-12 2022-07-12 Intel Corporation Connectivity in quantum dot devices
EP3922596A1 (en) * 2020-06-12 2021-12-15 Imec VZW A method for processing a semiconductor device with two closely spaced gates
JP7552091B2 (ja) * 2020-06-19 2024-09-18 日本電気株式会社 量子デバイス
US12050966B2 (en) 2021-12-20 2024-07-30 Intel Corporation Quantum dot based qubit devices with on-chip microcoil arrangements
JP2023172805A (ja) * 2022-05-24 2023-12-06 株式会社日立製作所 量子ビットアレイチップ、量子コンピュータ

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2701633B2 (ja) * 1991-12-09 1998-01-21 日本電気株式会社 半導体装置
JP3361135B2 (ja) * 1991-12-20 2003-01-07 テキサス インスツルメンツ インコーポレイテツド 量子効果論理ユニットとその製造方法
JP2667343B2 (ja) 1992-08-26 1997-10-27 株式会社日立製作所 ラテラル超格子素子
JP3735386B2 (ja) * 1993-09-16 2006-01-18 株式会社東芝 量子効果装置
US6333516B1 (en) * 1993-09-16 2001-12-25 Kabushiki Kaisha Toshiba Quantum effect device
JP3541425B2 (ja) * 1994-04-21 2004-07-14 ソニー株式会社 量子メモリおよびその動作方法
US6384457B2 (en) 1999-05-03 2002-05-07 Intel Corporation Asymmetric MOSFET devices
US6744082B1 (en) 2000-05-30 2004-06-01 Micron Technology, Inc. Static pass transistor logic with transistors with multiple vertical gates
US6597010B2 (en) 2001-03-09 2003-07-22 Wisconsin Alumni Research Foundation Solid-state quantum dot devices and quantum computing using nanostructured logic gates
WO2005004241A1 (en) * 2003-07-02 2005-01-13 Koninklijke Philips Electronics N.V. Semiconductor device, method of manufacturing a quantum well structure and a semiconductor device comprising such a quantum well structure
US7208753B2 (en) * 2005-03-17 2007-04-24 The United States Of America As Represented By The Secretary Of The Navy Enhancement mode single electron transistor
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
CA2647105A1 (en) 2006-02-17 2007-10-25 Ravenbrick, Llc Quantum dot switching device
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7830695B1 (en) * 2006-10-30 2010-11-09 Hrl Laboratories Capacitive arrangement for qubit operations
JP4762118B2 (ja) 2006-11-17 2011-08-31 株式会社東芝 不揮発性半導体記憶装置
WO2008085974A2 (en) * 2007-01-08 2008-07-17 Unniversity Of Connecticut Nonvolatile memory and three-state fets using cladded quantum dot gate structure
JP2008288346A (ja) * 2007-05-16 2008-11-27 Hiroshima Univ 半導体素子
EP2075745A1 (en) * 2007-12-28 2009-07-01 Hitachi Ltd. Quantum information processing device
US7824986B2 (en) * 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
JP5491145B2 (ja) 2009-11-26 2014-05-14 日本電信電話株式会社 単電子ターンスタイルデバイスおよびその製造方法
US9368622B1 (en) 2010-06-04 2016-06-14 Hrl Laboratories, Llc Stitched gate GaN HEMTs
US8575653B2 (en) 2010-09-24 2013-11-05 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same
EP2761647B1 (en) 2011-09-30 2020-09-23 Intel Corporation Method of fabrication of a non-planar transistor
US8816325B2 (en) * 2011-10-07 2014-08-26 The Regents Of The University Of California Scalable quantum computer architecture with coupled donor-quantum dot qubits
CN103812002A (zh) * 2012-11-07 2014-05-21 无锡华御信息技术有限公司 半导体分布反馈激光器
US9842921B2 (en) 2013-03-14 2017-12-12 Wisconsin Alumni Research Foundation Direct tunnel barrier control gates in a two-dimensional electronic system
US9005875B2 (en) 2013-03-15 2015-04-14 Intel Corporation Pre-patterned hard mask for ultrafast lithographic imaging
US9691763B2 (en) 2013-12-27 2017-06-27 International Business Machines Corporation Multi-gate FinFET semiconductor device with flexible design width
AU2014396790B2 (en) * 2014-06-06 2019-05-16 Diraq Pty Ltd Advanced processing apparatus
US9397168B2 (en) 2014-10-17 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method to define the active region of a transistor employing a group III-V semiconductor material
WO2018031006A1 (en) 2016-08-10 2018-02-15 Intel Corporation Quantum dot array devices
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