KR20190029582A - 양자 점 어레이 디바이스들 - Google Patents

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제임스 에스. 클라크
로버트 엘. 브리스톨
라비 필라리세티
자넷 엠. 로버츠
휴버트 씨. 조지
니콜 케이. 토마스
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인텔 코포레이션
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Abstract

양자 점 디바이스들은 물론, 관련 컴퓨팅 디바이스들 및 방법들이 본 명세서에서 개시된다. 예를 들어, 일부 실시예들에서, 양자 점 디바이스는: 양자 웰 층을 포함하는 양자 웰 스택; 양자 웰 스택 위에 배치된 복수의 게이트들 - 게이트들 중 적어도 2개는 양자 웰 스택 위에 제1 차원에서 이격되어 있고, 게이트들 중 적어도 2개는 양자 웰 스택 위에 제2 차원에서 이격되어 있으며, 제1 차원과 제2 차원은 수직임 -; 및 양자 웰 스택 위에 배치된 절연 재료 - 절연 재료는 제1 차원에서 이격되어 있는 게이트들 중 적어도 2개 사이에 연장되고, 절연 재료는 제2 차원에서 이격되어 있는 게이트들 중 적어도 2개 사이에 연장됨 - 를 포함할 수 있다.

Description

양자 점 어레이 디바이스들
양자 컴퓨팅은 데이터를 조작하기 위해 양자 역학적 현상들을 사용하는 계산 시스템들에 관련된 연구 분야를 지칭한다. (양자 변수가 다수의 상이한 상태들로 동시에 존재할 수 있는) 중첩(superposition) 및 (다수의 양자 변수들이 공간 또는 시간에서 그들 사이의 거리에 관계없이 관련 상태들을 갖는) 얽힘(entanglement)과 같은, 이러한 양자 역학적 현상들이 고전적 컴퓨팅의 세계에서는 유사한 것들을 갖지 않으며, 따라서 고전적 컴퓨팅 디바이스들로 구현될 수 없다.
실시예들은 첨부 도면들과 함께 이하의 상세한 설명에 의해 용이하게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 요소들을 가리킨다. 실시예들은 첨부 도면들의 도면들에 제한으로서가 아니라 예로서 예시되어 있다.
도 1 내지 도 4는 다양한 실시예들에 따른, 양자 점 디바이스의 단면도들이다.
도 5 내지 도 12, 도 13a 및 도 13b, 도 14a 및 도 14b, 도 15a 및 도 15b, 도 16a 및 도 16b, 도 17a 및 도 17b, 도 18a 및 도 18b, 도 19a 및 도 19b, 도 20a 및 도 20b, 도 21a 및 도 21b, 도 22a 및 도 22b, 도 23a 및 도 23b, 도 24a 및 도 24b, 도 25a 및 도 25b, 도 26a 및 도 26b, 및 도 27 내지 도 47은 다양한 실시예들에 따른, 양자 점 디바이스의 제조에서의 다양한 예시적인 스테이지들을 예시하고 있다.
도 48 내지 도 67은 다양한 실시예들에 따른, 양자 점 디바이스의 제조에서의 다양한 대안의 스테이지들을 예시하고 있다.
도 68 내지 도 80은 다양한 실시예들에 따른, 게이트들을 패터닝하기 위한 피치 4분할(pitch-quartering) 기법을 사용하는 양자 점 디바이스의 제조에서의 다양한 예시적인 스테이지들을 예시하고 있다.
도 81a 및 도 81b, 도 82a 및 도 82b, 도 83a 및 도 83b, 도 84a 및 도 84b, 도 85a 및 도 85b, 도 86a 및 도 86b, 그리고 도 87a 및 도 87b는 다양한 실시예들에 따른, 양자 점 디바이스의 제조에서의 다양한 대안의 스테이지들을 예시하고 있다.
도 88 및 도 89는 다양한 실시예들에 따른, 양자 점 디바이스에서 사용될 수 있는 양자 웰 스택들(quantum well stacks)의 다양한 예들의 단면도들이다.
도 90은 다양한 실시예들에 따른, 다수의 양자 점 형성 영역들을 갖는 양자 점 디바이스의 일 실시예를 예시하고 있다.
도 91 및 도 92는 다양한 실시예들에 따른, 마그넷 라인들(magnet lines)을 포함하는 양자 점 디바이스의 단면도들이다.
도 93은 다양한 실시예들에 따른, 다수의 인터커넥트 층들을 갖는 양자 점 디바이스의 단면도이다.
도 94는 다양한 실시예들에 따른, 양자 점 디바이스 패키지의 단면도이다.
도 95a 및 도 95b는 본 명세서에 개시된 양자 점 디바이스들 중 임의의 것을 포함할 수 있는 웨이퍼 및 다이들의 평면도들이다.
도 96은 본 명세서에 개시된 양자 점 디바이스들 중 임의의 것을 포함할 수 있는 디바이스 어셈블리의 측단면도이다.
도 97 및 도 98은 다양한 실시예들에 따른, 양자 점 디바이스를 제조하는 예시적인 방법들의 흐름 다이어그램들이다.
도 99는 다양한 실시예들에 따른, 양자 점 디바이스를 동작시키는 예시적인 방법의 흐름 다이어그램이다.
도 100은 다양한 실시예들에 따른, 본 명세서에 개시된 양자 점 디바이스들 중 임의의 것을 포함할 수 있는 예시적인 양자 컴퓨팅 디바이스의 블록 다이어그램이다.
양자 점 디바이스들은 물론, 관련 컴퓨팅 디바이스들 및 방법들이 본 명세서에서 개시된다. 예를 들어, 일부 실시예들에서, 양자 점 디바이스는: 양자 웰 층을 포함하는 양자 웰 스택; 양자 웰 스택 위에 배치된 복수의 게이트들 - 게이트들 중 적어도 2개는 양자 웰 스택 위에 제1 차원에서 이격되어 있고, 게이트들 중 적어도 2개는 양자 웰 스택 위에 제2 차원에서 이격되어 있으며, 제1 차원과 제2 차원은 수직임 -; 및 양자 웰 스택 위에 배치된 절연 재료 - 절연 재료는 제1 차원에서 이격되어 있는 게이트들 중 적어도 2개 사이에 연장되고, 절연 재료는 제2 차원에서 이격되어 있는 게이트들 중 적어도 2개 사이에 연장됨 - 를 포함할 수 있다.
본 명세서에 개시된 양자 점 디바이스들은 양자 컴퓨팅 디바이스에서 양자 비트들("큐비트들(qubits))"로서 역할할 양자 점들의 형성은 물론, 양자 논리 연산들(quantum logic operations)을 수행하기 위한 이 양자 점들의 제어를 가능하게 할 수 있다. 양자 점 형성 및 조작에 대한 이전의 접근법들과는 달리, 본 명세서에 개시된 양자 점 디바이스들의 다양한 실시예들은 양자 점들의 강력한 공간 로컬화(spatial localization)(그리고 따라서 양자 점 상호작용들 및 조작에 대한 양호한 제어), 디바이스에 포함되는 양자 점들의 수의 양호한 확장성, 및/또는 보다 큰 컴퓨팅 디바이스들에 양자 점 디바이스들을 통합시키기 위해 양자 점 디바이스들에 대한 전기적 연결들을 행하는 데 있어서의 설계 유연성을 제공한다.
이하의 상세한 설명에서, 그의 일부를 형성하고, 실시될 수 있는 실시예들이, 예시로서, 도시되어 있는 첨부 도면들이 참조된다. 다른 실시예들이 이용될 수 있다는 것과 본 개시내용의 범주를 벗어남이 없이 구조적 또는 논리적 변경들이 행해질 수 있다는 것이 이해되어야 한다. 따라서, 이하의 상세한 설명이 제한하는 의미로 취해져서는 안된다.
다양한 동작들이, 청구된 주제(claimed subject matter)를 이해하는 데 가장 도움이 되는 방식으로, 다수의 개별 액션들 또는 동작들로서 차례로 기술될 수 있다. 그렇지만, 설명의 순서가 이 동작들이 꼭 순서 의존적(order dependent)임을 암시하는 것으로 해석되어서는 안된다. 상세하게는, 이 동작들이 제시의 순서로 수행되지 않을 수 있다. 기술된 동작들이 기술된 실시예와 상이한 순서로 수행될 수 있다. 다양한 부가의 동작들이 수행될 수 있고, 그리고/또는 기술된 동작들이 부가의 실시예들에서 생략될 수 있다.
본 개시내용의 목적상, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적상, "A, B, 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다. "내지(between)"라는 용어는, 측정 범위들과 관련하여 사용될 때, 측정 범위들의 양단(ends)을 포함한다. 본 명세서에서 사용되는 바와 같이, 표기법 "A/B/C"는 (A), (B), 및/또는 (C)를 의미한다.
본 설명은 "일 실시예에서" 또는 "실시예들에서"라는 문구들을 사용할 수 있고, 그 각각은 동일하거나 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 게다가, "포함하는(comprising)", "포함하는(including)", "가지는" 및 이와 유사한 것과 같은 용어들은, 본 개시내용의 실시예들과 관련하여 사용되는 바와 같이, 동의어이다. 본 개시내용은 "위에(above)", "아래에(below)", "상부(top)", "하부(bottom)", 및 "측면(side)"과 같은 시점 기반(perspective-based) 설명들을 사용할 수 있으며; 그러한 설명들은 논의를 용이하게 하기 위해 사용되며 개시된 실시예들의 응용을 제한하는 것으로 의도되지 않는다. 첨부 도면들이 반드시 일정한 축척으로 그려져 있는 것은 아니다. 본 명세서에서 사용되는 바와 같이, "하이-k 유전체"는 실리콘 산화물보다 더 높은 유전 상수를 갖는 재료를 지칭한다.
도 1 내지 도 4는 다양한 실시예들에 따른, 양자 점 디바이스(100)의 단면도들이다. 상세하게는, 도 2는 도 1 및 도 4의 섹션(section) A-A를 따라 취해진 양자 점 디바이스(100)를 예시하고 도 3은 도 1 및 도 4의 섹션 B-B를 따라 취해진 양자 점 디바이스(100)를 예시한다 (반면에 도 1은 도 2 및 도 3의 섹션 C-C를 따라 취해진 양자 점 디바이스(100)를 예시하고, 도 4는 도 2 및 도 3의 섹션 D-D를 따라 취해진 양자 점 디바이스를 예시한다). 도 1 및 도 4는 "상부" 단면도인 것으로 간주될 수 있고, 도 2 및 도 3은 "측면" 단면도들인 것으로 간주될 수 있지만, 앞서 살펴본 바와 같이, 그러한 설명들은 논의를 용이하게 하기 위해 사용되며 개시된 실시예들의 응용을 제한하는 것으로 의도되지 않는다.
양자 점 디바이스(100)는 절연 재료(128)(예컨대, 실리콘 산화물)에 의해 이격된 하나 이상의 양자 점 형성 영역(104)을 포함할 수 있다. 단일의 양자 점 형성 영역(104)만이 도 1 내지 도 4에 도시되어 있지만, 이것은 단지 예시의 편의를 위한 것이며, (예컨대, 도 90을 참조하여 이하에서 논의되는 바와 같이) 하나 초과의 양자 점 형성 영역(104)이 양자 점 디바이스(100)에 포함될 수 있다. 양자 점 형성 영역들(104)은, 하나 이상의 양자 웰 층(152)을 포함할 수 있는, 양자 웰 스택(146)을 포함할 수 있다. 도 1 내지 도 4에 예시된 실시예에서, 양자 웰 스택(146)은 2개의 양자 웰 층(152-1 및 152-2)을 포함하지만, (본 명세서에서 추가로 논의되는 바와 같은) 일부 실시예들에서, 양자 웰 스택(146)은 하나의 양자 웰 층(152) 또는 3개 이상의 양자 웰 층(152)을 포함할 수 있다. 도 1 내지 도 4에 예시된 실시예에서, 양자 웰 층(152-1)과 양자 웰 층(152-2)은 장벽 층(154)에 의해 이격된다. 양자 웰 스택들(146)의 예들은 도 88 및 도 89를 참조하여 이하에서 상세히 논의된다. 양자 점 디바이스(100)는, 일부 실시예들에서, (예컨대, 캐리어 또는 다른 구조체의 형태로) 양자 점 디바이스(100)에 대한 기계적 지지를 제공하기 위한 지지체(103)를 포함할 수 있다. 일부 실시예들에서, 양자 점 디바이스(100)는 지지체(103)를 포함하지 않을 수 있다.
앞서 살펴본 바와 같이, 양자 점 형성 영역들(104) 각각은 하나 이상의 양자 웰 층(152)을 포함할 수 있다. 양자 점 형성 영역들(104)에 포함된 양자 웰 층들(152)은 z-방향에 수직으로 배열될 수 있으며, 이하에서 더욱 상세히 논의되는 바와 같이, 양자 점 디바이스(100)의 동작 동안 양자 점의 생성을 가능하게 하기 위해 2차원 전자 가스(two-dimensional electron gas)(2DEG)가 형성될 수 있는 층들을 제공할 수 있다. 양자 웰 층들(152) 자체는 양자 점 형성 영역들(104)에서의 양자 점들의 z- 위치에 대한 기하학적 제약(geometric constraint)을 제공할 수 있다. 양자 점 형성 영역들(104)에서의 양자 점들의 x-위치 및 y-위치를 제어하기 위해, x-방향 및 y-방향에서 양자 점 형성 영역들(104)을 따라 에너지 프로파일을 조정하고 그로써 양자 웰들 내에서의 양자 점들의 x-위치 및 y-위치를 제약하기 위해 양자 점 형성 영역들(104) 상에 배치된 게이트들에 전압들이 인가될 수 있다(게이트들(108)을 참조하여 이하에서 상세히 논의됨). 양자 점 형성 영역들(104)의 치수는 임의의 적당한 값들을 취할 수 있다. x-길이(160) 및 y-길이(162)는, 예를 들어, 양자 점 형성 영역(104)에 포함된 게이트들의 수 및 배열에 의존할 수 있다. 일부 실시예들에서, 양자 점 형성 영역(104)에 포함되는 양자 웰 스택(146)의 z-길이(164)는 200 내지 400 나노미터(예컨대, 250 내지 350 나노미터, 또는 300 나노미터와 동일함)일 수 있다. 절연 재료 및 도전성 경로들은, 이하에서 상세히 논의되는 바와 같이, 양자 점 형성 영역(104) 주위의 주변 영역(113)에 존재할 수 있다.
양자 점 형성 영역들(104) 각각에 다수의 게이트들이 배치될 수 있다. 상세하게는, 일부 실시예들에서, 제1 게이트 세트(105-1)는 각각의 양자 점 형성 영역(104)의 "하부(bottom)"에 배치될 수 있고, 제2 게이트 세트(105-2)는 각각의 양자 점 형성 영역(104)의 "상부(top)"에 배치될 수 있다. 도 1 내지 도 4에 예시된 실시예에서, 제1 게이트 세트(105-1)는 4개의 게이트(108-1)를 포함하고, 제2 게이트 세트(105-2)는 4개의 게이트(108-2)를 포함한다. 게이트들의 이 특정의 수는 단지 예시적인 것이며, 게이트들의 임의의 적당한 수 및 배열이 사용될 수 있다. 예를 들어, 게이트 세트(105)는, 임의의 원하는 배열로(예컨대, 양자 웰 스택(146) 상에 삼각형들 또는 다른 다각형들의 정점들로서, 직사각형 또는 다른 어레이로, 불규칙적인 배열로, 등) 배열된, 3개 이상의 게이트(108)를 포함할 수 있다. 부가적으로, 도 90을 참조하여 이하에서 논의되는 바와 같이, 원하는 바에 따라, 다수의 양자 점 형성 영역들(104)이 양자 점 디바이스(100)에 포함될 수 있다.
도 1 내지 도 4에 도시된 바와 같이, 게이트(108-11)는 절연 재료(110-1)에서의 개구부(111-1)에 배치될 수 있고, 게이트(108-12)는 절연 재료(110-1)에서의 상이한 개구부(111-1)에 배치될 수 있다. (게이트 세트(105-2)의) 게이트들(108-21 및 108-22)은 (게이트 세트(105-1)의) 게이트들(108-11 및 108-12)의 배열과 유사하게 양자 웰 스택(146)을 따라 배열된다. 본 명세서에서의 "게이트(108)"에 대한 언급들은 게이트들(108) 중 임의의 것을 지칭할 수 있다. 본 명세서에서의 "게이트들(108-1)"에 대한 언급은 제1 게이트 세트(105-1)의 게이트들(108) 중 임의의 것을 지칭할 수 있다(그리고 "게이트들(108-2)"에 대해서도 마찬가지이다).
게이트 세트(105)는 제1 차원에서 서로로부터 이격되어 있는(예컨대, x-차원에서 서로로부터 이격되어 있는) 적어도 한 쌍의 게이트들(108), 및 제1 차원에 수직인 제2 차원에서 서로로부터 이격되어 있는(예컨대, y-차원에서 서로로부터 이격되어 있는) 적어도 한 쌍의 게이트들(108)을 포함하는 다수의 게이트들(108)을 포함할 수 있다. 이격된 게이트들(108)의 2차원의 규칙적인 어레이는 (예컨대, 도 1 내지 도 4에 예시된 바와 같은) 그러한 배열의 일 예이지만, 많은 다른 것들이 존재한다(예컨대, 불규칙적인 어레이 또는 다른 분포). 이 쌍들은 게이트(108)를 공유할 수 있으며; 예를 들어, 3개의 게이트(108)는 그에 따라 배열되는 경우 이 설명을 충족시킬 수 있다. 도 1 내지 도 4에 예시된 실시예에서, 세트(105) 내의 게이트들(108)은 절연 재료(110)의 개재 부분들에 의해 이격되어 있으며; 다른 실시예들에서, 다른 재료들 또는 구조체들이 세트(105) 내의 게이트(108)들의 쌍들 사이에 배치될 수 있다. 절연 재료(110)는 임의의 적당한 재료 조성을 가질 수 있다. 예를 들어, 일부 실시예들에서, 절연 재료(110)는 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 탄소 도핑된 산화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 1 및 도 4에 예시된 실시예에서, 평면도로부터, 각각의 게이트 세트(105) 주위의 절연 재료(110)는 게이트들(108)의 게이트 금속(112)이 적어도 부분적으로 배치되는 개구부들(111)을 갖는, 실질적으로 "그리드(grid)" 또는 "교차 격자(cross-grating)"로서 성형될 수 있다. 그러한 그리드는 (한 세트의 4개의 인접 개구부(111) 사이의) 하나 이상의 십자형 부분 및 (개구부들(111)의 집합체 주위에 연장되는) 주변 부분(perimeter portion)을 가질 수 있다. 본 명세서의 다른 곳에서 살펴본 바와 같이, 절연 재료(110)는 게이트들(108)의 위치 및 형상을 정의하기 위해 임의의 적당한 방식으로 패터닝될 수 있다. 절연 재료(110)를 패터닝하고 그로써 게이트들(108)의 풋프린트들을 확립하기 위한 기법들의 다수의 예들이 이하에서 논의된다. 예를 들어, 일부 실시예들에서, 게이트들(108)은 (예컨대, 도 12 내지 도 28을 참조하여 이하에서 논의되는 바와 같은) 실질적으로 직사각형인 풋프린트들 또는 (예컨대, 도 48 내지 도 67을 참조하여 앞서 논의된 바와 같은) 2개의 선형 대향 측면 및 2개의 반원형 대향 측면을 가지는 풋프린트들을 가질 수 있다. 일부 실시예들에서, 절연 재료(110-1)는 양자 웰 스택(146) 주위의 절연 재료(110-2)의 미러 이미지일 수 있고; 다른 실시예들에서, 절연 재료(110-1)는 절연 재료(110-2)의 미러 이미지가 아닐 수 있다. 이와 유사하게, 게이트들(108-1)은 양자 웰 스택(146) 주위의 게이트들(108-2)의 미러 이미지일 수 있고; 다른 실시예들에서, 게이트들(108-1)은 게이트들(108-2)의 미러 이미지가 아닐 수 있다.
게이트들(108) 각각은 게이트 유전체(114)(예컨대, 게이트들(108-1)에 대한 게이트 유전체(114-1), 및 게이트들(108-2)에 대한 게이트 유전체(114-2))를 포함할 수 있다. 게이트 유전체(114)의 개별적인 부분들은 게이트들(108) 각각에 대해 제공될 수 있으며, 일부 실시예들에서, 게이트 유전체(114)는 근접 절연 재료(110) 내의 개구부들(111)의 측벽들보다 적어도 부분적으로 위쪽으로 연장될 수 있다. 그러한 실시예들에서, 게이트 금속(112)은 개구부들(111)의 측벽들 상의 연관된 게이트 유전체(114)의 부분들 사이에 연장될 수 있으며, 따라서 (도 2에 예시되고 도 29를 참조하여 이하에서 논의되는 바와 같이) 단면이 U자형일 수 있다. 일부 실시예들에서, 게이트 유전체(114)는 (예컨대, 양자 웰 스택(146)과 게이트 금속(112) 사이의 계면을 개선시키는 데 사용되는 다수의 재료들을 갖는) 다층 게이트 유전체일 수 있다. 게이트 유전체(114)는, 예를 들어, 실리콘 산화물, 알루미늄 산화물, 또는, 하프늄 산화물과 같은, 하이-k 유전체일 수 있다. 보다 일반적으로, 게이트 유전체(114)는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란탄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체(114)에 사용될 수 있는 재료들의 예들은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함할 수 있지만, 이들로 제한되지 않는다. 일부 실시예들에서, 게이트 유전체(114)의 품질을 개선시키기 위해 게이트 유전체(114)에 대해 어닐링 프로세스가 수행될 수 있다. 게이트 유전체(114-1)는 게이트 유전체(114-2)와 동일한 재료, 또는 상이한 재료일 수 있다.
게이트들(108-1) 각각은 게이트 금속(112-1)을 포함할 수 있으며, 하드마스크(118-1)가 게이트 금속(112-1) 위에 배치될 수 있다. 하드마스크(118-1)는 실리콘 질화물, 실리콘 탄화물, 또는 다른 적당한 재료로 형성될 수 있다. 게이트 금속(112-1)은 하드마스크(118-1)와 게이트 유전체(114-1) 사이에 배치될 수 있고, 게이트 유전체(114-1)는 게이트 금속(112-1)과 양자 웰 스택(146) 사이에 배치될 수 있다. 일부 실시예들에서, 게이트 금속(112-1)은, 알루미늄, 티타늄 질화물(예컨대, 원자 층 퇴적을 통해 퇴적됨), 또는 니오븀 티타늄 질화물과 같은, 초전도체일 수 있다. 일부 실시예들에서, 하드마스크(118-1)가 양자 점 디바이스(100)에 존재하지 않을 수 있다(예컨대, 하드마스크(118-1)와 같은 하드마스크가, 이하에서 논의되는 바와 같이, 프로세싱 동안 제거될 수 있다).
게이트들(108-2) 각각은 게이트 금속(112-2)을 포함할 수 있으며, 하드마스크(118-2)가 게이트 금속(112-2) 위에 배치될 수 있다. 하드마스크(118-2)가 하드마스크(118-1)를 참조하여 앞서 논의된 재료들 중 임의의 것으로 형성될 수 있다. 게이트 금속(112-2)은 하드마스크(118-2)와 게이트 유전체(114-2) 사이에 배치될 수 있고, 게이트 유전체(114-2)는 게이트 금속(112-2)과 양자 웰 스택(146) 사이에 배치될 수 있다. 일부 실시예들에서, 게이트 금속(112-2)은 게이트 금속(112-1)과 다른 금속일 수 있고; 다른 실시예들에서, 게이트 금속(112-2)과 게이트 금속(112-1)은 동일한 재료 조성을 가질 수 있다. 일부 실시예들에서, 게이트 금속(112-2)은, 알루미늄, 티타늄 질화물(예컨대, 원자 층 퇴적을 통해 퇴적됨), 또는 니오븀 티타늄 질화물과 같은, 초전도체일 수 있다. 일부 실시예들에서, 하드마스크(118-2)가 양자 점 디바이스(100)에 존재하지 않을 수 있다(예컨대, 하드마스크(118-2)와 같은 하드마스크가, 이하에서 논의되는 바와 같이, 프로세싱 동안 제거될 수 있다).
절연 재료(110) 및 게이트들(108)의 치수는 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 절연 재료(110) 및 게이트 금속(112)의 z-높이(166)는 40 내지 75 나노미터(예컨대, 대략 50 나노미터)일 수 있다. 일부 실시예들에서, 도 2의 단면에서의 게이트 금속(112)의 인접 부분들 사이의 x-거리(168)(그리고 따라서 인접 게이트들(108) 사이에 배치된 절연 재료(110)의 부분의 x-길이)는 100 나노미터 미만(예컨대, 20 내지 100 나노미터, 20 내지 40 나노미터, 대략 30 나노미터, 또는 대략 50 나노미터)일 수 있다. 일부 실시예들에서, 절연 재료(110) 내의 개구부들(111)의 x-길이(170)(및 따라서 게이트들(108)의 x-길이)는 40 내지 60 나노미터(예컨대, 50 나노미터)일 수 있다. 개구부들(111)의 y-길이(171)는, 예를 들어, x-길이(170)에 대해 본 명세서에 기술된 값들 중 임의의 것을 취할 수 있다.
양자 점 디바이스(100)의 동작 동안, 양자 점들(142-1)이 형성될 수 있는 다양한 깊이들의 양자 웰들을 생성하도록 양자 점 형성 영역(104) 내의 양자 웰 층(152-1)에서의 포텐셜 에너지(potential energy)를 조정하기 위해 전압들이 게이트들(108-1)에 인가될 수 있다. 이와 유사하게, 양자 점들(142-2)이 형성될 수 있는 다양한 깊이들의 양자 웰들을 생성하도록 양자 점 형성 영역(104) 내의 양자 웰 층(152-2)에서의 포텐셜 에너지를 조정하기 위해 전압들이 게이트들(108-2)에 인가될 수 있다. 예시의 편의를 위해 하나의 양자 점(142-1) 및 하나의 양자 점(142-2)만이 도 2에서 참조 번호로 라벨링되어 있지만, 양자 웰 스택(146)의 각각의 양자 웰 층(152)에 2개가 점선 원으로 표시되어 있다. 앞서 살펴본 바와 같이, 일부 실시예들에서, 세트(105-1) 및/또는 양자 웰 층(152-1)이 양자 점 디바이스(100)로부터 생략될 수 있다. 일부 실시예들에서, 세트(105-2) 및/또는 양자 웰 층(152-2)이 양자 점 디바이스(100)로부터 생략될 수 있다.
인접 게이트들(108) 사이에 배치된 절연 재료(110)의 부분들은 그 자체가 연관된 양자 웰 층(152) 내의 게이트들(108) 아래의 양자 웰들 사이에 "수동(passive)" 장벽들을 제공할 수 있고, 게이트들(108)의 상이한 게이트들에 인가되는 전압들은 양자 웰 층(152) 내의 게이트들(108) 아래의 포텐셜 에너지를 조정할 수 있으며; 포텐셜 에너지를 감소시키는 것은 양자 웰들을 형성할 수 있는 반면, 포텐셜 에너지를 증가시키는 것은 양자 장벽들을 형성할 수 있다. 이하에서의 논의는 일반적으로 게이트들(108), 양자 점들(142), 및 양자 웰 층들(152)을 언급할 수 있다. 이 논의는 게이트들(108-1), 양자 점들(142-1), 및 양자 웰 층(152-1)에, 제각기, 적용될 수 있거나; 게이트들(108-2), 양자 점들(142-2), 및 양자 웰 층(152-2)에, 제각기, 적용될 수 있거나; 또는 둘 다에 적용될 수 있다.
양자 점 형성 영역(104)은 양자 점 디바이스(100)에 대한 전하 캐리어들의 저장소(reservoir)로서 역할할 수 있는 도핑된 영역들(140)을 포함할 수 있다. 상세하게는, 도핑된 영역들(140-1)은 양자 웰 층(152-1)과 도전성 접촉을 할 수 있고, 도핑된 영역들(140-2)은 양자 웰 층(152-2)과 도전성 접촉을 할 수 있다. 예를 들어, n-타입 도핑된 영역(140)은 전자-타입 양자 점들(142)에 대한 전자들을 공급할 수 있고, p-타입 도핑된 영역(140)은 정공-타입 양자 점들(142)에 대한 정공들을 공급할 수 있다. 일부 실시예들에서, 도핑된 영역들(140-1)의 표면에서의 계면 재료(141-1) 및 도핑된 영역들(140-2)의 표면에서의 계면 재료(141-2)에 의해 도시된 바와 같이, 계면 재료(141)가 도핑된 영역(140)의 표면에 배치될 수 있다. 계면 재료(141)는 도전성 콘택트(예컨대, 이하에서 논의되는 바와 같이, 도전성 비아(136))와 도핑된 영역(140) 사이의 전기적 커플링을 용이하게 할 수 있다. 계면 재료(141)는 임의의 적당한 금속-반도체 옴 접촉 재료일 수 있고; 예를 들어, 도핑된 영역(140)이 실리콘을 포함하는 실시예들에서, (예컨대, 도 44 및 도 45를 참조하여 이하에서 논의되는 바와 같이) 계면 재료(141)는 니켈 실리사이드, 알루미늄 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 또는 백금 실리사이드를 포함할 수 있다. 일부 실시예들에서, 계면 재료(141)는, 티타늄 질화물과 같은, 비-실리사이드 화합물일 수 있다. 일부 실시예들에서, 계면 재료(141)는 금속(예컨대, 알루미늄, 텅스텐, 또는 인듐)일 수 있다.
본 명세서에 개시된 양자 점 디바이스들(100)은 전자-타입 또는 정공-타입 양자 점들(142)을 형성하는 데 사용될 수 있다. 양자 웰들/장벽들을 형성하기 위해 게이트들(108)에 인가되는 전압들의 극성이 양자 점 디바이스(100)에서 사용되는 전하 캐리어들에 의존한다는 점에 유의한다. 전하 캐리어들이 전자들인(그리고 따라서 양자 점들(142)이 전자-타입 양자 점들인) 실시예들에서, 게이트(108)에 인가되는 충분히 네거티브인 전압들은 게이트(108) 아래의 포텐셜 장벽을 증가시킬 수 있고, 게이트(108)에 인가되는 충분히 포지티브인 전압들은 게이트(108) 아래의 포텐셜 장벽을 감소시킬 수 있다(그로써 전자-타입 양자 점(142)이 형성될 수 있는 연관된 양자 웰 층(152) 내의 포텐셜 웰을 형성함). 전하 캐리어들이 정공들인(그리고 따라서 양자 점들(142)이 정공-타입 양자 점들인) 실시예들에서, 게이트(108)에 인가되는 충분히 포지티브인 전압들은 게이트(108) 아래의 포텐셜 장벽을 증가시킬 수 있고, 게이트(108)에 인가되는 충분히 네거티브인 전압들은 게이트(108) 아래의 포텐셜 장벽을 감소시킬 수 있다(그로써 정공-타입 양자 점(142)이 형성될 수 있는 연관된 양자 웰 층(152) 내의 포텐셜 웰을 형성함). 본 명세서에 개시된 양자 점 디바이스들(100)은 전자-타입 또는 정공-타입 양자 점들을 형성하는 데 사용될 수 있다.
게이트들(108) 아래의 양자 웰 층에서의 포텐셜 에너지를 조정하고, 그로써 게이트들(108) 각각 아래에서의 양자 점들(142)의 형성을 제어하기 위해 전압들이 게이트들(108) 각각에 개별적으로 인가될 수 있다. 부가적으로, 게이트들(108)의 상이한 게이트들 하에서의 상대적인 포텐셜 에너지 프로파일들은 양자 점 디바이스(100)가 인접 게이트들(108) 아래의 양자 점들(142) 사이의 포텐셜 상호작용을 튜닝할 수 있게 해준다. 예를 들어, 2개의 인접 양자 점(142)(예컨대, 게이트(108) 아래의 하나의 양자 점(142) 및 인접 게이트(108) 아래의 다른 양자 점(142))이 단지 낮은 포텐셜 장벽에 의해 분리되는 경우, 2개의 양자 점(142)은 그들이 더 높은 포텐셜 장벽에 의해 분리되는 경우보다 더 강력하게 상호작용할 수 있다. 각각의 게이트(108) 아래의 포텐셜 웰들의 깊이/포텐셜 장벽들의 높이가 각자의 게이트들(108) 및 이웃하는 게이트들 상의 전압들을 조정함으로써 조정될 수 있기 때문에, 다양한 게이트들(108) 사이의 포텐셜 차이들이 조정될 수 있고, 따라서 상호작용이 튜닝될 수 있다. 일부 응용들에서, 게이트들(108)은 게이트들(108) 아래에서의 양자 점들(142)의 형성을 가능하게 해주기 위해 플런저 게이트들(plunger gates)로서 사용될 수 있다.
게이트들(108) 및 도핑된 영역들(140)/양자 웰 층들(152)에의 전기적 연결이 원하는 위치들에서 이루어질 수 있게 해주기 위해 도전성 비아들 및 라인들이 게이트(108)들과 그리고 도핑된 영역들(140)과 접촉할 수 있다. 도 2에 도시된 바와 같이, 게이트들(108-1)은 양자 웰 스택(146)으로부터 멀어지게 연장될 수 있고, 도전성 비아들(122-1)은 게이트들(108-1)의 게이트 금속(112-1)과 접촉하도록 절연 재료(130-1)를 통해 연장될 수 있다. 도전성 비아들(122-1)은 게이트들(108-1)의 게이트 금속(112-1)과 접촉하도록 하드마스크(118-1)를 통해 연장될 수 있다. 도전성 라인들(123-1)은 도전성 비아들(122-1)과 접촉할 수 있고, 절연 재료(130-1), 절연 재료(128), 및 절연 재료(130-2)를 통해 연장되는 도전성 비아들(125-1)과 접촉하도록 도전성 비아들(122-1)로부터 멀어지게 "측방으로" 연장될 수 있다.
게이트들(108-2)은 양자 웰 스택(146)으로부터 멀어지게 연장될 수 있고, 도전성 비아들(122-2)은 게이트들(108-2)과 접촉할 수 있다. 도전성 비아들(122-2)은 게이트들(108-2)의 게이트 금속(112-2)과 접촉하도록 하드마스크(118-2)를 통해 연장될 수 있다. 절연 재료(130-1)와 절연 재료(130-2)는 상이한 재료 조성들, 또는 동일한 재료 조성을 가질 수 있다. 절연 재료들(130)로 사용될 수 있는 재료들의 예들은 이하에서 논의된다.
도전성 비아들(136)은 계면 재료(141)와 접촉할 수 있고 그로써 도핑된 영역들(140)과 전기적 접촉을 할 수 있다. 상세하게는, 도전성 비아들(136-1)은 절연 재료(130)를 통해 연장되어 도핑된 영역들(140-1)과 접촉할 수 있고, 도전성 비아들(136-2)은 절연 재료(130)를 통해 연장되어 도핑된 영역들(140- 2)과 접촉할 수 있다. 양자 점 디바이스(100)는, 원하는 바에 따라, 게이트들(108) 및/또는 도핑된 영역(140)에 전기적 접촉을 하기 위해 추가의 도전성 비아들 및/또는 라인들(도시되지 않음)을 포함할 수 있다. 양자 점 디바이스(100)에 포함된 도전성 비아들 및 라인들은, 구리, 텅스텐(예컨대, CVD에 의해 퇴적됨), 또는 초전도체(예컨대, 알루미늄, 주석, 티타늄 질화물, 니오븀 티타늄 질화물, 탄탈륨, 니오븀, 또는 니오븀 주석 및 니오븀 게르마늄과 같은 다른 니오븀 화합물)와 같은, 임의의 적당한 재료들을 포함할 수 있다.
도 2 및 도 3에 예시된 바와 같이, 일부 실시예들에서, 양자 점 형성 영역들(104)은 도핑된 영역들(140-1)(및 그로써 양자 웰 층(152-1))과 도전성 접촉을 이루기 위해 계면 재료(141-1)까지 아래로 연장되는 리세스들(recesses)(107)을 포함할 수 있다. 리세스들(107)은 절연 재료(130)로 충전(fill)될 수 있고, 리세스들(107)의 하부들은 도핑된 영역들(140-1)을 제공하기 위해 도핑될 수 있다.
동작 동안, 전류가 도핑된 영역들(140)을 통해 흐르게 하기 위해 바이어스 전압이 (예컨대, 도전성 비아들(136) 및 계면 재료(141)를 통해) 도핑된 영역들(140)에 인가될 수 있다. 도핑된 영역들(140)이 n-타입 재료로 도핑될 때, 이 전압은 포지티브일 수 있고; 도핑된 영역들(140)이 p-타입 재료로 도핑될 때, 이 전압은 네거티브일 수 있다. 이 바이어스 전압의 크기는 임의의 적당한 값(예컨대, 0.25 볼트 내지 2 볼트)을 취할 수 있다.
도전성 비아들(122, 125, 및 136)은, 도시된 바와 같이, 절연 재료들(130-1 및 130-2) 및 절연 재료(128)를 포함하는, 다양한 절연 재료들에 의해 서로로부터 전기적으로 절연될 수 있다. 절연 재료(130)는, 층간 유전체(ILD)와 같은, 임의의 적당한 재료일 수 있다. 절연 재료(130)의 예들은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 탄소 도핑된 산화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 집적 회로 제조의 기술분야에 공지된 바와 같이, 도전성 비아들 및 라인들은 구조체들의 층들이 서로의 위에 형성되는 반복적 프로세스에서 형성될 수 있다. 일부 실시예들에서, 도전성 비아들(122/125/136)은 그들의 가장 넓은 지점에서 20 나노미터 이상(예컨대, 30 나노미터)인 폭, 및 80 나노미터 이상(예컨대, 100 나노미터)의 피치를 가질 수 있다. 일부 실시예들에서, 양자 점 디바이스(100)에 포함된 도전성 라인들(예컨대, 도전성 라인들(123))은 100 나노미터 이상인 폭, 및 100 나노미터 이상의 피치를 가질 수 있다. 도 1 내지 도 4에 도시된 도전성 비아들 및 라인들의 특정의 배열은 단지 예시적인 것이며, 임의의 전기적 라우팅 배열이 구현될 수 있다.
일부 실시예들에서, 양자 웰 층(152-2) 내의 양자 점들(142-2)은 이 양자 점들(142-2)이 큐비트들로서 기능하고 양자 계산들을 수행하도록 (예컨대, 게이트들(108-2)에 인가되는 전압들에 의해) 제어된다는 의미에서 "활성(active)" 양자 점들로서 사용될 수 있다. 양자 웰 층(152-1) 내의 양자 점들(142-1)은 이 양자 점들(142-1)이 양자 점들(142-2) 내의 전하에 의해 생성된 전기장을 검출함으로써 동일한 양자 점 형성 영역(104) 내의 양자 점들(142-2)의 양자 상태를 감지할 수 있고, 양자 점들(142-2)의 양자 상태를 게이트들(108-1)에 의해 검출될 수 있는 전기 신호들로 변환할 수 있다는 의미에서 "판독(read)" 양자 점들로서 사용될 수 있다. 일부 실시예들에서, 각각의 양자 점(142-2)은 그의 대응하는 양자 점(142-1)에 의해 판독될 수 있다. 일부 다른 실시예들에서, 양자 점들(142-1 및 142-2)의 "활성" 및 "판독" 역할들이 스위칭될 수 있다. 따라서, 양자 점 디바이스(100)는, 원하는 경우, 단일의 양자 점 형성 영역 내에서 양자 계산 및 양자 계산의 결과들을 판독할 수 있는 능력 둘 다를 가능하게 해준다. 다른 실시예들에서, 양자 웰 층들(152) 중 하나 이상 및 연관된 게이트 세트(105)가 생략될 수 있다. 일부 그러한 실시예들에서, 남아 있는 양자 웰 층(들)(152)에 형성된 양자 점들(142)은, 적절한 경우, 다른 디바이스들(도시되지 않음)에 의해 "판독"될 수 있다.
본 명세서에 개시된 양자 점 디바이스들(100)은 임의의 적당한 기법들을 사용하여 제조될 수 있다. 도 5 내지 도 47은 다양한 실시예들에 따른, 도 1 내지 도 4의 양자 점 디바이스(100)의 제조에서의 다양한 예시적인 스테이지들을 예시하고 있다. 도 5 내지 도 47 중에서, 도 13 내지 도 19는 절연 재료(110-1)를 패터닝하기 위한 하나의 세트의 기법들을 예시하고, 도 20 내지 도 26은 절연 재료(110-1)를 패터닝하기 위한 대안의 세트의 기법들을 예시하고 있다. 이하에서 추가로 논의되는, 도 81 내지 도 87은 절연 재료(110-1)를 패터닝하기 위한 다른 대안의 세트의 기법들을 예시하고 있다. 도 5 내지 도 47을 참조하여 이하에서 논의되는 특정의 제조 동작들이 양자 점 디바이스(100)의 특정의 실시예를 제조하는 것으로서 예시되어 있지만, 이 동작들은, 본 명세서에서 논의되는 바와 같이, 양자 점 디바이스(100)의 많은 상이한 실시예들을 제조하는 데 적용될 수 있다. 도 5 내지 도 47을 참조하여 이하에서 논의되는 요소들 중 임의의 것은 앞서 논의된(또는 본 명세서에서 달리 개시된) 그 요소들의 실시예들 중 임의의 것의 형태를 취할 수 있다. 예시의 편의를 위해, 도 5 내지 도 47 각각에서의 요소들 전부가 참조 번호들로 명확하게 라벨링되어 있는 것은 아니지만, 각각의 요소에 대한 참조 번호들이 도 5 내지 도 47의 도면들 중에 포함되어 있다.
도 5은 베이스(102)를 포함하는 어셈블리(202)의 단면도를 예시하고 있다. 베이스(102)는 임의의 적당한 반도체 재료 또는 재료들, 또는 후속 동작들을 수행할 임의의 다른 적당한 구조체를 포함할 수 있다. 일부 실시예들에서, 베이스(102)는 반도체 재료를 포함할 수 있다. 예를 들어, 베이스(102)는 실리콘을 포함할 수 있다(예컨대, 실리콘 웨이퍼로 형성될 수 있다).
도 6은 어셈블리(202)(도 5)의 베이스(102) 상에 양자 웰 스택(146)을 제공한 후의 어셈블리(204)의 단면도를 예시하고 있다. 양자 웰 스택(146)은 적어도 하나의 양자 웰 층(152)을 포함할 수 있다. 예를 들어, 도 6에 예시된 양자 웰 스택(146)은 양자 웰 층(152-1), 양자 웰 층(152-2), 및 그 사이에 배치된 장벽 층(154)을 포함한다. 앞서 논의된 바와 같이, 양자 점 디바이스(100)의 동작 동안 양자 웰 층(152-1) 및/또는 양자 웰 층(152-2)에 2DEG가 형성될 수 있다. 양자 웰 스택(146)의 다양한 실시예들은 도 35 및 도 36을 참조하여 이하에서 논의된다. 앞서 살펴본 바와 같이, 일부 실시예들에서, 양자 웰 스택(146)은 단일의 양자 웰 층(152)만(그리고 일부 그러한 실시예들에서, 이하에서 논의되는 바와 같이, 단일의 게이트 세트(105)만)을 포함할 수 있다.
도 7은 어셈블리(204)(도 5)의 양자 웰 스택(146)을 원하는 형상으로 에칭하고 이어서 에칭된 양자 웰 스택(146) 주위에 절연 재료(128)를 제공한 후의 어셈블리(206)의 단면도를 예시하고 있다. 에칭 이후의 양자 웰 스택(146)의 크기 및 형상은 임의의 적당한 형태(예컨대, 도 1 내지 도 4 및 도 7 내지 도 9에 예시된 실질적으로 직사각형인 고체 형태(solid form))를 취할 수 있다. 양자 웰 스택(146)은 본 기술분야에 공지된 임의의 적당한 기법을 사용하여 패터닝되고 에칭될 수 있다. 예를 들어, 건식 및 습식 에칭 화학반응(chemistry)의 조합이 양자 웰 스택(146)을 성형하는 데 사용될 수 있고, 적절한 화학반응은, 본 기술분야에 공지된 바와 같이, 어셈블리(204)에 포함된 재료들에 의존할 수 있다. 임의의 적당한 재료가 양자 웰 스택(146)을 전기적으로 절연시키기 위해 절연 재료(128)로서 사용될 수 있다. 앞서 살펴본 바와 같이, 일부 실시예들에서, 절연 재료(128)는, 실리콘 산화물과 같은, 유전체 재료일 수 있다.
도 8은 양자 웰 스택(146) 위의 절연 재료(128)를 제거하기 위해 어셈블리(206)(도 7)를 평탄화한 후의 어셈블리(208)의 단면도를 예시하고 있다. 일부 실시예들에서, 어셈블리(206)는 화학 기계적 폴리싱(CMP) 기법을 사용하여 어셈블리(208)로 평탄화될 수 있다.
도 9는, 베이스(102)로부터 연장되고 절연 재료(128)에 의해 측방으로 절연된 양자 웰 스택(146)을 도시하는, 어셈블리(208)의 적어도 일부분의 사시도이다. 도 10은 예시의 편의를 위해 절연 재료(128)를 생략한 도 8의 단면의 "줌인된(zoomed-in)" 버전을 도시하는, 어셈블리(208)의 다른 단면도이다. 도 11 내지 도 34에 예시된 도면들은 이 줌인된 시점(zoomed-in perspective)을 유지하는 반면, 도 35 내지 도 47에 예시된 단면도들은 절연 재료(128)의 적어도 일부를 포함하도록 "줌아웃"되어 있다.
도 11은 어셈블리(208)(도 8 내지 도 10)의 양자 웰 스택(146) 상에 절연 재료(110-1)를 제공한 후의 어셈블리(210)의 단면도이다. 절연 재료(110-1)는 본 명세서에 개시된 형태들 중 임의의 것을 취할 수 있으며, 임의의 적당한 기법을 사용하여 퇴적될 수 있다.
도 12는 어셈블리(210)(도 11)의 절연 재료(110-1) 상에 하드마스크(201)를 제공한 후의 어셈블리(212)의 단면도이다. 하드마스크(201)는, 실리콘 질화물 또는 탄소 도핑된 질화물과 같은, 전기 절연 재료로 형성될 수 있다. 하드마스크(201)는 물론, 본 명세서에 개시된 다른 마스크들(예컨대, 하드마스크들)의 에칭 선택도(etch selectivity)는 기술된 패터닝 결과들을 달성하도록 선택될 수 있고, 임의의 적당한 형태를 취할 수 있다.
도 13a는 어셈블리(212)(도 12)의 하드마스크(201) 상에 레지스트 재료(203)를 제공한 후의 어셈블리(214)의 단면도이다. 도 13b는 어셈블리(214)의 평면도이고; 도 13a의 단면도는 도 13b의 섹션 A-A를 따라 취해진 것이다. 일부 실시예들에서, 레지스트 재료(203)는 포토레지스트일 수 있고, 패터닝될 때, 이하에서 논의되는 바와 같이, 후속 동작들을 위한 마스크로서 역할할 수 있다. 레지스트 재료(203), 및 본 명세서에서 논의되는 레지스트 재료들 중 임의의 것은, 코팅 또는 캐스팅 프로세스들(예컨대, 스핀 코팅)과 같은, 임의의 적당한 기법을 사용하여 도포될 수 있다.
도 14a는 어셈블리(214)(도 13a 및 도 13b)의 레지스트 재료(203)에 트렌치들(205)을 패터닝한 후의 어셈블리(216)의 단면도이다. 도 14b는 어셈블리(216)의 평면도이고; 도 14a의 단면도는 도 14b의 섹션 A-A를 따라 취해진 것이다. 상세하게는, 도 14a의 도면은 트렌치(205)를 따라 취해진 것이다. 트렌치들(205)은 평행할 수 있고, 종래의 리소그래피를 사용하여 패터닝될 때, 20 내지 150 나노미터(예컨대, 30 내지 80 나노미터)의 폭 및 60 내지 300 나노미터(예컨대, 80 내지 160 나노미터)의 피치를 가질 수 있다. 예시의 절약을 위해 2개의 트렌치(205)만이 도 14b에 예시되어 있지만, 임의의 원하는 수의 트렌치(205)가 형성될 수 있다. 레지스트 재료(203)는 임의의 적당한 기법(예컨대, 임의의 적당한 리소그래피 기법)을 사용하여 패터닝될 수 있다.
도 15a는 어셈블리(216)(도 14a 및 도 14b)의 레지스트 재료(203)의 패턴에 따라 하드마스크(201)를 패터닝하고, 이어서 남아 있는 레지스트 재료(203)를 제거한 후의 어셈블리(218)의 단면도이다. 도 15b는 어셈블리(218)의 평면도이고; 도 15a의 단면도는 도 15b의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 하드마스크(201)는 레지스트 재료(203)에서의 트렌치들(205)에 대응하는 트렌치들(277)을 포함할 수 있다. 하드마스크(201)는 (건식 에칭과 같은) 임의의 적당한 기법을 사용하여 패터닝될 수 있다.
도 16a는 어셈블리(218)(도 15a 및 도 15b)의 절연 재료(110-1) 및 패터닝된 하드마스크(201) 상에 하드마스크(207)를 제공한 후의 어셈블리(220)의 단면도이다. 도 16b는 어셈블리(220)의 평면도이고; 도 16a의 단면도는 도 16b의 섹션 A-A를 따라 취해진 것이다. 하드마스크(207)는, 하드마스크(201)를 참조하여 앞서 논의된 재료들 중 임의의 것과 같은, 임의의 적당한 재료로 형성될 수 있다.
도 17a는 어셈블리(220)(도 16a 및 도 16b)의 하드마스크(207) 상에 레지스트 재료(275)를 제공하고 레지스트 재료(275)에 트렌치들(209)을 패터닝한 후의 어셈블리(222)의 단면도이다. 도 17b는 어셈블리(222)의 평면도이고; 도 17a의 단면도는 도 17b의 섹션 A-A를 따라 취해진 것이다. 레지스트 재료(275)는 임의의 적당한 형태(예컨대, 포토레지스트)를 취할 수 있다. 레지스트 재료(275)에서의 트렌치들(209)은 어셈블리(216)(도 14a 및 도 14b)에서의 트렌치들(205)과 상이하게 배향될 수 있으며; 예를 들어, 도 17a 및 도 17b에 예시된 바와 같이, 트렌치들(209)은 트렌치들(205)에 수직이고, 트렌치들(205)과 오버랩(overlap)할 수 있다. 트렌치들(209)은 평행할 수 있고, 트렌치들(205)을 참조하여 앞서 논의된 폭들 및 간격들 중 임의의 것을 가질 수 있다. 예시의 절약을 위해 2개의 트렌치(209)만이 도 17a 및 도 17b에 예시되어 있지만, 임의의 원하는 수의 트렌치(209)가 형성될 수 있다. 레지스트 재료(275)는 임의의 적당한 기법(예컨대, 임의의 적당한 리소그래피 기법)을 사용하여 패터닝될 수 있다.
도 18a는 어셈블리(222)(도 17a 및 도 17b)의 레지스트 재료(275)의 패턴에 따라 하드마스크(207)를 패터닝하고, 이어서 남아 있는 레지스트 재료(275)를 제거한 후의 어셈블리(224)의 단면도이다. 도 18b는 어셈블리(224)의 평면도이고; 도 18a의 단면도는 도 18b의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 하드마스크(207)는 레지스트 재료(275)에서의 트렌치들(209)에 대응하는 트렌치들(211)을 포함할 수 있다. 하드마스크(207)는 (건식 에칭과 같은) 임의의 적당한 기법을 사용하여 패터닝될 수 있다. 도 18a 및 도 18b에 예시된 바와 같이, 절연 재료(110-1)의 표면의 직사각형 부분들이 어셈블리(224)에서 노출될 수 있는 반면, 절연 재료(110-1)의 나머지는 하드마스크(201) 및/또는 하드마스크(207)에 의해 커버되어 있다.
도 19a는 하드마스크들(201 및 207) 중 적어도 하나에 의해 커버되지 않은 절연 재료(110-1)의 부분들을 에칭 제거(etch away)하기 위해 어셈블리(224)(도 18a 및 도 18b)의 하드마스크(201) 및 하드마스크(207)의 패턴에 따라 절연 재료(110-1)를 패터닝한 후의 어셈블리(226)의 단면도이다. 도 19b는 어셈블리(226)의 평면도이고; 도 19a의 단면도는 도 19b의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 절연 재료(110-1)는 (절연 재료(110-1)를 노출시키기 위해 하드마스크(201)의 트렌치들(277)이 하드마스크(207)의 트렌치들(211)과 "오버랩된" 구역들에 대응하는) 직사각형 풋프린트들을 가지는 개구부들(111-1)을 포함할 수 있다.
앞서 살펴본 바와 같이, 도 20 내지 도 26은 도 13 내지 도 19에 예시된 기법들 대신에 사용될 수 있는, 어셈블리(212)(도 12)의 절연 재료(110-1)를 패터닝하기 위한 대안의 기법들을 예시하고 있다.
도 20a는 어셈블리(212)(도 12)의 하드마스크(201) 상에 레지스트 재료(1203)를 제공한 후의 어셈블리(1214)의 단면도이다. 도 20b는 어셈블리(1214)의 평면도이고; 도 20a의 단면도는 도 20b의 섹션 A-A를 따라 취해진 것이다. 레지스트 재료(1203)는 포토레지스트일 수 있고, 퇴적 후에 프리베이킹될(pre-baked) 수 있다. 본 명세서에 개시된 레지스트 재료들 중 임의의 레지스트 재료들은, 적절한 경우, 퇴적 후에 프리베이킹될 수 있다.
도 21a는 어셈블리(1214)(도 20a 및 도 20b)의 레지스트 재료(1203)에 비노광된 레지스트 재료(1203a) 및 노광된 레지스트 재료(1203b)의 스트립들(strips)을 형성하기 위해 레지스트 재료(1203)를 노광시킨 후의 어셈블리(1216)의 단면도이다. 도 21b는 어셈블리(1216)의 평면도이고; 도 21a의 단면도는 도 21b의 섹션 A-A를 따라 취해진 것이다. 상세하게는, 도 21a의 도면은 노광된 레지스트 재료(1203b)의 스트립을 따라 취해진 것이다. 예시의 절약을 위해 노광된 레지스트 재료(1203b)의 2개의 스트립만이 도 21b에 예시되어 있지만, 노광된 레지스트 재료(1203b)의 임의의 원하는 수의 스트립이 형성될 수 있다. 일부 실시예들에서, 어셈블리(1216)의 레지스트 재료(1203)는 노광후 베이킹(post-exposure bake)을 겪을 수 있다. 본 명세서에 개시된 레지스트 재료들 중 임의의 것이, 적절한 경우, 노광후 베이킹을 겪을 수 있다.
도 22a는 레지스트 재료(1203)에 트렌치들(1277)을 형성하기 위해 노광된 레지스트 재료(1203b)의 스트립들을 제거하도록 어셈블리(1216)(도 21a 및 도 21b)의 레지스트 재료(1203)를 현상한 후의 어셈블리(1218)의 단면도이다. 도 22b는 어셈블리(1218)의 평면도이고; 도 22a의 단면도는 도 22b의 섹션 A-A를 따라 취해진 것이다. 일부 실시예들에서, 남아 있는 비노광된 레지스트 재료(1203a)는 하드베이킹될(hard-baked) 수 있다. 본 명세서에 개시된 레지스트 재료들 중 임의의 것이, 적절한 경우, 하드베이킹될 수 있다.
도 23a는 어셈블리(1218)(도 22a 및 도 22b) 상에 레지스트 재료(1207)의 다른 층을 제공한 후의 어셈블리(1220)의 단면도이다. 도 23b는 어셈블리(1220)의 평면도이고; 도 23a의 단면도는 도 23b의 섹션 A-A를 따라 취해진 것이다. 레지스트 재료(1207)는, 예를 들어, 레지스트 재료(1203)를 참조하여 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 일부 실시예들에서, 레지스트 재료(1207)는 퇴적 이후에 프리베이킹될 수 있다.
도 24a는 레지스트 재료(1207)에 트렌치들(1209)을 형성하기 위해 어셈블리(1220)(도 23a 및 도 23b)의 레지스트 재료(1207)를 노광하고 현상한 후의 어셈블리(1222)의 단면도이다. 도 24b는 어셈블리(1222)의 평면도이고; 도 24a의 단면도는 도 24b의 섹션 A-A를 따라 취해진 것이다. 레지스트 재료(1207)는 도 21a 및 도 21b를 참조하여 앞서 논의된 실시예들 중 임의의 것에 따라 노광될 수 있고(트렌치들(1209)이 정의되는 비노광된 레지스트 재료(1207a)를 남김), 도 22a 및 도 22b를 참조하여 앞서 논의된 실시예들 중 임의의 것에 따라 노광될 수 있다. 레지스트 재료(1207)에서의 트렌치들(1209)은 어셈블리(1218)(도 22a 및 도 22b)에서의 트렌치들(1277)과 상이하게 배향될 수 있으며; 예를 들어, 도 24a 및 도 24b에 예시된 바와 같이, 트렌치들(1209)은 하드마스크(201)를 노출시키기 위해 트렌치들(1277)에 수직이고, 트렌치들(1277)과 오버랩할 수 있다. 트렌치들(1209)은 평행할 수 있고, 트렌치들(1277)을 참조하여 앞서 논의된 폭들 및 간격들 중 임의의 것을 가질 수 있다. 예시의 절약을 위해 2개의 트렌치(1209)만이 도 24a 및 도 24b에 예시되어 있지만, 임의의 원하는 수의 트렌치(1209)가 형성될 수 있다.
도 25a는 비노광된 레지스트 재료(1207a) 또는 비노광된 레지스트 재료(1203a)에 의해 커버되지 않은 하드마스크(201)의 부분들을 제거하기 위해 어셈블리(1222)(도 24a 및 도 24b)의 하드마스크(201)를 에칭한 후의 어셈블리(1224)의 단면도이다. 도 25b는 어셈블리(1224)의 평면도이고; 도 25a의 단면도는 도 25b의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 하드마스크(201)는 트렌치들(1209)과 트렌치들(1277) 사이의 오버랩의 구역들에 대응하는 트렌치들(1211)을 포함할 수 있다. 하드마스크(201)는 (건식 에칭과 같은) 임의의 적당한 기법을 사용하여 패터닝될 수 있다. 도 25a 및 도 25b에 예시된 바와 같이, 절연 재료(110-1)의 표면의 직사각형 부분들이 어셈블리(1224)에서 노출될 수 있는 반면, 절연 재료(110-1)의 나머지는 하드마스크(201)에 의해 커버되어 있다.
도 26a는 하드마스크(201)에 의해 커버되지 않은 절연 재료(110-1)의 부분들을 에칭 제거하기 위해 어셈블리(1224)(도 25a 및 도 25b)의 하드마스크(201)의 패턴에 따라 절연 재료(110-1)를 패터닝한 후의 어셈블리(1226)의 단면도이다. 도 26b는 어셈블리(1226)의 평면도이고; 도 26a의 단면도는 도 26b의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 절연 재료(110-1)는 (절연 재료(110-1)를 노출시키기 위해 트렌치들(1209)이 트렌치들(1211)과 "오버랩된" 구역들에 대응하는) 직사각형 풋프린트들을 가지는 개구부들(111-1)을 포함할 수 있다.
도 27은 어셈블리(226)(도 19a 및 도 19b)의 하드마스크들(201 및 207)을 제거한 후의, 또는 어셈블리(1226)(도 26a 및 도 26b)의 레지스트 층들(1203 및 1207) 및 하드마스크(201)를 제거한 후의 어셈블리(228)의 단면도이다. 도 28은 어셈블리(228)의 평면도이고; 도 27의 단면도는 도 28의 섹션 A-A를 따라 취해진 것이다. 어셈블리(228)에서, 절연 재료(110-1)는 직사각형 개구부들(111-1) 주위에 그리드 또는 교차 격자 형상을 가질 수 있고, 양자 웰 스택(146)은 이 개구부들을 통해 노출될 수 있다. 앞서 살펴본 바와 같이, 2x2 어레이로 배열된 4개의 개구부(111-1)만이 도 27 및 도 28에 예시되어 있지만, 임의의 원하는 수 및 크기의 개구부들(111-1)의 임의의 어레이가 본 명세서에 개시된 기법들을 사용하여 형성될 수 있다. 도 19a 내지 도 19b는 하드마스크들(201 및 207)이 패터닝된 후에 절연 재료(110-1)가 에칭되는 일 실시예를 예시하였지만, 일부 실시예들에서, 부가의 하드마스크가 절연 재료(110-1)와 하드마스크들(201/207) 사이에 배치될 수 있고; 그러한 실시예에서, 하드마스크들(201/207)을 패터닝한 후에 절연 재료(110-1)를 패터닝하는 대신에, 하드마스크들(201/207)에서의 패턴이 그리드/격자 패턴을 이 부가의 하드마스크로 에칭하는 데 사용될 수 있으며, 이 패턴은 이어서 절연 재료(110-1)로 차후에 전사될 수 있다. 그러한 접근법은 에칭 선택도의 테일러링(tailoring)을 개선시키고 절연 재료(110-1)에 대한 잠재적 손상을 감소시킬 수 있다.
도 29는 어셈블리(228)(도 27 및 도 28)의 절연 재료(110-1)의 부분들 사이의 개구부들(111-1)에서 양자 웰 스택(146) 상에 게이트 유전체(114-1)를 제공한 후의 어셈블리(230)의 단면도이다. 일부 실시예들에서, 어셈블리(230)의 게이트 유전체(114-1)는 원자 층 퇴적(ALD)에 의해 형성될 수 있으며, 도 29에 예시된 바와 같이, 개구부들(111-1)에서의 노출된 양자 웰 스택(146)을 커버할 수 있고 인접 절연 재료(110-1) 상으로 연장될 수 있다.
도 30은 어셈블리(230)(도 29) 상에 게이트 금속(112-1)을 제공한 후의 어셈블리(232)의 단면도이다. 게이트 금속(112-1)은 절연 재료(110-1)의 인접 측벽들 상에 배치된 게이트 유전체(114-1) 사이의 개구부들(111-1)을 충전시킬 수 있고, 절연 재료(110-1) 위쪽에 연장될 수 있다. 게이트 금속(112-1)은 임의의 적당한 기법을 이용하여 제공될 수 있다.
도 31은 절연 재료(110-1) 위의 게이트 금속(112-1) 및 게이트 유전체(114-1)를 제거하기 위해 어셈블리(232)(도 30)를 평탄화한 후의 어셈블리(234)의 단면도이다. 일부 실시예들에서, 어셈블리(232)는 CMP 기법을 사용하여 어셈블리(234)를 형성하도록 평탄화될 수 있다. 남아 있는 게이트 금속(112-1)은 절연 재료(110-1)에서의 개구부들(111-1)을 충전시킬 수 있다.
도 32는 어셈블리(234)(도 31)의 평탄화된 표면 상에 하드마스크(118-1)를 제공한 후의 어셈블리(236)의 단면도이다. 하드마스크(118-1)는, 실리콘 질화물 또는 탄소 도핑된 질화물과 같은, 전기 절연 재료, 또는 앞서 논의된 다른 재료들 중 임의의 것으로 형성될 수 있다.
도 33은 어셈블리(236)(도 32)의 하드마스크(118-1)를 패터닝한 후의 어셈블리(238)의 단면도이다. 하드마스크(118-1)에 도포된 패턴은 게이트 금속(112-1) 위쪽에 그리고 절연 재료(110-1)의 인접 부분들 상으로 연장될 수 있다. 레지스트를 도포하고, 리소그래피를 사용하여 레지스트를 패터닝하며, 이어서 하드마스크를 (건식 에칭 또는 임의의 적절한 기법을 사용하여) 에칭하는 것에 의해 하드마스크(118-1)가 패터닝될 수 있다.
도 34는 패터닝된 하드마스크(118-1)에 의해 보호되지 않는 절연 재료(110-1)의 부분들을 제거하기 위해 어셈블리(238)(도 33)를 에칭한 후의 어셈블리(240)의 단면도이다. 패터닝된 하드마스크(118-1)는, 도시된 바와 같이, 절연 재료(110-1) 및 게이트들(108-1)의 위에 남을 수 있다.
도 35는 어셈블리(240)(도 34) 상에 절연 재료(130-1)를 제공한 후의 어셈블리(242)의 단면도이다. 앞서 살펴본 바와 같이, 도 35 내지 도 47은 양자 웰 스택(146)의 측면들(side faces)에 배치된 절연 재료(128)를 도시하는, "줌아웃된" 뷰를 나타낸다. 절연 재료(130-1)는 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 예를 들어, 절연 재료(130-1)는, 실리콘 산화물과 같은, 유전체 재료일 수 있다. 절연 재료(130-1)는, 스핀 코팅, 화학적 기상 퇴적(CVD), 또는 플라스마 강화 CVD(PECVD)와 같은, 임의의 적당한 기법을 사용하여 어셈블리(228) 상에 제공될 수 있다. 일부 실시예들에서, 절연 재료(130-1)는 퇴적 이후에 그리고 추가 프로세싱 이전에 폴리싱 백(polish back)될 수 있다. 일부 실시예들에서, 어셈블리(242)는 하드마스크(118-1)를 제거하기 위해 평탄화될 수 있고, 이어서 부가의 절연 재료(130-1)가 평탄화된 표면 상에 임의로 제공될 수 있으며; 그러한 실시예에서, 하드마스크(118-1)가 양자 점 디바이스(100)에 존재하지 않을 것이다.
도 36은 어셈블리(242)(도 35)의 게이트들(108-1)의 게이트 금속(112-1)과 전기적으로 접촉하는 도전성 비아들(122-1) 및 도전성 라인들(123-1)을 형성한 후의 어셈블리(244)의 단면도이다. 도전성 비아들 및 라인들은 임의의 종래의 상호연결 기법(예컨대, 절연 재료(130-1)를 퇴적시키는 것, 비아들을 위한 캐비티들을 형성하는 것, 비아들을 위한 캐비티들을 도전성 재료로 충전시키는 것, 부가의 절연 재료(130-1)를 퇴적시키는 것, 라인들을 위한 트렌치들을 형성하는 것, 라인들을 위한 트렌치들을 도전성 재료로 충전시키는 것 등)을 사용하여 형성될 수 있다. 일반적으로, 본 명세서에 개시된 양자 점 디바이스들(100)에 포함된 도전성 비아들 및 라인들은 임의의 적당한 애디티브(additive), 서브트랙티브(subtractive), 세미-애디티브/서브트랙티브(semi-additive/subtractive), 또는 다른 공지된 인터커넥트 형성 기법을 사용하여 형성될 수 있다.
도 37은 지지체(103)를 어셈블리(244)(도 36)의 절연 재료(130-1)에 부착한 후의 어셈블리(246)의 단면도이다. 지지체(103)는 이하에서 논의되는 동작들에 대한 기계적 지지를 제공하기 위해 임의의 적당한 형태를 취할 수 있다. 예를 들어, 일부 실시예들에서, 지지체(103)는 캐리어 웨이퍼(carrier wafer)일 수 있고 접착제를 사용하여 절연 재료(130-1)에 고정될 수 있다. 일부 실시예들에서, 지지체(103)는 (예컨대, 클램핑에 의해 또는 패스너(fastener)를 사용하여) 절연 재료(130-1)에 일시적으로 고정되고, 더 이상 필요하지 않을 때 제거될 수 있는 기계적 고정구(mechanical fixture)일 수 있다.
도 38은 어셈블리(246)(도 37)로부터 베이스(102)를 제거한 후의 어셈블리(248)의 단면도이다. 양자 웰 스택(146)은 게이트들(108-1), 절연 재료(110-1), 및 (지지체(103)에 의해 기계적으로 지지될 수 있는) 절연 재료(130-1)에 고정된 채로 있을 수 있다. 베이스(102)를 어셈블리(246)의 나머지로부터 분리시키기 위해 임의의 적당한 기법이 사용될 수 있다. 예를 들어, 일부 실시예들에서, 지지체(103)가 (도 37을 참조하여 앞서 논의된 바와 같이) 어셈블리(244)에 접착되고 이어서 베이스(102)가 폴리싱되거나 에칭 제거되는 이온 주입 및 웨이퍼 본딩 기법이 사용될 수 있다. 일부 실시예들에서, 베이스(102)가 어셈블리(246)의 나머지로부터 기계적으로 분리될 수 있고, 이어서 어셈블리(246)의 "울퉁불퉁한(broken)" 표면이 폴리싱되거나 에칭될 수 있다.
도 39는 추가 프로세싱이 노출된 양자 웰 스택(146)에 대해 수행될 수 있도록 어셈블리(248)(도 38)를 "거꾸로" 뒤집은 후의 어셈블리(250)의 단면도이다. 일부 실시예들에서, 후속 프로세싱 동작들이 수행되기 위해 어셈블리(248)가 (도 39에 예시된 바와 같이) 물리적으로 재배향될 필요는 없다.
도 40은 양자 웰 층(152-2)에 근접하여 양자 웰 스택(146) 상에 게이트 유전체(114-2)를 갖는 패터닝된 절연체 재료(110-2) 및 게이트들(108-2)을 형성한 후의 어셈블리(252)의 단면도이다. 패터닝된 절연체 재료(110-2) 및 게이트들(108-2)은 패터닝된 절연체 재료 및 게이트들(108-1)의 형성을 참조하여 앞서 논의된(예컨대, 도 11 내지 도 34를 참조하여 앞서 논의된) 기법들 중 임의의 것, 또는 (도 48 내지 도 67 및 도 68 내지 도 80을 참조하여 이하에서 논의되는 기법들을 포함하여, 본 명세서에 논의된 다른 기법들 중 임의의 것과 같은) 임의의 다른 적당한 기법을 사용하여 형성될 수 있다. 예를 들어, 도 40에 도시된 바와 같이, 하드마스크(118-2)가, 게이트들(108-1)의 하드마스크(118-1)와 유사하게, 게이트들(108-2)의 게이트 금속(112-2) 상에 배치될 수 있다.
도 41은 어셈블리(252)(도 40)의 양자 웰 스택(146)에 리세스들(107)을 형성한 후의 어셈블리(254)의 단면도이다. 리세스들(107)은 도 7을 참조하여 앞서 논의된 패터닝 기법들 중 임의의 것을 사용하여 형성될 수 있으며, 앞서 논의된 바와 같이, 장벽 층(154)까지 아래로 연장될 수 있다. 일부 실시예들에서, 리세스들(107)은 양자 웰 층(152-1) 내로 아래로 연장될 수 있다. 양자 웰 스택(146)이 단일의 양자 웰 층(152)을 포함하는 실시예들에서는, 리세스들(107)이 형성되지 않을 수 있다.
도 42는 도핑된 영역들(140-1)을 양자 웰 스택(146)에서의 리세스들(107)의 하부들에 그리고 도핑된 영역들(140-2)을 절연 재료(110-2)에 인접하여 형성하기 위해 어셈블리(254)(도 41)의 양자 웰 스택(146)을 도핑한 이후의 어셈블리(256)의 단면도이다. 도핑된 영역들(140-1)은 양자 웰 층(152-1)과 도전성 접촉을 할 수 있고, 도핑된 영역들(140-2)은 양자 웰 층(152-2)과 도전성 접촉을 할 수 있다. 도 43은 도핑된 영역들(140-1 및 140-2)을 도시하는, 어셈블리(256)의 평면도이다.
도핑된 영역들(140)을 형성하는 데 사용된 도펀트의 타입은, 앞서 논의된 바와 같이, 원하는 양자 점의 타입에 의존할 수 있다. 일부 실시예들에서, 도핑은 이온 주입에 의해 수행될 수 있다. 예를 들어, 양자 점(142)이 전자-타입 양자 점(142)이어야 할 때, 도핑된 영역들(140)은 인, 비소, 또는 다른 n-타입 재료의 이온 주입에 의해 형성될 수 있다. 양자 점(142)이 정공-타입 양자 점(142)이어야 할 때, 도핑된 영역들(140)은 붕소 또는 다른 p-타입 재료의 이온 주입에 의해 형성될 수 있다. 도펀트들을 활성화시키고 도펀트들이 양자 웰 스택(146) 내로 더 멀리 확산되게 하는 어닐링 프로세스가 이온 주입 프로세스를 뒤따를 수 있다. 도핑된 영역들(140)의 깊이는 임의의 적당한 값을 취할 수 있고; 예를 들어, 일부 실시예들에서, 도핑된 영역들(140) 각각은 500 내지 1000 옹스트롬의 깊이(115)를 가질 수 있다.
게이트들(108-2)의 외측면들(outer faces) 상의 절연 재료(110-2)의 부분들은 도핑 경계를 제공하여, 도핑된 영역들(140-2)로부터 게이트들(108-2) 아래의 구역 내로의 도펀트의 확산을 제한할 수 있다. 일부 실시예들에서, 도핑된 영역들(140-2)은 인접 절연 재료(110-2) 아래로 연장될 수 있다. 일부 실시예들에서, 도핑된 영역들(140-2)은 인접 절연 재료(110-2)를 넘어 연장될 수 있거나, 인접 절연 재료(110-2) 아래에서 종단되어 인접 절연 재료(110-2)와 근접 게이트 금속(112-2) 사이의 경계에 도달하지 않을 수 있다. 도핑된 영역들(140)의 도핑 농도는, 일부 실시예들에서, 1017/cm3 내지 1020/cm3일 수 있다.
도 44는 어셈블리(256)(도 42 및 도 43) 위에 니켈 또는 다른 재료(143)의 층을 제공한 후의 어셈블리(258)의 측단면도이다. 니켈 또는 다른 재료(143)는 임의의 적당한 기법(예컨대, 도금 기법, 화학적 기상 퇴적, 또는 원자 층 퇴적)을 사용하여 어셈블리(256) 상에 퇴적될 수 있다.
도 45는 재료(143)가 도핑된 영역들(140)과 상호작용하게 하여 계면 재료(141)를 형성하도록 어셈블리(258)(도 44)를 어닐링하고, 이어서 반응되지 않은 재료(143)를 제거한 후의 어셈블리(260)의 측단면도이다. 도핑된 영역들(140)이 실리콘을 포함하고 재료(143)가 니켈을 포함할 때, 예를 들어, 계면 재료(141)는 니켈 실리사이드일 수 있다. 예를 들어, 티타늄, 알루미늄, 몰리브덴, 코발트, 텅스텐, 또는 백금을 포함한, 다른 계면 재료들(141)을 형성하기 위해 도 44를 참조하여 앞서 논의된 동작들에서 니켈 이외의 재료들이 퇴적될 수 있다. 보다 일반적으로, 어셈블리(260)의 계면 재료(141)는 계면 재료(141)를 참조하여 본 명세서에서 논의되는 재료들 중 임의의 것을 포함할 수 있다.
도 46은 어셈블리(260)(도 45) 상에 절연 재료(130-2)를 제공한 후의 어셈블리(262)의 단면도이다. 절연 재료(130-2)는 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 예를 들어, 절연 재료(130-2)는, 실리콘 산화물과 같은, 유전체 재료일 수 있다. 절연 재료(130-2)는, 스핀 코팅, 화학적 기상 퇴적(CVD), 또는 플라스마 강화 CVD(PECVD)와 같은, 임의의 적당한 기법을 사용하여 어셈블리(260) 상에 제공될 수 있다. 일부 실시예들에서, 절연 재료(130-2)는 퇴적 이후에 그리고 추가 프로세싱 이전에 폴리싱 백될 수 있다.
도 47은 (게이트들(108-1)의 게이트 금속(112-1)과 전기적 접촉을 하기 위해) 게이트들(108-2)의 게이트 금속(112-2)과 접촉하도록 절연 재료(130-2)(및 하드마스크(118-2))를 통해 도전성 비아들(122-2), 도핑된 영역들(140-2)의 계면 재료(141-2)와 접촉하도록 절연 재료(130-2)를 통해 도전성 비아들(136-2), 도핑된 영역들(140-1)의 계면 재료(141-1)와 접촉하도록 절연 재료(130-2)를 통해 도전성 비아들(136-1), 및 도전성 라인들(123-1)과 접촉하도록 절연 재료(130-2), 절연 재료(128), 및 절연 재료(130-1)를 통해 도전성 비아들(125-1)을, 어셈블리(262)(도 46)에, 형성한 후의 어셈블리(264)의 단면도이다. 원하는 경우, 종래의 상호연결 기법들을 사용하여 추가의 도전성 비아들 및/또는 라인들이 어셈블리(262) 상에 형성될 수 있다. 결과적인 어셈블리(264)는 도 1 내지 도 4를 참조하여 앞서 논의된 양자 점 디바이스(100)의 형태를 취할 수 있다. 일부 실시예들에서, 어셈블리(262)는 하드마스크(118-2)를 제거하기 위해 평탄화될 수 있고, 이어서 도전성 비아들(122, 125, 및 136)을 형성하기 전에 부가의 절연 재료(130-2)가 평탄화된 표면 상에 제공될 수 있으며; 그러한 실시예에서, 하드마스크(118-2)가 양자 점 디바이스(100)에 존재하지 않을 것이다.
일부 실시예들에서, 절연 재료(110)를 패터닝하기 위한 대안의 기법이 사용될 수 있으며, 그 결과 도 12 내지 도 28의 기법을 사용하여 달성가능하게 될 것과 상이한 형상을 갖는 개구부들(111)(그리고 따라서 게이트들(108))이 얻어질 수 있다. 도 48 내지 도 67은 도 12 내지 도 28의 패터닝 기법을 대신할 수 있는 그러한 대안의 기법의 일 예를 예시하고 있다.
도 48은 어셈블리(210)(도 11)의 절연 재료(110-1) 상에 하드마스크(201) 및 하드마스크(207)를 제공한 후의 어셈블리(266)의 단면도이다. 도 49는 어셈블리(266)의 평면도이고; 도 48의 단면도는 도 49의 섹션 A-A를 따라 취해진 것이다. 하드마스크들(201 및 207)은 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 50은 어셈블리(266)(도 48 및 도 49)의 하드마스크(207) 상에 레지스트 재료(279)를 제공하고 레지스트 재료(279)에 트렌치들(215)을 패터닝한 후의 어셈블리(268)의 단면도이다. 도 51은 어셈블리(268)의 평면도이고; 도 50의 단면도는 도 51의 섹션 A-A를 따라 취해진 것이다. 레지스트 재료(279)는 임의의 적당한 형태(예컨대, 포토레지스트)를 취할 수 있다. 레지스트 재료(279)에서의 트렌치들(215)은 평행할 수 있고, 트렌치들(205)을 참조하여 앞서 논의된 폭들 및 간격들 중 임의의 것을 가질 수 있다. 예시의 절약을 위해 2개의 트렌치(215)만이 도 50 및 도 51에 예시되어 있지만, 임의의 원하는 수의 트렌치(215)가 형성될 수 있다. 레지스트 재료(279)는 임의의 적당한 기법(예컨대, 임의의 적당한 리소그래피 기법)을 사용하여 패터닝될 수 있다.
도 52는 어셈블리(268)(도 50 및 도 51)의 레지스트 재료(279)의 패턴에 따라 하드마스크(207)를 패터닝하고, 이어서 남아 있는 레지스트 재료(279)를 제거한 후의 어셈블리(270)의 단면도이다. 도 53은 어셈블리(270)의 평면도이고; 도 52의 단면도는 도 53의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 하드마스크(207)는 레지스트 재료(279)에서의 트렌치들(215)에 대응하는 트렌치들(217)을 포함할 수 있다. 하드마스크(207)는 (건식 에칭과 같은) 임의의 적당한 기법을 사용하여 패터닝될 수 있다.
도 54는 어셈블리(270)(도 52 및 도 53)의 하드마스크(207)에서의 트렌치들(217)을 충전 재료(fill material)(219)로 충전시킨 후의 어셈블리(272)의 단면도이다. 도 55는 어셈블리(272)의 평면도이고; 도 54의 단면도는 도 55의 섹션 A-A를 따라 취해진 것이다. 충전 재료(219)는, 이하에서 논의되는 바와 같이, 하드마스크(207)를 에칭함이 없이 에칭될 수 있는 재료일 수 있다. 일부 실시예들에서, 충전 재료(219)는, 비정질 실리콘 또는 하부 반사방지 코팅(bottom antireflective coating)(BARC)과 같은, 비정질 재료일 수 있다. 충전 재료(219)는 임의의 적당한 기법(예컨대, 비정질 실리콘에 대한 플라스마 강화 화학적 기상 퇴적 또는 BARC에 대한 스핀-온(spin-on))을 사용하여 트렌치들(217)에 제공될 수 있다.
도 56은 어셈블리(272)(도 54 및 도 55)의 하드마스크(207) 및 충전 재료(219) 상에 레지스트 재료(281)를 제공한 후의 어셈블리(274)의 단면도이다. 도 57은 어셈블리(274)의 평면도이고; 도 56의 단면도는 도 57의 섹션 A-A를 따라 취해진 것이다. 일부 실시예들에서, 레지스트 재료(281)는 포토레지스트일 수 있고, 패터닝될 때, 이하에서 논의되는 바와 같이, 후속 동작들을 위한 마스크로서 역할할 수 있다.
도 58은 어셈블리(274)(도 56 및 도 57)의 레지스트 재료(281)에 홀들(holes)(221)을 패터닝한 후의 어셈블리(276)의 단면도이다. 도 59는 어셈블리(276)의 평면도이고; 도 58의 단면도는 도 59의 섹션 A-A를 따라 취해진 것이다. 홀들(221)은, 극자외선(EUV) 리소그래피와 같은, 임의의 적당한 기법을 사용하여 형성될 수 있다. 도 58 및 도 59에 도시된 바와 같이, 홀들(221)은 실질적으로 원형일 수 있고, 레지스트 재료(281)에 규칙적인 어레이 또는 임의의 다른 원하는 패턴으로 제공될 수 있다. 상세하게는, 홀들(221)은 충전 재료(219)의 세그먼트들과 오버랩할 수 있으며, 예시된 바와 같이, 충전 재료(219)를 넘어 연장될 수 있고 충전 재료(219)에 근접한 하드마스크(207)의 적어도 일부를 노출시킬 수 있다. 예시의 절약을 위해 4개의 홀(221)만이 도 59에 예시되어 있지만, 임의의 원하는 수의 홀(221)이 형성될 수 있다. 홀들(221)의 치수는 (예컨대, 프로세스 변동으로 인해) 인접 홀들(221)이 부주의하게 병합될 가능성을 제한하도록 선택될 수 있다.
도 60은 어셈블리(276)(도 58 및 도 59)의 레지스트 재료(281)의 패턴에 따라 충전 재료(219)를 패터닝하고, 이어서 남아 있는 레지스트 재료(281)를 제거한 후의 어셈블리(278)의 단면도이다. 도 61은 어셈블리(278)의 평면도이고; 도 60의 단면도는 도 61의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 충전 재료(219)는 어셈블리(276)(도 58 및 도 59)에서 홀들(221)과 충전 재료(219)가 오버랩한 구역들에 대응하는 개구부들(223)을 포함할 수 있고; 충전 재료(219)의 에칭은 하드마스크(207)를 에칭하지 않을 수 있고, 따라서 홀들(221)은 그 전체가 하위 층들(underlying layers)로 전사되지 않는다. 상세하게는, 개구부들(223)은 (하드마스크(207)와 충전 재료(219) 사이의 경계에 대응하는) 실질적으로 편평하거나 선형인 2개의 대향 측면 및 (충전 재료(219)와 전체적으로 오버랩하는 홀들(221)의 에지들에 대응하는) 곡선(curved)이거나 반원형인 2개의 대향 측면을 가질 수 있다. 충전 재료(219)는 (건식 에칭과 같은) 임의의 적당한 기법을 사용하여 패터닝될 수 있다. 도 60 및 도 61에 예시된 바와 같이, 개구부들(223)은 어셈블리(278)에서 하드마스크(201)의 표면의 부분들을 노출시킬 수 있는 반면, 하드마스크(201)의 나머지는 하드마스크(207) 및/또는 충전 재료(219)에 의해 커버된다.
일부 실시예들에서, 충전 재료(219)는 포토레지스트 재료일 수 있다. 일부 그러한 실시예들에서, 충전 재료(219)는, 레지스트 재료(281)를 도포하고, 레지스트 재료(281)를 패터닝하며, 그 패턴을 충전 재료(219)로 전사하는 대신에, 직접(예컨대, EUV를 사용하여) 패터닝될 수 있다. 따라서, 그러한 실시예들에서, 도 59 및 도 60을 참조하여 앞서 논의된 동작들이 수행되지 않을 수 있고; 그 대신에, 충전 재료(219)는 어셈블리(278)를 형성하도록 직접 패터닝될 수 있다.
도 62는 어셈블리(278)(도 60 및 도 61)의 하드마스크(207) 및 충전 재료(219)의 패턴에 따라 하드마스크(201)를 패터닝한 후의 어셈블리(280)의 단면도이다. 도 63은 어셈블리(280)의 평면도이고; 도 62의 단면도는 도 63의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 하드마스크(201)는 개구부들(223)에 대응하는 개구부들(225)을 포함할 수 있고, 따라서 개구부들(225)은 (하드마스크(207)와 충전 재료(219) 사이의 경계에 대응하는) 실질적으로 편평하거나 선형인 2개의 대향 측면 및 (충전 재료(219)와 전체적으로 오버랩하는 홀들(221)의 에지들에 대응하는) 곡선이거나 반원형인 2개의 대향 측면을 가질 수 있다. 도 62 및 도 63에 예시된 바와 같이, 개구부들(225)은 어셈블리(280)에서 절연 재료(110-1)의 표면의 부분들을 노출시킬 수 있는 반면, 절연 재료(110-1)의 나머지는 하드마스크(201), 하드마스크(207) 및/또는 충전 재료(219)에 의해 커버된다.
도 64는 하드마스크(201)에 의해 커버되지 않은 절연 재료(110-1)의 부분들을 에칭 제거하기 위해 어셈블리(280)(도 62 및 도 63)의 하드마스크(201)의 패턴에 따라 절연 재료(110-1)를 패터닝한 후의 어셈블리(282)의 단면도이다. 도 65는 어셈블리(282)의 평면도이고; 도 64의 단면도는 도 65의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 절연 재료(110-1)는 개구부들(225)에 대응하는 개구부들(111-1)을 포함할 수 있고, 따라서 개구부들(111-1)은 (하드마스크(207)와 충전 재료(219) 사이의 경계에 대응하는) 실질적으로 편평하거나 선형인 2개의 대향 측면 및 (충전 재료(219)와 전체적으로 오버랩하는 홀들(221)의 에지들에 대응하는) 곡선이거나 반원형인 2개의 대향 측면을 가질 수 있다. 양자 웰 스택(146)은 개구부들(111-1)을 통해 노출될 수 있다.
도 66은 어셈블리(282)(도 64 및 도 65)의 하드마스크들(201 및 207)은 물론, 충전 재료(219)를 제거한 후의 어셈블리(284)의 단면도이다. 도 67은 어셈블리(284)의 평면도이고; 도 66의 단면도는 도 69의 섹션 A-A를 따라 취해진 것이다. 어셈블리(284)에서, 절연 재료(110)는 개구부들(111-1) 주위에 그리드 또는 교차 격자 형상을 가질 수 있고, 양자 웰 스택(146)은 이 개구부들을 통해 노출될 수 있다. 앞서 살펴본 바와 같이, 2x2 어레이로 배열된 4개의 개구부(111-1)만이 도 67에 예시되어 있지만, 임의의 원하는 수 및 크기의 개구부들(111-1)의 임의의 어레이가 본 명세서에 개시된 기법들을 사용하여 형성될 수 있다.
일부 실시예들에서, 도 48 내지 도 67을 참조하여 앞서 논의된 기법은 하드마스크(201)의 사용없이 수행될 수 있고; 그 대신에, 하드마스크(207) 및 충전 재료(219)가 패터닝될 때 절연 재료(110-1)가 직접 패터닝될 수 있다. 그렇지만, 도 19a 및 도 19b를 참조하여 앞서 살펴본 바와 같이, 개재 하드마스크(201)를 포함하는 것은 에칭 선택도의 테일러링을 개선시키고 절연 재료(110-1)에 대한 잠재적 손상을 감소시킬 수 있다.
일부 실시예들에서, 스페이서 기반 피치 2분할(pitch-halving) 또는 피치 4분할 기법들은, 포토리소그래피 기법 대신에 또는 포토리소그래피 기법에 부가하여, 재료를 패터닝하는 데 사용될 수 있다. 상세하게는, 트렌치들 또는 다른 구조체들을 포함하도록 패터닝되는 재료들 중 임의의 것이 피치 2분할 또는 피치 4분할 기법들을 사용하여 패터닝될 수 있다. 도 68 내지 도 80은 피치 4분할을 사용하여 (예를 들어, 하드마스크, 또는 층 또는 레지스트 재료일 수 있는) 재료(1217)를 패터닝하기 위한 기법을 예시하고 있다. 그러한 피치 4분할 기법들은 본 명세서에서 논의되는 임의의 적당한 재료를 패터닝하는 데 사용될 수 있다. 예를 들어, (도 13a 및 도 13b에 예시된 포토레지스트 패터닝 기법을 사용하는 대신에) 도 14a 및 도 14b의 어셈블리(216)를 형성하도록 도 12의 어셈블리(212)의 하드마스크(201)를 패터닝하는 데 피치 4분할 기법들이 사용될 수 있다. 다른 예에서, (도 17a 및 도 17b에 예시된 포토레지스트 패터닝 기법을 사용하는 대신에) 도 18a 및 도 18b의 어셈블리(224)를 형성하도록 도 16a 및 도 16b의 어셈블리(220)의 하드마스크(207)를 패터닝하는 데 피치 4분할 기법들이 사용될 수 있다. 다른 예에서, 피치 4분할 기법들은 도 22a 및 도 22b의 어셈블리(1218)를 형성하도록 어셈블리(1214)(도 20a 및 도 20b)의 레지스트 재료(1203)를 패터닝하는 데 사용될 수 있다. 다른 예에서, 피치 4분할 기법들은 도 24a 및 도 24b의 어셈블리(1222)를 형성하도록 어셈블리(1220)(도 23a 및 도 23b)의 레지스트 재료(1207)를 패터닝하는 데 사용될 수 있다.
도 68은 재료(1217) 상에 하드마스크(188) 및 반사방지 코팅(186)을 제공한 후의 어셈블리(285)의 단면도이다. 하드마스크(188)에 대해 사용되는 재료는 재료(1217)를 에칭함이 없이 하드마스크(188)가 에칭될 수 있도록 선택될 수 있고; 임의의 적당한 재료가 사용될 수 있다. 반사방지 코팅(186)은 리소그래피 동안 광학 간섭 효과들을 완화시킬 수 있고, 예를 들어 희생 광 흡수 재료(sacrificial light absorbing material)(SLAM)일 수 있다.
도 69는 어셈블리(285)(도 68)의 반사방지 코팅(186) 상에 레지스트 재료(190)를 제공한 후의 어셈블리(286)의 단면도이다. 일부 실시예들에서, 레지스트 재료(190)는 포토레지스트일 수 있다.
도 70은 어셈블리(286)(도 69)의 레지스트 재료(190)를 패터닝하기 위해 레지스트 재료(190)를 에칭한 후의 어셈블리(287)의 단면도이다. 도 72 내지 도 80에 예시되고 이하에서 논의되는 바와 같이, 레지스트 재료(190)에 형성된 패턴은 게이트들(108)의 최종적인 원하는 패터닝에 기초하여 선택될 수 있다.
도 71은 어셈블리(287)(도 70)의 패터닝된 레지스트 재료(190)(및 노출된 반사방지 코팅(186)) 상에 템플릿 재료(192)를 제공한 후의 어셈블리(288)의 단면도이다. 도 72 내지 도 80에 도시되고 이하에서 논의되는 바와 같이, 템플릿 재료(192)는 패터닝된 레지스트 재료(190)에 컨포멀할 수 있고, 템플릿 재료(192)의 두께는 게이트들(108)의 최종적인 원하는 패터닝에 기초하여 선택될 수 있다. 템플릿 재료(192)는 임의의 적당한 재료로 형성될 수 있고, 임의의 적당한 기법을 사용하여 제공될 수 있다. 예를 들어, 템플릿 재료(192)는 질화물 재료(예컨대, 실리콘 질화물), 산화물 재료, 또는 폴리실리콘일 수 있고, 스퍼터링에 의해 퇴적될 수 있다.
도 72는 템플릿 재료(192)를 패터닝하기 위해 어셈블리(288)(도 71)의 템플릿 재료(192)를 에칭한 후의 어셈블리(289)의 단면도이다. 템플릿 재료(192)는 이방성으로 에칭될 수 있어, 패터닝된 레지스트 재료(190) 위에 그리고 패터닝된 레지스트 재료(190) 사이의 구역의 일부에 있는 템플릿 재료(192)를 제거하도록 템플릿 재료(192)를 "아래쪽으로" 에칭하여, 패터닝된 레지스트 재료(190)의 측면들 상에 패터닝된 템플릿 재료(192)를 남길 수 있다. 일부 실시예들에서, 이방성 에칭은 건식 에칭일 수 있다. (도 71에 예시된 바와 같이) 제공될 때의 템플릿 재료(192)의 두께, 및 패터닝된 레지스트 재료(190)의 치수는 패터닝된 템플릿 재료(192)의 치수를 결정(dictate)할 수 있다.
도 73은 어셈블리(289)(도 72)의 패터닝된 레지스트 재료(190)를 제거한 후의 어셈블리(290)의 단면도이다. 일부 실시예들에서, 패터닝된 레지스트 재료(190)는 용제(solvent)를 이용해, 또는 산소 플라스마 애시(oxygen plasma ash)를 이용해 제거될 수 있다. 패터닝된 템플릿 재료(192)는 어셈블리(290)에 남아 있을 수 있다.
도 74는 어셈블리(290)(도 73)의 패터닝된 템플릿 재료(192)에 의해 제공된 패턴에 따라 반사방지 코팅(186) 및 하드마스크(188)를 에칭한 후의 어셈블리(291)의 단면도이다. 상세하게는, 패터닝된 템플릿 재료(192)에 의해 커버되지 않은 반사방지 코팅(186) 및 하드마스크(188)의 부분들은 에칭 제거될 수 있고, 에칭은 재료(1217)에 도달할 때 중단될 수 있다. 이 에칭은, 논의된 바와 같이, 패터닝된 템플릿 재료(192)의 치수에 의존하는 치수를 갖는, 패터닝된 반사방지 코팅(186) 및 패터닝된 하드마스크(188)를 가져올 수 있다. 일부 실시예들에서, 반사방지 코팅(186) 및 하드마스크(188)는 용제를 이용해, 또는 산소 플라스마 애시를 이용해 제거될 수 있다.
도 75는 어셈블리(291)(도 74)의 패터닝된 템플릿 재료(192) 및 반사방지 코팅(186)을 제거한 후의 어셈블리(292)의 단면도이다. 패터닝된 하드마스크(188)는 어셈블리(292)에 남아 있을 수 있다. 일부 실시예들에서, 패터닝된 템플릿 재료(192) 및 반사방지 코팅(186)은 용제를 이용해, 또는 산소 플라스마 애시를 이용해 제거될 수 있다.
도 76은 어셈블리(292)(도 75)의 패터닝된 하드마스크(188) 상에 템플릿 재료(194)를 제공한 후의 어셈블리(293)의 단면도이다. 일부 실시예들에서, 템플릿 재료(194)(및 그의 제공)는 앞서 논의된 템플릿 재료(192)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 일부 실시예들에서, 템플릿 재료(194)는 템플릿 재료(192)와 동일한 재료 조성을 가질 수 있고; 다른 실시예들에서, 템플릿 재료(194)는 템플릿 재료(192)와 상이한 재료 조성을 가질 수 있다.
도 77은 템플릿 재료(194)를 패터닝하기 위해 어셈블리(293)(도 76)의 템플릿 재료(194)를 에칭한 후의 어셈블리(294)의 단면도이다. 패터닝된 템플릿 재료(194)는, 도 72를 참조하여 앞서 논의된 템플릿 재료(192)의 에칭과 유사하게, 패터닝된 하드마스크(188)의 측면들 상에 배치될 수 있다. 상세하게는, 템플릿 재료(194)는 앞서 논의된 템플릿 재료(192)를 에칭하기 위한 기법들 중 임의의 것에 따라 에칭될 수 있다. (도 76에 예시된 바와 같이) 제공될 때의 템플릿 재료(194)의 두께, 및 패터닝된 하드마스크(188)의 치수는 패터닝된 템플릿 재료(194)의 치수를 결정할 수 있다.
도 78은 어셈블리(294)(도 77)의 패터닝된 하드마스크(188)를 제거한 후의 어셈블리(295)의 단면도이다. 패터닝된 템플릿 재료(194)는 어셈블리(295)에 남아 있을 수 있다. 일부 실시예들에서, 패터닝된 하드마스크(188)는 용제를 이용해, 또는 산소 플라스마 애시를 이용해 제거될 수 있다.
도 79는 어셈블리(295)(도 78)의 패터닝된 템플릿 재료(194)에 의해 제공된 패턴에 따라 재료(1217)를 에칭한 후의 어셈블리(296)의 단면도이다. 상세하게는, 패터닝된 템플릿 재료(194)에 의해 커버되지 않은 재료(1217)의 부분들이 에칭 제거될 수 있다. 에칭은 하위 재료(도시하지 않음)에 도달할 때 중단될 수 있다. 이 에칭은, 패터닝된 템플릿 재료(194)의 치수에 의존하는 치수를 갖는, 패터닝된 재료(1217)를 가져올 수 있다.
도 80은 어셈블리(296)(도 79)의 패터닝된 템플릿 재료(194)를 제거한 후의 어셈블리(297)의 단면도이다. 패터닝된 재료(1217)는 어셈블리(297)에 남아 있을 수 있고, 템플릿 재료(194)는 템플릿 재료(192)의 제거를 참조하여 앞서 논의된 실시예들 중 임의의 것에 따라 제거될 수 있다. 패터닝된 재료(1217)는 본 명세서에 개시된 실시예들 중 임의의 것에 따라 추가로 프로세싱될 수 있다.
어셈블리(297)에서, 재료(1217)의 부분들 중 인접 부분들 사이의 거리들(그리고 재료(1217)가 절연 재료(110)일 때, 대응하는 게이트들(108)의 치수)은 게이트들(108)의 어레이를 따라 변할 수 있다. 예를 들어, 거리(231)는, 예시된 바와 같이, 어셈블리(287)(도 70)의 패터닝된 레지스트 재료(190)의 인접 부분들 사이의 거리(191)에서 어셈블리(289)(도 72)의 패터닝된 템플릿 재료(192)의 두께(193)의 두 배와 어셈블리(294)(도 77)의 패터닝된 템플릿 재료(194)의 두께(195)의 두 배를 뺀 것과 동일할 수 있다. 거리(233)는, 예시된 바와 같이, 어셈블리(289)(도 72)의 패터닝된 템플릿 재료(192)의 두께(193)와 동일할 수 있다. 거리(235)는, 예시된 바와 같이, 어셈블리(287)(도 70)의 패터닝된 템플릿 재료(192)의 일부분의 길이(197)에서 어셈블리(294)(도 77)의 패터닝된 템플릿 재료(194)의 두께(195)의 두 배를 뺀 것과 동일할 수 있다.
거리(231), 거리(233), 및 거리(235)의 적당한 값들은 거리(191), 길이(197), 및 두께들(193 및 195)의 적절한 선택에 의해 달성될 수 있다. 도 80에 예시된 바와 같이, 패터닝된 레지스트 재료(190)가 규칙적인 패턴을 갖고, 게이트들(108)이 (예컨대, 도 29 내지 도 31을 참조하여 앞서 논의된 바와 같이) 패터닝된 절연 재료(110)의 부분들 사이를 "충전(filling in)"시키는 것에 의해 부분적으로 형성되는 경우, 어셈블리(297)에서의 게이트들(108) 중의 인접 게이트들의 길이들(즉, 도 1 및 도 2에 예시된 x-길이들(170))이 또한 규칙적인 패턴을 따를 것이다: 거리(233)-거리(235)-거리(233)-거리(231)-거리(233)-거리(235)-거리(233)-거리(235)-거리(233)-거리(231) 등.
본 명세서에서 "피치 4분할 기법들" 및 "피치 4분할"에 대한 언급들은 또한 피치 2분할 기법들의 사용을 포함한다. 피치 2분할 접근법에서, 하드마스크(188)(및 임의로 반사방지 코팅(186))가 사용되지 않을 수 있고; 그 대신에, 레지스트 재료(190)가 도 69를 참조하여 앞서 논의된 바와 같이 재료(1217) 상에 도포될 수 있고, 레지스트 재료(190)가 도 70을 참조하여 앞서 논의된 바와 같이 패터닝될 수 있으며, 템플릿 재료(192)가 도 71을 참조하여 앞서 논의된 바와 같이 제공될 수 있고, 템플릿 재료(192)가 도 72를 참조하여 앞서 논의된 바와 같이 에칭될 수 있으며, 레지스트 재료(190)가 도 73을 참조하여 앞서 논의된 바와 같이 제거될 수 있고, 이어서 재료(1217)가 도 79를 참조하여 앞서 논의된 바와 같이 그러나 (패터닝된 템플릿 재료(194) 대신에) 템플릿 재료(192)의 패턴에 따라 에칭될 수 있다. 본 명세서에서 논의된 실시예들 중 임의의 것은 그러한 피치 2분할 접근법 따라 패터닝될 수 있다. 일부 실시예들에서, 피치 2분할 기법들을 사용하는 것은 피처들(예컨대, 트렌치들)이 40 내지 200 나노미터(예컨대, 50 내지 70 나노미터)의 피치 및 15 내지 100 나노미터(예컨대, 20 내지 35 나노미터)의 폭을 갖는 재료(1217)로 패터닝될 수 있게 해줄 수 있다. 일부 실시예들에서, 피치 4분할 기법들을 사용하는 것은 피처들(예컨대, 트렌치들)이 15 내지 100 나노미터(예컨대, 25 내지 35 나노미터)의 피치 및 5 내지 50 나노미터(예컨대, 10 내지 18 나노미터)의 폭을 갖는 재료(1217)로 패터닝될 수 있게 해줄 수 있다.
앞서 살펴본 바와 같이, 도 81 내지 도 87은 도 13 내지 도 19에 예시된 기법들 또는 도 20 내지 도 26에 예시된 기법들 대신에 사용될 수 있는, 어셈블리(212)(도 12)의 절연 재료(110-1)를 패터닝하기 위한 대안의 기법들을 예시하고 있다. (도 68 내지 도 80을 참조하여 앞서 논의된 바와 같은, 스페이서 기반 피치 4분할 또는 피치 2분할을 또한 이용하는) 도 81 내지 도 87을 참조하여 기술된 "포토버킷(photobucket)" 기법들은 종래의 리소그래피를 사용하여 달성가능한 것보다 더 큰 제어 및 더 작은 피치를 가능하게 해줄 수 있다.
도 81a는 어셈블리(212)(도 12)의 하드마스크(201) 상에 하드마스크(2203)를 제공한 후의 어셈블리(2214)의 단면도이다. 도 81b는 어셈블리(2214)의 평면도이고; 도 81a의 단면도는 도 81b의 섹션 A-A를 따라 취해진 것이다. 하드마스크(2203)는, 예를 들어, 본 명세서에 개시된 하드마스크들 중 임의의 것의 형태를 취할 수 있다.
도 82a는, 도 68 내지 도 80을 참조하여 앞서 논의된 바와 같이, 피치 4분할 또는 피치 2분할 기법을 사용하여 어셈블리(2214)(도 81a 및 도 81b)의 하드마스크(2203)에 트렌치들(2277)을 형성하기 위해 하드마스크(2203)를 패터닝한 후의 어셈블리(2216)의 단면도이다. 도 82b는 어셈블리(2216)의 평면도이고; 도 82a의 단면도는 도 82b의 섹션 A-A를 따라 취해진 것이다. 상세하게는, 도 82a의 도면은 트렌치(2277)를 따라 취해진 것이다. 트렌치들(2277)은 평행할 수 있고, 적용된 스페이서 기반 패터닝 기법에 따라 임의의 적당한 치수를 가질 수 있다. 예시의 절약을 위해 2개의 트렌치(2277)만이 도 82b에 예시되어 있지만, 임의의 적당한 수의 트렌치(2277)가 형성될 수 있다.
도 83a는 어셈블리(2216)(도 82a 및 도 82b)의 트렌치들(2277)을 레지스트 재료(2204)로 충전시킨 후의 어셈블리(2218)의 단면도이다. 도 83b는 어셈블리(2218)의 평면도이고; 도 83a의 단면도는 도 83b의 섹션 A-A를 따라 취해진 것이다. 레지스트 재료(2204)는, 예를 들어, 포토레지스트일 수 있다. 레지스트 재료(2204)는 임의의 적당한 기법을 사용하여 트렌치들(2277)에 제공될 수 있다.
도 84a는 어셈블리(2218)(도 83a 및 도 83b) 상에 다른 하드마스크(2207)를 제공한 후의 어셈블리(2220)의 단면도이다. 도 84b는 어셈블리(2220)의 평면도이고; 도 84a의 단면도는 도 84b의 섹션 A-A를 따라 취해진 것이다. 하드마스크(2207)는, 예를 들어, 본 명세서에 개시된 하드마스크들 중 임의의 것의 형태를 취할 수 있다.
도 85a는 어셈블리(2220)(도 84a 및 도 84b)의 하드마스크(2207)에 트렌치들(2209)을 형성하도록 하드마스크(2207)를 패터닝하고 트렌치들(2209)을 레지스트 재료(2219)로 충전시킨 후의 어셈블리(2222)의 단면도이다. 도 85b는 어셈블리(2222)의 평면도이고; 도 85a의 단면도는 도 85b의 섹션 A-A를 따라 취해진 것이다. 하드마스크(2207)는 (예컨대, 피치 4분할 또는 피치 2분할 기법을 사용하여) 하드마스크(2203)의 패터닝을 참조하여 앞서 논의된 실시예들 중 임의의 것에 따라 패터닝될 수 있으며, 레지스트 재료(2219)는 레지스트 재료(2204)의 제공을 참조하여 앞서 논의된 실시예들 중 임의의 것에 따라 제공될 수 있다. 하드마스크(2207)에서의 트렌치들(2209)은 어셈블리(2218)(도 83a 및 도 83b)에서의 트렌치들(2277)과 상이하게 배향될 수 있으며; 예를 들어, 도 85a 및 도 85b에 예시된 바와 같이, 트렌치들(2209)은 트렌치들(2277)에 수직이고, 트렌치들(2277)과 오버랩할 수 있다. 트렌치들(2209)에서의 레지스트 재료(2219)와의 오버랩의 구역들을 예시하기 위해 트렌치들(2277)에서의 레지스트 재료(2204)가 도 85b에서 파선들로 도시되어 있다. 예시의 절약을 위해 2개의 트렌치(2209)만이 도 85a 및 도 85b에 예시되어 있지만, 임의의 적당한 수의 트렌치(2209)가 형성될 수 있다.
도 86a는 어셈블리(2222)(도 85a 및 도 85b)의 레지스트 재료(2219)와 레지스트 재료(2204) 사이의 오버랩 구역들 중 적어도 일부를 노광시키고, 이어서 비현상된(undeveloped) 레지스트 재료(2204), 비현상된 레지스트 재료(2219), 또는 하드마스크들(2203 및 2207) 중 어느 하나에 의해 커버되지 않는 하드마스크(201)의 구역들을 언커버(uncover)하기 위해 노광된 레지스트 재료(2219) 및 레지스트 재료(2204)를 현상한 후의 어셈블리(2224)의 단면도이다. 도 86b는 어셈블리(2224)의 평면도이고; 도 86a의 단면도는 도 86b의 섹션 A-A를 따라 취해진 것이다. 도 86a 및 도 86b에 예시된 실시예에서, 레지스트 재료(2204)와 레지스트 재료(2219) 사이의 4개의 오버랩 구역 전부가 현상되어, 하드마스크(201)의 4개의 직사각형 구역을 언커버하는 것으로 도시되어 있다. 다른 실시예들에서, 레지스트 재료(2204)와 레지스트 재료(2219) 사이의 오버랩 구역들의 전부보다 적은 것이, 임의의 원하는 패턴으로, 현상될 수 있다.
도 87a는 비현상된 레지스트 재료(2204), 비현상된 레지스트 재료(2219), 또는 하드마스크들(2203 및 2207) 중 어느 하나에 의해 커버되지 않은 하드마스크(201)의 부분들을 에칭 제거하기 위해 어셈블리(2224)(도 86a 및 도 86b)의 하드마스크(201)를 패터닝한 후의 어셈블리(2226)의 단면도이다. 도 87b는 어셈블리(2226)의 평면도이고; 도 87a의 단면도는 도 87b의 섹션 A-A를 따라 취해진 것이다. 결과적인 패터닝된 하드마스크(201)는 (트렌치들(2209)과 트렌치들(2277)이 "오버랩한" 구역들에 대응하는) 직사각형 풋프린트들을 갖는 개구부들(2211)을 포함할 수 있다. 패터닝된 하드마스크(201)는, 이전의 실시예들 중 몇몇을 참조하여 앞서 논의된 바와 같이, 절연 재료(110-1)를 개구부들(111-1)을 이용해 유사하게 패터닝하는 데 사용될 수 있으며, 추가 프로세싱이 본 명세서에 개시된 바와 같이 수행될 수 있다.
앞서 살펴본 바와 같이, 양자 점 디바이스(100)에 포함된 양자 웰 스택(146)은 다수의 형태들 중 임의의 것을 취할 수 있으며, 그 중 몇몇이 도 88 및 도 89에 예시되어 있다. 도 88 및 도 89에 예시된 양자 웰 스택들(146) 각각이 2개의 양자 웰 층(152)을 포함하지만, 일부 실시예들에서, 양자 점 디바이스(100)에 포함된 양자 웰 스택(146)은 하나의 양자 웰 층(152) 또는 2개 초과의 양자 웰 층(152)을 포함할 수 있으며; 요소들이, 적절한 경우, 그러한 실시예들을 달성하기 위해 도 88 및 도 89를 참조하여 논의된 양자 웰 스택들(146)로부터 생략되거나 양자 웰 스택들(146)에 추가될 수 있다.
도 88은 양자 웰 층(152-1), 장벽 층(154), 및 양자 웰 층(152-2)을 포함하는 양자 웰 스택(146)의 단면도이다. 일부 실시예들에서, 도 88의 양자 웰 층들(152)은 진성 실리콘(intrinsic silicon)으로 형성될 수 있고, 게이트 유전체들(114)은 실리콘 산화물로 형성될 수 있으며; 그러한 배열에서, 양자 점 디바이스(100)의 사용 동안, 진성 실리콘과 근접 실리콘 산화물 사이의 계면에서 진성 실리콘에 2DEG가 형성될 수 있다. 도 88의 양자 웰 층들(152)이 진성 실리콘으로 형성되는 실시예들은 전자-타입 양자 점 디바이스들(100)에 대해 특히 유리할 수 있다. 일부 실시예들에서, 도 88의 양자 웰 층들(152)은 진성 게르마늄(intrinsic germanium)으로 형성될 수 있고, 게이트 유전체들(114)은 게르마늄 산화물로 형성될 수 있고; 그러한 배열에서, 양자 점 디바이스(100)의 사용 동안, 진성 게르마늄과 근접 게르마늄 산화물 사이의 계면에서 진성 게르마늄에 2DEG가 형성될 수 있다. 그러한 실시예들은 정공-타입 양자 점 디바이스들(100)에 대해 특히 유리할 수 있다. 일부 실시예들에서, 양자 웰 층들(152)이 변형될(strained) 수 있는 반면, 다른 실시예들에서는, 양자 웰 층들(152)이 변형되지 않을 수 있다.
도 88의 장벽 층(154)은 양자 웰 층(152-1)과 양자 웰 층(152-2) 사이에 포텐셜 장벽을 제공할 수 있다. 도 88의 양자 웰 층들(152)이 실리콘으로 형성되는 일부 실시예들에서, 장벽 층(154)은 실리콘 게르마늄으로 형성될 수 있다. 이 실리콘 게르마늄의 게르마늄 함유량은 20 내지 80%(예컨대, 30%)일 수 있다. 양자 웰 층들(152)이 게르마늄으로 형성되는 일부 실시예들에서, 장벽 층(154)은 (20 내지 80 %(예컨대, 70%)의 게르마늄 함유량을 갖는) 실리콘 게르마늄으로 형성될 수 있다.
도 88의 양자 웰 스택(146) 내의 층들의 두께들(즉, z-높이들)은 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 장벽 층(154)(예컨대, 실리콘 게르마늄)의 두께는 0 내지 400 나노미터일 수 있다. 일부 실시예들에서, 양자 웰 층들(152)(예컨대, 실리콘 또는 게르마늄)의 두께는 5 내지 30 나노미터일 수 있다.
도 88의 양자 웰 스택(146)은, 앞서 논의된 바와 같이, 게이트 세트들(105-1 및 105-2) 사이에 배치될 수 있다. 일부 실시예들에서, 도 88(및 도 89)의 양자 웰 스택(146)의 층들은 에피택시에 의해 베이스(102) 상에(그리고 서로 상에) 성장될 수 있다.
도 89는 양자 웰 층들(152-1 및 152-2), 양자 웰 층들(152-1 및 152-2) 사이에 배치된 장벽 층(154-2), 및 부가의 장벽 층들(154-1 및 154-3)을 포함하는 양자 웰 스택(146)의 단면도이다. 양자 웰 스택(146)은 장벽 층(154-1)이 양자 웰 층(152-1)과 게이트 유전체(114-1) 사이에 배치되도록 게이트 유전체(114-1) 상에 배치될 수 있다. 장벽 층(154-3)은 양자 웰 층(152-2)과 게이트 유전체(114-2) 사이에 배치될 수 있다. 일부 실시예들에서, 장벽 층(154-3)은 한 재료(예컨대, 실리콘 게르마늄)로 형성될 수 있고, 양자 웰 스택(146)이 기판(144) 상에 성장되고 있을 때, 장벽 층(154-3)은 그 재료의 버퍼 영역(buffer region)을 포함할 수 있다. 이 버퍼 영역은 이 재료가 기판(144) 상에 성장될 때 이 재료에 형성되는 결함들을 트래핑(trap)할 수 있고, 일부 실시예들에서, 버퍼 영역은 장벽 층(154-3)의 나머지와 상이한 조건들(예컨대, 퇴적 온도 또는 성장 속도(growth rate)) 하에서 성장될 수 있다. 상세하게는, 장벽 층(154-3)의 나머지는 버퍼 영역보다 더 적은 결함들을 달성하는 조건들 하에서 성장될 수 있다. (예컨대, 도 38을 참조하여 앞서 논의된 바와 같이) 베이스(102)가 양자 점 디바이스(100)의 제조 동안 어셈블리(236)의 나머지로부터 분리될 때, 양자 웰 스택(146)은 장벽 층(154-3)의 버퍼 영역에서 "울퉁불퉁할" 수 있다.
장벽 층들(154-1 및 154-3)은, 제각기, 양자 웰 층들(152-1 및 152-2) 주위에 포텐셜 에너지 장벽들을 제공할 수 있으며, 장벽 층(154-1)은, 본 명세서에서 논의된, 장벽 층(154-3)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 장벽 층(154-2)은 도 88을 참조하여 앞서 논의된 장벽 층(154)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 도 89의 양자 웰 스택(146) 내의 층들의 두께들(즉, z-높이들)은 임의의 적당한 값들을 취할 수 있다. 예를 들어, 일부 실시예들에서, 장벽 층들(154-1 및 154-3)(예컨대, 실리콘 게르마늄)의 두께는 0 내지 400 나노미터일 수 있다. 일부 실시예들에서, 양자 웰 층들(152)(예컨대, 실리콘 또는 게르마늄)의 두께는 5 내지 30 나노미터(예컨대, 10 나노미터)일 수 있다. 일부 실시예들에서, 장벽 층(154-2)(예컨대, 실리콘 게르마늄)의 두께는 25 내지 75 나노미터(예컨대, 32 나노미터)일 수 있다.
일부 실시예들에서, 양자 점 디바이스(100)는 양자 웰 스택(146)과 게이트 유전체(114) 사이에 게이트 계면 재료를 포함할 수 있다. 게이트 계면 재료는 낮은 총 계면 트랩 밀도(total interface trap density)(Dit)를 갖는 양자 웰 스택(146)과 게이트 유전체(114) 사이의 계면을 제공할 수 있어, 양자 점 디바이스(100)에 형성된 양자 점들(142)의 코히런스(coherence)를 방해하는 산란의 가능성을 감소시킬 수 있다. 게이트 계면 재료는 양자 웰 스택(146) 상의 게이트들(108)의 Dit를 개선시키기 위해 임의의 적당한 재료를 포함할 수 있다. 일부 실시예들에서, 게이트 계면 재료는 실리콘을 포함할 수 있다. 양자 웰 스택(146)이 (예컨대, 장벽 층(154)으로서) 실리콘 게르마늄을 포함하고, 게이트 계면 재료가 실리콘 게르마늄 상에 배치될 때 실리콘이 게이트 계면 재료에 대해 특히 유용한 재료일 수 있다. 게이트 계면 재료가 실리콘을 포함하는 일부 실시예들에서, 게이트 계면 재료의 실리콘과 게이트 유전체(114) 사이의 계면에 실리콘 산화물의 층을 형성하기 위해 (예컨대, 게이트 유전체(114)가 형성되기 전에 공기 노출로 인해) 실리콘이 산화될 수 있다. 일부 실시예들에서, 게이트 계면 재료는 알루미늄 질화물, 알루미늄 산질화물, 또는 게르마늄 산화물을 포함할 수 있다. 게이트 계면 재료가 게르마늄 산화물을 포함하는 실시예들에서, 게이트 계면 재료는 게르마늄의 층을 형성하고, 이어서 게르마늄의 층이 산화될 수 있게 해주는 것에 의해 형성될 수 있다. 일부 실시예들에서, 게이트 계면 재료는 양자 웰 스택(146) 상에 에피택시에 의해 성장된 얇은 층일 수 있다. 예를 들어, 양자 웰 스택(146)이 양자 웰 층(152)과 게이트(108) 사이에 실리콘 게르마늄 장벽 층(154)을 포함하는 실시예들에서, 게이트 계면 재료(예컨대, 실리콘)는 실리콘 게르마늄 장벽 바로 위에 성장될 수 있다. 일부 실시예들에서, 게이트 유전체(114)(예컨대, 하프늄 산화물)가 게이트 계면 재료 위에 성장될 수 있다. 게이트 계면 재료와 게이트 유전체(114) 사이의 계면은 게이트 유전체(114)가 양자 웰 스택 바로 위에 형성된 경우보다 더 적은 전기적 결함들을 가질 수 있다.
에칭된 양자 웰 스택들(146)이 이전의 도면들 중 다수에서 평행한 측벽들을 갖는 실질적으로 직사각형인 것으로 예시되었지만, 이것은 단지 예시의 편의를 위한 것이며, 양자 웰 스택들(146)은 임의의 적당한 형상(예컨대, 양자 웰 스택들(146)을 성형하는 데 사용되는 제조 프로세스들에 적절한 형상)을 가질 수 있다. 예를 들어, 일부 실시예들에서, 양자 웰 스택들(146)은 테이퍼링될 수 있어, 베이스(102)(도 7)로부터 멀어지게 연장됨에 따라 좁아질 수 있다. 일부 실시예들에서, 양자 웰 스택들(146)은 매 100 나노미터의 z-높이에 대해 3 내지 10 나노미터의 x-폭(예컨대, 매 100 나노미터의 z-높이에 대해 5 나노미터의 x-폭)만큼 테이퍼링될 수 있다.
단일의 양자 점 형성 영역(104)만이 도 1 내지 도 4에 예시되어 있지만, 양자 점 디바이스(100)는 임의의 원하는 방식으로 배열된, 임의의 수의 양자 점 형성 영역(104)을 포함할 수 있다. 예를 들어, 다수의 양자 점 형성 영역들(104)은 일렬로, 또는 직사각형 어레이로, 또는 임의의 원하는 분포로 배열될 수 있다. 예를 들어, 도 90은 2x2 어레이로 배열된 4개의 양자 점 형성 영역(104)을 포함하는 양자 점 디바이스(100)의 (도 1의 도면과 유사한) 상부 단면도이다. 양자 점 형성 영역들(104) 각각은 본 명세서에 개시된 양자 점 형성 영역들 중 임의의 것(예컨대, 도 1에 예시된 양자 점 형성 영역(104))의 형태를 취할 수 있다. 상세하게는, 단일의 양자 점 디바이스(100)는, 개재 양자 웰 스택(146)에 의해 이격된, 다수의 게이트 세트들(105-1 및/또는 105-2)을 포함할 수 있다. 다수의 양자 점 형성 영역들(104)은, 예를 들어, 도 5 내지 도 80을 참조하여 앞서 논의된 기법들을 사용하여 병렬로 형성될 수 있다. 일부 실시예들에서, 양자 점 디바이스(100)에서의 다수의 양자 점 형성 영역들(104)은 공통 요소들을 공유할 수 있다. 예를 들어, 일부 실시예들에서, 다수의 양자 점 형성 영역들(104)은 다수의 양자 웰 층들(152)을 위한 저장소로서 기능하기 위해 공통의 도핑된 영역(140)(도 38에 도시되어 있지 않지만, 양자 점 디바이스(100)에서의 임의의 적당한 위치에 위치됨)을 공유할 수 있다. 앞서 논의된 바와 같이, 도 38의 실시예에서의 게이트들(108)의 특정의 수 및 배열은 단지 예시적인 것이며, 양자 점 형성 영역(104)에서 임의의 적당한 게이트 배열이 사용될 수 있다. 일부 실시예들에서, 단일의 양자 점 디바이스(100)에 포함된 상이한 양자 점 형성 영역들(104)은 상이한 구조체들(예컨대, 게이트들(108)의 상이한 수들 및 배열들, 또는 상이한 양자 웰 스택들(146))을 가질 수 있다.
본 명세서에 개시된 양자 점 디바이스들(100) 중 임의의 것은 하나 이상의 마그넷 라인을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "마그넷 라인"은 양자 점들의 스핀 상태들에 영향을 미치는(예컨대, 변경하는, 재설정하는, 스크램블링하는, 또는 설정하는) 자기장 생성 구조체를 지칭한다. 마그넷 라인의 일 예는, 본 명세서에서 논의되는 바와 같이, 양자 점 형성의 구역에 근접하고 구역 내의 양자 점의 스핀 상태에 영향을 미치기 위해 자기장을 생성하는 전류 펄스를 선택적으로 전도하는 도전성 경로이다.
예를 들어, 도 91 및 도 92는, 제각기, 다수의 마그넷 라인들(121)을 포함하는 양자 점 디바이스(100)의 측면도 및 평면도이다. 상세하게는, 도 92는 도 91의 섹션 C-C를 따라 취해진 양자 점 디바이스(100)를 예시하고 있다(반면에 도 91은 도 92의 섹션 D-D를 따라 취해진 양자 점 디바이스(100)를 예시하고 있다). 마그넷 라인(121-1)은 양자 웰 층(152-1)에 근접하게 배치되고, 마그넷 라인(121-2)은 양자 웰 층(152-2)에 근접하여 배치된다.
마그넷 라인(121)은 도전성 재료로 형성될 수 있고, 양자 점 디바이스(100)에 형성될 수 있는 양자 점들(142) 중 하나 이상의 스핀 상태들에 영향을 미치기 위해 자기장들을 생성하는 전류 펄스들을 전도하는 데 사용될 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 핵 및/또는 양자 점 스핀들을 재설정(또는 "스크램블링")하기 위해 펄스를 전도할 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 양자 점 내의 전자를 특정의 스핀 상태로 초기화하기 위해 펄스를 전도할 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 큐비트의 스핀이 커플링할 수 있는 연속적이고 진동하는 자기장을 제공하기 위해 전류를 전도할 수 있다. 마그넷 라인(121)은 이 실시예들의 임의의 적당한 조합, 또는 임의의 다른 적절한 기능을 제공할 수 있다.
일부 실시예들에서, 마그넷 라인(121)은 구리로 형성될 수 있다. 일부 실시예들에서, 마그넷 라인(121)은, 알루미늄과 같은, 초전도체로 형성될 수 있다. 일부 실시예들에서, 마그넷 라인(121)은 근접 게이트들(108)로부터 거리(175)만큼 이격될 수 있다. 거리(175)는 (예컨대, 양자 점들(142)과의 자기장 상호작용의 원하는 강도에 기초하여) 임의의 적당한 값을 취할 수 있고; 일부 실시예들에서, 거리(175)는 25 나노미터 내지 1 마이크로미터(예컨대, 50 나노미터 내지 200 나노미터)일 수 있다. 양자 점 디바이스(100)가 다수의 마그넷 라인들(121)을 포함하는 실시예들에서, 다수의 마그넷 라인들(121)과 근접 게이트들(108) 사이의 거리들(175)은 동일하거나 상이할 수 있다.
일부 실시예들에서, 마그넷 라인(121)은 자성 재료로 형성될 수 있다. 예를 들어, 양자 점 디바이스(100)에 영구 자기장을 제공하기 위해 절연 재료(130)에서의 트렌치에 (코발트와 같은) 자성 재료가 퇴적될 수 있다.
마그넷 라인(121)은 임의의 적당한 치수를 가질 수 있다. 예를 들어, 마그넷 라인(121)은 25 내지 100 나노미터의 두께(169)를 가질 수 있다. 마그넷 라인(121)은 25 내지 100 나노미터의 폭(177)을 가질 수 있다. 일부 실시예들에서, 마그넷 라인(121)의 폭(177) 및 두께(169)는, 본 기술분야에 공지된 바와 같이, 전기적 인터커넥트들(예컨대, 도 93 및 도 94를 참조하여 이하에서 논의되는, 도전성 라인들(393 및 396))을 제공하는 데 사용되는 양자 점 디바이스(100)에서의 다른 도전성 라인들의 폭 및 두께와, 제각기, 동일할 수 있고, 도전성 라인들을 형성하기 위한 공지된 임의의 프로세스들(예컨대, 트렌치에 도금하는 것, 그에 뒤따른 평탄화, 또는 세미-애디티브 프로세스)을 사용하여 형성될 수 있다. 마그넷 라인(121)은 마그넷 라인(121)과 상호작용해야 하는 양자 점들(142)을 형성해야 하는 게이트들(108)의 수 및 치수에 의존할 수 있는 길이(173)를 가질 수 있다. 도 91 및 도 92에 예시된 마그넷 라인들(121)은 실질적으로 선형이지만, 그럴 필요는 없으며; 마그넷 라인들(121)은 임의의 적당한 형상을 취할 수 있다. 도전성 비아들(131)은 마그넷 라인들(121)과 접촉할 수 있다.
일부 실시예들에서, 양자 점 디바이스(100)는 하나의 마그넷 라인(121)을 포함하거나, 마그넷 라인들(121)을 포함하지 않을 수 있으며; 다른 실시예들에서, 양자 점 디바이스(100)는 2개, 3개, 4개, 또는 그 이상의 마그넷 라인(121)을 포함할 수 있다. 양자 점 디바이스(100)에 포함된 마그넷 라인들(121)은 양자 점 디바이스(100)의 게이트들(108) 또는 다른 구조적 피처들에 대해 임의의 원하는 방식으로 배향될 수 있으며; 예를 들어, 하나 이상의 마그넷 라인(121)은, (예시된 바와 같은) 도 92의 시점에 따라 상하로 배향된 하나 이상의 마그넷 라인(121)에 부가하여 또는 그 대신에, 도 92의 시점에 따라 좌우로 배향될 수 있다.
일부 실시예들에서, 양자 점 디바이스(100)는 양자 점 디바이스 패키지를 형성하기 위해 다이(die)에 포함되고 패키지 기판에 커플링될 수 있다. 예를 들어, 도 93은 도 2의 양자 점 디바이스(100) 및 그 위에 배치된 도전성 경로 층들(303)을 포함하는 다이(302)의 측단면도인 반면, 도 94는 다이(302)가 패키지 기판(304)에 커플링되어 있는 양자 점 디바이스 패키지(300)의 측단면도이다. 예시의 절약을 위해 양자 점 디바이스(100)의 상세들이 도 94로부터 생략되어 있다. 앞서 살펴본 바와 같이, 도 94에 예시된 특정의 양자 점 디바이스(100)는 도 2에 예시된 양자 점 디바이스(100)의 형태를 취할 수 있지만, 본 명세서에 개시된 양자 점 디바이스들(100) 중 임의의 것이 다이(예컨대, 다이(302)에 포함되고 패키지 기판(예컨대, 패키지 기판(304))에 커플링될 수 있다. 상세하게는, 양자 점 디바이스(100)의 다양한 실시예들을 참조하여 본 명세서에서 논의된 임의의 수의 양자 점 형성 영역(104), 게이트(108), 도핑된 영역(140), 및 다른 컴포넌트가 다이(302)에 포함될 수 있다.
다이(302)는 제1 면(face)(320) 및 대향하는 제2 면(322)을 포함할 수 있다. 지지체(103)는 제2 면(322)에 근접할 수 있고, 양자 점 디바이스(100)의 다양한 컴포넌트들로부터의 도전성 경로들(315)은 제1 면(320)에 배치된 도전성 콘택트들(365)까지 연장될 수 있다. 도전성 경로들(315)은 도전성 비아들, 도전성 라인들, 및/또는 도전성 비아들과 라인들의 임의의 조합을 포함할 수 있다. 예를 들어, 도 93은 (게이트(108-1)와 연관된 도전성 콘택트(365) 사이에 연장되는) 도전성 경로(315-1)가 도전성 비아(120-1), 도전성 라인(129-1), 도전성 비아(127-1), 도전성 라인(393), 도전성 비아(398), 및 도전성 라인(396)을 포함하는 실시예를 예시하고 있다. 도 93의 실시예에서, (게이트(108-2)와 연관된 도전성 콘택트(365) 사이에 연장되는) 도전성 경로(315-2)는 도전성 비아(120-2), 도전성 라인(393), 도전성 비아(398), 및 도전성 라인(396)을 포함한다. 보다 많은 또는 보다 적은 구조체들이 도전성 경로들(315)에 포함될 수 있고, 유사한 도전성 경로들(315)이 도전성 콘택트들(365) 중 하나와 도핑된 영역들(140)(양자 점 디바이스(100)에 포함된, 마그넷 라인들과 같은, 임의의 다른 컴포넌트들) 중 하나 사이에 제공될 수 있다. 일부 실시예들에서, 다이(302)(및, 이하에서 논의되는, 패키지 기판(304))의 도전성 라인들은 도면의 평면 안으로 들어가고 그로부터 나오게(into and out of) 연장되어, 다이(302) 내의 다양한 요소들로의 및/또는 그들로부터의 전기 신호들을 라우팅하기 위한 도전성 경로들을 제공할 수 있다.
다이(302)에서의 도전성 경로들(315)을 제공하는 도전성 비아들 및/또는 라인들은 임의의 적당한 기법들을 사용하여 형성될 수 있다. 그러한 기법들의 예들은 서브트랙티브 제조 기법들, 애디티브 또는 세미-애디티브 제조 기법들, 싱글 다마신(single Damascene) 제조 기법들, 듀얼 다마신(dual Damascene) 제조 기법들, 또는 임의의 다른 적당한 기법을 포함할 수 있다. 일부 실시예들에서, 산화물 재료(390)의 층들 및 질화물 재료(391)의 층들은 도전성 경로들(315)에서의 다양한 구조체들을 근접 구조체들로부터 절연시킬 수 있고, 그리고/또는 제조 동안 에칭 스톱들(etch stops)로서 역할할 수 있다. 일부 실시예들에서, 도전성 재료와 절연 재료 사이의 기계적 접착력을 개선시키기 위해 다이(302)의 도전성 재료와 근접 절연 재료 사이에 접착 층(도시되지 않음)이 배치될 수 있다.
게이트들(108), 도핑된 영역들(140), 및 양자 웰 스택(146)(은 물론 근접 도전성 비아들/라인들)은 양자 점 디바이스(100)의 "디바이스 층"의 일부라고 지칭될 수 있다. 도전성 라인들(393)은 금속 1(Metal 1) 또는 "M1" 인터커넥트 층이라고 지칭될 수 있고, 디바이스 층 내의 구조체들을 다른 인터커넥트 구조체들에 커플링시킬 수 있다. 도전성 비아들(398) 및 도전성 라인들(396)은 금속 2(Metal 2) 또는 "M2" 인터커넥트 층이라고 지칭될 수 있고, M1 인터커넥트 층 바로 위에 형성될 수 있다.
솔더 레지스트 재료(367)는 도전성 콘택트들(365) 주위에 배치될 수 있고, 일부 실시예들에서 도전성 콘택트들(365) 상으로 연장될 수 있다. 솔더 레지스트 재료(367)는 폴리이미드 또는 유사한 재료일 수 있거나, 임의의 적절한 타입의 패키징 솔더 레지스트 재료일 수 있다. 일부 실시예들에서, 솔더 레지스트 재료(367)는 포토이미징가능(photoimageable) 폴리머들을 포함한 액체 또는 드라이 필름(dry film) 재료일 수 있다. 일부 실시예들에서, 솔더 레지스트 재료(367)는 비-포토이미징가능(non-photoimageable)일 수 있다(그리고 그에서의 개구부들은 레이저 드릴링 또는 마스크 에칭(masked etch) 기법들을 사용하여 형성될 수 있다). 도전성 콘택트들(365)은 다른 컴포넌트들(예컨대, 이하에서 논의되는 바와 같은, 패키지 기판(304), 또는 다른 컴포넌트)을 양자 점 디바이스(100) 내의 도전성 경로들(315)에 커플링시키기 위한 콘택트들을 제공할 수 있으며, 임의의 적당한 도전성 재료(예컨대, 초전도 재료)로 형성될 수 있다. 예를 들어, 이하에서 논의되는 바와 같이, 다이(302)를 다른 컴포넌트(예컨대, 회로 보드)와 기계적으로 그리고/또는 전기적으로 커플링시키기 위해 솔더 본드들이 하나 이상의 도전성 콘택트(365) 상에 형성될 수 있다. 도 93에 예시된 도전성 콘택트들(365)은 본드 패드들의 형태를 취하지만, 이하에서 논의되는 바와 같이, 다이(302)로의/로부터의 전기 신호들을 라우팅하기 위해 다른 제1 레벨 인터커넥트 구조체들(예컨대, 포스트들(posts))이 사용될 수 있다.
다이(302)에서의 도전성 경로들과 근접 절연 재료(예컨대, 절연 재료(130), 산화물 재료(390), 및 질화물 재료(391))의 조합은 다이(302)의 층간 유전체(ILD) 스택을 제공할 수 있다. 앞서 살펴본 바와 같이, 매우 다양한 설계들에 따라 전기 신호들을 라우팅하기 위해 인터커넥트 구조체들이 양자 점 디바이스(100) 내에 배열될 수 있다(상세하게는, 배열이 도 93 또는 다른 첨부 도면들 중 임의의 것에 묘사된 인터커넥트 구조체들의 특정의 구성으로 제한되지 않으며, 보다 많거나 보다 적은 인터커넥트 구조체들을 포함할 수 있다). 양자 점 디바이스(100)의 동작 동안, (전력 및/또는 입/출력(I/O) 신호들과 같은) 전기 신호들이 도전성 비아들 및/또는 라인들에 의해 제공되는 인터커넥트들을 통해, 그리고 패키지 기판(304)(이하에서 논의됨)의 도전성 경로들을 통해 양자 점 디바이스(100)의 게이트들(108) 및/또는 도핑된 영역들(140)(및/또는 다른 컴포넌트들)로 그리고/또는 그로부터 라우팅될 수 있다.
도전성 경로들(313(이하에서 논의됨) 및 315)에서의 구조체들, 및/또는 다이(302) 및/또는 패키지 기판(304)의 도전성 콘택트들에 대해 사용될 수 있는 예시적인 초전도 재료들은 알루미늄, 니오븀, 주석, 티타늄, 오스뮴, 아연, 몰리브덴, 탄탈륨, 바나듐, 또는 그러한 재료들의 합성물들(예컨대, 니오븀-티타늄, 니오븀-알루미늄, 또는 니오븀-주석)을 포함할 수 있다. 일부 실시예들에서, 도전성 콘택트들(365, 379, 및/또는 399)은 알루미늄을 포함할 수 있고, 제1 레벨 인터커넥트들(306) 및/또는 제2 레벨 인터커넥트들(308)은 인듐 기반 솔더를 포함할 수 있다.
양자 점 디바이스 패키지(300)(도 94)에서, 제1 레벨 인터커넥트들(306)은 다이(302)의 제1 면(320)과 패키지 기판(304)의 제2 면(326) 사이에 배치될 수 있다. 다이(302)의 제1 면(320)과 패키지 기판(304)의 제2 면(326) 사이에 배치된 제1 레벨 인터커넥트들(306)을 갖는 것(예컨대, 플립 칩 패키징 기법들의 일부로서 솔더 범프들을 사용하는 것)은 양자 점 디바이스 패키지(300)가 (다이(302)와 패키지 기판(304) 사이의 도전성 콘택트들이 다이(302)의 주변부 상에 위치되도록 제약되는) 종래의 와이어본드 기법들을 사용하여 달성될 수 있는 것보다 더 작은 풋프린트 및 더 높은 다이 대 패키지 기판 연결 밀도를 달성할 수 있게 해줄 수 있다. 예를 들어, 측면 길이 N을 갖는 정사각형 제1 면(320)을 갖는 다이(302)는, N2개의 플립 칩 인터커넥트들(제1 면(320)의 "풀 필드(full field)" 표면적 전체를 이용함)에 비해, 패키지 기판(304)에 대한 4N개의 와이어본드 인터커넥트만을 형성할 수 있다. 부가적으로, 일부 응용들에서, 와이어본드 인터커넥트들은 양자 점 디바이스(100)의 성능을 손상시키거나 다른 방식으로 방해할 수 있는 용납가능하지 않은 양의 열을 생성할 수 있다. 솔더 범프들을 제1 레벨 인터커넥트들(306)로서 사용하는 것은 양자 점 디바이스 패키지(300)가 다이(302)와 패키지 기판(304)을 커플링시키기 위해 와이어본드들을 사용하는 것에 비해 훨씬 더 낮은 기생 인덕턴스를 가질 수 있게 해줄 수 있고, 이는 다이(302)와 패키지 기판(304) 사이에서 통신되는 고속 신호들에 대한 신호 무결성의 개선을 가져올 수 있다.
패키지 기판(304)은 제1 면(324) 및 대향하는 제2 면(326)을 포함할 수 있다. 도전성 콘택트들(399)은 제1 면(324)에 배치될 수 있고, 도전성 콘택트들(379)은 제2 면(326)에 배치될 수 있다. 솔더 레지스트 재료(314)는 도전성 콘택트들(379) 주위에 배치될 수 있고, 솔더 레지스트 재료(312)는 도전성 콘택트들(399) 주위에 배치될 수 있으며; 솔더 레지스트 재료들(314 및 312)은 솔더 레지스트 재료(367)를 참조하여 앞서 논의된 형태들 중 임의의 것을 취할 수 있다. 일부 실시예들에서, 솔더 레지스트 재료(312) 및/또는 솔더 레지스트 재료(314)가 생략될 수 있다. 도전성 경로들(313)은 패키지 기판(304)의 제1 면(324)과 제2 면(326) 사이에 절연 재료(310)를 통해 연장되어, 임의의 원하는 방식으로 도전성 콘택트들(399)의 다양한 도전성 콘택트들을 도전성 콘택트들(379)의 다양한 도전성 콘택트들에 전기적으로 커플링시킬 수 있다. 절연 재료(310)는 유전체 재료(예컨대, ILD)일 수 있고, 예를 들어, 본 명세서에 개시된 절연 재료(130)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 도전성 경로들(313)은, 예를 들어, 하나 이상의 도전성 비아(395) 및/또는 하나 이상의 도전성 라인(397)을 포함할 수 있다.
일부 실시예들에서, 양자 점 디바이스 패키지(300)는, 패키지 기판(304)이 패키지 기판(304)에 남아 있는 캐리어 재료(도시되지 않음) 상에 제작되는 것인, 코어드 패키지(cored package)일 수 있다. 그러한 실시예들에서, 캐리어 재료는 절연 재료(310)의 일부인 유전체 재료일 수 있으며; 도전성 경로들(313)이 제1 면(324)과 제2 면(326) 사이에 연장될 수 있게 해주기 위해 캐리어 재료를 통해 레이저 비아들(laser vias) 또는 다른 스루홀들(through-holes)이 만들어질 수 있다.
일부 실시예들에서, 패키지 기판(304)은 실리콘 인터포저일 수 있거나 실리콘 인터포저를 다른 방식으로 포함할 수 있으며, 도전성 경로들(313)은 스루 실리콘 비아들(through-silicon vias)일 수 있다. 실리콘은 절연 재료(310)로 사용될 수 있는 다른 유전체 재료들과 비교하여 바람직할 정도로 낮은 열 팽창 계수를 가질 수 있으며, 따라서 패키지 기판(304)이 그러한 다른 재료들(예컨대, 보다 높은 열 팽창 계수들을 갖는 폴리머들)에 비해 온도 변화들 동안 팽창하고 수축하는 정도를 제한할 수 있다. 실리콘 인터포저는 또한 패키지 기판(304)이 바람직할 정도로 작은 라인 폭을 달성하고 다이(302)에 대한 높은 연결 밀도를 유지하는 데 도움을 줄 수 있다.
차동 팽창 및 수축(differential expansion and contraction)을 제한하는 것은 양자 점 디바이스 패키지(300)가 제조되고(보다 높은 온도에 노출되고) 냉각된 환경에서 사용될(보다 낮은 온도에 노출될) 때 양자 점 디바이스 패키지(300)의 기계적 및 전기적 무결성을 보존하는 데 도움을 줄 수 있다. 일부 실시예들에서, 패키지 기판(304)에서의 열 팽창 및 수축은 (패키지 기판(304)의 상이한 부분들이 균일하게 팽창하고 수축하도록) 패키지 기판(304)에서의 도전성 재료의 거의 균일한 밀도를 유지하는 것, 보강된 유전체 재료들(예컨대, 실리콘 이산화물 충전재들(silicon dioxide fillers)을 갖는 유전체 재료들)을 절연 재료(310)로서 사용하는 것, 또는 보다 강성이 높은(stiffer) 재료들(예컨대, 유리 클로스 섬유들(glass cloth fibers)을 포함하는 프리프레그 재료(prepreg material))을 절연 재료(310)로서 사용하는 것에 의해 관리될 수 있다.
다이(302)의 도전성 콘택트들(365)은 제1 레벨 인터커넥트들(306)을 통해 패키지 기판(304)의 도전성 콘택트들(379)에 전기적으로 커플링될 수 있다. 일부 실시예들에서, 제1 레벨 인터커넥트들(306)은 (도 94에 예시된 바와 같은) 솔더 범프들 또는 볼들을 포함할 수 있고; 예를 들어, 제1 레벨 인터커넥트들(306)은 처음에 다이(302) 상에 또는 패키지 기판(304) 상에 배치된 플립 칩(또는 "C4"(controlled collapse chip connection)) 범프들일 수 있다. 제2 레벨 인터커넥트들(308)(예컨대, 솔더 볼들 또는 다른 타입의 인터커넥트들)은 패키지 기판(304)의 제1 면(324) 상의 도전성 콘택트들(399)을, 회로 보드(도시되지 않음)와 같은, 다른 컴포넌트에 커플링시킬 수 있다. 양자 점 디바이스 패키지(300)의 일 실시예를 포함할 수 있는 전자회로 패키지들(electronics packages)의 배열들의 예들이 도 96을 참조하여 이하에서 논의된다. 다이(302)는, 예를 들어, 픽-앤-플레이스(pick-and-place) 장치를 사용하여 패키지 기판(304)과 접촉될 수 있고, 리플로(reflow) 또는 열 압착 본딩(thermal compression bonding) 동작은 다이(302)를 제1 레벨 인터커넥트들(306)을 통해 패키지 기판(304)에 커플링시키는 데 사용될 수 있다.
도전성 콘택트들(365, 379, 및/또는 399)은 상이한 목적들에 기여하도록 선택될 수 있는 다수의 재료 층들을 포함할 수 있다. 일부 실시예들에서, 도전성 콘택트들(365, 379, 및/또는 399)은 알루미늄으로 형성될 수 있으며, 콘택트들의 표면의 산화를 제한하고 인접 솔더와의 접착력을 개선시키기 위해 알루미늄과 인접 인터커넥트 사이에 (예컨대, 1 마이크로미터 미만의 두께를 갖는) 금 층(layer of gold)을 포함할 수 있다. 일부 실시예들에서, 도전성 콘택트들(365, 379, 및/또는 399)은 알루미늄으로 형성될 수 있으며, 니켈과 같은 장벽 금속의 층은 물론, 금 층을 포함할 수 있고, 여기서 장벽 금속의 층은 알루미늄과 금 층 사이에 배치되고, 금 층은 장벽 금속과 인접 인터커넥트 사이에 배치된다. 그러한 실시예들에서, 금은 어셈블리 이전에 장벽 금속 표면을 산화로부터 보호할 수 있고, 장벽 금속은 인접 인터커넥트들로부터 알루미늄 내로의 솔더의 확산을 제한할 수 있다.
일부 실시예들에서, 양자 점 디바이스(100)가 종래의 집적 회로 프로세싱에서 통상적인 높은 온도들(예컨대, 섭씨 100도 초과, 또는 섭씨 200도 초과)에 노출되는 경우 양자 점 디바이스(100) 내의 구조체들 및 재료들이 손상될 수 있다. 상세하게는, 제1 레벨 인터커넥트들(306)이 솔더를 포함하는 실시예들에서, 솔더가 다이(302)를 보다 높은 온도들에 노출시켜 양자 점 디바이스(100)를 손상시킬 위험을 무릅쓸 필요 없이 도전성 콘택트들(365)과 도전성 콘택트들(379)을 커플링시키도록 용융될 수 있도록 솔더는 저온 솔더(예컨대, 섭씨 100도 미만의 융점을 갖는 솔더)일 수 있다. 적당할 수 있는 솔더들의 예들은 인듐 기반 솔더들(예컨대, 인듐 합금들을 포함하는 솔더들)을 포함한다. 그렇지만, 저온 솔더들이 사용될 때, 이 솔더들은 양자 점 디바이스 패키지(300)의 핸들링 동안(예컨대, 실온 또는 실온 내지 섭씨 100도의 온도들에서) 완전 고체(fully solid)인 것은 아닐 수 있으며, 따라서 제1 레벨 인터커넥트들(306)의 솔더만으로는 다이(302)와 패키지 기판(304)을 신뢰성있게 기계적으로 커플링시키지 못할 수 있다(그리고 따라서 다이(302)와 패키지 기판(304)을 신뢰성있게 전기적으로 커플링시키지 못할 수 있다). 일부 그러한 실시예들에서, 양자 점 디바이스 패키지(300)는, 제1 레벨 인터커넥트들(306)의 솔더가 고체가 아닐 때에도, 다이(302)와 패키지 기판(304) 사이의 기계적 커플링을 유지하기 위해 기계적 스테빌라이저(mechanical stabilizer)를 추가로 포함할 수 있다. 기계적 스테빌라이저들의 예들은 다이(302)와 패키지 기판(304) 사이에 배치된 언더필 재료(underfill material), 다이(302)와 패키지 기판(304) 사이에 배치된 코너 글루(corner glue), 패키지 기판(304) 상의 다이(302) 주위에 배치된 오버몰드 재료(overmold material), 및/또는 다이(302)와 패키지 기판(304)을 고정시키기 위한 기계적 프레임을 포함할 수 있다.
도 95a 및 도 95b는 웨이퍼(450) 및 웨이퍼(450)로부터 형성될 수 있는 다이들(452)의 평면도들이고; 다이들(452)은 본 명세서에 개시된 양자 점 디바이스 패키지들 중 임의의 것(예컨대, 양자 점 디바이스 패키지(300))에 포함될 수 있다. 웨이퍼(450)는 반도체 재료를 포함할 수 있으며, 웨이퍼(450)의 표면 상에 형성된 종래의 및 양자 점 디바이스 요소들을 갖는 하나 이상의 다이(452)를 포함할 수 있다. 다이들(452) 각각은 임의의 적당한 종래의 및/또는 양자 점 디바이스를 포함하는 반도체 제품의 반복 유닛(repeating unit)일 수 있다. 반도체 제품의 제조가 완료된 후에, 웨이퍼(450)는 다이들(452) 각각이 반도체 제품의 개별 "칩들"을 제공하도록 서로로부터 분리되는 싱귤레이션 프로세스(singulation process)를 거칠 수 있다. 다이(452)는 하나 이상의 양자 점 디바이스(100) 및/또는 전기 신호들을 양자 점 디바이스들(100)(예컨대, 도전성 비아들 및 라인들을 포함한 인터커넥트들)은 물론, 임의의 다른 IC 컴포넌트들로 라우팅하기 위한 지원 회로부를 포함할 수 있다. 일부 실시예들에서, 웨이퍼(450) 또는 다이(452)는 메모리 디바이스(예컨대, 정적 랜덤 액세스 메모리(SRAM) 디바이스), 로직 디바이스(예컨대, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적당한 회로 요소를 포함할 수 있다. 이 디바이스들 중 다수의 디바이스들은 단일의 다이(452) 상에 결합될 수 있다. 예를 들어, 다수의 메모리 디바이스들에 의해 형성된 메모리 어레이는 프로세싱 디바이스(예컨대, 도 100의 프로세싱 디바이스(2002)) 또는 메모리 디바이스들에 정보를 저장하거나 메모리 어레이에 저장된 명령어들을 실행하도록 구성된 다른 로직과 동일한 다이(452) 상에 형성될 수 있다.
도 96은 본 명세서에 개시된 양자 점 디바이스 패키지들(300)의 실시예들 중 임의의 것을 포함할 수 있는 디바이스 어셈블리(400)의 측단면도이다. 디바이스 어셈블리(400)는 회로 보드(402) 상에 배치된 다수의 컴포넌트들을 포함한다. 디바이스 어셈블리(400)는 회로 보드(402)의 제1 면(440) 및 회로 보드(402)의 대향하는 제2 면(442) 상에 배치된 컴포넌트들을 포함할 수 있으며; 일반적으로, 컴포넌트들은 한쪽 또는 양쪽 면(440 및 442) 상에 배치될 수 있다.
일부 실시예들에서, 회로 보드(402)는 유전체 재료의 층들에 의해 서로로부터 분리되고 전기 도전성 비아들에 의해 상호연결되는 다수의 금속 층들을 포함하는 인쇄 회로 보드(PCB)일 수 있다. 금속 층들 중 임의의 하나 이상은 회로 보드(402)에 커플링된 컴포넌트들 사이에서 (임의로 다른 금속 층들과 함께) 전기 신호들을 라우팅하기 위해 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예들에서, 회로 보드(402)는 패키지 기판 또는 가요성 보드일 수 있다.
도 96에 예시된 디바이스 어셈블리(400)는 커플링 컴포넌트들(416)에 의해 회로 보드(402)의 제1 면(440)에 커플링되는 패키지-온-인터포저 구조체(package-on-interposer structure)(436)를 포함한다. 커플링 컴포넌트들(416)은 패키지-온-인터포저 구조체(436)를 회로 보드(402)에 전기적으로 그리고 기계적으로 커플링시킬 수 있고, (도 94에 도시된 바와 같은) 솔더 볼들, 소켓의 메일(male) 및 피메일(female) 부분들, 접착제, 언더필 재료, 및/또는 임의의 다른 적당한 전기적 및/또는 기계적 커플링 구조체를 포함할 수 있다.
패키지-온-인터포저 구조체(436)는 커플링 컴포넌트들(418)에 의해 인터포저(404)에 커플링되는 패키지(420)를 포함할 수 있다. 커플링 컴포넌트들(418)은, 커플링 컴포넌트들(416)을 참조하여 앞서 논의된 형태들과 같은, 응용을 위한 임의의 적당한 형태를 취할 수 있다. 예를 들어, 커플링 컴포넌트들(418)은 제2 레벨 인터커넥트들(308)일 수 있다. 단일의 패키지(420)가 도 96에 도시되어 있지만, 다수의 패키지들이 인터포저(404)에 커플링될 수 있으며; 사실, 부가의 인터포저들이 인터포저(404)에 커플링될 수 있다. 인터포저(404)는 회로 보드(402)와 패키지(420)를 브리징(bridge)하는 데 사용되는 개재 기판을 제공할 수 있다. 패키지(420)는, 예를 들어, 양자 점 디바이스 패키지(300)일 수 있거나 종래의 IC 패키지일 수 있다. 일부 실시예들에서, 패키지(420)는 본 명세서에 개시된 양자 점 디바이스 패키지(300)의 실시예들 중 임의의 것의 형태를 취할 수 있으며, (예컨대, 플립 칩 연결들에 의해) 패키지 기판(304)에 커플링된 양자 점 디바이스 다이(302)를 포함할 수 있다. 일반적으로, 인터포저(404)는 연결을 보다 넓은 피치로 확산(spread)시키거나 연결을 상이한 연결로 재라우팅(reroute)할 수 있다. 예를 들어, 인터포저(404)는 패키지(420)(예컨대, 다이)를 회로 보드(402)에 커플링시키기 위해 커플링 컴포넌트들(416)의 볼 그리드 어레이(ball grid array)(BGA)에 커플링시킬 수 있다. 도 96에 예시된 실시예에서, 패키지(420) 및 회로 보드(402)는 인터포저(404)의 대향 측면들(opposing sides)에 부착되고; 다른 실시예들에서, 패키지(420) 및 회로 보드(402)는 인터포저(404)의 동일한 측면에 부착될 수 있다. 일부 실시예들에서, 3개 이상의 컴포넌트가 인터포저(404)를 통해 상호연결될 수 있다.
인터포저(404)는 에폭시 수지, 유리섬유가 보강된(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 실시예들에서, 인터포저(404)는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같은, 반도체 기판에 사용하기 위한 앞서 기술된 동일한 재료들을 포함할 수 있는 대안의 경성(rigid) 또는 연성(flexible) 재료들로 형성될 수 있다. 인터포저(404)는 TSV들(through-silicon vias)(406)을 포함하지만 이들로 제한되지 않는 금속 인터커넥트들(408) 및 비아들(410)을 포함할 수 있다. 인터포저(404)는, 수동 및 능동 디바이스들 둘 다를 포함하는, 임베디드 디바이스들(414)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들(decoupling capacitors), 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 정전기 방전(electrostatic discharge)(ESD) 디바이스들, 및 메모리 디바이스들을 포함할 수 있지만 이들로 제한되지 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS(microelectromechanical systems) 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(404) 상에 형성될 수 있다. 패키지-온-인터포저 구조체(436)는 본 기술분야에 공지된 패키지-온-인터포저 구조체들 중 임의의 것의 형태를 취할 수 있다.
디바이스 어셈블리(400)는 커플링 컴포넌트들(422)에 의해 회로 보드(402)의 제1 면(440)에 커플링되는 패키지(424)를 포함할 수 있다. 커플링 컴포넌트들(422)은 커플링 컴포넌트들(416)을 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있고, 패키지(424)는 패키지(420)를 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있다. 패키지(424)는, 예를 들어, 양자 점 디바이스 패키지(300)일 수 있거나 종래의 IC 패키지일 수 있다. 일부 실시예들에서, 패키지(424)는 본 명세서에 개시된 양자 점 디바이스 패키지(300)의 실시예들 중 임의의 것의 형태를 취할 수 있으며, (예컨대, 플립 칩 연결들에 의해) 패키지 기판(304)에 커플링된 양자 점 디바이스 다이(302)를 포함할 수 있다.
도 96에 예시된 디바이스 어셈블리(400)는 커플링 컴포넌트들(428)에 의해 회로 보드(402)의 제2 면(442)에 커플링되는 패키지-온-패키지 구조체(434)를 포함한다. 패키지-온-패키지 구조체(434)는 패키지(426)가 회로 보드(402)와 패키지(432) 사이에 배치되도록 커플링 컴포넌트들(430)에 의해 함께 커플링되는 패키지(426) 및 패키지(432)를 포함할 수 있다. 커플링 컴포넌트들(428 및 430)은 앞서 논의된 커플링 컴포넌트들(416)의 실시예들 중 임의의 것의 형태를 취할 수 있으며, 패키지들(426 및 432)은 앞서 논의된 패키지(420)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 패키지들(426 및 432) 각각은, 예를 들어, 양자 점 디바이스 패키지(300)일 수 있거나 종래의 IC 패키지일 수 있다. 일부 실시예들에서, 패키지들(426 및 432) 중 하나 또는 둘 다는 본 명세서에 개시된 양자 점 디바이스 패키지(300)의 실시예들 중 임의의 것의 형태를 취할 수 있으며, (예컨대, 플립 칩 연결들에 의해) 패키지 기판(304)에 커플링된 다이(302)를 포함할 수 있다.
앞서 살펴본 바와 같이, 임의의 적당한 기법들이 본 명세서에 개시된 양자 점 디바이스들(100)을 제조하는 데 사용될 수 있다. 도 97 및 도 98은 다양한 실시예들에 따른, 양자 점 디바이스를 제조하는 예시적인 방법들(제각기, 1000 및 1010)의 흐름 다이어그램들이다. 방법들(1000 및 1010)을 참조하여 이하에서 논의되는 동작들이 특정의 순서로 예시되고 각각이 한번씩 묘사되어 있지만, 이 동작들이, 적당한 경우, 상이한 순서로(예컨대, 병렬로) 반복되거나 수행될 수 있다. 부가적으로, 적당한 경우, 다양한 동작들이 생략될 수 있다. 방법들(1000 및 1010)의 다양한 동작들이 앞서 논의된 실시예들 중 하나 이상을 참조하여 예시될 수 있지만, 방법들(1000 및 1010)이 (본 명세서에 개시된 실시예들 중 임의의 적당한 실시예들을 포함하는) 임의의 적당한 양자 점 디바이스를 제조하는 데 사용될 수 있다.
도 97의 방법(1000)을 살펴보면, 1002에서, 양자 웰 스택이 제공될 수 있다. 예를 들어, 양자 웰 스택(146)이 (예컨대, 기판(144) 상에) 제공될 수 있고, (예컨대, 도 4 및 도 5와 도 88 및 도 89를 참조하여 앞서 논의된 바와 같은) 양자 웰 층들(152-1) 및/또는 양자 웰 층들(152-2)을 포함할 수 있다.
1004에서, 패터닝된 절연 재료가 양자 웰 스택 위에 형성될 수 있다. 패터닝된 절연 재료는 제1 차원에서 이격된 적어도 2개의 개구부 및 제1 차원에 수직인 제2 차원에서 이격된 적어도 2개의 개구부를 포함할 수 있다. 예를 들어, 절연 재료(110-1) 및/또는 절연 재료(110-2)가 형성될 수 있고, (예컨대, 도 11 내지 도 28 및 도 48 내지 도 67을 참조하여 앞서 논의된 바와 같은) 개구부들(제각기, 111-1 및 111-2)을 포함할 수 있다.
1006에서, 복수의 게이트들이 양자 웰 스택 위에 형성될 수 있다. 게이트들 중의 개개의 게이트들은 개구부들 중의 대응하는 개개의 개구부들에 적어도 부분적으로 배치될 수 있다. 예를 들어, (예컨대, 도 29 내지 도 34를 참조하여 앞서 논의된 바와 같이) 복수의 게이트들(108-1)이 개구부들(111-1)에 적어도 부분적으로 형성될 수 있고, 그리고/또는 복수의 게이트들(108-2)이 개구부들(111-2)에 적어도 부분적으로 형성될 수 있다.
도 98의 방법(1010)을 살펴보면, 1012에서, 양자 웰 스택이 제공될 수 있다. 예를 들어, 양자 웰 스택(146)이 (예컨대, 기판(144) 상에) 제공될 수 있고, (예컨대, 도 4 및 도 5와 도 88 및 도 89를 참조하여 앞서 논의된 바와 같은) 양자 웰 층들(152-1) 및/또는 양자 웰 층들(152-2)을 포함할 수 있다.
1014에서, 패터닝된 템플릿 재료가 양자 웰 스택 위에 형성될 수 있다. 패터닝된 템플릿 재료는 2개의 대향하는 선형 면(linear face) 및 2개의 대향하는 곡선 면(curved face)을 갖는 풋프린트 형상을 갖는 복수의 개구부들을 포함할 수 있다. 예를 들어, 절연 재료(110-1) 및/또는 절연 재료(110-2)가 형성될 수 있으며, (예컨대, 도 48 내지 도 67을 참조하여 앞서 논의된 기법을 사용하여) 도 66 및 도 67에 예시된 바와 같이 성형된 개구부들(111-1 및 111-2)을 포함할 수 있다.
1016에서, 복수의 게이트들이 양자 웰 스택 위에 형성될 수 있다. 게이트들 중의 개개의 게이트들은 개구부들 중의 대응하는 개개의 개구부들에 적어도 부분적으로 배치될 수 있다. 예를 들어, (예컨대, 도 29 내지 도 34를 참조하여 앞서 논의된 바와 같이) 복수의 게이트들(108-1)이 개구부들(111-1)에 적어도 부분적으로 형성될 수 있고, 그리고/또는 복수의 게이트들(108-2)이 개구부들(111-2)에 적어도 부분적으로 형성될 수 있다.
양자 점 디바이스(100)를 동작시키기 위한 다수의 기법들이 본 명세서에 개시되어 있다. 도 99는 다양한 실시예들에 따른, 양자 점 디바이스를 동작시키는 특정의 예시적인 방법(1020)의 흐름 다이어그램이다. 방법(1020)을 참조하여 이하에서 논의되는 동작들이 특정의 순서로 예시되고 각각이 한번씩 묘사되어 있지만, 이 동작들이, 적당한 경우, 상이한 순서로(예컨대, 병렬로) 반복되거나 수행될 수 있다. 부가적으로, 적당한 경우, 다양한 동작들이 생략될 수 있다. 방법(1020)의 다양한 동작들이 앞서 논의된 실시예들 중 하나 이상을 참조하여 예시될 수 있지만, 방법(1020)이 (본 명세서에 개시된 실시예들 중 임의의 적당한 실시예들을 포함하는) 임의의 적당한 양자 점 디바이스를 동작시키는 데 사용될 수 있다.
1022에서, 전기 신호들이 양자 웰 스택의 제1 면에 근접하게 배치된 제1 게이트 세트에 인가되어, 제1 양자 점이 제1 게이트 세트 아래의 양자 웰 스택 내의 제1 양자 웰 층에 형성되게 할 수 있다. 제1 게이트 세트는 본 명세서에 개시된 것들 중 임의의 것에 따른 양자 점 디바이스에 포함될 수 있다. 예를 들어, 일부 실시예들에서, 제1 게이트 세트는 2개의 대향하는 선형 면 및 2개의 대향하는 곡선 면을 갖는 풋프린트 형상을 가지는 개개의 게이트들을 포함할 수 있다. 일부 실시예들에서, 제1 게이트 세트는 적어도 3개의 제1 게이트 및 제1 게이트들의 적어도 2개의 상이한 쌍 사이에 연장되는 제1 절연 재료를 포함할 수 있다. 예를 들어, 적어도 하나의 양자 점(142-1)이 양자 웰 층(152-1)에 형성되게 하기 위해 하나 이상의 전압이 양자 웰 스택(146) 상의 게이트들(108-1)에 인가될 수 있다.
1024에서, 제1 양자 점의 양자 상태가 감지될 수 있다. 예를 들어, 양자 웰 층(152-1) 내의 양자 점(142-1)의 양자 상태가 양자 웰 층(152-2) 내의 양자 점(142-2)에 의해 감지될 수 있다(또는 그 반대일 수 있다).
도 100은 본 명세서에 개시된 양자 점 디바이스들 중 임의의 것을 포함할 수 있는 예시적인 양자 컴퓨팅 디바이스(2000)의 블록 다이어그램이다. 다수의 컴포넌트들이 양자 컴퓨팅 디바이스(2000)에 포함된 것으로 도 100에 예시되어 있지만, 이 컴포넌트들 중 임의의 하나 이상은, 응용에 대해 적당한 경우, 생략되거나 복제될 수 있다. 일부 실시예들에서, 양자 컴퓨팅 디바이스(2000)에 포함된 컴포넌트들의 일부 또는 전부는 하나 이상의 인쇄 회로 보드(예컨대, 마더보드)에 부착될 수 있다. 일부 실시예들에서, 이 컴포넌트들 중 다양한 컴포넌트들은 단일의 시스템 온 칩(system-on-a-chip)(SoC) 다이 상에 제조될 수 있다. 부가적으로, 다양한 실시예들에서, 양자 컴퓨팅 디바이스(2000)는 도 100에 예시된 컴포넌트들 중 하나 이상을 포함하지 않을 수 있지만, 양자 컴퓨팅 디바이스(2000)는 하나 이상의 컴포넌트에 커플링하기 위한 인터페이스 회로부를 포함할 수 있다. 예를 들어, 양자 컴퓨팅 디바이스(2000)는 디스플레이 디바이스(2006)를 포함하지 않을 수 있지만, 디스플레이 디바이스(2006)에 커플링될 수 있는 디스플레이 디바이스 인터페이스 회로부(예컨대, 커넥터 및 드라이버 회로부)를 포함할 수 있다. 다른 일련의 예들에서, 양자 컴퓨팅 디바이스(2000)는 오디오 입력 디바이스(2024) 또는 오디오 출력 디바이스(2008)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(2024) 또는 오디오 출력 디바이스(2008)에 커플링될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로부(예컨대, 커넥터들 및 지원 회로부)를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 프로세싱 디바이스(2002)(예컨대, 하나 이상의 프로세싱 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "프로세싱 디바이스" 또는 "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 임의의 부분을 지칭할 수 있다. 프로세싱 디바이스(2002)는 양자 프로세싱 디바이스(2026)(예컨대, 하나 이상의 양자 프로세싱 디바이스) 및 비-양자 프로세싱 디바이스(2028)(예컨대, 하나 이상의 비-양자 프로세싱 디바이스)를 포함할 수 있다. 양자 프로세싱 디바이스(2026)는 본 명세서에 개시된 양자 점 디바이스들(100) 중 하나 이상을 포함할 수 있으며, 양자 점 디바이스들(100)에 생성될 수 있는 양자 점들에 대한 동작들을 수행하는 것 및 그 동작들의 결과를 모니터링하는 것에 의해 데이터 프로세싱을 수행할 수 있다. 예를 들어, 앞서 논의된 바와 같이, 상이한 양자 점들이 상호작용하도록 허용될 수 있으며, 상이한 양자 점들의 양자 상태들이 설정되거나 변환될 수 있고, 양자 점들의 양자 상태들이 (예컨대, 다른 양자 점에 의해) 판독될 수 있다. 양자 프로세싱 디바이스(2026)는 하나 이상의 특정의 양자 알고리즘을 실행하도록 구성된 범용 양자 프로세서 또는 특수 양자 프로세서일 수 있다. 일부 실시예들에서, 양자 프로세싱 디바이스(2026)는, 소인수 분해, 암호화/복호화를 이용하는 암호 알고리즘들, 화학 반응들을 최적화하는 알고리즘들, 단백질 접힘(protein folding)을 모델링하는 알고리즘들 등과 같은, 양자 컴퓨터들에 특히 적당한 알고리즘들을 실행할 수 있다. 양자 프로세싱 디바이스(2026)는 또한, 입/출력 채널들, 멀티플렉서들, 신호 믹서들, 양자 증폭기들, 및 아날로그-디지털 변환기들과 같은, 양자 프로세싱 디바이스(2026)의 프로세싱 능력을 지원하기 위한 지원 회로부를 포함할 수 있다.
앞서 살펴본 바와 같이, 프로세싱 디바이스(2002)는 비-양자 프로세싱 디바이스(2028)를 포함할 수 있다. 일부 실시예들에서, 비-양자 프로세싱 디바이스(2028)는 양자 프로세싱 디바이스(2026)의 동작을 지원하기 위한 주변 로직을 제공할 수 있다. 예를 들어, 비-양자 프로세싱 디바이스(2028)는 판독 동작의 수행을 제어하고, 기입 동작의 수행을 제어하며, 양자 비트들의 클리어링(clearing)을 제어하고, 등등을 할 수 있다. 비-양자 프로세싱 디바이스(2028)는 또한 양자 프로세싱 디바이스(2026)에 의해 제공되는 컴퓨팅 기능들을 보완하기 위해 종래의 컴퓨팅 기능들을 수행할 수 있다. 예를 들어, 비-양자 프로세싱 디바이스(2028)는 양자 컴퓨팅 디바이스(2000)의 다른 컴포넌트들(예컨대, 이하에서 논의되는 통신 칩(2012), 이하에서 논의되는 디스플레이 디바이스(2006), 등) 중 하나 이상과 종래의 방식으로 인터페이싱할 수 있고, 양자 프로세싱 디바이스(2026)와 종래의 컴포넌트들 사이의 인터페이스로서 역할할 수 있다. 비-양자 프로세싱 디바이스(2028)는 하나 이상의 디지털 신호 프로세서(DSP), ASIC(application-specific integrated circuit), 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 암호 프로세서(cryptoprocessor)(하드웨어 내에서 암호 알고리즘들을 실행하는 특수 프로세서), 서버 프로세서, 또는 임의의 다른 적당한 프로세싱 디바이스를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 메모리(2004)를 포함할 수 있고, 메모리(2004) 자체는 휘발성 메모리(예컨대, 동적 랜덤 액세스 메모리(DRAM)), 비휘발성 메모리(예컨대, 판독 전용 메모리(ROM)), 플래시 메모리, 솔리드 스테이트 메모리, 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 포함할 수 있다. 일부 실시예들에서, 양자 프로세싱 디바이스(2026)에서의 큐비트들의 상태들이 판독되어 메모리(2004)에 저장될 수 있다. 일부 실시예들에서, 메모리(2004)는 다이를 비-양자 프로세싱 디바이스(2028)와 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리로서 사용될 수 있으며 임베디드 동적 랜덤 액세스 메모리(embedded dynamic random access memory)(eDRAM) 또는 스핀 전달 토크 자기 랜덤 액세스 메모리(spin transfer torque magnetic random-access memory)(STT-MRAM)를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 냉각 장치(2030)를 포함할 수 있다. 냉각 장치(2030)는 양자 프로세싱 디바이스(2026)에서의 산란 효과를 감소시키기 위해 동작 동안 양자 프로세싱 디바이스(2026)를 미리 결정된 낮은 온도에 유지할 수 있다. 이 미리 결정된 낮은 온도는 설정에 따라 다를 수 있고; 일부 실시예들에서, 온도는 켈빈 5도 이하일 수 있다. 일부 실시예들에서, 비-양자 프로세싱 디바이스(2028)(및 양자 컴퓨팅 디바이스(2000)의 다양한 다른 컴포넌트들)는 냉각 장치(2030)에 의해 냉각되지 않을 수 있으며, 그 대신에 실온에서 동작할 수 있다. 냉각 장치(2030)는, 예를 들어, 희석 냉동기(dilution refrigerator), 헬륨-3 냉동기(helium-3 refrigerator), 또는 액체 헬륨 냉동기(liquid helium refrigerator)일 수 있다.
일부 실시예들에서, 양자 컴퓨팅 디바이스(2000)는 통신 칩(2012)(예컨대, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(2012)은 양자 컴퓨팅 디바이스(2000)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 관리하도록 구성될 수 있다. 용어 "무선" 및 그의 파생어들은 비고체 매체(nonsolid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 연관된 디바이스들이 어떤 와이어들(wires)도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 연관된 디바이스들이 그렇지 않을 수 있다.
통신 칩(2012)은, Wi-Fi(IEEE 1402.11 패밀리), IEEE 1402.16 표준들(예컨대, IEEE 1402.16-2005 수정안), 임의의 수정안들, 업데이트들, 및/또는 개정들(예컨대, 진보된 LTE 프로젝트, UMB(ultramobile broadband) 프로젝트("3GPP2"라고도 지칭됨) 등)과 함께 LTE(Long-Term Evolution) 프로젝트를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하지만 이들로 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 1402.16 호환 BWA(Broadband Wireless Access) 네트워크들은 일반적으로, IEEE 1402.16 표준들에 대한 적합성(conformity) 및 상호운용성(interoperability) 테스트들을 통과하는 제품들에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 약어인, WiMAX 네트워크들이라고 지칭된다. 통신 칩(2012)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(2012)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(2012)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 및 이들의 파생물들은 물론, 3G, 4G, 5G, 및 그 이상으로 표기되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(2012)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다. 양자 컴퓨팅 디바이스(2000)는 무선 통신을 용이하게 하기 위해 그리고/또는 (AM 또는 FM 라디오 전송들과 같은) 다른 무선 통신을 수신하기 위해 안테나(2022)를 포함할 수 있다.
일부 실시예들에서, 통신 칩(2012)은, 전기, 광학, 또는 임의의 다른 적당한 통신 프로토콜들(예컨대, 이더넷)과 같은, 유선 통신을 관리할 수 있다. 앞서 살펴본 바와 같이, 통신 칩(2012)은 다수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩(2012)은 Wi-Fi 또는 블루투스와 같은 단거리 무선 통신(shorter-range wireless communications)에 전용될 수 있고, 제2 통신 칩(2012)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 또는 다른 것들과 같은 장거리 무선 통신(longer-range wireless communications)에 전용될 수 있다. 일부 실시예들에서, 제1 통신 칩(2012)은 무선 통신에 전용될 수 있고, 제2 통신 칩(2012)은 유선 통신에 전용될 수 있다.
양자 컴퓨팅 디바이스(2000)는 배터리/전원 회로부(2014)를 포함할 수 있다. 배터리/전원 회로부(2014)는 하나 이상의 에너지 저장 디바이스(예컨대, 배터리 또는 커패시터) 및/또는 양자 컴퓨팅 디바이스(2000)의 컴포넌트들을 양자 컴퓨팅 디바이스(2000)와 분리된 에너지 소스(예컨대, AC 라인 전원)에 커플링시키기 위한 회로부를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 디스플레이 디바이스(2006)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 디스플레이 디바이스(2006)는, 예를 들어, 헤드 업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, 액정 디스플레이(LCD), 발광 다이오드 디스플레이, 또는 평판 디스플레이와 같은, 임의의 시각적 표시기들(visual indicators)을 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 오디오 출력 디바이스(2008)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 출력 디바이스(2008)는, 예를 들어, 스피커들, 헤드셋들, 또는 이어버드들과 같은, 가청 표시기(audible indicator)를 생성하는 임의의 디바이스를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 오디오 입력 디바이스(2024)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 입력 디바이스(2024)는, 마이크로폰들, 마이크로폰 어레이들, 또는 디지털 기기들(예컨대, MIDI(musical instrument digital interface) 출력을 갖는 기기들)과 같은, 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 GPS(global positioning system) 디바이스(2018)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. GPS 디바이스(2018)는 위성 기반 시스템과 통신할 수 있고, 본 기술분야에 공지된 바와 같이, 양자 컴퓨팅 디바이스(2000)의 위치를 수신할 수 있다.
양자 컴퓨팅 디바이스(2000)는 다른 출력 디바이스(2010)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 출력 디바이스(2010)의 예들은 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스들에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 부가의 저장 디바이스를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000)는 다른 입력 디바이스(2020)(또는 앞서 논의된 바와 같은, 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 입력 디바이스(2020)의 예들은 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스, 스타일러스, 터치패드와 같은 커서 제어 디바이스, 바코드 판독기, QR(Quick Response) 코드 판독기, 임의의 센서, 또는 RFID(radio frequency identification) 판독기를 포함할 수 있다.
양자 컴퓨팅 디바이스(2000), 또는 그의 컴포넌트들의 서브세트는, 핸드헬드 또는 모바일 컴퓨팅 디바이스(예컨대, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라모바일 개인용 컴퓨터 등), 데스크톱 컴퓨팅 디바이스, 서버 또는 다른 네트워크화된(networked) 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 컴퓨팅 디바이스와 같은, 임의의 적절한 폼 팩터를 가질 수 있다.
첨부 도면들에 예시된 실시예들의 다양한 실시예들이 정확히 2개의 양자 웰 층(152)을 포함할 수 있지만, 이것은 단지 예시 목적을 위한 것이며, 본 명세서에서 논의된 양자 점 디바이스들(100)(또는 연관된 방법들 또는 디바이스들) 중 임의의 것은, 본 개시내용의 교시에 따른, 3개 이상의 양자 웰 층(152)을 포함할 수 있다. 따라서, 본 명세서에 개시된 양자 점 디바이스들(100)의 다양한 양자 점 디바이스들은 2개 이상의 양자 웰 층(152)을 포함하는 적층된 양자 웰 구조체들로서 간주될 수 있다. 예를 들어, 양자 점 디바이스(100)에서의 이중 양자 웰 구조체(double quantum well structure)는 2개 이상의 양자 웰 층(152)을 포함할 수 있다.
이하의 단락들은 본 명세서에 개시된 실시예들의 다양한 실시예들의 예들을 제공한다.
예 1은 양자 웰 층을 포함하는 양자 웰 스택; 양자 웰 스택 위에 배치된 복수의 게이트들 - 게이트들 중 적어도 2개는 양자 웰 스택 위에 제1 차원에서 이격되어 있고, 게이트들 중 적어도 2개는 양자 웰 스택 위에 제2 차원에서 이격되어 있으며, 제1 차원과 제2 차원은 수직임 -; 및 양자 웰 스택 위에 배치된 절연 재료 - 절연 재료는 제1 차원에서 이격되어 있는 게이트들 중 적어도 2개 사이에 연장되고, 절연 재료는 제2 차원에서 이격되어 있는 게이트들 중 적어도 2개 사이에 연장됨 - 를 포함하는 양자 점 디바이스이다.
예 2는 예 1의 주제를 포함할 수 있고, 여기서 복수의 게이트들 중의 개개의 게이트들은 실질적으로 직사각형인 풋프린트를 갖는다.
예 3은 예 2의 주제를 포함할 수 있고, 복수의 게이트들은 규칙적인 직사각형 어레이로 분포되어 있다는 것을 추가로 명시할 수 있다.
예 4는 예 1 내지 예 3 중 어느 한 예의 주제를 포함할 수 있고, 절연 재료는 교차 격자로서 성형된 영역을 포함한다는 것을 추가로 명시할 수 있다.
예 5는 예 1 내지 예 4 중 어느 한 예의 주제를 포함할 수 있고, 복수의 게이트들은 적어도 3개의 게이트를 포함한다는 것을 추가로 명시할 수 있다.
예 6은 예 1 내지 예 5 중 어느 한 예의 주제를 포함할 수 있고, 복수의 게이트들은 n x m 어레이로 배열되고, n은 1보다 크며, m은 1보다 크다는 것을 추가로 명시할 수 있다.
예 7은 예 1 내지 예 6 중 어느 한 예의 주제를 포함할 수 있고, 절연 재료는 십자형 부분을 포함한다는 것을 추가로 명시할 수 있다.
예 8은 예 1 내지 예 7 중 어느 한 예의 주제를 포함할 수 있고, 절연 재료는 복수의 게이트들 주위에 연장되는 주변 부분을 포함한다는 것을 추가로 명시할 수 있다.
예 9는 예 1 내지 예 8 중 어느 한 예의 주제를 포함할 수 있고, 절연 재료는 게이트들 중의 개개의 게이트들이 배치되는 복수의 개개의 개구부들을 포함한다는 것을 추가로 명시할 수 있다.
예 10은 예 1 내지 예 9 중 어느 한 예의 주제를 포함할 수 있고, 복수의 게이트들은 복수의 제1 게이트들이고, 양자 웰 층은 제1 양자 웰 층이며, 양자 웰 스택은 제2 양자 웰 층을 포함하고, 양자 점 디바이스는 양자 웰 스택 아래에 배치된 복수의 제2 게이트들을 추가로 포함하며, 제2 양자 웰 층은 복수의 제2 게이트들과 제1 양자 웰 층 사이에 배치된다는 것을 추가로 명시할 수 있다.
예 11은 예 10의 주제를 포함할 수 있고, 제2 게이트들 중 적어도 2개는 양자 웰 스택 아래에 제1 차원에서 이격되어 있고, 제2 게이트들 중 적어도 2개는 양자 웰 스택 아래에 제2 차원에서 이격되어 있다는 것을 추가로 명시할 수 있다.
예 12는 예 11의 주제를 포함할 수 있고, 절연 재료는 제1 절연 재료이고, 양자 점 디바이스는 양자 웰 스택 아래에 배치된 제2 절연 재료를 추가로 포함하며, 제2 절연 재료는 제1 차원에서 이격되어 있는 제2 게이트들 중 적어도 2개 사이에 연장되고, 제2 절연 재료는 제2 차원에서 이격되어 있는 제2 게이트들 중 적어도 2개 사이에 연장된다는 것을 추가로 명시할 수 있다.
예 13은 예 12의 주제를 포함할 수 있고, 제1 절연 재료 및 제2 절연 재료는 동일한 형상을 갖는다는 것을 추가로 명시할 수 있다.
예 14는 예 11 내지 예 13 중 어느 한 예의 주제를 포함할 수 있고, 양자 웰 스택 아래의 제2 게이트들의 배열이 양자 웰 스택 위의 제1 게이트들의 배열과 동일한 배열이라는 것을 추가로 명시할 수 있다.
예 15는 예 11 내지 예 14 중 어느 한 예의 주제를 포함할 수 있고, 양자 웰 스택 위의 제1 게이트들 중의 개개의 게이트들은 양자 웰 스택 아래의 제2 게이트들 중의 개개의 게이트들에 대응한다는 것을 추가로 명시할 수 있다.
예 16은 예 11 내지 예 15 중 어느 한 예의 주제를 포함할 수 있고, 제2 게이트들의 배열은 양자 웰 스택 주위의 제1 게이트들의 배열의 미러 이미지라는 것을 추가로 명시할 수 있다.
예 17은 예 10 내지 예 16 중 어느 한 예의 주제를 포함할 수 있고, 장벽 층은 제1 양자 웰 층과 제2 양자 웰 층 사이에 배치된다는 것을 추가로 명시할 수 있다.
예 18은 예 10 내지 예 17 중 어느 한 예의 주제를 포함할 수 있고, 제1 양자 웰 층과 도전성으로 접촉하는 제1 및 제2 도전성 경로들; 및 제2 양자 웰 층과 도전성으로 접촉하는 제3 및 제4 도전성 경로들을 추가로 포함할 수 있다.
예 19는 예 18의 주제를 포함할 수 있고, 제1 및 제2 도전성 경로들은 양자 웰 스택 내의 제1 도핑된 영역들을 통해 제1 양자 웰 층과 도전성으로 접촉하고, 제3 및 제4 도전성 경로들은 양자 웰 스택 내의 제2 도핑된 영역들을 통해 제2 양자 웰 층과 접촉한다는 것을 추가로 명시할 수 있다.
예 20은 예 1 내지 예 19 중 어느 한 예의 주제를 포함할 수 있고, 양자 웰 층은 실리콘 또는 게르마늄으로 형성된다는 것을 추가로 명시할 수 있다.
예 21은 예 1 내지 예 20 중 어느 한 예의 주제를 포함할 수 있고, 절연 재료는 제1 절연 재료이고, 양자 점 디바이스는: 양자 웰 스택 위에 배치된 제2 절연 재료; 및 양자 웰 층과 도전성으로 접촉하기 위해 제2 절연 재료를 통해 연장되는 제1 및 제2 도전성 경로들을 추가로 포함한다는 것을 추가로 명시할 수 있다.
예 22는 예 1 내지 예 21 중 어느 한 예의 주제를 포함할 수 있고, 제1 및 제2 도전성 경로들은 양자 웰 스택 내의 제1 도핑된 영역들을 통해 제1 양자 웰 층과 도전성으로 접촉한다는 것을 추가로 명시할 수 있다.
예 23은 예 1 내지 예 22 중 어느 한 예의 주제를 포함할 수 있고, 게이트들 중의 인접 게이트들은 100 나노미터 이하의 거리만큼 이격되어 있다는 것을 추가로 명시할 수 있다.
예 24는 예 1 내지 예 23 중 어느 한 예의 주제를 포함할 수 있고, 게이트들 중의 인접 게이트들은 20 내지 100 나노미터의 거리만큼 이격되어 있다는 것을 추가로 명시할 수 있다.
예 25는 예 1 내지 예 24 중 어느 한 예의 주제를 포함할 수 있고, 복수의 게이트들은: 제1 길이를 갖는 제1 게이트, 제1 게이트가 제2 게이트들 사이에 배치되도록 배열된 2개의 제2 게이트 - 제2 게이트들은 제1 길이와 상이한 제2 길이를 가짐 -, 및 제2 게이트들이 제3 게이트들 사이에 배치되도록 배열된 2개의 제3 게이트 - 제3 게이트들은 제1 길이와 상이하고 제2 길이와 상이한 제3 길이를 가짐 - 를 포함한다는 것을 추가로 명시할 수 있다.
예 26은 예 1 내지 예 25 중 어느 한 예의 주제를 포함할 수 있고, 복수의 게이트들 중의 개개의 게이트들은 U자형 단면을 갖는 게이트 유전체를 포함한다는 것을 추가로 명시할 수 있다.
예 27은 양자 점 디바이스를 동작시키는 방법이며, 전기 신호들을 양자 웰 스택의 제1 면에 근접하게 배치된 제1 게이트 세트에 인가하여, 제1 양자 점이 제1 게이트 세트 아래의 양자 웰 스택 내의 제1 양자 웰 층에 형성되게 하는 단계 - 제1 게이트 세트는 적어도 3개의 제1 게이트 및 제1 게이트들의 적어도 2개의 상이한 쌍 사이에 연장되는 제1 절연 재료를 포함함 -; 및 제1 양자 점의 양자 상태를 감지하는 단계를 포함한다.
예 28은 예 27의 주제를 포함할 수 있고, 제1 양자 점의 양자 상태를 감지하는 단계는 전기 신호들을 양자 웰 스택의 제2 면에 근접하게 배치된 제2 게이트 세트에 인가하여, 제2 양자 점이 제2 게이트 세트 아래의 양자 웰 스택 내의 제2 양자 웰 층에 형성되게 하는 단계 - 양자 웰 스택의 제1 면과 제2 면은 양자 웰 스택의 대향 면들임 - 를 포함한다는 것을 추가로 명시할 수 있다.
예 29는 예 27 및 예 28 중 어느 한 예의 주제를 포함할 수 있고, 제1 양자 점의 양자 상태를 감지하는 단계는 제1 양자 점의 스핀 상태를 감지하는 단계를 포함한다는 것을 추가로 명시할 수 있다.
예 30은 예 27 내지 예 29 중 어느 한 예의 주제를 포함할 수 있고, 전기 신호들을 제1 게이트 세트에 인가하는 것은 제2 양자 점이 양자 웰 층에 형성되게 하는 것임을 추가로 명시할 수 있다.
예 31은 예 27 내지 예 30 중 어느 한 예의 주제를 포함할 수 있고, 제1 절연 재료는 교차 격자로서 성형된 영역을 포함한다는 것을 추가로 명시할 수 있다.
예 32는 양자 점 디바이스를 제조하는 방법이며, 양자 웰 스택을 제공하는 단계; 양자 웰 스택 위에 패터닝된 절연 재료를 형성하는 단계 - 패터닝된 절연 재료는 제1 차원에서 이격된 적어도 2개의 개구부 및 제1 차원에 수직인 제2 차원에서 이격된 적어도 2개의 개구부를 포함함 -; 및 양자 웰 스택 위에 복수의 게이트들을 형성하는 단계 - 게이트들 중의 개개의 게이트들은 개구부들 중의 대응하는 개개의 개구부들에 적어도 부분적으로 배치됨 - 를 포함한다.
예 33은 예 32의 주제를 포함할 수 있고, 패터닝된 절연 재료 및 복수의 게이트들이 양자 웰 스택의 제1 면 위에 형성되고, 본 방법은 양자 웰 스택의 제2 면 위에 다른 게이트 세트를 형성하는 단계 - 양자 웰 스택의 제2 면은 양자 웰 스택의 제1 면의 반대쪽에 있음 - 를 추가로 포함한다는 것을 추가로 명시할 수 있다.
예 34는 예 32 및 예 33 중 어느 한 예의 주제를 포함할 수 있고, 양자 웰 스택을 제공하는 단계는 지지체 상에 양자 웰 스택을 제공하는 단계를 포함하고, 본 방법은, 복수의 게이트들을 형성한 후에, 양자 웰 스택을 지지체로부터 분리시키는 단계를 추가로 포함한다는 것을 추가로 명시할 수 있다.
예 35는 예 32 내지 예 34 중 어느 한 예의 주제를 포함할 수 있고, 리세스를 형성하도록 양자 웰 스택의 적어도 일부를 제거하는 단계; 및 리세스에 근접하여 양자 웰 스택에 도펀트를 제공하는 단계를 추가로 포함할 수 있다.
예 36은 예 32 내지 예 35 중 어느 한 예의 주제를 포함할 수 있고, 패터닝된 절연 재료를 형성하는 단계는: 패터닝되지 않은 절연 재료를 제공하는 단계; 패터닝되지 않은 절연 재료 위에 제1 하드마스크를 제공하는 단계; 제1 하드마스크에 제1 방향으로 배향된 제1 복수의 평행 트렌치들을 형성하는 단계; 패터닝되지 않은 절연 재료 위에 제2 하드마스크를 제공하는 단계; 제1 하드마스크에 제2 방향으로 배향된 제2 복수의 평행 트렌치들을 형성하는 단계 - 제2 방향은 제1 방향에 수직임 -; 및 제1 복수의 트렌치들과 제2 복수의 트렌치들이 오버랩하는 구역들에서 패터닝되지 않은 절연 재료를 제거함으로써 패터닝된 절연 재료를 형성하도록 패터닝되지 않은 절연 재료를 패터닝하는 단계를 포함한다는 것을 추가로 명시할 수 있다.
예 37은 예 36의 주제를 포함할 수 있고, 패터닝되지 않은 절연 재료 위에 제3 하드마스크를 제공하는 단계; 및 제1 복수의 트렌치들과 제2 복수의 트렌치들이 오버랩하는 구역들을 제거함으로써 제3 하드마스크를 패터닝하는 단계를 추가로 포함할 수 있으며; 여기서 패터닝되지 않은 절연 재료를 패터닝하는 단계는 패터닝된 제3 하드마스크에 따라 패터닝되지 않은 절연 재료를 패터닝하는 단계를 포함한다.
예 38은 예 36 및 예 37 중 어느 한 예의 주제를 포함할 수 있고, 패터닝된 절연 재료를 형성하는 단계는 스페이서 기반 피치 4분할 기법 또는 스페이서 기반 피치 2분할 기법을 사용하는 단계를 포함한다는 것을 추가로 명시할 수 있다.
예 39는 양자 컴퓨팅 디바이스이며, 양자 프로세싱 디바이스 - 양자 프로세싱 디바이스는 활성 양자 웰 층 및 판독 양자 웰 층, 활성 양자 웰 층에서의 양자 점들의 형성을 제어하기 위한 제1 게이트 세트, 및 판독 양자 웰 층에서의 양자 점들의 형성을 제어하기 위한 제2 게이트 세트를 포함하며, 제1 게이트 세트는 적어도 3개의 제1 게이트 및 제1 게이트들의 적어도 2개의 상이한 쌍 사이에 연장되는 절연 재료를 포함함 -; 양자 프로세싱 디바이스에 커플링되어, 제1 게이트 세트 및 제2 게이트 세트에 인가되는 전압들을 제어하기 위한 비-양자 프로세싱 디바이스; 및 양자 프로세싱 디바이스의 동작 동안 판독 양자 웰 층에 의해 생성된 데이터를 저장하기 위한 메모리 디바이스를 포함한다.
예 40은 예 39의 주제를 포함할 수 있고, 양자 프로세싱 디바이스의 온도를 켈빈 5도 미만으로 유지하기 위한 냉각 장치를 추가로 포함할 수 있다.
예 41은 예 40의 주제를 포함할 수 있고, 냉각 장치가 희석 냉동기를 포함한다는 것을 추가로 명시할 수 있다.
예 42는 예 40의 주제를 포함할 수 있고, 냉각 장치가 액체 헬륨 냉동기를 포함한다는 것을 추가로 명시할 수 있다.
예 43은 예 39 내지 예 42 중 어느 한 예의 주제를 포함할 수 있고, 메모리 디바이스가 양자 프로세싱 디바이스에 의해 실행될 양자 컴퓨팅 알고리즘에 대한 명령어들을 저장하기 위한 것임을 추가로 명시할 수 있다.
예 44는 예 39 내지 예 43 중 어느 한 예의 주제를 포함할 수 있고, 제1 게이트 세트 및 제2 게이트 세트 각각이 2차원 어레이로 배열된 복수의 게이트들을 포함한다는 것을 추가로 명시할 수 있다.
예 45는 예 39 내지 예 44 중 어느 한 예의 주제를 포함할 수 있고, 제1 게이트 세트 중의 인접 게이트들은 20 내지 100 나노미터의 거리만큼 이격되어 있다는 것을 추가로 명시할 수 있다.
예 46은 예 39 내지 예 45 중 어느 한 예의 주제를 포함할 수 있고, 절연 재료는 그리드로서 성형된 영역을 갖는다는 것을 추가로 명시할 수 있다.

Claims (25)

  1. 양자 점 디바이스로서,
    양자 웰 층을 포함하는 양자 웰 스택;
    상기 양자 웰 스택 위에 배치된 복수의 게이트들 - 상기 게이트들 중 적어도 2개는 상기 양자 웰 스택 위에 제1 차원에서 이격되어 있고, 상기 게이트들 중 적어도 2개는 상기 양자 웰 스택 위에 제2 차원에서 이격되어 있으며, 상기 제1 차원과 상기 제2 차원은 수직임 -; 및
    상기 양자 웰 스택 위에 배치된 절연 재료 - 상기 절연 재료는 상기 제1 차원에서 이격되어 있는 상기 게이트들 중 적어도 2개 사이에 연장되고, 상기 절연 재료는 상기 제2 차원에서 이격되어 있는 상기 게이트들 중 적어도 2개 사이에 연장됨 -
    를 포함하는, 양자 점 디바이스.
  2. 제1항에 있어서, 상기 복수의 게이트들 중의 개개의 게이트들은 실질적으로 직사각형인 풋프린트를 갖는, 양자 점 디바이스.
  3. 제2항에 있어서, 상기 복수의 게이트들은 규칙적인 직사각형 어레이로 분포되는, 양자 점 디바이스.
  4. 제1항에 있어서, 상기 복수의 게이트들은 n x m 어레이로 배열되고, n은 1보다 크며, m은 1보다 큰, 양자 점 디바이스.
  5. 제1항에 있어서, 상기 절연 재료는 상기 복수의 게이트들 주위에 연장되는 주변 부분을 포함하는, 양자 점 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 복수의 게이트들은 복수의 제1 게이트들이고, 상기 양자 웰 층은 제1 양자 웰 층이며, 상기 양자 웰 스택은 제2 양자 웰 층을 포함하고, 상기 양자 점 디바이스는:
    상기 양자 웰 스택 아래에 배치된 복수의 제2 게이트들을 추가로 포함하며, 상기 제2 양자 웰 층은 상기 복수의 제2 게이트들과 상기 제1 양자 웰 층 사이에 배치되는, 양자 점 디바이스.
  7. 제6항에 있어서, 상기 제2 게이트들 중 적어도 2개는 상기 양자 웰 스택 아래에 상기 제1 차원에서 이격되어 있고, 상기 제2 게이트들 중 적어도 2개는 상기 양자 웰 스택 아래에 상기 제2 차원에서 이격되어 있는, 양자 점 디바이스.
  8. 제7항에 있어서, 상기 절연 재료는 제1 절연 재료이고, 상기 양자 점 디바이스는:
    상기 양자 웰 스택 아래에 배치된 제2 절연 재료를 추가로 포함하며, 상기 제2 절연 재료는 상기 제1 차원에서 이격되어 있는 상기 제2 게이트들 중 적어도 2개 사이에 연장되고, 상기 제2 절연 재료는 상기 제2 차원에서 이격되어 있는 상기 제2 게이트들 중 적어도 2개 사이에 연장되는, 양자 점 디바이스.
  9. 제8항에 있어서, 상기 제1 절연 재료 및 상기 제2 절연 재료는 동일한 형상을 갖는, 양자 점 디바이스.
  10. 제7항에 있어서, 상기 양자 웰 스택 아래의 상기 제2 게이트들의 배열은 상기 양자 웰 스택 위의 상기 제1 게이트들의 배열과 동일한 배열인, 양자 점 디바이스.
  11. 제6항에 있어서,
    상기 제1 양자 웰 층과 도전성으로 접촉하는 제1 및 제2 도전성 경로들; 및
    상기 제2 양자 웰 층과 도전성으로 접촉하는 제3 및 제4 도전성 경로들
    을 추가로 포함하는, 양자 점 디바이스.
  12. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트들 중의 인접 게이트들은 100 나노미터 이하의 거리만큼 이격되어 있는, 양자 점 디바이스.
  13. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 복수의 게이트들은:
    제1 길이를 갖는 제1 게이트,
    상기 제1 게이트가 제2 게이트들 사이에 배치되도록 배열된 2개의 상기 제2 게이트 - 상기 제2 게이트들은 상기 제1 길이와 상이한 제2 길이를 가짐 -, 및
    상기 제2 게이트들이 제3 게이트들 사이에 배치되도록 배열된 2개의 상기 제3 게이트 - 상기 제3 게이트들은 상기 제1 길이와 상이하고 상기 제2 길이와 상이한 제3 길이를 가짐 - 를 포함하는, 양자 점 디바이스.
  14. 양자 점 디바이스를 동작시키는 방법으로서,
    전기 신호들을 양자 웰 스택의 제1 면에 근접하게 배치된 제1 게이트 세트에 인가하여, 제1 양자 점이 상기 제1 게이트 세트 아래의 상기 양자 웰 스택 내의 제1 양자 웰 층에 형성되게 하는 단계 - 상기 제1 게이트 세트는 적어도 3개의 제1 게이트 및 제1 게이트들의 적어도 2개의 상이한 쌍 사이에 연장되는 제1 절연 재료를 포함함 -; 및
    상기 제1 양자 점의 양자 상태를 감지하는 단계
    를 포함하는, 방법.
  15. 제14항에 있어서, 상기 제1 양자 점의 상기 양자 상태를 감지하는 단계는:
    전기 신호들을 상기 양자 웰 스택의 제2 면에 근접하게 배치된 제2 게이트 세트에 인가하여, 제2 양자 점이 상기 제2 게이트 세트 아래의 상기 양자 웰 스택 내의 제2 양자 웰 층에 형성되게 하는 단계 - 상기 양자 웰 스택의 상기 제1 면과 상기 제2 면은 상기 양자 웰 스택의 대향 면들임 - 를 포함하는, 방법.
  16. 제14항에 있어서, 상기 제1 양자 점의 상기 양자 상태를 감지하는 단계는 상기 제1 양자 점의 스핀 상태를 감지하는 단계를 포함하는, 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 제1 절연 재료는 교차 격자(cross-grating)로서 성형된 영역을 포함하는, 방법.
  18. 양자 점 디바이스를 제조하는 방법으로서,
    양자 웰 스택을 제공하는 단계;
    상기 양자 웰 스택 위에 패터닝된 절연 재료를 형성하는 단계 - 상기 패터닝된 절연 재료는 제1 차원에서 이격된 적어도 2개의 개구부 및 상기 제1 차원에 수직인 제2 차원에서 이격된 적어도 2개의 개구부를 포함함 -; 및
    상기 양자 웰 스택 위에 복수의 게이트들을 형성하는 단계 - 상기 게이트들 중의 개개의 게이트들은 상기 개구부들 중의 대응하는 개개의 개구부들에 적어도 부분적으로 배치됨 -
    를 포함하는, 방법.
  19. 제18항에 있어서, 상기 패터닝된 절연 재료 및 상기 복수의 게이트들은 상기 양자 웰 스택의 제1 면 위에 형성되고, 상기 방법은:
    상기 양자 웰 스택의 제2 면 위에 다른 게이트 세트를 형성하는 단계 - 상기 양자 웰 스택의 상기 제2 면은 상기 양자 웰 스택의 상기 제1 면의 반대쪽에 있음 - 를 추가로 포함하는, 방법.
  20. 제18항 및 제19항 중 어느 한 항에 있어서, 상기 패터닝된 절연 재료를 형성하는 단계는:
    패터닝되지 않은 절연 재료를 제공하는 단계;
    상기 패터닝되지 않은 절연 재료 위에 제1 하드마스크를 제공하는 단계;
    상기 제1 하드마스크에 제1 방향으로 배향된 제1 복수의 평행 트렌치들을 형성하는 단계;
    상기 패터닝되지 않은 절연 재료 위에 제2 하드마스크를 제공하는 단계;
    상기 제1 하드마스크에 제2 방향으로 배향된 제2 복수의 평행 트렌치들을 형성하는 단계 - 상기 제2 방향은 상기 제1 방향에 수직임 -; 및
    상기 제1 복수의 트렌치들과 상기 제2 복수의 트렌치들이 오버랩하는 구역들에서 상기 패터닝되지 않은 절연 재료를 제거함으로써 상기 패터닝된 절연 재료를 형성하도록 상기 패터닝되지 않은 절연 재료를 패터닝하는 단계를 포함하는, 방법.
  21. 제20항에 있어서, 상기 패터닝된 절연 재료를 형성하는 단계는 스페이서 기반 피치 4분할(spacer-based pitch-quartering) 기법 또는 스페이서 기반 피치 2분할(spacer-based pitch-halving) 기법을 사용하는 단계를 포함하는, 방법.
  22. 양자 컴퓨팅 디바이스로서,
    양자 프로세싱 디바이스 - 상기 양자 프로세싱 디바이스는 활성 양자 웰 층 및 판독 양자 웰 층, 상기 활성 양자 웰 층에서의 양자 점들의 형성을 제어하기 위한 제1 게이트 세트, 및 상기 판독 양자 웰 층에서의 양자 점들의 형성을 제어하기 위한 제2 게이트 세트를 포함하고, 상기 제1 게이트 세트는 적어도 3개의 제1 게이트 및 제1 게이트들의 적어도 2개의 상이한 쌍 사이에 연장되는 절연 재료를 포함함 -;
    상기 양자 프로세싱 디바이스에 커플링되어, 상기 제1 게이트 세트 및 상기 제2 게이트 세트에 인가되는 전압들을 제어하기 위한 비-양자 프로세싱 디바이스; 및
    상기 양자 프로세싱 디바이스의 동작 동안 상기 판독 양자 웰 층에 의해 생성된 데이터를 저장하기 위한 메모리 디바이스
    를 포함하는, 양자 컴퓨팅 디바이스.
  23. 제22항에 있어서,
    상기 양자 프로세싱 디바이스의 온도를 켈빈 5도 미만으로 유지하기 위한 냉각 장치
    를 추가로 포함하는, 양자 컴퓨팅 디바이스.
  24. 제22항 및 제23항 중 어느 한 항에 있어서, 상기 제1 게이트 세트 및 상기 제2 게이트 세트 각각은 2차원 어레이로 배열된 복수의 게이트들을 포함하는, 양자 컴퓨팅 디바이스.
  25. 제22항 및 제23항 중 어느 한 항에 있어서, 상기 절연 재료는 그리드로서 성형된 영역을 갖는, 양자 컴퓨팅 디바이스.
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