CN109791945B - 具有共享栅的量子点阵列设备 - Google Patents

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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
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    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
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Abstract

在本文中公开了量子点器件，以及相关的计算设备和方法。例如，在一些实施例中，量子点器件可以包括：量子点器件的量子阱堆叠结构，其中量子阱堆叠结构包括绝缘材料以限定多行的量子点形成区域；以及遍布行中的多个行的栅。

Description

具有共享栅的量子点阵列设备
背景技术
量子计算指代与使用量子力学现象来操纵数据的计算系统有关的研究领域。这些量子力学现象——诸如叠加（其中量子变量可以同时存在于多个不同状态中）和纠缠（其中多个量子变量具有与它们的空间或时间上的距离无关的相关状态）——在经典计算的世界中不具有类似物，并且因此不能够利用经典计算设备来实现。
附图说明
通过结合附图的以下详细描述将容易地理解实施例。为了便于本描述，相同的附图标记标明相同的结构元件。以示例的方式而非以限制的方式在附图的各图中图示实施例。
图1-3是根据各种实施例的量子点器件的剖视图。
图4-28图示了根据各种实施例的量子点器件的制造中的各种示例阶段。
图29是量子点器件的另一个实施例的剖视图。
图30-49图示了根据各种实施例的图29的量子点器件的制造中的各种示例阶段。
图50-51是根据各种实施例的可以被用在量子点器件中的量子阱堆叠的各种示例的剖视图。
图52图示了根据各种实施例的具有在单个量子阱堆叠上的多个群组的栅的量子点器件的实施例。
图53-54图示了量子点器件中的掺杂区域的各种实施例的详细视图。
图55-58图示了根据各种实施例的量子点器件的制造中的各种替换阶段。
图59是根据各种实施例的具有多个互连层的量子点器件的剖视图。
图60是根据各种实施例的量子点器件封装的剖视图。
图61A和61B是可以包括在本文中公开的任何量子点器件的晶片和管芯的顶视图。
图62是可以包括在本文中公开的任何量子点器件的器件组装件的侧面剖视图。
图63是根据各种实施例的操作量子点器件的说明性方法的流程图。
图64和65是根据各种实施例的操作量子点器件的说明性方法的流程图。
图66是根据各种实施例的示例量子计算设备的框图，该量子计算设备可以包括在本文中公开的任何量子点器件。
具体实施方式
在本文中公开的是量子点器件，以及相关的计算设备和方法。例如，在一些实施例中，量子点器件可以包括：量子点器件的量子阱堆叠结构，其中量子阱堆叠结构包括绝缘材料以限定多行量子点形成区域；以及遍布行中的多个行的栅。
在本文中公开的量子点器件可以使得能够形成量子点以用作量子计算设备中的量子比特（“量子位”），以及控制这些量子点以实行量子逻辑运算。不像先前的用以量子点形成和操纵的方法，在本文中公开的量子点器件的各种实施例提供量子点的强空间定位（以及因此对量子点相互作用和操纵的良好控制）、在被包括在器件中的量子点的数目方面的良好可扩缩性、和/或在做出对量子点器件的电连接以将量子点器件集成在较大计算设备中的方面的设计灵活性。
在以下详细描述中，对形成详细描述的一部分的附图做出参考，并且其中通过说明的方式示出了可以被实践的实施例。要理解的是，可以利用其它实施例，并且在不偏离本公开的范围的情况下，可以进行结构的或逻辑的变化。因此，并不以限制意义考虑以下详细描述。
可以以最有助于理解所要求保护的主题的方式将各种操作描述为依次的多个分立的动作或操作。然而，描述的次序不应当被解释为暗示这些操作必然是依赖于顺序的。特别地，可以不以展示的次序来实行这些操作。可以以与所描述的实施例不同的次序来实行所描述的操作。可以实行各种附加的操作，和/或可以在附加的实施例中省略所描述的操作。
出于本公开的目的，短语“A和/或B”意指（A）、（B）或（A和B）。出于本公开的目的，短语“A、B和/或C”意指（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）。术语“在......之间”当关于测量范围而被使用时，是把测量范围的端点包括在内的。如本文中使用的，符号“A/B/C”意指(A)、(B)和/或(C)。
该描述使用短语“在一个实施例中”或“在实施例中”，其均可以指代相同或不同实施例中的一个或多个。此外，如关于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。本公开可以使用基于视角的描述，诸如“在......上面”、“在......下面”、“顶部”、“底部”和“侧面”；这样的描述被用来便于讨论，并且不意图限制所公开的实施例的应用。附图不一定是按比例绘制的。如本文中使用的，“高k电介质”指代介电常数高于氧化硅的材料。
图1-3是根据各种实施例的量子点器件100的剖视图。特别地，图2图示了沿着图1的截面A-A截取的量子点器件100（同时图1图示了沿着图2的截面C-C截取的量子点器件100），并且图3图示了沿着图1的截面B-B截取的量子点器件100，其中没有示出许多组件以更容易地图示可以如何使栅106/108图案化（而图1图示了沿着图3的截面D-D截取的量子点器件100）。虽然图1指示了图2中图示的横截面是穿过鳍部104-1截取的，穿过鳍部104-2或鳍部104-3截取的类似横截面可以是相同的，并且因此图2的讨论可以一般指代“鳍部104”。
图1-3的量子点器件100可以包括多个量子点形成区域111。这些量子点形成区域111可以是量子阱堆叠147的部分，其中量子点142可以在操作期间形成。量子点形成区域111可以布置为由绝缘材料128限定的多个平行的行，并且栅106/108（下面讨论的）可以均遍布量子点形成区域111中的多个量子点形成区域。在下面关于图1-3讨论的实施例中，量子点形成区域111可以由被绝缘材料128的部分分离的鳍部104限定；这些鳍部104可以提供其中量子点142可以形成的量子阱层152的平行的行的部分。量子点形成区域111可以以其他方式定义；例如，量子点形成区域111可以由被设置在量子阱堆叠147的顶部上的绝缘材料128中的平行沟槽107限定，如下面参照图29-49讨论的。因此，本文中公开的量子点器件100可以在操作期间提供量子点142的二维阵列，其中量子点142被量子点形成区域111约束在“行”中并且被栅106/108约束在“列”中，如下面讨论的。因此，可以在多个量子点形成区域111之间共享栅106/108中的各个栅。
量子点器件100可以包括由绝缘材料128间隔开的多个鳍部104。鳍部104可以包括：量子阱堆叠147，其包括一个或多个量子阱层152。在图1-3中（以及本文中的别处）图示的实施例中，量子阱堆叠147可以包括两个量子阱层152-1和152-2，但是在一些实施例中（如本文中进一步讨论的），量子阱堆叠147可以包括一个量子阱层152或三个或更多个量子阱层152。在图1-3中图示的实施例中，量子阱层152-1和量子阱层152-2被垒层154隔开。鳍部104中的每个量子阱层152可以提供量子点形成区域111，并且因此图1-3中图示的量子点器件100中的每个鳍部104可以包括两个量子点形成区域111；如图3中清楚图示的，鳍部104（以及因此鳍部104中的量子阱层152）可以采用多个平行的行的形式。量子阱堆叠147可以被形成为材料堆叠146的部分，其示例在下面关于图50-51进行详细讨论。
尽管在图1-3中仅示出了三个鳍部104-1、104-2和104-3，但是这仅仅是为了易于说明，并且可以在量子点器件100中包括多于三个鳍部104。鳍部104可以按需布置成一条线（例如，如图1和图3中图示的）或者二维或三维阵列。
如上文指出的，鳍部104中的每一个可以包括一个或多个量子阱层152。例如，图1和2（以及其他图）的鳍部104包括两个量子阱层152-1和152-2。可以垂直于Z方向来布置被包括在鳍部104中的量子阱层152，并且该量子阱层152可以提供其中二维电子气（2DEG）可以形成以使得能够在操作量子点器件100期间生成量子点的层，如下面进一步详细讨论的。量子阱层152自身可以提供关于鳍部104中的量子点的z位置的几何约束，并且鳍部104（以及因此量子阱层152）在y方向上的有限范围可以提供关于鳍部104中的量子点的y位置的几何约束。为了控制鳍部104中的量子点的x位置，可以对被设置在鳍部104上的栅施加电压，以调整x方向上沿着鳍部104的能量分布，并且由此约束在量子阱内的量子点的x位置（在下文关于栅106/108进行详细讨论）。鳍部104的尺寸可以采取任何适合的值。例如，在一些实施例中，鳍部104可以均具有在5与30纳米之间（例如，5与20纳米之间，或者大约10纳米）的宽度162。在一些实施例中，鳍部104可以均具有在200纳米与400纳米之间（例如，在250纳米与350纳米之间，或者等于300纳米）的高度164。
鳍部104可以平行布置，如在图1和图3中图示的，并且可以被绝缘材料128间隔开，该绝缘材料可以被设置在鳍部104的相反面上。 因此，可以说绝缘材料128“限定”了由鳍部104所提供的量子点形成区域111。绝缘材料128可以是介电材料，诸如氧化硅。例如，在一些实施例中，鳍部104可以被间隔开长达20纳米与100纳米之间（例如，在25纳米与50纳米之间，或者大约30纳米）的距离160。
多个栅可以设置在每个鳍部104上，并且这些栅中的每一个可以遍布鳍部104中的多个鳍部（并且因此遍布多个量子点形成区域111）。特别地，第一组栅105-1可以接近鳍部104的“底部”设置，并且第二组栅105-2可以接近鳍部104的“顶部”设置。在图2中图示的实施例中，第一组栅105-1包括三个栅106-1和两个栅108-1，并且第二组栅105-2包括三个栅106-2和两个栅108-2。栅的该特定数量仅仅是说明性的，并且可以使用任何适合数量的栅。附加地，如下面关于图52讨论的，多组栅105-1和105-2可以设置在鳍部104上。
如图2中示出的，栅108-11可以设置在栅106-11与106-12之间，并且栅108-12可以设置在栅106-12与106-13之间。（栅105-2的组中的）栅106-21、108-21、106-22、108-22和106-23沿着鳍部104分布，类似于（栅105-1的组的）栅106-11、108 -11、106-12、108-12和106-13的分布。这里对“栅106”的引用可以指代任何栅106，而本文中对“栅108”的引用可以指代任何栅108。本文中对“栅106-1”的引用可以指代第一组栅105-1的任何栅106（并且类似地用于“栅106-2”）并且本文中对“栅108-1”的引用可以指代第一组栅105-1的任何栅108（并且类似地用于“栅108-2”）。
每个栅106/108可以包括栅电介质114（例如，用于栅106-1/108-1的栅电介质114-1，以及用于栅106-2/108-2的栅电介质114-2）。在图2中图示的实施例中，用于特定的栅组105中的所有栅106/108的栅电介质114由栅介电材料的共同层提供。在其他实施例中，用于特定栅组105中的每个栅106/108的栅电介质114可以由栅电介质114的单独部分提供（例如，如下面参照图55-58讨论的）。在一些实施例中，栅电介质114可以是多层栅电介质（例如，具有被用来改善鳍部104与对应的栅金属之间的界面的多种材料）。例如，栅电介质114可以是氧化硅、氧化铝或者诸如氧化铪之类的高k电介质。更一般地，栅电介质114可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以被用在栅电介质114中的材料的示例可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽和铌锌酸铅。在一些实施例中，可以在栅电介质114上执行退火过程以改善栅电介质114的质量。栅电介质114-1可以是与栅电介质114-2相同的材料或不同的材料。
栅106-1中的每一个可以包括栅金属110-1。栅电介质114-1可以被设置在栅金属110-1与量子阱堆叠147之间。在一些实施例中，栅金属110-1可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积而沉积的）或者氮化铌钛。栅金属110-1的侧面可以基本上平行，如在图2中示出的，并且绝缘间隔部134-1可以被设置在栅金属110-1的侧面上。如在图2中图示的，间隔部134-1可以越远离鳍部104越薄并且越靠近鳍部104越厚。在一些实施例中，间隔部134-1可以具有凸面的形状。间隔部134-1可以由任何适合的材料形成，该材料诸如碳掺杂氧化物、氮化硅、氧化硅或其他碳化物或氮化物（例如，碳化硅、碳掺杂的氮化硅、以及氮氧化硅）。
栅108-1中的每一个可以包括栅金属112-1。栅电介质114-1可以被设置在栅金属112-1与量子阱堆叠147之间。在一些实施例中，栅金属112-1可以是与栅金属110-1不同的金属；在其他实施例中，栅金属112-1和栅金属110-1可以具有相同的材料成分。在一些实施例中，栅金属112-1可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积（ALD）或溅射而沉积的）或者氮化铌钛。
栅106-2中的每一个可以包括栅金属110-2和硬掩模116-2。硬掩模116-2可以由氮化硅、碳化硅或另一适合的材料形成。栅金属110-2可以被设置在硬掩模116-2与栅电介质114-2之间，并且栅电介质114-2可以被设置在栅金属110-2与鳍部104之间。为了易于说明，在图2中仅标记了硬掩模116-2的一部分。在一些实施例中，栅金属110-2可以是超导体，诸如铝、氮化钛（例如，经由ALD或溅射沉积的）或者氮化铌钛。在一些实施例中，硬掩模116-2可以不存在于量子点器件100中（例如，可以在处理期间去除比如硬掩模116-2之类的硬掩模，如在下面讨论的）。栅金属110-2的侧面可以基本上平行，如在图2中示出的，并且绝缘间隔部134-2可以被设置在硬掩模116-2和栅金属110-2的侧面上。如在图2中图示的，间隔部134-2可以越靠近鳍部104越厚并且越远离鳍部104越薄。在一些实施例中，间隔部134-2可以具有凸面的形状。间隔部134-2可以由任何适合的材料形成，该材料诸如碳掺杂氧化物、氮化硅、氧化硅或其他碳化物或氮化物（例如，碳化硅、碳掺杂的氮化硅以及氮氧化硅）。在一些实施例中，栅金属110-2可以是与栅金属110-1不同的金属；在其他实施例中，栅金属110-2和栅金属110-1可以具有相同的材料成分。
栅108-2中的每一个可以包括栅金属112-2和硬掩模118-2。硬掩模118-2可以由上面参考硬掩模116-2所讨论的任何材料形成。栅金属112-2可以被设置在硬掩模118-2与栅电介质114-2之间，并且栅电介质114-2可以被设置在栅金属112-2与鳍部104之间。在图2中图示的实施例中，硬掩模118-2可以遍布硬掩模116-2（并且遍布栅106-2的栅金属110-2）。在一些实施例中，栅金属112-2可以是与栅金属110-2不同的金属；在其他实施例中，栅金属112-2和栅金属110-2可以具有相同的材料成分。在一些实施例中，栅金属112-2可以是与栅金属112-1不同的金属；在其他实施例中，栅金属112-2和栅金属112-1可以具有相同的材料成分。在一些实施例中，栅金属112-2可以是超导体，诸如铝、氮化钛（例如，经由原子层沉积而沉积的）或者氮化铌钛。在一些实施例中，硬掩模118-2可以不存在于量子点器件100中（例如，可以在处理期间去除比如硬掩模118-2之类的硬掩模，如在下面讨论的）。
栅108-11可以在栅106-11和栅106-12的侧面上的接近的间隔部134-1之间延伸，如在图2中示出的。在一些实施例中，栅108-11的栅金属112-1可以在栅106-11和栅106-12的侧面上的间隔部134-1之间延伸。因此，栅108-11的栅金属112-1可以具有与间隔部134-1的形状基本上互补的形状，如示出的。相似地，栅108-12可以在栅106-12和栅106-13的侧面上的接近的间隔部134-1之间延伸。第二组栅105-2的栅106-2/108-2和介电材料114-2可以采用栅106-1/108-1和介电材料114-1的这些实施例中的任何一个的形式。如在图1和图2中图示的，在一些实施例中，栅106-1/108-1可以是围绕量子阱堆叠147的栅106-2/108-2的镜像。在栅电介质114不是在相关联的栅106与108之间共同共享的层而是单独地沉积在相关联的间隔部134之间的鳍部104上（例如，如下面参照图55-58所讨论的）的一些实施例中，栅电介质114可以至少部分地向上延伸到相关联的间隔部134的侧面，并且栅金属112可以在相关联的间隔部134上的相关联的栅电介质114的部分之间延伸。
栅106/108的尺寸可以采取任何适合的值。例如，在一些实施例中，栅金属110的z高度166可以在40纳米与75纳米之间（例如，大约50纳米）；栅金属112的z高度可以在相同的范围中。在实施例（比如在图2中图示的实施例）中，栅金属112的z高度可以大于栅金属110的z高度。在一些实施例中，栅金属110的长度168（即，在x方向中）可以在20纳米与40纳米之间（例如，30纳米）。尽管在附图中，全部栅106被图示为具有栅金属110的相同长度168，在一些实施例中，“最外面的”栅106（例如，在图2中图示的实施例的栅106-1和106-3）可以具有比“内部”栅106（例如，在图2中图示的实施例中的栅106-2）更大的长度168。这样的较长的“外面的”栅106可以提供掺杂区域140与栅108和内部栅106下面的区之间的空间分离，在该区中可以形成量子点142，并且因此可以降低由掺杂区域140引起的对栅108和内部栅106下面的势能景观的扰动。在一些实施例中，栅106的邻近的栅之间的距离170（例如，如在x方向中从一个栅106的栅金属110到邻近的栅106的栅金属110所测量的，如在图2中图示的）可以在40纳米与100纳米之间（例如，50纳米）。在一些实施例中，间隔部134的厚度172可以在1纳米与10纳米之间（例如，在3纳米与5纳米之间、在4纳米与6纳米之间、或者在4纳米与7纳米之间）。栅金属112的长度（即，在x方向中）可以取决于栅106和间隔部134的尺寸，如在图2中图示的。如在图1中指示的，栅106/108可以遍布多个鳍部104和中间绝缘材料128，以便提供对多个鳍部104（以及因此多个量子点形成区域111）而言“共同”的栅106/108。
如在图2中示出的，可以在x方向中沿着鳍部104交替地布置每组105的栅106和108。在操作量子点器件100期间，可以向栅106/108施加电压来调整鳍部104中的量子阱层152-1中的势能，以产生其中量子点142-1可以形成的具有变化深度的量子阱。相似地，可以向栅106-2/108-2施加电压来调整鳍部104中的量子阱层152-2中的势能，以产生其中量子点142-2可以形成的具有变化深度的量子阱。为了易于说明，在图2中仅用附图标记标明了一个量子点142-1和一个量子点142-2，但是在每个鳍部104中将五个指示为虚线圆圈。间隔部134自身可以在相关联的量子阱层152中的栅106/108下面的量子阱之间提供“无源”垒，并且被施加于栅106/108中的不同栅的电压可以调整量子阱层中的栅106/108下面的势能；降低势能可以形成量子阱，而增加势能可以形成量子垒。下面的讨论通常可以指代栅106/108、量子点142和量子阱层152。该讨论可以分别应用于栅106-1/108-1、量子点142-1和量子阱层152-1；分别应用于栅106-2/108-2、量子点142-2和量子阱层152-2；或应用于两者。如上文指出的，在一些实施例中，可以从量子点器件100中省略该组栅105-1和/或量子阱层152-1。在一些实施例中，可以从量子点器件100中省略该组栅105-2和/或量子阱层152-2。
鳍部104可以包括：掺杂区域140，其可用作用于量子点器件100的电荷载流子的储存器。特别地，掺杂区域140-1可以与量子阱层152-1导电接触，并且掺杂区域140-2可以与量子阱层152-2导电接触。例如，n型掺杂区域140可以为电子型量子点142提供电子，并且p型掺杂区域140可以为空穴型量子点142提供空穴。在一些实施例中，界面材料141可以被设置在掺杂区域140的表面处，如由在掺杂区域140-1的表面处的界面材料141-1和在掺杂区域140-2的表面处的界面材料141-2示出的。界面材料141可以促进导电接触部（例如，导电通孔136，如下文讨论的）与掺杂区域140之间的电耦合。界面材料141可以是任何适合的金属半导体欧姆接触材料；例如，在其中掺杂区域140包括硅的实施例中，界面材料141可以包括硅化镍、硅化铝、硅化钛、硅化钼、硅化钴、硅化钨或硅化铂（例如，如下面参照图22-23讨论的）。在一些实施例中，界面材料141可以是非硅化物化合物，诸如氮化钛。在一些实施例中，界面材料141可以是金属（例如，铝、钨或铟）。
在本文中公开的量子点器件100可以被用来形成电子型或空穴型量子点142。要注意的是，被施加于栅106/108以形成量子阱/垒的电压的极性取决于被用在量子点器件100中的电荷载流子。在电荷载流子是电子（以及因此量子点142是电子型量子点）的实施例中，被施加于栅106/108的充足的负电压可以增加栅106/108下面的势垒，并且被施加于栅106/108的充足的正电压可以降低栅106/108下面的势垒（由此在相关联的量子阱层152中形成其中电子型量子点142可以形成的势阱）。在电荷载流子是空穴（以及因此量子点142是空穴型量子点）的实施例中，被施加于栅106/108的充足的正电压可以增加栅106/108下面的势垒，并且被施加于栅106和108的充足的负电压可降低栅106/108下面的势垒（由此在相关联的量子阱层152中形成其中空穴型量子点142可以形成的势阱）。在本文中公开的量子点器件100可以被用来形成电子型或空穴型量子点。
可以向栅106和108中的每一个单独地施加电压，以调整在栅106和108下面的量子阱层中的势能，并且由此控制在栅106和108中的每一个下面的量子点142的形成。附加地，在栅106和108中的不同栅下面的相对的势能分布允许量子点器件100调谐在邻近的栅下面的量子点142之间的电势相互作用。例如，如果两个邻近的量子点142（例如，在栅106-1下面的一个量子点142-1和在栅108-1下面的另一个量子点142-1）仅被短势垒分离，则两个量子点142可以比它们被更高势垒分离的情况下更强烈地进行相互作用。由于可以通过调整在相应栅106/108上的电压来调整每个栅106/108下面的势阱的深度/势垒的高度，因此可以调整在邻近的栅106/108之间的电势中的不同，并且因此调谐相互作用。
在一些应用中，栅108可以被用作柱塞栅以使得能够在栅108下面形成量子点142，而栅106可以被用作垒栅以调整形成在邻近的栅108下面的量子点142之间的势垒。在其他应用中，栅108可以被用作垒栅，而栅106被用作柱塞栅。在其他应用中，量子点142可以形成在全部栅106和108的下面，或者在栅106和108的任何期望子集下面。
导电通孔和导电线可以与栅106/108，并且与掺杂区域140进行接触，以使得能够在期望的位置中建立与栅106/108和掺杂区域140的电连接。如在图1-3中示出的，栅106-1可以从鳍部104延伸开，并且导电通孔120-1可以贯穿绝缘材料130-2以接触栅106-1的栅金属110-1。栅108-1可以从鳍部104延伸开，并且导电通孔122-1可以贯穿绝缘材料130-2以接触栅108-1的栅金属112-1。栅106-2可以从鳍部104延伸开，并且导电通孔120-2可以接触栅106-2（并且在图2中以虚线绘制以指示它们在绘图平面后面的位置）。导电通孔120-2可以贯穿硬掩模116-2和硬掩模118-2以接触栅106-2的栅金属110-2。栅108-2可以从鳍部104延伸开，并且导电通孔122-2可以接触栅108-2（也在图2中以虚线绘制以指示它们在绘图平面后面的位置）。导电通孔122-2可以贯穿硬掩模118-2以接触栅108-2的栅金属112-2。导电通孔136可以接触界面材料141并且可以由此与掺杂区域140进行电接触。特别地，导电通孔136-1可以贯穿绝缘材料130并且与掺杂区域140-1接触，并且导电通孔136-2可以贯穿绝缘材料130并且与掺杂区域140-2接触。量子点器件100可以进一步包括导电通孔和/或导电线（未示出）以对栅106/108和/或掺杂区域140建立电接触，如期望的。被包括在量子点器件100中的导电通孔和导电线可以包括任何适合的材料，诸如铜、钨（例如通过CVD沉积的）或超导体（例如，铝、锡、氮化钛、氮化铌钛、钽、铌或诸如铌锡和铌锗之类的其他铌化合物）。
与栅106-1/108-1接触的导电通路（例如，导电通孔120-1和122-1）可以从栅106-1/108-1延伸到量子点器件100的第一面117-1，而与栅106-2/108-2接触的导电通路（例如，导电通孔120-2和122-2）可以从栅106-2/108-2延伸到量子点器件100的第二面117-2。类似地，与掺杂区域140-1接触的导电通路（例如，导电通孔136-1）可以从界面材料141-1延伸到量子点器件100的第一面117-1，以及与掺杂区域140-2接触的导电通路（例如，导电通孔136-2）可以从界面材料141-2延伸到量子点器件100的第二面117-2。如在图1和2中图示的，第一面117-1和第二面117-2可以是量子点器件100的相反面。在一些实施例中，第一面117-1和第二面117-2可以是管芯的相对的（opposing）面（例如，如下面参照图59和图60讨论的）。因此，量子点器件100可以是“双面的”器件，其中可以通过量子点器件100的至少两个不同面来对量子点器件100内的组件进行电接触。在其他实施例中，如本文中讨论的，量子点器件100可以仅包括一个量子阱层152、一组105栅106/108等，并且因此可以是“单侧的”器件。
在操作期间，可以向掺杂区域140施加偏压（例如，经由导电通孔136和界面材料141）以使电流流过掺杂区域140。当掺杂区域140被掺杂有n型材料时，该电压可以是正的；当掺杂区域140被掺杂有p型材料时，该电压可以是负的。该偏压的量值采用任何适合的值（例如，在0.25伏特与2伏特之间）。
导电通孔120、122和136可以通过绝缘材料130而彼此电隔离。绝缘材料130可以是任何适合的材料，诸如层间电介质（ILD）。绝缘材料130的示例可以包括氧化硅、氮化硅、氧化铝、碳掺杂的氧化物和/或氮氧化硅。如在集成电路制造领域中已知的，导电通孔和导电线可以在迭代过程中形成，在该迭代过程中结构的层在彼此的顶部上形成。在一些实施例中，导电通孔120/122/136可以具有在其最宽点处为20纳米或更大（例如，30纳米）的宽度，和80纳米或更大（例如，100纳米）的间距。在一些实施例中，被包括在量子点器件100中的导电线（未示出）可以具有100纳米或更大的宽度，和100纳米或更大的间距。图1-3中所示的导电通孔的特定布置仅仅是说明性的，并且可以实现任何电气路由布置。
在一些实施例中，鳍部104中的量子点142-2可以在下述意义上被用作“有源”量子点，即这些量子点142-2充当量子位并且（例如，通过被施加于鳍部104-1的栅106/108的电压）被控制成实行量子计算。鳍部104中的量子点142-1可以在下述意义上被用作“读取”量子点，即这些量子点142-1可以通过检测由量子点142-2中的电荷生成的电场来感测在相同鳍部104中的量子点142-2的量子态，并且可以将量子点142-2的量子态转换成电信号，该电信号可以由栅106-1/108-1检测。鳍部104中的每个量子点142-2可以被鳍部104中的其对应的量子点142-1读取。因此，量子点器件100使得能够实现在单个鳍部内的量子计算和读取量子计算的结果的能力两者，如果期望的话。
可以使用任何适合的技术来制造在本文中公开的量子点器件100。图4-28图示了根据各种实施例的图1-3的量子点器件的制造中的各种示例阶段。尽管下面关于图4-28所讨论的特定制造操作被图示为制造量子点器件100的特定实施例，但是这些操作可以被应用于制造量子点器件100的很多不同实施例，如在本文中讨论的。下面关于图4-28所讨论的任何元件可以采取上文所讨论的（或以其它方式在本文中公开的）那些元件的任何实施例的形式。为了易于说明，并未将图4-28中每个图的全部元件都用附图标记明确地标出，但每个元件的附图标记被包括在图4-28的附图当中。
图4图示了包括衬底144的组装件200的剖视图。衬底144可以包括任何适合的一种或多种材料。在一些实施例中，衬底144可以包括半导体材料。例如，衬底144可以包括硅（例如，可以由硅晶片形成）。
图5图示了在组装件200（图4）的衬底144上提供材料堆叠146之后的组装件202的剖视图。材料堆叠146可以包括量子阱层152-1，量子阱层152-2和被设置在它们之间的垒层154。如上文讨论的，在量子点器件100的操作期间，可以在量子阱层152-1和/或量子阱层152-2中形成2DEG。下面关于图50-51来讨论材料堆叠146的各种实施例。如上文提到的，在一些实施例中，量子阱堆叠147可以仅包括单个量子阱层152（并且在一些这样的实施例中，仅包括单组栅105，如下文讨论的）。
图6图示了在组装件202（图5）中形成鳍部104之后的组装件204的剖视图。鳍部104可以从基部102伸出，并且可以通过图案化以及然后蚀刻组装件202而形成在组装件202中，如本领域已知的。例如，干法和湿法蚀刻化学的组合可以被用来形成鳍部104，并且适当的化学可以取决于组装件202中所包括的物质，如本领域已知的。衬底144中的至少一些可以被包括在基部102中，并且材料堆叠146中的至少一些可以被包括在鳍部104中。特别地，材料堆叠146的量子阱层152-1和152-2（以及中间的垒层154）可以包括在鳍部104中。
图7图示了在向组装件204（图6）提供绝缘材料128之后的组装件206的剖视图。任何适合的材料可以被用作绝缘材料128以将鳍部104与彼此电绝缘。如上文指出的，在一些实施例中，绝缘材料128可以是介电材料，诸如氧化硅。
图8图示了在将组装件206（图7）平面化以去除在鳍部104上面的绝缘材料128之后的组装件208的剖视图。在一些实施例中，可以使用化学机械抛光（CMP）技术来平面化组装件206。如在图8中图示的，组装件208可以被视为包括量子阱堆叠147和支撑件103。量子阱堆叠147包括材料堆叠146的量子阱层152-1和152-2以及中间的垒层154（并且可以包括材料堆叠146中的附加材料），而支撑件103包括基部102（并且可以在材料堆叠146中包括附加的材料）。如下面参照图26所讨论的，可以在量子点器件100的制造期间去除被指定为支撑件103的组装件208的部分，并且被指定为量子阱堆叠147的组装件208的部分可以保留在量子点器件100中。
图9是组装件208的至少一部分的透视图，其示出了鳍部104从基部102伸出并且被绝缘材料128分离。平行于图9的透视图的页面平面来截取图4-8的剖视图。图10是沿着图9中的鳍部104-1的虚线截取的组装件208的另一剖视图。图11-28中图示的剖视图是沿着与图10相同的横截面截取的。
图11是在组装件208（图8-10）的鳍部104上形成栅堆叠之后的组装件210的剖视图。栅堆叠可以包括栅电介质114-1、栅金属110-1和硬掩模116-1。硬掩模116-1可以由电绝缘材料形成，该电绝缘材料诸如氮化硅或碳掺杂的氮化物。
图12是在将组装件210（图11）的硬掩模116-1图案化之后的组装件212的剖视图。被施加于硬掩模116-1的图案可以对应于栅106-1的位置，如下面所讨论的。可以通过施加抗蚀剂、使用光刻将抗蚀剂图案化，以及然后蚀刻硬掩模（使用干法蚀刻或任何适当的技术）来将硬掩模116-1图案化。
图13是在蚀刻了组装件212（图12）以去除未被图案化的硬掩模116-1保护的栅金属110-1来形成栅106-1之后的组装件214的剖视图。在一些实施例中，如在图13中图示的，在蚀刻掉被蚀刻的栅金属110-1之后，可以保留栅电介质114-1；在其他实施例中，也可以在蚀刻栅金属110-1期间蚀刻栅电介质114-1。这样的实施例的示例在下面参照图55-58进行讨论。
图14是在组装件214（图13）上提供间隔部材料132之后的组装件216的剖视图。例如，间隔部材料132可以例如包括上文关于间隔部134-1所讨论的任何材料，并且可以使用任何适合的技术来沉积。例如，间隔部材料132可以是通过ALD或CVD沉积的氮化物材料（例如，氮化硅）。
图15是在蚀刻了组装件216（图14）的间隔部材料132，将由间隔部材料132形成的间隔部134-1留在栅106-1的侧面上（例如，在硬掩模116-1和栅金属110-1的侧面上）之后的组装件218的剖视图。间隔部材料132的蚀刻可以是各向异性蚀刻、“向下”蚀刻间隔部材料132以去除在栅106-1的顶部上以及在栅106-1之间的区的一部分中的间隔部材料132，而留下在栅106的侧面上的间隔部134-1。在一些实施例中，各向异性蚀刻可以是干法蚀刻。
图16是在组装件218（图15）上提供栅金属112-1之后的组装件220的剖视图。栅金属112-1可以填充栅106-1中的邻近栅之间的区，并且可以遍布栅106-1的顶部。
图17是在将组装件220（图16）平面化以去除栅106-1上面的栅电金属112-1之后的组装件222的剖视图。在一些实施例中，可以使用CMP技术来平面化组装件220。保留的栅金属112-1中的一些可以填充栅106-1中的邻近的栅之间的区，而保留的栅金属112-1的其他部分150可以位于栅106-1的“外面”。
图18是在组装件222（图17）的经平面化表面上提供硬掩模118-1之后的组装件224的剖视图。例如，硬掩模118-1可以由上面参考硬掩模116-1所讨论的任何材料形成。
图19是在将组装件224（图18）的硬掩模118图案化之后的组装件226的剖视图。 被施加于硬掩模118-1的图案可以遍布硬掩模116-1（并且遍布栅106-1的栅金属110-1、以及遍布栅108-1的各位置（如在图2中图示的）。硬掩模118-1可以与硬掩模116-1不共面，如图19中图示的。图19中图示的硬掩模118-1因此可以是遍布所有硬掩模116-1的硬掩模118-1的共同连续部分。例如，可以使用上面参考硬掩模116-1的图案化所讨论的任何技术来图案化硬掩模118-1。
图20是在蚀刻了组装件226（图19）以去除未被图案化的硬掩模118-1保护的部分150来形成栅108-1之后的组装件228的剖视图。如示出的，硬掩模118-1的部分可以保留在硬掩模116-1的顶部上。在组装件226上实行的操作可以包括去除在鳍部104上“暴露”的任何栅电介质114-1，如示出的。可以使用任何适合的技术来去除过量的栅电介质114-1，该技术诸如化学蚀刻或硅轰击。在一些实施例中，图案化的硬掩模118可以“横向地”延伸超过栅106，以覆盖栅金属112，该栅金属112位于栅106的“外部”。在这样的实施例中，栅金属112的那些部分可以保留在组装件228中并且可以提供最外面的栅（即，那些栅108可以放在其他栅106/108的末尾）。在那些外面的栅108的侧面处的暴露的栅金属112可以通过使用本文中所讨论的任何技术所形成的附加的间隔部134来绝缘。这样的外面的栅108可以被包括在本文中公开的任何实施例中。
图21是在掺杂了组装件228（图20）的量子阱堆叠147以形成掺杂区域140-1之后的组装件230的剖视图。掺杂区域140-1可以与量子阱层152-1导电接触。被用来形成掺杂区域140-1的掺杂剂的类型可以取决于期望的量子点的类型，如上文讨论的。在一些实施例中，可以通过离子注入来实行掺杂。例如，当量子点142要是电子型量子点142时，可以通过离子注入磷、砷或另一n型材料来形成掺杂区域140-1。当量子点142要是空穴型量子点142时，可以通过离子注入硼或另一p型材料来形成掺杂区域140-1。激活掺杂剂并且使它们更远地扩散到量子阱堆叠147中的退火过程可以接着离子注入过程。掺杂区域140-1的深度可以采取任何适合的值；例如，在一些实施例中，掺杂区域140-1可以均具有500埃与1000埃之间的深度115。
在外面的栅106-1上的外面的间隔部134-1可以提供掺杂边界，从而限制掺杂剂以免从掺杂区域140-1扩散到栅106-1/108-1下面的区中。如示出的，掺杂区域140-1可以在邻近外面的间隔部134-1下面延伸。在一些实施例中，掺杂区域140-1可以延伸经过外面的间隔部134-1并且在外面的栅106-1的栅金属110-1下面延伸，可以仅延伸到外面的间隔部134-1与邻近的栅金属110-1之间的边界，或者可以在外面的栅壁134-1下面终止并且不到达外面的间隔部134-1与邻近的栅金属110-1之间的边界。这样的实施例的示例在下面参照图53和54进行讨论。在一些实施例中，掺杂区域140-1的掺杂浓度可以在1017/cm3与1020/cm3之间。
图22是在组装件230（图21）之上提供一层镍或其他材料143之后的组装件232的侧面剖视图。可以使用任何适合的技术（例如，电镀技术、化学气相沉积或原子层沉积）来在组装件230上沉积镍或其他材料143。
图23是在将组装件232（图22）退火以使材料143与掺杂区域140-1相互作用来形成界面材料141-1，然后去除未反应的材料143之后的组装件234的剖视图。当掺杂区域140-1包括硅并且材料143包括镍时，例如，界面材料141-1可以是硅化镍。除了镍之外的材料可以在上面参照图22讨论的操作中沉积，以便形成其他界面材料141-1，其例如包括钛、铝、钼、钴、钨或铂。更一般地，组装件234的界面材料141-1可以包括在本文中关于界面材料141所讨论的任何材料。
图24是在组装件234（图23）上提供绝缘材料130-1之后的组装件236的剖视图。绝缘材料130-1可以采取上文所讨论的任何形式。例如，绝缘材料130-1可以是介电材料，诸如氧化硅。可以使用任何适合的技术来在组装件234上提供绝缘材料130-1，该技术诸如旋涂、化学气相沉积（CVD）或等离子体增强CVD（PECVD）。在一些实施例中，可以在沉积之后并且在进一步的处理之前反向抛光绝缘材料130-1。在一些实施例中，组装件236可以被平面化以去除硬掩模116-1和118-1，然后可以可选地在经平面化表面上提供附加的绝缘材料130-1；在这样的实施例中，硬掩模116-1和118-1将不存在于量子点器件100中。在一些实施例中，在提供绝缘材料130之前，可以在组装件234上（例如，在界面材料141上方）提供氮化物蚀刻停止层（NESL）。
图25是在组装件236（图24）中形成下述各项之后的组装件238的剖视图：穿过绝缘材料130-1（和硬掩模116-1和118-1）以接触栅106-1的栅金属110-1的导电通孔120-1；穿过绝缘层材料130-1（和硬掩模118-1）以接触栅108-1的栅金属112-1的导电通孔122-1；以及穿过绝缘材料130-1以接触掺杂区域140-1的界面材料141-1的导电通孔136-1。如果期望的话，可以使用常规的互连技术在组装件238上形成另外的导电通孔和/或导电线。
图26是在从组装件238（图25）去除支撑件103之后的组装件240的剖视图。量子阱堆叠147可以保持固定到栅106-1/108-1和绝缘材料130-1。可以使用任何合适的技术使支撑件103与组装件238的其余部分分离。例如，抛光或蚀刻掉支撑件103。在一些实施例中，基部102可以与组装件238的其余部分机械地分离，并且然后可以抛光或蚀刻组装件240的“破裂”表面。当形成组装件240时，CMP技术可以被用来抛光组装件238。在一些实施例中，支撑件103可以包括基部102和至少一些材料堆叠146；例如，被包括在材料堆叠146中的一些缓冲材料（如下面参照图50-51所讨论的）可以随着去除支撑件103的部分而被去除。
图27是在使组装件240（图26）“颠倒地”转动使得可以在量子阱堆叠147的暴露表面上实行进一步处理之后的组装件242的剖视图。在一些实施例中，组装件240不需要被物理地重新定向（如图27中图示的）以便实行后续处理操作。
图28是在接近量子阱层152-2的量子阱堆叠147上形成具有栅电介质114-2、掺杂区域140-2、界面材料141-2和导电通孔120-2/122-2/136-2的栅106-2/108-2之后的组装件244的剖视图。可以使用上文关于图11-25所讨论的任何技术来形成这些结构。例如，如在图28中示出的，硬掩模116-2和118-2可以是栅106-2/108-2的部分，类似于栅106-1/108-1的硬掩模116-1和118-1。所得到的组装件244可以采取上文关于图1-3所讨论的量子点器件100的形式。在一些实施例中，组装件244可以被平面化以去除硬掩模116-2和118-2，然后在形成导电通孔120-2、122-2和136-2之前，可以在经平面化表面上提供附加的绝缘材料130-2；在这样的实施例中，硬掩模116-2和118-2将不存在于量子点器件100中。导电通孔120-1/122-1/136-1可以是延伸到量子点器件100的第一面117-1的导电通路的部分，以及导电通孔120-2/122-2/136-2可以是延伸到量子点器件100的第二面117-2的导电通路的部分。
图29是量子点器件100的另一个实施例的剖视图。图29的量子点器件100可以与图1的量子点器件100共享图2和图3的剖视图，但是图29图示了沿着图2的截面C-C截取的量子点器件100的不同结构。虽然图29指示图2中图示的横截面是穿过沟槽107-11/107-21截取的，穿过沟槽107-12/107-22或沟槽107-13/107-23截取的类似横截面可以是相同的，并且因此图29的量子点器件100的讨论一般可以指代“沟槽107”。本文中对“沟槽107-1”的引用可以指代沟槽107-11/107-12/107-13中的任何沟槽（并且类似地用于“沟槽107-2”）。
比如上面参照图1-3所讨论的量子点器件100，图29的量子点器件100可以包括多个量子点形成区域111。这些量子点形成区域111可以是其中量子点142可以在操作期间形成的量子阱堆叠147的部分。图29的实施例的量子点形成区域111可以被布置为由绝缘材料128限定的多个平行的行，并且栅106/108均可以遍布量子点形成区域111中的多个量子点形成区域（例如，遍布沟槽107中的多个沟槽107）。在下面参照图1-3所讨论的实施例中，量子点形成区域111可以由被绝缘材料128的部分分开的沟槽107限定；这些沟槽107可以被设置在量子阱层152上方，并且在接近的沟槽107下面的量子阱层152的部分可以提供其中可以形成量子点142的量子点形成区域111的平行的行。图29的量子点器件100（比如说上面参照图1-3所讨论的实施例）因此可以在操作期间提供量子点142的二维阵列，其中量子点142被量子点形成区域111约束在“行”中，并且被栅106/108约束在“列”中，如下面讨论的。因此，可以在多个量子点形成区域111之间共享栅106/108中的各个栅。尽管在图29中仅图示了两个量子点形成区域（111-1和111-2）（分别在对应的沟槽107-11和107-21下方），这仅仅是为了说明的经济性，并且在每个面117和两个量子阱152上具有三个沟槽107的量子点器件100的实施例将具有六行形状的量子点形成区域111，如本文中讨论的。
比如图1的量子点器件100那样，图29的量子点器件100可以包括量子阱堆叠147。然而，图29的量子点器件100可以包括：被设置在量子阱堆叠147上方的绝缘材料128-1的部分，并且绝缘材料128-1中的多个沟槽107-1可以朝向量子阱堆叠147延伸。栅电介质114-1可以被设置在量子阱堆叠147与绝缘材料128-1之间，以便提供沟槽107-1的“底部”。类似结构可以被设置在量子阱堆叠147的另一面上，以便形成双面结构。
尽管在图29的绝缘材料128-1中仅示出了三个沟槽107-11、107-12和107-13（并且在绝缘材料128-2中仅有三个沟槽107-21、107-22和107-23），这仅仅是为了易于说明，并且在被布置在量子点器件100中的量子阱堆叠147的面上的绝缘材料128中可以包括多于三个沟槽107（例如，以上面参照图1的量子点器件100的鳍部104所讨论的任何方式）。
量子阱堆叠147可以采用本文中所讨论的任何量子阱堆叠147的形式。在图29的量子点器件100中，量子阱层152本身可以对量子阱堆叠147中的量子点的z位置提供几何约束；为了控制量子阱堆叠147中的量子点的x和y位置，可以向被至少部分地设置在量子阱堆叠147上方的沟槽107中的栅施加电压，以在x和y方向调整沿着沟槽107的能量分布，并且由此约束量子内的量子点的x和y位置。沟槽107的尺寸可以采取任何适合的值。例如，在一些实施例中，沟槽107可以均具有在10纳米与30纳米之间的宽度163。在一些实施例中，沟槽107可以均具有在200纳米与400纳米之间的深度165（例如，在250纳米与350纳米之间，或者等于300纳米）。绝缘材料128可以是介电材料（例如，层间电介质），诸如氧化硅。在一些实施例中，绝缘材料128可以是化学气相沉积（CVD）或可流动CVD氧化物。在一些实施例中，沟槽107可以被间隔开长达50纳米与200纳米之间的距离161。
可以在沟槽107中的每一个中至少部分地设置多个栅。沿着截面A-A的这些栅的剖视图可以采用上面参照图2所讨论的任何形式。在图29的实施例中，栅106的栅金属110可以遍布绝缘材料128并且延伸到绝缘材料128中的沟槽107中的多个沟槽107中（并且遍布中间绝缘材料128）。如在图29中图示的，在y方向上，在栅金属110与沟槽107的侧壁之间可以不设置间隔部材料。
在图29的实施例中，栅108的栅金属112（未示出，但是类似于栅106的栅金属110）可以延伸到绝缘材料128中的沟槽107中的多个沟槽107中（并且遍布中间绝缘材料128）。如上面参照图2所讨论的，栅108-1可以沿着沟槽107的纵轴在栅106-1与栅106-2的侧面上的接近的间隔部134之间延伸。在栅电介质114不是在栅108与106之间共同共享的层而是被单独地沉积在间隔部134之间的沟槽107中（例如，如下面参照图55-58所讨论的）的一些实施例中，栅电介质114可以至少部分地延伸上间隔部134的侧面（以及延伸上沟槽107的接近的侧壁），并且栅金属112可以在间隔部134上的栅电介质114的部分（以及沟槽107的接近的侧壁）之间延伸。在一些实施例中，在y方向上可以没有间隔部材料设置在栅金属112与沟槽107的侧壁之间（例如，如下面参照图30-49所讨论的）；在其他实施例中，间隔部134还可以在y方向上设置在栅金属112与沟槽107的侧壁之间。
图29的量子点器件100可以包括：掺杂区域140、界面材料141、导电通路（例如，导电通孔），以及根据上面参照图1的量子点器件100所描述的任何实施例的任何其他组件。图29的量子点器件100可以按上面参照图1的量子点器件100所描述的任何方式来使用。
图29的量子点器件100可以使用任何合适的技术来制造。在一些实施例中，制造图29的量子点器件100可以如上面参照图4-5所描述的那样开始；然而，代替在组装件202的材料堆叠146中形成鳍部104，可以如图30-49中所图示的那样进行制造（并且在下面进行描述）。为了说明的经济性，从图30-49省略了支撑件103，并且操作被示为在量子阱堆叠147上实行。
图30是在组装件202（图5）的量子阱堆叠147上提供一层栅电介质114-1之后的组装件246的剖视图。在一些实施例中，可以通过原子层沉积（ALD）或任何其他合适的技术来提供栅电介质114-1。
图31是在组装件246（图30）上提供绝缘材料128-1之后的组装件248的剖视图。任何适合的材料可以被用作绝缘材料128-1以将沟槽107-11和107-12彼此电绝缘，如上文所讨论的。如上文指出的，在一些实施例中，绝缘材料128-1可以是介电材料，诸如氧化硅。在一些实施例中，在沉积绝缘材料128-1之前，可以不在量子阱堆叠147上提供栅电介质114-1；而是，绝缘材料128-1可以被直接提供在量子阱堆叠147上，并且栅电介质114-1可以在形成沟槽107-1之后被提供在绝缘材料128-1的沟槽107-1中。
图32是在组装件248（图31）的绝缘材料128-1中形成沟槽107-1之后的组装件250的剖视图。沟槽107-1可以向下延伸到栅电介质114-1，并且可以通过使用本领域已知的任何适合的常规光刻过程来图案化以及然后蚀刻组装件248而将沟槽107-1形成在组装件248中。例如，可以在绝缘材料128-1上提供硬掩模，并且可以在硬掩模上提供光致抗蚀剂；光致抗蚀剂可以被图案化以标识其中要形成沟槽107-1的区，可以根据经图案化的光致抗蚀剂来蚀刻硬掩模，并且可以根据经蚀刻的硬掩模来蚀刻绝缘材料128-1（在其之后可以去除剩余的硬掩模和光致抗蚀剂）。在一些实施例中，干法和湿法蚀刻化学的组合可以被用来在绝缘材料128-1中形成沟槽107-1，并且适当的化学可以取决于组装件208中所包括的物质，如本领域已知的。尽管图32（以及其他附图）中图示的沟槽107-1被示为具有大体平行的侧壁，但是在一些实施例中，沟槽107-1可以是逐渐变细的，其朝向量子阱堆叠147变窄。图33是穿过沟槽107-1的沿着图32的截面A-A截取的组装件250的视图（而图32图示了沿着图33的截面D-D截取的组装件250）。图34-35维持图33的视角。
如上面提到的，在一些实施例中，栅电介质114-1可以被提供在沟槽107-1中（而不是在最初沉积绝缘材料128-1之前，如上面参照图30所讨论的）。例如，栅电介质114-1可以按下面参照图47所讨论的方式（例如，使用ALD）而被提供在沟槽107-1中。在这样的实施例中，栅电介质114-1可以设置在沟槽107-1的底部处，并且向上延伸到沟槽107-1的侧壁上。
图34是在组装件250（图32-33）上提供栅金属110-1和硬掩模116-1、图案化该硬掩模116-1并且蚀刻未被图案化的硬掩模116-1保护的栅金属110-1以形成栅106之后的组装件252的剖视图。组装件252中的栅106-1的形成可以采取上面参照图11-13所讨论的任何实施例的形式。在一些实施例中，如图34中图示的，在蚀刻掉蚀刻栅金属110-1之后，栅电介质114-1可以保留在量子阱堆叠147上；在其他实施例中，也可以在蚀刻栅金属110-1期间蚀刻栅电介质114-1。下面参照图55-58来讨论这样的实施例的示例。
图35是在组装件252（图34）上提供间隔部材料132之后的组装件254的剖视图。图36是穿过在邻近的栅106之间的区域、沿着图35的截面D-D截取的组装件254的视图（而图35图示了沿沟槽107-1、沿图36的截面A-A截取的组装件254）。例如，间隔部材料132可以包括上面关于间隔部134所讨论的任何材料，并且可以使用任何适合的技术来沉积。例如，间隔部材料132可以是通过化学气相沉积（CVD）或原子层沉积（ALD）而沉积的氮化物材料（例如，氮化硅）。如在图35和36中图示的，间隔部材料132可以共形地沉积在组装件252上。
图37是在组装件254（图35和36）上提供封盖材料133之后的组装件256的剖视图。图38是穿过在邻近的栅106之间的区域、沿着图37的截面D-D截取的组装件256的视图（而图37图示了沿着沟槽107-1、沿图38的截面A-A截取的组装件256）。封盖材料133可以是任何适合的材料；例如，封盖材料133可以是通过CVD或ALD沉积的氧化硅。如在图37和38中图示的，封盖材料133可以共形地沉积在组装件254上。
图39是在组装件256（图37和38）上提供牺牲材料135之后的组装件258的剖视图。图40是穿过在邻近的栅106之间的区域、沿着图39的截面D-D截取的组装件258的视图（而图39图示了穿过沟槽107-1、沿图40的截面A-A截取的组装件258）。牺牲材料135可以沉积在组装件256上以完全覆盖封盖材料133，然后可以使牺牲材料135凹进以暴露封盖材料133的部分137。特别地，被设置在栅金属110-1上的硬掩模116-1附近的封盖材料133的部分137可以不由牺牲材料135覆盖。如在图40中图示的，被设置在邻近的栅106之间的区域中的全部封盖材料133可以被牺牲材料135覆盖。牺牲材料135的凹进可以通过诸如干法蚀刻之类的任何蚀刻技术实现。牺牲材料135可以是任何适合的材料，诸如底部抗反射涂层（BARC）。
图41是在处理了组装件258（图39和40）的封盖材料133的暴露部分137以改变暴露部分137相对于封盖材料133的其余部分的蚀刻特性之后的组装件260的剖视图。图42是穿过邻近的栅106之间的区域、沿着图41的截面D-D截取的组装件260的视图（而图42图示了穿过沟槽107-1、沿图42的截面A-A截取的组装件260）。在一些实施例中，该处理可以包括实行高掺杂离子注入，其中注入剂量足够高以在部分137中引起组成变化并且实现蚀刻特性中的期望变化。
图43是在去除了组装件260（图41和42）的未暴露封盖材料133和牺牲材料135之后的组装件262的剖视图。图44是穿过邻近的栅106之间的区域、沿着图43的截面D-D截取的组装件262的视图（而图43图示了穿过沟槽107-1、沿图44的截面A-A截取的组装件262）。可以使用任何适合的技术（例如，通过灰化，接着清洁步骤）来去除牺牲材料135，并且可以使用任何适合的技术（例如，通过蚀刻）来去除未处理的封盖材料133。在通过离子注入来处理封盖材料133的实施例中（例如，如上文关于图41和42所讨论的），可以实行高温退火以将注入的离子并入封盖材料133的部分137中，之后去除未处理的封盖材料133。组装件262中的剩余的经处理的封盖材料133可以提供被设置得接近栅106-1的“顶部”并且遍布间隔部材料132的封盖结构145，该间隔部材料132被设置在栅106-1的“侧面”上。
图45是在方向性地蚀刻了没有被覆盖结构145保护的组装件262（图43和44）的间隔部材料132、将间隔部材料132留在栅106-1的侧面和顶部上（例如，在硬掩模116-1和栅金属110-1的侧面和顶部上）之后的组装件264的剖视图。图46是穿过邻近的栅106之间的区域、沿着图45的截面D-D截取的组装件264的视图（而图45图示了穿过沟槽107-1、沿图46的截面A-A截取的组装件264）。间隔部材料132的蚀刻可以是各向异性蚀刻，“向下”蚀刻间隔部材料132以去除栅106-1之间的区的一部分中的间隔部材料132（如在图45和46中图示的），而留下在栅106-1的侧面和顶部上的间隔部材料135。在一些实施例中，各向异性蚀刻可以是干法蚀刻。图47-49维持图45的剖面视图。
图47是在从组装件264（图45和46）去除封盖结构145之后的组装件266的剖视图。可以使用任何适合的技术（例如，湿法蚀刻）来去除封盖结构145。保持在组装件228中的间隔部材料132可以包括被设置在栅106-1的侧面上的间隔部134-1，和被设置在栅106-1的顶部上的部分139。
图48是在组装件266（图47）上提供栅金属112-1之后的组装件268的剖视图。栅金属112-1可以填充栅106-1中的邻近的栅之间的区，并且可以遍布栅106-1的顶部以及遍布间隔部材料部分139。组装件268的栅金属112-1可以填充（栅106-1之间的）沟槽107-1并且遍布绝缘材料128-1。
图49是在平面化组装件268（图48）以去除栅106-1上方的栅金属112-1，以及去除硬掩模116-1上方的间隔部材料部分139之后的组装件270的剖视图。在一些实施例中，可以使用化学机械抛光（CMP）技术来平面化组装件268。在一些实施例中，组装件268的平面化还可以去除一些硬掩模116-1。保留的栅金属112-1中的一些可以填充栅106-1中的邻近的栅之间的区，而保留的栅金属112-1的其他部分150可以位于栅106-1的“外面”。可以基本上如上面参照图18-29所讨论的那样进一步处理组装件270以形成图29的量子点器件100，使用上面参照图30-49所讨论的操作以形成栅106-2并且为栅108-2提供栅金属112-2。
如上文讨论的，在图29的量子点装置100中，在y方向上，栅金属112与沟槽107的接近的侧壁之间可能没有任何实质的间隔部材料。在其他实施例中，间隔部134也可以在y方向上被设置在栅金属112与沟槽107的侧壁之间。为了制造这样的量子点器件100，上面参照图37-46所讨论的操作可能不会实行；而是，图35和图36的组装件254的间隔部材料132可以被各向异性地蚀刻（如参照图45和46所讨论的），以在栅106-1的侧面上以及沟槽107的侧壁上形成间隔部134-1。可以如上面参照图48-49（或本文中讨论的其他实施例）所讨论的那样进一步处理这样的组装件以形成量子点器件100。
如上文指出的，在量子点器件100的制造中形成的材料堆叠146（并且因此量子阱堆叠147）可以采用多种形式中的任何形式，其中几种形式在图50-51中图示出。在一些实施例中，图50和51的材料堆叠146的层可以通过外延而生长在衬底144上（并且在彼此上）。尽管图50-51中图示的材料堆叠146均包括两个量子阱层152，但是在一些实施例中，被包括在量子点器件100中的量子阱堆叠147可以包括一个量子阱层152或多于两个量子阱层152；视情况可以从材料堆叠146中省略元件，或者将元件添加到材料堆叠146中，参照图50-51进行讨论以实现这样的实施例。
图50是仅包括量子阱层152-1、垒层154和量子阱层152-2的材料堆叠146的剖视图。在一些实施例中，图50的量子阱层152可以由本征硅形成，并且栅电介质114可以由氧化硅形成；在这样的布置中，在使用量子点器件100期间，2DEG可以形成在处于本征硅与接近的氧化硅之间的界面处的本征硅中。在图50的量子阱层152由本征硅形成的实施例可能对电子型量子点器件100是特别有利的。在一些实施例中，图50的量子阱层152可以由本征锗形成，并且栅电介质114可以由氧化锗形成；在这样的布置中，在使用量子点器件100期间，2DEG可以形成在处于本征锗与接近的氧化锗之间的界面处的本征锗中。这样的实施例可能对空穴型量子点器件100是特别有利的。在一些实施例中，量子阱层152可以是有应变的，而在其他实施例中，量子阱层152可以不是有应变的。在量子点器件100的制造期间，随着去除支撑件103的部分，量子阱层152-2可以被抛光成预先确定的厚度（如上面参照图26所讨论的），并且因此材料堆叠146中的量子阱层152-2的量可以是支撑件103的部分。
图50的垒层154可以在量子阱层152-1与量子阱层152-2之间提供势垒。在图50的量子阱层152由硅形成的一些实施例中，垒层154可以由硅锗形成。该硅锗的锗含量可以是20-80％（例如，30％）。在量子阱层152由锗形成的一些实施例中，垒层154可以由（具有20-80%（例如，70%）的含量的锗的）硅锗形成。
图50的材料堆叠146中的层的厚度（即，z高度）可以取任何合适的值。例如，在一些实施例中，垒层154的厚度(例如，硅锗)可以在0与400纳米之间。在一些实施例中，量子阱层152（例如，硅或锗）的厚度可以在5与30纳米之间。在一些实施例中，这些厚度可以表示量子阱堆叠147中的层的厚度。图50的材料堆叠146中的至少一些可以以量子阱堆叠147的形式设置在各组栅105-1与105-2之间，如上文讨论的。
图51是材料堆叠146的剖视图，该材料堆叠146包括量子阱层152-1和152-2、被设置在量子阱层152-1与152-2之间的垒层154-2以及附加的垒层154-1和154-3。在量子点器件100中，垒层154-1可以设置在量子阱层152-1与栅电介质114-1之间。垒层154-3可以设置在量子阱层152-2与栅电介质114-2之间。在一些实施例中，垒层154-3可以由材料（例如，硅锗）形成，并且当材料堆叠146在衬底144上生长时，垒层154-3可以包括该材料的缓冲区域。该缓冲区域可以捕获在该材料在衬底144上生长时形成在该材料中的缺陷，并且在一些实施例中，缓冲区域可以在与垒层154-3的其余部分不同的条件（例如，沉积温度或生长速率）下生长。特别地，垒层154-3的其余部分可以在达成比缓冲区域更少缺陷的条件下生长。当在量子点器件100的制造期间支撑件103与组装件238的其余部分分离时（例如，如上面参照图26所讨论的），材料堆叠146可以在垒层154-3的缓冲区域中“断开”。例如，在量子点器件100的制造期间，随着去除支撑件103的部分，可以将垒层154-3抛光至预先确定的厚度（如上面参照图26所讨论的），并且因此材料堆叠146中的垒层154-3的量可以是支撑件103的部分。
垒层154-1和154-3可以分别在量子阱层152-1和152-2周围提供势能垒，并且垒层154-1可以采用本文中所讨论的垒层154-3的任何实施例的形式。在一些实施例中，垒层154-1可以具有与垒层154-3类似的形式，但是可以不包括如上文所讨论的“缓冲区域”；在量子点器件100中，垒层154-3和垒层154-1可以具有基本相同的结构。垒层154-2可以采取上面参照图50所讨论的垒层154的任何实施例的形式。图33的材料堆叠146中的层的厚度（即，z高度）可以取任何合适的值。例如，在一些实施例中，量子点器件100中的垒层154-1和154-3（例如，硅锗）的厚度可以在0与400纳米之间。在一些实施例中，量子阱层152（例如，硅或锗）的厚度可以在5纳米与30纳米之间（例如，10纳米）。在一些实施例中，垒层154-2（例如，硅锗）的厚度可以在25与75纳米之间（例如，32纳米）。
尽管在本文中公开的量子点器件100中的一些的鳍部104已经在许多先前的图中被图示为具有平行侧壁的大体上的矩形，但是这仅仅为了易于说明，并且鳍部104可以具有任何适合的形状（例如，适合于被用来形成鳍部104的制造过程的形状）。例如，在一些实施例中，鳍部104可以是逐渐变细的，随着它们从基部102延伸开而变窄（图6）。在一些实施例中，鳍部104可以对于z高度中的每100纳米而言，在x宽度上逐渐变细长达3-10纳米（例如，对于z高度上的每100纳米而言，x宽度上的5纳米）。
如上文指出的，量子点器件100的单个面117-1或117-2可以包括沿着面117间隔开的栅组的多个群组的105-1和105-2。图52是根据各种实施例的具有栅组的多个群组180的这样的量子点器件100的示例的剖视图（从图52的角度看）。群组180中的每一个可以包括：栅组105-1和栅组105-2（为了易于说明没有在图52中标记），其可以采用本文中所讨论的栅组105-1和105-2的任何实施例的形式。掺杂区域140-1（及其界面材料141-1）可以设置在两个邻近的群组180（在图52中被标记为群组180-1和180-2）的栅组105-1之间，并且可以为两个群组180的栅组105-1提供共同储存器。在一些实施例中，该“共同”掺杂区域140-1可以通过单个导电通孔136-1进行电接触。类似地，共同掺杂区域140-2可以设置在两个邻近的群组180的栅组105-2之间。图52中图示的栅106/108的特定数量以及群组180的特定数量仅仅是说明性的，并且面117可以包括被布置在任何适合数量的群组180中的任何适合数量的栅106/108。
如上文讨论的，在栅组105的外面的栅106上的外面的间隔部134可以提供掺杂边界，从而限制掺杂剂从掺杂区域140扩散到接近的栅106/108下方的区中。在一些实施例中，掺杂区域140可以延伸经过外面的间隔部134并且在外面的栅106下方延伸。例如，如在图53中图示的，掺杂区域140可以延伸经过外面的间隔部134并且在外面的栅106下方延伸0到10纳米之间的距离182。在一些实施例中，掺杂区域140可以不延伸经过外面的间隔部134朝向外面的栅106，而是可以替代地在外面的间隔部134下方“终止”。例如，如在图54中图示的，掺杂区域140可以与外面的间隔部134与外面的栅106之间的界面间隔开0到10纳米之间的距离184。为了易于说明，从图53和54中省略界面材料141。
如上文讨论的，在栅电介质114不是在栅108与106之间共同共享的层而是被单独地沉积在间隔部134之间的量子阱堆叠147上的一些实施例中，栅电介质114可以至少部分地延伸上间隔部134的侧面，并且栅金属112可以在间隔部134上的栅电介质114的部分之间延伸。图55-58图示了根据各种实施例的量子点器件100的这样的实施例的制造中的各种替换阶段。特别地，图55-58中图示的操作可以代替图13-16中参考栅106-1/108-1的形成所图示的操作，但是可以使用相同的阶段来形成栅106-2/108-2来代替栅106-1/108-1或者除了栅106-1/108-1之外还形成栅106-2/108-2。为了说明的经济性，从图55-58中省略了支撑件103，并且操作被示出为在量子阱堆叠147上实行。
图55是在蚀刻了组装件212（图12）以去除栅金属110-1和未被图案化的硬掩模116-1保护的栅电介质114-1来形成栅106-1之后的组装件272的剖视图。
图56是在组装件272（图55）上形成间隔部134之后的组装件274的剖视图。例如，间隔部134的形成可以采取上文所讨论的任何形式。
图57是在组装件274（图56）的栅106-1之间的量子阱堆叠147上提供栅电介质114-1之后的组装件276的剖视图。在一些实施例中，被提供在组装件274的栅106-1之间的栅电介质114-1可以通过原子层沉积（ALD）形成，并且如图57图示的，可以覆盖栅106-1之间的暴露的量子阱堆叠147，并且可以延伸到邻近的间隔部134-1上。
图58是在组装件276（图57）上提供了栅金属112-1之后的组装件278的剖视图。栅金属112-1可以填充栅106-1中的邻近的栅之间的区，并且可以遍布栅106-1的顶部，如示出的。例如，栅金属112-1的提供可以采取上文所讨论的任何形式。可以如上面参照图17-28所讨论的那样（或根据本文中公开的任何其他实施例）进一步处理组装件278。
在一些实施例中，如在图57-58中图示的那些一样用于为栅108沉积栅电介质114和栅金属112的技术可以被用来使用对图16-23中所图示的那些的替换的制造步骤来形成栅108。例如，绝缘材料130可以设置在组装件218（图15）上，可以“打开”绝缘材料130以暴露将要设置栅108的区，可以在该结构上沉积栅电介质层114和栅金属112以填充该开口（例如，如参照图57-58所讨论的），可以反向抛光所得到的结构以去除多余的栅电介质114和栅金属112（例如，如上面参照图17所讨论的），可以打开处于最外侧栅106的侧面处的绝缘材料130以暴露量子阱堆叠147，所暴露的量子阱堆叠147可以被掺杂并且被提供有界面材料141（例如，如上面参照图21-23所讨论的），并且可以利用绝缘材料130回填开口，以形成像图24的组装件236的组装件。可以如本文中所描述的那样来实行进一步处理。
在一些实施例中，量子点器件100可以被包括在管芯中，并且耦合到封装衬底以形成量子点器件封装。例如，图59是管芯302的侧面剖视图，该管芯302包括跨图2的横截面的量子点器件100和被设置在其上的导电通路层303，而图60是量子点器件封装300的侧面剖视图，其中管芯302被耦合到封装衬底304和另一个管芯309。为了说明的经济性，从图60中省略了量子点器件100的细节。如上文指出的，图59和图60中图示的特定量子点器件100可以采取本文中公开的任何量子点器件100的形式，但是本文中公开的任何量子点器件100可以被包括在管芯（例如，管芯302）中，并且耦合到封装衬底（例如，封装衬底304）。特别地，可以在管芯302中包括任何数量的栅106/108、掺杂区域140和在本文中关于量子点器件100的各种实施例所讨论的其他组件。
管芯302可以包括第一面320和相对的第二面322。来自量子点器件100的各种组件的导电通路315-1可以延伸到被设置在第一面320处的导电接触部365。例如，导电通路315-1可以包括从栅106-1/108-1和掺杂区域140-1延伸的导电通孔、导电线和/或导电通孔和导电线的任何组合。例如，图59图示了导电通路315-1（在掺杂区域140-1与被设置在第一面320处的相关联的导电接触部365之间延伸）包括导电通孔136-1、导电线393、导电通孔398和导电线396的实施例。来自量子点器件100的各种组件的导电通路315-2可以延伸到被设置在第二面322处的导电接触部365。例如，导电通路315-2可以包括从栅106-2/108-2和掺杂区域140-2延伸的导电通孔、导电线和/或导电通孔和导电线的任何组合。例如，图59图示了导电通路315-2（在掺杂区域140-2与被设置在第二面322处的相关联的导电接触部365之间延伸）包括导电通孔136-2、导电线393、导电通孔398和导电线396的实施例。
更多或更少结构可以被包括在导电通路315中，并且可以在导电接触部365中的多个与栅106/108（以及被包括在量子点器件100的任何其他组件）之间提供类似的导电通路315。在一些实施例中，管芯302（以及封装衬底304和管芯309，下文进行讨论）的导电线可以延伸到附图平面中以及从附图平面延伸出来，从而提供用以将电信号路由到管芯302中的各种元件和/或路由来自管芯302中的各种元件的电信号的导电通路。在第一面320处的导电接触部365和管芯302的第二面322可以使管芯302成为“双面”管芯。在一些实施例中，设置在接近量子点装置100的第一面117-1的组件与位于管芯302的第一面320处的导电接触部365之间的导电通路315-1可以布置成具有镜像布置，参考设置在接近量子点装置100的第二面117-2的组件和位于管芯302的第二面322处的导电接触部365之间的导电通路315-2。在如上所述量子点器件100是“单侧的”的一些实施例中，管芯302可以类似地是单侧的（例如，可以仅具有延伸到管芯302的单个面的导电通路）。
可以使用任何适合的技术形成在管芯302中提供导电通路315的导电通孔和/或导电线。这样的技术的示例可以包括减法制造技术、添加或半添加制造技术、单镶嵌制造技术、双镶嵌制造技术或任何其他适合的技术。在一些实施例中，氧化材料390的层和氮化物材料391的层可以使导电通路315中的各种结构与接近的结构绝缘，和/或可以在制造期间用作蚀刻停止。在一些实施例中，粘附层（未示出）可以被设置在管芯302的导电材料与接近的绝缘材料之间，以改善导电材料与绝缘材料之间的机械粘附。
栅106/108、掺杂区域140和量子阱堆叠147（以及接近的导电通孔/线）可以被称为量子点器件100的“器件层”的部分。导电线393可以被称为金属1或“M1”互连层，并且可以将器件层中的结构耦合到其他互连结构。导电通孔398和导电线396可以被称为金属2或“M2”互连层，并且可以直接形成在M1互连层上。
焊阻材料367可以被设置在导电接触部365周围，并且在一些实施例中，可以延伸到导电接触部365上。阻焊材料367可以是聚酰亚胺或相似的材料，或者可以是任何适当类型的封装阻焊材料。在一些实施例中，阻焊材料367可以是包括可光成像聚合物的液体或干膜材料。在一些实施例中，阻焊材料367可以是非可光成像的（并且可以使用激光钻孔或者掩模蚀刻技术形成其中的开口）。导电接触部365可以提供用以将其他组件（例如，封装衬底304，如下文讨论的，或者另一个组件）耦合到量子点器件100中的导电通路315的接触部，并且可以由任何适合的导电材料（例如，超导材料）形成。例如，可以在一个或多个导电接触部365上形成焊接结合部以将管芯302与另一组件（例如，电路板）机械地和/或电学地耦合，如下文讨论的。图59中图示的导电接触部365采取结合焊盘的形式，但是可以使用（例如，指派）其他第一级互连结构来将电信号路由到管芯302/路由来自管芯302的电信号，如下文讨论的。
管芯302中的导电通路和接近的绝缘材料（例如，绝缘材料130、氧化物材料390以及氮化物材料391）的组合可以提供管芯302的层间电介质（ILD）堆叠。图59的管芯302可以包括两个ILD堆叠，如示出的。如上文指出的，可以根据各种各样的设计将互连结构布置在量子点器件100内以路由电信号（特别地，该布置不限于在图59或任何其他附图中所描绘的互连结构的特定配置，并且可以包括更多或更少互连结构）。在量子点器件100的操作期间，电信号（诸如功率和/或输入/输出（I/O）信号）可以通过由导电通孔和/或导电线所提供的互连，以及通过封装衬底304的导电通路（下面讨论的）被路由到量子点器件100的栅106/108和/或掺杂区域140（和/或其他组件）和/或从量子点器件100的栅106/108和/或掺杂区域140（和/或其他组件）路由。
可以被用于导电通路313（下文讨论的）和315中的结构和/或管芯302和/或封装衬底304的导电接触部的示例超导材料可以包括铝、铌、锡、钛、锇、锌、钼、钽、钒或这样的材料的复合材料（例如，铌钛、铌铝或铌锡）。在一些实施例中，导电接触部365、379和/或399可以包括铝，并且第一级互连306和/或第二级互连308可以包括铟基焊料。
在量子点器件封装300（图60）中，第一级互连306可以设置在管芯302的第一面320与封装衬底304的第二面326之间。第一级互连307也可以设置在管芯302的第二面322与管芯309的第一面327之间。使第一级互连306/307设置在管芯302与封装衬底304/管芯309之间（例如，使用焊料凸点作为倒装芯片封装技术的部分）可以使得量子点器件封装300与使用常规线焊（wirebond）技术（其中管芯302与封装衬底304之间的导电接触部例如被约束为位于管芯302的外围上）可以实现的相比，能够实现较小占位面积和较高管芯对封装衬底的连接密度。例如，具有有着侧面长度N的正方形第一面320的管芯302可以能够形成对封装衬底304的仅4N个线焊互连，对比N2个倒装芯片互连（利用第一面320的整个“全场”表面区）。附加地，在一些应用中，线焊互连可以生成不可接受的热量，其可能损坏或以其它方式干扰量子点器件100的性能。使用焊料凸点作为第一级互连306/307可以使得量子点器件封装300能够具有相对于使用线焊来耦合管芯302和封装衬底304（和/或管芯302和管芯309）的低得多的寄生电感，其可能导致针对在管芯302与封装衬底304/管芯309之间传送的高速信号的信号完整性方面的改进。
封装衬底304可以包括第一面324和相对的第二面326。导电接触部399可以被设置在第一面324处，并且导电接触部379可以被设置在第二面326处。阻焊材料314可以被设置在导电接触部379周围，并且阻焊材料312可以被设置在导电接触部399周围；阻焊材料314和312可以采取上文关于阻焊材料367所讨论的任何形式。在一些实施例中，可以省略阻焊材料312和/或阻焊材料314。导电通路313可以贯穿封装衬底304的第一面324与第二面326之间的绝缘材料310，以任何期望的方式将导电接触部399中的各种导电接触部电耦合到导电接触部379中的各种导电接触部。绝缘材料310可以是介电材料（例如，ILD），并且例如可以采取本文中公开的绝缘材料130的任何实施例的形式。例如，导电通路313可以包括一个或多个导电通孔395和/或一个或多个导电线397。
管芯309可以包括第一面327，导电接触部380被放置在第一面327处。阻焊材料317可以设置在导电接触部380周围；阻焊材料317可以采用上文讨论的任何形式。在某些实施例中，可以省略阻焊材料317。管芯309可以包括任何期望的有源或无源电子器件，或者其自身可以是中介层或其他组件。
在一些实施例中，量子点器件封装300可以是有芯封装，是其中封装衬底304被构建在保留在封装衬底304中的载流子材料（未示出）上的一个。在这样的实施例中，载流子材料可以是作为绝缘材料310的部分的介电材料；激光通孔或其他穿孔可以被制成穿过载流子材料以允许导电通路313在第一面324与第二面326之间延伸。
在一些实施例中，封装衬底304可以是或者可以另外包括硅中介层，并且导电通路313可以是穿硅通孔。硅与可以被用于绝缘材料310的其他介电材料相比可以具有合期望低的热膨胀系数，并且因此可以限制封装衬底304在温度改变期间相对于这样的其他材料（例如，具有较高热膨胀系数的聚合物）的膨胀和收缩的程度。硅中介层还可以帮助封装衬底304实现合期望小的线宽，并且维持对管芯302的高连接密度。
限制差别的膨胀和收缩可以在量子点器件封装300被制造（并且暴露于较高温度）以及被用在冷却的环境（并且被暴露于较低温度）时帮助维持量子点器件封装300的力学和电学完整性。在一些实施例中，可通过维持封装衬底304中的导电材料的近似均匀的密度（使得封装衬底304的不同部分均匀地膨胀和收缩）、使用增强介电材料作为绝缘材料310（例如，具有二氧化硅填料的介电材料）或者利用更硬的材料作为绝缘材料310（例如，包括玻璃布纤维的预浸材料）来管理封装衬底304中的热膨胀和收缩。
管芯302的导电接触部365可以经由第一级互连306电耦合到封装衬底304的导电接触部379。在一些实施例中，第一级互连306可以包括焊料凸点或焊球（如在图60中图示的）；例如，第一级互连306可以是被初始地设置在管芯302上或者在封装衬底304上的倒装芯片（或可控塌陷芯片连接，“C4”）凸点。第一级互连307可以采用本文中参照第一级互连306所描述的任何形式。第二级互连308（例如，焊球或其他类型的互连）可以将在封装衬底304的第一面324上的导电接触部399耦合到诸如电路板（未示出）之类的另一组件。在下文关于图62讨论可以包括量子点器件封装300的电子封装的布置的示例。例如可以使用取放装置将管芯302与封装衬底304接触，并且回流或热压缩结合操作可以被用来经由第一级互连306将管芯302耦合到封装衬底304。可以使用类似的技术将管芯309结合到管芯302。
导电接触部365、379、380和/或399可以包括可以被选来为不同目的服务的多层材料。在一些实施例中，导电接触部365、379、380和/或399可以由铝形成，并且可以包括在铝与邻近的互连之间的一层金（例如，具有小于1微米的厚度），以限制接触部表面的氧化并且改善与邻近的焊料的粘附。在一些实施例中，导电接触部365、379、380和/或399可以由铝形成，并且可以包括诸如镍之类的一层垒金属，以及一层金，其中该层垒金属被设置在铝与该层金之间，并且该层金被设置在垒金属与邻近的互连之间。在这样的实施例中，金可以保护垒金属表面以免在组装之前被氧化，并且垒金属可以限制焊料从邻近的互连扩散到铝中。
在一些实施例中，如果量子点器件100被暴露于高温，量子点器件100中的结构和材料可能被损坏，该高温在常规的集成电路处理中是常见的（例如，大于100摄氏度，或者大于200摄氏度）。特别地，在其中第一级互连306/307包括焊料的实施例中，焊料可以是低温焊料（例如，具有低于100摄氏度的熔点的焊料），使得其可以被熔化以在不必须使管芯302暴露于较高温度并且没有损坏量子点器件100的情况下耦合导电接触部365和导电接触部379/380。可能适合的焊料的示例包括铟基焊料（例如，包括铟合金的焊料）。然而，当使用低温焊料时，这些焊料可能在量子点器件封装300的处置期间（例如，在室温或者室温与100摄氏度之间的温度下）不完全是固体的，并且因此第一级互连306/307的焊料单独可能不可靠地机械地耦合管芯302和封装衬底304/管芯309（并且因此可能不可靠地电学地耦合管芯302和封装衬底304/管芯309）。在一些这样的实施例中，量子点器件封装300可以进一步包括机械稳定器以维持管芯302与封装衬底304/管芯309之间的机械耦合，即使在第一级互连306/307的焊料不是固体的情况下。机械稳定器的示例可以包括被设置在管芯302与封装衬底304/管芯309之间的底部填充材料、被设置在管芯302与封装衬底304/管芯309之间的角胶、被设置在封装衬底304/管芯309上的管芯302周围的包覆成型材料和/或用以固定管芯302和封装衬底304/管芯309的机械框架。
图61A-B是晶片450和可以由晶片450形成的管芯452的顶视图；管芯452可以被包括在本文中公开的任何量子点器件封装（例如，量子点器件封装300）中。晶片450可以包括半导体材料，并且可以包括一个或多个管芯452，该管芯具有形成在晶片450的表面上的常规的和量子点器件元件。管芯452中的每一个可以是半导体产品的重复单元，其包括任何适合的常规的和/或量子点器件。在半导体产品的制造完成之后，晶片450可以经受单颗化过程，在该过程中管芯452中的每一个与彼此分离，以提供半导体产品的分立的“芯片”。管芯452可以包括一个或多个量子点器件100和/或支持电路，以将电信号路由到量子点器件100（例如，包括导电通孔和导电线的互连），以及任何其他IC组件。在一些实施例中，晶片450或管芯452可以包括存储器器件（例如，静态随机存取存储器（SRAM）器件）、逻辑器件（例如，AND、OR、NAND或NOR门）或任何其他适合的电路元件。这些器件中的多个器件可以被组合在单个管芯452上。例如，由多个存储器件形成的存储器阵列可以形成在与处理器件（例如，图66的处理器件2002）或被配置成将信息存储在存储器器件中或执行存储在存储器阵列中的指令的其他逻辑相同的管芯452上。例如，管芯452可以采用管芯300的形式。
图62是器件组装件400的侧面剖视图，该器件组装件400可以包括本文中公开的量子点器件封装300的任何实施例。器件组装件400包括被设置在电路板402上的许多组件。器件组装件400可以包括被设置在电路板402的第一面440和电路板402的相对的第二面442上的组件；一般地，组件可以被设置在两个面440和442或其中一个上。器件组装件400的任何组件可以视情况包括管芯302或量子点器件封装300，即使在图2中示出为“单侧”。
在一些实施例中，电路板402可以是印刷电路板（PCB），该印刷电路板（PCB）包括被介电材料的层彼此分离并且通过导电通孔互连的多个金属层。可以以期望的电路模式形成任何一个或多个金属层以在耦合到电路板402的组件之间路由电信号（可选地结合其他金属层）。在其他实施例中，电路板402可以是封装衬底或柔性板。
图62中图示的器件组装件400包括通过耦合组件416耦合到电路板402的第一面440的中介层上封装结构436。耦合组件416可以将中介层上封装结构436电学地且机械地耦合到电路板402，并且可以包括焊球（如在图60中示出的）、插座的凸形和凹形部分、粘附剂、底部填充材料和/或任何其他适合的电和/或机械耦合结构。
中介层上封装结构436可以包括通过耦合组件418耦合到中介层404的封装420。耦合组件418可以采取用于应用的任何适合的形式，诸如上文关于耦合组件416所讨论的形式。例如，耦合组件418可以是第二级互连308。尽管在图62中示出了单个封装420，但是多个封装可以耦合到中介层404；实际上，附加的中介层可以耦合到中介层404。中介层404可以提供被用来桥接电路板402和封装420的介于中间的衬底。例如，封装420可以是量子点器件封装300或者可以是常规的IC封装。在一些实施例中，封装420可以采取本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底304的量子点器件管芯302。通常，中介层404可以将连接伸展成更宽的间距或者将连接重新路由到不同连接。例如，中介层404可以将封装420（例如，管芯）耦合到用于耦合到电路板402的耦合组件416的球栅阵列（BGA）。在图62中所图示的实施例中，封装420和电路板402附接到中介层404的相对的侧面；在其他实施例中，封装420和电路板402可以附接到中介层404的同一侧面。在一些实施例中，三个或更多个组件可以借助于中介层404来互连。
中介层404可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或者诸如聚酰亚胺之类的聚合物材料形成。在一些实施例中，中介层404可以由交替的刚性或柔性材料形成，该交替的刚性或柔性材料可以包括上文所描述的用于在半导体衬底中使用的相同材料，诸如硅、锗以及其他III-V 族和IV族材料。中介层404可以包括金属互连408和通孔410，该通孔包括但不限于穿硅通孔（TSV）406。中介层404可以进一步包括嵌入式器件414，该嵌入式器件包括无源和有源器件二者。这样的设备可以包括但不限于电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电（ESD）器件以及存储器器件。诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统（MEMS）器件之类的更复杂的器件还可以形成在中介层404上。中介层上封装结构436可以采取本领域已知的任何中介层上封装结构的形式。
器件组装件400可以包括通过耦合组件422耦合到电路板402的第一面440的封装424。耦合组件422可以采取上文关于耦合组件416所讨论的任何实施例的形式，并且封装424可以采用上文关于封装420所讨论的任何实施例的形式。例如，封装424可以是量子点器件封装300或者可以是常规的IC封装。在一些实施例中，封装424可以采取本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括耦合到封装衬底304（例如，通过倒装芯片连接）的量子点器件管芯302。
图62中图示的器件组装件400包括通过耦合组件428耦合到电路板402的第二面442的封装上封装结构434。封装上封装结构434可以包括通过耦合组件430耦合在一起的封装426和封装432，使得封装426被设置在电路板402与封装432之间。在一些实施例中，封装426可包括管芯302和衬底304；封装432可以耦合到管芯302的另一侧。耦合组件428和430可以采取上文所讨论的耦合组件416的任何实施例的形式，并且封装426和432可以采取上文所讨论的封装420的任何实施例的形式。例如，封装426和432中的每一个可以是量子点器件封装300或者可以是常规的IC封装。在一些实施例中，封装426和432中的一个或两者可以采取本文中公开的量子点器件封装300的任何实施例的形式，并且可以包括（例如，通过倒装芯片连接）耦合到封装衬底304的管芯302。
如上文指出的，可以使用任何合适的技术来制造本文公开的量子点器件100。图63是根据各种实施例的操作量子点器件的说明性方法1000的流程图。尽管下面以特定的次序图示并且每个一次地描绘了关于方法1000所讨论的操作，但是这些操作可以被重复或者以不同的次序（例如，并行）适当地实行。附加地，可以适当地省略各种操作。可以参考上文所讨论的一个或多个实施例来图示方法1000的各种操作，但是方法1000可以被用来制造任何适合的量子点器件（包括本文中公开的实施例中的任何适合的实施例）。
在1002处，可以提供量子阱堆叠。例如，可以通过外延而在衬底144上形成材料堆叠146；材料堆叠146可以包括量子阱堆叠147（例如，如上面参照图4-5和50-51所讨论的）。
在1004处，可以提供绝缘材料以限定量子阱堆叠中的量子点形成区域。量子点形成区域可以被布置为多个平行的行。例如，绝缘材料128可以分离量子阱堆叠147的多个鳍部104，并且鳍部104中的量子阱层152可以提供一行行量子点形成区域111，如上文讨论的。在另一示例中，被设置在量子阱堆叠147上的绝缘材料128可以包括沟槽107，并且沟槽107下方的量子阱层152的部分可以提供量子点形成区域111，如上文讨论的。
在1006处，可以形成栅。栅可以遍布量子点形成区域的平行的行中的多个行。例如，栅106和/或栅108可以遍布多个鳍部104或多个沟槽107，如上文讨论的。
本文中公开了用于操作量子点器件100的许多技术。图64和65分别是根据各种实施例的操作量子点器件的特定说明性方法1020和1040的流程图。尽管下面以特定的次序图示并且每个一次地描绘了关于方法1020和1040所讨论的操作，但是这些操作可以被重复或者以不同的次序（例如，并行）适当地实行。附加地，可以适当地省略各种操作。可以参考上文所讨论的一个或多个实施例来图示方法1020和1040的各种操作，但是方法1020和1040可以被用来操作任何适合的量子点器件（包括本文中公开的实施例中的任何适合的实施例）。
转到图64的方法1020，在1022处，可以向接近于量子阱堆叠结构的第一面而设置的第一组栅施加电信号，以使得第一量子点在量子阱堆叠结构中形成。量子阱堆叠结构可以限定接近于第一面的多个第一行量子点形成区域，并且第一组栅中的每个栅可以遍布多个第一行。例如，可以通过导电通孔120-1/122-1向遍布量子阱堆叠147中的多行量子点形成区域111-1的栅106-1/108-1（延伸到第一面117-1的导电通路的部分）施加一个或多个电压，以使至少一个量子点142-1在量子阱层152-1中形成。
在1024处，可以向接近于量子阱堆叠结构的第二面而设置的第二组栅施加电信号，以使得第二量子点在量子阱堆叠结构中形成。量子阱堆叠结构可以限定接近于第二面的多个第二行量子点形成区域，并且第二组栅中的每个栅可以遍布多个第二行。例如，可以通过导电通孔120-2/122-2向栅106-2/108-2（延伸到第二面117-2的导电通路的部分）施加一个或多个电压，该栅106-2/108-2遍布量子阱堆叠147中的多行量子点形成区域111-2，以使至少一个量子点142-2在量子阱层152-2中形成。
在1026处，可以利用第二量子点来感测第一量子点的量子态。例如，量子阱层152-1中的量子点142-1的量子态可以由量子阱层152-2中的量子点142-2感测。
转到图65的方法1040，在1042处，作为使第一量子点（或多个第一量子点）在第一栅下方形成的部分，可以将电信号提供给遍布量子阱堆叠结构中的多个量子点形成区域的第一栅。例如，作为使第一量子阱142-1形成在栅108-11下面的量子阱堆叠147中的部分，可以向遍布多个量子点形成区域111的栅108-11施加电压。
在1044处，作为使第二量子点（或多个第二量子点）在第二栅下方的量子阱堆叠中形成的一部分，可以将电信号提供给遍布多个量子点形成区域的第二栅。例如，作为使第二量子点142-1形成在栅108-12下面的量子阱堆叠147中的部分，可以向遍布多个量子点形成区域111的栅108-12施加电压。
在1046处，作为（1）使第三量子点在第三栅下方形成或者（2）在第一量子点与第二量子点之间提供势垒的部分，电信号可以被提供给遍布多个量子点形成区域的第三栅。例如，作为（1）使第三量子点142-1形成在栅106-12下面的量子阱堆叠147中（例如，当栅106-12充当“柱塞”栅时）或者（2）在第一量子点（在栅108-11下方）与第二量子点（在栅108-12下方）之间提供势垒（例如，当栅106-12充当“垒”栅时）的部分，可以向栅106-12施加电压。
图66是可以包括本文中公开的任何量子点器件的示例量子计算设备2000的框图。许多组件在图66中被图示为被包括在量子计算设备2000中，但是可以省略或复制这些组件中的任何一个或多个，如适合于应用的那样。在一些实施例中，被包括在量子计算设备2000中的一些或全部组件可以附接到一个或多个印刷电路板（例如，母版）。在一些实施例中，这些组件中的各种组件可以被制造到单个片上系统（SoC）管芯上。另外，在各种实施例中，量子计算设备2000可以不包括图66中所图示的组件中的一个或多个，但是，量子计算设备2000可以包括用于耦合到一个或多个组件的接口电路。例如，量子计算设备2000可以不包括显示设备2006，但是可以包括显示设备2006可以被耦合到的显示设备接口电路（例如，连接器和驱动器电路）。在另一组示例中，量子计算设备2000可以不包括音频输入设备2024或音频输出设备2008，但是可以包括音频输入设备2024或音频输出设备2008可以被耦合到的音频输入或输出设备接口电路（例如，连接器和支持电路）。
量子计算设备2000可以包括处理设备2002（例如，一个或多个处理设备）。如本文中使用的，术语“处理设备”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。处理设备2002可以包括量子处理设备2026（例如，一个或多个量子处理设备），和非量子处理设备2028（例如，一个或多个非量子处理设备）。量子处理设备2026可以包括本文中公开的量子点器件100中的一个或多个，并且可以通过在可以在量子点器件100中生成的量子点上实行操作并且监控那些操作的结果来实行数据处理。例如，如上文讨论的，可以允许不同量子点相互作用，不同量子点的量子态可以被设定或变换，并且量子点的量子态可以（例如，通过另一量子点）被读取。量子处理设备2026可以是通用量子处理器或被配置成运行一个或多个特定量子算法的专用量子处理器。在一些实施例中，量子处理设备2026可以执行特别适合于量子计算机的算法，诸如利用素因式分解、加密/解密的加密算法、用以优化化学反应的算法、用以对蛋白质折叠进行建模的算法等。量子处理设备2026可以还包括支持电路以支持量子处理设备2026的处理能力，诸如输入/输出通道、多路复用器、信号混合器、量子放大器和模数转换器。
如上文指出的，处理设备2002可以包括非量子处理设备2028。在一些实施例中，非量子处理设备2028可以提供外围逻辑以支持量子处理设备2026的操作。例如，非量子处理设备2028可以控制读取操作的性能、控制写入操作的性能、控制量子比特的清除等。非量子处理设备2028还可以实行常规的计算功能以补充由量子处理设备2026提供的计算功能。例如，非量子处理设备2028可以以常规的方式与量子计算设备2000中的其他组件中的一个或多个（例如，下文所讨论的通信芯片2012、下文所讨论的显示设备2006等）接口连接，并且可以用作在量子处理设备2026与常规组件之间的接口。非量子处理设备2028可以包括一个或多个数字信号处理器（DSP）、专用集成电路（ASIC）、中央处理单元（CPU）、图形处理单元（GPU）、加密处理器（在硬件内执行加密算法的专用处理器）、服务器处理器或任何其他适合的处理设备。
量子计算设备2000可以包括存储器2004，该存储器2004自身可以包括一个或多个存储器器件，其诸如易失性存储器（例如，动态随机存取存储器（DRAM））、非易失性存储器（例如，只读存储器（ROM））、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，量子处理设备2026中的量子位的状态可以被读取并且被存储在存储器2004中。在一些实施例中，存储器2004可以包括与非量子处理器件2028共享管芯的存储器。该存储器可以被用作高速缓存存储器，并且可以包括嵌入式动态随机存取存储器（eDRAM）或自旋传递转矩磁性随机存取存储器（STT-MRAM）。
量子计算设备2000可以包括冷却装置2030。冷却装置2030可以在操作期间将量子处理设备2026维持在预先确定的低温下，以在量子处理设备2026中减少散射效应。该预先确定的低温可以取决于设置而变化；在一些实施例中，温度可以是5开氏度或更低。在一些实施例中，非量子处理设备2028（以及量子计算设备2000的各种其他组件）可以不被冷却装置2030冷却，并且可以代替地在室温下进行操作。冷却装置2030可以是例如稀释制冷机、氦-3制冷机或液氦制冷机。
在一些实施例中，量子计算设备2000可以包括通信芯片2012（例如，一个或多个通信芯片）。例如，通信芯片2012可以被配置用于管理用于将数据往返量子计算设备2000传输的无线通信。术语“无线的”及其派生词可以被用来描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用穿过非固体介质的经调制的电磁辐射来传送数据。该术语不暗示相关联的设备不包含任何线缆，尽管在一些实施例中它们可能不包含。
通信芯片2012可以实现许多无线标准或协议中的任何一个，包括但不限于，包括Wi-Fi（IEEE 1402.11族）、IEEE 1402.16标准（例如，IEEE 1402.16-2005修订）的电子电气工程师协会（IEEE）标准，长期演进（LTE）项目以及任何修订、更新和/或修正（例如，高级LTE项目、超移动宽带（UMB）项目（也被称为“3GPP2”）等）。兼容IEEE 1402.16的宽带无线接入（BWA）网络一般被称为WiMAX网络，其是表示全球微波接入互操作性的首字母缩写词，其为针对通过了针对IEEE 1402.16标准的一致性和互操作性测试的产品的认证标记。通信芯片2012可以根据全球移动通信系统（GSM）、通用分组无线电服务（GPRS）、通用移动电信系统（UMTS）、高速分组接入（HSPA）、演进HSPA（E-HSPA）或LTE网络来进行操作。通信芯片2012可以根据GSM演进增强数据（EDGE）、GSM EDGE无线电接入网络（GERAN）、通用陆地无线电接入网络（UTRAN）或演进UTRAN（E-UTRAN）来进行操作。通信芯片2012可以根据码分多址（CDMA）、时分多址（TDMA）、数字增强无绳电信（DECT）、数据优化演进（EV-DO）、其衍生物以及被指定为3G、4G、5G及以上的任何其它无线协议来进行操作。在其它实施例中，通信芯片2012可以根据其它无线协议进行操作。量子计算设备2000可以包括天线2022，以促进无线通信和/或接收其他无线通信（诸如，AM或FM无线电传输）。
在一些实施例中，通信芯片2012可以管理有线通信，诸如电学、光学或任何其他适合的通信协议（例如，以太网）。如上文提到的，通信芯片2012可以包括多个通信芯片。例如，第一通信芯片2012可以专用于诸如Wi-Fi或蓝牙之类的较短程无线通信，并且第二通信芯片2012可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的之类的较长程无线通信。在一些实施例中，第一通信芯片2012可以专用于无线通信，并且第二通信芯片2012可以专用于有线通信。
量子计算设备2000可以包括电池/电源电路2014。电池/电源电路2014可以包括一个或多个能量存储设备（例如，电池或电容器）和/或电路，以用于将量子计算设备2000的组件耦合到与量子计算设备2000分离的能量源（例如，AC线路电源）。
量子计算设备2000可以包括显示设备2006（或者对应的接口电路，如上文讨论的）。显示设备2006可以包括任何视觉指示器，例如诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器（LCD）、发光二极管显示器或平板显示器。
量子计算设备2000可以包括音频输出设备2008（或者对应的接口电路，如上文讨论的）。音频输出设备2008可以包括生成可听指示器的任何设备，例如诸如扬声器、耳机或耳塞。
量子计算设备2000可以包括音频输入设备2024（或者对应的接口电路，如上文讨论的）。音频输入设备2024可以包括生成表示声音的信号的任何设备，诸如传声器、传声器阵列或数字仪器（例如，具有音乐设备数字接口（MIDI）输出端的仪器）。
量子计算设备2000可以包括全球定位系统（GPS）设备2018（或者对应的接口电路，如上文讨论的）。GPS设备2018可以与基于卫星的系统进行通信，并且可以接收量子计算设备2000的位置，如本领域已知的。
量子计算设备2000可以包括其他输出设备2010（或者对应的接口电路，如上文讨论的）。其他输出设备2010的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线传输器或附加的存储设备。
量子计算设备2000可以包括其他输入设备2020（或者对应的接口电路，如上文讨论的）。其他输入设备2020的示例可以包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、光标控制设备（诸如鼠标、触控笔、触摸板）、条形码阅读器、快速响应（QR）码阅读器、任何传感器或者射频识别（RFID）阅读器。
量子计算设备2000或其组件的子集可以具有任何适当的形状因数，诸如手持式或移动计算设备（例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超极本计算机、个人数字助理（PDA）、超移动个人计算机等）、台式计算设备、服务器或其他联网的计算组件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字相机、数字视频录像机或可穿戴计算设备。
虽然在附图中图示的实施例中的各种实施例可以包括恰好两个量子阱层152，但这仅仅是为了说明性目的，并且根据本公开的教导，本文中所讨论的任何量子点器件100（或相关联的方法或器件）可以包括三个或更多个量子阱层152。因此，本文公开的量子点器件100中的各种量子点器件可以被视为包括两个或更多个量子阱层152的堆叠的量子阱结构。例如，量子点器件100中的双量子阱结构可以包括两个或更多个量子阱层152。
下面的段落提供本文中公开的实施例的各种实施例的示例。
示例1是一种器件，其包括：量子点器件的量子阱堆叠结构，其中量子阱堆叠结构包括绝缘材料以限定多行量子点形成区域；以及遍布行中的多个行的栅。
示例2可以包括示例1的主题，并且可以进一步指定所述栅包括遍布行中的多个行的栅金属。
示例3可以包括示例1中的任一项的主题，并且可以进一步指定该栅是遍布行中的多个行的多个栅中的一个。
示例4可以包括示例3的主题，并且可以进一步包括被设置在多个栅中的邻近的栅之间的间隔部材料。
示例5可以包括示例1-4中的任一项的主题，并且可以进一步包括：被设置在栅上的层间电介质（ILD）；以及导电接触部，其贯穿ILD以接触栅的栅金属。
示例6可以包括示例1-5中的任一项的主题，并且可以进一步指定量子阱堆叠结构包括连续的量子阱堆叠，该连续的量子阱堆叠包括多行的量子点形成区域，其中绝缘材料被设置在连续的量子阱堆叠上，绝缘材料包括对应于多个行的多个沟槽，并且多个沟槽朝向连续的量子阱堆叠延伸。
示例7可以包括示例6的主题，并且可以进一步指定栅的栅金属至少部分地设置在多个沟槽中的每一个中。
示例8可以包括示例7的主题，并且可以进一步指定栅电介质被设置在栅金属与连续的量子阱堆叠之间的沟槽的底部处。
示例9可以包括示例1-5中任一项的主题，并且可以进一步指定量子阱堆叠结构包括对应于多个行的多个鳍部，每个鳍部包括量子阱堆叠，其中绝缘材料被设置在鳍部之间。
示例10可以包括示例9的主题，并且可以进一步指定邻近的鳍部被间隔开20到100纳米之间的距离。
示例11可以包括示例1-10中任一项的主题，并且可以进一步指定量子阱堆叠结构包括第一和第二量子阱层，栅是被设置在量子阱堆叠结构的第一面上的第一栅，并且该器件进一步包括被设置在量子阱堆叠结构的第二面上的第二栅，其中第二面与第一面相反。
示例12可以包括示例11的主题，并且可以进一步指定第二栅是量子阱堆叠结构周围的第一栅的镜像。
示例13可以包括示例1-12中的任一项的主题，并且可以进一步指定量子阱堆叠包括至少一个硅量子阱层，或至少一个锗量子阱层。
示例14可以包括示例1-13中的任一项的主题，并且可以进一步指定栅的栅金属是氮化钛。
示例15是一种操作量子点器件的方法，其包括：向接近于量子阱堆叠结构的第一面设置的第一组栅施加电信号，以使第一量子点在量子阱堆叠结构中形成，其中量子阱堆叠结构限定接近于第一面的多个第一行量子点形成区域，并且第一组栅中的每个栅遍布多个第一行；向接近于量子阱堆叠结构的第二面设置的第二组栅施加电信号，以使第二量子点在量子阱堆叠结构中形成，其中量子阱堆叠结构限定接近于第二面的多个第二行量子点形成区域，并且第二组栅中的每个栅遍布多个第二行；并且利用第二量子点感测第一量子点的量子态。
示例16可以包括示例15的主题，并且可以进一步指定利用第二量子点感测第一量子点的量子态包括利用第二量子点感测第一量子点的自旋态。
示例17可以包括示例15-16中的任一项的主题，并且可以进一步包括：向第一组栅施加电信号以使第三量子点在量子阱堆叠结构中形成；以及在利用第二量子点感测第一量子点的量子态之前，允许第一和第三量子点相互作用。
示例18可以包括示例17的主题，并且可以进一步指定允许第一和第三量子点相互作用包括向第一组栅施加电信号以控制第一与第三量子点之间的相互作用。
示例19可以包括示例15-18中任一项的主题，并且可以进一步指定第一量子点是通过将向第一组栅施加电信号而在第一行量子点形成区域中形成的多个第一量子点中的一个。
示例20可以包括示例15-19中任一项的主题，并且可以进一步指定量子阱堆叠结构的第一面上的第一组栅的布置通过量子阱堆叠结构的第二面上的第二组栅的布置来镜像化。
示例21是一种制造量子点器件的方法，其包括：提供量子阱堆叠；提供绝缘材料以限定量子阱堆叠中的量子点形成区域，其中量子点形成区域被布置为多个平行的行；以及形成遍布量子点形成区域平行的行中的多个行的栅。
示例22可以包括示例21的主题，并且可以进一步指定提供绝缘材料包括在量子阱堆叠之上提供绝缘材料，其中绝缘材料包括沟槽。
示例23可以包括示例22的主题，并且可以进一步指定形成栅包括在绝缘材料上形成栅，其中栅延伸到沟槽中。
示例24可以包括示例21的主题，并且可以进一步指定提供绝缘材料包括：去除至少一些量子阱堆叠以形成鳍部；以及在鳍部之间提供绝缘材料。
示例25可以包括示例21-24中任一项的主题，并且可以进一步指定量子阱堆叠包括第一和第二量子阱层，提供量子阱堆叠包括在支撑件上提供量子阱堆叠，并且该方法进一步包括：在形成栅之后，将第一和第二量子阱层与支撑件分离。
示例26可以包括示例25的主题，并且可以进一步指定将第一和第二量子阱层与支撑件分离包括抛光掉支撑件。
示例27可以包括示例25-26中任一项的主题，并且可以进一步指定栅是形成在量子阱堆叠的第一面之上的第一栅，并且该方法进一步包括在量子阱堆叠的第二面之上形成栅，其中第二面与第一面相反。
示例28是一种量子计算设备，其包括：一种量子处理设备，其中该量子处理设备包括量子阱堆叠，该量子阱堆叠包括具有多个平行的行的有源量子点区域的有源量子阱层和具有多个平行的行的读取量子点区域的读取量子阱层，其中，有源量子阱层和读取量子阱层由垒层间隔开，量子处理设备包括第一组栅，每个栅遍布有源量子点区域的平行的行中的多个行，以控制量子点在有源量子阱层中的形成，并且量子处理设备包括第二组栅，每个栅遍布读取量子点区域的平行的行中的多个行，以控制量子点在所述读取量子阱层中的形成；非量子处理设备，其耦合到量子处理设备，以控制向所述第一组栅和第二组栅施加的电压；以及存储器设备，用以存储在量子处理设备的操作期间由读取量子阱层生成的数据。
示例29可以包括示例28的主题，并且可以进一步指定有源量子阱层和读取量子阱层被分布在多个鳍部中间。
示例30可以包括示例28的主题，并且可以进一步指定有源量子点区域由被设置在量子阱堆叠的第一面上的第一绝缘材料中的沟槽限定。
示例31可以包括示例30的主题，并且可以进一步指定读取量子点区域由被设置在量子阱堆叠的第二面上的第二绝缘材料中的沟槽限定。
示例32可以包括示例28-31中任一项的主题，并且可以进一步包括冷却装置，以将量子处理器件的温度维持在5开氏度以下。
示例33可以包括示例32的主题，并且可以进一步指定冷却装置包括稀释制冷机。
示例34可以包括示例32的主题，并且可以进一步指定冷却装置包括液氦制冷机。
示例35可以包括示例28-34中任一项的主题，并且可以进一步指定存储器设备要存储要被量子处理设备执行的针对量子计算算法的指令。

Claims (14)

1.一种器件，其包括：
量子点器件的量子阱堆叠结构，其中所述量子阱堆叠结构包括多行量子点形成区域，并且绝缘材料存在于所述多行中的相邻行之间；以及
遍布所述行中的多个行的栅，
其中所述量子点被所述量子点形成区域约束在行中并且被所述栅约束在列中，
其中所述量子阱堆叠结构包括连续的量子阱堆叠，其包括多行的量子点形成区域，以及
其中所述绝缘材料位于所述连续的量子阱堆叠上方，所述绝缘材料包括对应于所述多个行的多个沟槽，并且所述多个沟槽朝向所述连续的量子阱堆叠延伸，
其中所述量子阱堆叠结构包括第一和第二量子阱层，所述栅是被设置在所述量子阱堆叠结构的第一面上的第一栅，并且所述器件进一步包括：
第二栅，其被设置在所述量子阱堆叠结构的第二面上，其中所述第二面与所述第一面相反，
通过向所述第一栅施加电信号而在所述量子阱堆叠结构中形成的第一量子点，通过向所述第二栅施加电信号而在所述量子阱堆叠结构中形成的第二量子点，通过检测由所述量子点中的电荷生成的电场来利用所述第二量子点感测的所述第一量子点的量子态。
2.根据权利要求1所述的器件，其中所述栅包括遍布所述行中的多个行的栅金属。
3.根据权利要求1所述的器件，其中所述栅是遍布所述行中的多个行的多个栅中的一个。
4.根据权利要求3所述的器件，进一步包括：
间隔部材料，其被设置在多个栅中的邻近的栅之间。
5.根据权利要求1所述的器件，进一步包括：
被设置在所述栅上的层间电介质（ILD）；以及
导电接触部，其贯穿ILD以接触所述栅的栅金属。
6.根据权利要求1所述的器件，其中所述栅的栅金属至少部分地设置在所述多个沟槽中的每一个中。
7.根据权利要求6所述的器件，其中栅电介质被设置在所述栅金属与所述连续的量子阱堆叠之间的沟槽的底部处。
8.根据权利要求1所述的器件，其中所述第二栅是在所述量子阱堆叠结构周围的第一栅的镜像。
9.一种操作量子点器件的方法，其包括：
向接近于量子阱堆叠结构的第一面设置的第一组栅施加电信号，以使第一量子点在所述量子阱堆叠结构中形成，其中所述量子阱堆叠结构限定接近于所述第一面的多个第一行量子点形成区域，并且所述第一组栅中的每个栅遍布所述多个第一行，其中所述量子点被所述量子点形成区域约束在行中并且被所述栅约束在列中；
向接近于所述量子阱堆叠结构的第二面设置的第二组栅施加电信号，以使第二量子点在所述量子阱堆叠结构中形成，其中所述量子阱堆叠结构限定接近于所述第二面的多个第二行量子点形成区域，并且所述第二组栅中的每个栅遍布所述多个第二行；并且
通过检测由所述量子点中的电荷生成的电场来利用所述第二量子点感测所述第一量子点的量子态，其中可以向所述栅中的每一个单独地施加电压，所述栅可以被用作垒栅以调整形成在邻近的栅下面的量子点之间的势垒。
10.根据权利要求9所述的方法，其中利用所述第二量子点感测所述第一量子点的量子态包括利用所述第二量子点感测所述第一量子点的自旋态。
11.根据权利要求9-10中任一项所述的方法，其中，所述第一量子点是通过向所述第一组栅施加电信号而在所述第一行量子点形成区域中形成的多个第一量子点中的一个。
12.根据权利要求9-10中任一项所述的方法，其中所述量子阱堆叠结构的第一面上的第一组栅的布置通过所述量子阱堆叠结构的第二面上的第二组栅的布置来镜像化。
13.一种制造量子点器件的方法，其包括：
提供量子阱堆叠；
提供绝缘材料以限定量子阱堆叠中的量子点形成区域，其中所述量子点形成区域被布置为多个平行的行，并且所述绝缘材料存在于所述多个平行的行中的相邻行之间；以及
形成遍布所述量子点形成区域平行的行中的多个行的栅，其中所述量子点被所述量子点形成区域约束在行中并且被所述栅约束在列中，
其中：
所述量子阱堆叠结构包括连续的量子阱堆叠，其包括多个平行的行的量子点形成区域，所述绝缘材料位于所述连续的量子阱堆叠上方，所述绝缘材料包括对应于所述多个平行的行的多个沟槽，并且所述多个沟槽朝向所述连续的量子阱堆叠延伸，
所述量子阱堆叠结构包括多个鳍部，所述多个鳍部对应于所述多个平行的行，每个鳍部包括量子阱堆叠，且所述绝缘材料在所述鳍部之间，
其中所述量子阱堆叠结构包括第一和第二量子阱层，所述栅是被设置在所述量子阱堆叠结构的第一面上的第一栅，并且所述器件进一步包括：
第二栅，其被设置在所述量子阱堆叠结构的第二面上，其中所述第二面与所述第一面相反，
向所述第一栅施加电信号以使第一量子点在所述量子阱堆叠结构中形成，向所述第二栅施加电信号以使第二量子点在所述量子阱堆叠结构中形成，通过检测由所述量子点中的电荷生成的电场来利用所述第二量子点感测所述第一量子点的量子态。
14.根据权利要求13所述的方法，其中提供所述量子阱堆叠包括在支撑件上提供所述量子阱堆叠，并且所述方法进一步包括：
在形成所述栅之后，将所述第一和第二量子阱层与所述支撑件分离。
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