CN109791944A - 单电子晶体管 - Google Patents

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Abstract

本文公开了单电子晶体管（SET）器件以及相关方法和设备。在一些实施例中，一种SET器件可包括：第一和第二源极/漏极（S/D）电极，其被分别布置在第一绝缘支撑件的侧面上和第二绝缘支撑件的侧面上；岛，其被布置在第一和第二S/D电极之间并且延伸到第一和第二绝缘支撑件之间的区域中。在一些实施例中，一种SET器件可包括：第一和第二S/D电极，其被布置在基体上；岛，其被布置在第一和第二S/D电极之间的区域中；第一和第二电介质部分，其被分别布置在所述岛与第一和第二S/D电极之间；以及第三电介质部分，其被布置在所述基体和所述岛之间。

Description

单电子晶体管
背景技术
单电子晶体管（SET）是一种电子器件，在该电子器件中，载流子通过隧穿一对隧道结而流动。用于SET加工的一个常规方案称为Dolan桥技术；在这种技术中，执行双层电子束抗蚀剂和双角度蒸发来沉积形成SET的金属。
附图说明
通过下面的结合附图的详细描述将会容易地理解各实施例。为了促进该描述，同样的参考标号标出同样的结构元素。在附图的各图中，通过示例而非通过限制的方式来例示各实施例。
图1A-1F是根据各种实施例的单电子晶体管（SET）器件的各种视图。
图2A-2C、3A-3C、4A-4C、5A-5C、6A-6C、7A-7C、8A-8C、9A-9C、10A-10C、11A-11C、12A-12C和13A-13C例示了根据各种实施例的图1A-1F的SET器件的制造中的各种示例阶段。
图14A-14F是根据各种实施例的另一SET器件的各种视图。
图15A-15C、16A-16C、17A-17C和18A-18C例示了根据各种实施例的图14A-14F的SET器件的制造中的各种示例阶段。
图19A-19F是根据各种实施例的另一SET器件的各种视图。
图20A-20C、21A-21C和22A-22C例示了根据各种实施例的图19A-19F的SET器件的制造中的各种示例阶段。
图23A-23F是根据各种实施例的另一SET器件的各种视图。
图24A-24C例示了根据各种实施例的图23A-23F的SET器件的制造中的示例阶段。
图25是根据各种实施例的包括SET器件的管芯的剖视图。
图26是根据各种实施例的SET器件封装的剖视图。
图27A和27B是可包括本文公开的任何SET器件的晶片和管芯的顶视图。
图28是可包括本文公开的任何SET器件的器件组件的剖视侧视图。
图29是根据各种实施例的制造SET器件的例示性方法的流程图。
图30是根据各种实施例的制造SET器件的另一例示性方法的流程图。
图31是根据各种实施例的操作SET器件的例示性方法的流程图。
图32是根据各种实施例的可包括本文公开的任何SET器件的示例计算设备的框图。
具体实施方式
本文公开了单电子晶体管（SET）器件以及相关方法和设备。在一些实施例中，一种SET器件可包括：第一和第二源极/漏极（S/D）电极，其被分别布置在第一绝缘支撑件的侧面上和第二绝缘支撑件的侧面上；岛（island），其被布置在第一和第二S/D电极之间并且延伸到第一和第二绝缘支撑件之间的区域中。在一些实施例中，一种SET器件可包括：第一和第二S/D电极，其被布置在基体上；岛，其被布置在第一和第二S/D电极之间的区域中；第一和第二电介质部分，其被分别布置在所述岛与第一和第二S/D电极之间；以及第三电介质部分，其被布置在所述基体和所述岛之间。本文还详细讨论了其他实施例。
在下面的详细描述中，参照附图，附图形成该详细描述的一部分，并且在附图中通过例示的方式示出了可实践的实施例。应该理解，在不脱离本公开的范围的情况下可使用其他实施例并且可实现结构或逻辑改变。因此，不应该在限制性意义上理解下面的详细描述。
各种操作可被以最有助于理解要求保护的主题的方式依次描述为多个分立动作或操作。然而，描述的次序不应该被解释为暗示这些操作必须依赖于次序。特别地，这些操作可不按照呈现的次序执行。可按照不同于描述的实施例的次序执行描述的操作。在另外的实施例中，可执行各种另外的操作和/或可省略描述的操作。
为了本公开的目的，短语“A和/或B”表示（A）、（B）或（A和B）。为了本公开的目的，短语“A、B和/或C”表示（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）。当参照测量范围使用术语“在……之间”时，术语“在……之间”包括测量范围的端点。如本文所使用的，符号“A/B/C”表示（A）、（B）和/或（C）。
所述描述使用短语“在一实施例中”或“在实施例中”，它们均可指代相同或不同实施例中的一个或多个。另外，如关于本公开的实施例所使用的，术语“包括”、“包含”、“具有”等是同义的。本公开可使用基于视角的描述，诸如“在...上方”、“在...下方”、“顶”、“底”和“侧”；这种描述被用于方便讨论，而非意图限制公开的实施例的应用。本公开可使用单数术语“层”，但术语“层”应该被理解为指代可包括多个不同材料层的组件。附图未必按照比例绘制。为了容易讨论，与特定编号的附图关联的所有带有字母的子图可通过该附图的编号指代；例如，图1A-1F可称为“图1”，图2A-2C可称为“图2”等。
图1提供SET器件100的第一实施例的各种视图。特别地，图1A是通过图1C、1E和1F的剖面A-A的SET器件100的剖视图；图1B是通过图1C、1E和1F的剖面B-B的SET器件100的剖视图；图1C是通过图1A、1B、1D和1F的剖面C-C的SET器件100的剖视图；图1D是在去除了绝缘体510的情况下朝着剖面A-A的SET器件100的侧视图；图1E是在去除了绝缘体510的情况下从栅极电极506朝着剖面C-C的SET器件100的侧视图；和图1F是在去除了绝缘体510的情况下SET器件100的顶视图。
如图1中所示，SET器件100可包括源极/漏极（S/D）结构581，S/D结构581包括布置在基体502上的两个S/D支撑件514。S/D结构581还可包括S/D电极504，S/D电极504被布置在S/D支撑件514的侧面562上；在图1的实施例中，可不在S/D支撑件514的相对的侧面564上布置电极。两个S/D支撑件514和两个S/D电极504可通过中间电介质508和岛512而被分隔开。特别地，SET器件100可包括两个隧道结（TJ）570，每个TJ 570由“夹在”S/D电极504和岛512之间的电介质508的一部分形成。S/D结构581可包括S/D支撑件514、电介质508、S/D电极504和岛512。
电介质508可沿S/D支撑件514的侧壁572延伸，并且沿S/D电极504的侧壁574延伸。在一些实施例中，电介质508可沿着基体502在S/D支撑件514和S/D电极504之间延伸，以使得电介质508的一部分被布置在岛512和基体502之间。电介质508还可沿绝缘体510的侧壁576延伸，如图中所示。在一些实施例中，电介质508可具有0.5和5纳米之间（例如，1纳米）的基本上均匀的厚度524。
岛512可被布置在由电介质508形成的“盒子”的底部。在一些实施例中，岛512的顶面578可从S/D支撑件514的顶面580向回凹入；在一些这种实施例中，绝缘体510的一部分可被布置在由电介质508形成的“盒子”中，以使得岛512被布置在绝缘体510的这个部分和基体502之间。在一些实施例中，岛512可具有5和30纳米之间（例如，10纳米）的厚度588。
SET器件100还可包括栅极结构583。栅极结构583可包括支撑件516，支撑件516被布置在基体502上。栅极结构583还可包括栅极电极506，栅极电极506被布置在栅极支撑件516的侧面568上；在图1的实施例中，可不在栅极支撑件516的相对的侧面566上布置电极。S/D电极504、电介质508、岛512和栅极电极506可一起提供SET。
在本文公开的SET器件100的使用期间，电压可被跨S/D电极504施加和施加于栅极电极506以提供用于载流子（例如，电子）隧穿TJ 570从而进入和离开岛512的电势。特别地，栅极电极506可按照电容方式耦合到岛512，并且因此，栅极电极506的电势可被用于调谐岛512的电势。因为载流子（例如，电子）经由隧穿进入岛512，所以载流子到岛512中的流动是离散现象，并且可由在任何给定时间占据岛512的载流子的数量表征。岛512的电导（并且因此，SET器件100的电导）可响应于位于岛512附近的电荷而变化，并且这个电导的变化率可以是栅极电极506上的电压的函数。因此，当SET器件100要被用作电荷检测器时（并且因此，当存在电荷时，希望电导的较大变化），栅极电极506上的电压可被设置为与SET器件100的偏置-电导曲线的陡峭斜率对应的偏置电平。在一些实施例中，SET器件100可被用作量子计算设备中的电荷检测器以检测附近量子位的状态（例如，检测附近量子阱中捕获的电子的自旋态）。
在一些实施例中，本文公开的SET器件100其自身可用作量子计算设备中的量子位。例如，电子可被限制在岛512中，并且电子的自旋可被用作用于量子计算的量子位。因此，本文公开的任何SET器件100可在计算设备中被用于检测基于自旋的量子位的状态，提供基于自旋的量子位，或二者。
在一些实施例中，S/D电极504的顶面582可从S/D支撑件514的顶面580向回凹入。类似地，在一些实施例中，栅极电极506的顶面584可从栅极支撑件516的顶面586向回凹入。在一些实施例中，栅极电极506和S/D电极504可具有相同高度526。在其他实施例中，栅极电极506和S/D电极504可具有不同高度。通常，栅极电极506和/或S/D电极504的高度526可处于5和15纳米之间（例如，10纳米）。在一些实施例中，S/D支撑件514和栅极支撑件516可具有相同高度522。在其他实施例中，S/D支撑件514和栅极支撑件516可具有不同高度。通常，栅极支撑件516和/或S/D支撑件514的高度522可处于20和100纳米之间（例如，处于30和80纳米之间，或近似等于50纳米）。在一些实施例中，S/D支撑件514和栅极支撑件516可具有相同宽度518。在其他实施例中，S/D支撑件514和栅极支撑件516具有不同宽度。通常，S/D支撑件514和/或栅极支撑件516的宽度518可处于20和100纳米之间（例如，40纳米）。
S/D电极504可具有1和10纳米之间（例如，5纳米）的宽度590。更小的S/D电极504可适合于更高的温度（例如，室温）操作；例如，宽度590可处于1和5纳米之间（例如，2纳米）。在一些实施例中，栅极电极506的宽度520可与S/D电极504的宽度590相同。在一些实施例中，栅极电极506的宽度520可不同于S/D电极504的宽度590。通常，栅极电极506的宽度520可采用本文参照S/D电极504的宽度590讨论的任何实施例的形式。在一些实施例中，如图1A中所示，S/D电极504和栅极支撑件516的间隔587可处于80和200纳米之间（例如，100纳米）。
如图1中所示，在一些实施例中，电介质508可侧向延伸超出两个S/D支撑件514之间的区域（例如，沿由箭头511指示的维度）。电介质508还可侧向延伸超出两个S/D电极504之间的区域。类似地，在一些实施例中，岛512可侧向延伸超出两个S/D支撑件514之间的区域，并且岛512可侧向延伸超出两个S/D电极504之间的区域。在一些实施例中，电介质508的覆盖区可具有25和105纳米之间（例如，40和50纳米之间）的侧向尺寸530（沿S/D电极504之间的轴线的方向）。在一些实施例中，岛512可具有25和100纳米之间（例如，40纳米）的侧向尺寸585（沿S/D电极504之间的轴线的方向）。在一些实施例中，电介质508可具有25和100纳米之间（例如，40纳米）的侧向尺寸528（垂直于S/D电极504之间的轴线）。
通常，当SET的自电容是主导电容时，岛512越小，针对给定温度本文公开的任何SET器件100的电荷灵敏度越好。特别地，SET器件100可具有关联的充电能量，所述充电能量代表响应于附近电荷的电导的变化率；较大的充电能量代表对附近电荷的较高灵敏度。充电能量可与岛512的自电容成反比，并且岛的自电容可与岛512的尺寸成比例。当SET器件100的环境的温度增加（例如，增加到室温）时，SET器件100的灵敏度通常受到损害。较大的充电能量可帮助SET器件100在较高的温度（例如，室温）实现足够的灵敏度，并且因此，当岛512的自电容是主导电容时，在将要在这些较高的温度操作的SET器件100中，较小的岛512可以是有优势的。
任何合适的材料可被用于图1的SET器件100中。S/D支撑件514和栅极支撑件516可以是提供机械支撑件的“虚设”结构，可抵靠所述机械支撑件分别形成S/D电极504和栅极电极506。在一些实施例中，S/D支撑件514和栅极支撑件516可由绝缘材料（诸如，氧化物）形成。S/D电极504和栅极电极506可由任何合适的导电材料（诸如，金属）形成。在一些实施例中，S/D电极504和栅极电极506可由贵金属形成，贵金属可在制造期间提供有优势的抗腐蚀能力并且由此促进TJ 570的可靠构造（因为不存在氧化物干扰）。
绝缘体510可以是合适的介电材料，诸如任何夹层电介质（ILD）材料。电介质508可以是氧化硅、碳掺杂氧化物或任何合适的低k介电材料。在各种实施例中，岛512可以是半导体材料（例如，硅）或金属（例如，贵金属，诸如铜或铂）。
虽然图1中例示了单个SET器件100，但器件可包括SET器件100的阵列（例如，通过在一维或二维阵列中平铺图1F中所示的SET器件100，使S/D结构581和栅极结构583交替）。
可使用任何合适的过程来制造图1的SET器件100。例如，图2-13描绘用于制造图1的SET器件100的示例过程中的各阶段的各种剖视图。图2-13中所示的阶段的各种部件的材料和尺寸可采用本文讨论的任何实施例的形式。在图2-13中，“A”子图代表通过剖面A-A的剖视图（类似图1A），“B”子图代表通过剖面B-B的剖视图（类似图1B），并且“C”子图代表通过剖面C-C的剖视图（类似图1C）。
图2描绘包括基体502的组件602。基体502可采用以上参照图1讨论的任何形式；例如，基体502可以是半导体晶片或布置在半导体晶片上的结构。
图3描绘在执行下述操作之后的组件604：在组件604（图2）的基体502上提供支撑材料592和栅极支撑件516。在一些实施例中，支撑材料592和栅极支撑件516均可基本上定形为长方体。支撑材料592和栅极支撑件516均可采用从基体502延伸的“鳍”的形式，并且可被使用任何合适的技术形成。例如，在一些实施例中，绝缘材料可被层状沉积在基体502上，并且图案化以形成支撑材料592和栅极支撑件516。在其他实施例中，牺牲材料可被层状沉积在基体502上，沟槽可在牺牲材料中被向下形成至基体502，沟槽可被利用绝缘材料填充以形成支撑材料592和栅极支撑件516，然后牺牲材料可被去除。这些实施例仅是示例，并且任何期望技术可被用于在基体502上形成支撑材料592和栅极支撑件516。
图4描绘在执行下述操作之后的组件606：在组件604（图3）上沉积导电材料532。在一些实施例中，导电材料532可被保形地沉积在组件604上，在支撑材料592和栅极支撑件516和暴露的基体502上方延伸到期望厚度。导电材料532的厚度可基本上等于以上讨论的宽度590和520。通过例如原子层沉积（ALD），可执行这种保形沉积。使用ALD沉积导电材料532可允许沉积的厚度被非常好地控制，帮助实现小且可靠尺寸的SET器件100。
图5描绘在执行下述操作之后的组件608：对组件606（图4）的导电材料532进行定向向回蚀刻以沿“竖直”方向去除期望厚度的导电材料532，并且留下期望高度589的导电材料532。高度589可等于以上讨论的高度526。特别地，导电材料532可被从支撑材料592的顶面595、栅极支撑件516的顶面586并且从基体502的暴露区域去除，其中导电材料532的厚度小于或等于去除的厚度。定向蚀刻可在支撑材料592和栅极支撑件516的侧面上留下部分导电材料532。特别地，导电材料596可被布置在支撑材料592的侧面597上，导电材料534可被布置在支撑材料592的侧面598上，栅极电极506可被布置在栅极支撑件516的侧面568上，并且导电材料594可被布置在栅极支撑件516的侧面566上。如以上参照图1所讨论的，在一些实施例中，导电材料532可分别凹入到支撑材料592和栅极支撑件516的顶面595和586下方。除上述定向蚀刻之外的技术可被用于从组件606形成组件608。例如，在一些实施例中，牺牲光吸收材料（SLAM）可被沉积在组件606上并且向回凹入到期望高度589（例如，使用定时干法蚀刻）；延伸超出SLAM的期望厚度的导电材料532可被蚀刻掉，然后SLAM可被去除，并且导电材料532被再次蚀刻以使在支撑材料592和栅极支撑件516的侧面上的导电材料532进一步凹入，并且从基体502的暴露区域去除导电材料532。
图6描绘在执行下述操作之后的组件610：从组件608（图5）的支撑材料592的侧面597去除导电材料596，并且从组件608的栅极支撑件516的侧面566去除导电材料594。在一些实施例中，通过向组件608提供合适的掩模（该掩模暴露导电材料596和导电材料594）并且随后蚀刻掉暴露的导电材料596和导电材料594，导电材料596和导电材料594可被去除。在其他实施例中，导电材料596和导电材料594可分别根本不被形成在支撑材料592和栅极支撑件516上。替代地，绝缘材料（例如，绝缘体510，如以下参照图7所讨论的）可被沉积在组件604（图3）上并且被向回抛光以暴露支撑材料592的顶面595和栅极支撑件516的顶面586；绝缘材料可被图案化以暴露支撑材料592和栅极支撑件516之间的基体502；导电材料532可被保形地沉积在这个组件上（例如，使用以上参照图4讨论的技术）；然后可对导电材料532执行定向蚀刻，产生与图6中所示的组件类似的组件，但在支撑材料592的侧面597和栅极支撑件516的侧面566上具有绝缘材料。这个组件可被按照与以下讨论的方式基本上相同的方式处理，并且因此，代表图2-13中明确地例示的方案的一个替代方案。
图7描绘在执行下述操作之后的组件612：在组件610（图6）上沉积绝缘体510。在组件612中，支撑材料592的顶面595和栅极支撑件516的顶面586被示出为被暴露，但在其他实施例中，绝缘体510可在顶面595和顶面586上方延伸。在一些实施例中，绝缘体510的沉积后面可跟随有抛光步骤，在抛光步骤中，绝缘体510被抛光以创建平坦面（例如，通过化学机械抛光）；在一些这种实施例中，顶面595和顶面586可在抛光之后被暴露。
图8描绘在执行下述操作之后的组件614：在组件612（图7）中形成凹槽536。凹槽536可具有图1F中所示的电介质508的覆盖区（例如，基本上矩形的覆盖区），并且可将图7的支撑材料592划分成两个S/D支撑件514，并且因此，凹槽536的侧向尺寸可采用本文讨论的侧向尺寸530和528的任何形式。凹槽536可类似地将导电材料534划分成两个S/D电极504（布置在S/D支撑件514的侧面562上）。凹槽536可通过绝缘体510的一部分而与栅极电极506分隔开，如图所示。任何合适的技术可被用于形成凹槽536，并且合适的技术可取决于凹槽536的期望尺寸。在一些实施例中，通过例如孔收缩技术或极紫外平版印刷术，可形成凹槽536。
图9描绘在执行下述操作之后的组件616：在组件614（图8）上保形地沉积介电材料593。介电材料593可以是电介质508的材料（如以下所讨论的），并且它可被沉积在凹槽536的侧壁和底部上，如图所示。介电材料593的厚度可基本上等于以上讨论的厚度524。通过例如ALD（其可提供合乎期望地很好地控制的沉积厚度），可执行这种保形沉积。
图10描绘在执行下述操作之后的组件618：在组件616（图9）上沉积岛材料538。岛材料538可如图10中所示那样填充凹槽536，并且在一些实施例中，可延伸超出凹槽536并且在S/D支撑件514和栅极支撑件516上方延伸。岛材料538可被使用任何合适的技术（诸如化学气相沉积（CVD）或原子层沉积（ALD））沉积。
图11描绘在执行下述操作之后的组件620：抛光组件618（图10）以去除延伸超出组件618中的凹槽536的介电材料593和岛材料538，从而分别形成电介质508和岛材料591。在一些实施例中，CMP技术可被用于抛光组件618。在一些实施例中，这种抛光操作可不去除延伸超出凹槽536的全部介电材料593；一些或全部的那个“过量”介电材料593可保留在组件620中。
图12描绘在执行下述操作之后的组件622：使组件620（图11）的岛材料591向回凹入到凹槽536中以形成岛512。可使用任何合适的技术（例如，根据岛材料591的材料组成的需要，使用干法蚀刻，后面跟随湿法清洗）使岛材料591凹入。
图13描绘在执行下述操作之后的组件624：在组件622（图12）的凹槽536中在岛512上方提供另外的绝缘体510。可使用以上参照图7讨论的任何技术提供所述另外的绝缘体510。组件624可采用以上参照图1讨论的SET器件100的形式。在一些实施例中，所述另外的绝缘体510可延伸超出凹槽536，并且可被沉积在所有组件622上方；为了方便例示，这一点未被示出在图13中。如以下参照图25所讨论的，导电路径（包括例如导电通孔）可延伸穿过绝缘体510以接触S/D电极504和栅极电极506。
图14提供SET器件100的第二实施例的各种视图。特别地，图14A是通过图14C、14E和14F的剖面A-A的SET器件100的剖视图；图14B是通过图14C、14E和14F的剖面B-B的SET器件100的剖视图；图14C是通过图14A、14B、14D和14F的剖面C-C的SET器件100的剖视图；图14D是在去除了绝缘体510的情况下朝着剖面A-A的SET器件100的侧视图；图14E是在去除了绝缘体510的情况下从栅极电极506-1朝着剖面C-C的SET器件100的侧视图；并且图14F是在去除了绝缘体510的情况下SET器件100的顶视图。如以下所讨论的，图14描绘一个完整的SET和另外的SET 100的两个“一半”。
如图14中所示，SET器件100可包括S/D结构581，S/D结构581包括布置在基体502上的两个源极/漏极（S/D）支撑件514A和514B。S/D结构581还可包括位于S/D支撑件514A和514B之间的支撑材料515。在一些实施例中，S/D支撑件514A和514B以及支撑材料515可在材料上是连续的（例如，如以下参照图15-16所讨论的）。对“S/D支撑件514”的提及可指代S/D支撑件514A和514B二者。每个S/D支撑件514可具有布置在S/D支撑件514的侧面562上的S/D电极504-1。S/D结构581的两个S/D电极504-1可通过中间电介质508-1和岛512-1而被分隔开。特别地，SET可包括两个TJ 570-1，每个TJ 570由“夹在”S/D电极504-1和岛512-1之间的电介质508-1的一部分形成。
包括栅极支撑件516的栅极结构583也可被布置在基体502上。栅极结构583还可包括布置在栅极支撑件516的侧面568上的栅极电极506-1。在使用期间，如以上参照图1所讨论的，电压可被施加于栅极电极506-1和S/D电极504-1以控制岛512-1中的电子传输和电子占据；栅极电极506-1、S/D电极504-1、电介质508-1和岛512-1可因此一起提供SET。
图14还例示了另外的SET的各部分。特别地，S/D结构581可包括布置在S/D支撑件514的侧面564（与侧面562相对）上的另外的S/D电极504-2。所述两个S/D电极504-2可通过中间电介质508-2和岛512-2而被分隔开。特别地，这种布置可导致两个TJ 570-2，每个TJ570-2由“夹在”S/D电极504-2和岛512-2之间的部分电介质508-2形成。类似地，栅极结构583可包括布置在栅极支撑件516的侧面566（与侧面568相对）上的另外的栅极电极506-2。如果图14的S/D结构581和栅极结构583被反复地交替地布置（使图14中例示的图案持续下去），则布置在图14F的S/D结构581的“左侧”的另外的栅极结构583（未示出）的栅极电极506-2可与S/D电极504-2、电介质508-2和岛512-2一起提供另一SET。以这种方式，可形成SET的阵列。这些SET的使用可采用本文公开的任何实施例的形式。
对“电介质508”的提及可指代电介质508-1和508-2二者，并且对“岛512”的提及可指代岛512-1和512-2二者。类似地，对“S/D电极504”的提及可指代S/D电极504-1和504-2二者，并且对“栅极电极506”的提及可指代栅极电极506-1和506-2二者。
图14的电介质508可沿S/D支撑件514的侧壁572延伸，并且沿S/D电极504的侧壁574延伸。在一些实施例中，电介质508可沿着基体502在S/D支撑件514和S/D电极504之间延伸，以使得电介质508的一部分被布置在岛512和基体502之间。电介质508还可沿绝缘体510的侧壁576延伸，如图所示。
图14的岛512可被布置在由电介质508形成的“盒子”的底部。在一些实施例中，岛512的顶面578可从S/D支撑件514的顶面580向回凹入；在一些这种实施例中，绝缘体510的部分可被布置在由电介质508形成的“盒子”中，以使得岛512被布置在绝缘体510的这些部分和基体502之间。
在一些实施例中，图14的S/D电极504的顶面582可从S/D支撑件514的顶面580向回凹入。类似地，在一些实施例中，栅极电极506的顶面584可从栅极支撑件516的顶面586向回凹入。图14的尺寸524、588、526、522、518、590、520、530、585和587可采用以上参照图1的SET器件100讨论的任何形式。
如图14中所示，在一些实施例中，电介质508可侧向延伸超出两个S/D支撑件514之间的区域（例如，沿由箭头511指示的维度）。电介质508还可侧向延伸超出两个S/D电极504之间的区域。类似地，在一些实施例中，岛512可侧向延伸超出两个S/D支撑件514之间的区域，并且岛512可侧向延伸超出两个关联的S/D电极504之间的区域。在一些实施例中，电介质508可具有10和50纳米之间（例如，20纳米）的侧向尺寸550（垂直于S/D电极504之间的轴线）。
以上参照图1的SET器件100讨论的任何合适的材料可被用于图14的SET器件100。另外，虽然单个完整SET被例示在图14中（并且以上讨论了图14的SET的一维阵列），但器件可包括图14中例示的SET的二维阵列（或多个SET的任何其他布置）。
任何合适的过程可被用于制造图14的SET器件100。例如，图15-18描绘用于制造图14的SET器件100的示例过程中的阶段的各种剖视图。图15-18中例示的阶段的各种部件的材料和尺寸可采用本文讨论的任何实施例的形式。在图15-18中，“A”子图代表通过剖面A-A的剖视图（类似于图14A），“B”子图代表通过剖面B-B的剖视图（类似于图14B），并且“C”子图代表通过剖面C-C的剖视图（类似于图14C）。
图15描绘在执行下述操作之后的组件626：在组件608（图5）上沉积绝缘体510。与以上参照图1讨论的制造过程相比，布置在支撑材料592的侧面597上的导电材料596可不被去除（如以上参照图6所讨论的）；类似地，在图5中布置在栅极支撑件516的侧面566上的导电材料594可不被去除。在图15中，导电材料594被重新标记为与图14一致的506-2，并且图5的栅极电极506被重新标记为栅极电极506-1。在组件626中，支撑材料592的顶面595和栅极支撑件516的顶面586被示出为暴露，但在其他实施例中，绝缘体510可在顶面595和顶面586上方延伸。在一些实施例中，绝缘体510的沉积后面可跟随有抛光步骤，在抛光步骤中，绝缘体510被抛光以创建平坦面（例如，通过化学机械抛光）；在一些这种实施例中，顶面595和顶面586可在抛光之后被暴露。
图16描绘在执行下述操作之后的组件628：在组件626（图15）中形成两个凹槽536-1和536-2。对“凹槽536”的提及可指代凹槽536-1和536-2二者。凹槽536可具有图14F中例示的电介质508的覆盖区（例如，基本上矩形的覆盖区），并且可将图15的支撑材料592划分成由支撑材料515接合的两个S/D支撑件514A和514B。凹槽536的侧向尺寸可采用本文讨论的侧向尺寸550和530的任何形式。凹槽536-1可将导电材料534划分成两个S/D电极504-1（布置在S/D支撑件514的侧面562上），并且凹槽536-2可将导电材料534划分成两个S/D电极504-2（布置在S/D支撑件514的侧面564上）。凹槽536-1可通过绝缘体510的一部分而与栅极电极506-1分隔开，如图所示。凹槽536-1和536-2可通过支撑材料515而彼此分隔开。使用以上参照图8讨论的任何技术，可形成凹槽536-1和536-2。
图17描绘在执行下述操作之后的组件630：在组件628（图16）上保形地沉积介电材料593。介电材料593可以是电介质508的材料，并且它可被沉积在凹槽536-1和536-2的侧壁和底部上，如图所示。介电材料593的厚度可基本上等于以上讨论的厚度524。通过例如ALD，可执行这种保形沉积。
图18描绘在执行下述操作之后的组件632：在组件630（图17）上沉积岛材料538。岛材料538可如图18中所示那样填充凹槽536，并且在一些实施例中，可延伸超出凹槽536并且在S/D支撑件514和栅极支撑件516上方延伸。岛材料538可被使用任何合适的技术（诸如，以上参照图10讨论的那些技术）沉积。组件632可被如以上参照图11-13所讨论的那样被进一步处理以形成图14中例示的SET器件100。
图19描绘SET器件100的第三实施例的各种视图。特别地，图19A是通过图19C、19E和19F的剖面A-A的SET器件100的剖视图；图19B是通过图19C、19E和19F的剖面B-B的SET器件100的剖视图；图19C是通过图19A、19B、19D和19F的剖面E-E的SET器件100的剖视图；图19D是在去除了绝缘体510的情况下的朝着剖面A-A的SET器件100的侧视图；图19E是在去除了绝缘体510的情况下的从栅极电极506朝着剖面E-E的SET器件100的侧视图；并且图19F是在去除了绝缘体510的情况下的SET器件100的顶视图。
如图19中所示，SET器件100可包括S/D结构581，S/D结构581包括布置在基体502上的S/D电极504。S/D结构581的S/D电极504可通过中间电介质508和岛512而被分隔开。S/D结构581可包括两个TJ 570，每个TJ 570由“夹在”S/D电极504和岛512之间的电介质508的一部分形成。
栅极结构583可与基体502上的S/D结构581分隔开，并且可包括栅极电极506。在使用期间，如以上参照图1所讨论的，电压可被施加于栅极电极506和S/D电极504以控制岛512中的电子传输和电子占据；图19的栅极电极506、S/D电极504、电介质508和岛512可因此提供SET。
图19的电介质508可沿S/D电极504的侧壁574延伸。在一些实施例中，电介质508可沿着基体502在S/D电极504之间延伸，以使得电介质508的一部分被布置在岛512和基体502之间。电介质508还可沿绝缘体510的侧壁576延伸，如图所示。
图19的岛512可被布置在由电介质508形成的“盒子”的底部。在一些实施例中，岛512的顶面578可从S/D电极504的顶面582向回凹入；在一些这种实施例中，绝缘体510的一部分可被布置在由电介质508形成的“盒子”中，以使得岛512被布置在绝缘体510的这个部分和基体502之间。
S/D电极504的宽度552和高度554可采用任何合适的值。例如，宽度552可处于20和80纳米之间（例如，40纳米），并且高度554可处于30和100纳米之间（例如，50纳米）。栅极电极506的宽度和高度可采用宽度552和高度554的任何实施例的形式。在一些实施例中，如图19A中所示，S/D电极504和栅极电极506的间隔556可处于80和200纳米之间（例如，100纳米）。图19的尺寸524和588可采用以上参照图1的SET器件100讨论的任何形式。
如图19中所示，在一些实施例中，电介质508可侧向延伸超出两个S/D电极504之间的区域（例如，沿由箭头511指示的维度）。类似地，在一些实施例中，岛512可侧向延伸超出两个S/D电极504之间的区域。在一些实施例中，电介质508可具有25和100纳米之间（例如，50纳米）的侧向尺寸560（平行于S/D电极504之间的轴线）。在一些实施例中，电介质508可具有25和100纳米之间（例如，50纳米）的侧向尺寸558（垂直于S/D电极504之间的轴线）。
以上参照图1的SET器件100讨论的任何合适的材料可被用于图19的SET器件100中。另外，虽然单个完整SET器件100被例示在图19中，但器件可包括图19的SET器件100的一维或二维阵列（或多个SET器件100的任何其他布置）。
任何合适的过程可被用于制造图19的SET器件100。例如，图20-22描绘用于制造图19的SET器件100的示例过程中的阶段的各种剖视图。图20-22中例示的阶段的各种部件的材料和尺寸可采用本文讨论的任何实施例的形式。在图20-22中，“A”子图代表通过剖面A-A的剖视图（类似于图19A），“B”子图代表通过剖面B-B的剖视图（类似于图19B），并且“C”子图代表通过剖面E-E的剖视图（类似于图19C）。
图20描绘在执行下述操作之后的组件634：在组件602（图2）的基体502上提供导电材料594和栅极电极506。在一些实施例中，导电材料594和栅极电极506均可基本上定形为长方体。导电材料594和栅极电极506均可采用从基体502延伸的“鳍”的形式，并且可被使用任何合适的技术形成。例如，在一些实施例中，导电材料可被层状沉积在基体502上，并且被图案化以形成导电材料594和栅极电极506。在其他实施例中，牺牲材料可被层状沉积在基体502上，沟槽可在牺牲材料中被向下形成至基体502，沟槽可被填充有导电材料以形成导电材料594和栅极电极506，然后牺牲材料可被去除。这些实施例仅是示例，并且任何期望技术可被用于在基体502上形成导电材料594和栅极电极506。
图21描绘在执行下述操作之后的组件636：在组件634（图20）上沉积绝缘体510。在组件636中，导电材料594的顶面573和栅极电极506的顶面584被示出为暴露，但在其他实施例中，绝缘体510可在顶面573和顶面584上方延伸。在一些实施例中，绝缘体510的沉积后面可跟随有抛光步骤，在抛光步骤中，绝缘体510被抛光以创建平坦面（例如，通过化学机械抛光）；在一些这种实施例中，顶面573和顶面584可在抛光之后被暴露。
图22描绘在执行下述操作之后的组件638：在组件636（图21）中形成凹槽536。凹槽536可具有图19F中所示的电介质508的覆盖区（例如，基本上矩形的覆盖区），并且可将图21的导电材料594划分成两个S/D电极504。凹槽536的侧向尺寸可采用本文讨论的侧向尺寸560和558的任何形式。凹槽536可通过绝缘体510的一部分而与栅极电极506分隔开，如图所示。使用以上参照图8讨论的任何技术，可形成凹槽536。组件638可被如以上参照图9-13所讨论的那样进一步处理以形成图19中所示的SET器件100。
图23提供SET器件100的另外的实施例的各种视图。特别地，图23A是通过图23C、23E和23F的剖面A-A的SET器件100的剖视图；图23B是通过图23C、23E和23F的剖面B-B的SET器件100的剖视图；图23C是通过图23A、23B、23D和23F的剖面C-C的SET器件100的剖视图；图23D是在去除了绝缘体510的情况下的朝着剖面A-A的SET器件100的侧视图；图23E是在去除了绝缘体510的情况下的从栅极电极506朝着剖面C-C的SET器件100的侧视图；和图23F是在去除了绝缘体510的情况下的SET器件100的顶视图。如以下所讨论的，图23的SET器件100可被配置为包括两个完整SET（每个SET由栅极/S/D结构563提供）或者一个完整SET和两个“一半”的另外的SET。
如图23中所示，SET器件100可包括一个或多个栅极/S/D结构563，每个栅极/S/D结构563包括布置在基体502上的两个支撑件517A和517B。栅极/S/D结构563还可包括位于支撑件517A和517B之间的支撑材料519。在一些实施例中，支撑件517A和517B以及支撑材料519可在材料上是连续的（例如，如以下参照图24所讨论的）。对“支撑件517”的提及可指代支撑件517A和517B二者。两个栅极/S/D结构563被例示在图23中，但任何数量的栅极/S/D结构563可被包括在SET器件100中。每个支撑件517可具有布置在支撑件517的侧面569上的S/D电极504。栅极/S/D结构563的两个S/D电极504可通过中间电介质508和岛512而被分隔开。特别地，SET器件100可包括两个TJ 570，每个TJ 570由“夹在”S/D电极504和岛512之间的电介质508的一部分形成。栅极/S/D结构563还可包括布置在支撑件517和支撑材料519的侧面571（与侧面569相对）上的栅极电极506。
SET器件100可被配置为以许多不同方式使用。在一些实施例中，一个栅极/S/D结构563的S/D电极504、岛512和电介质508可与附近的不同的相邻栅极/S/D结构563的栅极电极506一起形成SET。例如，在图23F中示出的实施例中，以上述任何方式，“最左边的”S/D电极504和“最右边的”栅极电极506（在不同栅极/S/D结构563上）可被一起用作SET。在这种实施例中，图23F可相应地描绘另外的SET的部分；栅极/S/D结构563中的另外的栅极/S/D结构563可使图23F的线性阵列持续下去以视需要提供作为许多完整SET。在其他实施例中，单个栅极/S/D结构563中的S/D电极504、岛512、电介质508和栅极电极506可被一起用作SET。例如，在图23F中示出的实施例中，“最左边的”S/D电极504和“最左边的”栅极电极506（同一栅极/S/D结构563的一部分）可被一起用作SET；在这种实施例中，图23F可描绘两个完整SET。在这些实施例中的任一实施例中，可形成SET的阵列（例如，一维或二维阵列或者SET的任何其他布置）。
图23的电介质508可沿支撑件517的侧壁561延伸，并且沿S/D电极504的侧壁574延伸。在一些实施例中，电介质508可沿着基体502在S/D电极504之间延伸，以使得电介质508的部分被布置在岛512和基体502之间。电介质508还可沿绝缘体510的侧壁576延伸，如图所示。
图23的岛512可被布置在由电介质508形成的“盒子”的底部。在一些实施例中，岛512的顶面578可从支撑件517的顶面559向回凹入；在一些这种实施例中，绝缘体510的一部分可被布置在由电介质508形成的“盒子”中，以使得岛512被布置在绝缘体510的这个部分和基体502之间。
在一些实施例中，图23的S/D电极504的顶面582可从支撑件517的顶面559向回凹入。类似地，在一些实施例中，栅极电极506的顶面584可从支撑件517的顶面559向回凹入。图23的尺寸524、588、530、550和585可采用以上参照图1的SET器件100讨论的任何形式。尺寸549、545、547、555、553和551可采用本文公开的尺寸526、522、518、590、520和587的任何形式。
如图23中所示，在一些实施例中，电介质508可侧向延伸超出栅极/S/D结构563的两个S/D电极504之间的区域（例如，沿由箭头511指示的维度）。类似地，在一些实施例中，岛512可侧向延伸超出两个关联的S/D电极504之间的区域。
以上参照图1的SET器件100讨论的任何合适的材料可被用于图23的SET器件100中。例如，支撑件517可由以上参照S/D支撑件514和栅极支撑件516讨论的任何材料形成。
任何合适的过程可被用于制造图23的SET器件100。例如，图24描绘用于制造图23的SET器件100的示例过程中的阶段的各种剖视图。图24中所示的阶段的各种部件的材料和尺寸可采用本文讨论的任何实施例的形式。在图24中，“A”子图代表通过剖面A-A的剖视图（类似于图23A），“B”子图代表通过剖面B-B的剖视图（类似于图23B），并且“C”子图代表通过剖面C-C的剖视图（类似于图23C）。
图24描绘在执行下述操作之后的组件640：在组件626（图15）中形成凹槽536。凹槽536可具有图23F中所示的电介质508的覆盖区（例如，基本上矩形的覆盖区），并且可将图15的支撑材料592划分成由支撑材料519接合的两个支撑件517A和517B。凹槽536的侧向尺寸可采用本文讨论的侧向尺寸550和530的任何形式。凹槽536可将导电材料534划分成两个S/D电极504（布置在支撑件517的侧面569上）。在图24中，导电材料596被重新标记为栅极电极506，并且栅极支撑件516已被重新标记为与图23一致的支撑件517。凹槽536可通过支撑材料519而与栅极电极506分隔开，如图所示，并且一个栅极/S/D结构563（未在图24中标记）的凹槽536可通过绝缘体510的一部分而与附近的另一栅极/S/D结构563的栅极电极506分隔开，如图所示。使用以上参照图8讨论的任何技术，可形成凹槽536。组件640可被如以上参照图17-18和/或9-13所讨论的那样被进一步处理以形成图23中所示的SET器件100。
在一些实施例中，SET器件100可被包括在管芯中并且耦合到封装基体以形成SET器件封装。例如，图25是包括图14A的SET器件100和布置在其上的导电路径层303的管芯302的侧剖视图，而图26是SET器件封装300的侧剖视图，其中管芯302耦合到封装基体304。如上所述，图26中例示的特定SET器件100可采用图14A中例示的SET器件100的形式，但是本文公开的任何SET器件100（例如，以上参照图1、图19或图23讨论的SET器件100）可被包括在管芯（例如，管芯302）中并且耦合到封装基体（例如，封装基体304）。另外，虽然图25中例示了仅单个SET器件100，但这仅仅是为了例示的经济性，并且任何期望数量的SET器件100可被包括在管芯302中（例如，在阵列中，如上所述）。
管芯302可包括第一面320和相对的第二面322。基体502可靠近第二面322，并且来自SET器件100的各种部件的导电路径315可延伸到布置在第一面320处的导电触点365。导电路径315可包括导电通孔、导电线和/或导电通孔和线的任何组合。例如，图25例示了这样的实施例，其中（在S/D电极504和关联的导电触点365之间延伸的）导电路径315-1包括导电通孔389、导电线393、导电通孔398和导电线396。在图25的实施例中，（在栅极电极506和关联的导电触点365之间延伸的）另一导电路径315-2包括导电通孔389、导电线393、导电通孔398和导电线396。导电路径315中可包括更多或更少的结构，并且类似的导电路径315可被提供在导电触点365中的一些导电触点与SET器件100的任何部件之间。在一些实施例中，管芯302（以及以下讨论的封装基体304）的导电线可延伸进入和离开该图的平面，从而提供导电路径以将电信号路由到管芯302中的各种元件和/或从管芯302中的各种元件路由电信号。
可使用任何合适的技术来形成在管芯302中提供导电路径315的导电通孔和/或线。此类技术的示例可包括减成加工技术、加成或半加成加工技术、单镶嵌加工技术、双镶嵌加工技术或任何其他合适的技术。在一些实施例中，氧化物材料层390和氮化物材料层391可使导电路径315中的各种结构与附近的结构绝缘，和/或可用作加工期间的蚀刻停止层。在一些实施例中，粘合层（未示出）可被布置在管芯302的导电材料和附近的绝缘材料之间，以改善导电材料和绝缘材料之间的机械粘合。虽然图25例示了直接布置在SET器件100的S/D支撑件514和栅极支撑件516上的氮化物材料层391，但不一定是这种情况，并且在一些实施例中，另外的绝缘体510可被布置在S/D支撑件514（和栅极支撑件516）与第一氮化物材料层391之间。
S/D电极504和栅极电极506（以及诸如导电通孔389之类的附近的导电通孔/线）可称为SET器件100的“器件层”的部分。导电线393可称为金属1或“M1”互连层，并且可将器件层中的结构耦合到其他互连结构。导电通孔398和导电线396可称为金属2或“M2”互连层，并且可直接形成在M1互连层上。可根据需要在管芯302中包括更多或更少的互连层。
阻焊材料367可布置在导电触点365周围，并且在一些实施例中可延伸到导电触点365上。阻焊材料367可以是聚酰亚胺或类似材料，或者可以是任何合适类型的封装阻焊材料。在一些实施例中，阻焊材料367可以是包括可光成像聚合物的液体或干膜材料。在一些实施例中，阻焊材料367可以是不可光成像的（并且其中的开口可使用激光钻孔或掩模蚀刻技术来形成）。导电触点365可提供触点以将其他部件（例如，封装基体304，如下所述，或另一部件）耦合到SET器件100中的导电路径315，并且可由任何合适的导电材料（例如，超导材料）形成。例如，焊料接合可形成在这一个或多个导电触点365上，以将管芯302与另一部件（例如，电路板）进行机械和/或电气耦合，如下所述。图25中例示的导电触点365采用接合焊盘的形式，但是可使用其他第一级互连结构（例如，柱）来将电信号路由到管芯302或从管芯302路由电信号，如下所述。
管芯302中的导电路径和附近的绝缘材料（例如，附近的绝缘体510、氧化物材料390和氮化物材料391）的组合可提供管芯302的层间电介质（ILD）堆叠。如上所述，互连结构可布置在SET器件100内，以根据各种设计来路由电信号（特别地，所述布置不限于图25或任何其他附图中描绘的互连结构的特定配置，并且可包括更多或更少的互连结构）。在SET器件100的操作期间，电信号（诸如功率和/或输入/输出（I/O）信号）可通过由导电通孔和/或线提供的互连以及通过封装基体304的导电路径（下面讨论）而路由到SET器件100的S/D电极504和栅极电极506（和/或其他部件）和/或从它们进行路由。
在SET器件封装300（图26）中，第一级互连306可被布置在管芯302的第一面320和封装基体304的第二面326之间。与使用常规的引线键合技术（其中，管芯302和封装基体304之间的导电触点被约束为位于管芯302的外围）可能实现的相比，（例如，作为倒装芯片封装技术的部分，使用焊料凸块）使第一级互连306布置在管芯302的第一面320和封装基体304的第二面326之间可使SET器件封装300能够实现更小的覆盖区和更高的管芯到封装基体的连接密度。例如，具有边长为N的正方形第一面320的管芯302可能够形成到封装基体304的仅4N个引线键合互连，与N2个倒装芯片互连（利用第一面320的整个“全场”面区域）相对照。另外，在一些应用中，引线键合互连可能产生不可接受的热量，这可能损坏或以其他方式干扰SET器件100的性能。与使用引线键合来耦合管芯302和封装基体304相比，使用焊料凸块作为第一级互连306可使SET器件封装300能够具有低得多的寄生电感，这可导致针对在管芯302和封装基体304之间传送的高速信号的信号完整性的改善。
封装基体304可包括第一面324和相对的第二面326。导电触点399可被布置在第一面324处，并且导电触点379可被布置在第二面326处。阻焊材料314可被布置在导电触点379周围，并且阻焊材料312可被布置在导电触点399周围；阻焊材料314和312可采用以上参照阻焊材料367讨论的任何形式。在一些实施例中，可省略阻焊材料312和/或阻焊材料314。导电路径313可延伸穿过封装基体304的第一面324和第二面326之间的绝缘材料310，从而以任何期望的方式将导电触点399中的各个导电触点电气耦合到导电触点379中的各个导电触点。绝缘材料310可以是介电材料（例如，ILD），并且可采用例如本文公开的绝缘体510的任何实施例的形式。导电路径313可包括例如一个或多个导电通孔395和/或一个或多个导电线397。
在一些实施例中，SET器件封装300可以是有芯封装，其中封装基体304构建在保留在封装基体304中的载体材料（未示出）上。在这样的实施例中，载体材料可以是介电材料，其是绝缘材料310的部分；可穿过载体材料制造激光通孔或其他穿透孔，以允许导电路径313在第一面324和第二面326之间延伸。
在一些实施例中，封装基体304可以是或可以其他方式包括硅中介层，并且导电路径313可以是穿硅通孔。与可用于绝缘材料310的其他介电材料相比，硅可具有合期望地低的热膨胀系数，因此可相对于此类其他材料（例如，具有较高热膨胀系数的聚合物）限制封装基体304在温度变化期间膨胀和收缩的程度。硅中介层还可帮助封装基体304实现合期望地小的线宽并且保持到管芯302的高连接密度。
限制差异膨胀和收缩可帮助在SET器件封装300被加工（并暴露于较高温度）并且被用在较凉环境中（并且暴露于较低温度）时保持SET器件封装300的机械和电气完整性。在一些实施例中，可通过以下方式来管理封装基体304中的热膨胀和收缩：通过保持封装基体304中的导电材料的近似均匀的密度（使得封装基体304的不同部分均匀地膨胀和收缩）、使用强化的介电材料作为绝缘材料310（例如，具有二氧化硅填料的介电材料）、或利用较硬的材料作为绝缘材料310（例如，包括玻璃布纤维的预浸材料）。
管芯302的导电触点365可经由第一级互连306电气耦合到封装基体304的导电触点379。在一些实施例中，第一级互连306可包括焊料凸块或焊球（如图26中例示的）；例如，第一级互连306可以是最初被布置在管芯302上或封装基体304上的倒装芯片（或可控塌陷芯片连接，“C4”）凸块。第二级互连308（例如，焊球或其他类型的互连）可将封装基体304的第一面324上的导电触点399耦合到另一部件，诸如电路板（未示出）。以下参照图28讨论可包括SET器件封装300的实施例的电子封装的布置的示例。可使用例如拾取和放置装置使管芯302与封装基体304接触，并且可使用回流或热压接合操作来经由第一级互连306耦合管芯302与封装基体304。
导电触点365、379和/或399可包括多层材料，可选择这些材料以用于不同目的。在一些实施例中，导电触点365、379和/或399可由铝形成，并且可包括铝和相邻互连之间的金层（例如，厚度小于1微米）以限制触点表面的氧化并改善与相邻焊料的粘合。在一些实施例中，导电触点365、379和/或399可由铝形成，并且可包括诸如镍之类的阻挡金属层以及金层，其中阻挡金属层被布置在铝和金层之间，并且金层被布置在阻挡金属和相邻互连之间。在这样的实施例中，金可保护阻挡金属面免于在组装之前氧化，并且阻挡金属可限制焊料从相邻互连扩散到铝中。
在一些实施例中，如果SET器件100暴露于常规集成电路处理中常见的高温（例如，大于100摄氏度，或大于200摄氏度），则SET器件100中的结构和材料可能被损坏。特别地，在第一级互连306包括焊料的实施例中，焊料可以是低温焊料（例如，熔点低于100摄氏度的焊料），使得它可以被熔化以耦合导电触点365和导电触点379而不必使管芯302暴露于更高温度并且有损坏SET器件100的风险。可能合适的焊料的示例包括铟基焊料（例如，包括铟合金的焊料）。然而，当使用低温焊料时，这些焊料在处理SET器件封装300期间（例如，在室温或室温至100摄氏度之间的温度下）可能不是完全固态的，因此仅第一级互连306的焊料可能无法可靠地机械耦合管芯302和封装基体304（并且因此可能无法可靠地电气耦合管芯302和封装基体304）。在一些这样的实施例中，SET器件封装300还可包括机械稳定器，以便即便是在第一级互连306的焊料并非固态时也保持管芯302和封装基体304之间的机械耦合。机械稳定器的示例可包括布置在管芯302和封装基体304之间的底部填充材料、布置在管芯302和封装基体304之间的角部胶、布置在封装基体304上的管芯302周围的包塑材料和/或用来固定管芯302和封装基体304的机械框架。
在一些实施例中，管芯302和/或SET器件封装300的各种导电部件可由超导材料形成。可用于导电路径313和315中的结构和/或管芯302和/或封装基体304的导电触点的示例超导材料可包括铝、铌、锡、钛、锇、锌、钼、钽、钒或此类材料的合成物（例如，铌-钛、铌-铝或铌-锡）。在一些实施例中，导电触点365、379和/或399可包括铝，并且第一级互连306和/或第二级互连308可包括铟基焊料。
图27A-B是晶片450和可由晶片450形成的管芯452的顶视图；管芯452可被包括在本文公开的任何SET器件封装（例如，SET器件封装300）中。晶片450可包括半导体材料并且可包括一个或多个管芯452，管芯452具有形成在晶片450的面上的常规器件元件和SET器件元件。每个管芯452可以是包括任何合适的常规晶体管和/或SET器件的半导体产品的重复单元。在半导体产品的加工完成之后，晶片450可经历单颗化过程，在单颗化过程中，每个管芯452彼此分离以提供半导体产品的分立“芯片”。管芯452可包括一个或多个SET器件100和/或用于将电信号路由至SET器件100的支持电路（例如，包括导电通孔和线的互连）以及任何其他IC部件。在一些实施例中，晶片450或管芯452可包括存储器器件（例如，静态随机存取存储器（SRAM）器件）、逻辑器件（例如，AND、OR、NAND或NOR门）或任何其他合适的电路元件。这些器件中的多个器件可被组合在单个管芯452上。例如，由多个存储器器件形成的存储器阵列可被形成在与处理器件（例如，图32的处理器件2002）或其他逻辑相同的管芯452上，所述处理器件或其他逻辑被配置为将信息存储在存储器器件中或执行存储在存储器阵列中的指令。
图28是可包括本文公开的SET器件封装300的任何实施例的器件组件400的剖视侧视图。器件组件400包括布置在电路板402上的许多部件。器件组件400可包括布置在电路板402的第一面440和电路板402的相对的第二面442上的部件；通常，部件可被布置在一个面或两个面440和442上。
在一些实施例中，电路板402可以是印刷电路板（PCB），所述印刷电路板（PCB）包括通过介电材料层而彼此分离并且通过导电通孔而互连的多个金属层。任何一个或多个金属层可被按照期望的电路图案形成以在耦合到电路板402的部件之间路由电信号（可选地结合其他金属层）。在其他实施例中，电路板402可以是封装基体或柔性板。
图28中例示的器件组件400包括通过耦合部件416而耦合到电路板402的第一面440的中介层上封装结构436。耦合部件416可将中介层上封装结构436电气并且机械耦合到电路板402，并且可包括焊球（如图26中所示）、插座的阳型部分和阴型部分、粘合剂、底填充材料和/或任何其他合适的电气和/或机械耦合结构。
中介层上封装结构436可包括封装420，封装420通过耦合部件418耦合到中介层404。耦合部件418可采用用于该应用的任何合适的形式，诸如以上参照耦合部件416讨论的形式。例如，耦合部件418可以是所述第二极互连308。虽然单个封装420被示出在图28中，但多个封装可被耦合到中介层404；实际上，另外的中介层可被耦合到中介层404。中介层404可提供用于桥接电路板402和封装420的中间基体。封装420可以是SET器件封装300或者可以是例如常规的IC封装。在一些实施例中，封装420可采用本文公开的SET器件封装300的任何实施例的形式，并且可包括（例如，通过倒装芯片连接）耦合到封装基体304的SET器件管芯302。通常，中介层404可将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，中介层404可将封装420（例如，管芯）耦合到耦合部件416的球栅阵列（BGA）以耦合到电路板402。在图28中所示的实施例中，封装420和电路板402附接到中介层404的相对侧；在其他实施例中，封装420和电路板402可附接到中介层404的同一侧。在一些实施例中，三个或更多个部件可通过中介层404而互连。
中介层404可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料（诸如，聚酰亚胺）形成。在一些实施例中，中介层404可由交替的刚性或柔性材料形成，所述交替的刚性或柔性材料可包括以上描述的用于半导体基体中的相同材料，诸如硅、锗以及其他III-V族和IV族材料。中介层404可包括金属互连408和通孔410，包括但不限于穿硅通孔（TSV）406。中介层404还可包括嵌入器件414，包括无源和有源器件二者。此类器件可包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电（ESD）器件和存储器器件。更复杂的器件（诸如，射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统（MEMS）器件）也可被形成在中介层404上。中介层上封装结构436可采用本领域已知的任何中介层上封装结构的形式。
器件组件400可包括封装424，封装424通过耦合部件422而耦合到电路板402的第一面440。耦合部件422可采用以上参照耦合部件416讨论的任何实施例的形式，并且封装424可采用以上参照封装420讨论的任何实施例的形式。封装424可以是SET器件封装300或者可以是例如常规的IC封装。在一些实施例中，封装424可采用本文公开的SET器件封装300的任何实施例的形式，并且可包括（例如，通过倒装芯片连接）耦合到封装基体304的SET器件管芯302。
图28中例示的器件组件400包括层叠封装结构434，层叠封装结构434通过耦合部件428而耦合到电路板402的第二面442。层叠封装结构434可包括封装426和封装432，封装426和封装432通过耦合部件430而耦合在一起，以使得封装426被布置在电路板402和封装432之间。耦合部件428和430可采用以上讨论的耦合部件416的任何实施例的形式，并且封装426和432可采用以上讨论的封装420的任何实施例的形式。封装426和432中的每一个封装可以是SET器件封装300或者可以是例如常规的IC封装。在一些实施例中，封装426和432中的一个或二者可采用本文公开的SET器件封装300的任何实施例的形式，并且可包括（例如，通过倒装芯片连接）耦合到封装基体304的SET器件管芯302。
如上所述，可使用任何合适的技术来制造本文公开的SET器件100。图29和30分别是根据各种实施例的制造SET器件的例示性方法1000和1020的流程图。虽然以下参照方法1000和1020讨论的操作按照特定次序例示并且每个操作被描绘一次，但根据需要，这些操作可被按照不同次序（例如，并行地）重复或执行。另外，根据需要，可省略各个操作。方法1000和1020的各个操作可能参照以上讨论的一个或多个实施例被例示，但方法1000和1020可被用于制造任何合适的SET器件（包括本文公开的任何合适的实施例）。
转到图29，在1002，可形成绝缘支撑件。例如，可形成支撑材料592（例如，如以上参照图3讨论的）。
在1004，导电材料可被提供在绝缘支撑件的至少一个侧面上。例如，导电材料534可被提供在支撑材料592上（例如，如以上参照图4-6和15所讨论的）。
在1006，绝缘材料可被提供在导电材料和绝缘支撑件上以形成第一组件。例如，绝缘体510可被提供在导电材料534和支撑材料592上（例如，如以上参照图7和15所讨论的）。
在1008，凹槽可被形成在第一组件中。凹槽可延伸到绝缘支撑件中，并且可将导电材料分离成至少第一和第二分离的导电部分。例如，可形成一个或多个凹槽536（例如，如以上参照图8、16和24所讨论的）。
在1010，电介质可被提供在凹槽的侧壁和底部上。例如，介电材料593可被提供在所述一个或多个凹槽536的侧壁和底部上（例如，如以上参照图9和17所讨论的）。
在1012，岛材料可在凹槽中被提供在电介质上。例如，岛材料538可被提供在所述一个或多个凹槽536中（例如，如以上参照图10和18所讨论的）。
转到图30，在1022，鳍部可由导电材料形成。鳍部可延伸离开基体。例如，S/D电极504可形成在基体502上，如以上参照图20所讨论的。
在1024，绝缘材料可被提供在鳍部上以形成第一组件。例如，绝缘体510可被提供在S/D电极504上，如以上参照图21所讨论的。
在1026，凹槽可被形成在第一组件中。凹槽可延伸到鳍部中并将鳍部分离成至少第一和第二分离的导电部分。例如，可如以上参照图22所讨论的那样形成凹槽536。
在1028，电介质可被提供在凹槽的侧壁和底部上。例如，介电材料593可被提供在凹槽536的侧壁和底部上，如以上参照图9所讨论的。
在1030，岛材料可在凹槽中被提供在电介质上。例如，岛材料538可被提供在凹槽536中，如以上参照图10所讨论的。
本文公开用于操作SET器件100的许多技术。根据各种实施例，图31是操作SET器件的特定例示性方法1040的流程图。虽然以下参照方法1040讨论的操作被按照特定次序例示并且每个操作被描绘一次，但根据需要，这些操作可被重复或按照不同次序（例如，并行地）执行。另外，根据需要，各种操作可被省略。方法1040的各种操作可被参照以上讨论的一个或多个实施例例示，但方法1040可被用于操作任何合适的SET器件（包括本文公开的实施例中的任何合适的实施例）。
在1042，可控制SET器件的漏极电极和源极电极之间的电压。SET器件可采用本文公开的任何SET器件的形式（例如，参照图1、14、19或23所讨论的）。例如，可控制SET器件100的两个S/D电极504之间的电压。
在1044，可控制SET器件的岛和栅极电极之间的电压。例如，可控制SET器件100的岛512和栅极电极506之间的电压。
图32是可包括本文公开的任何SET器件的示例计算设备2000的框图。许多部件在图32中被例示为被包括在计算设备2000中，但根据应用的需要，这些部件中的任何一个或多个部件可被省略或复制。在一些实施例中，计算设备2000中所包括的一些或全部部件可附接到一个或多个印刷电路板（例如，母板）。在一些实施例中，这些部件中的各种部件可被加工到单个片上系统（SoC）管芯上。另外，在各种实施例中，计算设备2000可能不包括图32中所示的一个或多个部件，但计算设备2000可包括用于耦合到所述一个或多个部件的接口电路。例如，计算设备2000可能不包括显示设备2006，但可包括可耦合到显示设备2006的显示设备接口电路（例如，连接器和驱动器电路）。在另一组示例中，计算设备2000可能不包括音频输入设备2024或音频输出设备2008，但可包括可耦合到音频输入设备2024或音频输出设备2008的音频输入或输出设备接口电路（例如，连接器和支持电路）。
计算设备2000可包括处理器件2002（例如，一个或多个处理器件）。如本文所使用的，术语“处理器件”或“处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其他电子数据的任何器件或器件的一部分。在一些实施例中，处理器件2002可包括一个或多个SET器件100（根据本文公开的任何实施例）、一个或多个常规FET或其他晶体管或者SET器件100和FET（或其他晶体管）的任何期望组合。
在一些实施例中，处理器件2002可包括量子处理器件2026（例如，一个或多个量子处理器件）和非量子处理器件2028（例如，一个或多个非量子处理器件）。量子处理器件2026可包括一个或多个量子位器件（例如，基于自旋的量子点器件）和被布置为检测量子位器件的状态的一个或多个SET器件100（根据本文公开的任何实施例）。在一些实施例中，量子处理器件2026可通过对可由SET器件100检测的量子位执行操作来执行数据处理，并且可监测那些操作的结果。例如，不同量子位可被允许相互作用，不同量子位的量子态可被设置或变换，并且量子位的量子态可被读取（例如，被SET器件100读取）。在一些实施例中，量子位自身可由SET器件100提供，如以上所讨论的。量子处理器件2026可以是被配置为运行一个或多个特定量子算法的通用量子处理器或专用量子处理器。在一些实施例中，量子处理器件2026可执行尤其适合量子计算机的算法，诸如使用素因式分解、加密/解密的密码算法、用于优化化学反应的算法、用于模仿蛋白质折叠的算法等。量子处理器件2026还可包括用于支持量子处理器件2026的处理能力的支持电路，诸如输入/输出信道、复用器、信号混合器、量子放大器和模数转换器。在一些实施例中，处理器件2002可不包括量子处理器件2026。
如上所述，处理器件2002可包括非量子处理器件2028。在处理器件2002包括量子处理器件2026的一些实施例中，非量子处理器件2028可提供外围逻辑用于支持量子处理器件2026的操作。例如，非量子处理器件2028可控制读操作的执行，控制写操作的执行，控制量子位的清除等。非量子处理器件2028还可执行常规计算功能（例如补充由量子处理器件2026提供的计算功能）。例如，非量子处理器件2028可按照常规方式与计算设备2000的一个或多个其他部件（例如，以下讨论的通信芯片2012、以下讨论的显示设备2006等）对接，并且可用作量子处理器件2026和常规部件之间的接口。在处理器件2002不包括量子处理器件2026的一些实施例中，非量子处理器件2028（其可包括本文公开的任何SET器件100）可执行任何已知计算功能。非量子处理器件2028可包括一个或多个数字信号处理器（DSP）、专用集成电路（ASIC）、中央处理单元（CPU）、图形处理单元（GPU）、密码处理器（在硬件内执行密码算法的专用处理器）、服务器处理器或任何其他合适的处理器件。
计算设备2000可包括存储器2004，存储器2004本身可包括一个或多个存储器器件，诸如易失性存储器（例如，动态随机存取存储器（DRAM））、非易失性存储器（例如，只读存储器（ROM））、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，存储器2004可包括与非量子处理器件2028共享管芯的存储器。这个存储器可被用作高速缓存存储器，并且可包括嵌入式动态随机存取存储器（eDRAM）或自旋转移力矩磁随机存取存储器（STT-MRAM）。
在一些实施例中，计算设备2000可包括冷却装置2030。冷却装置2030可使量子处理器件2026在操作期间保持在预定低温以降低量子处理器件2026中的散射的影响。这个预定低温可根据设置而变化；在一些实施例中，该温度可以是5开氏度或更低温度。冷却装置2030可以是例如稀释制冷机、氦-3制冷机或液氦制冷机。在一些实施例中，非量子处理器件2028（和计算设备2000的各种其他部件）可能不被冷却装置2030冷却，并且可替代地在室温操作。例如，本文公开的任何SET器件100可在液氮温度（大约77开氏度）操作。如果本文公开的SET器件100的尺寸适合在室温或接近室温中操作，则SET器件100可在这种温度范围中操作。例如，当SET 100的充电能量是SET 100操作所处于的热浴的能量的至少三倍时，在特定温度的SET 100的操作可以是合适的。在一些实施例中，计算设备2000可不包括冷却装置2030。
在一些实施例中，计算设备2000可包括通信芯片2012（例如，一个或多个通信芯片）。例如，通信芯片2012可被配置用于管理用于向计算设备2000传送数据以及从计算设备2000传送数据的无线通信。术语“无线”及其派生词可被用于描述可通过使用调制的电磁辐射将数据传送通过非固体介质的电路、设备、系统、方法、技术、通信信道等。所述术语不暗示关联的设备不包含任何导线，但在一些实施例中，它们可能不包含任何导线。
通信芯片2012可实现许多无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会（IEEE）标准，包括Wi-Fi（IEEE 1402.11家族）、IEEE 1402.16标准（例如，IEEE 1402.16-2005 Amendment）、长期演进（LTE）计划以及任何修改、更新和/或修订（例如，高级LTE计划、超移动宽带（UMB）计划（也称为“3GPP2”）等）。IEEE 1402.16兼容宽带无线接入（BWA）网络通常称为WiMAX网络，WiMAX是代表微波接入全球互操作性的缩略词，其是通过IEEE 1402.16标准的一致性和互操作性测试的产品的证明标志。通信芯片2012可根据全球移动通信系统（GSM）、通用分组无线服务（GPRS）、通用移动通信系统（UMTS）、高速分组接入（HSPA）、演进HSPA（E-HSPA）或LTE网络进行操作。通信芯片2012可根据增强数据GSM演进（EDGE）、GSM EDGE无线电接入网络（GERAN）、通用地面无线电接入网络（UTRAN）或演进UTRAN（E-UTRAN）进行操作。通信芯片2012可根据码分多址（CDMA）、时分多址（TDMA）、数字增强无绳通信（DECT）、演进数据优化（EV-DO）及其衍生物以及指定为3G、4G、5G及以后的任何其他无线协议进行操作。在其他实施例中，通信芯片2012可根据其他无线协议进行操作。计算设备2000可包括天线2022用于促进无线通信和/或接收其他无线通信（诸如，AM或FM无线电传输）。
在一些实施例中，通信芯片2012可管理有线通信，诸如电、光学或任何其他合适的通信协议（例如，以太网）。如上所述，通信芯片2012可包括多个通信芯片。例如，第一通信芯片2012可专用于短距离无线通信（诸如，Wi-Fi或蓝牙），并且第二通信芯片2012可专用于长距离无线通信（诸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等）。在一些实施例中，第一通信芯片2012可专用于无线通信，并且第二通信芯片2012可专用于有线通信。
计算设备2000可包括电池/功率电路2014。电池/功率电路2014可包括一个或多个能量存储设备（例如，电池或电容器）和/或用于将计算设备2000的部件耦合到与计算设备2000分开的能量源（例如，AC线电源）的电路。
计算设备2000可包括显示设备2006（或对应接口电路，如以上所讨论的）。显示设备2006可包括任何视觉指示器，诸如例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器（LCD）、发光二极管显示器或平板显示器。
计算设备2000可包括音频输出设备2008（或对应接口电路，如以上所讨论的）。音频输出设备2008可包括产生可听指示符的任何设备，诸如例如扬声器、头戴式耳机或耳塞。
计算设备2000可包括音频输入设备2024（或对应接口电路，如以上所讨论的）。音频输入设备2024可包括产生代表声音的信号的任何设备，诸如麦克风、麦克风阵列或数字仪器（例如，具有乐器数字接口（MIDI）输出的仪器）。
计算设备2000可包括全球定位系统（GPS）设备2018（或对应接口电路，如以上所讨论的）。GPS设备2018可与基于卫星的系统通信，并且可接收计算设备2000的位置，如本领域所已知的。
计算设备2000可包括其他输出设备2010（或对应接口电路，如以上所讨论的）。所述其他输出设备2010的示例可包括音频编码解码器、视频编码解码器、打印机、用于将信息提供给其他设备的有线或无线传输器或另外的存储设备。
计算设备2000可包括其他输入设备2020（或对应接口电路，如以上所讨论的）。所述其他输入设备2020的示例可包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、光标控制设备（诸如，鼠标、触控笔、触摸垫）、条形码阅读器、快速响应（QR）码阅读器、任何传感器或射频识别（RFID）阅读器。
计算设备2000或它的部件的子集可具有任何合适的形状因数，诸如手持或移动计算设备（例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助手（PDA）、超移动个人计算机等）、桌上型计算设备、服务器或其他联网计算部件、打印机、扫描器、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字照相机、数字视频记录器或可穿戴计算设备。
下面的段落提供本文公开的实施例的各种示例。
示例1是一种器件，包括：第一和第二绝缘支撑件；单电子晶体管（SET）的第一和第二源极/漏极（S/D）电极，其中第一S/D电极被布置在第一绝缘支撑件的侧面上，并且第二S/D电极被布置在第二绝缘支撑件的侧面上；所述SET的岛，其被布置在第一和第二S/D电极之间并延伸到第一和第二绝缘支撑件之间的区域中；以及第一和第二电介质部分，其中第一电介质部分被布置在第一S/D电极和所述岛之间，并且第二电介质部分被布置在第二S/D电极和所述岛之间，以分别提供第一和第二隧道结（TJ）。
示例2可包括示例1的主题，并且还可指定所述岛的高度小于第一S/D电极的高度。
示例3可包括示例1-2中的任一项的主题，并且还可指定第一和第二S/D电极被布置在基体上，并且另一电介质部分被布置在所述基体和所述岛之间。
示例4可包括示例1-3中的任一项的主题，并且还可指定第一和第二电介质部分具有0.5至5纳米之间的厚度。
示例5可包括示例1-4中的任一项的主题，并且还可指定第一和第二S/D电极具有分别从第一和第二绝缘支撑件的侧面测量的在1至10纳米之间的厚度。
示例6可包括示例1-5中的任一项的主题，并且还可指定所述岛是金属材料。
示例7可包括示例1-5中的任一项的主题，并且还可指定所述岛是半导体材料。
示例8可包括示例1-7中的任一项的主题，并且还可包括：第三绝缘支撑件；以及所述SET的栅极电极，其被布置在第三绝缘支撑件的侧面上。
示例9可包括示例8的主题，并且还可指定第一S/D电极的纵轴平行于所述栅极电极的纵轴。
示例10可包括示例8-9中的任一项的主题，并且还可指定第三绝缘支撑件的侧面面对第一和第二绝缘支撑件的侧面。
示例11可包括示例8-10中的任一项的主题，并且还可包括第三电介质部分，其被布置在所述岛和所述栅极电极之间。
示例12可包括示例1-7中的任一项的主题，并且还可指定所述SET是第一SET，所述岛是第一岛，第一绝缘支撑件的侧面是第一绝缘支撑件的第一侧面，第二绝缘支撑件的侧面是第二绝缘支撑件的第一侧面，并且所述器件还包括：第二SET的第三和第四S/D电极，其中第三S/D电极被布置在第一绝缘支撑件的第二侧面上并且第四S/D电极被布置在第二绝缘支撑件的第二侧面上；第二SET的第二岛，其被布置在第三和第四S/D电极之间并延伸到第一和第二绝缘支撑件之间的区域中；以及第三和第四电介质部分；其中，第三电介质部分被布置在第三S/D电极和第二岛之间，并且第四电介质部分被布置在第四S/D电极和第二岛之间。
示例13可包括示例12的主题，并且还可包括：第三绝缘支撑件；以及第一SET的栅极电极，其被布置在第三绝缘支撑件的侧面上，其中第三绝缘支撑件的侧面面对第一和第二绝缘支撑件的第一侧面。
示例14可包括示例13的主题，并且还可指定所述栅极电极是第一栅极电极，第三绝缘支撑件的侧面是第一侧面，并且所述器件还包括被布置在第三绝缘支撑件的第二侧面上的第二栅极电极。
示例15可包括示例13-14中的任一项的主题，并且还可包括：第四绝缘支撑件；以及第二SET器件的栅极电极，其被布置在第四绝缘支撑件的侧面上，其中第四绝缘支撑件的侧面面对第一和第二绝缘支撑件的第二侧面。
示例16可包括示例12-15中的任一项的主题，并且还可指定第三绝缘支撑件被布置在第一和第二绝缘支撑件之间，并且第三绝缘支撑件被布置在第一和第二岛之间。
示例17可包括示例16的主题，并且还可指定第五电介质部分被布置在第三绝缘支撑件和第一岛之间，并且第六电介质部分被布置在第三绝缘支撑件和第二岛之间。
示例18可包括示例16-17中的任一项的主题，并且还可指定第三绝缘支撑件与第一和第二绝缘支撑件在材料上是连续不断的。
示例19可包括示例1-7中的任一项的主题，并且还可指定第一和第二绝缘支撑件与被布置在第一和第二绝缘支撑件之间的第三绝缘支撑件在材料上是连续的。
示例20可包括示例1-7中的任一项的主题，并且还可指定第一绝缘支撑件的侧面是第一绝缘支撑件的第一侧面，并且所述器件还包括被布置在第一绝缘支撑件的第二侧面上的栅极电极。
示例21可包括示例20的主题，并且还可指定所述栅极电极连续不断地沿着第二绝缘支撑件延伸。
示例22是一种制造单电子晶体管（SET器件）的方法，包括：形成绝缘支撑件；在所述绝缘支撑件的至少一个侧面上提供导电材料；在提供所述导电材料之后，在所述导电材料和所述绝缘支撑件上提供绝缘材料以形成第一组件；在第一组件中形成凹槽，其中所述凹槽延伸到所述绝缘支撑件中并将所述导电材料分离成至少第一和第二分离的导电部分；在所述凹槽的侧壁和底部上提供电介质；以及在所述电介质上在所述凹槽中提供岛材料。
示例23可包括示例22的主题，并且还可指定在绝缘支撑件的至少一个侧面上提供导电材料包括：在所述绝缘支撑件的顶面和侧面上提供金属；以及从所述绝缘支撑件的顶面蚀刻掉所述金属。
示例24可包括示例23的主题，并且还可指定在绝缘支撑件的至少一个侧面上提供导电材料包括从所述绝缘支撑件的一个侧面去除金属。
示例25可包括示例22-24中的任一项的主题，并且还可指定在绝缘支撑件的至少一个侧面上提供导电材料包括在所述绝缘支撑件上执行所述导电材料的原子层沉积（ALD）。
示例26可包括示例22-25中的任一项的主题，并且还可包括：在提供所述岛材料后，回蚀所述岛材料；以及在回蚀所述岛材料之后，在所述岛材料上在所述凹槽中提供绝缘材料。
示例27可包括示例22-26中的任一项的主题，并且还可指定所述绝缘支撑件是第一绝缘支撑件，并且所述方法还包括：形成平行于第一绝缘支撑件的第二绝缘支撑件；以及在第二绝缘支撑件的至少一个侧面上提供导电材料。
示例28可包括示例27的主题，并且还可指定第一和第二绝缘支撑件是同时形成的。
示例29是一种操作单电子晶体管（SET）的方法，包括：控制所述SET的漏极电极和源极电极之间的电压；以及控制所述SET的栅极电极和岛之间的电压；其中所述SET包括：第一和第二源极/漏极（S/D）电极，其中第一S/D电极被布置在第一绝缘支撑件的侧面上，并且第二S/D电极被布置在第二绝缘支撑件的侧面上；被布置在第一和第二S/D电极之间并延伸到第一和第二绝缘支撑件之间的区域中的所述岛；以及第一和第二电介质部分，其中第一电介质部分被布置在第一S/D电极和所述岛之间，并且第二电介质部分被布置在第二S/D电极和所述岛之间，以分别提供第一和第二隧道结（TJ）。
示例30可包括示例29的主题，并且还可包括调整所述SET的栅极电压以改变通过所述SET的单个电子的流率。
示例31可包括示例29-30中的任一项的主题，并且还可包括监测所述SET的电导以检测所述岛附近的电荷。
示例32是一种计算设备，包括：处理器件，其包括一个或多个单电子晶体管（SET），其中所述SET中的各个SET包括第一和第二源极/漏极（S/D）电极，其中第一S/D电极被布置在第一绝缘支撑件的侧面上，并且第二S/D电极被布置在第二绝缘支撑件的侧面上；岛，其被布置在第一和第二S/D电极之间并延伸到第一和第二绝缘支撑件之间的区域中；以及第一和第二电介质部分，其中第一电介质部分被布置在第一S/D电极和所述岛之间，并且第二电介质部分被布置在第二S/D电极和所述岛之间；以及存储器器件，其被耦合到所述处理器件。
示例33可包括示例32的主题，并且还可包括耦合到所述存储器器件的网络通信设备。
示例34可包括示例32-33中的任一项的主题，并且还可指定所述处理器件包括一个或多个场效应晶体管。
示例35是一种器件，包括：基体；单电子晶体管（SET）的第一和第二源极/漏极（S/D）电极，其中第一和第二S/D电极被布置在所述基体上；所述SET的岛，其被布置在第一和第二S/D电极之间的区域中；第一和第二电介质部分，其分别被布置在第一S/D电极和所述岛之间以及第二S/D电极和所述岛之间；以及第三电介质部分，其被布置在所述基体和所述岛之间。
示例36可包括示例35的主题，并且还可指定所述岛延伸到第一和第二S/D电极之间的区域之外。
示例37可包括示例35-36中的任一项的主题，并且还可指定所述岛是金属材料。
示例38可包括示例35-36中的任一项的主题，并且还可指定所述岛是半导体材料。
示例39可包括示例35-38中的任一项的主题，并且还可指定所述岛的高度小于第一S/D电极的高度。
示例40可包括示例35-39中的任一项的主题，并且还可包括被布置在第一和第二S/D电极之间的区域中的绝缘材料。
示例41可包括示例35-40中的任一项的主题，并且还可包括与所述岛分隔开的栅极电极。
示例42可包括示例41的主题，并且还可指定所述栅极电极的纵轴平行于在第一和第二S/D电极之间延伸的轴线。
示例43可包括示例41-42中的任一项的主题，并且还可包括被布置在所述岛和所述栅极电极之间的第四电介质部分。
示例44可包括示例35-43中的任一项的主题，并且还可指定第一和第二电介质部分具有0.5至5纳米之间的厚度。
示例45可包括示例35-44中的任一项的主题，并且还可指定第一和第二S/D电极被定形为长方体。
示例46是一种制造单电子晶体管（SET）的方法，包括：形成导电材料的鳍部，其中所述鳍部延伸远离基体；在形成所述鳍部之后，在所述鳍部上提供绝缘材料以形成第一组件；在第一组件中形成凹槽，其中所述凹槽延伸到所述鳍部中并将所述鳍部分离成至少第一和第二分离的导电部分；在所述凹槽的侧壁和底部上提供电介质；以及在所述电介质上在所述凹槽中提供岛材料。
示例47可包括示例46的主题，并且还可指定所述凹槽侧向延伸超出所述鳍部。
示例48可包括示例46的主题，并且还可指定所述鳍部是第一鳍部，并且所述方法还包括形成导电材料的第二鳍部，其中所述岛材料与第二鳍部分隔开。
示例49可包括示例48的主题，并且还可指定第一和第二鳍部是同时形成的。
示例50可包括示例46-49中的任一项的主题，并且还可指定所述岛材料是半导体。
示例51可包括示例46-49中的任一项的主题，并且还可指定所述岛材料是金属。
示例52是一种操作单电子晶体管（SET）的方法，包括：控制所述SET的漏极电极和源极电极之间的电压；以及控制所述SET的栅极电极和岛之间的电压；其中所述SET包括第一和第二源极/漏极（S/D）电极，被布置在第一和第二S/D电极之间的区域中的所述SET的所述岛，其中所述岛延伸到第一和第二S/D电极之间的区域之外，以及分别布置在第一S/D电极和所述岛之间以及第二S/D电极和所述岛之间的第一和第二电介质部分。
示例53可包括示例52的主题，并且还可指定第一和第二S/D电极被布置在基体上，并且所述SET还包括被布置在所述基体和所述岛之间的第三电介质部分。
示例54可包括示例52-53中的任一项的主题，并且还可包括调整所述SET的栅极电压以改变通过所述SET的单个电子的流率。
示例55可包括示例52-54中的任一项的主题，并且还可包括监测所述SET的电导以检测所述岛附近的电荷。
示例56是一种计算设备，包括：处理器件，其包括一个或多个单电子晶体管（SET），其中所述SET中的各个SET包括：第一和第二源极/漏极（S/D）电极，被布置在第一和第二S/D电极之间的区域中的所述SET的岛，其中所述岛延伸到第一和第二S/D电极之间的区域之外，以及分别布置在第一S/D电极和所述岛之间以及第二S/D电极和所述岛之间的第一和第二电介质部分；以及耦合到所述处理器件的存储器器件。
示例57可包括示例56的主题，并且还可包括耦合到所述存储器器件的网络通信设备。
示例58可包括示例56-57中的任一项的主题，并且还可指定所述处理器件和所述存储器器件耦合到共同的基体。
示例59可包括示例58的主题，并且还可指定所述共同的基体是印刷电路板。
示例60可包括示例56-59中的任一项的主题，并且还可指定所述处理器件包括一个或多个场效应晶体管。

Claims (25)

1.一种器件，包括：
第一和第二绝缘支撑件；
单电子晶体管（SET）的第一和第二源极/漏极（S/D）电极，其中第一S/D电极被布置在第一绝缘支撑件的侧面上，并且第二S/D电极被布置在第二绝缘支撑件的侧面上；
所述SET的岛，其被布置在第一和第二S/D电极之间并延伸到第一和第二绝缘支撑件之间的区域中；以及
第一和第二电介质部分，其中第一电介质部分被布置在第一S/D电极和所述岛之间，并且第二电介质部分被布置在第二S/D电极和所述岛之间，以分别提供第一和第二隧道结（TJ）。
2.根据权利要求1所述的器件，其中，所述岛的高度小于第一S/D电极的高度。
3.根据权利要求1所述的器件，其中，第一和第二S/D电极被布置在基体上，并且另一电介质部分被布置在所述基体和所述岛之间。
4.根据权利要求1所述的器件，其中，第一和第二电介质部分具有0.5至5纳米之间的厚度。
5.根据权利要求1所述的器件，其中，第一和第二S/D电极具有分别从第一和第二绝缘支撑件的侧面测量的在1至10纳米之间的厚度。
6.根据权利要求1-5中的任一项所述的器件，还包括：
第三绝缘支撑件；以及
所述SET的栅极电极，其被布置在第三绝缘支撑件的侧面上。
7.根据权利要求6所述的器件，其中，第三绝缘支撑件的侧面面对第一和第二绝缘支撑件的侧面。
8.根据权利要求6所述的器件，还包括：
第三电介质部分，其被布置在所述岛和所述栅极电极之间。
9.根据权利要求1-5中的任一项所述的器件，其中，所述SET是第一SET，所述岛是第一岛，第一绝缘支撑件的侧面是第一绝缘支撑件的第一侧面，第二绝缘支撑件的侧面是第二绝缘支撑件的第一侧面，并且所述器件还包括：
第二SET的第三和第四S/D电极，其中第三S/D电极被布置在第一绝缘支撑件的第二侧面上并且第四S/D电极被布置在第二绝缘支撑件的第二侧面上；
第二SET的第二岛，其被布置在第三和第四S/D电极之间并延伸到第一和第二绝缘支撑件之间的区域中；以及
第三和第四电介质部分；其中，第三电介质部分被布置在第三S/D电极和第二岛之间，并且第四电介质部分被布置在第四S/D电极和第二岛之间。
10.根据权利要求9所述的器件，还包括：
第三绝缘支撑件；以及
第一SET的栅极电极，其被布置在第三绝缘支撑件的侧面上，其中第三绝缘支撑件的侧面面对第一和第二绝缘支撑件的第一侧面。
11.根据权利要求10所述的器件，其中，所述栅极电极是第一栅极电极，第三绝缘支撑件的侧面是第一侧面，并且所述器件还包括：
被布置在第三绝缘支撑件的第二侧面上的第二栅极电极。
12.根据权利要求10所述的器件，还包括：
第四绝缘支撑件；以及
第二SET器件的栅极电极，其被布置在第四绝缘支撑件的侧面上，其中第四绝缘支撑件的侧面面对第一和第二绝缘支撑件的第二侧面。
13.根据权利要求9所述的器件，其中，第三绝缘支撑件被布置在第一和第二绝缘支撑件之间，并且第三绝缘支撑件被布置在第一和第二岛之间。
14.根据权利要求13所述的器件，其中，第五电介质部分被布置在第三绝缘支撑件和第一岛之间，并且第六电介质部分被布置在第三绝缘支撑件和第二岛之间。
15.根据权利要求1-5中的任一项所述的器件，其中，第一和第二绝缘支撑件与被布置在第一和第二绝缘支撑件之间的第三绝缘支撑件在材料上是连续的。
16.根据权利要求1-5中的任一项所述的器件，其中，第一绝缘支撑件的侧面是第一绝缘支撑件的第一侧面，并且所述器件还包括：
被布置在第一绝缘支撑件的第二侧面上的栅极电极。
17.一种制造单电子晶体管（SET器件）的方法，包括：
形成绝缘支撑件；
在所述绝缘支撑件的至少一个侧面上提供导电材料；
在提供所述导电材料之后，在所述导电材料和所述绝缘支撑件上提供绝缘材料以形成第一组件；
在第一组件中形成凹槽，其中所述凹槽延伸到所述绝缘支撑件中并将所述导电材料分离成至少第一和第二分离的导电部分；
在所述凹槽的侧壁和底部上提供电介质；以及
在所述电介质上在所述凹槽中提供岛材料。
18.根据权利要求17所述的方法，其中，在绝缘支撑件的至少一个侧面上提供导电材料包括：
在所述绝缘支撑件上执行所述导电材料的原子层沉积（ALD）。
19.根据权利要求17-18中的任一项所述的方法，其中，所述绝缘支撑件是第一绝缘支撑件，并且所述方法还包括：
形成平行于第一绝缘支撑件的第二绝缘支撑件；以及
在第二绝缘支撑件的至少一个侧面上提供导电材料。
20.根据权利要求19所述的方法，其中，第一和第二绝缘支撑件是同时形成的。
21.一种操作单电子晶体管（SET）的方法，包括：
控制所述SET的漏极电极和源极电极之间的电压；以及
控制所述SET的栅极电极和岛之间的电压；
其中所述SET包括：
第一和第二源极/漏极（S/D）电极，其中第一S/D电极被布置在第一绝缘支撑件的侧面上，并且第二S/D电极被布置在第二绝缘支撑件的侧面上，
被布置在第一和第二S/D电极之间并延伸到第一和第二绝缘支撑件之间的区域中的所述岛，以及
第一和第二电介质部分，其中第一电介质部分被布置在第一S/D电极和所述岛之间，并且第二电介质部分被布置在第二S/D电极和所述岛之间，以分别提供第一和第二隧道结（TJ）。
22.根据权利要求21所述的方法，还包括：
调整所述SET的栅极电压以改变通过所述SET的单个电子的流率。
23.根据权利要求21-22中的任一项所述的方法，还包括：
监测所述SET的电导以检测所述岛附近的电荷。
24.一种计算设备，包括：
处理器件，其包括一个或多个单电子晶体管（SET），其中所述SET中的各个SET包括：
第一和第二源极/漏极（S/D）电极，其中第一S/D电极被布置在第一绝缘支撑件的侧面上，并且第二S/D电极被布置在第二绝缘支撑件的侧面上，
岛，其被布置在第一和第二S/D电极之间并延伸到第一和第二绝缘支撑件之间的区域中，以及
第一和第二电介质部分，其中第一电介质部分被布置在第一S/D电极和所述岛之间，并且第二电介质部分被布置在第二S/D电极和所述岛之间；以及
存储器器件，其被耦合到所述处理器件。
25.根据权利要求24所述的计算设备，其中，所述处理器件包括一个或多个场效应晶体管。
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