CN106165100A - 经能量过滤冷电子装置及方法 - Google Patents

经能量过滤冷电子装置及方法 Download PDF

Info

Publication number
CN106165100A
CN106165100A CN201580019096.9A CN201580019096A CN106165100A CN 106165100 A CN106165100 A CN 106165100A CN 201580019096 A CN201580019096 A CN 201580019096A CN 106165100 A CN106165100 A CN 106165100A
Authority
CN
China
Prior art keywords
tunneling barrier
electrode
methods
electron
sqw
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580019096.9A
Other languages
English (en)
Other versions
CN106165100B (zh
Inventor
S·J·谷
P·巴德拉恰拉姆
L-C·马
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Texas System
Original Assignee
University of Texas System
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Texas System filed Critical University of Texas System
Priority to CN202010085782.9A priority Critical patent/CN111276531A/zh
Publication of CN106165100A publication Critical patent/CN106165100A/zh
Application granted granted Critical
Publication of CN106165100B publication Critical patent/CN106165100B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/068—Nanowires or nanotubes comprising a junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0895—Tunnel injectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/127—Quantum box structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/88—Tunnel-effect diodes
    • H01L29/882—Resonant tunneling diodes, i.e. RTD, RTBD
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/773—Nanoparticle, i.e. structure having three dimensions of 100 nm or less
    • Y10S977/774—Exhibiting three-dimensional carrier confinement, e.g. quantum dots
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device
    • Y10S977/937—Single electron transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Memories (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

经能量过滤冷电子装置使用通过量子阱或量子点的离散能级进行的电子能量过滤，所述量子阱或量子点通过隧穿势垒导带的能带弯曲形成。这些装置可获得在室温下小于或等于45K的低有效电子温度、在室温下陡度小于或等于10mV/十进位的陡峭电流接通/截止能力、在室温下小于或等于10mV/十进位的亚阈值摆幅、和/或小于或等于0.1V的供应电压。

Description

经能量过滤冷电子装置及方法
发明领域
本发明一般涉及电子领域，并且更具体地，涉及用于超低功率耗散电子器件的电子装置和方法。
背景技术
在有限温度下，固体中的电子根据费米-狄拉克(Fermi-Dirac)分布受到热激发。这种电子热激发使得各种电子系统中的许多新颖且在技术上重要的现象变模糊或无效。例如，这可消除单电子系统[1,2]中的库伦阻塞(Coulomb blockade)，并且使电子自旋系统[3,4]中的自旋阀的效率变差。电子热激发还可使更主流电子装置的性能显著降级。例如，这是金属氧化物半导体场效应晶体管(MOSFET)中过度功率耗散的根本原因；电子热激发防止电流的陡然接通/截止，从而将亚阈值摆幅限制到室温下约60mV/十进位(decade)，进而造成过度功率耗散[5-7]。这些仅是一些实例，但电子电激发的负效应总体上在固态电子系统中盛行。因此，如果存在可能实现对电子电激发的操纵的方法，将预期广泛范围的科学和技术效益。
其他人先前进行的研究已经证明：通过利用量子点中存在的离散能级有可能抑制电子热激发并且获得低电子温度。如果使得电子传递通过离散能级发生，它可用作能量过滤器(或热过滤器)，因为仅能量匹配离散能级的那些电子得以允许参与传递。这已经使用双量子点系统在实验上得到证明，在双量子点系统中，邻近源电极的第一量子点用作能量过滤器，从而仅将冷电子传递到第二量子点[8-10]。以类似方式，也已经证明：可利用离散能量能级或超导能隙来对通过能量选择电子隧穿的电子气进行量子冷却[11-15]。直到现在，研究都一直聚焦在获得超低sub-Kelvin电子并调研它们的新颖现象上，而整个系统被冷却到通常低于1K的冷冻温度[8-15]，即不适于实际应用的物理条件。
发明概述
本发明提供新电子装置，本文在此后称为能力过滤冷电子装置，它可通过实现小于室温下10mV/十进位的极小亚阈值摆幅(这进而将电源电压减小到小于0.1V)来有效抑制费米-狄拉克电子热激发、降低电子温度、减少功率耗散。在量子阱中获得的离散能量态用作能量过滤器，其可抑制电子的费米-狄拉克拖尾效应并且因此有效降低电子温度，从而导致在室温下极小的亚阈值摆幅。本发明主要目标在于解决电子装置中高功率耗散和功率消耗的问题，这可有效增加膝上型电脑、智能手机和其他电子小器件的电池寿命。出于军事目的，本发明的目标在于有效减小军人所携带设备的重量。这可意味着使需要电池功率的设备的总重量减小90％。
本发明证明：可在室温下形成并传递有效温度低至约45K的冷电子，而无需使用具有源极电极、量子阱(QW)、量子点(QD)和漏极电极的顺序布置的结构进行任何物理冷却，其中因为电子从源极被传递到漏极，QW的离散态用作能量过滤器。这种途径的关键方面在于：一旦电子被QW态过滤，它们就无法获得能量，因为不存在供电子激发的路径(除声子吸收之外)，并且因此，电子保持寒冷，直到被传递到漏极为止。这种方法有希望用作将各种电子系统的低温度操作物理条件升高至室温或大大提高电子系统在室温下的性能的一般策略。这利用两个实例得到证明。第一，在单电子晶体管中使用冷电子，其中经能量过滤冷电子消除对冷却液体的需要并在室温下产生库伦阶梯和库伦振荡。第二，冷电子实现室温下的约10mV/十进位的极陡峭(extremely steep)电流接通/截止能力，这是将为超低功率耗散电子器件的实现铺设路径的极重要进步。
本发明提供一种经能量过滤冷电子装置，其包括：第一电极，其设置在隔离层上；绝缘层，其设置在第一电极上；第二电极，其设置在绝缘层上；以及第一隧穿势垒，其自然地形成或沉积在第一电极和第二电极的每个外表面上。第一电极、绝缘层、第二电极以及第一隧穿势垒形成具有暴露的绝缘层侧壁和暴露的第一隧穿势垒侧壁的堆栈。半导体或金属纳米颗粒附接在暴露的绝缘层侧壁上。第二隧穿势垒由设置在半导体或金属纳米颗粒与暴露的第一隧穿势垒侧壁之间的介电材料形成。量子阱或量子点在第一隧穿势垒的导带中形成。离散能级在量子阱或量子点中形成。
另外，本发明提供一种用于制造经能量过滤冷电子装置的方法，其包括以下步骤：在隔离层上沉积第一电极；在第一电极上沉积绝缘层；在绝缘层上沉积第二电极；以及在第一电极和第二电极的每个外表面上沉积或自然地形成第一隧穿势垒。第一电极、绝缘层、第二电极以及第一隧穿势垒形成具有暴露的绝缘层侧壁和暴露的第一隧穿势垒侧壁的堆栈。另外的步骤包括：将半导体或金属纳米颗粒附接在暴露的绝缘层侧壁上，以及通过在半导体或金属纳米颗粒与暴露的第一隧穿势垒侧壁之间沉积介电材料形成第二隧穿势垒。
此外，本发明提供一种经能量过滤冷电子纳米柱装置，其包括：第一电极，其设置在隔离层上；第一隧穿势垒，其设置在第一电极上；第二隧穿势垒，其设置在第一隧穿势垒上；岛材料，其包含设置在第二隧穿势垒上的半导体或金属；另外的第二隧穿势垒，其设置在岛材料上；另外的第一隧穿势垒，其设置在另外的第二隧穿势垒上；以及第二电极，其设置在另外的第一隧穿势垒上。第一电极、第一隧穿势垒、第二隧穿势垒、岛材料、另外的第二隧穿势垒、另外的第一隧穿势垒以及第二电极形成纳米柱。量子阱或量子点在第一隧穿势垒和另外的第一隧穿势垒的导带中形成。离散能级在量子阱或量子点中形成。
另外，本发明提供一种用于制造经能量过滤冷电子纳米柱装置的方法，其包括以下步骤：在隔离层上沉积第一电极；在第一电极上沉积或自然地形成第一隧穿势垒；在第一隧穿势垒上沉积第二隧穿势垒；在第二隧穿势垒上沉积岛材料；在岛材料上沉积在另外的第二隧穿势垒；在另外的第二隧穿势垒上沉积或自然地形成另外的第一隧穿势垒；在另外的第一隧穿势垒上沉积第二电极；在第二电极上沉积纳米颗粒；使用垂直蚀刻工艺并使用纳米颗粒作为蚀刻硬掩膜来产生纳米柱；以及移除纳米颗粒。
本发明还提供一种注射电子或空穴的装置部件，其具有：电极；量子阱，其邻近电极设置，其中量子阱的能级间距为至少250meV或更大；以及隧穿势垒，其邻近量子阱设置。
注射电子或空穴的装置部件可通过以下方式来制造：在基底上沉积电极、邻近电极形成量子阱、以及邻近量子阱形成隧穿势垒。
类似地，本发明提供一种注射电子或空穴的装置部件，其具有：电极；量子点，其邻近电极设置，其中量子点的能级间距为至少250meV或更大；以及隧穿势垒，其邻近量子点设置。
注射电子或空穴的装置部件可通过以下方式来制造：在基底上沉积电极、邻近电极形成量子点、以及邻近量子点形成隧穿势垒。
本发明提供一种用于通过以下方式操作经能量过滤冷电子晶体管的方法：提供所述经能量过滤冷电子晶体管，其具有第一电极、第二电极、栅极电极以及设置在第一电极与第二电极之间的电子能量过滤器，其中所述电子能量过滤器包括量子阱；在室温下使用电子能量过滤器通过量子阱离散态过滤掉任何热激发电子；第一电极与第二电极之间仅传递经能量过滤冷电子；以及使用栅极电极控制经能量过滤冷电子的传递。
另外，本发明提供一种经能量过滤冷电子晶体管，其包括中央岛、第二隧穿势垒、另外的第二隧穿势垒、第一隧穿势垒、另外的第一隧穿势垒、第一电极、第二电极、栅极电介质以及栅极电极。中央岛设置在隔离层上并且至少具有第一壁和第二壁。第二隧穿势垒设置在中央岛的第一壁上。另外的第二隧穿势垒设置在中央岛的第二壁上。第一隧穿势垒设置在第二隧穿势垒以及隔离层的第一部分上。另外的第一隧穿势垒设置在另外的第二隧穿势垒以及隔离层的第二部分上。第一电极设置在位于隔离层的第一部分上方的第一隧穿势垒上并且邻近设置在第二隧穿势垒上的第一隧穿势垒。第二电极设置在位于隔离层的第二部分上方的另外的第一隧穿势垒上并且邻近设置在另外的第二隧穿势垒上的另外的第一隧穿势垒。栅极电介质设置在第一电极的一部分、第一隧穿势垒、第二隧穿势垒、中央岛、另外的第二隧穿势垒、另外的第一隧穿势垒以及第二电极的一部分上方。可替代地，栅极电介质仅设置在中央岛上方。栅极电极设置在栅极电介质上。
此外，本发明提供一种用于通过以下方式形成经能量过滤冷电子晶体管的方法：提供基底；在基底上形成或沉积隔离层；在隔离层上形成或沉积半导体材料或金属；在半导体材料或金属上形成或沉积牺牲材料；以及通过以下方式形成中央岛：通过蚀刻或移除中央岛周围的牺牲材料以及半导体材料或金属。在中央岛的半导体材料或金属周围形成或沉积第二隧穿势垒材料。第二隧穿势垒材料在中央岛的第一侧上形成第二隧穿势垒并且在中央岛的第二侧上形成另外的第二隧穿势垒。在中央岛上的牺牲材料的顶部上和周围、第二隧穿势垒上、以及隔离层上形成或沉积第一隧穿势垒材料。第一隧穿势垒材料形成邻近第二隧穿势垒的第一隧穿势垒和邻近另外的第二隧穿势垒的另外的第一隧穿势垒。在第一隧穿势垒上形成或沉积电极材料以形成邻近第一隧穿势垒的第一电极和邻近另外的第一隧穿势垒的第二电极。移除或剥离在与第一电极和第二电极的顶部基本齐平的平面上方的所有材料。在第一电极的一部分、第一隧穿势垒、第二隧穿势垒、中央岛、另外的第二隧穿势垒、另外的第一隧穿势垒以及第二电极的一部分上方形成或沉积栅极电介质。可替代地，仅在中央岛上方形成或沉积栅极电介质。在栅极电介质上形成或沉积栅极电极。
以下参考附图详细描述本发明。
附图简述
通过参考结合附图进行的以下描述可以更好地理解本发明的以上及其他优点，在附图中：
图1A-1C是根据本发明的一个实施方案的通过量子阱态借助于电子隧穿进行电子能量过滤的示意图；
图2A-2C是演示根据本发明的一个实施方案的室温下的经能量过滤冷电子的传递的曲线图；
图3A-3D是示出根据本发明的一个实施方案的在不同温度下表现出窄dI/dV峰宽的能量过滤的曲线图；
图4是示出根据本发明的一个实施方案的具有约5.5nm CdSe QD的单元的I-V特性的曲线图；
图5A-5B是演示根据本发明的一个实施方案的有效温度降低的曲线图；
图6A-6B分别是根据本发明的一个实施方案的零电压偏置和正电压偏置的DBTJ(双势垒隧道结)的能量图；
图7是根据本发明的一个实施方案的由费米-狄拉克热拖尾效应造成的I-V特性的曲线图；
图8是示出根据本发明的一个实施方案的由费米-狄拉克热拖尾效应造成的微分电导dI(V)/dV的曲线图；
图9是示出根据本发明的一个实施方案的微分电导峰值的FWHM(半最大值全宽度)的温度相关性的曲线图；
图10A-10C示出用于根据本发明的一个实施方案的经能量过滤冷电子的传递的建模；
图11A-11C是示出根据本发明的一个实施方案的数值计算中所使用的函数的曲线图；
图12A-12I是示出根据本发明的一个实施方案的用于经能量过滤冷电子的传递的模型的计算结果的曲线图；
图13A-13L示出根据本发明的一个实施方案的经能量过滤冷电子传递到单电子晶体管(SET)的应用；
图14是根据本发明的一个实施方案的影响电子能量过滤参数的图解；
图15A-15B是示出根据本发明的一个实施方案的能量势垒对量子阱的形成及其离散态的作用的图解和曲线图；
图16是根据本发明的一个实施方案的用于使用偶极分子的自组装单层(SAM)设计能带弯曲的流程图；
图17A-17C示出根据本发明的一个实施方案的使用垂直电极配置和QD(半导体纳米颗粒)的经能量过滤冷电子装置结构；
图18展示根据本发明的一个实施方案的
使用纳米柱配置的经能量过滤冷电子装置结构；
图19A-19D展示根据本发明的一个实施方案的用于制造纳米柱结构的过程；
图20A-20D展示根据本发明的一个实施方案的用于制作与纳米柱的电触点的过程；
图21是根据本发明的一个实施方案的经能量过滤冷电子晶体管的示意图的顶视图和截面视图；
图22A-22B是示出根据本发明的一个实施方案的通过制造单电子晶体管(SET)对图21中的栅极设计进行的测试的曲线图；
图23A-23B是根据本发明的一个实施方案的演示室温下为约10mV/十进位的陡峭电流接通/截止能力的I-V特性。
图24A-24B是根据本发明的一个实施方案的合并有栅极电极的完整的经能量过滤冷电子纳米柱晶体管的示意图；
图25A-25J展示根据本发明的一个实施方案的用于将栅极插入经能量过滤冷电子纳米柱装置中(截面视图)的过程流程；
图26A-26C展示根据本发明的一个实施方案的可独立寻址的经能量过滤冷电子纳米柱晶体管的大规模制造；
图27是根据本发明的一个实施方案的用于直接测量Cr2O3层的能带弯曲的金属绝缘体半导体(MIS)结构的示意图；
图28A-28B是根据本发明的一个实施方案的具有变化的Cr2O3层厚度dCr2O3的MIS单元的所测量C-V特性的曲线图；
图29是根据本发明的一个实施方案的利用室温能量过滤器的经能量过滤冷电子晶体管的实例的示意图；
图30A-30J展示根据本发明的一个实施方案的用于制造图29中的经能量过滤冷电子晶体管的过程流程；
图31A-31B是根据本发明的一个实施方案的经能量过滤冷电子晶体管的截面视图和顶视图；并且
图32A-32E是根据本发明的一个实施方案的用于制造图29中的经能量过滤冷电子晶体管的掩膜布局的示意图。
发明描述
虽然下文详细讨论本发明各种实施方案的制作和使用，但应理解，本发明提供可在广泛多种特定环境下体现的许多可适用的发明概念。本文讨论的具体实施方案仅仅说明制作和使用本发明的具体方式，并且并不界定本发明的范围。
可在极低能量消耗下操作的晶体管将产生用于军事、商业和空间用途的很多应用。例如，如果可在不牺牲性能的情况下使电池供电的电子装置的功率消耗减小约100倍，仪器的电池重量将能够减小约100倍。这将极大地增大众多军事设备的容量，多军事设备的实例包括无人机(UAV)、远程通信装置、远程感测装置、导弹、潜水艇、飞机以及军人在战场上携带的电子装置。还预期到商业应用将是巨大的；例如，人们可预想到可持续操作一个月而无需再充电的手机和膝上型电脑。
费米-狄拉克(FD)分布是左右电子的热行为的基本特性。在有限温度下，费米-狄拉克分布导致电子在费米能级周围的热拖尾效应，这一般是所不希望的效应，因为它设定了许多电子系统、光电子系统及自旋电子系统的适当运行的固有温度极限。因为无法操纵FD分布，抑制FD拖尾效应的唯一方式是降低温度。这种固有限制要求将许多电子/自旋电子系统冷却到适于适当操作的冷冻温度(例如，<77K)，从而阻挠将它们实现用于实际应用。然而，如果存在有效抑制FD拖尾效应的方式，许多新颖电子/光电子/自旋电子系统将能够在甚至室温下操作，从而产生众多军事和商业应用。
本发明提供一种以有效抑制电子FD热拖尾效应的这种方式来操纵电子的热行为的新方法。在电子隧穿过程中，量子阱或量子点的离散能级对电子进行过滤，使得仅冷电子被允许参与隧穿事件。这种经能量过滤电子隧穿有效抑制FD热拖尾效应，或等效地，有效降低电子温度而无需任何物理冷却。
经能量过滤电子隧穿的重要应用是可在极低功率消耗下操作的一种新类型的晶体管“经能量过滤冷电子晶体管”。现有技术晶体管的极大热生成量(功率消耗或功率耗散)源自于以下事实：由于热激发电子遵循FD分布，当电压减小时，晶体管无法突然截止。本发明通过以下方式克服这种限制：过滤热激发电子并且因此在无任何物理冷却的情况下(即，在室温下)有效地将电子温度降低到45K或低于45K，这意味着晶体管可在极低功率耗散下操作。
换句话说，降低晶体管功率消耗的关键是减小亚阈值摆幅(SS)，即晶体管可截止到低于第一阈值电压Vth的速度的测度。在低亚阈值摆幅下，在维持低截止态电流的同时，供应电压VDD并且因此功率消耗(与VDD的平方成比例)可减小。然而，对于金属氧化物半导体场效应晶体管(MOSFET)，最小可能亚阈值摆幅是室温下60mV/十进位，并且在不具有显著量的截止态电流的情况下，无法实现比一伏特小得多的VDD。因为MOSFET的60mV/十进位的亚阈值摆幅是由热力学(电子的费米-狄拉克分布)设定，这是无法使用现有技术来进一步减小的固有值。尽管已经积极地研究了其中利用带间隧穿的隧道场效应晶体管(TFET)[7,80]，但对于TFET存在许多挑战，包括控制非常突然的掺杂分布和将低带隙材料实现到Si平台中。
本发明演示一种在室温下将具有小于10mV/十进位的亚阈值摆幅的新类型的晶体管，称为经能量过滤冷电子晶体管。在这种极小亚阈值摆幅下，供应电压VDD将减小到小于0.1V。这种晶体管的关键元素在于：其装置配置和材料选择产生电子能量过滤器，所述电子能量过滤器有效抑制电子的费米-狄拉克分布，从而在无任何外部冷却的情况下造成45K或更低的有效电子温度。重要地，经能量过滤冷电子晶体管可利用完全CMOS兼容的过程和材料来制造，这将使得能够容易地将经能量过滤冷电子晶体管实现到主流的硅基IC平台中。
如图1A所示，本发明的能量过滤结构通过将量子阱合并到双势垒隧道结(DBTJ)配置中来形成。当向通常的DBTJ施加电压偏置以使得量子点的能级εD靠近源极电极的费米能级μL，电子可从源极隧穿到QD，从而产生如图1A(底部)所示的I-V特性中的电流出现。然而，在有限温度下，这个电流出现不是突然的，因为源极电极中的热激发电子可隧穿至QD，即使εD定位在μL上方(图1A中的红色箭头)。如果量子阱如图1B所示插入在源极与隧穿势垒之间，这种情况则急剧变化。在这种情况下，电子从量子阱能级εW到QD能级εD的传递只有在εD等于或低于εW的情况下才发生(图1B中的红色箭头)[16]。如果εD定位在εW上方，那么传递将被阻断，因为不存在可用的激发路径(除了可在能级偏移小时发生的声子吸收，这将在下文进行讨论)。这将产生突然的电流阶跃，其中电流出现对应于εD和εw的对齐，如图1B(底部)所示。
量子阱是通过使用Cr作为源极电极来在源极与隧穿势垒之间在源极侧(SiO2)上形成，对于所述源极电极，Cr2O3薄层(约2nm)自然地在Cr表面上形成并用作量子阱材料，如图1B所示。这里，在Cr2O3/SiO2界面处自然形成的界面偶极子和/或界面电荷[17-20]引起Cr2O3导带的能带弯曲，从而产生量子阱[21-25]。量子阱中的离散能量态用作用于将电子注射到QD的能量过滤器。这种能量过滤有效抑制电极上电子的费米-狄拉克(“FD”)拖尾效应，或等效地，有效降低电子温度，从而在室温下导致极小亚阈值摆幅，即<10mV/十进位。这种能量过滤结构使用CMOS兼容过程和材料来制造成图1C所示的三维配置。重要的是应注意：制造这种结构并不需要形成2-D电子气体(2DEG)和在2DEG中产生QD所涉及的任何复杂程序，使得可使用CMOS兼容过程和材料进行大规模制造[26]。在这种配置种，电极(Cr)由绝缘层(SiO2或Al2O3)垂直地分开，QD定位在绝缘层的侧壁处，并且QD与电极之间的SiO2用作另外的隧穿势垒。CdSe纳米颗粒用作QD以研究通过QD的离散能量态的电子传递。现有技术的2DEG QD的能级间距比室温热能量(约25meV)小得多，使得对于现有技术配置和材料，能量过滤在室温下无法进行。在本发明中，在薄隧穿势垒(约2nm)中形成量子阱，以产生能量间距比室温热能量大得多的量子阱态，从而使得能够在室温下进行能量过滤。
图2A示出在室温下测量的被制造成具有图1C所示结构(其中约7.0nm CdSe纳米颗粒用作QD)的单元的I-V特性。突然电流跃变(由箭头指示)得到清楚解决，这揭露能量过滤及随后的冷电子传递在室温下极好地进行。每个电流跃变对应于CdSe QD的能级与QW能级εw的对齐，其中s、p和d表示CdSe QD的导带中的前三个能级，并且h1、h2和h3表示价带中的前三个能级。还可以看见源自于CdSe QD的带隙的清晰零电导间隙(约2.2V)。
对于在无能量过滤的情况下的电子传递，这些突然电流阶跃只能在低温下获得。图2B示出在变化的温度下数值计算的I-V，其中费米-狄拉克热激发左右它们的温度行为。图2A中的实验性I-V只有在将温度变成约45K(图2B中的蓝色)时才能获得，其中热激发得到充分抑制。在室温下，电流阶跃由于费米-狄拉克热拖尾效应而被清除(图2B中的绿色)。应注意，为了清晰，使I-V垂直移位30nA。实验上，其他人使用扫描隧穿显微术(STS)[27-31]来对通过通常DBTJ中的QD的电子传递进行广泛研究。应注意，它们的良好分辨电流阶跃只有在低温(<5K)下才能观察到，很多时候伴随着非热增宽因素，诸如光频声子贡献[27-34]。例如，所获得的CdSe QD的I-V特性显示：电流阶跃中的增宽Δ(图1A中的定义)在4.5K下为约50mV[30]。另一方面，根据本发明的方法即使在室温下也导致更加突然的电流阶跃：Δ在295K仅为约20mV(图2A)。
为了进一步研究图2A中的突然电流跃变，使用锁相技术在室温下进行独立的直接微分电导(dI/dV)测量，如图2C所示(图2A和2C中的数字是来自不同单元)。导带和价带中的前三个QD能级分别标记为s、p、d和h1、h2、h3。人们观察到良好分辨的峰值，它们各自对应于图2A中的I-V测量中的电流阶跃(由箭头标志)。图2C中的峰值宽度极窄；峰值的半最大值全宽度(FWHM)仅为约18meV。如果通常的费米-狄拉克热拖尾效应生效，那么根据数值计算，相同的FWHM只有在温度降低到约45K时才能获得。换句话说，通常的FD热拖尾效应应产生约100mV FWHM，并且图2C中的测量证明已经获得FD拖尾效应的>约5的抑制系数。
温度相关性
为了研究温度对能量过滤的影响，在从77K到295K的范围内变化的不同的储器温度下进行微分电导测量(使用锁相)。图3A显示从其中使用约7nm CdSe纳米颗粒作为QD的单元获得的微分电导。峰值宽度随着温度的降低而减小；FWHM在295K、225K、150K和77K下分别为约17mV、约10mV、约8mV和约4mV。在每个温度下，所有s、p和d峰值的峰值宽度是相同的。
图3A中的小的FWHM和它们的温度相关性将揭示盛行而与任何具体QD能级无关，因为能量过滤是通过QW而不是QD的能级发生。为了证实这一点，单元被制造成以约5.5nmCdSe QD作为其中央岛。图3B示出在变化的温度下进行的微分电导测量。它们的峰值位置良好地反映出QD能级的大小相关性，这与文献[29,35-39]一致。与具有约7nm CdSe QD(图3A)的单元相比，具有约5.5nm CdSe QD的单元显示出更高的导带出现(在约1.3V)和更大的s-p能级间距(约240mV)。然而，在图3A和3B中，峰值宽度及其温度相关性基本相同，这证明相同的能量过滤过程生效而不与特定QD能级结构无关(另见下文)。
应注意，图3A-3B中的微分电导测量中的峰值宽度比其他人在DBTJ配置中的QD的STS测量[27-34]中获得的那些(例如，FWHM在77K下达到约3meV那么小)窄得多。对于后者，即使在冷冻温度(<5K)下，FWHM通常也大于约50mV。例如，图3C中的比较显示：本发明中来自室温测量的峰值(绿色)比来自4.9K下的CdSe QD的STS测量[32]的峰值(红色)窄得多。
对于77K-295K的实验温度范围，在FWHM与温度之间存在图3D中所显示的线性关系(绿色)。图3D中还示出由在无能量过滤的情况下进行的电子传递造成的FWHM的温度相关性，一个是来自根据费米-狄拉克电子能量分布进行的计算(蓝线)(这将在下文进行描述)，并且另一个是来自报告的STS测量(红色)[32]。这里，应注意，实验STS数据的斜率与来自费米-狄拉克拖尾效应计算的斜率几乎相同，从而确实：STS热行为受通常的费米-狄拉克拖尾效应左右。比较图3D中的所有三种情况，清楚的是：本发明已经有效过滤掉热电子，从而在所勘察的所有温度范围产生极窄峰值宽度(即，FD拖尾效应的抑制系数是约6.5)。
电子的温度由它们的能量分布确定[11,12]，能量分布反映在dI/dV峰值宽度上。因此，通过将实验的FWHM与来自费米-狄拉克拖尾效应计算的那些进行比较，人们可获得经能量过滤电子的有效电子温度。例如，在295K的储器温度下，电子温度变成约45K；在图3D中，在45K下来自费米-狄拉克电子的FWHM与在295K的储器温度下来自经能量过滤电子的FWHM相同。同样地，对于225K、150K和77K的储器温度，分别可获得为约35K、约22K和约10K的经能量过滤电子的电子温度(见下文)。这些冷电子预示众多实际应用，如下文将讨论。
如以上所描述，图3B示出具有约5.5nm CdSe QD的单元的直接dI/dV测量(使用锁相技术)。还对系同一单元进行I-V测量，如图4所示。I-V显示各自对应于QW能级εw与QD的离散能级的对齐的清晰电流阶跃(由箭头指示)。标记s、p和h1、h2分别指示导带和价带总的前两个峰值。正偏置(标记为s和p)中的前两个箭头之间的间距为约237meV。这个值与图3B中的dI/dV测量中的间距相同。
FD拖尾效应的为约6.5的抑制系数(图3D)暗示：电子温度可以同一系数有效降低。这在图5A-5B中得到证明，其中将室温实验I-V与室温下的模拟(图5A；为了清晰，使模拟I-V垂直移位20nA)和45K(＝295K/6.5)下的模拟(图5B)进行比较。在295K下进行的模拟(图5A)显示：由于FD拖尾效应，不再存在突然的电流变化和电流坪。另一方面，当在模拟中使用为45K的有效温度时，看见实验与模拟之间的极好的一致性，图5B。这种有效温度降低将具有巨大时间含义，因为可以再不进行任何物理冷却的情况下获得冷冻温度(<45K)。
限制将简要描述图3D中针对费米-狄拉克拖尾效应进行的FWHM的计算。图6A和6B分别是零电压偏置和正电压偏置的DBTJ的能量图。电极中的浅色阴影区域示意性地非零温度下的热拖尾效应。当如图6B所示施加电压偏置时，具有能量E(可不同于源极费米能级μS)的电子可隧穿至QD，如果E与QD能级α对齐的话。对于电压偏置V，跨隧穿势垒1和2的电压降分别是ηV和(1-η)V，其中η是电压分压系数[30,36](η＝C2/(C1+C2)，其中C1和C2分别是势垒1和势垒2的结电容)。对于通常的DBTJ，首先计算其I-V特性，这将是由电子的费米-狄拉克分布造成。然后通过对I-V进行数值微分获得微分电导dI/dV。以分析方式获得dI/dV峰值的FWHM。考虑其中在QD处不存在电荷积聚的情况，即考虑壳层隧穿物理条件[30,51]。因为不存在电荷积聚，Г1比Г2小得多(Г1和Г2：分别是穿过结1和结2的隧穿速率)；一旦电子从源极隧穿至QD(穿过势垒1)，它就隧穿出来而到达漏极(穿过势垒2)，之后另一个电子从源极隧穿至QD。然后通过Г1(较慢速率)确定电流。电子在电子能量E和电压偏置V下从源极到QD的隧穿速率Г1(E,V),由下式给出[52]
其中ρS(E)和ρQD(E)分别是源极电极和QD的能态密度，f(E)是费米能级处于μS的源极的费米-狄拉克分布函数，η是电压分压系数，并且|T(E)|2是隧穿传输概率。通过相对于E对Г1(E,V)进行积分来获得电流I(V)，
其中e是电子电荷。我们通过分别使ρS(E)和T(E)与ρS(EF)和T(EF)近似来简化方程(2)，其中EF(≈μS)是源极电极的费米能量[52]；
I ( V ) &cong; g 0 e &Integral; 0 &infin; &rho; Q D ( E + &eta; e V ) f ( E ) d E - - - ( 3 )
其中
QD的离散能级由ρQD(E)以δ函数表示，
ρQD(E)＝δ(E-(Eα+μS)) (5)
其中Eα是QD能级α的能量(其参考能量处于μS；见图6A)。从方程(3)-(5)，我们得到
I ( V ) &cong; g 0 e f ( E &alpha; + &mu; S - &eta; e V ) = g 0 e 1 e ( E &alpha; - &eta; e V ) / k T + 1 - - - ( 6 )
方程(6)指示：在QD处无电子积聚的情况下，I-V由电极中的费米-狄拉克分布左右。图7示出295K下的I-V特性。在QD能级Eα处于1.2eV且T＝295K下来自方程(6)的I-V关系。Δ＝约90mV。
从方程(6)获得微分电导dI/dV为
d I ( V ) d V = &eta;g 0 k T e ( E &alpha; - &eta; e V ) / k T &lsqb; e ( E &alpha; - &eta; e V ) / k T + 1 &rsqb; 2 - - - ( 7 )
图8示出来自方程(7)的dI/dV关系。当V＝Eα/ηe时，获得最大dI/dV，
( d I d V ) max = d I ( V ) d V | V = E &alpha; &eta; e = 1 4 &eta;g 0 k T - - - ( 8 )
电压和是给出最大微分电导值(dI/dV)max的一半的偏置电压并且可从方程(7)和(8)获得并对以下方程求解，
&eta;g 0 k T e ( E &alpha; - &eta; e V ) / k T &lsqb; e ( E &alpha; - &eta; e V ) / k T + 1 &rsqb; 2 = 1 2 ( d I d V ) max = 1 2 ( 1 4 &eta;g 0 k T ) - - - ( 9 )
通过求解方程(9)，我们得到
V H M + = E &alpha; &eta; e - k T &eta; e l n ( 3 - 2 2 )
V H M - = E &alpha; &eta; e - k T &eta; e l n ( 3 + 2 2 ) - - - ( 10 )
FWHM(按能量单位计)然后为
F W H M = &eta; e ( V H M + - V H M - ) = k T &lsqb; ln ( 3 + 2 2 ) - ln ( 3 - 2 2 ) &rsqb; = 3.52549 k T - - - ( 11 ) .
当在源极与漏极之间施加电压偏置时，电压跨势垒1和势垒2分配。电压分压系数η被定义成使得跨结1和结2的电压降分别是ηVDS和(1-η)VDS。人们可从以下关系获得η[30,35-36,53-54]：
ηeVzc＝Eg+U＝Eg，optical+Ee-h (12)
其中e是电子电荷，Vzc是I-V或dI/dV测量中的零电导间隙(s峰值(LUMO)与h1峰值(HOMO)之间的电压差)，Eg是QD的带隙[35,37,38](LUMO(s)与HOMO(h1)的单粒子能级的差)，U是QD的单电子充电能量[30,36,53,55]，Eg，optical是光学带隙[35,37,38,56]，并且Ee-h是电子空穴库伦相互作用能量。Ee-h由下式给出[27,55,57,58]
E e - h = 1.79 e 2 4 &pi;&epsiv; 0 &epsiv; i n R - - - ( 13 )
其中ε0是自由空间电容率，εtn是QD介电常数(＝8，对于CdSe[30])，并且R是QD半径。从方程(12)和(13)，
&eta; = &lsqb; E g , o p t i c a l + 1.79 e 2 4 &pi;&epsiv; 0 &epsiv; i n R &rsqb; / eV z c - - - ( 14 )
从方程(14)，人们发现：对于图3A和3B中的单元，η分别为0.94和0.83。表1总结计算：
对于图3A中的单元，微分电导测量给出为2.169V的零电导间隙Vzc。对于图3B中的单元，I-V测量给出为2.548V的零电导间隙Vzc(图4)。根据参考文献56使用CdSe QD大小获得光学带隙Eg，optical。
图3A和3B中的微分电导测量显示：峰值宽度随着温度的降低而减小。它们的函数关系是线性的，如下文所详述。
表2和表3分别总结图3A和3B中的所测量微分电导峰值的FWHM。图9将FWHM(按能量单位计)示出为温度的函数。每个温度下的FWHM具有非常小的偏差；在给定温度下，FWHM值彼此非常靠近而与量子点能级(s、p或d)或所测量的样品(具有7.0nm CdSe QD的单元或具有5.5nm CdSe QD的单元)无关。与线性回归方法的拟合显示：以下线性函数关系可恰好描述FWHM对比温度
FWHM[meV]＝0.0523×T-1.0715 (15)
其中R2值最高为0.944。
可从方程(11)和(15)获得经能量过滤电子的有效温度为
Teff＝[0.0523×T(浴温度)-1.0715]/[3.52549×k] (16)
从方程(16)，当储器温度为295K、225K、150K和77K时，有效电子温度分别为47K、35K、22K和10K。
表2示出在不同温度下针对s、p和d峰值测量的FWHM。使用为0.94(来自表1)的η值来获得按能量标度(meV)计的FWHM。
表3示出在不同温度下针对s和p峰值测量的FWHM。使用为0.83(来自表1)的η值来获得按能量标度(meV)计的FWHM。
图10A-10C示出本发明的经能量过滤冷电子传递的模型。所述系统由以下部件制成：源极电极(L)、量子阱(QW)、量子点(QD)和漏极电极(R)，隧穿势垒将它们分开。源极侧上的隧穿势垒将QW与QD分开，并且漏极侧上的隧穿势垒将QD与漏极(R)分开。电子以顺序方式在相邻部件之间隧穿。漏极侧上的QW并不促进能量过滤，因为在条件εD＞μR下，QD中的电子将隧穿出来而到达漏极，无论如何都与源极侧中的QW的存在无关。为了简单，模型并不包括漏极侧上的QW。
相邻部件之间的隧穿速率被定义为ΓL ±(iW)、ΓD ±(iW)、ΓW ±(iD)和ΓR ±(iD)。ΓL ±(iW)是隧穿之前QW中的电子数量为iW时的隧穿速率，其中上标“+”和“－”分别表示向QW添加电子以及从QW减去电子，并且下表“L”表示电子添加和减去是通过源极电极(L)进行。其他速率以相同方式如下定义。ΓD ±(iW)是隧穿之前QW中的电子数量为iW时电子从QD隧穿至QW(“+”)或从QW隧穿至QD(“－”)的速率。ΓW ±(iD)是隧穿之前QD能级中的电子数量为iD时电子从QW隧穿至QD(“+”)或从QD隧穿至QW(“－”)的速率。ΓR ±(iD)是传递之前QD中的电子数量为iD时电子从漏极电极(R)隧穿至QD(“+”)或从QD隧穿至R(“－”)的速率。这些速率由源极、QW、QD和漏极各自的化学势/能级μL、εW、εD和μR左右。对于一组给定速率，同时对速率方程进行求解[28]，这给出在电压偏置V下的电流I(即，I-V)。在所调查的所有温度范围(77K-295K)内来自模型计算的I-V和微分电导(dI/dV)与实验数据十分一致。
对于QW与QD之间的电子隧穿，包括非弹性电子隧穿过程。参考图10B，假设从较低能态到较高能态(能量增益)的电子隧穿在结合声子吸收的情况下是可能的[41,42]。通过声子吸收进行的非弹性隧穿的隧穿概率γabsorp(ε，T)由下式给出[41]
γabsorp(ε，T)＝n(|ε|，T)A(|ε|) (17)
其中ε<0(对于能量增益，我们定义ε<0)，n(|ε|，T)是声子群的Bose-Einstein分布函数，n(ε(＞0)，T)＝1/(eε/kT-1)，其中T是绝对温度并且k是玻尔兹曼常数，并且A(ε)是声子自发发射的Einstein A系数[41,42]。总隧穿概率包括弹性隧穿γelastic(ε)的贡献，针对所述弹性隧穿，假设了具有洛伦兹分布[10,24,46,59]的寿命增宽，并且所述弹性隧穿由下式给出
其中是约化普朗克常数，并且Telastic是QW能级和QD能级精确对齐时(即，当ε＝0时)的弹性隧穿概率。那么总隧穿概率γ(ε＜0，T)是
参考图10C，从较高能态到较低能态的非弹性隧穿(能量损失)通过声子发射[10,41,42]和其他能量弛豫过程[16,24,43-45](例如，界面粗糙度散射、杂志散射、合金无序散射)发生，这些过程分别由γemiss(ε，T)和γrelax(ε)表示。通过声子发射的隧穿概率γemiss(ε，T)由下式给出[41,42]
remiss(ε，T)＝[n(ε，T)+1]A(ε)
＝[1/(eε/kT-1)+1]A(ε) (21)
那么其中电子在隧穿时损失能量(ε＞0)的总隧穿概率为
应注意，通过Bose-Einstein分布函数(它是I-V和dI/dV的温度相关性的根源)，γ(ε＜0，T)和γ(ε＜0，T)与温度无关。隧穿概率γ(ε＜0，T)和γ(ε＜0，T)连同电子占据QW态和QD态的概率确定隧穿速率ΓD ±(iW)和ΓW ±(iD)。
如下构建速率方程。将PW(iW)定义为iW数量的电子驻留在QW中的概率，其中iW可以是0、1或2。类似地，PD(iD)是iD数量的电子驻留在QD中的概率，其中iD可以是0或1(因为我们的QD的单电子充电能量是显著的，为约100meV，在QD能级中具有两个电子的状态被视为具有较高能量的不同状态)。那么，隧穿速率ΓL ±(iW)、ΓD ±(iW)、ΓW ±(iD)和ΓR ±(iD)与隧穿概率γ(ε＜0，T)和γ(ε＞0，T)以及占据概率PW(iW)和PD(iD)的关系如下：
ΓL +(0)＝fL(εW)×DL(εW)×TL (24)
ΓL +(1)＝fL(εW)×DL(εW)×TL (25)
ΓL -(1)＝[1-fL(εW)]×DL(εW)×TL (26)
ΓL -(2)＝[1-fL(εW)]×DL(εW)×TL (27)
ΓD +(0)＝γ(εD-εW，T)×PD(I) (28)
ΓD +(1)＝γ(εD-εW，T)×PD(1) (29)
ΓD -(1)＝γ(εW-εD，T)×PD(0) (30)
ΓD -(2)＝γ(εW-εD，T)×PD(0) (31)
ΓW +(0)＝γ(εW-εD，T)×[PW(1)+PW(2)] (32)
ΓW -(1)＝γ(εD-εW，T)×[PW(0)+PW(1)] (33)
ΓR +(0)＝fR(εD)×DR(εD)×TR (34)
ΓR -(1)＝[1-fR(εD)]×DR(εD)×TR (35)
其中fL(E)和fR(E)分别是在源极(L)和漏极(R)电极的化学势μL和μR下的费米-狄拉克函数，εW和εD分别是QW和QD态的能量，TL是源极(L)与QW之间的电子隧穿的隧穿概率，TR是QD与漏极(R)之间的电子隧穿的隧穿概率，DL(E)和DR(E)分别是源极电极和漏极电极的能态密度。如方程(24)-(35)所示，隧穿概率ΓL ±(iW)、ΓD ±(iW)、ΓW ±(iD)和ΓR ±(iD)由μL、εW、εD和μR的位置确定，而μL、εW、εD和μR的位置进而由施加在源极与漏极之间的电压偏置V确定。它们的关系为μL-μR＝eV、Δ(εW-εD)＝ηeV和Δ(εD-μR)＝(1-η)eV。
在稳定状态下，两个相邻配置之间的跃迁速率相同(净跃迁为零)，例如，对于具有iW＝0和iW＝1的两个QW配置，两者之间的跃迁速率相同：
PW(0)×[ΓL +(0)+ΓD +(0)]＝PW(1)×[ΓL -(1)+ΓD -(1)] (36)
同样地，具有iW＝1和iW＝2的两个QW配置之间的跃迁速率相同，这给出：
PW(1)×[ΓL +(1)+ΓD +(1)]＝PW(2)×[ΓL -(2)+ΓD -(2)] (37)
类似地，两个相邻QD配置之间的跃迁速率相同：
PD(0)×[ΓW +(0)+ΓR +(0)]＝PD(1)×[ΓW -(1)+ΓR -(1)] (38)
因为概率的和应为一，人们还具有以下方程：
PW(0)+PW(1)+PW(2)＝1 (39)
以及PD(0)+PD(1)＝1 (40)
因为存在五个方程、即(36)-(40)以及五个未知数、即PW(0)、PW(1)、PW(2)、PD(0)和PD(1)，可以对联立方程进行求解。对于针对特定V的一组给定隧穿速率ΓL ±(iW)、ΓD ±(iW)、ΓW ±(iD)和ΓR ±(iD)，人们在数值上对联立方程(36)-(40)进行求解并获得PW(0)、PW(1)、PW(2)、PD(0)和PD(1)。然后由下式给出电流I
I(V)＝e×[PD(1)×ΓR -(1)-PD(0)×ΓR +(0)] (41)
其中e是电子电荷。通过I(V)的数值微分获得dI/dV。
使用以上模型进行数值计算。对于的方程(17)-(23)中的函数A(ε)、γrelax(ε)和γelastic(ε)，使用图11A-11C所示的函数形式[24,41,42,46,59]。所使用的其他参数是：TL×DL(εW)＝1.3×1011[1/sec]和TR×DR(εD)＝1.3×1011[1/sec]，其中假设了TL、TR、DL和DR的常数值。μL＝0(参考能量零)，εW＝0，εD＝ES-ηeV(其中，ES是s能级在V＝0时的位置；VS＝ES/ηe)，并且μR＝-eV。
在数值上对方程(36)-(40)进行求解并且获得I(V)。图12A-12H示出在不同温度下所得的I-V和dI/dV计算。在室温下存在突然的电流跃变Δ＝约15mV，图12A，这与图2A中的实验测量十分一致。当温度降低时，电流跃变变得更加突然，图12B-12D。图12E-12H，dI/dV显示窄峰值宽度，其中峰值宽度随着温度的降低而减小，这与图3A-3B中的微分电导测量十分一致。应注意，图3A-3B中的dI/dV峰值具有三角形形状，而不是高斯或洛伦兹。图12E-12H中的模型计算如实地再现三角形式dI/dV峰值。为了进行定量比较，图12I中显示了来自模型计算的FWHM和来自实验测量的那些。在所调查的温度范围(77K-295K)内，在它们之间存在非常良好的一致性。
电子能量过滤及其相关联的冷电子传递具有深远的技术含义。现在可使得迄今为止只能够在低温下运行的各种电子系统/装置在较高温度下、具体地是在室温下工作。此外，对于在室温下操作的许多电子装置，可以使用冷电子以大大增强它们的性能。现在将呈现两个实例。第一，将演示冷电子在单电子晶体管(SET)中的使用，这在室温下、在无需外部冷却的情况下产生清晰的库伦阶梯和库伦振荡。第二，将证明冷电子传递可导致极陡峭的电流接通/截止能力，其中仅约10mV的电压变化在室温下实现10倍的电流变化(约10mV/十进位)。
使用图1C所示的配置制造单电子晶体管(SET)，但有两处改动：1)用金属纳米颗粒(约10nm Au纳米颗粒)替换CdSe QD，并且2)使用先前报告的配置添加栅极电极，其中栅极包围图1C中的漏极/绝缘层/源极堆栈的外周[26]。图13A-13L示出经能量过滤冷电子传递到SET的应用。图13A示出在不同温度下测量的所制造SET的I-V特性。在所有温度(包括室温)下清晰地看到库伦阶梯。为了清晰，高出10K，每个I-V从较低温度的I-V垂直移位75pA。VDS：源极-漏极电压。IDS：源极-漏极电流。图13B示出在通常的费米-狄拉克分布下用正统理论计算的I-V特性(模拟器：SIMON 2.0)。图13C示出在不同温度下测量的库伦振荡。VG：门极电压。VDS是10mV。为了清晰，高出10K，每个I-V从降低温度的I-V垂直移位15nA。图13D示出在通常的费米-狄拉克分布下用正统理论计算的库伦振荡。图13A-13D中所指示的所有温度是储器温度。图13E-13F示出在10K下实验与模拟库伦阶梯(图13E)和库伦振荡(图13F)的比较。T(exp)：进行实验时的储器温度。T(sim)：模拟温度。图13G-13L示出升高的储器温度(100K-295K)下的实验与模拟库伦阶梯和库伦振荡的比较。对于模拟，在正统理论计算中使用有效电子温度。对于图13B、13D和13E-13L中的所有模拟，仅使用单组参数(除了背景电荷Q0[40])。这些参数是：C1＝0.85aF、C2＝2.9aF、CG＝0.52aF、R1＝8.7×107Ω以及R2＝6.6×108Ω。图13E-13L的背景电荷Q0分别是-0.075e、0.45e、0.075e、0.40e、-0.075e、0.50e、-0.025e以及0.50e。
图13A和13C显示在不同温度下所测量的所制造SET的I-V特性。在所研究的所有温度(包括室温)内，观察到清晰的单电子传递行为，即库伦阶梯(图13A)和库伦振荡(图13C)。这里所观察到的温度行为如下良好地反映出我们方法的有效性。在最低温度(10K)下，单电子传递[40,47]的正统理论准确地描述库伦阶梯和库伦振荡，如由图13E和13F中的实验(蓝色点)与理论(红色线)之间的极好匹配所证实。应注意，受抑制FD拖尾效应对SET具有深远影响。如图13A和13C所示，这些低温(10K)SET特性即使在高得多的温度(100K-295K)下也得到良好保留。也就是说，升高温度仅使SET特性发生微小变化，从而显著提高了SET的操作温度范围。进一步的分析显示：有效温度降低极好地解释了图13A和13C中的所有试验观察结果。应注意，在通常的费米-狄拉克热拖尾效应生效(即，无能量过滤)的情况下，在这些温度下，库伦阶梯和库伦振荡被大幅地或完全地消除，图13B和13D。
经能量过滤电子比储器冷得多的事实解释了库伦阶梯和库伦振荡在升高的储器温度下的保留。可以使用经能量过滤电子的有效温度进行定量分析。如先前所讨论，通过比较图3D(看方程(16))中的FWHM，针对储器温度295K、200K和100K，人们对应地得到有效电子温度约45K、约30K和约15K。这些低电子温度极好地解释了图13A和13C中的实验数据。这在图13G-13L中示出，其中这些低温下的正统理论计算(红色线)如实地再现所有实验库伦阶梯和库伦振荡数据(点)。在当前SET中清楚地看到具有低温电子的益处：可取消对用液态He/N2进行冷却的要求，但保持低温SET性能。在类似方法下，相同的益处非常有可能扩展至其他系统，诸如自旋电子和光电子装置。
第二实例涉及获得场效应晶体管的陡峭电流接通/截止能力，这是用于实现超低功率耗散电子器件的紧要元素。热力学对电流接通/截止的陡度强加为ln10·(kT/e)的基本限制。陡度在室温下的值为60mV/十进位，这限制了电压缩放和功率耗散的降低[6]。为了获得解决方案，已经对寻求不依赖于电子热注射的新型晶体管(例如，使用带到带隧穿的隧道场效应晶体管(TFET)[6])进行了研究。然而，许多实验挑战具有有限的进度，并且尽我们所知，在大约一个数量级的漏极电流内，所报告的最陡峭实验接通/截止值是约40mV/十进位[6,48-50]。相比之下，本发明的低电子温度提供极陡峭电流接通/截止操作的简单途径：从ln10·(k·45/e)，在室温下(储器)，45K的电子温度导致9mV/十进位的电流接通/截止陡度。图23A-23B中显示器实验证实，其中演示了约10mV/十进位的陡度。约10mV/十进位的目前值可导致使功率耗散与当前最先进的CMOS晶体管相比降低近似两个数量级，从而铺设朝向超低功率耗散电子器件的新途径。
如先前所描述，我们的发明使得能够以约6.5的系数有效抑制FD热拖尾效应并降低电子温度。尽管为约6.5的系数已经是非常显著的数字，但前述讨论描述了甚至更进一步效抑制FD拖尾效应并降低电子温度的关键因素。
如图1B所概括，能量过滤过程需要在空间上位于电极与隧穿势垒之间的离散态。这种离散能态通过在电极与隧穿势垒之间形成量子阱来获得。这通过材料的适当选择、它们的纳米级几何布置以及隧穿势垒的能带弯曲的工程设计来实现。这些在下文我们描述以下详情时详细呈现：(1)通过材料选择和电介质层的界面工程设计受控地形成量子阱；(2)使用垂直电极配置和半导体或金属纳米颗粒形成电子能量过滤结构；(3)使用纳米柱形成电子能量过滤结构；以及(4)设计和制造“双端”装置配置(具有源极和漏极，但没有栅极)和“三端”装置配置(晶体管)。
量子阱通过操纵所涉及材料的能带弯曲来形成。这需要材料的适当选择及其适当的几何布置，以及材料层之间的界面的工程设计。本发明满足以下目标：(1)获得可自行地形成和消除电子能量过滤结构的能力；(2)阐明控制能量过滤程度的关键参数；以及(3)制造最佳能量过滤结构并获得系数为6.5或更高的有效温度降低。
针对由Cr、Cr2O3和SiO2制成的系统观察到图2-4和13中的受抑制FD拖尾效应。通过使用适当材料系统和结构，可进一步增强能量过滤效应以及对FD拖尾效应的抑制。量子阱能态的形成及过滤效应取决于四个参数：图14所示的能量势垒(Eb)、带弯曲度(Ebend)、以及隧穿势垒1的厚度(d1)和隧穿势垒2的厚度(d2)。这里，能量过滤的关键要求在于：带弯曲(Ebend)需要大于能量势垒(Eb)。否则，量子阱中所形成的离散能级的定位将高于源极电极的费米能级EF；为了进行能量过滤，量子阱中所形成的离散能级的定位需要靠近电极的费米能级。使用这种能量格局并且还通过隧穿传输系数计算的辅助，可评估各种材料和结构并且可识别产生最大FD抑制或最低有效电子温度的最佳系统。
这里给出选择最佳系统的一些实例。下表示出基于在对于Al/Al2O3的1.6-2.5eV到对于Pb/Cr2O3的0.02eV的范围内变化的能量势垒Eb(图14中的源极金属与势垒1之间的能量势垒)的大小选择的若干材料系统。
材料系统(源极/势垒1) Eb(eV)
Al/Al2O3 1.6-2.5
Pb/Cr2O3 0.02
Cr/Cr2O3 0.06
Ti/TiOx 0.285
将描述如图15A-15B中示意地显示的能量势垒Eb对形成能量过滤结构的作用。例如，使用如果Al/Al2O3系统(其势垒高度是1.6-2.5eV，比Cr/Cr2O3系统的势垒高度高出至少10倍)，预期不发生能量过滤，除非带弯曲相当大(>1.6-2.5eV)；如果能级在量子阱中形成，那么它们的定位将远高于电极费米能级，图15A。然而，对于这种系统，可通过使用以下章节中描述的各种方法形成高于能量势垒Eb的带弯曲Ebend来获得能量过滤。可将Al/Al2O3系统与Cr/Cr2O3系统(对于所述系统，能量势垒Eb明显较低，为约0.1eV)进行比较，在小的带弯曲时，在量子阱中形成靠近电极费米能级的离散态，图15B。因此，通过使用适当材料系统和适当带弯曲，可接通或截止能量过滤器。这种能量过滤可通过I-V测量进行评定。如果能量过滤器接通，室温I-V测量将产生突然电流跃变，图15B(底部)。如果能量过滤器截止，室温I-V将由于通常的FD热拖尾效应而不产生突然电流跃变，图15A(底部)。
形成量子阱的另一个紧要因素是图14中的带弯曲度Ebend。带弯曲将取决于以下因素：(1)所使用材料(电极、隧穿势垒1、隧穿势垒2以及半导体或金属纳米颗粒)的工函数；以及(2)在膜的界面处形成的界面偶极子和/或界面电荷。前者可由材料选择确定，并且后者可通过在界面处引入偶极分子和/或用UV/臭氧或等离子体处理表面来控制。界面偶极子和/或界面电荷还可以通过适当选择两种势垒材料而自发地在隧穿势垒1和隧穿势垒2的界面处形成。下文描述操纵界面偶极子和/或界面电荷及相关联带弯曲。
为了形成量子阱，势垒1的导带需要向下弯曲(图14)。作为第一途径，这个带弯曲是通过在势垒1的表面(势垒1与势垒2之间的界面)上形成偶极SAM来控制。应充分理解，通过分子或原子对表面或界面进行改性可显著改变材料的电子性质[61-67]。例如，已经试验地且理论地证明：表面上的原子的吸收可使金属的功函数的改变大至>2eV[68,69]。通过偶极SAM的单层或亚单原子层覆盖对功函数的改变还可以是非常显著的，即大于0.5eV[61,62,65,66,70]。在这些带弯曲下，连同对材料系统(其确定能量势垒Eb)的适当选择，可以构成量子阱和离散能态以形成在电极附近形成费米能级EF，图15B。
图16示出使用不同极性的SAM控制势垒1的带弯曲的示意图。取决于SAM的偶极矩和/或界面电荷的极性的方向，隧穿势垒1的带弯曲可沿向下或向上方向发生，分别地图16b.1和16b.2。在将隧穿势垒2(例如，SiO2)放置在SAM上时，前导可导致量子阱和离散能级(图16c.1)的形成，而后者将不产生量子阱(图16c.2)。通过这种对界面偶极子和/或界面电荷的操纵，可根据需要截图和截止能量过滤器。这不仅阐明所观察到的对费米-狄拉克拖尾效应的抑制以及有效温度降低的详细机制，而且还导致非常精确地控制能量过滤的能力。通过使用具有不同头基、链长和锚定基团的各种分子来获得广谱的界面偶极子和/或界面电荷[62,65,66]。界面偶极子和/或界面电荷的形成将使用开尔文探针力显微镜学(KPFM)和/或X射线光电子能谱学(XPS)[71-73]来表征。
形成和控制界面偶极子和/或界面电荷的其他技术是对表面进行UV/臭氧或等离子体处理[74-76]。所形成的界面偶极子和/或界面电荷可使功函数的改变大至2eV[74,77]。可能地结合SAM形成，这些技术可用于控制带弯曲，并且因此用于形成本发明的能量过滤结构。
为了形成向下带弯曲并且为了形成本发明的能量过滤结构，图15B，我们还可以利用针对势垒1和势垒2的许多材料系统发生的自发界面偶极子形成。例如，Cr2O3和SiO2分别可用于图15B中的势垒1和势垒2材料，对于所述材料，界面偶极子在Cr2O3和SiO2层的界面处的自发形成产生所希望的偶极子方向(势垒1侧中的正极以及势垒2侧中的负极)并因此产生所希望的向下带弯曲。
如以上所述地控制用于冷电子传递的电子能量过滤可合并到许多不同配置中。下文描述两种情况作为实例。第一途径是构建使用垂直电极配置和半导体或金属纳米颗粒的能量过滤电子装置。第二途径采用纳米柱配置，其中所有电极、隧穿势垒和能量过滤结构驻留在单个纳米柱中。以下章节描述这两种途径。
图17A-17C以其中将发生经能量过滤隧穿的区域的放大视图示出第一途径的示意图。通过密切注视从源极电极到QD(半导体纳米颗粒)的电子隧穿路径(由箭头指示)，重要的是应注意，电子穿过两个隧穿势垒，即势垒1和势垒2。势垒1是在金属电极的表面上自然形成的天然氧化物。将金属天然氧化物用于势垒1是有益的，因为可获得具有一致厚度的质量膜。许多金属形成天然氧化物。我们可使用的候选电极金属包括Cr、Al、Ti、Ta和Mo。对于隧穿势垒2，使用导带边缘比势垒1的导带边缘高得多的介电材料。这是为了确保在势垒1发生向下带弯曲时形成量子阱。势垒2的候选材料包括SiO2和Si3N4。势垒2使用沉积技术、诸如喷射、等离子体增强化学气相沉积(PECVD)以及原子层沉积(ALD)来沉积在势垒1的表面上。在沉积势垒2之前，可用SAM或等离子体处理势垒1的表面，以形成界面偶极子并产生势垒1的适当的带弯曲，如先前章节中所描述。可替代地，势垒1和势垒2的界面处的自发界面偶极子形成可用于形成适当带弯曲并形成能量过滤结构，如以上所述。
在第二途径中，使用纳米柱配置来形成电子能量过滤结构并制造经能量过滤冷电子装置。在纳米柱配置中，所有装置部件(电极、隧穿势垒、量子点/半导体纳米晶体)驻留在单个纳米柱中。图18示出由源极(Cr)、第一隧穿势垒(Cr2O3)、第二隧穿势垒(SiO2)、Si岛、另外的第二隧穿势垒(SiO2)、另外的第一隧穿势垒(Cr2O3)以及漏极(Cr)构成的纳米柱配置。纳米柱包括位于源极与Si岛之间的两个隧穿势垒；用于第一隧穿势垒的Cr2O3以及用于第二隧穿势垒的SiO2。如先前所描述，Cr2O3(第一隧穿势垒)导带中的带弯曲导致量子阱和量子阱中的离散态的形成，从而创建能量过滤结构。也可以使用其他材料组合来在纳米柱中构造能量过滤结构。
使用纳米柱结构的长处在于：准确尺寸控制是可能的，诸如隧穿势垒的厚度以及电极/隧穿势垒/量子点/隧穿势垒/电极的堆栈中的部件之间的距离。此外，将装置部件布置在纳米柱中以及它们在纳米柱中的尺寸控制可以是非常多用途的；例如，可以按相对简单的程序将不同系列的装置部件放置在纳米柱中。这些长度来源于以下事实：纳米柱由可以亚纳米级精度准确地控制器厚度的膜的堆栈制造。
纳米柱结构可如下制造。通过沉积或氧化/氮化制成材料层堆栈，然后将纳米颗粒放置在膜堆栈的顶部上，如图19A所示。示意图中的每个隧穿势垒层可包括多个势垒(例如，第一隧穿势垒和第二隧穿势垒)以及它们之间的界面偶极子SAM。使用纳米颗粒作为蚀刻硬掩膜，通过反应性离子蚀刻(RIE)来垂直蚀刻膜堆栈，从而产生纳米柱，如图19B所示。使用化学蚀刻选择性地移除纳米柱顶部上的纳米颗粒，从而产生包括所有装置部件(电极、隧穿势垒等)的最终纳米柱结构，如图19C所示。图19D是利用图19A-19C中的程序制作的纳米柱的SEM图像。这个纳米柱由Cr源极、Cr2O3隧穿势垒、Cr岛、Cr2O3隧穿势垒以及Cr漏极构成。单独的Cr2O3势垒可能无法利用SEM分辨出来。
纳米柱中的装置部件的厚度(例如，隧穿势垒厚度)可受到准确控制，因为它们由图19A中的第一步骤中所形成的层厚度确定；层厚度可使用诸如ALD和PECVD的技术来以亚纳米级精度进行控制。通过挑选所沉积材料并且通过在第一步骤(图19A)中准确地控制它们的厚度，可以制造各种各样的纳米柱。
通过在变化的温度下进行的I-V和dI/dV(锁相)测量来评定电子隧穿特性。使用通常的CMOS制造程序来制成与纳米柱的电触点，所述程序包括钝化材料(例如，SOG：旋涂玻璃)的沉积、光刻、RIE以及金属沉积。图20A-20D示出制成与纳米柱的电触点的过程流程。图20A示出钝化材料(例如，SOG：旋涂玻璃)的沉积。图20B示出暴露纳米柱的顶部部分的RIE蚀刻。图20C示出与纳米柱进行电接触的漏极垫的形成。使用光刻、金属沉积和剥离来形成漏极垫。图20D示出导孔和金属互连件的形成。这通过以下方式来制成：沉积另一层钝化材料(例如，SOG：旋涂玻璃)，利用光刻和RIE蚀刻制成导孔，利用金属沉积填充导孔，以及使用光刻、金属沉积和剥离形成接合垫。
可利用有效抑制费米-狄拉克热拖尾效应及伴随的有效温度降低的能力来获得可在极低功率耗散下操作的电子装置。热力学(FD分布)对晶体管的亚阈值摆幅(SS)、即晶体管可多突然地被截止到低于阈值电压Vth的测度强加下限。在低亚阈值摆幅(对于所述低亚阈值摆幅，晶体管可突然地截止)下，在维持低截止态电流的同时，供应电压VDD并且因此功率消耗(与VDD的平方成比例)可减小。然而，对于当前晶体管架构，热力学在室温下将最低可能亚阈值摆幅设定到60mV/十进位[7,78,79]，并且在不具有显著的截止态电流的情况下，无法将VDD减小到比一伏特小得多。这对减小晶体管操作过程中的功率消耗强加固有限值。热力学说明亚阈值摆幅SS与温度T成比例，即SS＝ln10·(kT/e)。本发明通过电子能量过滤获得低有效电子温度的能力可产生低SS，因为它与电子温度成比例。低SS允许使用更小的供应电压VDD，从而允许装置在极低功率消耗下操作。如先前所描述，当储器温度是室温(295K)时，有效电子温度是45K，使得SS在室温下小至10mV/十进位。在这个SS下，可使功率消耗与当前现有技术的CMOS晶体管的功率消耗相比减小100倍。
先前章节描述了双端配置(即，没有栅极)中的电子能量过滤及相关联的有效电子温度降低。这里描述添加栅极电极以制成三端装置(即，晶体管)的制造程序。描述两种不同的晶体管配置：(1)采用垂直电极配置和半导体纳米颗粒的晶体管；以及(2)使用纳米柱配置的晶体管。我们将这些晶体管称为“经能量过滤冷电子晶体管”。
通过向先前讨论的双端装置结构添加栅极电极来制造经能量过滤冷电子晶体管。图21显示晶体管结构的示意图，其中栅极电极包围源极/绝缘层/漏极堆栈的外周。这个栅极添加将在形成导孔和接合垫之前通过光刻和栅极金属沉积来进行。使用光刻连同其他CMOS兼容过程步骤允许产生可独立寻址的栅极并制造经能量过滤冷电子晶体管。
重要的是检查图21中的栅极设计是否给出所希望的栅极控功率(语序I-V特性的响应性栅极调制)，以及是否可以在小的装置间变异的情况下可靠地且再现地制造栅极结构。制造单电子晶体管(SET)的先前工作证明情况是这样[26]。对于这种SET制造，使用与图21中基本相同的配置，只是使用金属纳米颗粒(约10nm Au纳米颗粒)替代半导体纳米颗粒。图22A示出电流作为栅极电压的函数的调制。可看到清晰库伦振荡(电流作为栅极电压的函数的周期性变化)，其证明图21中的栅极设计可递送所希望的栅极控功率。还通过测量单批次中所制造的十个不同SET的库伦间隔ΔVG(库伦振荡中的峰间距离；由图22A中的箭头指示)来检查装置间变异。图22B显示来自这些SET的ΔVG并且显示装置间变异少于10％。这证明：我们在图21中的栅极结构可以用CMOS兼容过程和材料来可靠地制造并且产生响应性栅极控功率。
经能量过滤冷电子晶体管的性能目标之一是在室温下获得10mV/十进位或更小的亚阈值摆幅(SS)。亚阈值摆幅是使源极-漏极电流降低10倍所需的“栅极电压”变化的测度。尽管需要栅极电极来测量晶体管的亚阈值摆幅，但在添加了栅极时，双端装置(无栅极电极)的I-V特性也可以给出目标亚阈值摆幅是否可达到的清楚信息。例如，如果装置的源极-漏极电流在10mV的源极-漏极电压变化下可减小10倍，那么可获得10mV/十进位的亚阈值摆幅，只要栅极到半导体纳米颗粒的偶联足够高。我们如下所述地获得这种能力。
分别使用Cr2O3和SiO2作为隧穿势垒1和隧穿势垒2来制造具有如图17中的双端配置的经能量过滤冷电子晶体管。使用具有约6nm直径的CdSe QD作为半导体纳米晶体。图23A示出其在室温下测量的I-V特性。可看见电流的非常陡峭的增长(参看红色虚线正方形)，其对应于QW能级εW与CdSe QD的导带边缘(QD的导带中的第一能态)的对齐。图23B是以对数标度的陡峭电流变化的放大视图，并且演示斜率为约10mV/十进位。这个数据证明，如果如果添加于QD具有充分电容偶联的栅极以产生晶体管，图21，那么可在室温下获得约10mV/十进位的亚阈值摆幅。通过进一步优化电子能量过滤，可以在室温下将有效电子温度进一步降低到低于45K，并且可在室温下实现小于的10mV/十进位的亚阈值摆幅。
这个章节描述通过将栅极插入到图20D所示的双端纳米柱装置中来制造经能量过滤纳米柱冷电子晶体管。图24A-24B示出合并有栅极电极的完整的经能量过滤冷电子纳米柱晶体管。在这种配置中，栅极电极环绕纳米柱的半导体岛，控制其静电势。图25A-25J以纳米柱周围的截面视图示意性地显示实现这种配置的程序。在图25A中，当在源极垫上形成纳米柱之后，使用PECVD或ALD沉积绝缘材料(栅极电介质；例如，SiO2)。共形沉积确保在纳米柱的一侧上与其他平面表面上沉积相同厚度的绝缘材料。在图25B中，将用于栅极电极的金属(例如，Cr、Al和Ti)沉积(例如，使用喷溅)到晶片上，从而在栅极电介质膜的顶部上产生半共形膜。如果需要，可以在喷溅沉积过程中不断地使晶片倾斜和旋转，从而使得金属膜更加共形。在图25C中，沉积足够厚的钝化材料以覆盖所有纳米柱(使表面平面化)。平面化表面可通过旋涂玻璃(SOG)的旋涂或使用化学机械抛光(CMP)来获得。在图25D中，使用RIE对钝化材料进行垂直蚀刻，直到围绕纳米柱的漏极部分的栅极金属膜(呈红色)充分暴露为止。在图25E中，然后通过湿法化学蚀刻选择性地移除暴露的栅极金属膜，从而暴露围绕纳米柱的漏极部分的栅极电介质层。在图25F中，随后通过湿法化学蚀刻地移除暴露的栅极电介质层，从而暴露绕纳米柱的漏极部分。此时，栅极金属(红色膜)覆盖所有基底表面。对栅极金属进行图案化以产生图24A-24B中的栅极结构。这使用图25G-25H中的光刻和RIE来完成。在图25I中，利用图20C中的程序制造漏极垫。在图25J中，然后使晶片钝化，之后构造互连线，从而产生图24A-24B中的经能量过滤冷电子纳米柱晶体管结构。
可独立寻址的经能量过滤冷电子纳米柱晶体管可大规模制造。实现这一点的一个基本要求是将单纳米颗粒(用于蚀刻硬掩膜)防止在基底上的确切目标位置上(图19A)的能力。这使用称为单粒子放置(SPP)的技术来实现，在所述技术中，以纳米级精度将单纳米颗粒静电地引导并放置在目标位置上[60]。图26A中的SEM图像示出SPP的能力；将恰好一个纳米颗粒放置在每个圆形引导图案的中心上。可利用SPP来在整个晶片上在单批次过程中将单纳米颗粒精确地放置在确切目标位置上，图26B，由此可在整个晶片上并行地形成可独立寻址的纳米柱隧道晶体管，图26C。
现在将简要概述以上描述的用于制造图17和图21中的结构的方法。使用CMOS兼容过程和材料在Si晶片上制造装置单元。所述制造在1000级洁净室中进行。从四英寸的硅晶片开始，热生长出约1.5μm的二氧化硅以用于装置的电隔离。在隔离氧化层上方，使用光刻(负性光刻胶NR9-1000PY；Futurrex)、约200nm厚的Cr的沉积以及剥离来制成底部电极(Cr)。使用等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)来沉积绝缘层(SiO2或Al2O3)。绝缘层的厚度是4.5nm-10nm，其中对于较小纳米颗粒(约5.5nm CdSe)，层较薄，并且对于较大纳米颗粒(约10nm Au)，层较厚。使用第二光刻步骤(负性光刻胶NR9-1000PY；Futurrex)、约200nm厚的Cr的沉积以及剥离来在绝缘层上放置顶部电极(Cr)。使用光掩膜中的对准标记将顶部电极定位在底部电极的顶部上。使用顶部电极作为硬掩膜，然后通过用CF4化学物质进行反应性离子蚀刻(RIE)来将绝缘层垂直蚀刻掉。RIE等离子体蚀刻形成随后对准的顶部电极/绝缘层/底部电极堆栈。然后，将CdSe量子点或Au纳米颗粒附接在顶部电极/绝缘层/底部电极堆栈中的绝缘层的暴露侧壁上。在纳米颗粒附接之后，用约300nm厚的喷溅二氧化硅使装置单元钝化，之后用约700nm厚的电子束蒸发的二氧化硅进行最后的钝化。对于单电子晶体管制造，在最终钝化步骤之前插入栅极电极。使用另外的光刻步骤(负性光刻胶NR9-1000PY；Futurrex)、之后是约350nm厚Cr的沉积以及剥离来限定栅极图案。为了形成与底部电极、顶部电极和栅极电极的金属触点，通过对钝化二氧化硅进行RIE蚀刻来形成导通孔。最后，使用光刻、之后是约100nm Cr和约250nm Au的蒸发以及剥离来限定接合垫。
这里描述将半导体或金属纳米颗粒附接到绝缘层的暴露侧壁上的程序。利用3-氨丙基三乙氧基硅烷(APTES：(C2H5O)3-Si-(CH2)3-NH2)的自组装单层(SAM)是基底功能化。APTES(99％)购自Sigma-Aldrich并且在不进行进一步钝化的情况下使用。APTES的SAM通过在室温下将基底浸没在1mM APTES的乙醇溶液中持续30分钟来形成。然后用纯乙醇冲洗基底，之后用氮进行干燥。甲苯中的约7nm和约5.5nm CdSe纳米颗粒购自NN Labs。约10nm Au纳米颗粒胶体购自Ted Pella。在室温下将APTES功能化的基底浸没在CdSe或Au纳米颗粒胶体中持续8-24小时。将CdSe或Au纳米颗粒附接在绝缘层的暴露侧壁以及其他暴露表面上。仅附接在暴露侧壁上并且在从两个电极开始的正确隧穿范围内的纳米颗粒对电信号有贡献。在附接CdSe或Au纳米颗粒之后，在室温下将晶片暴露于UV臭氧(PSD-UVT,NovaScan)持续30分钟。在UV臭氧处理之后，立即将晶片传递到真空室中以供二氧化硅钝化。
这里，我们描述可甚至进一步降低电子温度并使得经能量过滤冷电子传递更有力的关键元素。原则上，如果QW中不存在电子可被热激发的接近的能态，电子从源极电极到QW态的隧穿使得电子处于零度温度[8,9]。此外，如果电子在随后的到达QD的隧穿事件中未获得能量，电子温度将有效地保持在开氏零度。如果这两个条件都得得以实现，则可获得极低电子温度下的电子传递。第一条件相对容易地得到满足，因为可以使得QW中的能级间距远大于室温热能[16,23]；在图14中的势垒1的薄(<2nm)层厚度下，QW的能级间距变得远大(>数百meV)于室温热能(约25meV)。第二条件、即阻断获能通道可通过控制影响声子吸收的因素来实现。例如，可通过降低有效德拜截止频率可使声子吸收最小化。这可通过适当选择用于QD、电介质、钝化层等的材料以及适当设计装置尺寸(例如，QD大小)和几何配置来实现。
在先前章节中所描述的本发明的许多突破中，下文具体强调其中两个，因为它们对实际应用有直接相干性。
第一，我们的发明允许“在不进行任何外部冷却的情况下”进行电子的能量过滤和有效冷却，即，可在“室温”下进行能量过滤。此外，即使在室温下操作系统，温度降低也可多至250度(295K-45K＝250K)。可将本发明的这种独特能力与其他人的先前工作进行[8-15]比较，在先前工作中，电子温度只有在整个系统被冷却到冷冻温度(通常小于开氏一度)下才能得到有效降低。这种对使用致冷剂(液态He或液态N2)或冷冻冷却系统进行外部冷却的要求严重限制了实际应用。
第二，我们的发明允许使用CMOS兼容过程和材料大规模地并行制造经能量过滤冷电子装置。先前所描述(图1C、17、18、19、20、21、24、25和26)的所有经能量过滤冷电子装置结构可使用CMOS兼容过程和材料来制造。可以将本发明的这个重要优点与其他人的先前工作[8-15]进行比较，在先前工作中，材料和过程不是CMOS兼容的并且难以实现大规模制造。
本发明提供一种有效抑制电子的费米-狄拉克分布的改造技术，其中在不进行任何物理冷却的情况下对电子能量进行过滤并且获得非常低的电子温度(<45K)。通过这种有效温度降低，当前只能在冷冻温度下运行的许多新型电子、光电子及自旋电子装置将能够在室温下在不进行任何外部冷却的情况下操作。此外，低电子温度可显著增强许多电子、光电子及自旋电子装置在室温下的性能。许多潜在军事、商业及空间应用中的一个重要实例是：利用电子能量过滤和有效温度降低来制造可在极低功率消耗下操作的晶体管(绿色晶体管)，从而将能量消耗削减>100倍。这意味着电子设备能够在功率源的仅1％下运行，或仪器的电池重量可减小>100倍，而不牺牲性能。这种能力将产生众多军事应用，实例包括：无人机(UAV)、远程通信装置、远程感测装置、导弹、潜水艇、飞机以及陆战队员在他们的任务时携带的电子装置。还预期到商业装置应用将是巨大的；例如，可实现可持续操作一个月而无需再充电的手机和膝上型电脑。
现在将描述使用本发明的室温能量过滤器的各种新的晶体管架构。
本发明的关键元素之一是邻近电极形成量子阱。所形成的量子阱中的离散能级用作能量过滤器。在由Cr/Cr2O3/SiO2构成的示例性结构中，通过Cr2O3导带的带弯曲来形成量子阱。通过直接测量驻留在Cr电极与层SiO2之间的氧化铬层的带弯曲量来提供量子阱形成的直接证据。这通过以下方式来完成：制造金属绝缘体半导体(MIS)结构，在所述结构中，绝缘体由Cr2O3/SiO2层构成；以及对所制造MIS单元进行C-V(电容-电压)测量。MIS结构的C-V测量是可直接测量绝缘层的能带弯曲的非常确实的技术[81-84]。从具有变化的Cr2O3厚度的MIS单元的C-V曲线图中的平带电压漂移(ΔVFB)获得Cr2O3层的带弯曲量。对于约2nmCr2O3(CdSe QD装置和SET中所使用的天然氧化铬的厚度)，ΔVFB被测量为－1.1±0.1V，这意味着装置的Cr2O3量子阱的深度是1.1±0.1eV。下文将描述实验测量的细节。
图27示出根据本发明一个实施方案的用于直接测量Cr2O3层的能带弯曲的MIS结构的示意图。用于MIS的材料如下。对于半导体，使用p-型Si基底(薄膜电阻：1-25Ω·cm)。在Si基底的顶部上，以0.17nm/分钟的缓慢沉积速率(AJA Orion UHV系统)喷溅沉积5nm SiO2层。在SiO2层的顶部上，以0.25nm/分钟的沉积速率(AJA Orion UHV系统)原位喷溅沉积Cr2O3层。这里，Cr2O3层的厚度在3种不同条件下改变：0nm(无Cr2O3层)、2nm和5nm。然后，使用蚀刻和剥离沉积Cr金属电极。
以1MHz的AC调制频率执行C-V测量。图28A示出具有Cr2O3层厚度dCr2O3＝0nm(蓝色)、2nm(红色)和5nm(绿色)的MIS单元的所测量C-V特性(每条C-V线都是来自不同MIS单元的测量)。C-V数据显示：平带电压VFB正在负电压随Cr2O3层厚度dCr2O3的增长而增长的方向上漂移。平带电压VFB正定义为C/Co为0.8(虚线)时所处的电压VG。ΔVFB(在图28A中呈红色)是dCr2O3＝2nm时的平带电压漂移，即ΔVFB＝VFB(dcr2O3＝2nm)-VFB(dCr2O3＝0nm)。C/Co是归一化电容，其中Co是层的Cr2O3/SiO2的总电容(1/Co＝1/CCr2O3+1/CSiO2)。图28B中总结变化的Cr2O3厚度dCr2O3下的平带电压VFB。VFB是来自图28A中的C-V测量。在为0.98的R2值下存在线性关系。这种线性关系与已知平带电压漂移与绝缘层厚度之间的关系[81-84]十分一致：
ΔVFB(dCr2O3)＝-Qi/CCr2O3＝-(Qi/εCr2O3)×dCr2O3 (42)
Qi是Cr2O3/SiO2界面处的有效界面电荷密度，CCr2O3是CCr2O3层的每单位面积电容，并且εCr2O3是Cr2O3的电容率。
根据图28A-28B中的C-V测量，强调以下内容。第一，VFB随着Cr2O3厚度的增长的负漂移显示：Cr2O3的能带弯曲在形成量子阱的方向上发生，即随着Cr2O3接近Cr2O3/SiO2界面，其能带向下。第二，对于2nm Cr2O3，平带电压漂移ΔVFB是约1伏特或更大，图28A。更加量化地，根据图28B中的线性回归，ΔVFB是－1.1±0.1V：
ΔVFB(dcr2O3＝2nm)＝VFB(dcr2O3＝2nm)-VFB(dcr2O3＝0nm)
＝-0.5327×2＝-1.0624[V].(43)
根据以上，在2nm Cr2O3层中形成的量子阱的深度是1.1±0.1[eV]。
图28B中的线性关系及其与方程(42)的极好一致性证明：对于这里作为实例示出的Cr/Cr2O3/SiO2系统，Cr2O3/SiO2界面处的界面电荷负责量子阱形成，并且最终地负责能量过滤。界面电荷在制造过程中自发地形成并且所产生界面电荷的量取决于过程条件，例如，用于SiO2沉积的过程参数(压力、RF功率、气体流动速率等)。这意味着通过工程设计过程参数，可控制界面电荷的量，这进而控制带弯曲量、量子阱深度、以及量子阱能级位置，最终地确定能量过滤的特性(例如，有效电子温度)。
概括地，已经通过制造具有变化的Cr2O3厚度的MIS单元并且对MIS单元进行C-V测量直接地测量了Cr2O3层的能带弯曲。平带电压漂移ΔVFB的负值显示：Cr2O3层的能带弯曲在形成量子阱的方向上发生。对于2nm Cr2O3层，量子阱的深度被测量为1.1±0.1[eV]。
实现本发明的室温能量过滤的另一个重要元素是QW能量过滤器中的量子能级之间的大间距。为了使通过量子态进行的能量过滤在室温下起作用，能量过滤器中的相邻量子能级之间的能级间隔必须明显大于室温热能(约25meV)。因为可以可靠地将QW制成非常薄，即数纳米，QW层中的窄量子约束能够产生大能级间距。对于本发明的氧化铬QW，其厚度(约2nm)连同其QW深度(约1eV)产生大于250meV的能级间隔。这个能级间距比室温热能大十倍，使得室温能量过滤成为可能。
本发明的QW能量过滤器的外加的实际益处其容易形成。对于所使用的氧化铬QW，氧化物自发地在铬电极表面上形成，这是相对简单且可控制的程序。另外，QW能量过滤器形成中所使用的材料(例如，Cr、Cr2O3和SiO2)可与主流CMOS材料和过程兼容。这种CMOS兼容性是对于广谱的实际装置应用必不可少的重要的属性。
可使用本发明的室温能量过滤器形成各种各样的新的晶体管架构。能量过滤器邻近电极定位并且在电极中的热激发高能电子传递到中央岛并最终到达另一个电极时过滤掉这些电子。邻近中央岛的栅极控制中央岛的静电势并因此控制电子传递。本发明的室温能量过滤器可用于形成各种各样的新的晶体管，因为能量过滤器可被实现到许多不同配置中。先前章节中已经描述了两个实例，一个使用垂直堆栈的源极/绝缘层/漏极配置，其中中央岛附接在绝缘层的侧壁上，另一个使用纳米柱结构。这里描述另一个实例，其使用平面配置，其中源极、能量过滤器、中央岛和漏极以平面配置定位。
图29示出根据本发明的呈平面配置的利用室温能量过滤器的经能量过滤冷电子晶体管的示意图(并未按比例)。室温能量过滤器定位在电极与中央岛之间。室温能量过滤器在由电极、第一隧穿势垒、第二隧穿势垒和中央岛的顺序布置制成的配置中形成。量子阱使用能带弯曲在第一隧穿势垒中形成，并且量子阱的离散态用作能量过滤器。位于中央岛的顶部上的栅极电极控制中央岛的静电势并控制从一个电极到另一个电极的电子传递。
更确切地，经能量过滤冷电子晶体管包括中央岛、第二隧穿势垒、另外的第二隧穿势垒、第一隧穿势垒、另外的第一隧穿势垒、第一电极、第二电极、栅极电介质以及栅极电极。中央岛设置在隔离层上并且至少具有第一壁和第二壁。中央岛可以是块状半导体材料、半导体纳米颗粒、金属纳米颗粒、有机材料、无机材料、磁性材料或超导材料。第二隧穿势垒设置在中央岛的第一壁上。另外的第二隧穿势垒设置在中央岛的第二壁上。第一隧穿势垒设置在第二隧穿势垒以及隔离层的第一部分上。另外的第一隧穿势垒设置在另外的第二隧穿势垒以及隔离层的第二部分上。第一电极设置在位于隔离层的第一部分上方的第一隧穿势垒上并且邻近设置在第二隧穿势垒上的第一隧穿势垒。第二电极设置在位于隔离层的第二部分上方的另外的第一隧穿势垒上并且邻近设置在另外的第二隧穿势垒上的另外的第一隧穿势垒。栅极电介质设置在第一电极的一部分、第一隧穿势垒、第二隧穿势垒、中央岛、另外的第二隧穿势垒、另外的第一隧穿势垒以及第二电极的一部分上方。可替代地，栅极电介质仅设置在中央岛上方。栅极电极设置在栅极电介质上。
一种经能量过滤冷电子晶体管(其包括第一电极、第二电极、栅极电极、以及设置在第一电极与第二电极之间的电子能量过滤器(量子阱))通过以下方式进行操作：在室温下使用电子能量过滤器通过量子阱的离散态过滤掉任何热激发的电子；仅在第一电极与第二电极之间传递经能量过滤冷电子。在室温下使用电子能量过滤器在不进行任何外部冷却的情况下产生具有为45K或低于45K的有效电子温度的经能量过滤冷电子。经能量过滤冷电子晶体管产生极陡峭的电流接通和截止能力，其中具有为45K或低于45K的有效电子温度的经能量过滤冷电子在室温下产生小于或等于10mV/十进位的亚阈值摆幅。经能量过滤冷电子晶体管可具有小于或等于0.1V的供应电压。
电子能量过滤器由第一电极、第一隧穿势垒和第二隧穿势垒的顺序布置形成。量子阱在第一隧穿势垒中形成，并且量子阱的一个离散量子态或多个离散量子态在量子阱中形成。量子阱的深度受第一隧穿势垒的能带弯曲控制，并且能带弯曲是通过控制第一隧穿势垒的表面处的界面电荷、界面偶极子、以及SAM(自组装单层)的形成来调整。电子能量过滤器还可以由第二电极、另外的第一隧穿势垒和另外的第二隧穿势垒的顺序布置形成。在这种情况下，量子阱在另外的第一隧穿势垒中形成，并且量子阱的一个离散量子态或多个离散量子态在量子阱中形成。量子阱的深度受另外的第一隧穿势垒的能带弯曲控制，并且能带弯曲是通过控制另外的第一隧穿势垒的表面处的界面电荷、界面偶极子、以及SAM(自组装单层)的形成来调整。
图30A-30J示出用于制造图29所示的经能量过滤冷电子晶体管的过程流程的示意图(并未按比例)。这里，显示了用于基底、隔离层、中央岛、电极、第一隧穿势垒和第二隧穿势垒的材料。显示这些材料是为了示出材料选择的实例，并且可以使用其他组的材料。在这个实例中，Si、SiO2、Si、Cr、Cr2O3和SiO2分别用于基底、隔离层、中央岛、电极、第一隧穿势垒和第二隧穿势垒。
图30A示出起始结构，其中Si层(用于中央岛)通过SiO2隔离层与基底分开。在Si层的顶部上沉积SiO2层，如图30B所示。在SiO2层沉积抗蚀剂并且使用光蚀刻来图案化，如图30C所示。使用抗蚀剂，使用等离子体蚀刻(反应性离子蚀刻：RIE)来垂直蚀刻下伏SiO2/Si层，如图30D所示。移除抗蚀剂，如图30E所示。使Si中央岛的侧壁氧化以产生SiO2层，其用作第二隧穿势垒，如图30F所示。可替代地，第二隧穿势垒可使用沉积技术、诸如等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或喷溅来形成。然后，使用诸如喷溅的技术来共形地沉积第一隧穿势垒(Cr2O3)，如图30G所示。使用诸如电子束蒸发或热蒸发的技术来沉积金属电极(Cr)，如图30H所示。然后通过使用HF蚀刻和声处理移除SiO2来剥离Si中央岛，从而留下平面结构，如图30I所示。使用栅极电介质和栅极金属的光蚀刻和沉积形成栅极电介质和栅极电极，从而完成经能量过滤冷电子晶体管结构，如图30J所示。
更确切地，用于形成经能量过滤冷电子晶体管的方法包括：图30A中的提供基底，在基底上形成或沉积隔离层，在隔离层上形成或沉积半导体材料或金属。半导体材料或金属用于形成中央岛并且可选自包括以下各项的组：Si、Ge、CdSe、CdTe、GaAs、InP、InAs、Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti。有机材料、无机材料、磁性材料或超导材料也可以用作中央岛材料。图30B中的在中央岛材料上形成或沉积牺牲材料；图30C中的沉积并图案化抗蚀剂以限定中央岛的形状。图30D中的通过蚀刻或移除中央岛周围的牺牲材料以及半导体材料或金属，以及图30E中的移除抗蚀剂。在图30F中，在中央岛的半导体材料或金属周围形成或沉积第二隧穿势垒材料。第二隧穿势垒材料在中央岛的第一侧上形成第二隧穿势垒并且在中央岛的第二侧上形成另外的第二隧穿势垒。在图30G中，在中央岛上的牺牲材料的顶部上和周围、第二隧穿势垒上、以及隔离层上形成或沉积第一隧穿势垒材料。第一隧穿势垒材料形成邻近第二隧穿势垒的第一隧穿势垒和邻近另外的第二隧穿势垒的另外的第一隧穿势垒。第一隧穿势垒和第二隧穿势垒。可以是单一类型的材料或两种不同的材料。例如，第一隧穿势垒可选自包括以下各项的组：Al2O3、Cr2O3和TiOx。并且第二隧穿势垒可选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx。在图30H中，在第一隧穿势垒上形成或沉积电极材料以形成邻近第一隧穿势垒的第一电极和邻近另外的第一隧穿势垒的第二电极。用于第一电极和第二电极的电极材料可选自包括以下各项的组：Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti。在图30I中，移除或剥离在与第一电极和第二电极的顶部基本齐平的平面上方的所有材料。在图30J中，在第一电极的一部分、第一隧穿势垒、第二隧穿势垒、中央岛、另外的第二隧穿势垒、另外的第一隧穿势垒以及第二电极的一部分上方形成或沉积栅极电介质。可替代地，仅在中央岛上方形成或沉积栅极电介质。在图30J中，在栅极电介质上形成或沉积栅极电极。另外，可形成附接到第一电极、第二电极、栅极电极或其组合的一个或多个导孔和金属互连件(未示出)。
图31A-31B示出根据本发明的经能量过滤冷电子晶体管的截面视图和顶视图(并未按比例)。为了简单，未示出栅极电极和栅极电介质。图31B中的虚线指示截面被制成图31A中的截面视图的地方。图32A-32E示出可用于利用图30A-30J中的程序制造晶体管结构的掩膜组的示意图(并未按比例)。使用呈基本上如图32A所示的第一图案的第一掩膜形成中央岛。使用呈基本上如图32B所示的第二图案的第二掩膜形成第一电极和第二电极。使用呈基本上如图32C所示的第三图案的第三掩膜形成栅极电极。使用呈基本上如图32D所示的第四图案的第四掩膜形成一个或多个导孔。使用呈基本上如图32E所示的第五图案的第五掩膜形成一个或多个金属互连件。
图29-31中的经能量过滤冷电子晶体管利用完全CMOS兼容的过程和材料来制造。经能量过滤冷电子晶体管可使用CMOS兼容掩膜步骤来在并行处理中大规模制造。
本领域的技术人员应理解，信息和信号可使用各种各样的不同科技和技术中的任一种来表示(例如，数据、指令、命令、信息、信号、比特、符号和码片可由电压、电流、电磁波、磁场或颗粒、光场或颗粒、或其任何组合来表示)。同样地，本文所述的各种说明性逻辑块、模块、电路和算法步骤可实现为电子硬件、计算机软件或两者的组合，这取决于应用和功能性。此外，本文所述的各种说明性逻辑块、模块和电路可用以下各项来实现或执行：通用处理器(例如，微处理器、常规处理器、控制器、微控制器、状态机、或计算装置的组合)、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程栅极阵列(“FPGA”)或其他可编程逻辑装置、离散栅极或晶体管逻辑、离散硬件部件、或其设计来执行本文所述的功能的任何组合。类似地，本文所述的方法或过程的步骤可直接体现在硬件中、由处理器执行的软件模块中、或两者的组合中。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其他形式的存储介质。尽管已经详细描述了本发明的优选实施方案，但本领域的技术人员应理解，在不背离如所附权利要求书中所陈述的本发明的精神和范围的情况下，可以对本发明做出各种修改。
参考文献：
1 Roche，B.，Riwar，R.P.，Voisin，B.，Dupont-Ferrier，E.，Wacquez，R.，Vinet，M.，Sanquer，M.，Splettstoesser，J.&Jehl，X.A two-atom electron pump.Nat.Commun.4，1581(2013).
2 Allen，M.T.，Martin，J.&Yacoby，A.Gate-defined quantum confinement insuspended bilayer graphene.Nat.Commun.3，934(2012).
3 Jansen，R.Silicon spintronics.Nat.Mater.11，400-408(2012).
4 Appelbaum，I.，Huang，B.Q.&Monsma，D.J.Electronic measurement andcontrol of spin transport in silicon.Nature 447，295-298(2007).
5 Tomioka，K.，Yoshimura，M.&Fukui，T.A III-V nanowire channel on siliconfor high-performance vertical transistors.Nature 488，189-192(2012).
6 Ionescu，A.M.&Riel，H.Tunnel field-effect transistors as energy-efficient electronic switches.Nature 479，329-337(2011).
7 Seabaugh，A.C.&Zhang，Q.Low-Voltage Tunnel Transistors for BeyondCMOS Logic.Proc.IEEE 98，2095-2110(2010).
8 van der Wiel，W.G.，De Franceschi，S.，Elzerman，J.M.，Fujisawa，T.，Tarucha，S.&Kouwenhoven，L.P.Electron transport through double quantumdots.Rev.Mod.Phys.75，1-22(2003).
9 Kouwenhoven，L.Coupled Quantum Dots as Artificial Molecules.Science268，1440-1441(1995).
10 van der Vaart，N.C.，Godijn，S.F.，Nazarov，Y.V.，Harmans，C.J.P.M.，Mooij，J.E.，Molenkamp，L.W.&Foxon，C.T.Resonant Tunneling Through Two DiscreteEnergy States.Phys.Rev.Lett.74，4702-4705(1995).
11 Muhonen，J.T.，Meschke，M.&Pekola，J.P.Micrometre-scalerefrigerators.Rep.Prog.Phys.75，046501(2012).
12 Giazotto，F.，Heikkila，T.T.，Luukanen，A.，Savin，A.M.&Pekola，J.P.Opportunities for mesoscopics in thermometry and refrigeration：Physicsand applications.Rev.Mod.Phys.78，217-274(2006).
13 Prance，J.R.，Smith，C.G.，Griffiths，J.P.，Chorley，S.J.，Anderson，D.，Jones，G.A.C.，Farrer，I.&Ritchie，D.A.Electronic Refrigeration of a Two-Dimensional Electron Gas.Phys.Rev.Lett.102，146602(2009).
14 Edwards，H.L.，Niu，Q.&Delozanne，A.L.A quantum-dotrefrigerator.Appl.Phys.Lett.63，1815-1817(1993).
15 Nahum，M.，Eiles，T.M.&Martinis，J.M.Electronic MicrorefrigeratorBased on a Normal-Insulator-Superrconductor TunnelJunction.Appl.Phys.Lett.65，3123-3125(1994).
16 Capasso，F.，Mohammed，K.&Cho，A.Y.Sequential resonant tunnelingthrough a multiquantum well superlattice.Appl.Phys.Lett.48，478-480(1986).
17 Kita，K.&Toriumi，A.Origin of electric dipoles formcd at high-k/SiO2interface.Appl.Phys.Lett.94，132902(2009).
18 Kirsch，P.D.et al.Dipole model explaining high-k/metal gate fieldeffect transistor threshold voltage tuning.Appl.Phys.Lett.92，092901(2008).
19 Harrison，W.A.&Tersoff，J.Tightbinding theory of heterojunction bandlineups and interface dipoles.J.Vac.Sci.Technol.B 4，1068-1073(1986).
20 Tersoff，J.Theory of semiconductor heterojunctions：The role ofquantum dipoles.Phys.Rev.B 30，4874-4877(1984).
21 Maraghechi，P.，Foroughi-Abari，A.，Cadien，K.&Elezzabi，A.Y.Observationof resonant tunneling phenomenon in metal-insulator-insulator-insulator-metalelectron tunnel devices.Appl.Phys.Lett.100，113503(2012).
22 Kakushima，K.，Okamoto，K.，Tachi，K.，Song，J.，Seto，S.，Kawanago，T.，Tsutsui，K.，Sugii，N.，Ahmet，P.，Hattori，T.&Iwai，H.Observation of band bending ofmetal/high-k Si capacitor with high energy x-ray photoemission spectroscopyand its application to interface dipole measurement，J.Appl.Phys.104，104908(2008).
23 Klimeck，G.，Lake，R.，Bowen，R.C.，Frensley，W.R.&Moise，T.S.Qunantumdevice simulation with a generalized tunneling formula.Appl.Phys.Lett.67，2539-2541(1995).
24 Chevoir，F.&Vinter，B.Scattering-assisted tunneling in double-barrier diodes：Scattering rates and valley current.Phys.Rev.B 47，7260-7274(1993).
25 Chen，J.，Chen，J.G.，Yang，C.H.&Wilson，R.A.The I-V characteristics ofdouble-barrier resonant tunneling diodes：Observation and calculation on theirtemperature dependence and asymmetry.J.Appl.Phys.70，3131-3136(1991).
26 Ray，V.，Subramanian，R.，Bhadrachalam，P.，Ma，L.C.，Kim，C.U.&Koh，S.J.CMOS-compatible fabrication of room-temperature single-electrondevices.Nat.Nanotechnol.3，603-608(2008).
27 Banin，U.，Cao，Y.W.，Katz，D.&Millo，O.Identification of atomic-likeelectronic states in indium arsenide nanocrystal quantum dots.Nature 400，542-544(1999).
28 Banin，U.&Millo，O.Tunneling and optical spectroscopy ofsemiconductor nanocrystals.Annu.Rev.Phys.Chem.54，465-492(2003).
29 Alperson，B.，Rubinstein，I.，Hodes，G.，Porath，D.&Millo，O.Energy leveltunneling spectroscopy and single electron charging in individual CdSequantum dots.Appl.Phys.Lett.75，1751-1753(1999).
30 Jdira，L.，Liljeroth，P.，Stoffels，E.，Vanmaekelbergh，D.&Speller，S.Size-dependent single-particle energy levels and interparticle Coulombinteractions in CdSe quantum dots measured by scanning tunnelingspectroscopy.Phys.Rev.B 73，115305(2006).
31 Millo，O.，Katz，D.，Cao，Y.W.&Banin，U.Scanning tunneling spectroscopyof InAs nanocrystal quantum dots.Phys.Rev.B 61，16773-16777(2000).
32 Jdira，L.，Overgaag，K.，Stiufiuc，R.，Grandidier，B.，Delerue，C.，Speller，S.&Vanmaekelbergh，D.Linewidth of resonances in scanning tunnelingspectroscopy.Phys.Rev.B 77，205308(2008).
33 Overgaag，K.，Vanmaekelbergh，D.，Liljeroth，P.，Mahieu，G.，Grandidier，B.，Delerue，C.&Allan，G.Electron-phonon coupling and intervalley splittingdetermine the linewidth of single-electron transport through PbSenanocrystals.J.Chem.Phys.131，224510(2009).
34 Sun，Z.X.，Swart，I.，Delerue，C.，Vanmaekelbergh，D.&Liljeroth，P.Orbitaland Charge-Resolved Polaron States in CdSe Dots and Rods Probed by ScanningTunneling Spectroscopy.Phys.Rev.Lett.102，196401(2009).
35 Li，J.B.&Wang，L.W.Band-structure-corrected local densityapproximation study of semiconductor quantum dots and wires.Phys.Rev.B 72，125325(2005).
36 Niquet，Y.M.，Delerue，C.，Lannoo，M.&Allan，G.Single-particle tunnelingin semiconductor quantum dots.Phys.Rev.B 64，113305(2001).
37 Soloviev，V.N.，Eichhofer，A.，Fenske，D.&Banin，U.Molecular Limit of aBulk Semiconductor：Size Dependence of the″Band Gap″in CdSe ClusterMolecules.J.Am.Chem.Soc.122，2673-2674(2000).
38 Murray，C.B.，Norris，D.J.&Bawendi，M.G.Synthesis and Characterizationof Nearly Monodisperse CdE(E＝S，Se，Te)SemiconductorNanocrystallites.J.Am.Chem.Soc.115，8706-8715(1993).
39 Ekimov，A.I.，Hache，F.，Schanneklein，M.C.，Ricard，D.，Flytzanis，C.，Kudryavtsev，I.A.，Yazeva，T.V.，Rodina，A.V.&Efros，A.L.Absorption and Intensity-Dependent Photoluminescence Measurements on Cdse Quantum Dots-Assignment ofthe lst Electronic-Transitions.J.Opt.Soc.Am.B 10，100-107(1993).
40 Likharev，K.K.Single-electron devices and theirapplications.Proc.IEEE 87，606-632(1999).
41 Fujisawa，T.，Oosterkamp，T.H.，van der Wiel，W.G.，Broer，B.W.，Aguado，R.，Tarucha，S.&Kouwenhoven，L.P.Spontaneous emission spectrum in double quantumdot devices.Science 282，932-935(1998).
42 Brandes，T.&Kramer，B.Spontaneous emission of phonons by coupledquantum dots.Phys.Rev.Lett.83，3021-3024(1999).
43 Khanna，S.K.&Lambe，J.Inelastic Electron TunnelingSpectroscopy.Science 220，1345-1351(1983).
44 Jaklevic，R.C.&Lambe，J.Molecular Vibration Spectra by ElectronTunneling.Phys.Rev.Lett.17，1139-1140(1966).
45 Lambe，J.&Jaklevic，R.C.Molecular Vibration Spectra by InelasticElectron Tunneling.Phys.Rev.165，821-832(1968).
46 Nazarov，Y.V.Quantum interference，tunnel junctions and resonanttunneling interferometer.Physica B 189，57-69(1993).
47 Averin，D.V.&Likharev，K.K.in Mesoscopic Phenomena in Solids(edsB.L.Altshuler，P.A.Lee，&R.A.Webb)173-271(Elsevier，1991).
48 De Volder，M.F.L.，Tawfick，S.H.，Baughman，R.H.&Hart，A.J.CarbonNanotubes：Present and Future Commercial Applications.Science 339，535-539(2013).
49 Appenzeller，J.，Lin，Y.M.，Knoch，J.&Avouris，P.Band-to-band tunnelingin carbon nanotube field-effect transistors.Phys.Rev.Lett.93，196805(2004).
50 Knoll，L.，Zhao，Q.T.，Nichau，A.，Trellenkamp，S.，Richter，S.，Schafer，A.，Esseni，D.，Selmi，L.，Bourdelle，K.K.&Mantl，S.Inverters With Strained Si NanowireComplementary Tunnel Field-Effect Transistors.IEEE Electron Device Lett.34，813-815(2013).
51 Bakkers，E.P.A.M.，Hens，Z.，Zunger，A.，Franceschetti，A.，Kouwenhoven，L.P.，Gurevich，L.&Vanmaekelbergh，D.Shell-Tunneling Spectroscopy of the Single-Particle Energy Levels of Insulating Quantum Dots.Nano Lett.1，551-556(2001).
52 Zabet-Khosousi，A.&Dhirani，A.A.Charge Transport in NanoparticleAssemblies.Chem.Rev.108，4072-4124(2008).
53 Niquet，Y.M.，Delerue，C.，Allan，G.&Lannoo，M.Interpretation and theoryof tunneling experiments on single nanostructures.Phys.Rev.B 65，165334(2002).
54 Franceschetti，A.&Zunger，A.Pseudopotential calculations of electronand hole addition spectra of InAs，InP，and Si quantum dots.Phys.Rev.B 62，2614-2623(2000).
55 Lannoo，M.，Delerue，C.&Allan，G.Screening in SemiconductorNanocrystallites and Its Consequences for Porous Silicon.Phys.Rev.Lett.74，3415-3418(1995).
56 Yu，W.W.，Qu，L.H.，Guo，W.Z.&Peng，X.G.Experimental Determination ofthe Extinction Coefficient of CdTe，CdSe，and CdS nanocrystals.Chem.Mat.15，2854-2860(2003).
57 Bawendi，M.G.，Steigerwald，M.L.&Brus，L.E.The Quantum Mechanics ofLarger Semiconductor Clusters(″Quantum Dots″).Annu.Rev.Phys.Chem.41，477-496(1990).
58 Brus，L.E.Electron-electron and electron-hole interactions in smallsemiconductor crystallites：The size dependcnce of the lowest excitedelectronic state.J.Chem.Phys.80，4403-4409(1984).
59 Stoof，T.H.&Nazarov，Y.V.Time-dependent resonant tunneling via twodiscrete states.Phys.Rev.B 53，1050-1053(1996).
60 Huang，H.W.，Bhadrachalam，P.，Ray，V.&Koh，S.J.Single-particleplacement via self-limiting electrostatic gating.Appl.Phys.Lett.93，073110(2008).
61 Kuo，C.H.，Liu，C.P.，Lee，S.H.，Chang，H.Y.，Lin，W.C.，You，Y.W.，Liao，H.Y.&Shyue，J.J.Effect of surface chemical composition on the work function ofsilicon substrates modified by binary self-assembledmonolayers.Phys.Chem.Chem.Phys.13，15122-15126(2011).
62 Chung，Y.，Verploegen，E.，Vailionis，A.，Sun，Y.，Nishi，Y.，Murmann，B.&Bao，Z.A.Controlling Electric Dipoles in Nanodielectrics and Its Applicationsfor Enabling Air-Stable n-Channel Organic Transistors.Nano Lett.11，1161-1165(2011).
63 Munro，A.M.，Zacher，B.，Graham，A.&Armstrong，N.R.PhotoemissionSpectroscopy of Tethered CdSe Nanocrystals：Shifts in Ionization Potential andLocal Vacuum Level As a Function of Nanocrystal Capping Ligand.ACSAppl.Mater.Interfaces2，863-869(2010).
64 Lin，M.C.，Chu，C.J.，Tsai，L.C.，Lin，H.Y.，Wu，C.S.，Wu，Y.P.，Wu，Y.N.，Shieh，D.B.，Su，Y.W.&Chen，C.D.Control and detection of organosilanepolarization on nanowire field-effect transistors.Nano Lett 7，3656-3661(2007).
65 Ofir，Y.，Zenou，N.，Goykhman，I.&Yitzchaik，S.Controlled aminefunctionality in self-assembled monolayers via the hidden amine route：Chemical and electronic tunability.J.Phys.Chem.B 110，8002-8009(2006).
66 Ray，S.G.，Cohen，H.，Naaman，R.，Liu，H.Y.&Waldeck，D.H.Organization-induced charge redistribution in self-assembled organic monolayers ongold.J.Phys.Chem.B 109，14064-14073(2005).
67 Gu，D.F.，Sistiabudi，R.&Dey，S.K.Modification of work function of Tiby self-assembled monolayer molecules on SiO(2)/p-Si.J.Appl.Phys.97，123710(2005).
68 Crispin，X.，Geskin，V.，Crispin，A.，Cornil，J.，Lazzaroni，R.，Salaneck，W.R.&Bredas，J.L.Characterization of the interface dipole at organic/metalinterfaces，J.Am.Chem.Soc.124，8131-8141(2002).
69 Lang，N.D.Theory of Work-Function Changes Induced by AlkaliAdsorption.Phys.Rev.B 4，4234-4244(1971).
70 Gershewitz，O.，Grinstein，M.，Sukenik，C.N.，Regev，K.，Ghabboun，J.&Cahen，D.Effect of molecule-molecule interaction on the electronic propertiesof molecularly modified Si/SiOx surfaces.J.Phys.Chem.B 108，664-672(2004).
71 Lin，M.H.，Chen，C.F.，Shiu，H.W.，Chen，C.H.&Gwo，S.Multilength-ScaleChemical Patterning of Self-Assembled Monolayers by Spatially ControlledPlasma Exposure：Nanometer to Centimeter Range.J.Am.Chem.Soc.131，10984-10991(2009).
72 Nonnenmacher，M.，Oboyle，M.P.&Wickramasinghe，H.K.Kelvin Probe ForceMicroscopy.Appl.Phys.Lett.58，2921-2923(1991).
73 Jacobs，H.O.，Knapp，H.F.，Muller，S.&Stemmer，A.Surface potentialmapping：A qualitative material contrast in SPM.Ultramicroscopy69，39-49(1997).
74 Knizhnik，A.A.，Iskandarova，I.M.，Bagatur′yants，A.A.，Potapkin，B.V.&Fonseca，L.R.C.Impact of oxygen on the work functions of Mo in vacuum and onZrO2.J.Appl.Phys.97，064911(2005).
75 Rentenberger，S.，Vollmer，A.，Zojer，E.，Schennach，R.&Koch，N.UV/ozonetreated Au for air-stable，low hole injection barrier electrodes in organicelectronics.J.Appl.Phys.100，053701，doi：10.1063/1.2336345(2006).
76 Watson，D.F.Linker-Assisted Assembly and Interfacial Electron-Transfer Reactivity of Quantum Dot-SubstrateArchitectures.J.Phys.Chem.Lett.1，2299-2309，doi：10.1021/jz100571u(2010).
77 Kawano，H.Effective work functions for ionic and electronicemissions from mono-and polycrystalline surfaces.Prog.Surf.Sci.83，1-165，doi：DOI10.1016/j.progsurf.2007.11.001(2008).
78 Solomon，P.M.Inability of Single Carrier Tunneling Barriers to GiveSubthermal Subthreshold Swings in MOSFETs.IEEE Electron Device Lett.31，618-620(2010).
79 Koswatta，S.O.，Koester，S.J.&Haensch，W.On the Possibility ofObtaining MOSFET-Like Performance and Sub-60-mV/dec Swing in 1-D Broken-GapTunnel Transistors.IEEE Trans.Electron Devices 57，3222-3230(2010).
80 Theis，T.N.&Solomon，P.M.In Quest of the“Next Switch”：Prospects forGreatly Reduced Power Dissipation in a Successor to the Silicon Field-EffectTransistor.Proc.IEEE98，2005-2014(2010).
81 Sze，S.M.Physics of Semiconductor Devices.2nd edn，Chapter 7，(JohnWiley&Sons，1981).
82 Streetman，B.G.&Banerjee，S.K.Solid State Electronic Devices.6thedn，Chapter 6，(Pearson Prentice Hall，2005).
83 Son，J.，Chobpattana，V.，McSkimming，B.M.&Stemmer，S.Fixed charge inhigh-k/GaN metal-oxide-semiconductor capacitor structures.Appl.Phys.Lett.101，102905(2012).
84 Esposto，M.，Krishnamoorthy，S.，Nath，D.N.，Bajaj，S.，Hung，T.H.&Rajan，S.Electrical properties of atomic layer deposited aluminum oxide on galliumnitride.Appl.Phys.Lett.99，133503(2011).

Claims (150)

1.一种经能量过滤冷电子装置，其包括：
第一电极，其设置在隔离层上；
绝缘层，其设置在所述第一电极上；
第二电极，其设置在所述绝缘层上；
第一隧穿势垒，其自发地形成或沉积在所述第一电极和所述第二电极的每个外表面上；
所述第一电极、所述绝缘层、所述第二电极和所述第一隧穿势垒形成具有暴露绝缘层侧壁和暴露第一隧穿势垒侧壁的堆栈；
半导体或金属纳米颗粒，其附接在所述暴露绝缘层侧壁上；
第二隧穿势垒，其由设置在所述半导体或金属纳米颗粒与所述暴露第一隧穿势垒侧壁之间的介电材料形成；
量子阱或量子点，其在所述第一隧穿势垒的导带中形成；以及
离散能级，其在所述量子阱或所述量子点中形成。
2.如权利要求1所述的装置，所述装置通过所述量子阱或所述量子点的所述离散能级实现电子能量过滤。
3.如权利要求2所述的装置，所述装置通过所述电子能量过滤实现降低电子温度。
4.如权利要求1所述的装置，所述装置在室内储器温度下在不进行任何外部冷却的情况下具有小于或等于45K的有效电子温度。
5.如权利要求1所述的装置，所述装置具有小于或等于45K的低有效电子温度以及在室温下陡度小于或等于10mV/十进位的陡峭电流接通和截止能力。
6.如权利要求1所述的装置，其还包括一个或多个栅极电极，所述栅极电极包围所述堆栈，从而产生经能量过滤冷电子晶体管。
7.如权利要求6所述的装置，所述装置具有在室温下小于或等于10mV/十进位的亚阈值摆幅。
8.如权利要求1所述的装置，所述装置具有小于或等于0.1V的供应电压。
9.如权利要求1所述的装置，所述第一隧穿势垒和所述第二隧穿势垒包含单一类型的材料。
10.如权利要求1所述的装置，所述第一隧穿势垒和所述第二隧穿势垒包含两种不同的材料。
11.如权利要求1所述的装置，所述第一电极包括Cr源极电极，所述第一隧穿势垒包含Cr2O3，所述电介质包含SiO2或Si3N4，并且所述第二电极包括Cr漏极电极。
12.如权利要求1所述的装置，所述第一隧穿势垒包含Cr2O3，并且所述第二隧穿势垒包含SiO2或Si3N4。
13.如权利要求1所述的装置，其中：
所述第一电极和所述第二电极选自包括以下各项的组：Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti；
所述绝缘层选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx；
所述第一隧穿势垒选自包括以下各项的组：Al2O3、Cr2O3和TiOx；
所述第二隧穿势垒选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx；并且
所述电介质材料选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx。
14.如权利要求1所述的装置，其还包括源极垫，所述源极垫在所述隔离层上设置成与所述第一电极相接触。
15.一种用于制造经能量过滤冷电子装置的方法，其包括以下步骤：
在隔离层上沉积第一电极；
在所述第一电极上沉积绝缘层；
在所述绝缘层上沉积第二电极；
在所述第一电极和所述第二电极的每个外表面上沉积或自发地形成第一隧穿势垒；
所述第一电极、所述绝缘层、所述第二电极和所述第一隧穿势垒形成具有暴露绝缘层侧壁和暴露第一隧穿势垒侧壁的堆栈；
将半导体或金属纳米颗粒附接在所述暴露绝缘层侧壁上；以及
通过在所述半导体或金属纳米颗粒与所述暴露第一隧穿势垒侧壁之间沉积电介质材料来形成第二隧穿势垒。
16.如权利要求15所述的方法，所述装置通过在所述第一隧穿势垒的导带中形成的量子阱或量子点的离散能级实现电子能量过滤。
17.如权利要求16所述的方法，所述装置通过所述电子能量过滤实现降低电子温度。
18.如权利要求15所述的方法，所述装置在室内储器温度下在不进行任何外部冷却的情况下具有小于或等于45K的有效电子温度。
19.如权利要求16所述的方法，所述装置通过以下方式实现所述第一隧穿势垒的带弯曲：界面偶极子、界面电荷的形成，自组装单层的形成，UV-臭氧处理，或等离子体处理，或其组合。
20.如权利要求15所述的方法，所述装置具有小于或等于45K的低有效温度以及在室温下陡度小于或等于10mV/十进位的陡峭电流接通和截止能力。
21.如权利要求15所述的方法，其还包括形成一个或多个栅极电极的步骤，所述栅极电极包围所述堆栈，从而产生经能量过滤冷电子晶体管。
22.如权利要求21所述的方法，所述装置具有在室温下小于或等于10mV/十进位的亚阈值摆幅。
23.如权利要求15所述的方法，所述装置具有小于或等于0.1V的供应电压。
24.如权利要求15所述的方法，所述第一隧穿势垒和所述第二隧穿势垒包含单一类型的材料。
25.如权利要求15所述的方法，所述第一隧穿势垒和所述第二隧穿势垒包含两种不同的材料。
26.如权利要求15所述的方法，所述第一电极包括Cr源极电极，所述第一隧穿势垒包含Cr2O3，所述电介质包含SiO2或Si3N4，并且所述第二电极包括Cr漏极电极。
27.如权利要求15所述的方法，所述第一隧穿势垒包含Cr2O3，并且所述第二隧穿势垒包含SiO2或Si3N4。
28.如权利要求15所述的方法，其中：
所述第一电极和所述第二电极选自包括以下各项的组：Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti；
所述绝缘层选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx；
所述第一隧穿势垒选自包括以下各项的组：Al2O3、Cr2O3和TiOx；
所述第二隧穿势垒选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx；并且
所述电介质材料选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx。
29.如权利要求15所述的方法，其还包括在所述隔离层上沉积源极垫以与所述第一电极相接触的步骤。
30.一种经能量过滤冷电子纳米柱装置，其包括：
第一电极，其设置在隔离层上；
第一隧穿势垒，其设置在所述第一电极上；
第二隧穿势垒，其设置在所述第一隧穿势垒上；
岛材料，其包含半导体或金属，所述岛材料设置在所述第二隧穿势垒上；
另外的第二隧穿势垒，其设置在所述岛材料上；
另外的第一隧穿势垒，其设置在所述另外的第二隧穿势垒上；
第二电极，其设置在所述另外的第一隧穿势垒上；
所述第一电极、所述第一隧穿势垒、所述第二隧穿势垒、所述岛材料、所述另外的第二隧穿势垒、所述另外的第一隧穿势垒和所述第二电极形成纳米柱；
量子阱或量子点，其在所述第一隧穿势垒和/或所述另外的第一隧穿势垒的导带中形成；以及
离散能级，其在所述量子阱或所述量子点中形成。
31.如权利要求30所述的装置，所述第一隧穿势垒自发地形成或沉积在所述第一电极上，并且所述另外的第一隧穿势垒自发地形成或沉积在所述另外的第二隧穿势垒上。
32.如权利要求30所述的装置，所述装置通过所述量子阱或量子点的离散能级实现电子能量过滤。
33.如权利要求30所述的装置，所述装置通过所述电子能量过滤实现降低电子温度。
34.如权利要求33所述的装置，所述装置在室内储器温度下在不进行任何外部冷却的情况下具有小于或等于45K的有效电子温度。
35.如权利要求30所述的装置，其还包括源极垫，所述源极垫在所述隔离层上设置成与所述第一电极相接触。
36.如权利要求30所述的装置，其还包括：
钝化材料，其设置在所述纳米柱周围；
漏极垫，其在所述钝化材料上设置成与所述第二电极相接触；以及
一个或多个导孔和金属互连件，其附接到所述源极垫、所述漏极垫或两个垫。
37.如权利要求30所述的装置，其还包括：
绝缘材料，其设置在所述源极垫上以及所述纳米柱周围；
栅极电极，其设置在所述绝缘材料内并且与所述纳米柱分开；
漏极垫和栅极垫，所述漏极垫与所述第二电极相接触，所述栅极垫与所述栅极电极相接触；以及
钝化层，其位于所述所得结构之上。
38.如权利要求37所述的装置，其还包括一个或多个导孔和金属互连件，其附接到所述源极垫、所述漏极垫、所述栅极垫或其组合。
39.一种用于制造经能量过滤冷电子纳米柱装置的方法，其包括以下步骤：
在隔离层上沉积第一电极；
在所述第一电极上沉积或自发地形成第一隧穿势垒；
在所述第一隧穿势垒上沉积第二隧穿势垒；
在所述第二隧穿势垒上沉积岛材料；
在所述岛材料上沉积另外的第二隧穿势垒；
在所述另外的第二隧穿势垒上沉积或自发地形成另外的第一隧穿势垒；
在所述另外的第一隧穿势垒上沉积第二电极；
在所述第二电极上沉积纳米颗粒；
使用垂直蚀刻过程并且使用所述纳米颗粒作为蚀刻硬掩膜来产生纳米柱；以及
移除所述纳米颗粒。
40.如权利要求39所述的方法，所述装置通过在所述第一隧穿势垒和/或所述另外的第一隧穿势垒的导带中形成的量子阱或量子点的离散能级实现电子能量过滤。
41.如权利要求40所述的方法，所述装置通过所述电子能量过滤实现降低电子温度。
42.如权利要求39所述的方法，所述装置在室内储器温度下在不进行任何外部冷却的情况下具有小于或等于45K的有效电子温度。
43.如权利要求40所述的方法，所述装置通过以下方式实现所述第一隧穿势垒和/或所述另外的第一隧穿势垒的带弯曲：界面偶极子、界面电荷的形成，自组装单层的形成，UV-臭氧处理，或等离子体处理，或其组合。
44.如权利要求41所述的方法，所述装置具有小于或等于45K的低有电子效温度，其产生在室温下陡度小于或等于10mV/十进位的陡峭电流接通和截止能力。
45.如权利要求39所述的方法，其还包括沉积栅极电极的步骤，所述栅极电极围绕所述纳米柱，从而产生经能量过滤冷电子纳米柱晶体管。
46.如权利要求45所述的方法，所述装置具有在室温下小于或等于10mV/十进位的亚阈值摆幅。
47.如权利要求39所述的方法，所述装置具有小于或等于0.1V的供应电压。
48.如权利要求39所述的方法，所述第一隧穿势垒和所述另外的第一隧穿势垒包含单一类型的材料或两种不同的材料。
49.如权利要求39所述的方法，所述第二隧穿势垒和所述另外的第二隧穿势垒包含单一类型的材料或两种不同的材料。
50.如权利要求39所述的方法，所述第一电极包括Cr源极电极，所述第一隧穿势垒和所述另外的第一隧穿势垒包含Cr2O3，所述第二隧穿势垒和所述另外的第二隧穿势垒包含SiO2或Si3N4，所述岛材料包含Si，并且所述第二电极包括Cr漏极电极。
51.如权利要求39所述的方法，其中：
所述第一电极和所述第二电极选自包括以下各项的组：Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti；
所述第一隧穿势垒和所述另外的第一隧穿势垒选自包括以下各项的组：Al2O3、Cr2O3和TiOx；
所述第二隧穿势垒和所述另外的第二隧穿势垒选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx；并且
所述岛材料选自包括以下各项的组：Si、Ge、CdSe、CdTe、GaAs、InP、InAs、Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti。
52.如权利要求39所述的方法，其还包括在所述隔离层上沉积源极垫以与所述第一电极相接触的步骤。
53.如权利要求52所述的方法，其还包括以下步骤：
在所述纳米柱周围沉积钝化材料；
在所述钝化材料上形成漏极垫以与所述第二电极相接触；
在所述钝化材料上形成栅极垫以与所述栅极电极相接触；以及
形成附接到所述源极垫、所述漏极垫、所述栅极垫或其组合的一个或多个导孔和金属互连件。
54.如权利要求52所述的方法，其还包括以下步骤：
从绝缘材料开始在所述源极垫和所述纳米柱上沉积栅极电介质的共形膜；
在所述栅极电介质上沉积栅极电极；
在所述栅极电极上沉积第一钝化材料；
垂直蚀刻所述第一钝化材料，直到围绕所述纳米柱的所述第二电极的所述栅极电极充分暴露为止；
选择性地移除所述暴露栅极电极，然后移除所述纳米柱周围的所述暴露栅极电介质；
在所述所得结构之上沉积第二钝化材料，而保留所述纳米柱的上部部分暴露；
在所述第二钝化材料的一部分和所述纳米柱的所述上部部分上沉积光刻胶图案；
使用所述光刻胶图案作为所述掩膜垂直蚀刻所述第二钝化材料的一部分和所述栅极电极的一部分；
移除所述光刻胶图案；
沉积漏极垫以与所述第二电极相接触并且沉积栅极垫以与所述栅极电极相接触；以及
在所述所得结构之上沉积第三钝化材料。
55.如权利要求54所述的方法，其还包括形成附接到所述源极垫、所述漏极垫、所述栅极垫或其组合的一个或多个导孔和金属互连件的步骤。
56.一种注射电子或空穴的装置部件，其包括：
电极；
量子阱，其邻近所述电极设置，其中所述量子阱的能级间距为至少250meV或更大；以及
隧穿势垒，其邻近所述量子阱设置。
57.如权利要求56所述的装置部件，所述装置部件在室温下在不进行任何外部冷却的情况下实现抑制电子热激发。
58.如权利要求57所述的装置部件，所述装置部件中与受所述费米-狄拉克分布支配的通常的电子能量扩散相比，在室温下抑制电子热激发使电子能量分布的扩散减缓至少6.5倍。
59.如权利要求57所述的装置部件，所述装置部件中所述受抑制电子热激发在室温下在不进行任何外部冷却的情况下将所述有效电子温度降低到45开尔文或低于45开尔文。
60.如权利要求56所述的装置部件，所述装置部件中所述量子阱通过所述量子阱材料的导带或价带的能带弯曲形成。
61.如权利要求60所述的装置部件，所述装置部件中所述界面偶极子和/或界面电荷的自发形成被利用来引起所述能带弯曲并产生所述量子阱。
62.如权利要求61所述的装置部件，所述装置部件中所述量子阱中的所述能带弯曲为1eV或更大。
63.如权利要求60所述的装置部件，所述装置部件中所述能带弯曲和所述量子阱形成通过用UV-臭氧、等离子体处理所述量子阱材料的表面/界面、或通过自组装单层的形成、或通过其组合来进行。
64.如权利要求63所述的装置部件，所述装置部件中所述量子阱中的所述能带弯曲为1eV或更大。
65.如权利要求56所述的装置部件，所述装置部件中所述量子阱的厚度被制成是薄的，从亚纳米到数纳米，以便制成所述量子阱的至少250meV或更大的能级间隔。
66.如权利要求65所述的装置部件，所述装置部件中所述薄量子阱通过金属的天然氧化物的自发形成制成，并且所述天然氧化物用作所述量子阱材料。
67.如权利要求66所述的装置部件，所述装置部件中所述天然氧化物量子阱材料选自包括以下各项的组：Cr2O3、Al2O3和TiOx。
68.如权利要求65所述的装置部件，所述装置部件中所述薄量子阱通过沉积材料来制成。
69.如权利要求68所述的装置部件，所述装置部件中所述沉积的量子阱材料选自包括以下各项的组：Cr2O3、Al2O3和TiOx。
70.如权利要求68所述的装置部件，所述装置部件中所述沉积的量子阱材料选自包括以下各项的组：GaAs、AlxGa1-xAs、AlxIn1-xAs、InxGa1-xAs、InxGa1-xP、GaN、GaP、InP、InN、InAs、CdSe和ZnSe。
71.一种注射电子或空穴的装置部件，其包括：
电极；
量子点，其邻近所述电极设置，其中所述量子点的能级间距为至少250meV或更大；以及
隧穿势垒，其邻近所述量子点设置。
72.如权利要求71所述的装置部件，所述装置部件在室温下在不进行任何外部冷却的情况下实现抑制电子热激发。
73.如权利要求71所述的装置部件，所述装置部件中与受所述费米-狄拉克分布支配的通常的电子能量扩散相比，在室温下抑制电子热激发使电子能量分布的扩散减缓至少6.5倍。
74.如权利要求71所述的装置部件，所述装置部件中所述受抑制电子热激发在室温下在不进行任何外部冷却的情况下将所述有效电子温度降低到45开尔文或低于45开尔文。
75.如权利要求71所述的装置部件，所述装置部件中所述量子点通过减小所述量子阱的面积来形成。
76.如权利要求71所述的装置部件，所述装置部件中半导体纳米颗粒用作所述量子点。
77.如权利要求71所述的装置部件，所述装置部件中所述量子点材料选自包括以下各项的组：Cr2O3、Al2O3和TiOx。
78.如权利要求71所述的装置部件，所述装置部件中所述量子点材料选自包括以下各项的组：GaAs、AlxGa1-xAs、AlxIn1-xAs、InxGa1-xAs、InxGa1-xP、GaN、GaP、InP、InN、InAs、CdSe和ZnSe。
79.一种用于制造注射电子或空穴的装置部件的方法，其包括以下步骤：
在基底上沉积电极；
邻近所述电极形成量子阱；以及
邻近所述量子阱形成隧穿势垒。
80.如权利要求79所述的方法，所述量子阱中能级间隔为至少250meV或更大。
81.如权利要求79所述的方法，所述装置部件在室温下在不进行任何外部冷却的情况下实现抑制电子热激发。
82.如权利要求79所述的方法，所述装置部件中与受所述费米-狄拉克分布支配的通常的电子能量扩散相比，在室温下抑制电子热激发使电子能量分布的扩散减缓至少6.5倍。
83.如权利要求79所述的方法，所述装置部件中所述受抑制电子热激发在室温下在不进行任何外部冷却的情况下将所述有效电子温度降低到45开尔文或低于45开尔文。
84.如权利要求79所述的方法，所述装置部件中所述量子阱通过所述量子阱材料的导带或价带的能带弯曲形成。
85.如权利要求84所述的方法，所述装置部件中所述界面偶极子和/或界面电荷的自发形成被利用来引起所述能带弯曲并产生所述量子阱。
86.如权利要求85所述的方法，所述装置部件中所述量子阱中的所述能带弯曲为1eV或更大。
87.如权利要求84所述的方法，所述装置部件中所述能带弯曲和所述量子阱形成通过用UV-臭氧、等离子体处理所述量子阱材料的表面/界面、或通过自组装单层的形成、或通过其组合来进行。
88.如权利要求87所述的方法，所述装置部件中所述量子阱中的所述能带弯曲为1eV或更大。
89.如权利要求79所述的方法，所述装置部件中所述量子阱的厚度被制成是薄的，从亚纳米到数纳米，以便制成所述量子阱的至少250meV或更大的能级间隔。
90.如权利要求89所述的方法，所述装置部件中所述薄量子阱通过金属的天然氧化物的自发形成制成，并且所述天然氧化物用作所述量子阱材料。
91.如权利要求90所述的方法，所述装置部件中所述天然氧化物量子阱材料选自包括以下各项的组：Cr2O3、Al2O3和TiOx。
92.如权利要求89所述的方法，所述装置部件中所述薄量子阱通过沉积材料来制成。
93.如权利要求92所述的方法，所述装置部件中所述沉积的量子阱材料选自包括以下各项的组：Cr2O3、Al2O3和TiOx。
94.如权利要求92所述的方法，所述装置部件中所述沉积的量子阱材料选自包括以下各项的组：GaAs、AlxGa1-xAs、AlxIn1-xAs、InxGa1-xAs、InxGa1-xP、GaN、GaP、InP、InN、InAs、CdSe和ZnSe。
95.一种用于制造注射电子或空穴的装置部件的方法，其包括以下步骤：
在基底上沉积电极；
邻近所述电极形成量子点；以及
邻近所述量子点形成隧穿势垒。
96.如权利要求95所述的方法，所述量子点中能级间隔为至少250meV或更大。
97.如权利要求95所述的方法，所述装置部件在室温下在不进行任何外部冷却的情况下实现抑制电子热激发。
98.如权利要求95所述的方法，所述装置部件中与受所述费米-狄拉克分布支配的通常的电子能量扩散相比，在室温下抑制电子热激发使电子能量分布的扩散减缓至少6.5倍。
99.如权利要求95所述的方法，所述装置部件中所述受抑制电子热激发在室温下在不进行任何外部冷却的情况下将所述有效电子温度降低到45开尔文或低于45开尔文。
100.如权利要求95所述的方法，所述装置部件中所述量子点通过减小所述量子阱的面积来形成。
101.如权利要求95所述的方法，所述装置部件中半导体纳米颗粒用作所述量子点。
102.如权利要求95所述的方法，所述装置部件中所述量子点材料选自包括以下各项的组：Cr2O3、Al2O3和TiOx。
103.如权利要求95所述的方法，所述装置部件中所述量子点材料选自包括以下各项的组：GaAs、AlxGa1-xAs、AlxIn1-xAs、InxGa1-xAs、InxGa1-xP、GaN、GaP、InP、InN、InAs、CdSe和ZnSe。
104.一种用于操作经能量过滤冷电子晶体管的方法，其包括以下步骤：
提供所述经能量过滤冷电子晶体管，其具有第一电极、第二电极、栅极电极以及设置在所述第一电极与所述第二电极之间的电子能量过滤器，其中所述电子能量过滤器包括量子阱；
在室温下使用所述电子能量过滤器通过所述量子阱的离散态过滤掉任何热激发电子；
仅在所述第一电极与所述第二电极之间传递经能量过滤冷电子；以及
使用所述栅极电极控制所述经能量过滤冷电子的所述传递。
105.如权利要求104所述的方法，所述提供所述经能量过滤冷电子晶体管的步骤包括：由所述第一电极、第一隧穿势垒、第二隧穿势垒、中央岛、另外的第二隧穿势垒以及所述第二电极的顺序布置形成所述能量过滤冷电子晶体管。
106.如权利要求105所述的方法，其还包括另外的第一隧穿势垒，所述另外的第一隧穿势垒设置在所述另外的第二隧穿势垒与所述第二电极之间。
107.如权利要求105所述的方法，所述中央岛包括块状半导体材料、半导体纳米颗粒、金属纳米颗粒、有机材料、无机材料、磁性材料或超导材料。
108.如权利要求104所述的方法，所述电子能量过滤器由所述第一电极、第一隧穿势垒和第二隧穿势垒的顺序布置形成。
109.如权利要求108所述的方法，所述量子阱在所述第一隧穿势垒中形成，并且一个离散量子态或多个离散量子态在所述量子阱中形成。
110.如权利要求109所述的方法，所述量子阱的深度由所述第一隧穿势垒的能带弯曲控制，并且所述能带弯曲通过控制所述第一隧穿势垒的表面处的界面电荷、界面电荷、界面偶极子、以及SAM(自组装单层)的形成来调整。
111.如权利要求104所述的方法，所述电子能量过滤器由所述第二电极、另外的第一隧穿势垒和另外的第二隧穿势垒的顺序布置形成。
112.如权利要求111所述的方法，所述量子阱在所述另外的第一隧穿势垒中形成，并且一个离散量子态或多个离散量子态在所述量子阱中形成。
113.如权利要求112所述的方法，所述量子阱的深度由所述另外的第一隧穿势垒的能带弯曲控制，并且所述能带弯曲通过控制所述另外的第一隧穿势垒的表面处的界面电荷、界面电荷、界面偶极子、以及SAM(自组装单层)的形成来调整。
114.如权利要求104所述的方法，其还包括在室温下在不进行任何外部冷却的情况下使用所述电子能量过滤器产生有效电子温度为45K或低于45K的所述能量过滤冷电子的步骤。
115.如权利要求114所述的方法，其还包括产生极陡峭电流接通和截止能力的步骤，其中温度为45K或低于45K的所述经能量过滤冷电子产生在室温下小于或等于10mV/十进位的亚阈值摆幅。
116.如权利要求115所述的方法，所述经能量过滤冷电子晶体管具有小于或等于0.1V的供应电压。
117.一种经能量过滤冷电子晶体管，其包括：
中央岛，其设置在隔离层上，所述中央岛至少具有第一壁和第二壁；
第二隧穿势垒，其设置在所述中央岛的所述第一壁上；
另外的第二隧穿势垒，其设置在所述中央岛的所述第二壁上；
第一隧穿势垒，其设置在所述第二隧穿势垒以及所述隔离层的第一部分上；
另外的第一隧穿势垒，其设置在所述另外的第二隧穿势垒以及所述隔离层的第二部分上；
第一电极，其设置在位于所述隔离层的所述第一部分上方的所述第一隧穿势垒上并且邻近设置在所述第二隧穿势垒上的所述第一隧穿势垒；
第二电极，其设置在位于所述隔离层的所述第二部分上方的所述另外的第一隧穿势垒上并且邻近设置在所述另外的第二隧穿势垒上的所述另外的第一隧穿势垒；
栅极电介质，其设置在所述中央岛之上；以及
栅极电极，其设置在所述栅极电介质上。
118.如权利要求117所述的经能量过滤冷电子晶体管，其中所述栅极电介质设置在所述第一电极的一部分、所述第一隧穿势垒、所述第二隧穿势垒、所述中央岛、所述另外的第二隧穿势垒、所述另外的第一隧穿势垒以及所述第二电极的一部分之上。
119.如权利要求117所述的经能量过滤冷电子晶体管，其还包括在所述第一隧穿势垒中形成的量子阱以及在所述量子阱中形成的一个离散量子态或多个离散量子态。
120.如权利要求119所述的经能量过滤冷电子晶体管，所述量子阱的深度由所述第一隧穿势垒的能带弯曲控制，并且所述能带弯曲通过控制所述第一隧穿势垒的表面处的界面电荷、界面电荷、界面偶极子、以及SAM(自组装单层)的形成来调整。
121.如权利要求117所述的经能量过滤冷电子晶体管，其还包括在所述另外的第一隧穿势垒中形成的量子阱以及在所述量子阱中形成的一个离散量子态或多个离散量子态。
122.如权利要求121所述的经能量过滤冷电子晶体管，所述量子阱的深度由所述另外的第一隧穿势垒的能带弯曲控制，并且所述能带弯曲通过控制所述另外的第一隧穿势垒的表面处的界面电荷、界面电荷、界面偶极子、以及SAM(自组装单层)的形成来调整。
123.如权利要求117所述的经能量过滤冷电子晶体管，其中仅在所述第一电极与所述第二电极之间传递冷电子，所述冷电子在室温下在不进行任何外部冷却的情况下具有小于或等于45K的有效电子温度。
124.如权利要求123所述的经能量过滤冷电子晶体管，其中具有小于或等于45K的所述有效电子温度的所述冷电子产生在室温下小于或等于10mV/十进位的亚阈值摆幅。
125.如权利要求124所述的经能量过滤冷电子晶体管，所述晶体管具有小于或等于0.1V的供应电压。
126.如权利要求117所述的经能量过滤冷电子晶体管，所述第一隧穿势垒和所述第二隧穿势垒包含单一类型的材料。
127.如权利要求117所述的经能量过滤冷电子晶体管，所述第一隧穿势垒和所述第二隧穿势垒包含两种不同的材料。
128.如权利要求117所述的经能量过滤冷电子晶体管，所述第一电极包括Cr源极电极，所述第一隧穿势垒包含Cr2O3，所述中央岛包含Si，并且所述第二电极包括Cr漏极电极。
129.如权利要求117所述的经能量过滤冷电子晶体管，所述第一隧穿势垒包含Cr2O3，并且所述第二隧穿势垒包含SiO2或Si3N4。
130.如权利要求117所述的经能量过滤冷电子晶体管，其中：
所述第一电极和所述第二电极选自包括以下各项的组：Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti；
所述中央岛选自包括以下各项的组：Si、Ge、CdSe、CdTe、GaAs、InP、InAs、Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti；
所述第一隧穿势垒选自包括以下各项的组：Al2O3、Cr2O3和TiOx；并且
所述第二穿势垒选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx。
131.如权利要求117所述的经能量过滤冷电子晶体管，其还包括一个或多个导孔和金属互连件，其附接到所述第一电极、所述第二电极、所述栅极电极或其组合。
132.一种用于形成经能量过滤冷电子晶体管的方法，其包括以下步骤：
提供基底；
在所述基底形成或沉积隔离层；
在所述隔离层上形成或沉积半导体材料或金属；
在所述半导体材料或所述金属上形成或沉积牺牲材料；
通过以下方式形成中央岛：蚀刻所述中央岛周围的所述牺牲材料和所述半导体材料或所述金属；
在所述中央岛的所述半导体材料或所述金属周围形成或沉积第二隧穿势垒材料，其中所述第二隧穿势垒材料在所述中央岛的第一侧上形成第二隧穿势垒并且在所述中央岛的第二侧上形成另外的第二隧穿势垒；
在所述中央岛上的所述牺牲材料的顶部上和周围、所述第二隧穿势垒上以及所述隔离层上形成或沉积第一隧穿势垒材料，其中所述第一隧穿势垒材料形成邻近所述第二隧穿势垒的第一隧穿势垒和邻近所述另外的第二隧穿势垒的另外的第一隧穿势垒；
在所述第一隧穿势垒上形成或沉积电极材料以形成邻近所述第一隧穿势垒的第一电极和邻近所述另外的第一隧穿势垒的第二电极；
移除或剥离在与所述第一电极和所述第二电极的顶部基本齐平的平面上方的所有材料；
在所述中央岛上方形成或沉积栅极电介质；以及
在所述栅极电介质上形成或沉积栅极电极。
133.如权利要求132所述的方法，其中所述栅极电介质在所述第一电极的一部分、所述第一隧穿势垒、所述第二隧穿势垒、所述中央岛、所述另外的第二隧穿势垒、所述另外的第一隧穿势垒以及所述第二电极的一部分上方形成或沉积。
134.如权利要求132所述的方法，其中所述中央岛使用呈基本如图32A所示的第一图案的第一掩膜来形成。
135.如权利要求132所述的方法，其中所述第一电极和所述第二电极使用呈基本如图32B所示的第二图案的第二掩膜来形成。
136.如权利要求132所述的方法，其中所述栅极电极使用呈基本如图32C所示的第三图案的第三掩膜来形成。
137.如权利要求132所述的方法，其还包括形成附接到所述第一电极、所述第二电极、所述栅极电极或其组合的一个或多个导孔和金属互连件的步骤。
138.如权利要求137所述的方法，其中所述一个或多个导孔使用呈基本如图32D所示的第四图案的第四掩膜来形成，并且所述金属互连件使用呈基本如图32E所示的第五图案的第五掩膜来形成。
139.如权利要求132所述的方法，其还包括在所述第一隧穿势垒中形成的量子阱以及在所述量子阱中形成的一个离散量子态或多个离散量子态。
140.如权利要求139所述的方法，所述量子阱的深度由所述第一隧穿势垒的能带弯曲控制，并且所述能带弯曲通过控制所述第一隧穿势垒的表面处的界面电荷、界面电荷、界面偶极子、以及SAM(自组装单层)的形成来调整。
141.如权利要求132所述的方法，其还包括在所述另外的第一隧穿势垒中形成的量子阱以及在所述量子阱中形成的一个离散量子态或多个离散量子态。
142.如权利要求141所述的方法，所述量子阱的深度由所述另外的第一隧穿势垒的能带弯曲控制，并且所述能带弯曲通过控制所述另外的第一隧穿势垒的表面处的界面电荷、界面电荷、界面偶极子、以及SAM(自组装单层)的形成来调整。
143.如权利要求132所述的方法，其中仅在所述第一电极与所述第二电极之间传递冷电子，所述冷电子在室温下在不进行任何外部冷却的情况下具有小于或等于45K的有效电子温度。
144.如权利要求143所述的方法，其中具有小于或等于45K的所述有效电子温度的所述冷电子产生在室温下小于或等于10mV/十进位的亚阈值摆幅。
145.如权利要求144所述的方法，所述晶体管具有小于或等于0.1V的供应电压。
146.如权利要求132所述的方法，所述第一隧穿势垒和所述第二隧穿势垒包含单一类型的材料。
147.如权利要求132所述的方法，所述第一隧穿势垒和所述第二隧穿势垒包含两种不同的材料。
148.如权利要求132所述的方法，所述第一电极包括Cr源极电极，所述第一隧穿势垒包含Cr2O3，所述中央岛包含Si，并且所述第二电极包括Cr漏极电极。
149.如权利要求132所述的方法，所述第一隧穿势垒包含Cr2O3，并且所述第二隧穿势垒包含SiO2或Si3N4。
150.如权利要求132所述的方法，其中：
所述第一电极和所述第二电极选自包括以下各项的组：Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti；
所述中央岛选自包括以下各项的组：Si、Ge、CdSe、CdTe、GaAs、InP、InAs、Al、Pb、Cr、Cu、Au、Ag、Pt、Pd和Ti；
所述第一隧穿势垒选自包括以下各项的组：Al2O3、Cr2O3和TiOx；以及
所述第二穿势垒选自包括以下各项的组：SiO2、Si3N4、Al2O3、Cr2O3和TiOx。
CN201580019096.9A 2014-02-04 2015-02-03 经能量过滤冷电子装置及方法 Active CN106165100B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010085782.9A CN111276531A (zh) 2014-02-04 2015-02-03 经能量过滤冷电子装置及方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201461935493P 2014-02-04 2014-02-04
US61/935,493 2014-02-04
US201462032554P 2014-08-02 2014-08-02
US62/032,554 2014-08-02
PCT/US2015/014258 WO2015119947A2 (en) 2014-02-04 2015-02-03 Energy-filtered cold electron devices and methods

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010085782.9A Division CN111276531A (zh) 2014-02-04 2015-02-03 经能量过滤冷电子装置及方法

Publications (2)

Publication Number Publication Date
CN106165100A true CN106165100A (zh) 2016-11-23
CN106165100B CN106165100B (zh) 2020-03-10

Family

ID=53778602

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010085782.9A Pending CN111276531A (zh) 2014-02-04 2015-02-03 经能量过滤冷电子装置及方法
CN201580019096.9A Active CN106165100B (zh) 2014-02-04 2015-02-03 经能量过滤冷电子装置及方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202010085782.9A Pending CN111276531A (zh) 2014-02-04 2015-02-03 经能量过滤冷电子装置及方法

Country Status (6)

Country Link
US (5) US9704977B2 (zh)
EP (1) EP3103139B1 (zh)
JP (2) JP6591991B2 (zh)
KR (2) KR102256763B1 (zh)
CN (2) CN111276531A (zh)
WO (1) WO2015119947A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109791944A (zh) * 2016-09-24 2019-05-21 英特尔公司 单电子晶体管

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110447114A (zh) * 2017-03-23 2019-11-12 英特尔公司 自旋电子装置、双工器、收发器和电信装置
GB2583118B (en) * 2019-04-17 2021-09-08 Crypto Quantique Ltd Device identification with quantum tunnelling currents

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218677B1 (en) * 1994-08-15 2001-04-17 Texas Instruments Incorporated III-V nitride resonant tunneling
CN1555570A (zh) * 2001-07-31 2004-12-15 ����ŵ˹�ݴ�ѧ����ίԱ�� 量子点与量子阱耦合的半导体器件及其制造方法
CN101405866A (zh) * 2006-02-17 2009-04-08 雷文布里克有限责任公司 量子点转换装置
US20090162963A1 (en) * 2006-10-31 2009-06-25 Lehigh University Gallium nitride-based device and method
US20100207101A1 (en) * 2009-02-13 2010-08-19 Board Of Regents, The University Of Texas System Incorporating gate control over a resonant tunneling structure in cmos to reduce off-state current leakage, supply voltage and power consumption

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466949A (en) * 1994-08-04 1995-11-14 Texas Instruments Incorporated Silicon oxide germanium resonant tunneling
JPH08213640A (ja) * 1994-08-15 1996-08-20 Texas Instr Inc <Ti> 窒化ｉｉｉ−ｖ化合物共鳴トンネリングダイオード
JP3672678B2 (ja) * 1996-04-05 2005-07-20 富士通株式会社 量子半導体装置およびその製造方法
GB2365210B (en) * 2000-07-28 2003-01-22 Toshiba Res Europ Ltd An optical device and a method of making an optical device
US6773949B2 (en) * 2001-07-31 2004-08-10 The Board Of Trustees Of The University Of Illinois Semiconductor devices and methods
JP4961650B2 (ja) * 2001-09-18 2012-06-27 富士通株式会社 量子回路装置
JP3709486B2 (ja) * 2003-06-12 2005-10-26 松下電器産業株式会社 半導体素子及びその製造方法
US7465953B1 (en) * 2005-01-07 2008-12-16 Board Of Regents, The University Of Texas System Positioning of nanoparticles and fabrication of single election devices
WO2007027664A2 (en) 2005-09-02 2007-03-08 California Institute Of Technology Devices and methods for nanowire electron scattering spectroscopy
EP1860600A1 (en) * 2006-05-26 2007-11-28 Hitachi Ltd. Quantum dot device
US7875958B2 (en) * 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
CN101257061A (zh) * 2008-04-16 2008-09-03 中国科学院上海微系统与信息技术研究所 工作在太赫兹波段的光伏型量子阱探测器有源区结构的形成方法
US8278647B2 (en) * 2009-01-16 2012-10-02 The Board Of Trustees Of The Leland Stanford Junior University Quantum dot transistor
JP5558336B2 (ja) * 2010-12-27 2014-07-23 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218677B1 (en) * 1994-08-15 2001-04-17 Texas Instruments Incorporated III-V nitride resonant tunneling
CN1555570A (zh) * 2001-07-31 2004-12-15 ����ŵ˹�ݴ�ѧ����ίԱ�� 量子点与量子阱耦合的半导体器件及其制造方法
CN101405866A (zh) * 2006-02-17 2009-04-08 雷文布里克有限责任公司 量子点转换装置
US20090162963A1 (en) * 2006-10-31 2009-06-25 Lehigh University Gallium nitride-based device and method
US20100207101A1 (en) * 2009-02-13 2010-08-19 Board Of Regents, The University Of Texas System Incorporating gate control over a resonant tunneling structure in cmos to reduce off-state current leakage, supply voltage and power consumption

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109791944A (zh) * 2016-09-24 2019-05-21 英特尔公司 单电子晶体管
CN109791944B (zh) * 2016-09-24 2022-09-13 英特尔公司 单电子晶体管

Also Published As

Publication number Publication date
US10276699B2 (en) 2019-04-30
EP3103139A2 (en) 2016-12-14
US20200098899A1 (en) 2020-03-26
CN111276531A (zh) 2020-06-12
KR102103603B1 (ko) 2020-04-22
KR20160129011A (ko) 2016-11-08
US20190214488A1 (en) 2019-07-11
WO2015119947A3 (en) 2015-10-08
US10825920B2 (en) 2020-11-03
KR102256763B1 (ko) 2021-05-26
US10529835B2 (en) 2020-01-07
US20170012115A1 (en) 2017-01-12
JP2020074370A (ja) 2020-05-14
WO2015119947A9 (en) 2016-02-18
US10038084B2 (en) 2018-07-31
CN106165100B (zh) 2020-03-10
JP6591991B2 (ja) 2019-10-16
KR20200043525A (ko) 2020-04-27
US20180323290A1 (en) 2018-11-08
JP6917644B2 (ja) 2021-08-11
EP3103139B1 (en) 2023-06-07
US9704977B2 (en) 2017-07-11
WO2015119947A2 (en) 2015-08-13
US20170338331A1 (en) 2017-11-23
EP3103139A4 (en) 2017-09-27
JP2017509148A (ja) 2017-03-30

Similar Documents

Publication Publication Date Title
Fasth et al. Direct Measurement of the Spin-Orbit Interaction<? format?> in a Two-Electron InAs Nanowire Quantum Dot
Zwanenburg et al. Silicon quantum electronics
US10825920B2 (en) Energy-filtered cold electron devices and methods
Jehl et al. Single donor electronics and quantum functionalities with advanced CMOS technology
Jünger Transport spectroscopy of semiconductor superconductor nanowire hybrid devices
Yeo Investigations of p-type quantum dots in GaSb nanowires
Qian et al. Room-Temperature Multi-Peak NDR in nc-Si Quantum-Dot Stacking MOS Structures for Multiple Value Memory and Logic
Bordoloi Spin Projection and Correlation Experiments in Nanoelectronic Devices
Illera Robles Electron transport in low-dimensional systems: optoelectronic device simulations
Foxman Single electron charging and quantum effects in semiconductor nanostructures
Hong Device Development and Characterization for Solid-State Quantum Computation
Lundström et al. Thermoelectric measurements on InAs nanowires with a ratchet-barrier
Sui Investigating electron transport in chemical vapor deposition graphene nanostructures
Isakov Semiconductor nanowires grown by molecular beam epitaxy for electronics applications
Elalaily Gating Experiments in Superconductor-Semiconductor Nanowire Hybrids
Hoffmann " The Thermoelectric Efficiency of Quantum Dots in lnAs/lnP Nanowires" This dissertation has been accepted and approved in partial fulfillment ofthe requirements for the Doctor of Philosophy degree in the Department of Physics by: Stephen Kevan, Chairperson, Physics
Salfi Carrier Transport and Sensing in Compound Semiconductor Nanowires
Olsen et al. Charge noise and stability of foundry-fabricated silicon spin-qubit devices
Vidan Charge and spin effects in semiconductor nanostructures
Yang Silicon quantum dots for quantum information processing
Möhle Low-Frequency Noise in InGaAs Nanowire MOSFETs
Hoffmann The thermoelectric efficiency of quantum dots in indium arsenide/indium phosphide nanowires
Vennberg Spatial control of electron & hole states in InAs/GaSb heterostructures
Koh et al. Energy-Filtered Tunnel Transistor: A New Device Concept Toward Extremely-Low Energy Consumption Electronics
Hutagalung et al. The Development of BEEM Modeling for the Characterization of Si/Ge Self-Assembled Quantum Dot Heterostructures

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant