KR102256763B1 - 에너지-필터링된 냉전자 디바이스 및 방법 - Google Patents

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Abstract

에너지-필터링된 냉전자 디바이스는 터널링 장벽 전도 대역의 대역을 벤딩시키는 것에 의해 형성된 양자 우물 또는 양자점의 이산 에너지 레벨을 통해 전자 에너지 필터링을 사용한다. 상기 디바이스는 실온에서 45K 이하의 낮은 유효 전자 온도, 실온에서 10 ㎷/디케이드 이하의 준도(steepness)를 갖는 가파른 전기 전류 턴온/턴오프 능력, 실온에서 10 ㎷/디케이드 이하의 서브임계값 스윙, 및/또는 0.1 V 이하의 공급 전압을 획득할 수 있다.

Description

에너지-필터링된 냉전자 디바이스 및 방법{ENERGY-FILTERED COLD ELECTRON DEVICES AND METHODS}
본 발명은 일반적으로 전자회로 분야에 관한 것으로, 보다 상세하게는, 초 저-전력-발산 전자회로를 위한 전자 디바이스 및 방법에 관한 것이다.
유한 온도에서, 고체에서 전자(electron)는 페르미-디락 분배(Fermi-Dirac distribution)에 따라 열적으로 여기(thermally excited)된다. 전자의 이러한 열적 여기는 여러 전자 시스템에서 많은 신규하고 기술적으로 중요한 현상을 모호하게 하거나 무효화한다. 예를 들어, 전자의 이러한 열적 여기는 단일-전자 시스템에서 쿨롱 봉쇄를 파괴(wipe out)하고[1,2], 스핀트로닉스 시스템(spintronic system)에서 스핀-밸브 효과의 효율을 악화시킬 수 있다[3,4]. 전자의 열적 여기는 또한 보다 주류의 전자 디바이스의 성능을 상당히 저하시킬 수 있다. 예를 들어, 이것은 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor: MOSFET)에서 과도한 전력 발산의 근본 원인이 되고; 전자의 열적 여기는 전기 전류의 가파른 턴온/턴오프(steep turning-on/off)를 방지하여, 실온에서 서브임계값 스윙(subthreshold swing)을 대략 60 ㎷/디케이드(decade)로 제한하여, 과도한 전력 발산을 야기한다[5-7]. 이들은 단지 일부 예들이지만, 전자의 열적 여기의 부정적 효과는 일반적으로 솔리드-스테이트 전자 시스템에서 나타난다. 그리하여, 전자의 열적 여기를 조작할 수 있는 방법이 있다면, 넓은 범위에서 과학적 및 기술적 이익이 예상된다.
다른 사람에 의한 이전의 연구에 따르면 전자의 열적 여기를 억압하고 양자점(quantum dot: QD)에 존재하는 이산 에너지 레벨을 사용하는 것에 의해 낮은 전자 온도를 획득하는 것이 가능한 것으로 입증되었다(demonstrated). 전자의 운반이 이산 에너지 레벨을 통해 일어나도록 만들어진다면, 이 이산 에너지 레벨은 이산 에너지 레벨과 매칭하는 에너지를 갖는 전자들만이 이 운반에 참가하는 것이 허용되기 때문에 이 이산 에너지 레벨은 에너지 필터(또는 열적 필터)로 기능할 수 있다. 이것은 소스 전극에 인접한 제1 양자점이 냉전자(cold electron)만을 제2 양자점으로 통과시키는 에너지 필터로 기능하는 이중 양자점 시스템을 사용하여 실험적으로 입증되었다[8-10]. 유사한 방식으로, 이것은 또한 이산 에너지 레벨 또는 초전도 에너지 갭(superconducting energy gap)을 사용하여 에너지-선택적 전자 터널링(electron tunneling)을 통해 전자 가스(electron gas)의 양자 냉각(quantum cooling)을 할 수 있는 것으로 입증되었다[11-15]. 이제까지, 연구는, 전체 시스템이 일반적으로 1 K 미만의 극저온으로 냉각된 동안 초 저 서브-켈빈 전자(sub-Kelvin electron)를 획득하고 그 신규한 현상을 연구하는 것에 집중되어 있고[8-15], 이러한 체제(regime)는 실제 응용에 적절치 않다.
본 발명은, 페르미-디락의 전자의 열적 여기를 효과적으로 억압하여, 전자 온도(electron temperature)를 낮추고, 실온에서 10mV/디케이드 미만의 극히 작은 서브임계값 스윙을 달성하는 것에 의해 전력 발산을 감소시켜 공급 전압을 0.1 V 미만으로 감소시킬 수 있는, 본 명세서에서 에너지-필터링된 냉전자 디바이스라고 언급되는, 새로운 전자 디바이스를 제공한다. 양자 우물(quantum well: QW)에서 획득된 이산 에너지 상태는 전자의 페르미-디락 스미어링(smearing)을 억압하여 전자 온도를 효과적으로 낮추어, 실온에서 극히 작은 서브임계값 스윙을 야기할 수 있는 에너지 필터로서 기능한다. 본 발명은 기본적으로 전자 디바이스에서 높은 전력 발산과 전력 소비의 문제를 해결하여, 랩탑, 스마트폰, 및 다른 전자 가젯(electronic gadget)의 배터리 수명을 효과적으로 증가시킬 수 있는 것을 목표로 한다. 군사적 목적에서, 이것은 군인이 소지하는 장비의 중량을 효과적으로 감소시키는 것을 목표로 한다. 이것은 배터리 전력을 요구하는 장비의 총 중량을 90% 감소시킬 수 있다는 것을 의미할 수 있다.
본 발명은, 소스 전극, 양자 우물(QW), 양자점(QD), 및 드레인 전극의 순차 배열을 구비하는 구조물을 사용하여, 임의의 물리적 냉각 없이 실온에서 대략 45 K 만큼 낮은 유효 온도를 갖는 냉전자를 생성하고 운반할 수 있고, 상기 QW의 이산 상태는 전자가 소스로부터 드레인으로 운반될 때 에너지 필터로 기능하는 것을 입증한다. 이 접근법의 핵심 측면은, 전자들이 QW 상태에 의해 필터링되면, 이 전자들은 (포논(phonon)을 흡수하는 경우를 제외하고) 전자의 여기를 위한 경로가 존재하지 않아서 에너지를 획득할 수 없어서, 드레인으로 운반될 때까지 전자가 콜드(cold) 상태로 유지된다는 것이다. 이 방법은 여러 전자 시스템의 낮은-온도 동작 체제를 실온으로 상승시키거나 또는 실온에서 전자 시스템의 성능을 크게 향상시키는 일반적인 전략으로 사용되는데 유망하다. 이것은 2개의 예로 입증된다. 첫째, 냉전자는 에너지-필터링된 냉전자가 냉각 액체의 요구를 제거하고 실온에서 쿨롱 계단(Coulomb staircase)과 쿨롱 진동(Coulomb oscillation)을 생성하는 단일-전자 트랜지스터에서 사용된다. 둘째, 냉전자는 실온에서 대략 10 ㎷/디케이드의 극히 가파른 전류 턴온/턴오프 능력을 구현하고, 초 저-전력-발산 전자회로를 실현하는 루트를 마련할 수 있는 결정적 진보를 구현한다.
본 발명은, 아이솔레이션층(isolation layer) 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 절연층(insulation layer), 상기 절연층 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 각 외부 표면 상에 자발적으로 형성되거나 증착된 제1 터널링 장벽(tunneling barrier)을 포함하는 에너지-필터링된 냉전자 디바이스를 제공한다. 상기 제1 전극, 상기 절연층, 상기 제2 전극, 및 상기 제1 터널링 장벽은 노출된 절연층 측벽(side wall)들과 노출된 제1 터널링 장벽 측벽들을 구비하는 스택을 형성한다. 반도체 또는 금속 나노입자(nanoparticle)들이 상기 노출된 절연층 측벽들 상에 부착된다. 제2 터널링 장벽은 상기 반도체 또는 금속 나노입자들과 상기 노출된 제1 터널링 장벽 측벽들 사이에 배치된 유전체 물질로 형성된다. 양자 우물들 또는 양자점들이 상기 제1 터널링 장벽의 전도 대역(conduction band)에 형성된다. 이산 에너지 레벨들이 상기 양자 우물들 또는 양자점들에 형성된다.
나아가, 본 발명은, 에너지-필터링된 냉전자 디바이스를 제조하는 방법으로서, 아이솔레이션층 상에 제1 전극을 증착하는 단계, 상기 제1 전극 상에 절연층을 증착하는 단계, 상기 절연층 상에 제2 전극을 증착하는 단계, 및 상기 제1 전극과 상기 제2 전극의 각 외부 표면 상에 제1 터널링 장벽을 증착하거나 또는 자발적으로 형성하는 단계를 포함하는 방법을 제공한다. 상기 제1 전극, 상기 절연층, 상기 제2 전극, 및 상기 제1 터널링 장벽은 노출된 절연층 측벽들과 노출된 제1 터널링 장벽 측벽들을 구비하는 스택을 형성한다. 추가적인 단계는 상기 노출된 절연층 측벽들 상에 반도체 또는 금속 나노입자들을 부착하는 단계, 및 상기 반도체 또는 금속 나노입자들과 상기 노출된 제1 터널링 장벽 측벽들 사이에 유전체 물질을 증착하는 것에 의해 제2 터널링 장벽을 형성하는 단계를 포함한다.
나아가, 본 발명은, 에너지-필터링된 냉전자 나노필러 디바이스(nanopillar device)로서, 아이솔레이션층 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 제1 터널링 장벽, 상기 제1 터널링 장벽 상에 배치된 제2 터널링 장벽, 상기 제2 터널링 장벽 상에 배치된 반도체 또는 금속으로 구성된 아일랜드 물질(island material), 상기 아일랜드 물질 상에 배치된 추가적인 제2 터널링 장벽, 상기 추가적인 제2 터널링 장벽 상에 배치된 추가적인 제1 터널링 장벽, 및 상기 추가적인 제1 터널링 장벽 상에 배치된 제2 전극을 포함하는 상기 디바이스를 제공한다. 상기 제1 전극, 상기 제1 터널링 장벽, 상기 제2 터널링 장벽, 상기 아일랜드 물질, 상기 추가적인 제2 터널링 장벽, 상기 추가적인 제1 터널링 장벽, 및 상기 제2 전극은 나노필러를 형성한다. 양자 우물들 또는 양자점들이 상기 제1 터널링 장벽과 상기 추가적인 제1 터널링 장벽의 상기 전도 대역에 형성된다. 이산 에너지 레벨들이 상기 양자 우물들 또는 양자점들에 형성된다.
나아가, 본 발명은, 에너지-필터링된 냉전자 나노필러 디바이스를 제조하는 방법으로서, 아이솔레이션층 상에 제1 전극을 증착하는 단계, 상기 제1 전극 상에 제1 터널링 장벽을 증착하거나 또는 자발적으로 형성하는 단계, 상기 제1 터널링 장벽 상에 제2 터널링 장벽을 증착하는 단계, 상기 제2 터널링 장벽 상에 아일랜드 물질을 증착하는 단계, 상기 아일랜드 물질 상에 추가적인 제2 터널링 장벽을 증착하는 단계, 상기 추가적인 제2 터널링 장벽 상에 추가적인 제1 터널링 장벽을 증착하거나 또는 자발적으로 형성하는 단계, 상기 추가적인 제1 터널링 장벽 상에 제2 전극을 증착하는 단계, 상기 제2 전극 상에 나노입자를 증착하는 단계, 수직 에칭 공정(vertical etching process)과 상기 나노입자를 에칭 하드 마스크(etching hard mask)로 사용하여 나노필러를 생성하는 단계, 및 상기 나노입자를 제거하는 단계를 포함하는 상기 방법을 제공한다.
또한 본 발명은, 전자(electron) 또는 홀(hole)을 주입하는 디바이스 부품으로서, 전극, 상기 전극에 인접하게 배치된 양자 우물로서, 상기 양자 우물의 에너지 레벨 간격이 적어도 250 meV 이상인 상기 양자 우물, 및 상기 양자 우물에 인접하게 배치된 터널링 장벽을 구비하는 상기 디바이스 부품을 제공한다.
전자 또는 홀을 주입하는 디바이스 부품은, 기판 상에 전극을 증착하는 단계, 상기 전극에 인접하게 양자 우물을 형성하는 단계, 및 상기 양자 우물에 인접하게 터널링 장벽을 형성하는 단계에 의해 제조될 수 있다.
유사하게, 본 발명은, 전자 또는 홀을 주입하는 디바이스 부품으로서, 전극, 상기 전극에 인접하게 배치된 양자점으로서, 상기 양자점의 에너지 레벨 간격이 적어도 250 meV 이상인, 상기 양자점, 및 상기 양자점에 인접하게 배치된 터널링 장벽을 구비하는, 상기 디바이스 부품을 제공한다.
전자 또는 홀을 주입하는 디바이스 부품은, 기판 상에 전극을 증착하는 단계, 상기 전극에 인접하게 양자점을 형성하는 단계, 및 상기 양자점에 인접하게 터널링 장벽을 형성하는 단계에 의해 제조될 수 있다.
상기 본 발명은, 에너지-필터링된 냉전자 트랜지스터를 동작시키는 방법으로서, 제1 전극, 제2 전극, 게이트 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치되고 양자 우물을 포함하는 전자 에너지 필터를 구비하는 에너지-필터링된 냉전자 트랜지스터를 제공하는 단계, 실온에서 상기 양자 우물의 이산 상태에 의해 상기 전자 에너지 필터를 사용하여 임의의 열적으로 여기된 전자들을 필터링하는 단계, 상기 제1 전극과 제2 전극 사이에 에너지-필터링된 냉전자만을 운반하는 단계, 및 상기 게이트 전극을 사용하여 상기 에너지-필터링된 냉전자의 운반을 제어하는 단계에 의해 상기 방법을 제공한다.
나아가, 본 발명은, 에너지-필터링된 냉전자 트랜지스터로서, 중심 아일랜드(central island), 제2 터널링 장벽, 추가적인 제2 터널링 장벽, 제1 터널링 장벽, 추가적인 제1 터널링 장벽, 제1 전극, 제2 전극, 게이트 유전체, 및 게이트 전극을 포함하는 에너지-필터링된 냉전자 트랜지스터를 제공한다. 상기 중심 아일랜드는 아이솔레이션층 상에 배치되고, 적어도 제1 벽과 제2 벽을 구비한다. 상기 제2 터널링 장벽은 상기 중심 아일랜드의 상기 제1 벽 상에 배치된다. 상기 추가적인 제2 터널링 장벽은 상기 중심 아일랜드의 상기 제2 벽 상에 배치된다. 상기 제1 터널링 장벽은 상기 제2 터널링 장벽과 상기 아이솔레이션층의 제1 부분 상에 배치된다. 상기 추가적인 제1 터널링 장벽은 상기 추가적인 제2 터널링 장벽과 상기 아이솔레이션층의 제2 부분 상에 배치된다. 상기 제1 전극은 상기 제2 터널링 장벽 상에 배치된 상기 제1 터널링 장벽에 인접하게 배치되고 상기 아이솔레이션층의 상기 제1 부분 위의 상기 제1 터널링 장벽 상에 배치된다. 상기 제2 전극은 상기 추가적인 제2 터널링 장벽 상에 배치된 상기 추가적인 제1 터널링 장벽에 인접하게 배치되고 상기 아이솔레이션층의 상기 제2 부분 위의 상기 추가적인 제1 터널링 장벽 상에 배치된다. 상기 게이트 유전체는 상기 제1 전극의 일부분, 상기 제1 터널링 장벽, 상기 제2 터널링 장벽, 상기 중심 아일랜드, 상기 추가적인 제2 터널링 장벽, 상기 추가적인 제1 터널링 장벽, 및 상기 제2 전극의 일부분 위에 배치된다. 대안적으로, 상기 게이트 유전체는 상기 중심 아일랜드 위에만 배치된다. 상기 게이트 전극은 상기 게이트 유전체 상에 배치된다.
나아가, 본 발명은, 에너지-필터링된 냉전자 트랜지스터를 형성하는 방법으로서, 기판을 제공하는 단계, 상기 기판 상에 아이솔레이션층을 형성하거나 또는 증착하는 단계, 상기 아이솔레이션층 상에 반도체 물질 또는 금속을 형성하거나 또는 증착하는 단계, 상기 반도체 물질 또는 상기 금속 상에 희생 물질을 형성하거나 또는 증착하는 단계, 및 중심 아일랜드 주위에 있는 상기 희생 물질과 상기 반도체 물질 또는 상기 금속을 에칭하거나 또는 제거하는 것에 의해 상기 중심 아일랜드를 형성하는 단계에 의해 상기 방법을 제공한다. 제2 터널링 장벽 물질은 상기 중심 아일랜드의 상기 반도체 물질 또는 상기 금속 주위에 형성되거나 증착된다. 상기 제2 터널링 장벽 물질은 상기 중심 아일랜드의 제1 측 상에 제2 터널링 장벽을 형성하고, 상기 중심 아일랜드의 제2 측 상에 추가적인 제2 터널링 장벽을 형성한다. 제1 터널링 장벽 물질은 상기 중심 아일랜드 상의 상기 희생 물질의 상부 그리고 주위에, 상기 제2 터널링 장벽 상에, 그리고 상기 아이솔레이션층 상에 형성되거나 증착된다. 상기 제1 터널링 장벽 물질은 상기 제2 터널링 장벽에 인접하게 제1 터널링 장벽을 형성하고, 상기 추가적인 제2 터널링 장벽에 인접하게 추가적인 제1 터널링 장벽을 형성한다. 전극 물질은, 상기 제1 터널링 장벽에 인접하게 제1 전극을 형성하고 상기 추가적인 제1 터널링 장벽에 인접하게 제2 전극을 형성하도록 상기 제1 터널링 장벽 상에 형성되거나 증착된다. 상기 제1 전극과 상기 제2 전극의 상부와 실질적으로 동일한 높이의 평면 위에 있는 모든 물질은 제거되거나 또는 리프트오프(lifted off)된다. 게이트 유전체는 상기 제1 전극의 일부분, 상기 제1 터널링 장벽, 상기 제2 터널링 장벽, 상기 중심 아일랜드, 상기 추가적인 제2 터널링 장벽, 상기 추가적인 제1 터널링 장벽, 및 상기 제2 전극의 일부분 위에 형성되거나 증착된다. 대안적으로, 게이트 유전체는 상기 중심 아일랜드 위에만 형성되거나 증착된다. 게이트 전극은 상기 게이트 유전체 위에만 형성되거나 증착된다.
본 발명은 첨부 도면을 참조하여 아래에서 보다 상세히 설명된다.
본 발명의 상기 장점 및 다른 장점은 첨부 도면과 함께 다음 설명을 참조하면 보다 잘 이해될 수 있을 것이다:
도 1A 내지 도 1C는 본 발명의 일 실시예에 따라 양자 우물 상태를 통한 전자 터널링에 의한 전자 에너지 필터링의 개략도;
도 2A 내지 도 2C는 본 발명의 일 실시예에 따라 실온에서 에너지-필터링된 냉전자 운반을 입증하는 그래프;
도 3a 내지 도 3d는 본 발명의 일 실시예에 따라 상이한 온도에서 좁은 dI/dV 피크 폭으로 나타나는 에너지 필터링의 유효성(effectiveness)을 도시하는 그래프;
도 4는 본 발명의 일 실시예에 따라 대략 5.5㎚ CdSe QD를 갖는 유닛(unit)의 I-V 특성을 도시하는 그래프;
도 5a 내지 도 5b는 본 발명의 일 실시예에 따라 유효 온도의 낮춤을 입증하는 그래프;
도 6a 내지 도 6b는 본 발명의 일 실시예에 따라 0의 전압 바이어스와 양(positive)의 전압 바이어스에 대한 DBTJ(double-barrier tunneling junction)의 에너지 다이어그램을 각각 도시하는 도면;
도 7은 본 발명의 일 실시예에 따라 페르미-디락 열적 스미어링으로부터 초래되는 I-V 특성을 도시하는 그래프;
도 8은 본 발명의 일 실시예에 따라 페르미-디락 열적 스미어링으로부터 초래되는 차분 컨덕턴스(differential conductance)(dI(V)/dV)를 도시하는 그래프;
도 9는 본 발명의 일 실시예에 따라 차분 컨덕턴스 피크의 FWHM(full width at half maximum)의 온도 의존성을 도시하는 그래프;
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 에너지-필터링된 냉전자의 운반 모델을 도시하는 도면;
도 11a 내지 도 11c는 본 발명의 일 실시예에 따라 수치 계산에 사용되는 함수를 도시하는 그래프;
도 12a 내지 도 12i는 본 발명의 일 실시예에 따라 에너지-필터링된 냉전자의 운반 모델에 대한 계산 결과를 도시하는 그래프;
도 13a 내지 도 13l은 본 발명의 일 실시예에 따라 에너지-필터링된 냉전자 운반을 단일-전자 트랜지스터(single-electron transistor: SET)에 응용한 예를 도시하는 도면;
도 14는 본 발명의 일 실시예에 따라 전자 에너지 필터링에 영향을 미치는 파라미터를 도시하는 도면;
도 15a 내지 도 15b는 본 발명의 일 실시예에 따라 양자 우물과 그 이산 상태의 형성에 대한 에너지 장벽(Eb)의 역할을 도시하는 다이어그램 및 그래프;
도 16은 본 발명의 일 실시예에 따라 다이폴러 분자(dipolar molecule)의 자가-조립된 모노층(self-assembled monolayer: SAM)을 사용하여 대역 벤딩(band bending)을 공학적으로 설계하는 흐름도;
도 17a 내지 도 17c는 본 발명의 일 실시예에 따라 수직 전극 구성과 QD(반도체 나노입자)를 사용하는 에너지-필터링된 냉전자 디바이스 구조물을 도시하는 도면;
도 18은 본 발명의 일 실시예에 따라 나노필러 구성을 사용하는 에너지-필터링된 냉전자 디바이스 구조물을 도시하는 도면;
도 19a 내지 도 19d는 본 발명의 일 실시예에 따라 나노필러 구조물을 제조하는 공정을 도시하는 도면;
도 20a 내지 도 20d는 본 발명의 일 실시예에 따라 나노필러에 전기 접촉을 만드는 공정을 도시하는 도면;
도 21은 본 발명의 일 실시예에 따라 에너지-필터링된 냉전자 트랜지스터의 개략 상면도 및 단면도;
도 22a 내지 도 22b는 본 발명의 일 실시예에 따라 단일-전자 트랜지스터(SET)의 제조에서 도 21의 게이트 설계를 테스트하는 것을 도시하는 그래프;
도 23a 내지 도 23b는 본 발명의 일 실시예에 따라 실온에서 대략 10 ㎷/디케이드의 가파른 전류 턴온/턴오프 능력을 입증하는 I-V 특성의 그래프;
도 24a 내지 도 24b는 본 발명의 일 실시예에 따라 게이트 전극이 병합된 완료된 에너지-필터링된 냉전자 나노필러 트랜지스터의 개략도;
도 25a 내지 도 25j는 본 발명의 일 실시예에 따라 2-단자 에너지-필터링된 냉전자 나노필러 디바이스(단면도)에 게이트를 삽입하는 공정 흐름을 도시하는 도면;
도 26a 내지 도 26c는 본 발명의 일 실시예에 따라 개별적으로 어드레스가능한 에너지-필터링된 냉전자 나노필러 트랜지스터의 대규모 제조를 도시하는 도면;
도 27은 본 발명의 일 실시예에 따라 Cr2O3층의 에너지 대역의 벤딩을 직접 측정하는 금속-절연체-반도체(metal-insulator-semiconductor: MIS)구조물을 개략적으로 도시하는 도면;
도 28a 내지 도 28b는 본 발명의 일 실시예에 따라 가변 Cr2O3층 두께(dCr2O3)를 갖는 MIS 유닛에 대해 측정된 C-V 특성의 그래프;
도 29는 본 발명의 일 실시예에 따라 실온 에너지 필터를 사용하는 에너지-필터링된 냉전자 트랜지스터의 일례의 개략도;
도 30a 내지 도 30j는 본 발명의 일 실시예에 따라 도 29의 에너지-필터링된 냉전자 트랜지스터를 제조하는 공정 흐름을 도시하는 도면;
도 31a 내지 도 31b는 본 발명의 일 실시예에 따라 에너지-필터링된 냉전자 트랜지스터의 단면도 및 상면도; 및
도 32a 내지 도 32e는 본 발명의 일 실시예에 따라 도 29의 에너지-필터링된 냉전자 트랜지스터를 제조하는데 사용되는 마스크 레이아웃의 개략도.
본 발명의 여러 실시예를 제조하고 사용하는 것이 아래에서 보다 상세히 설명되지만, 본 발명은 여러 다양한 특정 상황에서 구현될 수 있는 많은 응용가능한 본 발명의 개념을 제공하는 것으로 이해된다. 본 명세서에 설명된 특정 실시예는 본 발명을 제조하고 사용하는 특정 방법을 단지 예시하는 것일 뿐 본 발명의 범위를 제한하는 것은 아니다.
극히 낮은 에너지 소비로 동작할 수 있는 트랜지스터는 군사적, 상업적, 및 우주적으로 많은 사용 분야를 생성할 수 있다. 예를 들어, 배터리-전력이 공급되는 전자 디바이스의 전력 소비가 성능을 희생함이 없이 대략 100 배만큼 감소될 수 있는 경우, 기기의 배터리 중량이 대략 100 배만큼 감소될 수 있다. 이것은 다수의 군사 장비의 능력을 엄청나게 증가시킬 수 있고, 예로는 무인 항공기(unmanned aerial vehicle: UAV), 원격 통신 디바이스, 원격 센싱 디바이스, 미사일, 잠수함, 항공기, 및 군인이 전장에서 소지하는 전자 디바이스를 포함한다. 상업적 응용은 또한 엄청난 것으로 예상된다; 예를 들어, 재충전 없이 1달 동안 동작할 수 있는 셀폰과 랩탑을 고려할 수 있다.
페르미-디락(Fermi-Dirac: FD) 분배는 전자의 열적 거동을 지배하는 기본적인 특성이다. 유한 온도에서, 이 페르미-디락 분배는 일반적으로 원치 않는 효과인, 페르미 레벨 주위에 전자의 열적 스미어링을 초래하고, 이는 많은 전자 시스템, 광전자 시스템, 및 스핀트로닉스 시스템의 적절한 기능을 위해 내재적 온도 제한을 설정한다. 이 FD 분배는 조작될 수 없으므로, FD 스미어링을 억압하는 유일한 방법은 온도를 감소시키는 것이다. 이 내재적 제한은 많은 전자 시스템/스핀트로닉스 시스템을 적절한 동작을 위해 극저온(예를 들어 <77K)으로 냉각시킬 것을 요구하는데, 이는 실제 응용에 구현하는 것을 방해한다. 그러나, FD 스미어링을 효과적으로 억압하는 방법이 있다면, 많은 신규한 전자 시스템/광전자 시스템/스핀트로닉스 시스템이 심지어 실온에서도 동작될 수 있어서, 다수의 군사적 및 상업적 응용을 생성할 수 있다.
본 발명은 전자의 FD 열적 스미어링이 효과적으로 억압되는 방식으로 전자의 열적 거동을 조작하는 새로운 방법을 제공한다. 전자들은 냉전자만이 터널링 이벤트에 참가하는 것이 허용되도록 전자 터널링 동안 양자 우물 또는 양자점의 이산 에너지 레벨에 의해 필터링된다. 이 에너지-필터링된 전자 터널링은 FD 열적 스미어링을 효과적으로 억압하거나, 또는 이와 동등하게, 임의의 물리적 냉각 없이 전자 온도를 효과적으로 낮춘다.
에너지-필터링된 전자 터널링의 중요한 응용은 극히-낮은 전력 소비로 동작될 수 있는 새로운 유형의 트랜지스터 "에너지-필터링된 냉전자 트랜지스터"이다. 현재 최신 기술의 트랜지스터에 극히 큰 열이 생성(전력 소비 또는 전력 발산)되는 것은, 열적으로 여기되는 전자들이 FD 분배에 따르는 것으로 인해, 전압이 감소될 때 트랜지스터가 급격히 턴오프될 수 없다는 것으로부터 유래한다. 본 발명은 열적으로 여기된 전자들을 필터링하여 임의의 물리적 냉각 없이(즉, 실온에서) 전자 온도를 45K 이하로 효과적으로 낮추는 것에 의해 이 제한을 극복하며, 이는 트랜지스터가 극히-낮은 전력 발산으로 동작될 수 있다는 것을 의미한다.
다시 말해, 트랜지스터의 전력 소비를 감소시키는 핵심은, 트랜지스터가 임계값 전압(Vth) 미만으로 얼마나 빨리 턴오프될 수 있는지를 나타내는 척도인 서브임계값 스윙(subthreshold swing: SS)을 감소시키는 것이다. 서브임계값 스윙이 낮은 경우, 공급 전압(VDD)이 감소될 수 있고 그리하여 오프-상태 전류를 유지하면서 (VDD의 제곱에 비례하는) 전력 소비가 감소될 수 있다. 그러나, 금속-산화물-반도체-전계-효과-트랜지스터(MOSFET)에 대해, 최소 가능한 서브임계값 스윙은 실온에서 60 ㎷/디케이드이고, 1 볼트보다 훨씬 더 작은 VDD는 상당한 양의 오프-상태 전류를 가짐이 없이는 구현될 수 없다. MOSFET에 대해 60 ㎷/디케이드 서브임계값 스윙은 열역학(전자의 페르미-디락 분배)에 의해 설정되기 때문에, 이것은 종래 기술을 사용하여 더 감소될 수 없는 내재적 값이다. 대역 간 터널링을 사용하는 터널 전계-효과 트랜지스터(tunnel field-effect transistor: TFET)가 활발히 연구되었으나[7, 80], TFET에 대해 매우 급격한 도핑 프로파일을 제어하는 것과 낮은 대역갭 물질을 Si 플랫폼에 구현하는 것을 포함하는 많은 문제들이 존재한다.
본 발명은 실온에서 10 ㎷/디케이드 미만의 서브임계값 스윙을 가질 수 있는 새로운 유형의 트랜지스터, 즉 에너지-필터링된 냉전자 트랜지스터를 입증한다. 이 서브임계값 스윙이 극히 작은 것에 의해, 공급 전압(VDD)은 0.1 V 미만으로 감소될 수 있다. 이 트랜지스터의 핵심 요소는 그 디바이스 구성과 물질 선택이 전자 에너지 필터를 생성하고, 이는 전자의 페르미-디락 분배를 효과적으로 억압하여 임의의 외부 냉각 없이 45K 미만의 유효 전자 온도를 제공한다는 것이다. 중요하게는, 에너지-필터링된 냉전자 트랜지스터는 에너지-필터링된 냉전자 트랜지스터를, 주류 실리콘-기반 IC 플랫폼에 용이하게 구현할 수 있는 완전히 CMOS-호환가능한 공정과 물질로 제조될 수 있다.
도 1A에 도시된 바와 같이, 본 발명의 에너지 필터링 구조물은 양자 우물을 이중-장벽 터널링 접합(DBTJ) 구성에 병합하는 것에 의해 생성되었다. 양자점(εD)의 에너지 레벨이 소스 전극의 페르미 레벨(μL)에 가까이 가도록 전압 바이어스가 통상적인 DBTJ에 인가될 때, 전자는 소스로부터 QD로 터널링하여, 도 1A(하부)에 도시된 바와 같은 I-V 특성의 전류 온셋(current onset)을 초래한다. 그러나, 유한 온도에서, εD가 μL(도 1A에서 적색 화살표) 위에 위치된 경우에도 소스 전극에서 열적으로 여기된 전자들이 QD로 터널링할 수 있기 때문에 이 전류 온셋은 급격하지 않다. 이 상황은, 양자 우물이 도 1B에 도시된 바와 같이 소스와 터널링 장벽 사이에 삽입된 경우에는 크게 변한다. 이 경우에, εD가 εW(도 1B에서 적색 화살표) 이하인 경우에만 양자 우물 에너지 레벨(εW)로부터 QD 에너지 레벨(εD)로 전자 운반은 일어날 수 있다[16]. εD가 εW 위에 위치된 경우, 이 운반은 (아래에 설명되는 에너지 레벨 오프셋이 작을 때 일어날 수 있는 포논을 흡수하는 경우를 제외하고는) 이용가능한 여기 경로가 없기 때문에 차단될 수 있다. 이것은 전류 온셋이 도 1B(하부)에 도시된 바와 같이 εW와 εD의 정렬에 대응하는 경우 급격한 전류 계단을 생성할 수 있다.
소스 전극으로서 Cr을 사용하는 것에 의해 소스와 터널링 장벽 사이 소스 측(SiO2)에 양자 우물이 형성되고, 소스 전극에 대해 Cr2O3의 얇은 층(대략 2㎚)이 Cr 표면에 자연적으로 형성되고 도 1B에 도시된 바와 같이 양자 우물 물질로 기능한다. 여기서 Cr2O3/SiO2 인터페이스에서 자발적으로 형성되는 인터페이스 다이폴(interface dipole) 및/또는 인터페이스 전하는[17-20] Cr2O3 전도 대역에서 대역의 벤딩을 유도하여, 양자 우물을 생성한다[21-25]. 양자 우물에서 이산 에너지 상태는 전자를 QD에 주입하는 에너지 필터로 기능한다. 이 에너지 필터링은 전극으로 전자의 페르미-디락("FD") 스미어링을 효과적으로 억압하거나, 또는 이와 동등하게, 전자 온도를 효과적으로 낮추어, 실온에서 극히 작은 서브임계값 스윙(< 10 ㎷/디케이드)을 초래한다. 이 에너지 필터링 구조물은 CMOS-호환가능한 공정과 물질을 사용하여 도 1C에 도시된 3차원 구성으로 제조되었다. 이 구조물을 제조하는 것은 2-D 전자 가스(2DEG)를 형성하고 2DEG에서 QD를 생성하는데 수반되는 임의의 정교한 절차를 요구하지 않아서, CMOS-호환가능한 공정과 물질을 사용하여 대규모로 제조를 수행할 수 있다는 것을 주목하는 것이 중요하다[26]. 이 구성에서, 전극(Cr)들은 절연층(SiO2 또는 Al2O3)에 의해 수직으로 분리되고, QD는 절연층의 측벽에 위치되고, QD와 전극 사이에 SiO2는 추가적인 터널링 장벽으로 기능한다. CdSe 나노입자를 QD로 사용하여 이산 에너지 상태를 통해 전자 운반을 연구하하였다. 종래 기술의 2DEG QD에서 에너지 레벨 분리는 실온 열적 에너지(대략 25 meV)보다 훨씬 더 작아서, 에너지-필터링은 종래 기술의 구성과 물질에 대해 실온에서 동작하지 않는다. 본 발명에서, 양자 우물이 얇은 터널링 장벽(대략 2㎚)에 형성되어, 실온 열적 에너지보다 훨씬 더 큰 에너지 분리를 갖는 양자 우물 상태를 생성하여, 실온에서 에너지 필터링을 수행한다.
도 2A는 대략 7.0㎚ CdSe 나노입자가 QD로 사용된 도 1C에 도시된 구조물로 제조된 유닛에 대해 실온에서 측정된 I-V 특성을 도시한다. (화살표에 의해 지시된) 급격한 전류 점프는 명확히 분석(resolved)되고, 이는 에너지 필터링 및 후속 냉전자 운반이 실온에서 극히 잘 동작한다는 것을 보여준다. 각 전류 점프는 QW 에너지 레벨(εW)과 CdSe QD의 에너지 레벨의 정렬에 대응하고, 여기서 s, p, 및 d는 CdSe QD의 전도 대역에서의 처음 3개의 레벨을 나타내고, h1, h2 및 h3은 가전자 대역에서의 처음 3개의 레벨을 나타낸다. CdSe QD의 대역 갭으로부터 유래하는 명확한 0-컨덕턴스 갭(대략 2.2 V)을 또한 볼 수 있다.
에너지 필터링 없이 전자를 운반하기 위해, 이 급격한 전류 계단들은 저온에서만 획득될 수 있다. 도 2B는 페르미-디락 열적 여기가 그 온도 거동을 지배하는 가변 온도에서 수치적으로 계산된 I-V를 도시한다. 도 2A에 있는 실험적 I-V는 온도가 대략 45 K로 갈 때에만 달성될 수 있고(도 2B에서 청색), 여기서 열적 여기가 충분히 억압된다. 실온에서, 모든 전류 계단들이 페르미-디락 열적 스미어링으로 인해 파괴된다(도 2B에서 녹색). I-V는 명료함을 위해 30 nA만큼 수직으로 변위되어 있다는 것이 주목된다. 실험적으로, 통상적인 DBTJ에서 QD를 통한 전자 운반은 주사형 터널링 현미경(scanning tunneling microscopy: STS)을 사용하여 다른 사람에 의해 광범위하게 연구되었다[27-31]. 잘 분석된 전류 계단들은 저온에서만 관찰되었고(< 5 K), 광학적 포논 기여와 같은 비-열적 확장 팩터(broadening factor)에 의해 매우 종종 수반된다는 것이 주목된다[27-34]. 예를 들어, CdSe QD에 대해 획득된 I-V 특성은 전류 계단들의 확장도(Δ)(도 1A에서 정의)는 4.5 K에서 대략 50 ㎷인 것을 보여주었다[30]. 한편, 본 발명에 따른 방법은 심지어 실온에서 훨씬 더 급격한 전류 계단들을 초래하는데, 즉: Δ는 295 K에서 단지 대략 20 ㎷이다(도 2A).
도 2A에서 급격한 전류 점프를 더 연구하기 위해, 독립적인 직접 차분 컨덕턴스(dI/dV) 측정이 도 2C에 도시된 바와 같이 실온에서 록인(lock-in) 기술을 사용하여 수행되었다(여기서 도 2A 및 도 2C에 있는 데이터는 상이한 단위로부터 온 것이다). 전도 대역과 가전자 대역(valence band)에서 처음 3개의 QD 레벨들은 각각 s, p, d로 그리고 h1, h2, h3로 라벨링된다. 도 2A에 있는 I-V 측정에서 (화살표로 표시된) 전류 계단에 각각 대응하는 잘 분석된 피크를 관찰할 수 있다. 도 2C에서 피크 폭들은 극히 좁고; FWHM(full width at half maximum)은 단지 대략 18 meV이다. 사실상 통상적인 페르미-디락 열적 스미어링이 있는 경우, 수치 계산에 따르면 온도가 대략 45 K로 낮아진 경우에만 동일한 FWHM이 획득될 수 있다. 다시 말해, 통상적인 FD 열적 스미어링이라면 대략 100 ㎷ FWHM이 생성되었어야 하는데, 도 2C에서 측정값은 FD 스미어링의 > 대략 5의 억압 팩터가 달성된다는 것을 입증한다.
온도 의존성
에너지 필터링에 대한 온도의 효과를 연구하기 위해, (록인을 사용하여) 차분 컨덕턴스 측정은 77K 내지 295K 범위에 이르는 가변 저장소 온도에서 수행되었다. 도 3a는 대략 7㎚ CdSe 나노입자가 QD로 사용된 유닛으로부터 획득된 차분 컨덕턴스를 도시한다. 피크 폭들은 온도가 낮아짐에 따라 감소하고; FHWM은 295 K, 225 K, 150 K, 및 77 K에서 각각 대략 17 ㎷, 대략 10 ㎷, 대략 8 ㎷, 및 대략 4 ㎷이다. 각 온도에서, 피크 폭들은 모든 s 피크, p 피크, 및 d 피크에 대해 동일하다.
도 3a에서 작은 FWHM과 그 온도 의존성은 에너지 필터링이 QD가 아니라 QW의 에너지 레벨을 통해 일어나기 때문에 QD의 임의의 특정 에너지 레벨과 상관없이 나타날 것이다. 이를 검증하기 위해, 그 중심 아일랜드로 대략 5.5㎚ CdSe QD를 구비하는 유닛이 제조되었다. 가변 온도에서 차분 컨덕턴스 측정이 도 3b에 도시된다. 그 피크 위치들은 문헌[29, 35-39]과 일치하는 QD 에너지 레벨의 사이즈 의존성을 잘 반영한다; 대략 5.5㎚ CdSe QD를 갖는 유닛은, 대략 7㎚ CdSe QD를 갖는 유닛(도 3a)에 비해, (대략 1.3 V에서) 더 높은 전도 대역 온셋과 더 큰 s-p 레벨 분리(대략 240 ㎷)를 보여준다. 그럼에도 불구하고, 피크 폭과 그 온도 의존성은 도 3a 및 도 3b에서 본질적으로 동일하다, 동일한 에너지 필터링 공정이 사실상 특정 QD 에너지 레벨 구조물(또한 아래 참조)과 상관없다는 것을 입증한다.
도 3a 내지 도 3b에서 차분 컨덕턴스 측정에서 피크 폭은 DBTJ 구성에서 QD의 STS 측정에서 다른 사람에 의해 관찰된 것보다 훨씬 더 좁다는 것이 주목된다[27-34] (예를 들어, FWHM은 77K에서 대략 3 meV만큼 작은 것에 이른다). 후자에 대해, FWHM은 일반적으로 심지어 극저온(< 5 K)에서도 대략 50 ㎷보다 더 크다. 예를 들어, 도 3c에서 비교하면 본 발명에서 실온 측정으로부터 나온 피크(녹색)가 4.9 K에서 CdSe QD의 STS 측정으로부터 나온 피크(적색)보다 훨씬 더 좁다는 것을 보여준다[32].
77K-295K의 실험 온도 범위에서, FWHM과 온도 사이에는 선형 관계가 발견되었고, 이는 도 3d에 도시된다(녹색). 에너지 필터링 없이 전자 운반으로부터 초래되는 FWHM의 온도 의존성들이 또한 도 3d에 도시되는데, 하나는 아래에 설명되는 페르미-디락 전자 에너지 분배에 기초한 계산으로부터 온 것(청색 라인)이고, 다른 것은 보고된 STS 측정으로부터 온 것(적색)이다[32]. 여기서 실험적 STS 데이터에 대한 기울기는 페르미-디락 스미어링 계산으로부터 오는 기울기와 거의 동일하고, 이는 STS 열적 거동이 통상적인 페르미-디락 스미어링에 의해 지배되는 것이 확인되는 것으로 주목된다. 도 3d에서 모두 3개의 경우를 비교하면, 본 발명은 열전자를 효과적으로 필터링하여, 탐구되는 모든 온도 범위에 걸쳐 극히 좁은 피크 폭을 초래한다(즉, 대략 6.5의 팩터만큼 FD 스미어링을 억압한다).
전자의 온도는 에너지 분배[11, 12]에 의해 결정되고 이는 dI/dV 피크 폭에 반영된다. 그리하여, 실험으로부터 온 FWHM을 페르미-디락 스미어링 계산으로부터 온 것과 비교하는 것에 의해 에너지-필터링된 전자의 유효 전자 온도를 획득할 수 있다. 예를 들어, 295 K의 저장소 온도에서, 전자 온도는 대략 45 K가 되고; 도 3d에서, 45 K에서 페르미-디락 전자로부터 FWHM은 295 K의 저장소 온도에서 에너지-필터링된 전자로부터 온 FWHM과 동일하다. 또한, 에너지-필터링된 전자의 전자 온도는 225K, 150K 및 77K의 저장소 온도에 대해 각각 대략 35K, 대략 22K 및 대략 10K로 획득되었다(아래 참조). 이 냉전자는 아래에 설명되는 바와 같이 다수의 실제 응용에 유망하다.
전술한 바와 같이, 도 3b는 대략 5.5㎚ CdSe QD를 갖는 유닛에 대해 (록인 기술을 사용하여) 직접 dI/dV 측정을 도시한다. I-V 측정은 또한 도 4에 도시된 바와 같이 동일한 유닛에 대해 수행되었다. I-V는 QD의 이산 에너지 레벨과 QW 에너지 레벨(εW)의 정렬에 각각 대응하는 (화살표로 지시된) 명확한 전류 계단들을 도시한다. 라벨 s, p 및 h1, h2는 전도 대역과 가전자 대역에서 처음 2개의 피크를 각각 나타낸다. 양(positive)의 바이어스(라벨링된 s 및 p)에서 처음 2개의 화살표 사이의 분리는 대략 237 meV이다. 이 값은 도 3b에서 dI/dV 측정에서 s-p 분리와 동일하다.
FD 스미어링의 대략 6.5의 억압 팩터(도 3d)는 전자 온도가 동일한 팩터에 의해 효과적으로 낮아질 수 있다는 것을 암시한다. 이것은, 실온의 실험적 I-V를 실온(도 5a; 시뮬레이션된 I-V는 명료함을 위해 20 nA만큼 수직으로 변위되어 있음)에서 그리고 45K(= 295K/6.5)(도 5b)에서 시뮬레이션한 것과 각각 비교한 도 5a 내지 도 5b에서 입증된다. 295K에서 수행된 시뮬레이션(도 5a)은 급격한 전류 변화와 전류 고원(current plateaus)이 FD 스미어링으로 인해 더 이상 존재하지 않는다는 것을 보여준다. 한편, 45K의 유효 온도가 시뮬레이션에서 사용될 때, 실험과 시뮬레이션 사이에 우수한 일치가 도 5b에 보인다. 이 유효 온도 낮춤은 임의의 물리적 냉각 없이 극저온(<45K)이 획득될 수 있기 때문에 막대한 실제 의미를 가지고 있을 수 있다.
도 3d에서 페르미-디락 스미어링에 대해 FWHM을 계산하는 것이 이제 간략히 설명된다. 도 6a 및 도 6b는 0의 전압 바이어스와 양의 전압 바이어스에서 DBTJ에 대한 에너지 다이어그램을 각각 도시한다. 전극에서 약간 음영 있는 영역은 0이 아닌 온도에서의 열적 스미어링을 개략적으로 나타낸다. 전압 바이어스가 도 6b에서와 같이 인가될 때, (소스 페르미 레벨(μS)과는 상이할 수 있는) 에너지(E)를 갖는 전자는 E가 QD 에너지 레벨(α)과 정렬되는 경우 QD 안으로 터널링될 수 있다. 바이어스 전압(V)에서, 터널링 장벽 1과 터널링 장벽 2에 걸친 전압 강하는 각각 ηV와 (1-η)V이고, 여기서 η는 전압 분할 팩터이고[30, 36](η= C2/(C1 + C2), 여기서 C1과 C2는 각각 장벽 1과 장벽 2에 대한 접합 커패시턴스이다). 통상적인 DBTJ에 대해 먼저 전자의 페르미-디락 분배로부터 초래될 수 있는 I-V 특성이 계산된다. 이후 차분 컨덕턴스(dI/dV)가 I-V의 수치 미분에 의해 획득된다. dI/dV 피크의 FWHM이 분석적으로 획득된다. QD에서 전하 누적이 없는 경우를 고려하는데, 즉, 쉘 터널링 체제 구조를 고려한다[30, 51]. 전하 누적이 없기 때문에 Γ1은 Γ2보다 훨씬 더 작다(Γ1과 Γ2는 각각 접합 1과 접합 2를 통한 터널링 율이다); 일단 전자가 소스로부터 QD로 (장벽 1을 통해) 터널링하면, 소스로부터 다른 전자가 QD로 터널링하기 전에 전자는 (장벽 2을 통해) 드레인으로 터널링된다. 전류는 Γ1(더 느린 율)에 의해 결정된다. 전자 에너지(E)와, 전압 바이어스(V)에서 소스로부터 QD로 전자 터널링 율 Γ1(E,V)은 다음 수식에 의해 주어진다[52]:
Figure 112020039415334-pat00001
여기서 ρS(E)와 ρQD(E)는 각각 소스 전극과 QD에 대한 상태 밀도이고, f(E)는 μS에서 페르미 레벨을 갖는 소스의 페르미-디락 분배 함수이고, η는 전압 분할 팩터이고,
Figure 112020039415334-pat00002
는 터널링 투과 확률이다. 전기 전류 I(V)는 E에 대해 Γ1(E,V)을 적분하는 것에 의해 획득되고,
Figure 112020039415334-pat00003
여기서 e는 전자의 전하이다. ρS(E)와 T(E)는 각각 ρS(EF)와 T(EF)로 근사화하는 것에 의해 수식 (2)은 간략화되는데, 여기서 EF(
Figure 112020039415334-pat00004
μS)는 소스 전극의 페르미 에너지이다[52];
Figure 112020039415334-pat00005
여기서,
Figure 112020039415334-pat00006
QD의 이산 에너지 레벨은 델타 함수를 갖는 ρQD(E)로 표현된다:
Figure 112020039415334-pat00007
여기서 Eα는 (μS에서 기준 에너지를 갖는(도 6a 참조)) QD 레벨(α)에 대한 에너지이다. 수식 (3) 내지 수식 (5)으로부터 다음 수식이 얻어진다:
Figure 112020039415334-pat00008
이 수식 (6)은 QD에 전자 누적이 없으면 I-V가 전극에서 페르미-디락 분배에 의해 지배된다는 것을 나타낸다. 도 7은 295 K에서 I-V 특성을 도시한다. 수식 (6)으로부터 I-V 관계는 1.2 eV 그리고 T = 295 K에서 Δ = 대략 90 ㎷인 QD 에너지 레벨(Eα)을 갖는다.
차분 컨덕턴스(dI/dV)는 수식 (6)으로부터 다음 수식으로 획득된다:
Figure 112020039415334-pat00009
도 8은 수식 (7)으로부터 dI/dV 관계를 도시한다. 최대 dI/dV는 V = Eα/ηe일 때 획득되고,
Figure 112020039415334-pat00010
전압(V+ HM 및 V- HM)은 최대 차분 컨덕턴스 값(dI/dVmax)의 절반을 제공하는 바이어스 전압이고, 수식 (7)과 수식 (8)으로부터 그리고 다음 수식을 풀어서 획득될 수 있다,
Figure 112020039415334-pat00011
수식 (9)을 푸는 것에 의해, 다음 수식이 주어진다:
Figure 112020039415334-pat00012
FWHM(에너지 단위)은 이후 다음과 같이 된다:
Figure 112020039415334-pat00013
전압 바이어스가 소스와 드레인 사이에 인가될 때, 전압은 장벽 1과 장벽 2에 걸쳐 분할된다. 전압 분할 팩터(η)가 접합 1과 접합 2에 걸쳐 전압 강하가 각각 ηVDS와 (1- η)VDS로 되도록 한정된다. 다음 관계로부터 η를 획득할 수 있다[30, 35-36, 53-54]:
Figure 112020039415334-pat00014
여기서 e는 전자의 전하이고, Vzc는 I-V 또는 dI/dV 측정에서 0-컨덕턴스 갭(s 피크(LUMO)와 h1 피크(HOMO) 사이의 전압 차이)이고, Eg는 QD의 대역갭[35, 37, 38](LUMO (s)와 HOMO (h1)에 대한 단일-입자 에너지 레벨의 차이)이고, U는 QD의 단일-전자 충전 에너지이고[30, 36, 53, 55], Eg,광학적은 광학적 대역갭이고[35, 37, 38, 56], Ee-h는 전자-홀 쿨롱 상호 작용 에너지이다. Ee-h는 다음 수식, 즉
Figure 112020039415334-pat00015
으로 주어지고[27, 55, 57, 58], 여기서 ε0 는 자유 공간의 유전율이고, εin은 QD의 유전체 상수(CdSe에 대해 이 값은 8이다[30])이고, R은 QD의 반경이다. 수식 (12)과 수식 (13)으로부터,
Figure 112020039415334-pat00016
수식 (14)으로부터, η는 도 3a 및 도 3b의 유닛에 대해 각각 0.94와 0.83인 것으로 발견된다. 표 1은 이 계산을 요약한 것이다:
Figure 112020039415334-pat00017
도 3a의 유닛에 대해, 차분 컨덕턴스 측정은 2.169 V로서 0-컨덕턴스 갭(Vzc)을 제공하였다. 도 3b의 유닛에 대해, I-V 측정은 2.548 V로 0-컨덕턴스 갭(Vzc)을 제공하였다(도 4). 광학적 대역갭(Eg,광학적)은 공칭 CdSe QD 사이즈를 사용하여 참조 문헌 56으로부터 획득되었다.
도 3a 및 도 3b에서 차분 컨덕턴스 측정은 피크 폭이 온도 감소에 따라 감소하는 것을 보여준다. 그 함수 관계는 아래에 설명된 바와 같이 선형이다.
표 2 및 표 3은 도 3a 및 도 3b에서 측정된 차분 컨덕턴스 피크의 FWHM을 각각 요약한 것이다. 도 9는 온도의 함수로 FWHM(에너지 단위)을 도시한다. 각 온도에서 FWHM은 매우 작은 편차를 가지고 있고; 주어진 온도에서, FWHM 값은 양자점 레벨(s, p 또는 d) 또는 측정된 샘플(7.0㎚ CdSe QD를 갖는 유닛 또는 5.5㎚ CdSe QD를 갖는 유닛)에 상관없이 서로 매우 가까이 있다. 선형 회귀 방법에 따른 맞춤은, 0.944만큼 높은 R2 값을 취하면, FWHM 대(vs.) 온도가 선형 함수 관계에 의해 잘 설명될 수 있다는 것을 보여준다:
Figure 112020039415334-pat00018
에너지-필터링된 전자의 유효 온도는 수식 (11)과 수식 (15)으로부터 다음 수식으로 획득될 수 있다:
Figure 112020039415334-pat00019
수식 (16)으로부터, 유효 전자 온도는 저장소 온도가 295 K, 225 K, 150 K 및 77 K일 때 각각 47 K, 35 K, 22 K 및 10 K이다.
표 2는 s 피크, p 피크, 및 d 피크에 대해 상이한 온도에서 측정된 FWHM을 도시한다. (표 1로부터) 0.94의 η 값은 에너지 스케일(meV)로 FWHM을 획득하는데 사용되었다.
Figure 112020039415334-pat00020
표 3은 s 피크와 p 피크에 대해 상이한 온도에서 측정된 FWHM을 도시한다. (표 1에서) 0.83의 η 값은 에너지 스케일 (meV)로 FWHM을 획득하는데 사용되었다.
Figure 112020039415334-pat00021
본 발명의 에너지-필터링된 냉전자 운반을 위한 모델은 도 10a 내지 도 10c에 도시된다. 시스템은 다음 부품들, 즉 소스 전극(L), 양자 우물(QW), 양자점(QD), 및 드레인 전극(R)으로 만들어지고, 여기서 터널링 장벽은 이들을 분리시킨다. 소스 측에 있는 터널링 장벽은 QW와 QD를 분리시키고, 드레인 측에 있는 터널링 장벽은 QD와 드레인(R)을 분리시킨다. 전자들은 순차적 방식으로 인접한 부품들 사이를 터널링한다. 드레인 측에 있는 QW는, 조건 εD > μR 하에서, QD에 있는 전자들은 드레인 측에 QW가 존재하는 것과 상관없이 어쨌든 드레인으로 터널링될 수 있으므로, 에너지 필터링에 기여하지 않는다. 간략화를 위해, 모델은 드레인 측에 QW를 포함하지 않는다.
인접한 부품들 사이에 터널링 율은 ΓL ±(iW), ΓD ± (iW), ΓW ± (iD), 및 ΓR ± (iD)으로 정의된다. ΓL ± (iW)은 터널링 전 QW에서의 전자의 수가 iW일 때 터널링 율이고, 여기서 윗첨자 " +"와 "-"는 각각 전자가 QW에 가산되고 QW로부터 감산되는 것을 나타내고, 아래첨자 "L"은 전자 가산과 감산이 소스 전극(L)을 통한 것을 나타낸다. 다른 율은 다음과 같이 동일한 방식으로 정의된다. ΓD ± (iW)는 터널링 전 QW에서의 전자의 수가 iW일 때 전자가 QD로부터 QW("+")로 터널링하거나 또는 QW로부터 QD("-")로 터널링하는 율이다. ΓW ± (iD)는 터널링 전 QD 레벨에서의 전자의 수가 iD일 때 전자가 QW로부터 QD("+")로 터널링하거나 또는 QD로부터 QW("-")로 터널링하는 율이다. ΓR ± (iD)은 운반 전 QD에서의 전자의 수가 iD일 때 전자가 드레인 전극(R)으로부터 QD("+")로 터널링하거나 또는 QD로부터 R("-")로 터널링하는 율이다. 이 율들은 소스, QW, QD, 및 드레인의 화학적 포텐셜/에너지 레벨(μL, εW, εD, 및 μR)의 위치에 의해 각각 지배된다. 주어진 율들의 세트에 대해, 이들 율에 관한 수식은 동시에 풀려서[28], 전압 바이어스(V)에서 전기 전류(I)(즉, I-V)를 제공한다. 모델 계산으로부터 I-V와 차분 컨덕턴스(dI/dV)는 연구되는 모든 온도 범위(77 K 내지 295 K)에 걸쳐 실험 데이터와 우수하게 일치한다.
QW와 QD 사이에 전자 터널링을 위해 비탄성(inelastic) 전자 터널링 공정이 포함된다. 도 10b를 참조하면, 포논을 흡수하는 경우와 결합하면 더 낮은 에너지 상태로부터 더 높은 에너지 상태로 전자 터널링(에너지 이득)이 가능한 것으로 가정된다[41, 42]. 포논을 흡수하는 것을 통해 비탄성 터널링을 수행하는 터널링 확률(γ흡수(ε, T))은 다음 수식, 즉
Figure 112020039415334-pat00022
으로 주어지고[41], 여기서 ε<0(출원인은 에너지 이득에 대해 ε<0라고 정의함), n(│ε│, T)는 포논 집합(phonon population)의 보스-아인슈타인 분배 함수(Bose-Einstein distribution function), n(ε(>0), T) = 1/(eε/kT -1)이고, 여기서 T는 절대 온도이고, k는 볼쯔만 상수(Boltzmann constant)이고, A(ε)는 포논이 자발적으로 방출하는 것에 대한 아인슈타인 A 계수이다[41, 42]. 총 터널링 확률은 탄성 터널링(γ탄성(ε))에 의한 기여를 포함하고, 이에 대해 로렌츠 분배(Lorentzian distribution)[10, 24, 46, 59]로 수명 연장이 가정되고 이는 다음 수식으로 주어진다:
Figure 112020039415334-pat00023
여기서
Figure 112020039415334-pat00024
는 감소된 프랑크 상수(Planck constant)이고, T탄성은 QW 에너지 레벨과 QD 에너지 레벨이 정확히 정렬될 때(즉, ε=0일 때) 탄성 터널링 확률이다. 총 터널링 확률(γ(ε<0, T))은 다음 수식과 같다:
Figure 112020039415334-pat00025
도 10c를 참조하면, 더 높은 에너지 상태로부터 더 낮은 에너지 상태(에너지 손실)로 비탄성 터널링은 포논 방출 공정[10, 41, 42] 및 다른 에너지 이완 공정(relaxation process)[16, 24, 43-45](예를 들어, 인터페이스-러프니스 산란(interface-roughness scattering), 불순물 산란(impurity scattering), 합금 무질서 산란(alloy disorder scattering))을 통해 일어나고, 이들 공정은 γ방출(ε,T)과 γ이완(ε)으로 각각 표현된다. 포논 방출(γ방출(ε, T))을 통한 터널링 확률은 다음 수식으로 주어진다[41, 42]:
Figure 112020039415334-pat00026
전자가 터널링에서 에너지를 상실(ε>0)할 총 터널링 확률은 다음과 같다:
Figure 112020039415334-pat00027
γ(ε<0, T) 및 γ(ε>0, T)는 I-V와 dI/dV의 온도 의존성의 기원인 보스-아인슈타인 분배 함수를 통해 온도에 의존한다는 것이 주목된다. 전자가 QW 상태와 QD 상태를 점유할 확률과 함께 터널링 확률(γ(ε<0, T)과 γ(ε>0, T))은 터널링 율(ΓD ± (iW) 및 ΓW ± (iD))을 결정한다.
이들 율에 관한 수식은 다음과 같이 구성된다. PW(iW)는 iW 개의 전자가 QW에 존재할 확률이라고 정의하고, 여기서 iW는 0, 1 또는 2일 수 있다. 유사하게, PD(iD)는 iD 개의 전자가 QD에 존재할 확률이고, 여기서 iD는 0 또는 1일 수 있다(출원인의 QD의 단일-전자 충전 에너지는 상당하기 때문에, 즉 대략 100 meV이기 때문에, QD 레벨에 2개의 전자를 가지는 상태는 더 높은 에너지를 가지는 상이한 상태로 처리된다). 이때, 터널링 율(ΓL ± (iW), ΓD ± (iW), ΓW ± (iD), 및 ΓR ± (iD))은 다음 수식과 같이 터널링 확률(γ(ε<0, T) 및 γ(ε>0, T))과 점유 확률(PW(iW) 및 PD(iD))과 관련된다:
Figure 112020039415334-pat00028
여기서 fL(E)과 fL(E)은 각각 소스(L)와 드레인(R) 전극에 대한 화학적 포텐셜(μL과 μR)을 갖는 페르미-디락 함수이고, εW와 εD는 각각 QW 상태와 QD 상태의 에너지이고, TL은 소스(L)와 QW 사이에 전자가 터널링하는 터널링 확률이고, TR은 QD와 드레인(R) 사이에 전자가 터널링하는 터널링 확률이고, DL(E)과 DR(E)은 각각 소스와 드레인 전극에 대한 상태 밀도이다. 수식 (24) 내지 수식 (35)에 제시된 바와 같이, 터널링 율(ΓL ± (iW), ΓD ± (iW), ΓW ± (iD), 및 ΓR ± (iD))은 소스와 드레인 사이에 인가되는 전압 바이어스(V)에 의해 결정되는 μL, εW, εD 및 μR의 위치에 의해 결정된다. 이들 관계는 μL - μR = eV, Δ(εW - εD) = ηeV이고, Δ(εD - μR) = (1- η)eV이다.
정상 상태에서, 2개의 인접한 구성 사이에 전이율은 동일하다(순 전이는 0이다). 예를 들어, iW = 0이고 iW = 1을 갖는 2개의 QW 구성에서, 이 2개의 구성 사이에 전이율은 동일하다:
Figure 112020039415334-pat00029
또한, iW = 1이고 iW = 2를 갖는 2개의 QW 구성 사이의 전이율은 동일하고, 이것은 다음 수식을 제공한다:
Figure 112020039415334-pat00030
유사하게, 2개의 인접한 QD 구성 사이의 전이율은 동일하다:
Figure 112020039415334-pat00031
또한 확률들의 합계는 1이어야 하므로 다음 수식이 주어진다:
Figure 112020039415334-pat00032
그리고
Figure 112020039415334-pat00033
5개의 수식 (36) 내지 수식 (40)과 5개의 미지수(PW(0), PW(1), PW(2), PD(0) 및 PD(1))들이 있으므로, 동시 수식이 풀릴 수 있다. 특정 V에 대해 터널링 율(ΓL ± (iW), ΓD ± (iW), ΓW ± (iD), 및 ΓR ± (iD))의 주어진 세트에서, 동시 수식 (36) 내지 수식 (40)은 수치적으로 풀리고, PW(0), PW(1), PW(2), PD(0) 및 PD(1)이 획득된다. 전기 전류(I)는 다음 수식으로 주어진다:
Figure 112020039415334-pat00034
여기서 e는 전자의 전하이고. dI/dV는 I(V)의 수치 미분으로 획득된다.
수치 계산은 상기 모델을 사용하여 수행되었다. 수식 (17) 내지 수식 (23)에서 함수(A(ε), γ이완(ε), 및 γ탄성(ε))에 대해, 도 11a 내지 도 11c에 도시된 함수 형태[24, 41, 42, 46, 59]가 사용되었다. 사용된 다른 파라미터는 TL × DL(εw) = 1.3 × 1011[1/sec]와 TR × DR(εD) = 1.3 × 1011[1/sec]이었고, 여기서 TL, TR, DL, 및 DR의 상수 값이 가정되었다. μL = 0(기준 에너지 0), εW = 0, εD = ES - ηeV(여기서 ES는 V=0에서 s-레벨의 위치이고; VS = ES/ηe임), 및 μR = - eV.
수식 (36) 내지 수식 (40)은 수치적으로 풀려, I(V)가 획득되었다. 도 12a 내지 도 12h는 상이한 온도에서 최종 I-V와 dI/dV 계산을 도시한다. 급격한 전류 점프 Δ= 대략 15 ㎷가 실온에서 발견되고, 도 12a는 도 2A의 실험적 측정과 우수하게 일치한다. 온도가 감소할 때 전류 점프는 보다 급격하게 된다(도 12b 내지 도 12d). dI/dV(도 12e 내지 도 12h)는 좁은 피크 폭을 보여주고, 여기서 피크 폭은 온도 감소에 따라 감소하여, 도 3a 내지 도 3b에서 차분 컨덕턴스 측정과 우수하게 일치한다. 도 3a 내지 도 3b에서 dI/dV 피크는 가우시안(Gaussian) 형상 또는 로렌츠 형상이 아니라 삼각형 형상이라는 것이 주목된다. 도 12e 내지 도 12h에서 모델 계산은 삼각형-유형의 dI/dV 피크를 충실히 재현한다. 정량적 비교를 위해, 모델 계산으로부터 FWHM과 실험적 측정으로부터 오는 FWHM이 도 12i에 도시된다. 연구되는 온도 범위(77K-295K)에 걸쳐 이들 사이에 매우 우수한 일치가 발견된다.
전자 에너지 필터링과 그 연관된 냉전자 운반은 심오한 기술적 의미를 가지고 있다. 지금까지 저온에서만 기능할 수 있었던 여러 전자 시스템/디바이스가 이제 더 높은 온도, 특히, 실온에서 동작하도록 만들어질 수 있다. 또한, 실온에서 동작하는 많은 전자 디바이스에 대해, 냉전자는 그 성능을 크게 향상시키는데 사용될 수 있다. 2개의 예가 이제 제시된다. 첫째, 단일-전자 트랜지스터(SET)에서 냉전자를 사용하는 것이 입증되고, 이는 외부 냉각 없이 실온에서 명확한 쿨롱 계단과 쿨롱 진동을 초래한다. 둘째, 냉전자 운반이 대략 10 ㎷의 전압 변화만으로 실온에서 10배의 전류 변화(대략 10 ㎷/디케이드)를 구현할 수 있는 극히 가파른 전류 턴온/턴오프 능력을 초래할 수 있는 것이 제시된다.
단일-전자 트랜지스터(SET)는 도 1C에 도시된 구성을 사용하지만, 다음 2개를 변경하여 제조되었다: 1) CdSe QD는 금속 나노입자(대략 10㎚ Au 나노입자)로 대체되었고, 2) 이전에 보고된 구성을 사용하여 게이트 전극이 추가되었고 이 게이트는 도 1C에서 드레인/절연층/소스 스택의 주변을 둘러싼다[26]. 도 13a 내지 도 13l은 SET에 에너지-필터링된 냉전자 운반을 응용한 것을 도시한다. 도 13a는 상이한 온도에서 제조된 SET의 측정된 I-V 특성을 도시한다. 쿨롱 계단은 실온을 포함하는 모든 온도에서 명확히 보인다. 10 K 초과에서, 각 I-V는 명료함을 위해 더 낮은 온도의 것으로부터 75 pA만큼 수직으로 변위된다. VDS: 소스-드레인 전압. IDS: 소스-드레인 전류. 도 13b는 통상적인 페르미-디락 분배 하에서 전통적 이론으로 계산된 I-V 특성을 도시한다(시뮬레이터: SIMON 2.0). 도 13c는 상이한 온도에서 측정된 쿨롱 진동을 도시한다. VG: 게이트 전압. VDS는 10 ㎷였다. 10 K 초과에서, 각 I-V는 명료함을 위해 더 낮은 온도의 것으로부터 15 pA만큼 수직으로 변위된다. 도 13d는 통상적인 페르미-디락 분배 하에서 전통적 이론으로 계산된 쿨롱 진동을 도시한다. 도 13a 내지 도 13d에서 지시된 모든 온도는 저장소 온도이다. 도 13e 내지 도 13f는 10 K에서 실험적 및 시뮬레이션된 쿨롱 계단(도 13e)과 쿨롱 진동(도 13f)을 비교한 것을 도시한다. T(exp): 실험이 수행된 저장소 온도. T(sim): 시뮬레이션 온도. 도 13g 내지 도 13l은 상승된 저장소 온도(100 K-295 K)에서 실험적인 것과 시뮬레이션된 것의 쿨롱 계단과 쿨롱 진동을 비교한 것을 도시한다. 시뮬레이션에서, 유효 전자 온도가 전통적 이론 계산에 사용되었다. (배경 전하(Q0)를 제외하고[40]) 단지 단일 파라미터 세트만이 도 13b, 도 13d 및 도 13e 내지 도 13l에서 모든 시뮬레이션에 사용되었다. 파라미터는 C1=0.85 aF, C2=2.9 aF, CG=0.52 aF, R1=8.7 × 107Ω, 및 R2=6.6 × 108Ω이다. 도 13e 내지 도 13l에서 배경 전하(Q0)는 각각 -0.075e, 0.45e, 0.075e, 0.40e, -0.075e, 0.50e, -0.025e 및 0.50e이다.
도 13a 및 도 13c는 상이한 온도에서 제조된 SET의 측정된 I-V 특성을 도시한다. 실온을 포함하여 연구되는 모든 온도에 걸쳐, 명확한 단일-전자 운반 거동, 즉, 쿨롱 계단(도 13a)과 쿨롱 진동(도 13c)이 관찰된다. 여기서 관찰된 온도 거동은 다음과 같이 출원인의 방법의 유효성을 잘 반영한다. 가장 낮은 온도(10 K)에서 쿨롱 계단과 쿨롱 진동은 도 13e 및 도 13f에서 실험(청색 점)과 이론(적색 라인) 사이에 우수한 매치에 의해 증명된 바와 같이 단일-전자 운반의 전통적 이론[40, 47]으로 정확히 설명된다. 억압된 FD 스미어링은 SET에 심오한 효과를 미친다는 것이 주목된다. 도 13a 및 도 13c에 도시된 바와 같이, 이 낮은-온도(10 K) SET 특성은 훨씬 더 높은 온도(100-295 K)에서도 잘 보존된다. 즉, 온도가 상승해도, SET 특성이 단지 사소하게 변하고, SET의 동작 온도 범위가 크게 증가한다. 추가적으로 분석하면 유효 온도의 낮춤은 도 13a 및 도 13c에 있는 모든 실험 관찰을 극히 잘 설명한다는 것을 보여준다. 사실상 통상적인 페르미-디락 열적 스미어링에서 (즉, 에너지 필터링 없이), 쿨롱 계단과 쿨롱 진동은 실질적으로 또는 완전히 이들 온도에서 파괴된다는 것이 주목된다(도 13b 및 도 13d).
상승된 저장소 온도에서 쿨롱 계단과 쿨롱 진동이 보존되는 것은 에너지-필터링된 전자가 저장소보다 훨씬 더 콜드 상태에 있다는 것에 의해 설명된다. 에너지-필터링된 전자의 유효 온도를 사용하여 정량적 분석이 이루어질 수 있다. 앞서 설명된 바와 같이, 도 3d에서 FWHM을 비교하는 것(수식 (16) 참조)에 의해, 저장소 온도 295 K, 200 K 및 100 K에 대해 각각 유효 전자 온도 대략 45 K, 대략 30 K 및 대략 15 K를 취한다. 이 낮은 전자 온도는 도 13a 및 도 13c에서 실험 데이터를 극히 잘 설명한다. 이것은 도 13g 내지 도 13l에 도시되어 있고, 여기서 이 저온에서 전통적 이론 계산(적색 라인)은 모든 실험적 쿨롱 계단과 쿨롱 진동 데이터(도트)를 충실히 재현한다. 낮은-온도의 전자를 가지는 이익은 전류 SET 예에서 명확히 볼 수 있다: 액체 He/N2로 냉각하는 요구조건이 리프트될 수 있으나, 여전히 낮은-온도 SET 성능이 유지된다. 유사한 방법으로, 동일한 이익이 스핀트로닉스 디바이스 및 광전자 디바이스와 같은 다른 시스템으로 확장될 수 있는 가능성이 매우 높다.
제2 예는 전계-효과 트랜지스터에 가파른 전류 턴온/턴오프 능력, 즉 초 저-전력-발산 전자회로를 실현하는 결정적 요소(critical element)를 획득하는 것과 관련된다. 열역학은 ln10·(kT/e)으로서 전류 턴온/턴오프의 준도(steepness)에 기본적인 제한을 부과한다. 실온에서 그 값은 60 ㎷/디케이드이고, 이는 전압 스케일링과, 전력 발산의 감소를 제한한다[6]. 해법을 위해, 전자 열적 주입에 의존하지 않는 새로운 유형의 트랜지스터, 예를 들어, 대역간 터널링을 사용하는 터널 전계-효과 트랜지스터(TFET)를 조사하는 연구가 수행되었다[6]. 그러나, 많은 실험 문제들이 개발을 제한하여, 출원인의 최상의 지식에 따라, 보고된 가장 가파른 실험적 턴온/턴오프값은 드레인 전류의 약 한 자리수 위인 대략 40 ㎷/디케이드이다[6, 48-50]. 이와 대조적으로, 본 발명의 낮은 전자 온도는 극히 가파른 전류 턴온/턴오프 동작에 간단한 루트를 제공하고: 실온(저장소)에서, 45 K의 전자 온도는 ln10·(k·45/e)으로부터 9 ㎷/디케이드의 전류 턴온/오프 준도를 초래한다. 그 실험적 확인은 도 23a 내지 도 23b에 도시되고, 여기서 대략 10 ㎷/디케이드의 준도가 입증된다. 대략 10 ㎷/디케이드의 현재 값은 현재 가장 진보된 CMOS 트랜지스터에 비해 전력 발산을 대략 2 자리수 감소시켜, 초 저-전력-발산 전자회로 쪽으로 새로운 루트를 마련할 수 있다.
이전에 설명된 바와 같이, 본 발명은 FD 열적 스미어링을 효과적으로 억압하고 대략 6.5의 팩터만큼 전자 온도를 낮출 수 있다. 대략 6.5의 팩터는 이미 매우 상당한 수이지만, 상기 설명은 FD 스미어링을 더 억압하고 전자 온도를 훨씬 더 감소시키는 핵심 팩터를 설명한다.
도 1B에 약술한 바와 같이, 에너지 필터링 공정은 전극과 터널링 장벽 사이에 공간적으로 위치된 이산 상태를 요구한다. 이 이산 에너지 상태는 전극과 터널링 장벽 사이에 양자 우물을 생성하는 것에 의해 획득된다. 이것은 물질의 적절한 선택, 물질의 나노스케일의 기하학적 배열, 및 터널링 장벽의 에너지 대역의 벤딩의 공학적 설계를 통해 달성된다. 이들은 다음 특정 사항, 즉: (1) 물질의 선택과 유전체층의 인터페이스 공학적 설계를 통해 양자 우물의 제어된 형성; (2) 수직 전극 구성과 반도체 또는 금속 나노입자를 사용하여 전자 에너지 필터링 구조물의 형성; (3) 나노필러를 사용하여 전자 에너지 필터링 구조물의 형성; 및 (4) (소스와 드레인을 구비하지만, 게이트는 없는) "2-단자" 디바이스 구성과, "3-단자" 디바이스 구성(트랜지스터)의 설계 및 제조를 설명할 때 아래에 상세히 제시된다.
양자 우물은 수반된 물질의 에너지 대역의 벤딩을 조작하는 것에 의해 형성된다. 이것은 물질의 적절한 선택과, 물질의 적절한 기하학적 배열, 및 물질층들 사이에 인터페이스의 공학적 설계를 요구한다. 본 발명은 다음 목표, 즉: (1) 원하는 대로 전자 에너지 필터링 구조물을 생성하고 제거하는 능력을 획득하는 것; (2) 에너지 필터링 정도를 제어하는 핵심 파라미터를 밝히는 것; 및 (3) 최적의 에너지 필터링 구조물을 제조하고 6.5 이상의 팩터만큼 유효 온도를 낮추는 것을 달성하는 것을 만족시킨다.
도 2 내지 도 4 및 도 13에서 억압된 FD 스미어링은 Cr, Cr2O3, 및 SiO2로 만들어진 물질 시스템에 대해 관찰되었다. 적절한 물질 시스템과 구조물을 사용하는 것에 의해, 에너지 필터링 효과와 FD 스미어링의 억압은 더 향상될 수 있다. 양자 우물 에너지 상태를 형성하고 필터링 효과를 제공하는 것은 4개의 파라미터, 즉: 도 14에 도시된, 에너지 장벽(Eb), 대역 벤딩의 정도(E벤딩), 및 터널링 장벽 1의 두께(d1)와 터널링 장벽 2의 두께(d2)에 의존한다. 여기서, 에너지 필터링을 위한 핵심 요구조건은 대역 벤딩(E벤딩)이 에너지 장벽(Eb)보다 더 큰 것이 요구된다는 것이다. 그 밖에, 양자 우물에 형성된 이산 에너지 레벨들은 소스 전극(EF)의 페르미 레벨보다 더 높이 위치될 수 있고; 에너지 필터링을 위해, 양자 우물에 형성된 이산 에너지 레벨은 전극의 페르미 레벨에 가까이 위치될 필요가 있다. 또한 터널링 투과 계수 계산에 의해 지원되는 이 에너지 랜드스케이프(landscape)를 사용하여, 여러 물질과 구조물이 평가될 수 있고, FD를 최대로 억압하거나 또는 가장 낮은 유효 전자 온도를 생성하는 최적의 시스템이 식별될 수 있다.
최적의 시스템을 선택하는 일부 예가 여기에 주어진다. 아래 표는 Al/Al2O3에 대해서 1.6 내지 2.5 eV 내지 Pb/Cr2O3에 대해서 0.02 eV 범위에 이르는 에너지 장벽(Eb)(도 14에서 소스 금속과 장벽 1 사이의 에너지 장벽)의 사이즈에 기초하여 선택된 여러 물질 시스템을 제시한다.
Figure 112020039415334-pat00035
도 15a 내지 도 15b에 개략적으로 도시된 바와 같이 에너지 필터링 구조물을 형성할 때 에너지 장벽(Eb)의 역할이 설명된다. 예를 들어, Al/Al2O3 시스템(그 장벽 높이는 Cr/Cr2O3 시스템에 대한 것보다 적어도 10의 팩터만큼 더 높은 1.6 내지 2.5eV임)이 사용되면, 대역 벤딩이 상당히 크지 않는(>1.6 내지 2.5 eV) 않는 한, 에너지 필터링이 일어날 것으로 예상되지 않는다; 에너지 레벨이 양자 우물에 형성되면, 이 에너지 레벨은 전극 페르미 레벨보다 훨씬 위에 위치될 수 있다(도 15a). 그러나, 에너지 필터링은, 다음 절(section)에서 설명된 여러 방법을 사용하여 에너지 장벽(Eb)보다 더 높은 대역 벤딩(E벤딩)을 생성하는 것에 의해 이 시스템에 대해 획득될 수 있다. Al/Al2O3 시스템은, 에너지 장벽(Eb)이 상당히 더 낮은, 즉 대략 0.1 eV인 Cr/Cr2O3 시스템과 비교될 수 있고; 대역 벤딩이 작을 때, 전극 페르미 레벨에 가까운 이산 상태가 양자 우물에 형성된다(도 15b). 그래서, 적절한 물질 시스템과 적절한 대역 벤딩을 사용하는 것에 의해, 에너지 필터가 턴온되거나 또는 턴오프될 수 있다. 이 에너지 필터링은 I-V 측정을 통해 평가될 수 있다. 에너지 필터가 온(on)인 경우, 실온 I-V 측정은 급격한 전류 점프를 생성한다(도 15b(하부)). 에너지 필터가 오프(off)인 경우, 실온 I-V는 통상적인 FD 열적 스미어링으로 인해 급격한 전류 점프를 생성하지 않는다(도 15a(하부)).
양자 우물을 형성하는 다른 결정적 팩터(critical factor)는 도 14에서 대역 벤딩(E벤딩)의 정도이다. 대역 벤딩은 다음 팩터, 즉: (1) 사용된 물질(전극, 터널링 장벽 1, 터널링 장벽 2, 및 반도체 또는 금속 나노입자)의 일함수; 및 (2) 필름들의 인터페이스에서 생성된 인터페이스 다이폴 및/또는 인터페이스 전하에 의존할 수 있다. 전자(former)는 물질의 선택에 의해 결정될 수 있고, 후자(latter)는 인터페이스에서 다이폴러 분자를 도입하고 및/또는 UV/오존 또는 플라즈마로 표면을 처리하는 것에 의해 제어될 수 있다. 인터페이스 다이폴 및/또는 인터페이스 전하는 또한 2종의 장벽 물질을 적절히 선택하는 것에 의해 터널링 장벽 1과 터널링 장벽 2의 인터페이스에서 자발적으로 형성될 수 있다. 인터페이스 다이폴 및/또는 인터페이스 전하 및 연관된 대역 벤딩을 조작하는 것이 아래에 설명된다.
양자 우물을 형성하기 위해, 장벽 1의 전도 대역은 아래쪽으로 벤딩되는 것이 요구된다(도 14). 제1 접근법으로서, 이 대역 벤딩은 장벽 1의 표면(장벽 1과 장벽 2 사이의 인터페이스)에 다이폴러 SAM을 형성하는 것에 의해 제어된다. 분자 또는 원자에 의해 표면 또는 인터페이스를 변경하는 것은 물질의 전자 특성을 크게 변화시킬 수 있는 것으로 잘 이해된다[61-67]. 예를 들어, 표면에 원자가 흡착하면 금속의 일함수가 >2 eV 만큼 변화될 수 있다는 것은 실험적으로 및 이론적으로 입증되었다[68, 69]. 다이폴러 SAM의 모노층 또는 서브모노층 커버리지에 의해 일함수가 변하는 것도 또한 0.5 eV를 초과하여 매우 상당할 수 있다[61, 62, 65, 66, 70]. 이 대역 벤딩에서, (에너지 장벽(Eb)을 결정하는) 물질 시스템을 적절히 선택함과 함께, 양자 우물과 이산 에너지 상태가 전극 페르미 레벨(EF)에 가까이 형성되도록 만들어질 수 있다(도 15b).
도 16은 상이한 극성의 SAM을 사용하여 장벽 1의 대역 벤딩을 제어하는 개략도를 도시한다. SAM의 다이폴 모멘트의 방향 및/또는 인터페이스 전하의 극성에 따라, 터널링 장벽 1의 대역 벤딩이 아래쪽 또는 위쪽 방향으로 일어날 수 있다(각각 도 16b.1 및 도 16b.2). SAM에 터널링 장벽 2(예를 들어, SiO2)를 배치할 때, 전자(former)는 양자 우물과 이산 에너지 레벨을 생성할 수 있는 반면(도 16c.1), 후자는 양자우물을 생성하지 않는다(도 16c.2). 인터페이스 다이폴 및/또는 인터페이스 전하를 이렇게 조작하는 것을 통해, 에너지 필터는 원하는 대로 턴온 및 턴오프될 수 있다. 이것은 페르미-디락 스미어링의 관찰된 억압과 유효 온도의 낮춤을 제공하는 상술된 메커니즘을 나타낼 뿐만 아니라, 높은 정밀도로 에너지 필터링을 제어하는 능력을 초래할 수 있다. 인터페이스 다이폴 및/또는 인터페이스 전하의 넓은 스펙트럼은 상이한 헤드 그룹, 체인 길이, 및 앵커 그룹을 구비하는 여러 분자를 사용하여 획득될 수 있다[62, 65, 66]. 인터페이스 다이폴 및/또는 인터페이스 전하를 형성하는 것은 켈빈 탐침 힘 현미경(Kelvin probe force microscopy: KPFM) 및/또는 X-선 광전자 분광기(X-ray photoelectron spectroscopy: XPS)를 사용하여 특성화될 수 있다[71-73].
인터페이스 다이폴 및/또는 인터페이스 전하를 생성하고 제어하는 다른 기술은 표면을 UV/오존 또는 플라즈마 처리하는 것이다[74-76]. 생성된 인터페이스 다이폴 및/또는 인터페이스 전하는 2 eV 만큼 높이 일함수를 변화시킬 수 있다[74, 77]. 이 기술은, 가능하게는 SAM 형성과 함께, 대역 벤딩을 제어하여, 본 발명의 에너지 필터링 구조를 생성하는데 사용될 수 있다.
아래쪽 대역 벤딩을 생성하고 본 발명의 에너지 필터링 구조(도 15b)를 생성하기 위해, 출원인은 또한 장벽 1과 장벽 2의 많은 물질 시스템에 일어나는 자발적인 인터페이스 다이폴 형성을 사용할 수 있다. 예를 들어, Cr2O3 및 SiO2는 도 15b에서 각각 장벽 1 물질과 장벽 2 물질에 사용될 수 있고, 이에 대해 Cr2O3층과 SiO2 층의 인터페이스에서 인터페이스 다이폴이 자발적으로 형성되는 것에 의해 원하는 다이폴 방향(장벽 1 측에 양극과 장벽 2 측에 음극)이 생성되고 그리하여 원하는 아래쪽 대역 벤딩이 생성한다.
전술한 바와 같이 냉전자 운반을 위한 전자 에너지 필터링을 제어하는 것은 많은 상이한 구성에 병합될 수 있다. 2개의 경우가 예로서 아래에 설명된다. 제1 접근법은 수직 전극 구성과 반도체 또는 금속 나노입자를 사용하는 에너지 필터링 전자 디바이스를 형성하는 것이다. 제2 접근법은 모든 전극, 터널링 장벽, 및 에너지 필터링 구조가 단일 나노필러에 존재하는 나노필러 구성을 사용한다. 다음 절은 이 2개의 접근법을 설명한다.
제1 접근법의 개략도가 에너지-필터링된 터널링이 일어나는 구역의 확대도로 도 17a 내지 도 17c에 도시된다. 소스 전극으로부터 QD(반도체 나노입자)로 (화살표로 지시된) 전자 터널링 경로를 정밀하게 살펴보는 것에 의해, 전자는 2개의 터널링 장벽, 즉 장벽 1과 장벽 2를 통과한다는 것을 주목하는 것이 중요하다. 장벽 1은 금속 전극의 표면에 자연적으로 형성되는 천연 산화물이다. 장벽 1에 금속의 천연 산화물을 사용하는 것은 일관된 두께를 갖는 품질 필름이 획득될 수 있어서 유리하다. 많은 금속은 천연 산화물을 형성한다. 사용될 수 있는 후보 전극 금속은 Cr, Al, Ti, Ta, 및 Mo를 포함한다. 터널링 장벽 2를 위해, 장벽 1의 전도 대역 에지보다 훨씬 더 위에 놓여있는 전도 대역 에지를 갖는 유전체 물질이 사용된다. 이것은 장벽 1의 아래쪽 대역 벤딩이 일어날 때 양자 우물이 형성되는 것을 보장하는 것이다. 장벽 2를 위한 후보 물질은 SiO2와 Si3N4를 포함한다. 장벽 2는 스퍼터링, 플라즈마-강화된 화학적 증기 증착(plasma-enhanced chemical vapor deposition: PECVD), 및 원자-층 증착(atomic-layer deposition: ALD)과 같은 증착 기술을 사용하여 장벽 1의 표면에 증착된다. 장벽 2를 증착하기 전에, 장벽 1의 표면은 SAM 또는 플라즈마로 처리되어, 이전의 절에서 설명된 바와 같이, 인터페이스 다이폴이 형성되고 장벽 1의 적절한 대역 벤딩이 생성될 수 있다. 대안적으로, 장벽 1과 장벽 2의 인터페이스에서 자발적인 인터페이스 다이폴을 형성하는 것은 전술한 바와 같이 적절한 대역 벤딩을 생성하고 에너지 필터링 구조를 생성하는데 사용될 수 있다.
제2 접근법에서, 나노필러 구성은 전자 에너지 필터링 구조를 생성하고 에너지-필터링된 냉전자 디바이스를 제조하는데 사용된다. 나노필러 구성에서, 모든 디바이스 부품(전극, 터널링 장벽, 양자점/반도체 나노결정)은 단일 나노필러에 존재한다. 도 18은 소스(Cr), 제1 터널링 장벽(Cr2O3), 제2 터널링 장벽(SiO2), Si 아일랜드, 추가적인 제2 터널링 장벽(SiO2), 추가적인 제1 터널링 장벽(Cr2O3), 및 드레인(Cr)으로 구성된 나노필러 구성을 도시한다. 나노필러는 소스와 Si 아일랜드 사이에 2개의 터널링 장벽; 제1 터널링 장벽을 위한 Cr2O3 및 제2 터널링 장벽을 위한 SiO2를 포함한다. 이전에 설명된 바와 같이, Cr2O3 (제1 터널링 장벽) 전도 대역에서 대역 벤딩은 양자 우물을 형성하고, 양자 우물에 이산 상태를 형성하여, 에너지 필터링 구조를 생성한다. 다른 물질 조합도 또한 나노필러에서 에너지 필터링 구조를 구성하는데 사용될 수 있다.
나노필러 구조물을 사용하는 장점은, 예를 들어, 터널링 장벽의 두께와, 전극/터널링 장벽/양자점/터널링 장벽/전극의 스택에서 부품들 사이의 거리에 정밀한 치수 제어가 가능하다는 것이다. 나아가, 나노필러에 디바이스 부품을 배열하고, 나노필러에 치수 제어하는 것은 매우 다양할 수 있다; 예를 들어, 상이한 시리즈의 디바이스 부품이 상대적으로 간단한 절차에서 나노필터에 놓일 수 있다. 이 장점은 나노필러가 필름의 스택으로부터 제조되는 것으로부터 나오고, 이에 대해 두께가 서브-나노미터 스케일 정밀도로 정확히 제어될 수 있다.
나노필러 구조물은 다음과 같이 제조될 수 있다. 물질층의 스택은 증착 또는 산화/질화에 의해 만들어지고, 이후 나노입자가 도 19a에 도시된 바와 같이 필름 스택의 상부에 배치된다. 개략도에서 각 터널링 장벽층은 다수의 장벽(예를 들어, 제1 터널링 장벽과 제2 터널링 장벽)과 또한 이들 사이에 인터페이스 다이폴 SAM으로 구성될 수 있다. 나노입자를 에칭 하드 마스크로 사용하는 것에 의해, 필름 스택은 반응성 이온 에칭(reactive ion etching: RIE)에 의해 수직으로 에칭되어, 도 19b에 도시된 바와 같이 나노필러를 생성한다. 나노필러의 상부에 나노입자는 화학적 에칭을 사용하여 선택적으로 제거되어, 도 19c에 도시된 바와 같이 모든 디바이스 부품(전극, 터널링 장벽, 등)을 포함하는 최종 나노필러 구조물을 생산한다. 도 19d는 도 19a 내지 도 19c에서 절차로 제조된 나노필러의 SEM 이미지이다. 이 나노필러는 Cr 소스, Cr2O3 터널링 장벽, Cr 아일랜드, Cr2O3 터널링 장벽, 및 Cr 드레인으로 구성되었다. 개별 Cr2O3 장벽은 SEM으로 분석될 수 없다.
나노필러에서 디바이스 부품의 두께(예를 들어, 터널링 장벽 두께)는 도 19a에서 제1 단계에 형성된 층 두께에 의해 결정되기 때문에 정밀하게 제어될 수 있고; 이 층 두께는 ALD 및 PECVD와 같은 기술을 사용하여 서브-나노미터 스케일 정밀도로 제어될 수 있다. 증착된 물질을 선택하고 제1 단계(도 19a)에서 그 두께를 정확히 제어하는 것에 의해, 다양한 나노필러들이 제조될 수 있다.
전자 터널링 특성은 가변 온도에서 I-V 및 dI/dV (록인) 측정에 의해 평가된다. 나노필러와 전기적 접촉은 패시베이션 물질(예를 들어, SOG: spin-on-glass)의 증착, 포토리소그래피, RIE, 및 금속 증착을 포함하는 통상적인 CMOS 제조 절차를 사용하여 만들어진다. 도 20a 내지 도 20d는 나노필러와 전기 접촉을 만드는 공정 흐름을 도시한다. 도 20a는 패시베이션 물질(예를 들어, SOG: spin-on-glass)의 증착을 도시한다. 도 20b는 나노필러의 상부 부분을 노출시키는 RIE 에칭을 도시한다. 도 20c는 나노필러와 전기 접촉을 만드는 드레인 패드의 형성을 도시한다. 드레인 패드는 포토리소그래피, 금속 증착, 및 리프트-오프를 사용하여 형성된다. 도 20d는 비아(via) 및 금속 상호 연결부(metal interconnect)의 형성을 도시한다. 이것은 패시베이션 물질(예를 들어, SOG: spin-on-glass)의 다른 층을 증착하고, 포토리소그래피와 RIE 에칭으로 비아를 만들고, 비아를 금속 증착으로 충전하고, 포토리소그래피, 금속 증착 및 리프트-오프를 사용하여 접합 패드를 형성하는 것에 의해 만들어진다.
페르미-디락 열적 스미어링을 효과적으로 억압하고 수반되는 유효 온도를 낮추는 능력은 극히-낮은 전력 소비로 동작될 수 있는 전자 디바이스를 획득하는데 사용될 수 있다. 열역학(FD 분배)은 트랜지스터가 얼마나 급격히 임계값 전압(Vth) 아래로 턴오프될 수 있는지를 나타내는 척도인 트랜지스터의 서브임계값 스윙(SS)에 하한(low bound)을 부과한다. (트랜지스터가 급격히 턴오프될 수 있는) 낮은 서브임계값 스윙에서, 공급 전압(VDD)은 감소될 수 있고 그리하여 낮은 오프-상태 전류를 유지하면서 (VDD의 제곱에 비례하는) 전력 소비가 감소될 수 있다. 그러나, 전류 트랜지스터 아키텍처에서, 열역학은 실온에서 가장 낮은 가능한 서브임계값 스윙을 60 ㎷/디케이드로 설정하고[7, 78,79], VDD는 상당한 오프-상태 전류를 가짐이 없이 1볼트보다 훨씬 더 작게 감소될 수 없다. 이것은 트랜지스터 동작 동안 전력 소비의 감소에 내재적 제한을 부과한다. 열역학은 서브임계값 스윙(SS)이 온도(T)에 비례하는 것, SS=ln10·(kT/e)이라고 말한다. 전자 에너지 필터링을 통해 낮은 유효 전자 온도를 획득하는 본 발명의 능력은 이것이 전자 온도에 비례하기 때문에 낮은 SS를 생성할 수 있다. 낮은 SS에 의해 더 작은 공급 전압(VDD)을 사용할 수 있어서, 디바이스가 극히-낮은 전력 소비로 동작할 수 있다. 이전에 설명된 바와 같이, 유효 전자 온도는 저장소 온도가 실온(295K)에 있을 때 45 K이어서, 실온에서 SS를 10 ㎷/디케이드만큼 작게 만든다. 이 SS를 통해, 전력 소비는 현재 최신 기술의 CMOS 트랜지스터에 대한 것에 비해 100의 팩터만큼 감소될 수 있다.
이전의 절은 2-단자 구성에서, 즉, 게이트 없이, 설명된 전자 에너지 필터링 및 연관된 유효 전자 온도의 낮아짐을 설명하였다. 여기서, 게이트 전극들을 추가하여 3-단자 디바이스, 즉, 트랜지스터를 만드는 제조 절차가 설명된다. 2개의 상이한 트랜지스터 구성, 즉: (1) 수직 전극 구성과 반도체 나노입자를 사용하는 트랜지스터; 및 (2) 나노필러 구성을 사용하는 트랜지스터가 설명된다. 출원인은 이 트랜지스터를 "에너지-필터링된 냉전자 트랜지스터"라고 언급한다.
에너지-필터링된 냉전자 트랜지스터는 게이트 전극을 이전에 설명된 2개의- 단자 디바이스 구조물에 추가하는 것에 의해 제조된다. 도 21은 소스/절연층/드레인 스택의 주변을 둘러싸는 게이트 전극을 갖는 트랜지스터 구조물의 개략도를 도시한다. 이 게이트 추가는 비아 및 접합 패드를 형성하기 전에 포토리소그래피와 게이트 금속 증착을 통해 만들어질 수 있다. 다른 CMOS-호환가능한 공정 단계와 함께 포토리소그래피를 사용하면 개별적으로 어드레스가능한 게이트를 제조할 수 있고 에너지-필터링된 냉전자 트랜지스터를 대규모로 병렬로 제조할 수 있다.
도 21에서 게이트 설계가 (I-V 특성의 응답 게이트 변조를 허용하는) 원하는 게이팅 전력을 제공하는지, 그리고 또한 게이트 구조물이 작은 디바이스간 변동으로 신뢰성 있고 재현가능하게 제조될 수 있는지 여부를 체크하는 것이 중요하다. 단일-전자 트랜지스터(SET)를 제조하는 것에 대한 이전의 연구는 이것이 그러하다는 것을 지지한다[26]. 이 SET 제조를 위해, 금속 나노입자(대략 10㎚ Au 나노입자)가 반도체 나노입자 대신에 사용된 것을 제외하고는, 도 21에서와 본질적으로 동일한 구성이 사용되었다. 도 22a는 게이트 전압의 함수로서 전류를 변조하는 것을 도시한다. 명확한 쿨롱 진동(게이트 전압의 함수로서 전류의 주기적인 변화)을 볼 수 있고 이는 도 21에서 게이트 설계가 원하는 게이팅 전력을 전달할 수 있다는 것을 입증한다. 디바이스간 변동은 또한 단일 배취(single batch)로 제조된 10개의 상이한 SET들에 대해 쿨롱 간격(ΔVG)(쿨롱 진동에서 피크간 거리; 도 22a에서 화살표에 의해 지시된 것)을 측정하는 것에 의해 체크되었다. 도 22b는 SET로부터 ΔVG를 도시하고, 디바이스간 변동이 10% 미만인 것을 도시한다. 이것은 도 21에서 출원인의 게이트 구조물이 CMOS-호환가능한 공정과 물질로 신뢰성 있게 제조될 수 있고 응답 게이팅 전력을 생산할 수 있다는 것을 입증한다.
에너지-필터링된 냉전자 트랜지스터의 성능 목표들 중 하나는 실온에서 10 ㎷/디케이드 이하의 서브임계값 스윙(SS)을 획득하는 것이다. 서브임계값 스윙은 10의 팩터만큼 소스-드레인 전류를 감소시키는데 요구되는 "게이트 전압" 변화의 척도이다. 게이트 전극이 트랜지스터의 서브임계값 스윙을 측정하는데 요구되지만, 2-단자 디바이스(게이트 전극 없음)에 대한 I-V 측정은 또한 게이트가 추가될 때 타깃된 서브임계값 스윙이 달성가능한지 여부에 대한 명확한 정보를 제공할 수 있다. 예를 들어, 디바이스의 소스-드레인 전류가 10 ㎷의 소스-드레인 전압 변화에서 10의 팩터만큼 턴다운(turned down)될 수 있는 경우, 10 ㎷/디케이드의 서브임계값 스윙은, 반도체 나노입자에 게이트 결합이 충분히 높은 한, 획득될 수 있다. 출원인은 아래에 설명된 바와 같이 이 능력을 획득하였다.
도 17에서와 같이 2-단자 구성을 갖는 에너지-필터링된 냉전자 디바이스는 터널링 장벽 1과 터널링 장벽 2로서 Cr2O3와 SiO2를 사용하여 각각 제조되었다. 대략 6㎚의 직경을 갖는 CdSe QD는 반도체 나노결정으로 사용되었다. 도 23a는 실온에서 측정된 I-V 특성을 도시한다. 전기 전류(적색 점선 사각형 참조)의 매우 가파른 증가를 볼 수 있는데, 이것은 CdSe QD의 전도 대역 에지(전도 대역에서 QD의 제1 에너지 상태)와 QW 에너지 레벨(εW)의 정렬에 대응한다. 도 23b는 가파른 전류 변화를 로그 스케일로 줌인한 것(zoomed-in view)을 도시하고, 기울기가 대략 10 ㎷/디케이드인 것을 입증한다. 이 데이터는, QD와 충분한 용량성 결합을 갖는 게이트가 추가되어 트랜지스터를 생성하는 경우(도 21), 10 ㎷/디케이드의 서브임계값 스윙이 실온에서 획득될 수 있는 것을 입증한다. 전자 에너지 필터링을 더 최적화하는 것을 통해, 유효 전자 온도는 실온에서 45 K 아래로 더 감소될 수 있고, 10 ㎷/디케이드 미만의 서브임계값 스윙이 실온에서 실현될 수 있다.
이 절은 게이트를 도 20d에 도시된 2-단자 나노필러 디바이스에 삽입하는 것에 의해 에너지-필터링된 나노필러 냉전자 트랜지스터를 제조하는 것을 설명한다. 도 24a 내지 도 24b는 게이트 전극이 병합된 완료된 에너지-필터링된 냉전자 나노필러 트랜지스터의 개략도를 도시한다. 이 구성에서, 게이트 전극은 나노필러의 반도체 아일랜드를 둘러싸서, 그 정전기 포텐셜(electrostatic potential)을 제어한다. 이 구성을 달성하는 절차는 도 25a 내지 도 25j에서 나노필러 주위에 단면도로 개략적으로 도시된다. 소스 패드에 나노필러를 형성한 후, 절연 물질(게이트 유전체; 예를 들어, SiO2)의 균일한 필름(conformal film)이 도 25a에서 PECVD 또는 ALD를 사용하여 증착된다. 균일한 증착(conformal deposition)은 동일한 두께의 절연 물질이 다른 평면 표면(planar surface)에서와 같이 나노필러 측에 증착되는 것을 보장한다. 게이트 전극을 위한 금속(예를 들어, Cr, Al, 및 Ti)이 (예를 들어, 스퍼터링을 사용하여) 웨이퍼 위에 증착되어, 도 25b에서 게이트 유전체 필름의 상부에 반-균일한 필름을 생성한다. 필요한 경우, 웨이퍼는 스퍼터 증착 동안 일정하게 틸팅되고 회전될 수 있어서, 금속 필름을 보다 균일하게 만든다. 패시베이션 물질이 도 25c에서 모든 나노필러를 커버할 만큼 충분히 두껍게 증착된다(표면이 평탄화된다). 평탄화된 표면은 SOG(spin-on-glass)의 스핀-코팅을 통해 또는 화학적-기계적 연마(chemical-mechanical polishing: CMP)를 사용하여 획득될 수 있다. 패시베이션 물질은 나노필러의 드레인 부분을 둘러싸는 게이트 금속 필름(적색)이 도 25d에서 잘 노출될 때까지 RIE을 사용하여 수직으로 에칭된다. 노출된 게이트 금속 필름은 습식 화학적 에칭에 의해 선택적으로 제거되어, 도 25e에서 나노필러의 드레인 부분을 둘러싸는 게이트 유전체층이 노출된다. 노출된 게이트 유전체층이 이후 습식 화학적 에칭에 의해 제거되어, 도 25f에서 나노필러의 드레인 부분이 노출된다. 이 점에서, 게이트 금속(적색 필름)은 모든 기판 표면을 커버한다. 게이트 금속은 도 24a 내지 도 24b에서 게이트 구조물을 생성하도록 패터닝된다. 이것은 도 25g 내지 도 25h에서 포토리소그래피와 RIE을 사용하여 수행된다. 도 20c에서 절차에 의해, 드레인 패드는 도 25i에서 제조된다. 웨이퍼는 이후 도 25j에서 패시베이션되고, 이어서 상호 연결 라인의 구조에 의해 후속되어, 도 24a 내지 도 24b에서 최종 에너지-필터링된 냉전자 나노필러 트랜지스터 구조물을 생성한다.
개별적으로 어드레스가능한 에너지-필터링된 냉전자 나노필러 트랜지스터가 대규모로 제조될 수 있다. 이것을 달성하는 하나의 본질적인 요구조건은 (하드 마스크를 에칭하는데 사용되는) 단일 나노입자를 기판 위 정확한 타깃 위치에 배치하는 능력이다(도 19a). 이것은 나노스케일 정밀도로 단일 나노입자를 타깃 위치 상에 정전기적으로 가이드하고 배치하는 일명 단일-입자 배치(single-particle placement: SPP) 기술을 사용하여 달성된다[60]. 도 26a에서 SEM 이미지는 SPP의 능력을 보여주고; 정확히 하나의 나노입자가 각 원형 가이드 패턴의 중심에 배치된다. SPP는 단일 나노입자를 전체 웨이퍼 위 정확한 타깃 위치에 단일 배취 공정으로 정밀하게 배치하는데 사용될 수 있다(도 26b), 이로부터 개별적으로 어드레스가능한 나노필러 터널 트랜지스터가 전체 웨이퍼 상에 병렬로 생성될 수 있다(도 26c).
도 17 및 도 21에서 구조물을 제조하는 전술한 방법이 이제 간략히 설명된다. 디바이스 유닛은 CMOS-호환가능한 공정과 물질을 사용하여 Si 웨이퍼 상에 제조되었다. 제조는 클래스 1000 클린룸에서 수행되었다. 4 인치 실리콘 웨이퍼에서 시작하여, 대략 1.5㎛의 실리콘 산화물이 디바이스의 전기 아이솔레이션을 위해 열적으로 성장되었다. 아이솔레이션 산화물층 위에, 하부 전극(Cr)이 포토리소그래피(Negative photoresist NR9-1000PY; Futurrex), 대략 200㎚ 두께의 Cr 증착, 및 리프트-오프를 사용하여 만들어졌다. 절연층(SiO2 또는 Al2O3)은 플라즈마-강화된 화학적 증기 증착(PECVD) 또는 원자-층 증착(ALD)을 사용하여 증착되었다. 절연층의 두께는 4.5㎚ 내지 10㎚이었고, 여기서 더 작은 나노입자(대략 5.5㎚ CdSe)에 대해서는 층이 더 얇고, 더 큰 나노입자(대략 10㎚ Au)에 대해서는 층이 더 두껍다. 상부 전극(Cr)은 제2 포토리소그래피 단계(Negative photoresist NR9-1000PY; Futurrex), 대략 200㎚ 두께의 Cr 금속 증착, 및 리프트-오프를 사용하여 절연층 상 만들어졌다. 상부 전극은 포토마스크의 정렬 마크를 사용하여 하부 전극의 상부에 위치되었다. 상부 전극을 하드 마스크로 사용하여, 절연층은 CF4 화학물질로 반응성 이온 에칭(RIE)에 의해 수직으로 에칭되었다. RIE 플라즈마 에칭은 수직으로 정렬된 상부 전극/절연층/하부 전극 스택을 생성하였다. 이후, CdSe 양자점 또는 Au 나노입자가 상부 전극/절연층/하부 전극 스택에서 절연층의 노출된 측벽에 부착되었다. 나노입자 부착 후 디바이스 유닛은 대략 300㎚ 두께 스퍼터링된 실리콘 산화물로 패시베이션되고 나서, 대략 700㎚ 두께 전자빔 증발된 실리콘 산화물로 최종 패시베이션된다. 단일-전자 트랜지스터 제조를 위해, 게이트 전극은 최종 패시베이션 단계 전에 삽입되었다. 게이트 패턴은 추가적인 포토리소그래피 단계(Negative photoresist NR9-1000PY; Futurrex), 이후 대략 350㎚ 두께의 Cr 증착, 및 리프트-오프를 사용하여 한정되었다. 하부 전극, 상부 전극, 및 게이트 전극과 금속 접촉을 형성하기 위해, 비아-홀이 패시베이션 실리콘 산화물을 RIE 에칭하는 것에 의해 생성되었다. 마지막으로 접합 패드가 포토리소그래피, 그리고 이후 대략 100㎚ Cr과 대략 250㎚ Au의 증발, 및 리프트-오프를 사용하여 한정되었다.
반도체 또는 금속 나노입자를 절연층의 노출된 측벽에 부착하는 절차가 여기서 설명된다. 기판은 3-아미노프로필트리에톡시실록산(APTES: (C2H5O)3-Si-(CH2)3-NH2)의 자가-조립된 모노층(SAM)으로 기능화되었다. APTES(99%)는 시그마-알드리히(Sigma-Aldrich)사로부터 구매되었고 추가적인 정화 없이 사용되었다. APTES의 SAM은 실온에서 30분 동안 1 mM APTES 에탄올 용액에 기판을 침지하는 것에 의해 형성되었다. 기판은 순수 에탄올로 린스되고 나서, 질소로 건조되었다. 톨루엔에서 대략 7㎚ 및 대략 5.5㎚ CdSe 나노입자는 NN 랩스(NN Labs)사로부터 구매되었다. 대략 10㎚ Au 나노입자 콜로이드는 테드 펠라(Ted Pella)사로부터 구매되었다. APTES 기능화된 기판은 8 내지 24 시간 동안 실온에서 CdSe 또는 Au 나노입자 콜로이드에 침지되었다. CdSe 또는 Au 나노입자는 다른 노출된 표면뿐만 아니라 절연층의 노출된 측벽에 부착되었다. 노출된 측벽에 부착되고 두 전극으로부터 올바른 터널링 범위에 있는 나노입자들만이 전기 신호에 기여하였다. CdSe 또는 Au 나노입자를 부착한 후, 웨이퍼는 실온에서 30분 동안 UV 오존(PSD-UVT, NovaScan)에 노출되었다. UV 오존 처리 후에, 웨이퍼는 실리콘 산화물 패시베이션을 위해 바로 진공 챔버로 운반되었다.
여기서 출원인은 전자 온도를 훨씬 더 낮추고 에너지-필터링된 냉전자 운반을 보다 강력하게 만들 수 있는 핵심 요소를 설명한다. 원리적으로, 전자가 열적으로 여기될 수 있는 QW에서 근접 에너지 상태가 없는 경우, 소스 전극으로부터 QW 상태로 전자가 터널링해도 전자는 0의 온도에 남아 있다[8, 9]. 나아가, 전자가 QD로 후속 터널링 이벤트 동안 에너지를 얻지 못하는 경우, 전자 온도는 효과적으로 0 켈빈에 유지될 수 있다. 이 2개의 조건이 충족되었다면, 극히-낮은 전자 온도에서 전자 운반이 획득될 수 있다. 제1 조건은 QW에서 에너지 레벨 분리가 실온 열적 에너지보다 훨씬 더 크게 만들어질 수 있어서 상대적으로 용이하게 충족될 수 있고[16, 23]; 도 14에서 장벽 1의 얇은(< 2㎚) 층 두께에 의해, QW의 에너지 레벨 분리는 실온 열적 에너지(대략 25 meV)보다 훨씬 더 크다(> 수 백 meV). 제2 조건, 즉, 에너지-수득 경로를 차단하는 조건은 포논을 흡수하는 것에 영향을 미치는 팩터를 제어하는 것에 의해 충족될 수 있다. 예를 들어, 포논을 흡수하는 것은 유효 데바이 차단 주파수(Debye cutoff frequency)를 낮추는 것에 의해 최소화될 수 있다. 이것은 QD, 유전체, 패시베이션층 등을 위한 물질을 적절히 선택하고 디바이스 치수(예를 들어, QD 사이즈)와 기하학적 구성을 적절히 설계하는 것에 의해 달성될 수 있다.
이전의 절에서 설명된 본 발명의 많은 혁신(breakthrough)들 중에서 2개는 실제 응용에 바로 관련성이 있어서 아래에서 구체적으로 언급된다.
첫째, 본 발명은 "임의의 외부 냉각 없이" 전자의 에너지 필터링과 효과적인 냉각을 가능하게 하는데, 즉, 에너지 필터링이 "실온에서" 수행될 수 있다. 나아가, 온도 낮춤은 250도 (295K - 45K = 250K)만큼 높아질 수 있고 심지어 시스템이 실온에서 동작된다. 본 발명의 이런 고유한 능력은 전체 시스템이 극저온, 일반적으로 1 켈빈 미만의 온도로 냉각될 때에만 전자 온도가 효과적으로 낮아지는 다른 사람에 의한 이전의 연구와 비교될 수 있다[8-15]. 극저온(액체 He 또는 액체 N2) 또는 극저온 냉각 시스템을 사용하여 외부를 냉각하는 이 요구조건은 실제 응용을 심각히 제한한다.
둘째, 본 발명은 CMOS-호환가능한 공정과 물질을 사용하여 에너지-필터링된 냉전자 디바이스를 대규모로 병렬로 제조할 수 있다. 이전에 설명된 (도 1C, 도 17, 도 18, 도 19, 도 20, 도 21, 도 24, 도 25 및 도 26) 모든 에너지-필터링된 냉전자 디바이스 구조물은 CMOS-호환가능한 공정과 물질을 사용하여 제조될 수 있다. 본 발명의 이러한 중요한 장점은 사용된 물질과 공정이 CMOS-호환가능하지 않아서 대규모 제조가 곤란한 다른 사람에 의한 이전의 연구와 비교될 수 있다[8-15].
본 발명은 전자 에너지가 필터링되어 매우 낮은 전자 온도(<45 K)가 임의의 물리적 냉각 없이 획득될 수 있는 전자의 페르미-디락 분배를 효과적으로 억압하는 혁신적인 기술을 제공한다. 이 유효 온도 낮춤을 통해, 현재 극저온에서만 기능할 수 있는 많은 신규한 전자 디바이스, 광전자 디바이스, 및 스핀트로닉스 디바이스가 임의의 외부 냉각 없이 실온에서 동작될 수 있다. 나아가, 낮은 전자 온도는 실온에서 많은 전자 디바이스, 광전자 디바이스, 및 스핀트로닉스 디바이스의 성능을 크게 향상시킬 수 있다. 많은 포텐셜 군사적, 상업적, 및 우주적 응용 중에서 하나의 중요한 예는 전자 에너지 필터링과 유효 온도 낮춤을 사용하여 극히-낮은 전력 소비(녹색 트랜지스터)로 동작될 수 있는 트랜지스터를 제조하고, >100의 팩터만큼 에너지 소비를 절감할 수 있다는 것이다. 이것은 전자 장비가 기기의 전력 자원 또는 배터리 중량의 약 1%만으로 기능할 수 있고, 성능을 희생함이 없이 >100의 팩터만큼 감소될 수 있다는 것을 의미한다. 이러한 능력은 다수의 군사적 응용을 생성할 수 있고, 예로는 무인 항공기(UAV), 원격 통신 디바이스, 원격 센싱 디바이스, 미사일, 잠수함, 항공기, 및 임무 수행을 위해 해병이 소지하는 전자 디바이스를 포함할 수 있다. 상업적 디바이스 응용에 대한 영향은 또한 엄청난 것으로 예상된다; 예를 들어, 재충전 없이 1달 동안 동작될 수 있는 셀폰과 랩탑이 실현될 수 있다.
본 발명의 실온 에너지 필터를 사용하는 여러 새로운 트랜지스터 아키텍처가 이제 설명된다.
본 발명의 핵심 요소들 중 하나는 전극에 인접하여 양주 우물을 생성하는 것이다. 생성된 양자 우물에서 이산 에너지 레벨은 에너지 필터로 기능한다. Cr/Cr2O3/SiO2로 구성된 예시적인 구조물에서, 양자 우물은 Cr2O3 전도 대역의 대역 벤딩을 통해 형성된다. 양자 우물이 형성된 직접 증거는 Cr 전극과 SiO2층 사이에 존재하는 크롬 산화물층의 대역 벤딩의 양을 직접 측정하는 것에 의해 제공된다. 이것은 절연체가 Cr2O3/SiO2 층으로 구성된 금속-절연체-반도체(MIS) 구조물을 제조하고 제조된 MIS 유닛의 C-V(커패시턴스-전압) 측정을 수행하는 것에 의해 이루어진다. MIS 구조물을 C-V 측정하는 것은 절연층의 에너지 대역 벤딩을 직접 측정할 수 있는 잘 수립된 기술이다[81-84]. Cr2O3층의 대역 벤딩의 양은 가변 Cr2O3 두께를 가지는 MIS 유닛에 대해 C-V 다이어그램에서 편평한 대역 전압 시프트(ΔVFB)로부터 획득되었다. 대략 2㎚ Cr2O3(CdSe QD 디바이스와 SET에 사용된 천연 크롬 산화물의 두께)에 대해, ΔVFB는 -1.1 ± 0.1 V인 것으로 측정되고, 이는 디바이스의 Cr2O3 양자 우물의 깊이가 1.1 ± 0.1 eV인 것을 의미한다. 실험적 측정의 상세는 아래에 설명된다.
도 27은 본 발명의 일 실시예에 따라 Cr2O3층의 에너지 대역 벤딩을 직접 측정하는 MIS 구조물의 개략도를 도시한다. MIS에 대해 사용된 물질은 다음과 같다. 반도체에 대해, p-형 Si 기판(시트 저항: 1-25Ω
Figure 112020039415334-pat00036
cm)이 사용되었다. Si 기판의 상부에는, 5㎚ SiO2층이 분(minute)당 0.17㎚의 느린 증착 율로 스퍼터링-증착되었다(AJA Orion UHV 시스템). SiO2층의 상부에는, Cr2O3층이 분당 0.25㎚의 증착 율로 그 자리에서 스퍼터링-증착되었다(AJA Orion UHV 시스템). 여기서 Cr2O3층의 두께는 3개의 상이한 조건에서 변하였는데, 즉: 0㎚(Cr2O3층 없음), 2㎚ 및 5㎚이었다. 이후, Cr 금속 전극이 포토리소그래피와 리프트-오프를 사용하여 증착되었다.
C-V 측정은 1 MHz의 AC 변조 주파수로 수행되었다. 도 28a는 Cr2O3층 두께(dCr2O3 = 0㎚(청색), 2㎚(적색), 및 5㎚(녹색))를 가지는 MIS 유닛에 대해 측정된 C-V 특성을 도시한다(각 C-V 라인은 상이한 MIS 유닛으로부터 측정된 것이다). C-V 데이터는, 편평한 대역 전압(VFB)이 Cr2O3층 두께(dCr2O3)의 증가에 따라 음(negative)의 전압이 증가하는 방향으로 시프트되는 것을 보여준다. 편평한 대역 전압(VFB)은 C/Co가 0.8(대시 라인)인 전압(VG)으로 한정된다. ΔVFB(도 28a에서 적색)는 dCr2O3 = 2㎚, 즉, ΔVFB = VFB(dCr2O3 = 2㎚)-VFB(dCr2O3 = 0㎚)에 대해 편평한 대역 전압 시프트이다. C/Co는 정규화된 커패시턴스이고, 여기서 Co는 Cr2O3/SiO2층들의 총 커패시턴스(1/Co = 1/CCr2O3 + 1/CSiO2)이다. 가변 Cr2O3 두께(dCr2O3)에 따라 편평한 대역 전압(VFB)은 도 28b에 요약된다. VFB는 도 28a에서 C-V 측정으로부터 온 것이다. 0.98의 R2 값으로 선형 관계가 발견된다. 이 선형 관계는 편평한 대역 전압 시프트와 절연층 두께 사이의 알려진 관계와 우수하게 일치한다[81-84]:
Figure 112020039415334-pat00037
Qi는 Cr2O3/SiO2 인터페이스에서 유효 인터페이스 전하 밀도이고, CCr2O3는 CCr2O3층의 단위면적당 커패시턴스이고, εCr2O3는 Cr2O3의 유전율이다.
*도 28a 내지 도 28b에서 C-V 측정으로부터 다음 사항이 주목된다. 첫째, Cr2O3 두께의 증가에 따라 VFB의 음의 시프트는 Cr2O3층의 에너지 대역 벤딩이 양자 우물을 형성하는 방향으로 일어나는 것, 즉, Cr2O3/SiO2 인터페이스에 접근함에 따라 Cr2O3 에너지 대역이 아래로 가는 것을 보여준다. 둘째, 2㎚ Cr2O3에 대한 편평한 대역 전압 시프트(ΔVFB)의 크기는 약 1 볼트 이상이다(도 28a). 보다 정량적으로, ΔVFB는 도 28b에서 선형 회귀로부터 -1.1 ± 0.1 V이다:
Figure 112020039415334-pat00038
상기로부터, 2㎚ Cr2O3층에 형성된 양자 우물의 깊이는 1.1 ± 0.1[eV]이다.
도 28b에서 선형 관계와, 수식 (42)와 우수한 일치는 여기서 일례로서 도시된 Cr/Cr2O3/SiO2 시스템에 대해 Cr2O3/SiO2 인터페이스에서 인터페이스 전하가 양자 우물 형성을 담당하고, 종국적으로 에너지 필터링을 담당하는 것을 입증한다. 인터페이스 전하는 제조 공정 동안 자발적으로 형성되고, 생성된 인터페이스 전하의 양은 SiO2 증착 동안 처리 조건, 예를 들어, 공정 파라미터(압력, RF 전력, 가스 흐름율, 등)에 의존한다. 이것은 공정 파라미터를 공학적으로 설계하는 것에 의해 인터페이스 전하의 양이 제어될 수 있고, 이에 의해 대역 벤딩의 양, 양자 우물의 깊이, 및 양자 우물 에너지 레벨의 위치를 제어하고, 종국적으로 에너지 필터링의 특성(예를 들어, 유효 전자 온도)을 결정할 수 있다는 것을 의미한다.
요약하면, Cr2O3층의 에너지 대역 벤딩은 가변 Cr2O3 두께를 가지는 MIS 유닛을 제조하고, MIS 유닛의 C-V 측정을 수행하는 것에 의해 직접 측정되었다. 편평한 대역 전압 시프트(ΔVFB)의 음의 값은 Cr2O3층의 대역 벤딩이 양자 우물을 형성하는 방향으로 일어나는 것을 도시한다. 2㎚ Cr2O3층에 대한 양자 우물의 깊이는 1.1 ± 0.1[eV]인 것으로 측정된다.
본 발명에서 실온 에너지 필터링을 수행할 수 있는 다른 중요한 요소는 QW 에너지 필터에서 양자 레벨들 사이에 큰 분리가 있다는 것이다. 양자 상태를 통한 에너지 필터링이 실온에서 동작하기 위해, 에너지 필터에서 인접한 양자 레벨들 사이에 레벨 간격은 실온 열적 에너지, 즉 대략 25meV보다 상당히 커야 한다. QW층에서 좁은 양자 구속은 QW가 신뢰성 있게 매우 얇게, 즉 수 나노미터로 만들어질 수 있기 때문에 큰 에너지 레벨 분리를 생성할 수 있다. 본 발명의 크롬 산화물 QW에 대해, QW 깊이(대략 1 eV)와 함께 그 두께(대략 2㎚)는 250 meV보다 더 큰 에너지 레벨 간격을 생성한다. 이 레벨 분리는 실온 열적 에너지보다 10배를 초과하여 더 커서, 실온 에너지 필터링을 가능하게 한다.
본 발명의 QW 에너지 필터에 대한 추가된 실제적인 이익은 용이하게 형성할 수 있다는 것이다. 사용된 크롬 산화물 QW에 대해, 산화물은 크롬 전극 표면에 자발적으로 형성되고 상대적으로 간단하고 제어가능한 절차이다. 나아가, QW 에너지 필터 형성시 사용되는 물질(예를 들어, Cr, Cr2O3 및 SiO2)은 주류 CMOS 물질과 공정과 호환가능하다. 이 CMOS 호환가능성은 넓은 범위의 실제 디바이스에 응용하는데 본질적으로 중요한 속성이다.
다양한 새로운 트랜지스터 아키텍처가 본 발명의 실온 에너지 필터를 사용하여 생성될 수 있다. 에너지 필터는 전극에 인접하여 위치되고, 전극에서 열적으로 여기된 활성 전자는 중심 아일랜드와 종국적으로 다른 전극으로 운반되기 때문에 전극에서 열적으로 여기된 활성 전자를 필터링한다. 중심 아일랜드에 인접한 게이트는 중심 아일랜드의 정전기 포텐셜을 제어하여 전자 운반을 제어한다. 본 발명의 실온 에너지 필터는 에너지 필터가 많은 상이한 구성으로 구현될 수 있기 때문에 다양한 새로운 트랜지스터 구조물을 생성하는데 사용될 수 있다. 2개의 예, 즉 절연층의 측벽에 부착된 중심 아일랜드를 갖는 수직으로 스택된 소스/절연층/드레인 구성을 사용하는 하나의 예와, 나노필러 구조물을 사용하는 다른 예가 이전의 절에서 설명되었다. 또 다른 예, 즉 소스, 에너지 필터, 중심 아일랜드, 및 드레인이 평면 구성으로 위치된 평면 구성을 사용하는 예가 여기서 설명된다.
도 29는 본 발명에 따라 실온 에너지 필터를 사용하는 평면 구성에서 에너지-필터링된 냉전자 트랜지스터의 (축척에 맞지 않는) 개략도를 도시한다. 실온 에너지 필터는 전극과 중심 아일랜드 사이에 위치된다. 실온 에너지 필터는 전극, 제1 터널링 장벽, 제2 터널링 장벽, 및 중심 아일랜드의 순차 배열로 만들어진 구성으로 형성된다. 양자 우물은 에너지 대역 벤딩을 사용하여 제1 터널링 장벽에 형성되고, 양자 우물의 이산 레벨은 에너지 필터로 기능한다. 중심 아일랜드의 상부에 위치된 게이트 전극은 중심 아일랜드의 정전기 포텐셜을 제어하고 이에 하나의 전극으로부터 다른 전극으로 전자의 운반을 제어한다.
보다 구체적으로, 에너지-필터링된 냉전자 트랜지스터는 중심 아일랜드, 제2 터널링 장벽, 추가적인 제2 터널링 장벽, 제1 터널링 장벽, 추가적인 제1 터널링 장벽, 제1 전극, 제2 전극, 게이트 유전체, 및 게이트 전극을 포함한다. 상기 중심 아일랜드는 아이솔레이션층 상에 배치되고, 적어도 제1 벽과 제2 벽을 구비한다. 상기 중심 아일랜드는 벌크 반도체 물질, 반도체 나노입자, 금속 나노입자, 유기 물질, 무기 물질, 자성 물질, 또는 초전도 물질일 수 있다. 상기 제2 터널링 장벽은 상기 중심 아일랜드의 제1 벽 상에 배치된다. 상기 추가적인 제2 터널링 장벽은 상기 중심 아일랜드의 제2 벽 상에 배치된다. 상기 제1 터널링 장벽은 상기 제2 터널링 장벽과 상기 아이솔레이션층의 제1 부분에 배치된다. 상기 추가적인 제1 터널링 장벽은 상기 추가적인 제2 터널링 장벽과 상기 아이솔레이션층의 제2 부분 상에 배치된다. 상기 제1 전극은 상기 제2 터널링 장벽 상에 배치된 상기 제1 터널링 장벽에 인접하게 배치되고 상기 아이솔레이션층의 제1 부분 위의 상기 제1 터널링 장벽 상에 배치된다. 상기 제2 전극은 상기 추가적인 제2 터널링 장벽 상에 배치된 상기 추가적인 제1 터널링 장벽에 인접하게 배치되고 상기 아이솔레이션층의 제2 부분 위의 상기 추가적인 제1 터널링 장벽 상에 배치된다. 상기 게이트 유전체는 상기 제1 전극의 일부분, 상기 제1 터널링 장벽, 상기 제2 터널링 장벽, 상기 중심 아일랜드, 상기 추가적인 제2 터널링 장벽, 상기 추가적인 제1 터널링 장벽, 및 상기 제2 전극의 일부분 위에 배치된다. 대안적으로, 상기 게이트 유전체는 상기 중심 아일랜드 위에만 배치된다. 상기 게이트 전극은 상기 게이트 유전체 상에 배치된다.
제1 전극, 제2 전극, 게이트 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 전자 에너지 필터(양자 우물)를 포함하는 에너지-필터링된 냉전자 트랜지스터는, 실온에서 양자 우물의 이산 상태에 의해 전자 에너지 필터를 사용하여 임의의 열적으로 여기된 전자를 필터링하고, 상기 제1 전극과 제2 전극 사이에 에너지-필터링된 냉전자만을 운반하고, 상기 게이트 전극을 사용하여 상기 에너지-필터링된 냉전자의 운반을 제어하는 것에 의해 동작한다. 에너지-필터링된 냉전자는 임의의 외부 냉각 없이 전자 에너지 필터를 사용하여 실온에서 45 K 이하의 유효 전자 온도에서 생성된다. 상기 에너지-필터링된 냉전자 트랜지스터는 극히 가파른 전류 턴온 및 턴오프 능력을 생성하고, 여기서 45 K 이하의 유효 전자 온도를 갖는 에너지-필터링된 냉전자가 실온에서 10 ㎷/디케이드 이하의 서브임계값 스윙을 생성한다. 상기 에너지-필터링된 냉전자 트랜지스터는 0.1 V 이하의 공급 전압을 구비할 수 있다.
상기 전자 에너지 필터는 상기 제1 전극, 제1 터널링 장벽, 및 제2 터널링 장벽의 순차 배열로 형성된다. 상기 양자 우물은 상기 제1 터널링 장벽에 형성되고, 이산 양자 상태 또는 다수 개의 이산 양자 상태가 양자 우물에 형성된다. 상기 양자 우물의 깊이는 상기 제1 터널링 장벽의 에너지 대역 벤딩에 의해 제어되고, 상기 에너지 대역 벤딩은 상기 제1 터널링 장벽의 표면에서의 SAM(자가-조립된 모노층)의 형성, 인터페이스 다이폴 및 인터페이스 전하를 제어함으로써 조절된다. 상기 전자 에너지 필터는 또한 상기 제2 전극, 추가적인 제1 터널링 장벽, 및 추가적인 제2 터널링 장벽을 순차 배열하는 것으로부터 형성될 수 있다. 이러한 경우에, 상기 양자 우물은 상기 추가적인 제1 터널링 장벽에 형성되고, 이산 양자 상태 또는 다수 개의 이산 양자 상태가 상기 양자 우물에 형성된다. 상기 양자 우물의 깊이는 상기 추가적인 제1 터널링 장벽의 에너지 대역 벤딩에 의해 제어되고, 상기 에너지 대역 벤딩은 상기 추가적인 제1 터널링 장벽의 표면에서의 SAM(자가-조립된 모노층)의 형성, 인터페이스 다이폴 및 인터페이스 전하를 제어하는 것에 의해 조절된다.
도 30a 내지 도 30j는 도 29에 도시된 에너지-필터링된 냉전자 트랜지스터를 제조하는 공정 흐름의 (축척에 맞지 않는) 개략도를 도시한다. 여기서 기판, 아이솔레이션층, 중심 아일랜드, 전극, 제1 터널링 장벽, 및 제2 터널링 장벽을 위한 물질이 도시된다. 도시된 물질은 물질 선택의 일례를 보여주기 위한 것일 뿐 다른 물질 세트가 사용될 수 있다. 이 예에서, Si, SiO2, Si, Cr, Cr2O3, 및 SiO2가 기판, 아이솔레이션층, 중심 아일랜드, 전극, 제1 터널링 장벽, 및 제2 터널링 장벽에 각각 사용된다.
도 30a는 (중심 아일랜드를 위한) Si층이 SiO2 아이솔레이션층을 갖는 기판으로부터 분리된 시작 구조물을 도시한다. Si층의 상부에는, SiO2층이 도 30b에 도시된 바와 같이 증착된다. 도 30c에 도시된 바와 같이 레지스트가 SiO2층에 증착되고 리소그래피를 사용하여 패터닝된다. 레지스트를 사용하여, 하부 SiO2/Si층이 도 30d에 도시된 바와 같이 플라즈마 에칭(reactive ion etching: RIE)을 사용하여 수직으로 에칭된다. 레지스트는 도 30e에 도시된 바와 같이 제거된다. Si 중심 아일랜드의 측벽은 도 30f에 도시된 바와 같이 산화되어 SiO2층을 생성하며, 이는 제2 터널링 장벽으로 기능한다. 대안적으로, 제2 터널링 장벽은 플라즈마 강화된 화학적 증기 증착(PECVD), 원자층 증착(ALD), 또는 스퍼터링과 같은 증착 기술을 사용하여 형성될 수 있다. 이후, 제1 터널링 장벽(Cr2O3)은 도 30g에 도시된 바와 같이 스퍼터링과 같은 기술을 사용하여 균일하게 증착된다. 금속 전극(Cr)이 도 30h에 도시된 바와 같이 전자빔 증발 또는 열적 증발과 같은 기술을 사용하여 증착된다. 이후 도 30i에 도시된 바와 같이 Si 중심 아일랜드 위에 위치된 구조물은 HF 에칭 및 음파 처리를 사용하여 SiO2를 제거하고 평면 구조물을 남기는 것에 의해 리프트오프된다. 게이트 유전체와 게이트 전극은 도 30j에 도시된 바와 같이 리소그래피 및 게이트 유전체와 게이트 금속의 증착을 사용하여 형성되고, 이에 에너지-필터링된 냉전자 트랜지스터 구조물이 완성된다.
보다 구체적으로, 에너지-필터링된 냉전자 트랜지스터를 형성하는 방법은 도 30a에서 기판을 제공하는 단계, 상기 기판 상에 아이솔레이션층을 형성하거나 또는 증착하는 단계, 상기 아이솔레이션층 상에 반도체 물질 또는 금속을 형성하거나 또는 증착하는 단계를 포함한다. 상기 반도체 물질 또는 금속은 상기 중심 아일랜드를 형성하는데 사용되고, Si, Ge, CdSe, CdTe, GaAs, InP, InAs, Al, Pb, Cr, Cu, Au, Ag, Pt, Pd 및 Ti를 포함하는 군으로부터 선택될 수 있다. 유기 물질, 무기 물질, 자성 물질 또는 초전도 물질이 또한 중심 아일랜드 물질로 사용될 수 있다. 도 30b에서 상기 중심 아일랜드 물질 상에 희생 물질이 형성되거나 또는 증착된다. 도 30c에서 상기 중심 아일랜드의 형상을 한정하기 위해 레지스트가 증착되고 패터닝된다. 도 30d에서 중심 아일랜드 주위에 있는 희생 물질과 반도체 물질 또는 금속이 에칭되거나 또는 제거된다, 도 30e에서 레지스트를 제거하는 것에 의해 중심 아일랜드가 형성된다. 도 30f에서 중심 아일랜드의 반도체 물질 또는 금속 주위에 제2 터널링 장벽 물질이 형성되거나 증착된다. 제2 터널링 장벽 물질은 중심 아일랜드의 제1 측 상에 제2 터널링 장벽을 형성하고, 중심 아일랜드의 제2 측 상에 추가적인 제2 터널링 장벽을 형성한다. 제1 터널링 장벽 물질은 도 30g에서 중심 아일랜드 상의 희생 물질 상부 그리고 주위에, 제2 터널링 장벽 상에, 그리고 아이솔레이션층 상에 형성되거나 또는 증착된다. 상기 제1 터널링 장벽 물질은 상기 제2 터널링 장벽에 인접하게 제1 터널링 장벽을 형성하고, 상기 추가적인 제2 터널링 장벽에 인접하게 추가적인 제1 터널링 장벽을 형성한다. 상기 제1 터널링 장벽과 상기 제2 터널링 장벽은 단일 유형의 물질, 또는 2종의 상이한 물질일 수 있다. 예를 들어, 상기 제1 터널링 장벽은 Al2O3, Cr2O3 및 TiOx를 포함하는 군으로부터 선택될 수 있고, 상기 제2 터널링 장벽은 SiO2, Si3N4, Al2O3, Cr2O3 및 TiOx을 포함하는 군으로부터 선택될 수 있다. 전극 물질은, 도 30h에서 상기 제1 터널링 장벽에 인접하게 제1 전극을 형성하고 상기 추가적인 제1 터널링 장벽에 인접하게 제2 전극을 형성하도록 상기 제1 터널링 장벽 상에 형성되거나 또는 증착된다. 제1 전극과 제2 전극을 위한 전극 물질은 Al, Pb, Cr, Cu, Au, Ag, Pt, Pd 및 Ti를 포함하는 군으로부터 선택될 수 있다. 상기 제1 전극과 상기 제2 전극의 상부와 실질적으로 동일한 높이의 평면 위에 있는 모든 물질이 도 30i에서 제거되거나 또는 리프트오프된다. 게이트 유전체는 도 30j에서 상기 제1 전극의 일부분, 상기 제1 터널링 장벽, 상기 제2 터널링 장벽, 상기 중심 아일랜드, 상기 추가적인 제2 터널링 장벽, 상기 추가적인 제1 터널링 장벽, 및 상기 제2 전극의 일부분 위에 형성되거나 증착된다. 대안적으로, 상기 게이트 유전체가 상기 중심 아일랜드 위에만 형성되거나 증착된다. 게이트 전극은 도 30j에서 상기 게이트 유전체 위에 형성되거나 증착된다. 나아가, 상기 제1 전극, 상기 제2 전극, 상기 게이트 전극 또는 이들의 조합에 부착된 하나 이상의 비아 및 금속 상호 연결부가 형성될 수 있다(미도시).
도 31a 내지 도 31b는 본 발명에 따라 에너지-필터링된 냉전자 트랜지스터의 (축척에 맞지 않는) 단면도 및 상면도를 도시한다. 게이트 전극과 게이트 유전체는 간략화를 위해 도시되어 있지 않다. 도 31b에서 점선 라인은 도 31a의 단면도가 이루어진 곳을 나타낸다. 도 32a 내지 도 32e는 도 30a 내지 도 30j에서 절차로 트랜지스터 구조물을 제조하는데 사용될 수 있는 (축척에 맞지 않는) 마스크 세트의 개략도를 도시한다. 중심 아일랜드는 도 32a에 실질적으로 도시된 바와 같이 제1 패턴으로 제1 마스크를 사용하여 형성된다. 제1 전극과 제2 전극은 도 32b에 실질적으로 도시된 바와 같이 제2 패턴으로 제2 마스크를 사용하여 형성된다. 게이트 전극은 도 32c에 실질적으로 도시된 바와 같이 제3 패턴으로 제3 마스크를 사용하여 형성된다. 하나 이상의 비아가 도 32d에 실질적으로 도시된 바와 같이 제4 패턴으로 제4 마스크를 사용하여 형성된다. 하나 이상의 금속 상호 연결부가 도 32e에 실질적으로 도시된 바와 같이 제5 패턴으로 제5 마스크를 사용하여 형성된다.
도 29 내지 도 31에서 에너지-필터링된 냉전자 트랜지스터는 완전히 CMOS-호환가능한 공정과 물질로 제조될 수 있다. 에너지-필터링된 냉전자 트랜지스터는 CMOS-호환가능한 마스크 단계를 사용하여 병렬 처리로 대규모로 제조될 수 있다.
이 기술 분야에 통상의 지식을 가진 자라면 정보와 신호는 임의의 다양한 상이한 기술을 사용하여 표현될 수 있다는 것을 이해할 수 있을 것이다(예를 들어, 데이터, 명령, 커맨드, 정보, 신호, 비트, 기호, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 분야 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다). 또한, 본 명세서에 설명된 여러 예시적인 논리 블록, 모듈, 회로, 및 알고리즘 단계는 응용과 기능에 따라 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 나아가, 본 명세서에 설명된 여러 논리 블록, 모듈, 및 회로는 본 명세서에 설명된 기능을 수행하도록 설계된, 일반 목적 프로세서(예를 들어, 마이크로프로세서, 종래의 프로세서, 제어기, 마이크로제어기, 상태 기계 또는 컴퓨팅 디바이스들의 조합), 디지털 신호 프로세서(digital signal processor: "DSP"), 응용 특정 집적 회로(application specific integrated circuit: "ASIC"), 전계 프로그래밍가능한 게이트 어레이(field programmable gate array: "FPGA") 또는 다른 프로그래밍가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 부품, 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 유사하게, 본 명세서에 설명된 방법 또는 공정의 단계는 직접 하드웨어로 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이들의 조합으로 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래쉬 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 이동식 디스크, CD-ROM, 또는 이 기술 분야에 알려진 임의의 다른 형태의 저장 매체에 존재할 수 있다. 본 발명의 바람직한 실시예가 상세히 설명되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 첨부된 청구범위에 제시된 본 발명의 사상과 범위를 벗어남이 없이 본 명세서에 여러 변형이 이루어질 수 있다는 것을 이해할 수 있을 것이다.
참고 문헌:
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Claims (15)

  1. 에너지-필터링된 냉전자 디바이스로서,
    제1 전극;
    상기 제1 전극에 인접하여 배치된 제1 터널링 장벽;
    상기 제1 터널링 장벽에 인접하여 배치된 제2 터널링 장벽;
    상기 제2 터널링 장벽에 인접하여 배치된 반도체 또는 금속 층;
    상기 반도체 또는 금속 층에 인접하여 배치된 추가적인 제2 터널링 장벽;
    상기 추가적인 제2 터널링 장벽에 인접하여 배치된 추가적인 제1 터널링 장벽; 및
    상기 추가적인 제1 터널링 장벽에 인접하여 배치된 제2 전극을 포함하되;
    상기 제1 전극, 상기 제1 터널링 장벽, 상기 제2 터널링 장벽, 상기 반도체 또는 금속 층, 상기 추가적인 제2 터널링 장벽, 상기 추가적인 제1 터널링 장벽, 및 상기 제2 전극은 전자 터널링 경로를 형성하고;
    상기 제1 터널링 장벽 및 상기 추가적인 제1 터널링 장벽 중 하나 이상에 양자 우물들 또는 양자점들이 형성되고; 그리고
    상기 양자 우물들 또는 양자점들에는 불연속적인 에너지 레벨이 형성되는, 에너지-필터링된 냉전자 디바이스.
  2. 제1항에 있어서, 상기 제1 터널링 장벽은 상기 제1 전극 상에 자발적으로 형성되거나 또는 증착되고, 상기 추가적인 제1 터널링 장벽은 상기 추가적인 제2 터널링 장벽 상에 자발적으로 형성되거나 또는 증착되는, 에너지-필터링된 냉전자 디바이스.
  3. 제1항에 있어서, 상기 디바이스는 상기 양자 우물들 또는 양자점들의 상기 불연속적인 에너지 레벨을 통한 전자 에너지 필터링을 나타내는, 에너지-필터링된 냉전자 디바이스.
  4. 제3항에 있어서, 상기 디바이스는 상기 전자 에너지 필터링을 통해 전자 온도의 저하를 나타내는, 에너지-필터링된 냉전자 디바이스.
  5. 제4항에 있어서, 상기 디바이스는 임의의 외부 냉각 없이 실온에서 45 K 이하의 유효 전자 온도를 갖는, 에너지-필터링된 냉전자 디바이스.
  6. 제1항에 있어서, 상기 제1 전극에 인접하여 배치된 아이솔레이션층 및 상기 제1 전극과 접촉하는 상기 아이솔레이션층 상에 배치된 소스 패드를 더 포함하는, 에너지-필터링된 냉전자 디바이스.
  7. 제1항에 있어서,
    게이트 전극;
    상기 제2 전극과 접촉하는 드레인 패드와, 상기 게이트 전극과 접촉하는 게이트 패드; 및
    결과적인 구조물 위의 패시베이션층을 더 포함하는, 에너지-필터링된 냉전자 디바이스.
  8. 제7항에 있어서, 상기 드레인 패드, 상기 게이트 패드, 또는 이들의 조합에 부착된 하나 이상의 비아 및 금속 상호 연결부를 더 포함하는, 에너지-필터링된 냉전자 디바이스.
  9. 제1항에 있어서, 상기 디바이스는 인터페이스 다이폴, 인터페이스 전하의 형성, 자가-조립된 모노층의 형성, UV-오존 처리, 플라즈마 처리, 또는 이들의 조합을 통해 상기 제1 터널링 장벽 및 상기 추가적인 제1 터널링 장벽 중 하나 이상의 대역 벤딩을 나타내는, 에너지-필터링된 냉전자 디바이스.
  10. 제1항에 있어서, 상기 디바이스는 실온에서 45 K 이하의 유효 전자 온도, 및 10 ㎷/디케이드 이하의 준도(steepness)를 갖는 전기 전류 턴온 및 턴오프 능력을 갖는, 에너지-필터링된 냉전자 디바이스.
  11. 제1항에 있어서, 상기 제1 터널링 장벽과 상기 추가적인 제1 터널링 장벽은 단일 유형의 물질 또는 2종의 상이한 물질을 포함하는, 에너지-필터링된 냉전자 디바이스.
  12. 제1항에 있어서, 상기 제2 터널링 장벽과 상기 추가적인 제2 터널링 장벽은 단일 유형의 물질 또는 2종의 상이한 물질을 포함하는, 에너지-필터링된 냉전자 디바이스.
  13. 제1항에 있어서, 상기 제1 전극은 Cr 소스 전극을 포함하고, 상기 제1 터널링 장벽과 상기 추가적인 제1 터널링 장벽은 Cr2O3를 포함하며, 상기 제2 터널링 장벽과 상기 추가적인 제2 터널링 장벽은 SiO2 또는 Si3N4를 포함하고, 상기 반도체 또는 금속 층은 Si를 포함하며, 상기 제2 전극은 Cr 드레인 전극을 포함하는, 에너지-필터링된 냉전자 디바이스.
  14. 제1항에 있어서,
    상기 제1 전극과 제2 전극은 Al, Pb, Cr, Cu, Au, Ag, Pt, Pd 및 Ti로 이루어진 군으로부터 선택된 물질로 형성되고;
    상기 제1 터널링 장벽과 상기 추가적인 제1 터널링 장벽은 Al2O3, Cr2O3 및 TiOx로 이루어진 군으로부터 선택된 물질로 형성되며;
    상기 제2 터널링 장벽과 상기 추가적인 제2 터널링 장벽은 SiO2, Si3N4, Al2O3, Cr2O3 및 TiOx로 이루어진 군으로부터 선택된 물질로 형성되고;
    상기 반도체 또는 금속 층은 Si, Ge, CdSe, CdTe, GaAs, InP, InAs, Al, Pb, Cr, Cu, Au, Ag, Pt, Pd 및 Ti로 이루어진 군으로부터 선택되는, 에너지-필터링된 냉전자 디바이스.
  15. 제1항에 있어서,
    상기 반도체 또는 금속 층은 벌크 반도체 물질 층인, 에너지-필터링된 냉전자 디바이스.
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