KR20080084428A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 저장전극 콘택플러그 내부에 구비된 리세스에 의해 저장전극의 하부구조가 견고해지게 되어 상기 저장전극의 쓰러짐 현상을 방지할 수 있다.
또한, 상기 리세스를 포함한 전체 표면에 하부 도전막을 형성하여, 상기 리세스의 표면적 만큼 상기 저장전극의 유효 면적 및 정전용량을 증가시키며, 저장전극 콘택플러그와 저장전극 사이의 접촉면적이 증가되어 접촉 저항이 감소된다. 이로 인해 반도체 메모리 소자의 동작속도를 향상시키는 기술을 개시한다.
Description
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
100, 200 : 반도체 기판 110, 210 : 소자 분리막
115, 215 : 게이트 패턴 120, 220 : 랜딩 플러그
125 : 제 1 층간 절연막
127, 227 : 저장전극 콘택홀용 스페이서
130, 230 : 저장전극 콘택플러그 160, 260 : 버퍼 산화막
165, 265 : 식각 정지막 170, 270 : 제 1 산화막
175, 275 : 제 2 산화막 190, 290 : 저장전극 영역
195, 297 : 하부 전극용 도전막 199, 315 : 플레이트층
225 : 제 2 층간 절연막 240 : 하드마스크층
240a : 하드마스크층 패턴 245a : 감광막 패턴
250 : 리세스 255 : 물질층
300 : 유전체막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 저장전극 콘택플러그 내부에 구비된 리세스에 의해 저장전극의 하부구조가 견고해지게 되어 상기 저장전극의 쓰러짐 현상을 방지할 수 있다.
또한, 상기 리세스를 포함한 전체 표면에 하부 도전막을 형성하여, 상기 리세스의 표면적 만큼 상기 저장전극의 유효 면적 및 정전용량을 증가시키며, 저장전극 콘택플러그와 저장전극 사이의 접촉면적이 증가되어 접촉 저항이 감소된다. 이로 인해 반도체 메모리 소자의 동작속도를 향상시키는 기술을 개시한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(110)이 구비된 반도체 기판(100) 상부에 게이트 패턴(115)을 형성한다.
다음에, 게이트 패턴(115) 사이에 랜딩 플러그(120)를 형성한다.
그 다음에, 상기 결과물 상부에 제 1 층간 절연막(125)을 형성한다.
여기서, 게이트 패턴(115)은 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조로 이루어지며, 게이트 패턴(115) 양측에 게이트 스페이서를 형성하는 것이 바람직하다.
그 다음, 제 1 층간 절연막(125)을 식각하여 저장전극 콘택홀(미도시)을 형성하고, 상기 저장전극 콘택홀(미도시) 내벽에 저장전극 콘택홀용 스페이서(127)를 형성한다.
그리고, 폴리실리콘층으로 상기 저장전극 콘택홀(미도시)을 매립한 후 평탄화 공정을 수행하여 저장전극 콘택플러그(130)를 형성한다.
도 1b를 참조하면, 상기 결과물 상부에 버퍼 산화막(160), 식각 정지막(165), 제 1 산화막(170) 및 제 2 산화막(175)을 순차적으로 형성한다.
여기서, 제 1 산화막(170)은 PSG막으로 형성하고, 제 2 산화막(175)은 PE-TEOS막으로 형성한다.
또한, 식각 정지막(165)은 질화막으로 형성한다.
도 1c를 참조하면, 상기 결과물 상부에 저장전극 영역을 정의하는 하드마스크층 패턴(미도시)을 형성하고, 상기 하드마스크층 패턴(미도시)을 식각마스크로 제 2 산화막(175) 및 제 1 산화막(170)을 식각하여 식각 정지막(165)을 노출시킨다.
다음에, 식각된 제 1 산화막(170) 및 제 2 산화막(175)을 식각마스크로 식각 정지막(165) 및 버퍼 산화막(160)을 식각하여 저장전극 콘택플러그(130)를 노출시키는 저장전극 영역(190)을 형성한다.
도 1d를 참조하면, 저장전극 영역(190)을 포함하는 전체 상부에 일정 두께의 하부 전극용 도전막(195)을 형성한다.
다음에, 제 2 산화막(175)이 노출될때까지 평탄화 공정을 수행하여 하부 전 극용 도전막(195)을 분리시킨다.
여기서, 하부 전극용 도전막(195)은 티타늄(Ti), 티타늄 질화막(TiN) 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다.
도 1e를 참조하면, 딥 아웃(Dip-Out) 공정을 수행하여 제 1 산화막(170) 및 제 2 산화막(175)을 제거한다.
다음에, 하부 전극용 도전막(195)을 포함하는 전체 상부에 일정 두께의 유전체막(198)을 형성한다.
그 다음에, 전체 상부에 플레이트층(199)을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 상기 산화막의 높이가 높을수록 저장전극이 구조적으로 불안정해지게 되어 저장전극 영역을 정의하는 산화막을 제거하는 딥 아웃 공정 시 상기 저장전극이 쓰러지는 현상이 발생하는 문제가 있다.
또한, 상기와 같은 쓰러짐 현상을 방지하기 위해 상기 산화막의 높이를 낮게 하는 경우, 상기 저장전극의 면적을 확보할 수 없게 되고, 이로 인해 접촉 저항이 증가하여 반도체 메모리 소자의 동작 속도가 감소되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 저장전극 콘택플러그 내부에 구비된 리세스에 의해 저장전극의 하부구조가 견고해지게 되어 상기 저장전극의 쓰러짐 현상을 방지할 수 있다.
또한, 상기 리세스를 포함한 전체 표면에 하부 도전막을 형성하여, 상기 리 세스의 표면적 만큼 저장전극의 유효 면적 및 정전용량을 증가시키며, 저장전극 콘택플러그와 상기 저장전극 사이의 접촉면적이 증가되어 접촉 저항이 감소된다. 이로 인해 반도체 메모리 소자의 동작속도를 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
랜딩 플러그 및 저장전극 콘택플러그가 구비된 반도체 기판에 있어서,
저장전극 콘택플러그 중앙부를 소정 깊이 식각하여 리세스를 형성하는 단계와,
상기 리세스를 매립하는 물질층을 형성하는 단계와,
상기 결과물 상부에 저장전극 영역을 정의하며, 상기 저장전극 콘택플러그를 노출시키는 저장전극용 산화막 패턴을 형성하는 단계와,
상기 리세스 내부의 물질층을 제거하는 단계와,
상기 산화막 패턴 및 상기 리세스를 포함하는 전체 상부에 일정 두께의 하부 도전막을 형성하는 단계와,
상기 산화막 패턴이 노출될때까지 평탄화 공정을 수행하여 상기 하부 도전막을 분리시키는 단계와,
상기 산화막 패턴을 제거하는 단계와,
상기 하부 도전막을 포함하는 전체 상부에 일정 두께의 유전체막을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 리세스의 선폭은 400 내지 900Å인 것과,
상기 리세스의 깊이는 600 내지 1200Å인 것과,
상기 물질층은 SOD인 것과,
상기 산화막 패턴 형성 단계 전 상기 반도체 기판 상부에 버퍼 산화막 및 식각 정지 질화막을 형성하는 것과,
상기 물질층을 제거하는 단계는 습식 식각으로 진행하는 것과,
상기 산화막 패턴은 PSG막, PE-TEOS막 및 이들의 조합 중 선택된 어느 하나인 것과,
상기 산화막 패턴의 두께는 10000 내지 15000Å인 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 소자분리막(210)이 구비된 반도체 기판(200) 상부에 게이트 스페이서가 구비된 게이트 패턴(215)을 형성한다.
여기서, 게이트 패턴(215)은 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조로 이루어지며, 상기 게이트 스페이서는 질화막으로 형성하는 것이 바람직하다.
다음에, 포함한 전체 상부에 제 1 층간 절연막(미도시)을 형성한다.
그리고, 상기 제 1 층간 절연막(미도시)을 식각하여 랜딩 플러그 콘택홀(미 도시)을 형성하고, 상기 랜딩 플러그 콘택홀(미도시)을 매립하여 게이트 패턴(215)을 사이에 랜딩 플러그 콘택(220)을 형성한다.
그 다음에, 상기 결과물 상부에 제 2 층간 절연막(225)을 형성한다.
그리고, 제 2 층간 절연막(225)을 식각하여 저장전극 콘택홀(미도시)을 형성하고, 상기 저장전극 콘택홀(미도시) 내벽에 저장전극 콘택홀용 스페이서(227)를 형성한다.
그리고, 폴리실리콘층으로 상기 저장전극 콘택홀(미도시)을 매립한 후 평탄화 공정을 수행하여 저장전극 콘택플러그(230)를 형성한다.
다음에, 상기 결과물 상부에 하드마스크층(240) 및 감광막(245)을 순차적으로 형성한다.
여기서, 하드마스크층(240)은 탄소층으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 노광 및 현상 공정을 수행하여 감광막 패턴(245a)을 형성한다.
이때, 감광막 패턴(245a)은 저장전극 콘택플러그(230)의 중심부가 일부 노출되도록 형성되는 것이 바람직하다.
다음에, 감광막 패턴(245a)을 마스크로 하드마스크층(240)을 식각하여 하드마스크층 패턴(240a)을 형성하고, 하드마스크층 패턴(240a)을 마스크로 저장전극 콘택플러그(230)를 소정 깊이 식각하여 리세스(250)를 형성한다.
그리고, 감광막 패턴(245a) 및 하드마스크층 패턴(240a)을 제거한다.
여기서, 저장전극 콘택플러그(230) 내부에 형성된 리세스(250)는 400 내지 900Å의 선폭을 가지며, 600 내지 1200Å의 깊이로 식각되어 형성되는 것이 바람직하다.
도 2c 및 도 2d를 참조하면, 리세스(250)를 포함하는 전체 상부에 물질층(255)을 형성한다.
다음에, 제 2 층간 절연막(225)이 노출될때까지 평탄화 공정을 수행한다.
이때, 리세스(250)는 물질층(255)에 의해 완전히 매립되도록 하며, 물질층(255)은 식각 속도가 빠른 소프트 산화막 종류의 하나인 SOD(Spin on Dielectric)막으로 형성하는 것이 바람직하다.
도 2e를 참조하면, 상기 결과물 상부에 버퍼 산화막(260), 식각 정지막(265), 제 1 산화막(270) 및 제 2 산화막(275)을 순차적으로 형성한다.
다음에, 제 2 산화막(275) 상부에 저장전극 영역을 노출시키는 하드마스크층 패턴(미도시)을 형성한다.
그 다음, 상기 하드마스크층 패턴(미도시)을 마스크로 제 2 산화막(275) 및 제 1 산화막(270)을 식각한다.
여기서, 버퍼 산화막(260)은 450 내지 550Å의 PE-TEOS막이며, 제 1 산화막(270)은 6500 내지 7500 Å의 PSG막으로 형성하고, 제 2 산화막(275)은 7500 내지 8500Å의 PE-TEOS막으로 형성한다.
또한, 식각 정지막(265)은 550 내지 650Å의 질화막으로 형성한다.
도 2f를 참조하면, 식각된 제 2 산화막(275) 및 제 1 산화막(270)을 마스크로 식각 정지막(265) 및 버퍼 산화막(260)을 식각하여 저장전극 콘택플러그(230)를 노출시킨다.
다음에, 저장전극 콘택플러그(220) 내부의 리세스(250)에 매립되어 있던 물질층(255)을 제거한다.
여기서, 물질층(255) 제거 공정은 습식 식각으로 진행하는 것이 바람직하다.
다음에, 하드마스크층 패턴(미도시)을 제거하여 저장전극 영역(290)을 형성한다.
도 2g를 참조하면, 리세스(250)가 구비된 저장전극 영역(290)을 포함하는 전체 표면 상부에 일정 두께의 하부 전극용 도전막(297)을 형성한다.
다음에, 제 2 산화막(275)이 노출될때까지 평탄화 공정을 수행하여, 하부 전극을 형성한다.
여기서, 하부 전극용 도전막(295)은 티타늄막(Ti), 티타늄질화막(TiN) 및 이들의 적층구조 중 선택된 어느 하나로 형성하는 것이 바람직하다.
도 2h를 참조하면, 딥 아웃(Dip Out) 공정을 수행하여 제 1 산화막(270) 및 제 2 산화막(275)을 제거한다.
다음에, 상기 하부 전극 표면에 유전체막(300)을 형성하고, 상기 하부 전극을 포함하는 전체 상부에 플레이트층(315)을 형성한다.
여기서, 플레이트층(315)은 티타늄질화막(TiN), 폴리실리콘층 및 이들의 적층구조 중 선택된 어느 하나로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법은 저장전극 콘택플러그 내부에 구 비된 리세스에 의해 저장전극의 하부구조가 견고해지게 되어 상기 저장전극의 쓰러짐 현상을 방지할 수 있다.
또한, 상기 리세스를 포함한 반도체 기판의 전체 표면에 하부 도전막을 형성하여, 저장전극의 유효 면적 및 정전용량을 증가시키며, 저장전극 콘택플러그와 캐패시터 사이의 접촉면적이 증가되어 접촉 저항이 감소된다. 이로 인해 반도체 메모리 소자의 동작속도가 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 랜딩 플러그 및 저장전극 콘택플러그가 구비된 반도체 기판에 있어서,저장전극 콘택플러그 중앙부를 소정 깊이 식각하여 리세스를 형성하는 단계;상기 리세스를 매립하는 물질층을 형성하는 단계;상기 결과물 상부에 저장전극 영역을 정의하며, 상기 저장전극 콘택플러그를 노출시키는 저장전극용 산화막 패턴을 형성하는 단계;상기 리세스 내부의 물질층을 제거하는 단계;상기 산화막 패턴 및 상기 리세스를 포함하는 전체 상부에 일정 두께의 하부 도전막을 형성하는 단계;상기 산화막 패턴이 노출될때까지 평탄화 공정을 수행하여 상기 하부 도전막을 분리시키는 단계;상기 산화막 패턴을 제거하는 단계; 및상기 하부 도전막을 포함하는 전체 상부에 일정 두께의 유전체막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스의 선폭은 400 내지 900Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스의 깊이는 600 내지 1200Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 물질층은 SOD(Spin on Dielectric)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막 패턴 형성 단계 전 상기 반도체 기판 상부에 버퍼 산화막 및 식각 정지 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 물질층을 제거하는 단계는 습식 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막 패턴은 PSG막, TE-TEOS막 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막 패턴의 두께는 10000 내지 15000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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2007
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