KR20080063038A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 저장 전극 콘택 홀 하부에 SEG층(114)을 형성한 후, 저장 전극 콘택 홀(112a)과 비트 라인 콘택 홀(12b) 측벽에 추가로 콘택 스페이서(116)를 형성함으로써 후속 세정 공정 시 비트 라인 콘택 홀(112b) 하부가 확장되는 현상을 방지할 수 있다. 따라서, 비트 라인 콘택 플러그(120b)와 리세스 게이트(106)가 쇼트(short) 되는 현상을 방지하여 소자의 절연특성을 향상시킬 수 있다. 그리고, 리세스 게이트 측벽의 스페이서 두께를 증가시킬 수 있어 리세스 게이트를 보호할 수 있다.
랜딩 플러그 콘택, 비트 라인 콘택, 스페이서, 리세스, SEG

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 랜딩 플러그 콘택(LPC; Landing Plug Contact) 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 게이트와 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다.
이러한 콘택 공정 마진을 확보하기 위하여 자기 정렬 콘택(SAC; Self Aligned Contact) 공정을 진행하고 있다.
저장 전극 콘택 홀 및 비트 라인 콘택 홀 형성 시 게이트 스페이서가 손상되거나, 층간 절연막이 완전히 제거되지 않아 SAC 패일이 발생하였다.
또한, 비트 라인 콘택 홀 하부에는 저장 전극 콘택 홀과 달리 에피택셜층이 형성되지 않기 때문에, 저장 전극 콘택 홀 형성 시 발생한 잔류물을 제거하기 위한 후(post) 세정공정 시 세정액에 의해 비트 라인 콘택 홀 하부가 확장된다. 그리고, 저장 전극 콘택 홀 및 비트 라인 콘택 홀에 도전물질을 매립하기 전에 진행하는 전(pre) 세정 공정 시 상기 비트 라인 콘택 홀 하부가 더욱 확장된다.
따라서, 비트 라인 콘택 플러그와 리세스 게이트가 쇼트(short)되어 SAC 패일이 발생한다.
본 발명은 비트 라인 콘택 플러그와 리세스 게이트 간에 발생하는 SAC 패일을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은
반도체 기판 상부에 리세스 영역을 포함하는 게이트를 형성하는 단계
상기 게이트 사이를 매립하는 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 저장 전극 콘택 홀과 비트 라인 콘택 홀을 형성하는 단계;
상기 저장 전극 콘택 홀과 상기 비트 라인 콘택 홀 측벽에 콘택 스페이서를 형성하는 단계; 및
상기 저장 전극 콘택 홀과 상기 비트 라인 콘택 홀에 도전물질을 매립하여 저장전극 콘택 플러그 및 비트 라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 콘택 스페이서를 형성하는 단계는
전체 표면 상부에 질화막을 형성하는 단계; 및
상기 질화막에 대한 식각 및 세정공정을 수행하는 단계를 포함하고,
상기 질화막 식각 공정은 CF4, CHF3, O2, Ar 및 이들의 조합 중 선택된 어느 하나의 가스 분위기에서 실시하고,
상기 질화막의 식각 타겟은 100~200Å이고,
상기 콘택 스페이서는 20~100Å의 두께로 형성하고,
상기 저장 전극 콘택 홀 하부에 선택적 에피택셜 성장 방법으로 SEG층을 형성하는 단계를 더 포함하고,
상기 콘택 스페이서를 형성하는 단계 이후에 세정공정을 수행하는 단계를 더 포함하고,
상기 저장 전극 콘택 홀과 비트 라인 콘택 홀을 형성하는 단계는 자기 정렬 콘택 식각으로 상기 층간 절연막을 식각하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 저장 전극 콘택 홀 하부에 SEG층(114)을 형성한 후, 저장 전극 콘택 홀(112a)과 비트 라인 콘택 홀(12b) 측벽에 추가로 콘택 스페이서(116)를 형성함으로써 후속 세정 공정 시 비트 라인 콘택 홀(112b) 하부가 확장되는 현상을 방지할 수 있다.
따라서, 비트 라인 콘택 플러그(120b)와 리세스 게이트(106)가 쇼트(short) 되는 현상을 방지하여 소자의 절연특성을 향상시킬 수 있다.
그리고, 리세스 게이트 측벽의 스페이서 두께를 증가시킬 수 있어 리세스 게이트를 보호할 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)에 활성영역(102)을 정의하는 소자분리막(104)을 형성한다.
리세스 영역을 정의하는 마스크를 이용한 사진 식각 공정으로 상기 반도체 기판(100)을 미리 설정된 깊이로 식각하여 리세스 영역을 형성한다.
상기 리세스 영역 내측에 게이트 절연막(105)을 형성하고, 상기 게이트 절연막(105) 상부에 게이트 전극층 및 게이트 하드 마스크층을 형성한다. 여기서, 상기 게이트 전극층은 게이트 폴리 실리콘층 및 게이트 텅스텐층의 적층구조인 것이 바람직하다.
게이트 마스크를 이용한 사진 식각 공정으로 게이트 전극층 및 상기 게이트 폴리 실리콘층을 식각하여 게이트 전극층 패턴(106a) 및 게이트 하드 마스크층 패턴(106b)으로 이루어진 리세스 게이트(106)를 형성한다.
상기 리세스 게이트(106)를 포함한 전면 상부에 제 1 질화막을 형성하고, 식각 및 세정 공정을 진행하여 상기 리세스 게이트(106) 측벽에 게이트 스페이서(108)를 형성한다.
전면 상부에 층간 절연막(110)을 형성하고, 랜딩 플러그 콘택 마스크를 이용한 사진 식각 공정으로 상기 층간 절연막(110)을 자기 정력 콘택 식각하여 저장 전극 콘택 홀(112a)과 비트 라인 콘택 홀(112b)을 형성한다.
상기 저장 전극 콘택 홀(112a) 하부에 선택적 에피택셜 성장(SEG; Selective Epitaxial Growth) 방법으로 SEG층(114)을 형성한다. 이때, 상기 SEG층(114)은 콘택 저항을 감소시키기 위해 형성하는 것이다. 또한, 상기 비트 라인 콘택 홀(112b) 하부에는 형성되지 않도록 성장을 억제하는 것이 바람직하다.
도 1b를 참조하면, 전체 표면 상부에 제 2 질화막을 형성하고, 식각 및 세정 공정을 진행하여 콘택 스페이서(116)을 형성한다. 여기서, 콘택 스페이서(116)는 20~100Å의 두께로 형성하는 것이 바람직하다. 이때, 상기 제 2 질화막에 대한 식각 공정은 CF4, CHF3, O2, Ar 및 이들의 조합 중 선택된 어느 하나의 가스 분위기에서 실시하는 것이 바람직하다. 또한, 상기 제 2 질화막의 식각 타겟은 100~200Å인 것이 바람직하다.
도 1c를 참조하면, 상기 저장 전극 콘택 홀(112a) 및 상기 비트 라인 콘택 홀(112b)에 도전물질을 매립한다. 이때, 상기 콘택 스페이서(116)는 저장 전극 콘택 플러그(120a) 및 비트 라인 콘택 플러그(120b)를 형성하기 전 진행하는 세정 공정 시 상기 비트 라인 콘택 홀(112b) 하부가 확장되는 것을 방지하기 위한 식각 베리어막으로 사용된다.
평탄화 공정을 수행하여 저장 전극 콘택 플러그(120a) 및 비트 라인 콘택 플러그(120b)를 형성한다. 또한, 평탄화 공정은 상기 도전막 상부를 평탄화시킴과 동시에 이웃하는 비트 라인 콘택 플러그(120a) 및 비트 라인 콘택 플러그(120b)와 분리시킨다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
100: 반도체 기판 102: 활성영역
104: 소자분리막 105: 게이트 절연막
106a: 게이트 전극층 패턴 106b: 게이트 하드 마스크층 패턴
106: 리세스 게이트 108: 게이트 스페이서
110: 층간 절연막 112a: 저장 전극 콘택 홀
112b: 비트 라인 콘택 홀 114: SEG층
116: 콘택 스페이서 120a: 저장 전극 콘택 플러그
120b: 비트 라인 콘택 플러그

Claims (8)

  1. 반도체 기판 상부에 리세스 영역을 포함하는 게이트를 형성하는 단계
    상기 게이트 사이를 매립하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 저장 전극 콘택 홀과 비트 라인 콘택 홀을 형성하는 단계;
    상기 저장 전극 콘택 홀과 상기 비트 라인 콘택 홀 측벽에 콘택 스페이서를 형성하는 단계; 및
    상기 저장 전극 콘택 홀과 상기 비트 라인 콘택 홀에 도전물질을 매립하여 저장전극 콘택 플러그 및 비트 라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 콘택 스페이서를 형성하는 단계는
    전체 표면 상부에 질화막을 형성하는 단계; 및
    상기 질화막에 대한 식각 및 세정공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 질화막 식각 공정은 CF4, CHF3, O2, Ar 및 이들의 조합 중 선택된 어느 하나의 가스 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 질화막의 식각 타겟은 100~200Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 콘택 스페이서는 20~100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 저장 전극 콘택 홀 하부에 선택적 에피택셜 성장 방법으로 SEG층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 콘택 스페이서를 형성하는 단계 이후에 세정공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 저장 전극 콘택 홀과 비트 라인 콘택 홀을 형성하는 단계는 자기 정렬 콘택 식각으로 상기 층간 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 제 조방법.
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