JP2016103532A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
<半導体装置の構造について>
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜(電荷を蓄積可能な絶縁膜)を用いたものである。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性(書込・消去・読出時の印加電圧の極性やキャリアの極性)は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
次に、不揮発性メモリの動作例について、図5および図6を参照して説明する。
次に、本実施の形態の半導体装置の製造方法について説明する。
本実施の形態の半導体装置は、不揮発性メモリを備える半導体装置である。この半導体装置は、半導体基板SBと、半導体基板SB上に形成された選択ゲート電極SG(第1ゲート電極)と、選択ゲート電極SGの側面S1(第1側面)上に形成された絶縁膜SP(第1側壁絶縁膜)と、選択ゲート電極SGの側面S1とは反対側の側面S2(第2側面)上に形成された絶縁膜SP(第2側壁絶縁膜)と、を有している。半導体装置は、更に、選択ゲート電極SGの側面S1側に形成され、選択ゲート電極SGとともに半導体基板SB上に延在するメモリゲート電極MG(第2ゲート電極)と、選択ゲート電極SGと半導体基板SBとの間に形成された絶縁膜GF(第1ゲート絶縁膜)と、メモリゲート電極MGと半導体基板SBとの間に形成された、電荷蓄積部を有する絶縁膜MZ(第2ゲート絶縁膜)と、を有している。半導体装置は、更に、選択ゲート電極SGの側面S2上に絶縁膜SPを介して形成されたサイドウォールスペーサSW(第1サイドウォールスペーサ)と、メモリゲート電極MGの選択ゲート電極SGに隣接する側とは反対側の側面S4(第3側面)上に形成されたサイドウォールスペーサSW(第2サイドウォールスペーサ)と、を有している。絶縁膜MZ(第2ゲート絶縁膜)は、半導体基板SBとメモリゲート電極MGとの間と、選択ゲート電極SGとメモリゲート電極MGとの間とにわたって形成されている。選択ゲート電極SGとメモリゲート電極MGとは、絶縁膜SP(第1側壁絶縁膜)および絶縁膜MZ(第2ゲート絶縁膜)を介して隣り合い、選択ゲート電極SGとメモリゲート電極MGとの間において、絶縁膜SP(第1側壁絶縁膜)が選択ゲート電極SG側に位置し、絶縁膜MZ(第2ゲート絶縁膜)がメモリゲート電極MG側に位置している。絶縁膜SP(第1側壁絶縁膜)は、メモリゲート電極MGの下には形成されておらず、選択ゲート電極SGの側面S1上の絶縁膜SP(第1側壁絶縁膜)と側面S2上の絶縁膜SP(第2側壁絶縁膜)とは一体的に形成されている。そして、半導体基板SBとメモリゲート電極MGとの間に介在する絶縁膜MZ(第2ゲート絶縁膜)の厚みT1(第1厚み)よりも、選択ゲート電極SGとメモリゲート電極MGとの間に介在する絶縁膜SP(第1側壁絶縁膜)と絶縁膜MZ(第2ゲート絶縁膜)との合計の厚みT2(第2厚み)が大きい(T1<T2)。
図40〜図53は、本実施の形態2半導体装置の製造工程中の要部断面図である。図40〜図53のうち、図40、図42、図44、図46、図48、図50および図52には、メモリセル領域1Aの要部断面図が示されており、具体的には、上記図4のA−A線の位置での断面図(すなわち上記図1に相当する断面図)が示されている。また、図40〜図53のうち、図41、図43、図45、図47、図49、図51および図53には、シャント領域1Bの要部断面図が示されており、具体的には、上記図4のB−B線の位置での断面図(すなわち上記図2に相当する断面図)が示されている。
MG メモリゲート電極
MZ 絶縁膜
SB 半導体基板
SG 選択ゲート電極
SP 絶縁膜
T1,T2 厚み
Claims (20)
- 半導体基板と、
前記半導体基板上に形成された、不揮発性メモリのメモリセル用の第1ゲート電極と、
前記第1ゲート電極の第1側面上に形成された第1側壁絶縁膜と、
前記第1ゲート電極の前記第1側面とは反対側の第2側面上に形成された第2側壁絶縁膜と、
前記第1ゲート電極の第1側面側に形成され、前記第1ゲート電極とともに前記半導体基板上に延在する、前記不揮発性メモリの前記メモリセル用の第2ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、
前記第2ゲート電極と前記半導体基板との間に形成された、電荷蓄積部を有する第2ゲート絶縁膜と、
前記第1ゲート電極の前記第2側面上に前記第2側壁絶縁膜を介して形成された第1サイドウォールスペーサと、
前記第2ゲート電極の前記第1ゲート電極に隣接する側とは反対側の第3側面上に形成された第2サイドウォールスペーサと、
を有し、
前記第2ゲート絶縁膜は、前記半導体基板と前記第2ゲート電極との間と、前記第1ゲート電極と前記第2ゲート電極との間とにわたって形成され、
前記第1ゲート電極と前記第2ゲート電極とは、前記第1側壁絶縁膜および前記第2ゲート絶縁膜を介して隣り合い、
前記第1ゲート電極と前記第2ゲート電極との間において、前記第1側壁絶縁膜が前記第1ゲート電極側に位置し、前記第2ゲート絶縁膜が前記第2ゲート電極側に位置し、
前記第1側壁絶縁膜は、前記第2ゲート電極の下には形成されておらず、
前記第1側壁絶縁膜と前記第2側壁絶縁膜とは一体的に形成され、
前記半導体基板と前記第2ゲート電極との間に介在する前記第2ゲート絶縁膜の第1厚みよりも、前記第1ゲート電極と前記第2ゲート電極との間に介在する前記第1側壁絶縁膜と前記第2ゲート絶縁膜との合計の第2厚みが大きい、半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート電極と前記半導体基板との間に介在する部分の前記第2ゲート絶縁膜は、前記半導体基板上の第1絶縁膜と、前記第1絶縁膜上の第2絶縁膜と、前記第2絶縁膜上の第3絶縁膜とを有し、
前記第2絶縁膜が前記電荷蓄積部として機能し、
前記第1絶縁膜および前記第3絶縁膜のそれぞれのバンドギャップは、前記第2絶縁膜のバンドギャップよりも大きい、半導体装置。 - 請求項2記載の半導体装置において、
前記第1絶縁膜、前記第1側壁絶縁膜および前記第2側壁絶縁膜は、同じ材料からなる、半導体装置。 - 請求項2記載の半導体装置において、
前記第1側壁絶縁膜および前記第2側壁絶縁膜のそれぞれのバンドギャップは、前記第2絶縁膜のバンドギャップよりも大きい、半導体装置。 - 請求項2記載の半導体装置において、
前記第1絶縁膜、前記第1側壁絶縁膜および前記第2側壁絶縁膜は、それぞれ酸化シリコンからなる、半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート電極と前記半導体基板との間に介在する部分の前記第2ゲート絶縁膜は、前記半導体基板上の第1絶縁膜と、前記第1絶縁膜上の第2絶縁膜と、前記第2絶縁膜上の第3絶縁膜とを有し、
前記第1絶縁膜、前記第3絶縁膜、前記第1側壁絶縁膜および前記第2側壁絶縁膜は、それぞれ酸化シリコンからなり、
前記第2絶縁膜は、窒化シリコンからなる、半導体装置。 - 請求項6記載の半導体装置において、
前記第1ゲート電極と前記第2ゲート電極との間に介在する部分の前記第2ゲート絶縁膜は、前記第2絶縁膜および前記第3絶縁膜を有し、前記第1絶縁膜を有していない、半導体装置。 - 請求項1記載の半導体装置において、
前記第1サイドウォールスペーサの下の前記半導体基板に形成された、第1導電型の第1半導体領域と、
前記半導体基板において、前記第1半導体領域に隣接して形成された、前記第1半導体領域よりも高不純物濃度で前記第1導電型の第2半導体領域と、
前記第2サイドウォールスペーサの下の前記半導体基板に形成された、前記第1導電型の第3半導体領域と、
前記半導体基板において、前記第3半導体領域に隣接して形成された、前記第3半導体領域よりも高不純物濃度で前記第1導電型の第4半導体領域と、
を更に有する、半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板上に前記第1ゲート電極と離間して前記第1ゲート電極の前記第1側面に対向する側に配置されたダミーゲート電極と、
前記ダミーゲート電極の前記第1ゲート電極に対向する第4側面上に形成された第3側壁絶縁膜と、
を更に有し、
前記第2ゲート電極は、前記第1ゲート電極と前記ダミーゲート電極との間の領域と、前記ダミーゲート電極の周囲にも形成され、
前記ダミーゲート電極と前記第2ゲート電極との間には、前記第3側壁絶縁膜および前記第2ゲート絶縁膜が介在し、
前記第3側壁絶縁膜は、前記第2ゲート電極の下には形成されていない、半導体装置。 - 請求項9記載の半導体装置において、
前記ダミーゲート電極と前記第1ゲート電極とは、互いに分離されているが、共通の導電膜により形成されており、
前記第3側壁絶縁膜と前記第1側壁絶縁膜とは、互いに分離されているが、共通の絶縁膜により形成されている、半導体装置。 - 請求項10記載の半導体装置において、
前記半導体基板上に、前記第1ゲート電極、前記第2ゲート電極、前記ダミーゲート電極、前記第1側壁絶縁膜、前記第2側壁絶縁膜、前記第3側壁絶縁膜、前記第1サイドウォールスペーサおよび前記第2サイドウォールスペーサを覆うように形成された層間絶縁膜と、
前記層間絶縁膜に埋め込まれた第1導電性プラグと、
を更に有し、
前記第1導電性プラグは、前記ダミーゲート電極の周囲に形成されている部分の前記第2ゲート電極上に配置されて、前記第2ゲート電極に電気的に接続されている、半導体装置。 - 請求項11記載の半導体装置において、
前記半導体基板に形成された素子分離領域を更に有し、
前記ダミーゲート電極は、前記素子分離領域上に形成されている、半導体装置。 - 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
(a)半導体基板を用意する工程、
(b)前記半導体基板上に、第1ゲート絶縁膜を介して、前記メモリセル用の第1ゲート電極を形成する工程、
(c)前記半導体基板上に、前記第1ゲート電極を覆うように、第1絶縁膜を形成する工程、
(d)前記第1絶縁膜を異方性エッチングすることにより、前記第1ゲート電極の第1側面上に第1側壁絶縁膜を形成し、前記第1ゲート電極の前記第1側面とは反対側の第2側面上に第2側壁絶縁膜を形成する工程、
(e)前記(d)工程後、前記半導体基板上に、電荷蓄積部を有する第2ゲート絶縁膜を介して前記メモリセル用の第2ゲート電極を形成する工程であって、前記第1ゲート電極の前記第1側面側に、前記第1側壁絶縁膜および前記第2ゲート絶縁膜を介して前記第1ゲート電極と隣り合うように、前記第2ゲート電極を形成する工程、
(f)前記(e)工程後、前記第1ゲート電極および前記第2側壁絶縁膜をマスクとして用いてイオン注入を行うことにより、前記半導体基板に第1導電型の第1半導体領域を、前記第2側壁絶縁膜に自己整合して形成する工程、
(g)前記(f)工程後、前記第1ゲート電極の前記第2側面上に前記第2側壁絶縁膜を介して第1サイドウォールスペーサを形成する工程、
(h)前記(g)工程後、前記第1サイドウォールスペーサをマスクとして用いてイオン注入を行うことにより、前記半導体基板に前記第1半導体領域よりも高不純物濃度で前記第1導電型の第2半導体領域を、前記第1サイドウォールスペーサに自己整合して形成する工程、
を有し、
前記第2ゲート絶縁膜は、前記半導体基板と前記第2ゲート電極との間と、前記第1ゲート電極と前記第2ゲート電極との間とにわたって延在し、
前記第1ゲート電極と前記第2ゲート電極との間において、前記第1側壁絶縁膜が前記第1ゲート電極側に位置し、前記第2ゲート絶縁膜が前記第2ゲート電極側に位置し、
前記半導体基板と前記第2ゲート電極との間に介在する前記第2ゲート絶縁膜の第1厚みよりも、前記第1ゲート電極と前記第2ゲート電極との間に介在する前記第1側壁絶縁膜および前記第2ゲート絶縁膜の合計の第2厚みが大きい、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(b)工程は、
(b1)前記第1ゲート電極用の第1導電膜を形成する工程、
(b2)前記第1導電膜をパターニングして前記第1ゲート電極を形成する工程、
を含む、半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記(b2)工程では、前記第1導電膜をパターニングすることにより、前記第1ゲート電極と、前記第1ゲート電極の前記第1側面側に配置されかつ前記第1ゲート電極と離間するダミーゲート電極とが形成され、
前記(c)工程では、前記半導体基板上に、前記第1ゲート電極および前記ダミーゲート電極を覆うように、前記第1絶縁膜が形成され、
前記(d)工程では、前記第1絶縁膜を異方性エッチングすることにより、前記第1ゲート電極の第1側面上に前記第1側壁絶縁膜が形成され、前記第1ゲート電極の前記第2側面上に前記第2側壁絶縁膜が形成され、前記ダミーゲート電極の前記第1ゲート電極に対向する第3側面上に第3側壁絶縁膜が形成され、
前記(e)工程では、前記第2ゲート電極は、前記第1ゲート電極と前記ダミーゲート電極との間の領域と、前記ダミーゲート電極の周囲にも形成され、
前記ダミーゲート電極と前記第2ゲート電極との間には、前記第3側壁絶縁膜および前記第2ゲート絶縁膜が介在する、半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記(h)工程後、
(i)前記半導体基板上に、前記第1ゲート電極、前記第2ゲート電極、前記ダミーゲート電極、前記第1側壁絶縁膜、前記第2側壁絶縁膜、前記第3側壁絶縁膜、および前記第1サイドウォールスペーサを覆うように、層間絶縁膜を形成する工程、
(j)前記層間絶縁膜に埋め込まれた第1導電性プラグを形成する工程、
を更に有し、
前記第1導電性プラグは、前記ダミーゲート電極の周囲に形成されている部分の前記第2ゲート電極上に配置されて、前記第2ゲート電極に電気的に接続される、半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記(e)工程は、
(e1)前記半導体基板上に、前記第1ゲート電極および前記ダミーゲート電極を覆うように、前記第2ゲート電極用の第2導電膜を形成する工程、
(e2)前記第2導電膜をエッチバックして、前記第2ゲート電極を形成する工程、
を含む、半導体装置の製造方法。 - 不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
(a)半導体基板を用意する工程、
(b)前記半導体基板上に、第1ゲート絶縁膜を介して、第1ダミーゲート電極を形成する工程、
(c)前記半導体基板上に、前記第1ダミーゲート電極を覆うように、第1絶縁膜を形成する工程、
(d)前記第1絶縁膜を異方性エッチングすることにより、前記第1ダミーゲート電極の第1側面上に第1側壁絶縁膜を形成し、前記第1ダミーゲート電極の前記第1側面とは反対側の第2側面上に第2側壁絶縁膜を形成する工程、
(e)前記(d)工程後、前記半導体基板上に、電荷蓄積部を有する第2ゲート絶縁膜を介して第2ダミーゲート電極を形成する工程であって、前記第1ダミーゲート電極の前記第1側面側に、前記第1側壁絶縁膜および前記第2ゲート絶縁膜を介して前記第1ダミーゲート電極と隣り合うように、前記第2ダミーゲート電極を形成する工程、
(f)前記(e)工程後、前記第1ダミーゲート電極および前記第2側壁絶縁膜をマスクとして用いてイオン注入を行うことにより、前記半導体基板に第1導電型の第1半導体領域を、前記第2側壁絶縁膜に自己整合して形成する工程、
(g)前記(f)工程後、前記第1ダミーゲート電極の前記第2側面上に前記第2側壁絶縁膜を介して第1サイドウォールスペーサを形成する工程、
(h)前記(g)工程後、前記第1サイドウォールスペーサをマスクとして用いてイオン注入を行うことにより、前記半導体基板に前記第1半導体領域よりも高不純物濃度で前記第1導電型の第2半導体領域を、前記第1サイドウォールスペーサに自己整合して形成する工程、
(i)前記(h)工程後、前記半導体基板上に、前記第1ダミーゲート電極、前記第2ダミーゲート電極、前記第1側壁絶縁膜、前記第2側壁絶縁膜、および前記第1サイドウォールスペーサを覆うように、層間絶縁膜を形成する工程、
(j)前記(i)工程後、前記層間絶縁膜を研磨して、前記第1ダミーゲート電極および前記第2ダミーゲート電極を除去する工程、
(k)前記(j)工程で前記第1ダミーゲート電極が除去された領域である第1溝内に前記メモリセル用の第1ゲート電極を形成し、前記(j)工程で前記第2ダミーゲート電極が除去された領域である第2溝内に前記メモリセル用の第2ゲート電極を形成する工程、
を有し、
前記第2ゲート絶縁膜は、前記半導体基板と前記第2ダミーゲート電極との間と、前記第1ダミーゲート電極と前記第2ダミーゲート電極との間とにわたって延在し、
前記第1ダミーゲート電極と前記第2ダミーゲート電極との間において、前記第1側壁絶縁膜が前記第1ダミーゲート電極側に位置し、前記第2ゲート絶縁膜が前記第2ダミーゲート電極側に位置し、
前記半導体基板と前記第2ダミーゲート電極との間に介在する前記第2ゲート絶縁膜の第1厚みよりも、前記第1ダミーゲート電極と前記第2ダミーゲート電極との間に介在する前記第1側壁絶縁膜および前記第2ゲート絶縁膜の合計の第2厚みが大きい、半導体装置の製造方法。 - 請求項18記載の半導体装置の製造方法において、
前記第1側壁絶縁膜と前記第2ゲート絶縁膜との積層体が、前記第1溝と前記第2溝との間の隔壁として機能する、半導体装置の製造方法。 - 請求項18記載の半導体装置の製造方法において、
前記第1ゲート電極および前記第2ゲート電極は、いずれもメタルゲート電極である、半導体装置の製造方法。
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