DE102011106922B4 - Verfahren zur Herstellung eines Corner-Transistors und Corner-Transistor - Google Patents

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Abstract

Verfahren zum Herstellen eines Corner-Transistors, umfassend: Bilden einer Isolationsstruktur in einem Substrat, um einen aktiven Bereich zu definieren; Ausführen eines Behandlungsverfahrens, um dem Substrat in dem aktiven Bereich an der oberen Kante eine Kante zu geben, die einen spitzen Winkel einschließt; Bedecken des Substrats im aktiven Bereich mit einer Gate-Dielektrikumsschicht; Bilden eines Gate-Leiters über der Gate-Dielektrikumsschicht; und Bilden eines Source-Bereichs und eines Drain-Bereichs in dem Substrat neben dem Gate-Leiter.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die Erfindung betrifft eine Halbleitervorrichtung und deren Herstellung, und dabei einen Corner-Transistor bzw. Eck-Transistor und ein Verfahren zu dessen Herstellung.
  • Beschreibung des Standes der Technik
  • Um den Ansprüchen der Miniaturisierung von elektronischen Produkten zu genügen, werden die Ausmaße der Vorrichtungen und die Abstände zwischen den Vorrichtungen in integrierten Schaltkreisen entsprechend reduziert. Jedoch können die Ausmaße oder die Abstände der Vorrichtungen nicht willkürlich reduziert werden und die Reduktion ist durch gewisse Aspekte beschränkt, die durch die Vorrichtungsminiaturisierung hervorgerufen werden.
  • Die Dimensionen eines Transistors, als fundamentale Vorrichtung eines IC, bzw. integrierten Schaltkreises, bzw. Mikrochips, werden üblicherweise durch die Verringerung der Länge des Gate-Leiters reduziert. Jedoch benötigen bestimmte Arten von Transistoren relativ hohe Spannungen für ihren Betrieb. Deshalb ist die Reduzierung der Vorrichtungsgröße (Gate-Länge) stark beschränkt.
  • Die US 2004/0 080 019 A1 offenbart integrierte Schaltkreise einschließlich einer Isolierungsregion. Die Vorrichtungen umfassen eine integriertes Schaltungssubstrat und einen Graben in dem integrierten Schaltungssubstrat, der einen aktiven Bereich der integrierten Schaltungsvorrichtung definiert. Eine Siliziumschicht wird auf dem integrierten Schaltungssubstrat bereitgestellt, die sich über eine Kante des Grabens und entlang eines oberen Abschnitts einer ersten Seitenwand des Grabens erstreckt. Ein isolierendes Material ist benachbart zu der Siliziumschicht, die sich über etwas von oder den gesamten Graben erstreckt, um den Isolierungsbereich zu definieren. Die sich über den Rand des Grabens erstreckende Siliziumschicht stellt einen Überhang bereit.
  • Zusammenfassung der Erfindung
  • Dementsprechend stellt diese Erfindung einen Corner-Transistor bereit, der über eine verbesserte Leistung verfügt und reduzierte Ausmaße aufweist.
  • Diese Erfindung stellt außerdem ein Verfahren zur Herstellung eines Corner-Transistors bereit, der die Leistung des Transistors verbessert und dessen Größe durch ein einfaches Verfahren reduzieren kann.
  • Das Verfahren zur Herstellung eines Corner-Transistors dieser Erfindung wird wie folgt beschrieben: Eine Isolationsstruktur wird in einem Substrat gebildet, um einen aktiven Bereich zu definieren. Ein Behandlungsverfahren wird ausgeführt, um dem Substrat im aktiven Bereich eine spitze Kante an dessen oberer Kante zu geben. Das Substrat im aktiven Bereich ist mit einer Gate-Dielektrikumsschicht bedeckt. Über der Gate-Dielektrikumsschicht wird ein Gate-Leiter gebildet. Ein Source-Bereich und ein Drain-Bereich werden in dem Substrat neben dem Gate-Leiter gebildet.
  • In einer Ausführungsform umfasst das Behandlungsverfahren der oberen Fläche des Substrats im aktiven Bereich Maßnahmen um eine gekrümmte Form zu geben.
  • In einer Ausführungsform umfasst das Behandlungsverfahren die folgenden Schritte. Ein thermischer Oxidationsprozess wird durchgeführt, um eine Oberfläche des Substrats im aktiven Bereich zu oxidieren und eine Oxidschicht mit einem gekrümmten Profil zu bilden. Anschließend wird die Oxidschicht und ein Teil der Isolationsstruktur entfernt, sodass die Oberfläche des Substrats im aktiven Bereich und die spitzen Kanten über die Oberfläche der verbleibenden Isolationsstruktur hervorstehen. Die Gate-Dielektrikumsschicht kann auch die spitzen Kanten bedecken. Das Behandlungsverfahren kann weiterhin die Durchführung eines ersten Ätzvorgangs umfassen, um einen Teil des Substrats im aktiven Bereich zu entfernen, sodass die Oberfläche des verbleibenden Substrats im aktiven Bereich niedriger als die verbleibende Isolationsstruktur ist und somit ein Graben gebildet wird. Der erste Ätzvorgang kann einen anisotropen Ätzvorgang umfassen.
  • Das Behandlungsverfahren kann, nachdem der erste Ätzvorgang durchgeführt wurde, das Durchführen eines zweiten Ätzvorgangs umfassen, um einen Teil der Isolationsstruktur an den Seitenwänden des Grabens zu entfernen, sodass die Oberfläche des verbleibenden Substrats im aktiven Bereich und die spitzen Kanten über den Grund des Grabens hervorstehen. Der zweite Ätzvorgang kann einen isotropen Ätzvorgang umfassen. Die Gate-Dielektrikumsschicht kann auch die spitzen Kanten bedecken.
  • In einer Ausführungsform umfasst das Behandlungsverfahren das Durchführen eines ersten Ätzvorgangs, um einen Teil des Substrats des aktiven Bereichs zu entfernen, sodass die Oberfläche des verbleibenden Substrats im aktiven Bereich niedriger als die Isolationsstruktur ist und somit ein Graben gebildet wird. Der erste Ätzvorgang kann einen anisotropen Ätzvorgang umfassen.
  • Das Behandlungsverfahren kann, nachdem der erste Ätzvorgang durchgeführt wurde, die Durchführung eines zweiten Ätzvorgangs umfassen, um einen Teil der Isolationsstruktur an den Seitenwänden des Grabens zu entfernen, sodass die Oberfläche des verbleibenden Substrats im aktiven Bereich und die spitzen Kanten über den Grund des Grabens hervorstehen. Der zweite Ätzvorgang kann einen isotropen Ätzvorgang umfassen. Die Gate-Dielektrikumsschicht kann auch die spitzen Kanten bedecken.
  • Der Corner-Transistor dieser Erfindung umfasst ein Substrat, eine Gate-Dielekrikumsschicht, einen Gate-Leiter, einen Source-Bereich und einen Drain-Bereich. Das Substrat beinhaltet eine Isolationsstruktur, die einen aktiven Bereich definiert, wobei das Substrat im aktiven Bereich spitze Kanten an zwei Kanten hat. Die Gate-Dielektrikumsschicht bedeckt das Substrat im aktiven Bereich. Der Gate-Leiter ist über der Gate-Dielektrikumsschicht angeordnet. Der Source-Bereich und der Drain-Bereich befinden sich in dem Substrat neben dem Gate-Leiter.
  • In einer Ausführungsform stehen die obere Oberfläche des Substrats des aktiven Bereichs und die spitzen Kanten über der Oberfläche der Isolationsstruktur hervor.
  • In einer Ausführungsform ist die obere Oberfläche des Substrats im aktiven Bereich niedriger als die obere Oberfläche der Isolationsstruktur, sodass ein Graben gebildet wird, der die obere Oberfläche des Substrats des aktiven Bereichs freilegt.
  • In einer Ausführungsform ist die obere Oberfläche des Substrats im aktiven Bereich niedriger als die obere Oberfläche der Isolationsstruktur, sodass ein Graben gebildet wird und die obere Oberfläche des Substrats im aktiven Bereichs und die spitzen Kanten über den Grund des Grabens hervorstehen. Die Gate-Dielektrikumsschicht kann auch die spitzen Kanten bedecken.
  • In einer Ausführungsform hat die obere Oberfläche des Substrats des aktiven Bereichs eine gekrümmte Form.
  • Dementsprechend kann der Corner-Transistor dieser Erfindung einen Gate-Leiter vom Graben-Typ haben, um die Vorrichtungsgröße zu reduzieren. Außerdem kann, dadurch dass das Substrat zwischen dem Source-Bereich und dem Drain-Bereich spitze Kanten hat und der Gate-Leiter die spitzen Kanten bedecken kann, die Leistung der Vorrichtung verbessert werden.
  • Andererseits kann das Verfahren zur Herstellung eines Corner-Transistors dieser Erfindung durch einen einfachen Vorgang einen Gate-Leiter vom Graben-Typ bilden, der eine einfache Reduktion bzw. Verringerung der Vorrichtungsgröße ermöglicht und auch spitze Kanten auf dem Substrat zwischen dem Source-Bereich und dem Drain-Bereich bildet und veranlasst, dass der Gate-Leiter die spitzen Kanten bedeckt um die Leistung der Vorrichtung zu verbessern.
  • Um die oben genannten, und andere Gegenstände, Besonderheiten und Vorteile dieser Erfindung verständlich zu machen, wurde eine bevorzugte Ausführungsform mit Darstellungen im Folgenden detailliert beschrieben.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt die Draufsicht eines Corner-Transistors gemäß einer Ausführungsform dieser Erfindung.
  • Die 1A–1D zeigen ein Verfahren zur Herstellung eines Corner-Transistors gemäß einer ersten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie I-I in 1.
  • 1D-1 zeigt einen Corner-Transistor gemäß der ersten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie II-II in 1.
  • 1D-2 zeigt einen anderen Corner-Transistor gemäß der ersten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie II-II in 1.
  • Die 2A–2C zeigen ein Verfahren zur Herstellung eines Corner-Transistors gemäß einer zweiten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie I-I in 1.
  • 2C-1 zeigt einen Corner-Transistor gemäß der zweiten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie II-II in 1.
  • Die 3A–3D zeigen ein Verfahren zur Herstellung eines weiteren Corner-Transistors gemäß der zweiten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie I-I in 1.
  • 3D-1 zeigt einen weiteren Corner-Transistor gemäß der zweiten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie II-II in 1.
  • Beschreibung von Ausführungsformen
  • Diese Erfindung wird im Weiteren anhand von Ausführungsformen bezogen auf die beigefügten Zeichnungen erklärt, was nicht der Einschränkung des Schutzbereichs dieser Erfindung dienen soll.
  • 1 zeigt eine Draufsicht eines Corner-Transistors gemäß einer Ausführungsform dieser Erfindung. Die 1A–1D zeigen, in einer Querschnittsansicht entlang der Linie I-I in 1, ein Verfahren zur Herstellung eines Corner-Transistors gemäß einer ersten Ausführungsform dieser Erfindung. 1D-1 zeigt einen Corner-Transistor gemäß der ersten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie II-II in 1.
  • Bezugnehmend auf 1A wird im Substrat 10 eine Isolationsstruktur 12 gebildet um einen aktiven Bereich 14 zu definieren. Die Isolationsstruktur 12 kann durch die wohl bekannte STI (flache Grabenisolierung) gebildet werden und beinhaltet ein Isolationsmaterial, zum Beispiel Siliziumoxid.
  • Nachdem die Substratbereiche zur Bildung des Source-Bereichs 24 und des Drain-Bereichs 26 durch eine Maskenschicht (nicht dargestellt) abgedeckt wurden, wird, bezugnehmend auf die 1B–1C, ein Behandlungsverfahren durchgeführt, um dem Substrat 10 im aktiven Bereich 14 spitze Kanten 16 an zwei Kanten zu geben, die an die Isolationsstruktur angrenzen. In dieser Ausführungsform umfasst das Behandlungsverfahren zwei Stufen. In der ersten Stufe wird ein thermischer Oxidationsprozess durchgeführt, um die obere Oberfläche 10a des Substrats 10 im aktiven Bereich 14 zu oxidieren und somit eine Oxidschicht 18 mit einem gekrümmten Profil zu bilden.
  • Bezugnehmend auf 1C, umfasst die zweite Stufe des Behandlungsverfahrens ein Entfernen der Oxidschicht 18 mit dem gekrümmten Profil und eines Teils der Isolationsstruktur 12, sodass die obere Oberfläche 10b des Substrats 10 im aktiven Bereich 14 und die spitzen Kanten 16 über der oberen Oberfläche 12a der Isolationsstruktur 12 hervorstehen. Der Ausdruck ”spitze Kante” bedeutet, dass der Winkel, der von der oberen Oberfläche 10b und einer Seitenwand 10c des Substrats 10 im aktiven Bereich 14 gebildet wird, ein spitzer Winkel ist. Die spitzen Kanten 16 erstrecken sich in Richtung des oberen Raums des Substrats 10 und stehen über der oberen Oberfläche 12a der Isolationsstruktur 12 hervor. Das Verfahren zur Entfernung der Oxidschicht 18 und eines Teils der Isolationsstruktur 12 kann einen anisotropen Ätzvorgang umfassen, z. B. einen Trockenätzvorgang. In dieser Ausführungsform hat die freigelegte obere Oberfläche 10b des Substrats 10 im aktiven Bereich 14 eine gekrümmte Form nachdem die Oxidschicht 18 mit dem gekrümmten Profil entfernt wurde. Allerdings ist diese Erfindung dadurch nicht eingeschränkt und kann alternative Entfernungsvorgänge nutzen, die zum Bilden von spitzen Kanten im Substrat 10 des aktiven Bereichs 14 geeignet sind.
  • Bezugnehmend auf die 1D und 1D-1 wird anschließend eine Gate-Dielektrikumsschicht 20 über dem Substrat 10 gebildet, die die freigelegten Oberflächen des Substrats 10 im aktiven Bereich 14 bedeckt, welche die obere Oberfläche 10b und die spitzen Kanten 16 einschließt. Dann wird über der Gate-Dielektrikumsschicht 20 und der Isolationsstruktur 12 ein strukturierter Gate-Leiter 22 gebildet. Dann wird in dem Substrat 10 neben dem Gate-Leiter 22 ein Source-Bereich 24 und ein Drain-Bereich 26 gebildet. Die Gate-Dielektrikumsschicht 20 kann Siliziumoxid, SiON oder Metalloxid umfassen und kann durch thermische Oxidation oder Abscheidung gebildet werden. Der Gate-Leiter 22 kann dotierte Polysilizium umfassen und durch Bildung einer undotierten Polysiliziumschicht durch chemische Dampfabscheidung (CVD) und anschließender Ionenimplantierung in Diese gebildet werden. Alternativ kann der Gate-Leiter 22 durch einen CVD-Prozess mit in-situ Dotierung gebildet werden. Der strukturierte Gate-Leiter 22 kann durch einen Lithografie-Prozess und einen Ätzvorgang definiert werden.
  • Der Corner-Transistor 100A, der in der obigen Ausführungsform gebildet wurde, umfasst ein Substrat 10, eine Gate-Dielektrikumsschicht 20, einen Gate-Leiter 22, einen Source-Bereich 24 und einen Drain-Bereich 26. Das Substrat 10 hat in sich eine Isolationsstruktur 12, die einen aktiven Bereich 14 definiert. Die Gate-Dielektrikumsschicht 20, der Gate-Leiter 22, der Source-Bereich 24 und der Drain-Bereich 26 liegen alle im aktiven Bereich 14. Im aktiven Bereich 14 ist die obere Oberfläche 10b des Substrats 10 zwischen dem Source-Bereich 24 und dem Drain-Bereich 26 niedriger als die oberen Oberflächen 10e des Source-Bereichs 24 und des Drain-Bereichs 26, sodass der Source-Bereich 24, der Drain-Bereich 26 und das Substrat 10 zwischen sich einen Graben 28 bilden, wobei die obere Oberfläche 10b des Substrats 10 der Boden des Grabens 28 ist. Andererseits ist die obere Oberfläche 10b des Substrats 10 zwischen dem Source-Bereich 24 und dem Drain-Bereich 26 aufgrund der Abdeckung der Maskenschicht in der Formation der Oxidschicht 18 höher als die obere Oberfläche 12a der Isolationsstruktur 12, und das Substrat 10 zwischen dem Source-Bereich 24 und dem Drain-Bereich 26 hat spitzte Kanten 16. Daher stehen die obere Oberfläche 10b des Substrats 10 zwischen dem Source-Bereich 24 und dem Drain-Bereich 26 und die spitzen Kanten 16 über der oberen Oberfläche 12a der Isolationsstruktur 12 hervor. Der Gate-Leiter 22 ist über der Gate-Dielektrikumsschicht 20 und der Isolationsstruktur 12 angeordnet und bedeckt die spitzen Kanten 16. Der Source-Bereich 24 und der Drain-Bereich 26 sind in dem Substrat 10 neben dem Gate-Leiter 22 platziert. Ein Teil der Oberfläche des Substrats 10 entlang der Seitenwände und des Grunds des Grabens 28 dient als Kanal-Bereich.
  • Es ist außerdem möglich, dass die Substratbereiche zur Bildung des Source-Bereichs 24 und des Drain-Bereichs 26 vor dem Behandlungsverfahren nicht durch eine Maskenschicht abgedeckt sind. In diesem Fall werden die Substratbereiche zur Bildung des Source-Bereichs 24 und des Drain-Bereichs 26 in dem Behandlungsverfahren ebenfalls oxidiert, sodass in dem resultierenden Corner-Transistor 100A' die obere Oberfläche 10e' des Source-Bereichs 24 und des Drain-Bereichs 26 dieselbe Höhe hat wie die scharfe Kante der oberen Oberfläche 10b' des Substrats zwischen ihnen, wie in 1D-2 gezeigt.
  • Die 2A–2C zeigen ein Verfahren zur Herstellung eines Corner-Transistors gemäß einer zweiten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie I-I in 1. 2C-1 zeigt, in einer Querschnittsansicht entlang der Linie II-II in 1, den Corner-Transistor gemäß der zweiten Ausführungsform.
  • Bezugnehmend auf die 2A–2B wird eine Isolationsstruktur 12 in dem Substrat 10 gebildet um einen aktiven Bereich 14 (2A) zu definieren, wie oben beschrieben. Nachdem die Substratbereiche zur Bildung des Source-Bereichs 24 und des Drain-Bereichs 26 mit einer Maskenschicht (nicht dargestellt) abgedeckt wurden, wird ein unterschiedliches Behandlungsverfahren zur Bildung der spitzen Kanten durchgeführt. Das Behandlungsverfahren umfasst nur eine Stufe, der einen ersten Ätzvorgang (2B) umfasst, der einen Teil des Substrats 10 im aktiven Bereich 14 entfernt, sodass die obere Oberfläche 10d des verbleibenden Substrats 10 im aktiven Bereich 14 ausreichend niedriger als die Oberfläche 12a der Isolationsstruktur 12 ist und dadurch der Graben 30 gebildet wird. Der erste Ätzvorgang umfasst einen anisotropen Ätzvorgang, der ein Trockenätzvorgang sein kann.
  • Bezugnehmend auf die die 1, 2C und 2C-1, wird dann eine Gate-Dielektrikumsschicht 20 über dem Substrat 10 am Grund des Grabens 30 mit dem oben beschriebenen Verfahren gebildet. Über der Gate-Dielektrikumsschicht 20 und der Isolationsstruktur 12 wird dann ein strukturierter Gate-Leiter 22 gebildet. Dann werden ein Source-Bereich 24 und ein Drain-Bereich 26 in dem Substrat 10 neben dem Gate-Leiter 22 gebildet.
  • Der Corner-Transistor 100B, der in der zweiten Ausführungsform gebildet wird, umfasst ähnlich ein Substrat 10, eine Gate-Dielektrikumsschicht 20, einen Gate-Leiter 22, einen Source-Bereich 24 und einen Drain-Bereich 26, aber die obere Oberfläche 10d des Substrats 10 zwischen dem Source-Bereich 24 und dem Drain-Bereich 26 ist nicht nur niedriger als die obere Oberfläche 10e des Source-Bereichs 24 und des Drain-Bereichs 26, sondern auch niedriger als die obere Oberfläche 12a der Isolationsstruktur 12. Der Graben 30 legt die obere Oberfläche 10d des Substrats 10 im aktiven Bereich 14 frei, bevor die Gate-Dielektrikumsschicht 20 gebildet wird.
  • In einer modifizierten Version der zweiten Ausführungsform dieser Erfindung umfasst das Behandlungsverfahren drei Stufen. Im Besonderen wird das Verfahren der ersten Ausführungsform dieser Erfindung, wie in den 1A–1C gezeigt, die die oben erwähnten Stufen 1 und 2 des Behandlungsverfahrens in der ersten Ausführungsform umfasst, durchgeführt, um die Isolationsstruktur 12, welche den aktiven Bereich 14 definiert, zu bilden und die obere Oberfläche 10b des Substrats 10 im aktiven Bereich 14 und die spitzen Kanten 16 über die Oberfläche der Isolationsstruktur 12 hervorstehen zu lassen. Die dritte Stufe des modifizierten Behandlungsverfahrens ist der oben erwähnte erste Ätzvorgang und wird nicht erneut beschrieben.
  • Die 3A–3D zeigen ein Verfahren zur Herstellung eines anderen Corner-Transistors gemäß der zweiten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie I-I in 1. 3D-1 zeigt einen weiteren Corner-Transistor gemäß der zweiten Ausführungsform dieser Erfindung in einer Querschnittsansicht entlang der Linie II-II in 1.
  • Bezugnehmend auf die 3A–3B wird eine Isolationsstruktur 12 im Substrat 10 gebildet, um einen aktiven Bereich 14 (3A) wie oben zu definieren. Nachdem die Substratbereiche zur Bildung des Source-Bereichs 24 und des Drain-Bereichs 26 mit einer Maskenschicht (nicht gezeigt) abgedeckt wurden, wird der erste Ätzvorgang des Behandlungsvorgangs durchgeführt um einen Teil des Substrats 10 zwischen den zwei Teilen der Isolationsstruktur 12 zu entfernen und einen Graben 30 zu bilden.
  • Bezugnehmend auf 3C wird dem in dem Behandlungsverfahren der zweite Ätzvorgang durchgeführt um einen Teil der Isolationsstruktur 12 an den Seitenwänden des Grabens 30 zu entfernen und damit einen breiteren Graben 40 zu bilden. Dadurch stehen die obere Oberfläche 10d des Substrats 10 im aktiven Bereich 14 und die spitzen Kanten 16 über den Grund 40a des Grabens 40 hervor. Der zweite Ätzvorgang kann ein isotroper Ätzvorgang sein, wie beispielsweise ein Nassätzvorgang.
  • Bezugnehmend auf die 1, 3D und 3D-1 wird eine Gate-Dielektrikumsschicht 20 über dem Substrat 10 gebildet, die die obere Oberfläche 10d des Substrats 10 und die spitzen Kanten 16 bedeckt, welche am Grund 40a des Grabens 40 freiliegen. Über der Gate-Dielektrikumsschicht 20 und der Isolationsstruktur 12 wird ein strukturierter Gate-Leiter 22 gebildet. Dann werden ein Source-Bereich 24 und ein Drain-Bereich 26 in dem Substrat 10 neben dem Gate-Leiter 22 gebildet.
  • Der Corner-Transistor 100C, der wie oben gebildet wurde, umfasst auf ähnliche Art und Weise ein Substrat 10, eine Gate-Dielektrikumsschicht 20, einen Gate-Leiter 22, einen Source-Bereich 24 und einen Drain-Bereich 26, wobei die obere Oberfläche 10d des Substrats 10 zwischen dem Source-Bereich 24 und dem Drain-Bereich 26 nicht nur niedriger als die obere Oberfläche 10e des Source-Bereichs 24 und des Drain-Bereichs 26 ist, sondern auch niedriger als die obere Oberfläche 12a der Isolationsstruktur 12, wie oben. Der Unterschied zwischen diesem und dem oberen Corner-Transistor (100B), gemäß der zweiten Ausführungsform, ist, dass die obere Oberfläche 10d des Substrats 10 im aktiven Bereich 14 und die spitzen Kanten 16 über den Grund 40a des Grabens 40 hervorstehen.
  • Diese Erfindung nutzt, gemäß den oberen Ausführungsformen, ein einfaches Verfahren zur Herstellung eines Corner-Transistors. Das Substrat zwischen dem Source-Bereich und dem Drain-Bereich hat spitze Kanten, sodass der Gate-Leiter die spitzen Kanten bedeckt, um die Leistung der Vorrichtung zu verbessern. Inzwischen kann der Gate-Leiter des Transistors in einem Graben angeordnet werden um eine einfache Verringerung der Vorrichtungsgröße zu ermöglichen.

Claims (20)

  1. Verfahren zum Herstellen eines Corner-Transistors, umfassend: Bilden einer Isolationsstruktur in einem Substrat, um einen aktiven Bereich zu definieren; Ausführen eines Behandlungsverfahrens, um dem Substrat in dem aktiven Bereich an der oberen Kante eine Kante zu geben, die einen spitzen Winkel einschließt; Bedecken des Substrats im aktiven Bereich mit einer Gate-Dielektrikumsschicht; Bilden eines Gate-Leiters über der Gate-Dielektrikumsschicht; und Bilden eines Source-Bereichs und eines Drain-Bereichs in dem Substrat neben dem Gate-Leiter.
  2. Verfahren nach Anspruch 1, wobei das Behandlungsverfahren umfasst: Versehen der oberen Oberfläche des Substrats im aktiven Bereich mit einer gekrümmten Form.
  3. Verfahren nach Anspruch 1, wobei das Behandlungsverfahren umfasst: Durchführen eines thermischen Oxidationsprozesses, um eine Oberfläche des Substrats im aktiven Bereich zu oxidieren und eine Oxidschicht mit einem gekrümmten Profil zu bilden; und Entfernen der Oxidschicht und eines Teils der Isolationsstruktur, sodass die Oberfläche des Substrats im aktiven Bereich und die spitzen Kanten über die Oberfläche der verbleibenden Isolationsstruktur hervorstehen.
  4. Verfahren nach Anspruch 3, wobei die Gate-Dielektrikumsschicht auch die spitzen Kanten bedeckt.
  5. Verfahren nach Anspruch 3, wobei das Behandlungsverfahren außerdem umfasst: Durchführen eines ersten Ätzvorgangs um einen Teil des Substrats im aktiven Bereich zu entfernen, sodass die Oberfläche des verbleibenden Substrats im aktiven Bereich niedriger als die verbleibende Isolationsstruktur ist und somit ein Graben gebildet wird.
  6. Verfahren nach Anspruch 5, wobei der erste Ätzvorgang einen anisotropen Ätzvorgang umfasst.
  7. Verfahren nach Anspruch 5, wobei das Behandlungsverfahren außerdem umfasst: Durchführen eines zweiten Ätzvorgangs, um einen Teil der Isolationsstruktur an den Seitenwänden des Grabens zu entfernen, sodass die Oberfläche des verbleibenden Substrats im aktiven Bereich und die spitzen Kanten über den Grund des Grabens hervorstehen.
  8. Verfahren nach Anspruch 7, wobei der zweite Ätzvorgang einen isotropen Ätzvorgang umfasst.
  9. Verfahren nach Anspruch 7, wobei die Gate-Dielektrikumsschicht auch die spitzen Kanten bedeckt.
  10. Verfahren nach Anspruch 1, wobei das Behandlungsverfahren umfasst: Durchführen eines ersten Ätzvorgangs, um einen Teil des Substrats im aktiven Bereich zu entfernen, sodass die Oberfläche des verbleibenden Substrats im aktiven Bereich niedriger als die verbleibende Isolationsstruktur ist und somit ein Graben gebildet wird.
  11. Verfahren nach Anspruch 10, wobei der erste Ätzvorgang einen anisotropen Ätzvorgang umfasst.
  12. Verfahren nach Anspruch 10, wobei das Behandlungsverfahren außerdem umfasst: Durchführen eines zweiten Ätzvorgangs, um einen Teil der Isolationsstruktur an den Seitenwänden des Grabens zu entfernen, sodass die Oberfläche des verbleibenden Substrats im aktiven Bereich und die spitzen Ecken Kanten über den Grund des Grabens hervorstehen.
  13. Verfahren nach Anspruch 12, wobei der zweite Ätzvorgang einen isotropen Ätzvorgang umfasst.
  14. Verfahren nach Anspruch 12, wobei die Gate-Dielektrikumsschicht auch die spitzen Kanten bedeckt.
  15. Corner-Transistor, umfassend: ein Substrat, das eine Isolationsstruktur beinhaltet, welche einen aktiven Bereich definiert, wobei das Substrat im aktiven Bereich an zwei Kanten Kanten hat, die einen spitzen Winkel einschließen; eine Gate-Dielektrikumsschicht, die das Substrat im aktiven Bereich bedeckt; einen Gate-Leiter über der Gate-Dielektrikumsschicht; und einen Source-Bereich und einen Drain-Bereich in dem Substrat neben dem Gate-Leiter.
  16. Corner-Transistor nach Anspruch 15, wobei die obere Oberfläche des Substrats im aktiven Bereich und die spitzen Kanten über die Oberflächen der Isolationsstruktur hervorstehen.
  17. Corner-Transistor nach Anspruch 15, wobei die obere Oberfläche des Substrats im aktiven Bereich niedriger als die obere Oberfläche der Isolationsstruktur ist, sodass ein Graben gebildet wird, der die obere Oberfläche des Substrats im aktiven Bereich freilegt.
  18. Corner-Transistor nach Anspruch 15, wobei die obere Oberfläche des Substrats im aktiven Bereich niedriger als die obere Oberfläche der Isolationsstruktur ist, sodass ein Graben gebildet wird und die Oberfläche des Substrats im aktiven Bereich und die spitzen Kanten über den Grund des Grabens hervorstehen.
  19. Corner-Transistor nach Anspruch 18, wobei die Gate-Dielektrikumsschicht auch die spitzen Kanten bedeckt.
  20. Corner-Transistor nach Anspruch 15, wobei die obere Oberfläche des Substrats im aktiven Bereich eine gekrümmte Form hat.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116133398A (zh) * 2021-09-17 2023-05-16 长鑫存储技术有限公司 半导体结构及其制造方法
US20230197809A1 (en) * 2021-12-17 2023-06-22 Nanya Technology Corporation Semiconductor structure having a fin structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080019A1 (en) * 2001-07-13 2004-04-29 Oh Yong-Chul Methods for manufacturing integrated circuit devices including an isolation region defining an active region area

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4863562A (en) * 1988-02-11 1989-09-05 Sgs-Thomson Microelectronics, Inc. Method for forming a non-planar structure on the surface of a semiconductor substrate
JP3311070B2 (ja) 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US5858866A (en) * 1996-11-22 1999-01-12 International Business Machines Corportation Geometrical control of device corner threshold
US6465842B2 (en) * 1998-06-25 2002-10-15 Kabushiki Kaisha Toshiba MIS semiconductor device and method of fabricating the same
US6617226B1 (en) * 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20050167777A1 (en) * 2004-01-30 2005-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Microelectronic device with active layer bumper
US7238564B2 (en) * 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
KR100720232B1 (ko) 2005-12-30 2007-05-23 주식회사 하이닉스반도체 핀 구조의 반도체 소자의 형성방법
KR100720238B1 (ko) 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US7355262B2 (en) * 2006-03-17 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion topography engineering for high performance CMOS fabrication
US7879659B2 (en) * 2007-07-17 2011-02-01 Micron Technology, Inc. Methods of fabricating semiconductor devices including dual fin structures
TWI368314B (en) * 2008-04-25 2012-07-11 Nanya Technology Corp Recess channel transistor
JP2010050133A (ja) * 2008-08-19 2010-03-04 Elpida Memory Inc 半導体装置及び半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080019A1 (en) * 2001-07-13 2004-04-29 Oh Yong-Chul Methods for manufacturing integrated circuit devices including an isolation region defining an active region area

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