DE69420521T2 - Halbleiteranordnung mit tiefer gesetzter Gateelektrode und Verfahren zu deren Herstellung - Google Patents
Halbleiteranordnung mit tiefer gesetzter Gateelektrode und Verfahren zu deren HerstellungInfo
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Description
- Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauteils, und spezieller betrifft sie eine Verbesserung im Verfahren zum Herstellen eines hoch wirkungsvollen MOS-Elektrodeneffekt-Transistors.
- Ein wichtiges Problem, das mit der in jüngerer Zeit erfolgenden Miniaturisierung und dem höheren Wirkungsgrad von MOS-Elektrodeneffekt-Transistoren einhergeht, besteht darin, wie der Kurzkanaleffekt unterdrückbar ist. Als eine Vorgehensweise zum Meistern dieses Problems wurde eine Technik eines mit einem Gate versehenen MOS-Elektrodeneffekt-Transistors vorgeschlagen.
- Diese Technik unterdrückt den Kurzkanaleffekt dadurch, dass im Kanalgebiet in das Siliciumsubstrat hinein gegraben wird und praktisch die Kanallänge erhöht wird, wobei ferner der Widerstand für heiße Ladungsträger durch Wegbewegen des Kanalgebiets weg vom Source- und vom Drainteil verbessert ist.
- Die Fig. 1A und 1B zeigen einen Bearbeitungsablauf bei dieser Technik. Es handelt sich um eine Schnittansicht eines n-Kanal-MOS-Transistors, der auf einem Siliciumsubstrat ausgebildet ist. Wie es in Fig. 1A dargestellt ist, wird auf dem Siliciumsubstrat 1 ein LOCOS-Oxidfilm 2 zum Trennen von Elementen hergestellt und dann wird im Kanalgebiet ein flacher Graben 3 hergestellt.
- Dann wird ein Gateoxidfilm 4 auf der Oberfläche des Substrats einschließlich dem inneren Teil des Grabens mittels einer schnellen thermischen Technik unter Verwendung eines Oxiddiffusionsofens hergestellt. In diesem Zusammenhang wird der LOCOS-Oxidfilm 2 mit einer Dicke von 400 bis 500 nm hergestellt, und der Gateoxidfilm wird mit einer Dicke von 10 bis 20 nm hergestellt.
- In diesem Schritt werden Borionen eingeführt, um die Schwellenspannung Vth einzustellen.
- Ferner wird, wie es in Fig. 1B dargestellt ist, ein n&spplus;-Film aus Polysilicium von 200 bis 400 nm Dicke im Graben 3 und auf der Oberfläche des Substrats durch CVD aufgestapelt. Dann wird das Polysilicium mittels einer vorhandenen Trockenätztechnik bearbeitet, um eine Gateelektrode 5 des MOS- Transistors auszubilden.
- Dann werden n&spplus;-Ionen in die MOS-Transistoreinheit eingeführt, und es werden eine Sourcediffusionszone 6 und eine Draindiffusionszone 7 ausgebildet. Dann werden die Sourcediffusionszone 6 und die Draindiffusionszone 7 durch thermische Bearbeitung aktiviert, und ferner wird jede Elektrode unter Verwendung einer vorhandenen Leiterbahntechnik (nicht dargestellt) hergestellt. Der MOS-Transistor wird entsprechend dem oben beschriebenen Ablauf hergestellt.
- Da es jedoch erforderlich ist, die Positionen der Elektrodenränder und den flachen Graben 3 zur Übereinstimmung zu bringen, wenn die Gateelektrode bearbeitet wird, wie es in Fig. 1B dargestellt ist, besteht die Möglichkeit, dass die effektive Gatelänge Leff variiert. Daher bestand ein Problem dahingehend, dass die Streuung der Eigenschaften zunahm und so eine Verbesserung des Integrationsfaktors verhindert war.
- JP-A-5 206 459 beschreibt ein Halbleiterbauteil mit einem MISFET mit einem Polysiliciumgate zwischen einem Source- und einem Drainbereich, wobei das Polysiliciumgate mit einem Gateisolierfilm bedeckt ist. Das Polysiliciumgate mit dem darauf befindlichen Gateisolierfilm zeigt einen vorstehend gekrümmten Bodenteil, der sich in der Substratrichtung erstreckt. Ionenimplantation zum Erzeugen des Source- und des Drainbereichs werden unter Verwendung eines vorstehenden Gateabschnitts als Maske ausgeführt. Der Source- und der Drainbereich werden dadurch hergestellt, dass als erstes unter Verwendung von Vertikalimplantation mit niederenergetischen Ionen ein erster flacher Bereich hergestellt wird und dann, nach der Herstellung eines Gate-Seitenwandfilms ein zweiter, tiefer Bereich unter Verwendung von Vertikalimplantation mit hochenergetischen Ionen hergestellt wird.
- In JP-A-4 056 279 ist ein Verfahren zum Herstellen eines Transistors mit symmetrischen Eigenschaften und zum Ermöglichen kleiner Eigenschaftsvariationen der Transistoren beschrieben, nämlich durch ein Verfahren, bei dem ein Graben und eine Gateelektrode aus Polysilicium mittels einer einzelnen Maske strukturiert werden.
- JP-A-61 263 277 offenbart ein Verfahren zum Unterdrücken des Kurzkanaleffekts durch Aufbringen einer Isolierschicht auf einem Substrat, um in einer Aussparung auf dem Substrat ein Gate herzustellen und dann den Schritt zum Herstellen eines Grabens auf dem Substrat durch die Isolierschicht auf einem Herstellbereich für die Gateelektrode auszuführen, um den Source- und den Drainwiderstand zu verringern.
- Gemäß JP-A-4 093 080 wird eine Gateelektrode mit umgekehrter T-Form dadurch auf einem Graben hergestellt, dass ein erster, auf einer Halbleiterschicht hergestellter Film und die Schicht durch einen Gateoxidfilm hindurch geätzt werden, um ein Dünnerwerden eines Gateelektrodenmusters zu beseitigen und den elektrischen Widerstand zu erniedrigen.
- Angesichts des Vorstehenden ist es eine Aufgabe der Erfindung, ein Verfahren zum Herstellen eines Halbleiterbauteils zu schaffen, mit dem ein montierter MOS-Transistor mit der Eigenschaft hohen Funktionsvermögens und ohne Gefahr von Änderungen der effektiven Gatelänge hergestellt werden kann.
- Die vorstehende Aufgabe und andere Aufgaben der Erfindung sind durch die Merkmale des beigefügten Anspruchs 1 gelöst.
- Ein gemäß der Erfindung hergestelltes Halbleiterbauteil weist folgendes auf: einen in der Tiefenrichtung ausgehend von der Oberfläche eines Halbleitersubstrats 1 hergestellten Graben 3; einen elektrisch leitenden Film 14 (15, 16), der innerhalb der Fläche des Grabens 3 hergestellt ist; und Fremdstoffdiffusionszonen 17, 18, die innerhalb des Halbleitersubstrats 1 hergestellt sind und von den Rändern des elektrisch leitenden Films 14 (15, 16) jeweils gleiche Abstände aufweisen.
- Gemäß der Erfindung verfügt das Verfahren zum Herstellen eines Halbleiterbauteils über die Prozessschritte des beigefügten Anspruchs 1.
- Der Rand des ersten und/oder zweiten elektrisch leitenden Films 14, 15 und/oder 16 kann durch Selbsteinstellung in Bezug auf den Graben 3 bestimmt werden. Beim Erhalten eines hochwirksamen MOS-Elektrodeneffekt-Transistors mit angebrachtem Gate, können die Positionen der Source und des Grabens für den Kanalteil durch Selbsteinstellung bestimmt werden, und Schwankungen der wirksamen Kanallänge Leff können vermieden werden, und die Integrierbarkeit kann verbessert werden.
- Die Art, das Prinzip und die Nützlichkeit der Erfindung werden aus der folgenden detaillierten Beschreibung besser erkennbar, wenn diese in Verbindung mit den beigefügten Zeichnungen gelesen wird, in denen gleiche Teile durch gleiche Bezugszahlen oder -zeichen gekennzeichnet sind.
- In den beigefügten Zeichnungen ist folgendes dargestellt.
- Fig. 1A und 1B sind schematische Diagramme zum Erläutern eines herkömmlichen Verfahrens zum Herstellen eines Halbleiterbauteils.
- Fig. 2A bis 2C sind schematische Diagramme, die ein Ausführungsbeispiel eines Halbleiterbauteils und ein Verfahren zum Herstellen desselben gemäß der Erfindung zeigen.
- Nun werden bevorzugte Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
- Die Fig. 2A bis 2C, in denen Teile, die solchen der Fig. 1A und 1B entsprechen, mit denselben Bezugszahlen versehen sind, zeigen Schnittansichten eines auf einem Siliciumsubstrat hergestellten n-Kanal-MOS-Transistors. Der Herstellprozess wird nachfolgend fortlaufend unter Bezugnahme auf die Figuren beschrieben. Wie es in Fig. 2A dargestellt ist, wird auf dem Siliciumsubstrat 1 ein LOCOS-Oxidfilm 2 zum Trennen von Elementen hergestellt, und dann wird im Elementherstellgebiet ein erster Gateoxidfilm 11 hergestellt.
- Nach dem Herstellen eines Siliciumnitridfilms 12 auf der gesamten Oberfläche des Wafers durch CVD wird das Kanalgebiet unter Verwendung der Litho graphietechnik geöffnet, und ausgehend von der Oberfläche wird fortschreitend ein Ätzvorgang für den Siliciumnitridfilm 12, den ersten Gateoxidfilm 11 und das Siliciumsubstrat 1 unter Verwendung der vorhandenen Trockenätztechnik ausgeführt. So wird ein flacher Graben 3 hergestellt.
- Dann wird der zweite Gateoxidfilm 13 auf der Innenwand des flachen Grabens 3 unter Verwendung einer schnellen, thermischen Technik mittels eines Oxiddiffusionsofens hergestellt.
- In diesem Zusammenhang wird ein LOCOS-Oxidfilm 2 mit einer Dicke von 400 bis 500 nm hergestellt, und Gateoxidfilme 11 und 13 werden mit einer Dicke von 10 bis 20 nm hergestellt. Dabei werden Borionen eingeführt, um die Schwellenspannung Vth einzustellen.
- Dann werden, wie es in Fig. 2B dargestellt ist, ein Film 14 aus n&spplus;-Polysilicium mit einer Dicke von 100 bis 200 nm und ein Wolfram-Silicidfilm (WSix) 15 unter Verwendung des CVD-Verfahrens innerhalb des flachen Grabens 3 aufgestapelt. Dann werden der Polysiliciumfilm 14 und der Wolfram-Silicidfilm (WSix) 15, der in den oberen Teil des flachen Grabens 3 vorsteht, durch eine chemisch-mechanische Poliertechnik unter Verwendung des zuvor hergestellten Siliciumnitridfilms 12 als Ätzstopper entfernt.
- Wie es in Fig. 2C dargestellt ist, wird der den Bereich um den flachen Graben 3 bedeckende Siliciumnitridfilm 12 unter Verwendung einer existierenden Trockenätztechnik entfernt. Hinsichtlich des in diesem Fall verwendeten Ätzvorgangs wird eine Bedingung verwendet, bei der für den Gateoxidfilm 11 ein hohes Selektivitätsverhältnis erzielt werden kann.
- Dann wird der Polysiliciumfilm durch CVD einmal auf die gesamte Oberfläche des Wafers aufgestapelt. Dann wird an diesem Polysiliciumfilm ein anisotroper Ätzvorgang ausgeführt, und an der Seitenwand des Polysiliciumfilms 14 wird die Seitenwand 16 ausgebildet. Der Abstand zwischen dem Rand des flachen Grabens 3 und der Source- und Draindiffusionszone kann abhängig von der Dicke (Breite) der Seitenwand 16 beliebig eingestellt werden.
- Danach werden in den MOS-Transistorteil n&spplus;-Ionen injiziert, um die Sourcediffusionszone 17 und die Draindiffusionszone 18 herzustellen. Dann werden die Sourcediffusionszone 17 und die Draindiffusionszone 18 durch thermische Bearbeitung aktiviert, und jede Elektrode wird unter Verwendung einer existierenden Leiterbahntechnik hergestellt (nicht dargestellt). Durch diese Anordnung wird der MOS-Transistor mit montiertem Gate hergestellt.
- Gemäß der vorstehenden Bearbeitung wird die Gateelektrode mit den im flachen Graben 3 angebrachten elektrisch leitenden Filmen 14 und 15 hergestellt, so dass die Gateelektrode durch Selbstausrichtung für den flachen Graben 3 hergestellt werden kann. Auch können, da n&spplus;-Ionen unter Verwendung der Seitenwand 16 als Maske zum Herstellen der Sourcediffusionszone 17 und der Draindiffusionszone 18 injiziert werden, die Positionen der Sourcediffusionszone 17 und der Draindiffusionszone 18 zum Kanalteil durch Selbsteinstellung festgelegt werden.
- Demgemäß kann das herkömmliche Problem vermieden werden, dass sich die effektive Kanallänge Leff aufgrund einer Positionsverschiebung zwischen dem Rand der Gateelektrode und dem Rand des flachen Grabens 3 ändert. Auch kann die Integrierbarkeit durch Beseitigen von Toleranzen bei der Positionsübereinstimmung verbessert werden.
- Ferner ist beim oben beschriebenen Ausführungsbeispiel der Fall eines n- Kanal-MOS-Transistors beschrieben. Jedoch ist die Erfindung nicht nur hierauf beschränkt, sondern sie ist auch im Fall eines p-Kanal-MOS-Transistors anwendbar.
- Darüber hinaus wird beim oben beschriebenen Ausführungsbeispiel die Gateelektrode mit dem Polysiliciumfilm 14 und dem Wolfram-Silicidfilm (WSix) 15 hergestellt. Jedoch ist die Erfindung nicht nur hierauf beschränkt, sondern sie kann auch aus Silicium, Polysilicium, a-Silicium und/oder Laminatfilmen, die diese Materialien enthalten, hergestellt werden.
- Ferner können der erste und der zweite Gateoxidfilm 11 und 13 aus den anderen Isolierfilmen hergestellt werden. In ähnlicher Weise wird beim oben beschriebenen Ausführungsbeispiel der Siliciumnitridfilm 12 auf die Oberfläche des ersten Gateoxidfilms 11 auflaminiert. Jedoch ist die Erfindung nicht nur hierauf beschränkt, sondern es können auch andere dünne Filme mit hohem Ätzselektivitätsverhältnis zur unteren Zone auflaminiert werden.
- Gemäß der Erfindung kann, wie es oben beschrieben ist, die effektive Länge der leitenden Zone auf einen beinahe konstanten Wert kontrolliert werden, da sie so beschaffen ist, dass der Rand des ersten und/oder zweiten elektrisch leitenden Films durch Selbsteinstellung zum Graben hergestellt werden kann und auch die Position des Rands der Fremdstoffdiffusionszone durch Selbsteinstellung zum Rand des elektrisch leitenden Films hergestellt werden kann. So kann ein Halbleiterbauteil mit höherem Funktionsvermögen im Vergleich zur Vergangenheit realisiert werden.
- Während die Erfindung in Zusammenhang mit bevorzugten Ausführungsbeispielen beschrieben wurde, ist es dem Fachmann ersichtlich, dass auf verschiedene Änderungen und Modifizierungen abgezielt werden kann, weswegen durch die beigefügten Ansprüche alle derartige Änderungen und Modifizierungen abgedeckt sind, die in den Schutzumfang der Erfindung fallen.
Claims (3)
1. Verfahren zum Herstellen eines Halbleiterbauteils, mit:
- einem Prozess zum Herstellen eines ersten Isolierfilms (11) auf dem
Halbleitersubstrat (1);
- einem Prozess zum Herstellen eines ersten Dünnfilms (12) auf dem ersten
Isolierfilm (11);
- einem Prozess zum Ätzen des Halbleitersubstrats (1) über dem ersten
Dünnfilm (12) und dem ersten Isolierfilm (11) zum Herstellen eines Grabens (3)
in der Tiefenrichtung ausgehend von der Fläche des Halbleitersubstrats (1);
- einem Prozess zum Herstellen eines zweiten Isolierfilms (13) entlang der
Innenwand des Grabens (3);
- einem Prozess zum Herstellen eines ersten elektrisch leitenden Films (14,
15) innerhalb des zweiten Isolierfilms (13) und zum Herstellen einer
eingebetteten Elektrode in diesem Graben (3);
- einem Prozess zum Entfernen des ersten Dünnfilms (12);
- einem Prozess zum Herstellen eines zweiten elektrisch leitenden Films
(16), der unmittelbar mit der Seitenwand des ersten elektrisch leitenden
Films (14, 15) in Kontakt steht, die von der Oberfläche des ersten
Isolierfilms (11) im ersten elektrisch leitenden Film hochsteht, wobei der
Herstellprozess dadurch ausgeführt wird, dass der zweite elektrisch leitende
Film (16) auf der gesamten Fläche des Wafers abgeschieden wird und dann an
diesem zweiten elektrisch leitenden Film (16) ein anisotroper Ätzvorgang
ausgeführt wird, und anschließend
- einem Prozess zum Einführen von Fremdstoffen in das Innere des
Halbleitersubstrats (1) unter Verwendung des ersten und zweiten elektrisch
leitenden Films (14, 15, 16) als Masken, wobei vor dem Herstellen des ersten und
zweiten elektrisch leitenden Films (14, 15, 16) keine Fremdstoffe in das
Innere des Halbleitersubstrats eingeführt werden.
2. Verfahren zum Herstellen des Halbleiterbauteils nach Anspruch 1, bei
dem
- die Ätzbeständigkeit des ersten Dünnfilms (12) auf dem ersten Isolierfilm
(11) von der des ersten Isolierfilms verschieden ist;
- und vor dem Prozess des Entfernens des ersten Dünnfilms (12) ein Prozess
zum Belassen des ersten elektrisch leitenden Films (14, 15) nur im Graben
(3) durch eine chemisch-mechanische Poliertechnik unter Verwendung des
ersten Dünnfilms (12) als Ätzstopper ausgeführt wird.
3. Verfahren zum Herstellen des Halbleiterbauteils nach Anspruch 1 oder
Anspruch 2, bei dem der erste und/oder zweite elektrisch leitende Film (14,
15, 16) aus Laminatfilmen hergestellt werden, die aus Si, Poly-Si, a-Si
und/oder Laminatfilmen, die diese Materialien enthalten, bestehen.
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