JPH10290009A - デバイス・コーナーしきい値の幾何学的制御 - Google Patents

デバイス・コーナーしきい値の幾何学的制御

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JPH10290009A
JPH10290009A JP9312429A JP31242997A JPH10290009A JP H10290009 A JPH10290009 A JP H10290009A JP 9312429 A JP9312429 A JP 9312429A JP 31242997 A JP31242997 A JP 31242997A JP H10290009 A JPH10290009 A JP H10290009A
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Abstract

(57)【要約】 (修正有) 【課題】 伝導チャネルの側面におけるゲート酸化物お
よびゲート電極の幾何学的形状構成によって電界効果ト
ランジスタの伝導チャネル内のコーナー伝導を制御する
方法を提供する。 【解決手段】 伝導チャネルのコーナーを丸めるか、あ
るいは深型または浅型トレンチ分離構造あるいはトレン
チ・キャパシタなどのトレンチ構造のエッジにくぼみを
形成すると、活性領域とトレンチ構造との境界面の基板
の表面に凹部が発生し、そこには、ゲート酸化物34と
ゲート電極36がトランジスタの伝導チャネルの一部分
を効果的に循環するように、ゲート酸化物とゲート電極
の一部分が形成される。特に、このようなトランジスタ
がミクロン未満の設計規則に応じて形成されると、ゲー
ト電極の幾何学的形状により、伝導チャネル内のコーナ
ー伝導の効果を調整するために角度を付けた注入を行わ
ずに伝導チャネル内の電極を変更することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的には、電界
効果トランジスタの製造に関し、より具体的には、ミク
ロン未満の電界効果トランジスタ内の所望の伝導/カッ
トオフ電圧の発生に関する。
【0002】
【従来の技術】電界効果トランジスタは、サイズが小さ
く高い集積密度で形成された多数のディジタル電子回路
用のえり抜きの能動電子素子になっている。電界効果ト
ランジスタの動作の基本原理は、デバイスの伝導チャネ
ルから分離されたゲート電極に印加された電圧を使用し
て電界を発生させ、この電界によってデバイスの伝導チ
ャネルを形成する半導体材料からなる本体内のキャリヤ
の集団を制御することである。電界効果トランジスタを
形成する構造が単純なので、製造歩留まりが高くなり、
プロセス・コストは比較的低くなる。さらに、デバイス
が単純なために、極めて小さいサイズでのデバイス製作
が可能になり、信号伝播時間、雑音余裕度、負荷キャパ
シタンス、その他の電気的パラメータならびにデバイス
内の実質的なフレキシビリティ、分離構造の設計、製作
の経済の改善が可能になる。というのは、単一ウェハま
たはチップ上により多くの回路を形成できるからであ
る。
【0003】さらに、電界効果トランジスタの幾何学的
形状が単純なので、多くの具体的な目的および応用分野
に応じてトランジスタを調整することができる。たとえ
ば、伝導チャネルのドーピングによって、低いしきい値
と高いオン電流を発生させることができる。あるいは、
ダイナミック・メモリ・アレイなどの内部では、しきい
値をより高いレベルに維持することができる。短チャネ
ル効果は、いわゆる軽度ドープ・ドレイン構造などによ
って、大幅に回避することができる。
【0004】しかし、伝導チャネル内に発生した電界
は、特に、一般にゲート電極の外面と一致する伝導チャ
ネルの側面エッジ(一般に「コーナー」という)では均
一ではない可能性がある。したがって、チャネルのコー
ナーにおける伝導特性(以下、コーナー伝導という)
は、チャネルの中央部分の伝導特性(以下、単純にチャ
ネル伝導という)とはまったく異なるものになる可能性
がある。したがって、電界効果トランジスタの厳格な分
析では、異なる伝導/カットオフしきい値を有する2つ
の並列接続電界効果トランジスタからなる等価回路を含
むはずである。
【0005】一般に、トランジスタのプレーナまたはチ
ャネル部分は、トランジスタのオン電流特性を左右し、
比較的大きいデバイス(たとえば、チャネルの幅が広い
もの)では、電界は伝導チャネル全体にわたって比較的
均一であると見なすことができる。その結果、ディジタ
ル回路内で特に関心のある、伝導/カットオフしきい値
Vtなどのデバイス特性は非常に予測可能になる。しか
し、いわゆるオフ電流は、幅が広いデバイスでも主に伝
導チャネルのコーナーで発生し、実際には(特にディジ
タル・デバイスの場合)異なる伝導/カットオフしきい
電圧として現れる。チャネルのコーナーでの伝導は、い
わゆるマルチメサ・トランジスタ設計に利用されている
ように、トランジスタのオン電流にもかなり貢献してい
る可能性がある。
【0006】電界効果トランジスタが小さくなるにつれ
て、伝導チャネルのコーナーにおける伝導効果は比較的
より重要なものになり、実際に、ミクロン未満のチャネ
ル幅では顕著なものになる可能性がある。チャネル伝導
に匹敵するものになると、コーナー伝導の実際の効果
は、オン電流のある程度増加させながらトランジスタの
オフ電流を相対的に増加すること、またはカットオフ電
圧付近の伝導特性を「緩和する」ことである。コーナー
伝導が顕著な場合、その効果は、伝導/カットオフしき
い値Vtの増加である。
【0007】さらに、チャネル寸法の差が非常に小さく
てもトランジスタのコーナーおよびチャネル伝導の相対
的な貢献度に大幅に影響する可能性のあるミクロン未満
の様式では、デバイス・サイズが減少するにつれて、伝
導/カットオフしきい値の変化の増加が見られた。一般
に、同様のサイズのトランジスタの場合(サイズが小さ
くなると重大度が増すが)、しきい電圧がウェハまたは
チップ全体にわたって非常に均一になるが、相補形トラ
ンジスタ(たとえば、CMOS)の場合は伝導電流の対
称性を増すために様々なサイズで製作することが一般的
であり、トランジスタ・サイズの差によって様々なしき
い値が発生すると、いくらか予測不能でデバイス設計ま
たは製作時に容易に矯正できないように所期のスイッチ
ング対称性を著しく損なう可能性がある。
【0008】特に、ディジタル回路および低電力CMO
S論理に適用する場合、オン電流を最大にしながら、オ
フ電流を最小にすることが望ましい。コーナー伝導の貢
献度の増加によってオフ電流効果が増すにつれて、オン
電流対オフ電流の割合が低下する。さらに、相互接続し
たチップ間でしきい値に差を付けると、動作マージンを
効果的に減少させることができる。しきい電圧Vt付近
のカットオフ特性の「緩和」またはしきい電圧の増加あ
るいはその両方は、ディジタル回路では特に望ましくな
いものである。
【0009】コーナー伝導はチャネル内の電界の不均一
性から発生するので、伝導チャネル領域内で角度を付け
た不純物注入を行うことによって電界を調整することは
可能であると思われる。しかし、この注入によって半導
体材料内では、必要と思われる電界の調整と一致するア
ニーリングによって完全に修理することができないよう
な結晶格子欠陥が発生する。また、不純物注入によって
通常のチャネル伝導特性も変化する可能性がある。角度
を付けた注入は、同一ウェハ上に形成したものであって
もデバイス間にある程度の不均一性を発生する可能性の
ある、複雑かつ困難なプロセスでもある。上記および関
連の様々な理由により、角度を付けた注入を使用する
と、製造歩留まりが相対的に低下する。いかなる場合
も、特にチャネル幅を低減すると、角度を付けた注入に
よって伝導チャネル内の電界を適当に調整できないこと
は明らかである。
【0010】
【発明が解決しようとする課題】したがって、本発明の
一目的は、チャネル伝導とは無関係の電界効果トランジ
スタ内のコーナー伝導を調整する技法を提供することに
ある。
【0011】本発明の他の目的は、伝導しきい値および
オフ電流を所望の値に調整可能な電界効果トランジスタ
およびその製造のための高歩留まりの方法を提供するこ
とにある。
【0012】本発明の他の目的は、伝導/カットオフ電
圧を随意に調整可能な電界効果トランジスタおよび製造
方法を提供することにある。
【0013】本発明の他の目的は、十分に定義した伝導
/カットオフしきい電圧および伝導特性を維持しなが
ら、ミクロン未満のサイズまでスケーリング可能なトラ
ンジスタ構造を提供することにある。
【0014】
【課題を解決するための手段】本発明の上記その他の目
的を達成するため、トレンチ構造によって制限された活
性領域内に形成された伝導チャネルと、伝導チャネル上
に形成されたゲート酸化物とゲート電極と、伝導チャネ
ルとトレンチ構造との境界面において伝導チャネルの側
面の一部分に沿って伸びるゲート酸化物とゲート電極の
一部分とを有する電界効果トランジスタとそれを含む集
積回路とを提供する。
【0015】本発明の他の態様により、電界効果トラン
ジスタを含む半導体デバイスを製造する方法であって、
基板の活性領域の表面および活性領域とトレンチ構造と
の間の境界面に犠牲酸化物を形成するステップと、犠牲
酸化物を除去して基板に凹部を形成するステップと、活
性領域上および凹部内にゲート酸化物とゲート電極とを
形成するステップとを含む方法を提供する。
【0016】上記その他の目的、態様、利点は、添付図
面に関連して以下に示す本発明の好ましい実施例の詳細
な説明によりさらに十分に理解されるだろう。
【0017】
【発明の実施の形態】次に、添付図面、より具体的には
図1を参照すると、同図には、トランジスタの伝導/カ
ットオフしきい値付近のゲート電圧で伝導チャネル内の
等電位電界線を含む電界効果トランジスタの概略表現が
断面図で示されている。図1に示すトランジスタは、た
とえば、浅型トレンチ分離構造12同士の間であって、
しかもゲート酸化物14およびゲート電極16の下にあ
る基板10内に比較的幅が広い伝導チャネル10'を有
する。主要チャネル伝導のターンオフに十分なゲート電
極電圧Vt(channel)をゲート電極16に印加した場合、
伝導チャネル10'内の電界は等電位線18が示すよう
にほぼ均一になる。ただし、参照番号15が示す伝導チ
ャネルのコーナーには、ある程度の電界の不均一性が存
在することに留意されたい。したがって、Vt(channel)
というゲート電極電圧の場合、電界は引き続きチャネル
のコーナーである程度の伝導を可能にするが、トランジ
スタの伝導にはあまり貢献しない可能性がある。
【0018】しかし、図2(特に、同一でおそらく最小
フィーチャ・サイズの領域であるゲート酸化物14'、
ゲート16'、浅型トレンチ分離12の図)に示すよう
に幅が狭い(たとえば、ミクロン未満)チャネルでは、
電界線18'によって伝導チャネルの断面の比例的に大
きくした一部分でのコーナー伝導が可能になることが分
かるだろう。したがって、トランジスタ伝導に対するコ
ーナー伝導の貢献度は比例的に大きくなるか、または逆
に、トランジスタを適切にターンオフするためにより大
きいVtが必要になるはずである。この効果は、チャネ
ル幅が減少するにつれて比例的に増加する。
【0019】また、ドーパント濃度プロフィルを変更す
ることにより、より正確に水平になるように等電位線の
位置を調整するには、チャネルの両側からの角度を付け
た注入ならびにチャネル幅全体にわたるドーパント濃度
の変更(たとえば、非線形)が必要になることは、図1
および図2から分かるはずである。非線形プロフィルは
入手したり調整するのが難しく、両側からの注入には複
数のプロセス・ステップが必要である。さらに、このよ
うな角度を付けた注入は、おそらく、分離構造12の完
了前に酸化物の成長または付着およびアニーリングのた
めの追加のプロセス・ステップを必要とするはずであ
る。いずれの場合も、プロセスは、必然的に複雑であ
り、ウェハ間または単一ウェハ上で均一性を調整し維持
するのが難しく、最適製造歩留まりより低いものにな
る。
【0020】次に図3〜図10を参照し、本発明による
電界効果トランジスタの好ましい形式の構造および製作
について説明する。具体的には、図3は、本発明の好ま
しい実施例によるトランジスタおよび分離構造の製作の
初期段階を示す。本発明が特に分離構造によって分離さ
れたトランジスタ構造に適用可能であり、その分離構造
によってトランジスタ同士を非常に近接して配置できる
ことが分かるはずである。したがって、図3〜図10は
単一トランジスタの形成を示しているが、本発明の好ま
しく特に有利な応用例のように、本発明は特に集積密度
が高い多数のトランジスタからなるアレイの形成に適用
可能であることに留意されたい。
【0021】また、このようなトレンチ内に形成された
構造は分離構造である必要がないことも分かるはずであ
る。たとえば、本発明は、ダイナミック・メモリ・チッ
プに一般に使用するように、トレンチ記憶キャパシタ構
造と組み合わせたトランジスタ・アレイの形成に同様に
適用可能である。したがって、単純化のため、トレンチ
を含む分離構造と組み合わせたトランジスタの形成に関
して以下に本発明を説明するが、他のトレンチ構造も使
用可能である。
【0022】図3に示すように、任意の既知の方法によ
り、パッド酸化物12の層とパッド窒化物14の層を基
板10上に順次形成する。次に、適当なレジストの層を
付着させ、18に示すようにリソグラフィによりレジス
トにパターン形成することにより、トレンチ・マスクを
形成する。次に、パターン形成したレジストをマスクと
して使用し、任意の適当かつ既知のエッチング方法とエ
ッチング液によってパッド窒化物とパッド酸化物の層に
同様にパターン形成する。
【0023】次に、図4に示すように、パターン形成し
たパッド窒化物層をマスクとして使用し、シリコン基板
10にトレンチをエッチングする。これに関しては、本
発明を実施するためにシリコンベースの冶金が好まし
く、これに関連して本発明を説明するが、本発明のこの
説明を考慮すると当業者には本発明の原理による他の材
料の使用も明らかになることに留意されたい。さらに、
本発明の原理の実施にとってトレンチの深さは一切重要
ではないが、トレンチ深さは形成すべき分離構造のタイ
プとその所望の特性に応じて設計すべきであり、その場
合、トレンチ深さが重要になる可能性があることに留意
されたい。しかし、このような設計上の考慮事項は当業
者には明らかになるので、本発明を実施可能にするため
にさらに説明する必要はない。
【0024】次に、図5を参照すると、基板10内のト
レンチの内部で露出したシリコン表面上に犠牲酸化物層
22(以下、トレンチ犠牲酸化物という)を形成する。
この層は、酸化物層の形成をトレンチ内の露出シリコン
に制限し、図6に示す後続エッチング・プロセスを単純
化するために、たとえば、熱酸化によって成長させるこ
とが好ましい。
【0025】具体的には、希釈(たとえば、40:1)
緩衝フッ化水素酸(HF)を使用する湿式エッチングな
どの等方性エッチ・プロセスまたはほぼ等方性で酸化物
と基板材料(および、好ましくはパッド窒化物層14)
との間で選択的なその他の適当なプロセスをトレンチ犠
牲酸化物に施す。したがって、トレンチ犠牲酸化物22
をエッチングすると、パッド窒化物層をアンダーカット
するためにパッド酸化物層12もエッチングされる。
(理論上は、エッチングが十分選択的である場合、トレ
ンチ犠牲酸化物を省略し、パッド酸化物を直接エッチン
グできるはずである。しかし、特に図示の単純トレンチ
分離ではなく記憶キャパシタまたはその他の構造をその
内部に形成する場合に、トレンチから残留表面汚染物質
を除去するなど様々なエッチ・プロセス下でシリコンを
保護し、おそらく、エッチング・プロセスの進捗状況を
監視できるようにするために、トレンチ犠牲酸化物の使
用が好ましい。)図9ならびに図12〜図14の一般化
した実施例に関連して以下に説明するように、パッド酸
化物層の等方性エッチングにより、トランジスタが形成
される活性領域のコーナーが露出され、特定のコーナー
丸みの幾何学的形状の発生にとってパッド窒化物層14
のアンダーカットの程度が重要であることに留意された
い。
【0026】次に、図7を参照すると、トレンチ20に
は、パターン形成した窒化物層14をマスクとして使用
し、適当な付着または成長プロセスまたはその組合せに
より、全体的なデバイス設計による必要または要求に応
じて(ただし、本発明の原理の実施には重要ではない)
酸化物、複合または層化構造などの適当な絶縁材料26
を充填する。分離構造、記憶キャパシタなどを完成する
ためにトレンチを充填後、パッド窒化物層を除去するこ
とができる。
【0027】窒化物パッド層14を除去するためのプロ
セスにより、アンダーカットの実施後にパッド酸化物層
12の残りを所定の位置に残すことができることが好ま
しい。この残りのパッド酸化物により、トランジスタを
製作する活性領域のコーナーの丸みを制御することがで
きる。本発明の好ましい実施例に関連する活性領域のコ
ーナーの丸みの達成については、図15に関連して以下
に詳述する。ただし、活性領域に隣接する分離構造にく
ぼみを形成することにより活性領域のコーナーを丸めず
に本発明によるVtの制御が達成可能であり、このよう
なくぼみの形成の説明を明確にするために、パッド酸化
物層12の残りは図7に図示しないことに留意された
い。にもかかわらず、本発明は、もう一方を除外するか
または相対的な程度で組み合わせて活性領域のコーナー
の丸めまたは分離構造内のくぼみの形成のいずれか一方
により実施可能であるが、くぼみの形成と活性領域のコ
ーナーの丸めとの組合せを使用して本発明を実施するこ
とが好ましい。
【0028】次に、図8を参照すると、たとえば、熱酸
化により、他の犠牲酸化物(以下、表面犠牲酸化物)2
8をブランケット層として付着させるかまたは成長させ
る。後者の場合、成長させた酸化物は、図15に関連し
て以下に説明するように、ゲート酸化物および電極の所
望のコーナーの幾何学的形状の発生に有利なように主に
活性領域上に形成される。(この場合も、プロセスの便
宜とプロセス・ステップの最小化のためには酸化物が非
常に好ましいが、他の材料も使用可能である。)酸化物
の成長とそれに続くブランケット酸化物層の付着という
組合せにより、コーナーの幾何学的形状をさらに制御す
るために図示のプロフィルの大部分で酸化物層28の厚
さに指定の差を発生させることもできる。
【0029】図9に示すように、次に、表面犠牲層28
の材料と基板10の材料との間で非常に選択的な任意の
プロセスにより表面犠牲酸化物をエッチングすることが
できる。エッチ・プロセスは、表面汚染物質の除去を行
い、本発明による制御またはゲート電極の幾何学的形状
を発生させるように機能する。エッチ・プロセスは、活
性領域内のシリコンの表面を露出して分離トレンチのエ
ッジにくぼみ30を発生する点をある程度越えるまで、
続行することが好ましい。このようなくぼみ30の形成
は、基板の活性領域部分とトレンチ材料との間の境界面
での成長酸化物内の内部応力の発生によって促進するこ
とができる。というのは、成長させた酸化物は、酸化前
のシリコンより容積が大きいからである。くぼみ30の
程度により、伝導チャネルの側面に沿ったゲート電極循
環の寸法が決まるが、これは、図11に関連して以下に
詳述するように、非常に予測可能なほどに本発明による
トランジスタのしきい電圧を確定するものであることが
判明している。
【0030】次に、図10に示すように、注入32、薄
いゲート絶縁体(たとえば、酸化物、窒化物、複合また
は層化構造)34の形成、金属またはポリシリコンのい
ずれかによるゲート電極36の付着およびパターン形成
により、トランジスタを完成することができる。この場
合も、特にゲート酸化物を熱酸化によって形成する場
合、酸化物は主に露出したシリコン上に形成され、くぼ
み30の幾何学的形状に影響しない。付着した場合で
も、薄いゲート絶縁体層34は、非常に共形的になり、
くぼみ30の幾何学的形状をほぼ保存することになる。
しかし、後者の場合、等方性および異方性の相対的な程
度に関して既知の特徴を有する方法による付着を使用し
て、必要に応じて、有利であると判明している循環幾何
学的形状を微妙に調整することができる。しかし、ここ
で説明するように、寸法Fは、トランジスタのしきい値
に対して最も重要な影響を及ぼす。
【0031】具体的には、図11に示すように、結果と
して得られるトランジスタの伝導/カットオフ電圧Vt
(ミリボルト単位)を制御ゲート循環距離F(ナノメー
トル単位)の関数として図示する。お分かりのように、
寸法Fが大きくなるにつれて、しきい値Vtがほぼ線形
に減少する。この関係は、図11に表したものより大き
い制御ゲート循環の寸法に補外することができるようだ
が、特定のトランジスタの設計が有する他の特性のため
にしきい値低減に関する制限が存在することになると思
われ、いかなる場合も約0.4ボルトを上回るしきい値
の低減は論理回路内の有用性が制限されるものと思われ
る。
【0032】本発明によるトランジスタ用の製造プロセ
スの好ましい形態について前述してきたが、図12〜図
14に関連して次に論じるように代替プロセスを使用す
ることができ、これは、上記の目的を達成する際に役立
つように使用可能な本発明によるプロセスの変形態様の
一般化として機能する。具体的には、図12は、それら
を分離する分離構造112の形成によって活性領域Aが
規定されているトランジスタの製作の初期段階を断面図
で示す。当技術分野では周知のように、このような分離
構造は多くの形態(たとえば、浅型トレンチ、深型トレ
ンチ、凹部形成した酸化物など、ならびに記憶キャパシ
タなどのトレンチを使用するその他の構造)を取ること
ができ、一般に酸化物からなり、特に高い集積密度が必
要な場合に使用する。その他の絶縁材料も使用可能であ
るが、本発明の実施のために、特に基板10がシリコン
の場合には酸化物が好ましい。しかし、ゲルマニウムな
どのその他の基板材料や、窒化物または酸化物などのそ
の他の絶縁材料も使用可能であり、本発明の原理の範囲
内で必要に応じて窒化物を使用することができる。
【0033】図12に示す構造から本発明によるトラン
ジスタを製作する際の第1のステップは、破線120ま
たは120'が示すように熱酸化物の成長である。熱酸
化物成長の様々な技法は当技術分野で周知であり、特定
の技法を選択しても本発明の実施には重大なことではな
い。また、基板10の材料のその他の化合物(たとえ
ば、窒化物)が本発明の原理の範囲内で使用可能であ
り、本明細書における「酸化物」という用語の使用は、
その他の可能な化合物または材料にとって一般的なもの
であるが、そのための優先選択を示すものであることに
留意されたい。ただし、熱酸化物が実質的に活性領域上
および活性領域と分離構造との境界面のみで成長するこ
とに留意することは、本発明を理解する上で重要であ
る。したがって、熱酸化物は主に活性領域のコーナーに
形成され、活性領域が非常に狭い場合、活性領域の表面
との酸化物境界面は、たとえば、破線120が示すよう
に湾曲したプロフィルを呈し、酸化物を除去したときに
コーナーまたは活性領域全体の湾曲を発生することにな
る。
【0034】熱成長(または付着)酸化物は犠牲酸化物
という。というのは、それが後続プロセス・ステップで
除去され、その品質および厚さは本発明の実施にとって
特に重要ではないからである。しかし、酸化物が成長す
ると、コーナーにある酸化物の湾曲したプロフィルは、
酸化物が成長する温度によって随意に変更することがで
きる。具体的には、温度が高くなると、雰囲気または分
離酸化物構造あるいはその両方からシリコンへの酸素の
拡散が強化され、その結果、破線120'が示すように
酸化物コーナーのプロフィルの湾曲が増すことになる。
さらに、酸化物が存在する間、デバイス設計が必要また
は要求する可能性のあるチャネル領域への注入(122
に示す)を緩和するためにそれを有益に使用することが
できる。また、酸化物を除去すると、重要かつ非常に薄
いゲート酸化物140(図14)を成長させたときに下
にあるシリコンの表面汚染を免れることができる。
【0035】次に、図13を参照すると、犠牲酸化物1
20によって促進可能なプロセスが完了した後、犠牲
(たとえば、熱)酸化物と基板材料との間で適度に選択
的な任意のエッチング・プロセスによって犠牲酸化物を
除去し、その結果、活性領域のコーナーに露出したシリ
コンの湾曲したプロフィル124を有する基板内に凹部
が形成される。多くのこのようなプロセスおよびエッチ
ング液は周知であり、プロセスおよびエッチング液の選
択は本発明の実施にとって重大ではない。したがって、
酸化物の選択的除去によって、酸化物の湾曲したプロフ
ィルが活性領域のコーナーに転送される。
【0036】活性領域からの犠牲酸化物の形成と除去の
結果、伝導チャネルのコーナーが湾曲するが、それは図
1または図2あるいはその両方に示す等電位線に密接に
一致するように調整することができることに留意された
い。このような構造により、寸法Fの発生のために前述
したものとほぼ同じ方法で寸法F'を含むある程度の
「ゲート電極循環」を含むゲート酸化物および電極のト
ポロジが得られる。ただし、ゲート電極の循環は分離構
造ではなく活性領域内に位置することになる。以下に詳
述するように、分離構造のエッチングを除外して活性領
域のコーナーを丸めることによって本発明を実施するこ
とができる。さらに、等電位線に一致するようにチャネ
ルのコーナーを調整すると、Vtにおけるトランジスタ
の伝導特性の鋭さを維持し、おそらくそれを強化するよ
うに機能する。
【0037】しかし、伝導チャネルのコーナーの丸めの
みによって本発明を実施した場合、伝導チャネルの断面
積が減少し、おそらくはより重要なことに、チャネルの
コーナーを除去することにより、コーナー伝導が完全で
はないものの大部分除去されることに認識されたい。し
たがって、コーナー伝導効果はデバイスのオン電流を大
幅に補うことができず、そのオン電流はチャネルの断面
積の減少によって制限される。さらに、コーナーの丸め
は熱酸化物の成長の1つの機能であり、その成長はシリ
コン内の酸素の拡散によって制限されるので、経済的に
実現可能な期間内に熱酸化物が成長可能な深さは制限さ
れ、所望の程度のしきい電圧調整を行うことができない
可能性がある。これに対して、トレンチ構造の領域内で
ゲート電極循環のみが発生すると、降伏電圧が低下する
(ゲート電極構造およびパターン形成による)か、また
はトランジスタ間の静電結合が増加する可能性がある。
したがって、上記のように、活性領域内のコーナー丸め
とトレンチ領域内のゲート電極循環との組合せを使用し
て本発明を実施することが好ましいと見なされる。
【0038】ゲート電極循環を発生させるため、分離構
造が熱成長材料(たとえば、酸化物)と同じ化合物であ
るかまたは匹敵する速度でエッチング可能な場合、図9
に関連して前述したのとほぼ同じやり方で破線126が
示すように単に分離構造を過剰エッチングするために、
エッチング・プロセスを続行することができる。(材料
が異なる場合、エッチング液またはエッチング・プロセ
スあるいはその両方を変更し、分離構造112の材料と
基板10の材料との選択性を維持しなければならな
い。)また、前に示唆したように、機械的応力が存在す
る領域の方が高いエッチング速度が発生するので、凹部
形成領域128も形成される。凹部形成領域128の形
成が行われる深さは、結果として得られるトランジスタ
の伝導しきい値の制御によって重要であるが、使用可能
なしきい値は広範囲にわたって随意に変化させることが
できるので、分離構造の過剰エッチングの程度は本発明
にとって重大であると見なす必要はない。
【0039】所望の程度の過剰エッチングが完了した
後、図14に示すように薄いゲート酸化物140を付着
させるか、または好ましくは熱成長させることができ
る。次に、ゲート電極142を形成してトランジスタを
完成するために、金属またはドーピング済み半導体を付
着させパターン形成することができる。
【0040】図3〜図10に関して述べた実施例と図1
2〜図14に関して述べた実施例との間では、前者(図
3〜図10)の場合、主に分離構造上にくぼみが発生
し、後者(特にくぼみ128の過剰エッチング前の図1
2〜図13)の場合、主に活性領域内に湾曲表面(一般
に図2の等電位線15'に近い)が発生することに留意
されたい。このような影響は、本発明を実施する際に別
々に調整することができるが、図15に関連して詳述す
るように、特定の設計のために必要と思われるように前
述のように本発明による表面犠牲酸化物の厚さ、パッド
酸化物のアンダーカット、活性領域の幅の制御によって
発生可能な形状の連続体の極値として見なすべきであ
る。
【0041】具体的には、図15は、図6に示す活性領
域のコーナーを示すが、パッド窒化物層14の除去後、
窒化物層14がほぼ等方性の選択エッチングによってア
ンダーカット(たとえば、24)された後、パッド酸化
物層12の残りの一部分が残る。したがって、所与の温
度での熱酸化物の成長は、パッド酸化物12によって基
板材料が露出された位置で、しかも基板10とトレンチ
構造26との境界面付近のより高い速度で発生し、その
結果、201に示すプロフィルが得られることになる。
前に示唆したように、熱酸化物成長の温度が高くなる
と、酸素の拡散が増加し、その結果、鎖線202が示す
熱酸化物のプロフィルが得られる。同様に、アンダーカ
ットが減少した場合(たとえば、24')、所与の温度
での熱酸化物成長の結果、破線203が示すプロフィル
が得られ、高温での熱酸化物成長の結果、二点鎖線20
4が示すプロフィルが得られる。したがって、熱酸化物
成長用のマスキングと各種温度との様々な組合せまたは
順序あるいはその両方によって、得られるコーナー丸め
のプロフィルがかなり柔軟なものになる。
【0042】アンダーカットの関数としてのしきい電圧
に対する影響は、図16にグラフで示す。具体的には、
図16にはコーナーしきい電圧変化(ミリボルト単位)
を、希釈(たとえば、40:1)緩衝フッ化水素酸湿式
エッチングとそれに続く標準温度での熱酸化物成長にお
けるパッド酸化物12(および犠牲トレンチ酸化物2
2)のエッチングの期間(秒単位)の関数として示す。
ただし、温度、エッチング液濃度、エッチ・プロセスな
どの多くの要素がエッチング速度に影響し、図16は湿
式エッチングの期間を除く、このような要素のすべてを
ほぼ一定に維持して行った複数のプロセスの結果を示し
ていることに留意されたい。したがって、その他のプロ
セスまたは条件あるいはその両方の場合、図16の水平
目盛りは、任意の時間単位になっているものと見なすべ
きである。また、垂直軸はしきい値変化の単位でスケー
リングされているので、原点(0.0mVの変化)の位
置も任意になることに留意されたい。
【0043】したがって、他のすべての条件が一定に維
持されている場合、アンダーカットの程度が大きくなる
とF'の寸法が大きくなるので、図11のゲート電極循
環について示すようにほぼ同程度の全体的な効果が達成
されることが分かる。しかし、しきい電圧に対する効果
はいくらか非線形であり、コーナー伝導効果にほぼ固有
で、その結果、カットオフ付近のトランジスタの伝導特
性の形状とトランジスタのオン電流のコーナー伝導成分
の大きさにほぼ固有の影響を有することになる。したが
って、本発明を実施する際にもう一方は除外して活性領
域のコーナー丸めまたはゲート電極循環のいずれか一方
を使用することができるが、相対的な程度を変化させて
両方を使用すると、様々な応用例用のトランジスタの設
計においてしきい電圧、カットオフ付近の伝導特性、オ
ン電流をかなり柔軟に調整することができる。
【0044】たとえば、図16は、ゲート電極循環によ
って発生した電界の変化と組み合わせて、アンダーカッ
トの程度の時間に対するある程度の可能な非線形を反映
しているが、図16に示す結果は、カットオフしきい値
を任意に低い値にすることができるがオン電流を高める
ためにトランジスタが導電性である場合に、コーナー伝
導を発生できる(たとえば、チャネル内の等電位線の意
図的な不一致による)ことを示唆している。
【0045】上記の説明を考慮すると、本発明は、単純
かつ経済的で歩留まりが高く、しかも、設計規則がミク
ロン未満の様式にスケーリングされているようにコーナ
ー伝導の制御によりオン電流を含む伝送/カットオフし
きい値および伝導特性の制御を可能にするような、トラ
ンジスタ構造とその製造方法を提供するものであること
が分かる。
【0046】単一の好ましい実施例およびその変形態様
に関して本発明を説明してきたが、当業者であれば、特
許請求の範囲の精神および範囲内の変更によって本発明
を実施できることが分かるだろう。
【0047】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0048】(1)トレンチ構造によって制限された活
性領域内に形成された伝導チャネルと、前記伝導チャネ
ル上に形成されたゲート酸化物とゲート電極と、前記伝
導チャネルと前記トレンチ構造との境界面において前記
伝導チャネルの側面の一部分に沿って伸びる前記ゲート
酸化物とゲート電極の一部分とを含むことを特徴とする
電界効果トランジスタ。 (2)前記ゲート酸化物とゲート電極の前記一部分の一
部が、前記活性領域内の前記境界面に沿って伸びること
を特徴とする、上記(1)に記載の電界効果トランジス
タ。 (3)前記ゲート酸化物とゲート電極の前記一部分の一
部が、前記トレンチ構造の1つの領域内の前記境界面に
沿って伸びることを特徴とする、上記(1)に記載の電
界効果トランジスタ。 (4)前記ゲート酸化物とゲート電極の前記一部分の一
部が、前記トレンチ構造の1つの領域内の前記境界面に
沿って伸びることを特徴とする、上記(2)に記載の電
界効果トランジスタ。 (5)前記伝導チャネルの幅が1ミクロン未満であるこ
とを特徴とする、上記(1)に記載のトランジスタ。 (6)トレンチ構造によって制限された活性領域内に形
成された伝導チャネルと、前記伝導チャネル上に形成さ
れたゲート酸化物とゲート電極と、前記伝導チャネルと
前記トレンチ構造との境界面において前記伝導チャネル
の側面の一部分に沿って伸びる前記ゲート酸化物とゲー
ト電極の一部分とを含むことを特徴とする、電界効果ト
ランジスタを含む集積回路。 (7)前記ゲート酸化物とゲート電極の前記一部分の一
部が、前記活性領域内の前記境界面に沿って伸びること
を特徴とする、上記(6)に記載の集積回路。 (8)前記ゲート酸化物とゲート電極の前記一部分の一
部が、前記トレンチ構造の1つの領域内の前記境界面に
沿って伸びることを特徴とする、上記(6)に記載の集
積回路。 (9)前記ゲート酸化物とゲート電極の前記一部分の一
部が、前記トレンチ構造の1つの領域内の前記境界面に
沿って伸びることを特徴とする、上記(7)に記載の集
積回路。 (10)前記伝導チャネルの幅が1ミクロン未満である
ことを特徴とする、上記(1)に記載の集積回路。 (11)電界効果トランジスタを含む半導体デバイスを
製造する方法において、前記方法が、基板の活性領域の
表面および前記活性領域とトレンチ構造との間の境界面
に犠牲酸化物を形成するステップと、前記犠牲酸化物を
除去して前記基板に凹部を形成するステップと、前記活
性領域上および前記凹部内にゲート酸化物とゲート電極
とを形成するステップとを含むことを特徴とする方法。 (12)前記基板上に第1のパッド層と第2のパッド層
とを形成するステップと、前記第2のパッド層をアンダ
ーカットするために前記第1のパッド層をエッチングす
るステップとをさらに含むことを特徴とする、上記(1
1)に記載の方法。 (13)前記犠牲酸化物の一部分が熱成長したことを特
徴とする、上記(11)に記載の方法。 (14)前記基板の前記活性領域内に不純物を注入する
ステップをさらに含むことを特徴とする、上記(11)
に記載の方法。 (15)前記凹部の一部分が、前記トレンチ構造から材
料を除去することによって形成されることを特徴とす
る、上記(11)に記載の方法。 (16)前記凹部の一部分が、前記基板の前記活性領域
から材料を除去することによって形成されることを特徴
とする、上記(11)に記載の方法。 (17)前記除去ステップが、前記活性領域の1つのコ
ーナーを丸めることを含むことを特徴とする、上記(1
6)に記載の方法。 (18)前記凹部の一部分が、前記基板の前記活性領域
から材料を除去することによって形成されることを特徴
とする、上記(15)に記載の方法。 (19)前記除去ステップが、前記活性領域の1つのコ
ーナーを丸めることを含むことを特徴とする、上記(1
8)に記載の方法。 (20)前記トレンチ構造に絶縁体を充填するステップ
をさらに含むことを特徴とする、上記(11)に記載の
方法。
【図面の簡単な説明】
【図1】コーナー伝導を発生する電界プロフィルを示す
電界効果トランジスタの断面図である。
【図2】コーナー伝導を発生する電界プロフィルを示す
電界効果トランジスタの断面図である。
【図3】本発明による電界効果トランジスタの製作の初
段階を示す断面図である。
【図4】本発明による電界効果トランジスタの製作の初
段階を示す断面図である。
【図5】本発明による電界効果トランジスタの製作の初
段階を示す断面図である。
【図6】本発明による電界効果トランジスタの製作の初
段階を示す断面図である。
【図7】本発明による電界効果トランジスタの製作の初
段階を示す断面図である。
【図8】本発明による電界効果トランジスタの製作の初
段階を示す断面図である。
【図9】本発明による電界効果トランジスタの製作の初
段階を示す断面図である。
【図10】本発明による完成したトランジスタの断面図
である。
【図11】本発明によるしきい値とゲート電極循環との
関係を示すグラフである。
【図12】本発明により図3〜図10に示した好ましい
プロセスの一般化を示す断面図である。
【図13】本発明により図3〜図10に示した好ましい
プロセスの一般化を示す断面図である。
【図14】本発明により図3〜図10に示した好ましい
プロセスの一般化を示す断面図である。
【図15】図6および図7または図12に関連して記載
したプロセスの詳細を示す図である。
【図16】本発明によるしきい電圧とコーナー丸めプロ
フィル(パッド酸化物層のエッチ時間による)との関係
を示すグラフである。
【符号の説明】
10 基板 10' 伝導チャネル 12 浅型トレンチ分離構造 14 ゲート酸化物 15 伝導チャネル 16 ゲート電極 18 等電位線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユルゲン・ファウル アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ タウン・ビュ ー・ドライブ 93 (72)発明者 ウィルフリード・ヘンシュ アメリカ合衆国05403 バーモント州サウ ス・バーリントン アイリス・レーン 3 (72)発明者 リック・エル・モーラー アメリカ合衆国05495 バーモント州ウィ リストンライマン・ドライブ 1

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】トレンチ構造によって制限された活性領域
    内に形成された伝導チャネルと、 前記伝導チャネル上に形成されたゲート酸化物とゲート
    電極と、 前記伝導チャネルと前記トレンチ構造との境界面におい
    て前記伝導チャネルの側面の一部分に沿って伸びる前記
    ゲート酸化物とゲート電極の一部分とを含むことを特徴
    とする電界効果トランジスタ。
  2. 【請求項2】前記ゲート酸化物とゲート電極の前記一部
    分の一部が、前記活性領域内の前記境界面に沿って伸び
    ることを特徴とする、請求項1に記載の電界効果トラン
    ジスタ。
  3. 【請求項3】前記ゲート酸化物とゲート電極の前記一部
    分の一部が、前記トレンチ構造の1つの領域内の前記境
    界面に沿って伸びることを特徴とする、請求項1に記載
    の電界効果トランジスタ。
  4. 【請求項4】前記ゲート酸化物とゲート電極の前記一部
    分の一部が、前記トレンチ構造の1つの領域内の前記境
    界面に沿って伸びることを特徴とする、請求項2に記載
    の電界効果トランジスタ。
  5. 【請求項5】前記伝導チャネルの幅が1ミクロン未満で
    あることを特徴とする、請求項1に記載のトランジス
    タ。
  6. 【請求項6】トレンチ構造によって制限された活性領域
    内に形成された伝導チャネルと、 前記伝導チャネル上に形成されたゲート酸化物とゲート
    電極と、 前記伝導チャネルと前記トレンチ構造との境界面におい
    て前記伝導チャネルの側面の一部分に沿って伸びる前記
    ゲート酸化物とゲート電極の一部分とを含むことを特徴
    とする、電界効果トランジスタを含む集積回路。
  7. 【請求項7】前記ゲート酸化物とゲート電極の前記一部
    分の一部が、前記活性領域内の前記境界面に沿って伸び
    ることを特徴とする、請求項6に記載の集積回路。
  8. 【請求項8】前記ゲート酸化物とゲート電極の前記一部
    分の一部が、前記トレンチ構造の1つの領域内の前記境
    界面に沿って伸びることを特徴とする、請求項6に記載
    の集積回路。
  9. 【請求項9】前記ゲート酸化物とゲート電極の前記一部
    分の一部が、前記トレンチ構造の1つの領域内の前記境
    界面に沿って伸びることを特徴とする、請求項7に記載
    の集積回路。
  10. 【請求項10】前記伝導チャネルの幅が1ミクロン未満
    であることを特徴とする、請求項1に記載の集積回路。
  11. 【請求項11】電界効果トランジスタを含む半導体デバ
    イスを製造する方法において、前記方法が、 基板の活性領域の表面および前記活性領域とトレンチ構
    造との間の境界面に犠牲酸化物を形成するステップと、 前記犠牲酸化物を除去して前記基板に凹部を形成するス
    テップと、 前記活性領域上および前記凹部内にゲート酸化物とゲー
    ト電極とを形成するステップとを含むことを特徴とする
    方法。
  12. 【請求項12】前記基板上に第1のパッド層と第2のパ
    ッド層とを形成するステップと、 前記第2のパッド層をアンダーカットするために前記第
    1のパッド層をエッチングするステップとをさらに含む
    ことを特徴とする、請求項11に記載の方法。
  13. 【請求項13】前記犠牲酸化物の一部分が熱成長したこ
    とを特徴とする、請求項11に記載の方法。
  14. 【請求項14】前記基板の前記活性領域内に不純物を注
    入するステップをさらに含むことを特徴とする、請求項
    11に記載の方法。
  15. 【請求項15】前記凹部の一部分が、前記トレンチ構造
    から材料を除去することによって形成されることを特徴
    とする、請求項11に記載の方法。
  16. 【請求項16】前記凹部の一部分が、前記基板の前記活
    性領域から材料を除去することによって形成されること
    を特徴とする、請求項11に記載の方法。
  17. 【請求項17】前記除去ステップが、前記活性領域の1
    つのコーナーを丸めることを含むことを特徴とする、請
    求項16に記載の方法。
  18. 【請求項18】前記凹部の一部分が、前記基板の前記活
    性領域から材料を除去することによって形成されること
    を特徴とする、請求項15に記載の方法。
  19. 【請求項19】前記除去ステップが、前記活性領域の1
    つのコーナーを丸めることを含むことを特徴とする、請
    求項18に記載の方法。
  20. 【請求項20】前記トレンチ構造に絶縁体を充填するス
    テップをさらに含むことを特徴とする、請求項11に記
    載の方法。
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TW (1) TW385538B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0997946A1 (en) * 1998-10-29 2000-05-03 International Business Machines Corporation Deep divot in shallow trench isolation for a buried-channel PFET

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970471A (en) 1996-03-22 1999-10-19 Charles E. Hill & Associates, Inc. Virtual catalog and product presentation method and apparatus
JP3087674B2 (ja) * 1997-02-04 2000-09-11 日本電気株式会社 縦型mosfetの製造方法
US6002160A (en) * 1997-12-12 1999-12-14 Advanced Micro Devices, Inc. Semiconductor isolation process to minimize weak oxide problems
US6742183B1 (en) * 1998-05-15 2004-05-25 United Video Properties, Inc. Systems and methods for advertising television networks, channels, and programs
JP4649006B2 (ja) 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
ATE477677T1 (de) 2000-02-01 2010-08-15 United Video Properties Inc Methoden und systeme zum erzwingen von reklame
ATE516665T1 (de) * 2000-02-01 2011-07-15 United Video Properties Inc Vorichtungen und verfahren zur einbindung von werbungen in aufgezeichnete programme
US6468853B1 (en) * 2000-08-18 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner
DE10131710B4 (de) * 2001-06-29 2006-05-18 Infineon Technologies Ag Verfahren zur gezielten Einstellung der Stufenhöhe bei der STI-Technik zur Herstellung von integrierten Schaltungen
US7105899B2 (en) * 2002-01-17 2006-09-12 Micron Technology, Inc. Transistor structure having reduced transistor leakage attributes
US6806163B2 (en) * 2002-07-05 2004-10-19 Taiwan Semiconductor Manufacturing Co., Ltd Ion implant method for topographic feature corner rounding
KR20040011016A (ko) * 2002-07-26 2004-02-05 동부전자 주식회사 알에프 반도체소자 제조방법
US7736394B2 (en) * 2002-08-22 2010-06-15 Victhom Human Bionics Inc. Actuated prosthesis for amputees
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US7005330B2 (en) * 2003-06-27 2006-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming the gate electrode in a multiple-gate transistor
US6828248B1 (en) 2003-08-08 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of pull back for forming shallow trench isolation
US20050147247A1 (en) * 2003-11-14 2005-07-07 Westberg Thomas E. Interactive television systems having POD modules and methods for use in the same
US20100153997A1 (en) * 2004-01-21 2010-06-17 United Video Properties, Inc. Interactive television system with templates for managing vendor-specific video-on-demand content
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
KR100615570B1 (ko) 2004-07-05 2006-08-25 삼성전자주식회사 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법
DE102005037566B4 (de) * 2005-08-09 2008-04-24 Qimonda Ag Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur
US20070231870A1 (en) * 2006-03-31 2007-10-04 Fundacion Instituto De Estudios Avanzados (Idea) Process for the upgrading of heavy crude oil, extra-heavy crude oil or bitumens through the addition of a biocatalyst
US20070245019A1 (en) * 2006-04-12 2007-10-18 United Video Properties, Inc. Interactive media content delivery using a backchannel communications network
US20080272437A1 (en) * 2007-05-01 2008-11-06 Doris Bruce B Threshold Adjustment for High-K Gate Dielectric CMOS
US8107977B2 (en) 2007-09-07 2012-01-31 United Video Properties, Inc. Cross-platform messaging
TW200921851A (en) * 2007-11-14 2009-05-16 Nanya Technology Corp Methods for forming semiconductor device
US8601526B2 (en) * 2008-06-13 2013-12-03 United Video Properties, Inc. Systems and methods for displaying media content and media guidance information
US8117564B2 (en) * 2009-04-10 2012-02-14 United Video Properties, Inc. Systems and methods for generating a media guidance application with multiple perspective views
US20100306708A1 (en) * 2009-05-29 2010-12-02 Rovi Techonologies Corporation Systems and methods for handling profiles in a community
US20110016492A1 (en) * 2009-07-16 2011-01-20 Gemstar Development Corporation Systems and methods for forwarding media asset events
US9014546B2 (en) 2009-09-23 2015-04-21 Rovi Guides, Inc. Systems and methods for automatically detecting users within detection regions of media devices
US20110070819A1 (en) * 2009-09-23 2011-03-24 Rovi Technologies Corporation Systems and methods for providing reminders associated with detected users
US20110072452A1 (en) * 2009-09-23 2011-03-24 Rovi Technologies Corporation Systems and methods for providing automatic parental control activation when a restricted user is detected within range of a device
US9201627B2 (en) * 2010-01-05 2015-12-01 Rovi Guides, Inc. Systems and methods for transferring content between user equipment and a wireless communications device
US9167196B2 (en) 2010-05-19 2015-10-20 Rovi Guides, Inc. Systems and methods for trimming recorded content using a media guidance application
US8949901B2 (en) 2011-06-29 2015-02-03 Rovi Guides, Inc. Methods and systems for customizing viewing environment preferences in a viewing environment control application
US8552478B2 (en) * 2011-07-01 2013-10-08 Nanya Technology Corporation Corner transistor and method of fabricating the same
US9218122B2 (en) 2011-12-29 2015-12-22 Rovi Guides, Inc. Systems and methods for transferring settings across devices based on user gestures
US9253262B2 (en) 2013-01-24 2016-02-02 Rovi Guides, Inc. Systems and methods for connecting media devices through web sockets
US9674563B2 (en) 2013-11-04 2017-06-06 Rovi Guides, Inc. Systems and methods for recommending content
US10373866B1 (en) 2018-05-04 2019-08-06 International Business Machines Corporation Method of forming metal insulator metal capacitor with extended capacitor plates
US10381263B1 (en) 2018-05-04 2019-08-13 International Business Machines Corporation Method of forming via contact with resistance control

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
US4830978A (en) * 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
JPS63289871A (ja) * 1987-05-21 1988-11-28 Hitachi Ltd 半導体装置
US5258332A (en) * 1987-08-28 1993-11-02 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices including rounding of corner portions by etching
US4863562A (en) * 1988-02-11 1989-09-05 Sgs-Thomson Microelectronics, Inc. Method for forming a non-planar structure on the surface of a semiconductor substrate
KR940003218B1 (ko) * 1988-03-24 1994-04-16 세이꼬 엡슨 가부시끼가이샤 반도체 장치 및 그 제조방법
US5206535A (en) * 1988-03-24 1993-04-27 Seiko Epson Corporation Semiconductor device structure
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
JPH02271624A (ja) * 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JP2870054B2 (ja) * 1989-10-25 1999-03-10 ソニー株式会社 半導体装置の製造方法
US5047356A (en) * 1990-02-16 1991-09-10 Hughes Aircraft Company High speed silicon-on-insulator device and process of fabricating same
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
JP3208575B2 (ja) * 1991-08-16 2001-09-17 ソニー株式会社 半導体装置の製法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5459096A (en) * 1994-07-05 1995-10-17 Motorola Inc. Process for fabricating a semiconductor device using dual planarization layers
US5721448A (en) * 1996-07-30 1998-02-24 International Business Machines Corporation Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material
US5757059A (en) * 1996-07-30 1998-05-26 International Business Machines Corporation Insulated gate field effect transistor
US5674775A (en) * 1997-02-20 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation trench with a rounded top edge using an etch buffer layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0997946A1 (en) * 1998-10-29 2000-05-03 International Business Machines Corporation Deep divot in shallow trench isolation for a buried-channel PFET

Also Published As

Publication number Publication date
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