KR19980041904A - 전계 효과 트랜지스터 및 이를 포함하는 집적 회로와 그의 제조방법 - Google Patents

전계 효과 트랜지스터 및 이를 포함하는 집적 회로와 그의 제조방법 Download PDF

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Abstract

전계 효과 트랜지스터의 전도 채널에서 코너부 전도는 전도 채널의 측면에 형성된 게이트 산화물층과 게이트 전극의 기하학적 구조에 의해 제어된다. 전도 채널의 코너부를 라운딩(rounding)하거나 혹은 깊거나 얕은 트렌치 분리 구조체 및/또는 트렌치 캐퍼시터와 같은 트렌치 구조체의 에지에 함몰부를 형성함으로써 활성 영역과 트렌치 구조체의 인터페이스에서 기판의 표면에 리세스(recess)가 생성되며, 이 리세스 내에 게이트 산화물층과 게이트 전극의 일부분이 형성됨으로써, 게이트 산화물층과 게이트 전극이 트랜지스터의 전도 채널의 일부분을 효과적으로 랩어라운드(wraparound)한다. 특히, 그러한 트랜지스터들을 서브-미크론(sub-micron) 설계 규칙에 따라 형성하면, 게이트 전극의 기하학적 구조(geometry)는 전도 채널 내의 전계가 경사형 주입(angled implantation)을 이용하지 않고서도 변형되어 전도 채널내 코너부 전도의 효과가 조절될 수 있도록 한다. 따라서, 컷-오프 임계 전압에 접근하는 전도 특성은 특정한 응용에 맞추어질 수 있어 전도/컷-오프 임계 전압은 간단하고도 효과적인 고 양품율(high-yield)의 제조 프로세스를 사용하여 필요에 따라 감소될 수 있다.

Description

전계 효과 트랜지스터 및 이를 포함하는 집적 회로와 그의 제조 방법
본 발명은 전반적으로 전계 효과 트랜지스터의 제조에 관한 것으로서, 상세하게는 서브-미크론 크기의 전계 효과 트랜지스터에서 소망하는 전도/컷-오프(cut-off) 전압을 발생하는 것에 관한 것이다.
전계 효과 트랜지스터는 능동 전자 소자로 소형 크기와 높은 집적도로 형성되는 대다수의 디지털 전자 회로에 사용된다. 전계 효과 트랜지스터의 기본 동작 원리는 소자의 전도 채널을 형성하는 반도체 물질의 몸체(body)에서 캐리어의 분포를 제어하는 전계를 발생하기 위해 소자의 전도 채널로부터 절연된 게이트 전극에 인가된 전압을 사용하는 것이다. 전계 효과 트랜지스터를 형성하는 구조를 간단하게 하면 양품율이 높아지고 비교적 프로세스 비용이 낮아진다. 또한, 소자를 간단하게 하면, 극히 작은 크기로 소자를 제조할 수 있어, 더욱 많은 회로가 단일 웨이퍼 혹은 칩 상에 형성될 수 있으므로, 소자 및 분리 구조체 설계의 실질적인 융통성과 제조의 경제성뿐만 아니라 신호 전파시간, 잡음 여유도, 부하 캐퍼시턴스 및 다른 전기적 파라미터가 개선될 수 있다.
또한, 전계 효과 트랜지스터의 기하학적 구조를 간략화 하면, 여러 가지 특정한 목적과 응용에 트랜지스터를 부합케 할 수 있다. 예를 들면, 낮은 임계 전압과 증가된 온-전류(on-current)는 전도 채널을 도핑함으로써 발생될 수 있다. 대안적으로, 임계 전압은 예를 들면 다이나믹 메모리 어래이(dynamic memory arrays) 내에서 높은 레벨로 유지될 수 있다. 쇼트 채널 효과(short channel effects)는 약하게 도핑된 드레인 구조체 등에 의해 상당히 방지될 수 있다.
그러나, 전도 채널 내에서 발생된 전계는 균일하지 않을 수 있으며, 특히 게이트 전극의 외주변과 일치하는 전도 채널의 측면 에지(통상적으로 코너부로 지칭됨)에서 균일하지 않을 수 있다. 그러므로, 채널 코너부의 전도 특성들(이하 코너부 전도라 지칭됨)은 채널 중앙 부분의 전도 특성(이하 간단히 채널 전도라 지칭됨)과 매우 상이할 수 있다. 따라서, 전계 효과 트랜지스터의 엄밀한 분석은 상이한 전도/컷-오프 임계 전압이 서로 다른 두 개의 병렬 접속된 전계 효과 트랜지스터의 등가 회로를 포함할 것이다.
통상적으로, 트랜지스터의 평탄한 부분 혹은 채널 부분이 그 트랜지스터의 온-전류 특성들을 좌우하기 때문에, 비교적 큰(예를 들면, 광대역 채널) 소자에서는, 전계가 전도 채널 전체에 걸쳐 비교적 균일한 것으로서 고려될 수 있다. 따라서, 디지털 회로에서 특별히 관심이 있는, 전도/컷-오프 임계 전압 Vt와 같은 소자 특성들은 예측가능하다. 그러나, 오프-전류로 지칭되는 전류가 원리적으로는 광대역 소자에서 조차도 전도 채널의 코너부에서 발생하고, (특히, 디지털 소자에 대한) 실질적인 효과가 상이한 전도/컷-오프 임계 전압으로서 나타난다. 또한, 채널의 코너부에서 전도는 소위 다중-메사(multi-mesa) 트랜지스터 설계에 사용되는 바와 같이 트랜지스터의 온-전류에 상당한 영향을 끼친다.
전계 효과 트랜지스터가 소형으로 될 수록, 전도 채널 코너부에서의 전도 효과가 더욱 중요하게 되고, 실제 결국 서브-미크론 크기의 채널폭에서 중요하게 된다. 채널 전도와 비교될 수 있는 코너부 전도의 실질적인 효과는 약간 온-전류를 증가시키면서 트랜지스터의 오프-전류를 증가시키고 또는 컷-오프 전압 근처의 전도 특성을 약화(soften) 시킨다. 코너부 전도가 커지면, 전도/컷-오프 임계 전압 Vt가 증가 된다.
채널 크기에서의 매우 작은 차이가 트랜지스터 코너부와 채널 전도의 상대적 기여에 많은 영향을 미치는 서브-미크론 구조에서 소자 크기의 감소에 따라 전도/컷-오프 임계 전압의 변동이 증가되는 것으로 관측된다. 임계 전압은 비슷한 크기를 가진 트랜지스터의 웨이퍼 혹은 칩에서 전반적으로 매우 균일할 것이지만, 전도 전류들의 대칭성을 증가시키기 위해 상보형 트랜지스터(예를 들면, CMOS)들을 상이한 크기로 제조하는 것이 보편적인데, 트랜지스터의 상이한 크기로 인해 발생된 상이한 임계 전압들은 소자의 설계 혹은 제조에 있어서 쉽게 수정할 수 없는 다소 예측가능하지 않게 소망하는 스위칭 대칭성에 심각한 악영향을 끼칠 수도 있다.
특히, 디지털 회로와 저 전력 CMOS 논리 회로에 응용하기 위해서는, 온-전류를 최대로 하면서 오프-전류를 최소화하는 것이 요구된다. 코너부 전도의 기여가 증가함에 따라 오프-전류의 영향이 증가함으로써, 온-전류 대 오프-전류의 비율이 감소된다. 더욱이, 상호접속된 칩들 사이의 임계 전압을 상이하게 하면 동작 마진(margin)이 효과적으로 감소된다. 또한, 임계 전압 Vt근처의 컷-오프 특성의 약화(softening) 및/또는 임계 전압의 증가는 특히 디지털 회로에서 바람직하지 못하다.
코너부 전도는 채널 내에서 전계의 불균일성으로 인해 발생되기 때문에, 전도 채널 영역 안으로 경사형(angled) 불순물 주입을 수행함으로써 전계를 조절하는 것이 가능하다. 그러나, 불순물 주입은 필요한 전계의 조절과 일치하는 어닐링에 의해 완전하게 복구될 수 없는 반도체 물질 내의 결정 격자 결함을 야기한다. 또한, 통상의 채널 전도 특성은 불순물 주입에 의해 변경될 수 있다. 경사형 주입은 또한 동일한 웨이퍼 상에 형성되는 소자들 사이에서 조차도 어느 정도의 불균일성을 발생시키기 쉬운 복잡하고도 어려운 프로세스이다. 이들 및 연관된 여러 가지 이유로 인해, 경사형 주입이 채용되면 제조 양품율이 비교적 감소된다. 어떠한 경우에 있어서도, 특히 채널폭이 감소됨에 따라 경사형 주입이, 전도 채널 내의 전계를 적당히 조절할 것이라는 것이 분명하지 않다.
본 발명의 목적은 채널 전도와 독립적인에 전계 효과 트랜지스터 내의 코너부 전도의 조절 기술을 제공하는 것이다.
본 발명의 다른 목적은 전도 임계 전압과 오프-전류가 소망하는 값으로 조절될 수 있는 트랜지스터 제조에 대한 고 양품율의 전계 효과 트랜지스터 및 그의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 필요에 따라 전도 컷-오프 전압이 조절될 수 있는 전계 효과 트랜지스터 및 그의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 적절히 규정된 전도/컷-오프 임계 전압과 전도 특성을 유지하면서 서브-미크론 크기로 축소가능한 트랜지스터 구조체를 제공하는 것이다.
도 1a 및 도 1b는 코너부 전도를 일으키는 전계 프로파일들(profiles)을 도시하는 전계 효과 트랜지스터의 단면도.
도 2, 3, 4, 5, 6, 7, 8은 본 발명에 따른 전계 효과 트랜지스터의 제조 단계들(stages)의 단면도.
도 9는 본 발명에 따라 완성된 트랜지스터의 단면을 도시하는 도면.
도 10은 본 발명에 따른 임계 전압과 게이트 전극 랩어라운드의 관계를 도시하는 도면.
도 11, 12, 13은 본 발명에 따라 도 2-9에 예시된 바람직한 프로세스의 일반화를 예시하는 단면도.
도 14는 도 5와 도 6 혹은 도 11과 연관하여 설명된 프로세스를 상세하게 예시하는 도면.
도 15는 본 발명에 따른 임계 전압과 코너부 라운딩 프로파일(패드 산화물층의 에칭 시간으로 표시됨)간의 관계를 도시하는 도면.
본 발명의 이들 및 기타 다른 목적을 달성하기 위해, 트렌치 구조체에 의해 구획되는 활성 영역 내에 형성된 전도 채널과, 상기 전도 채널 상에 형성된 게이트 산화물층 및 게이트 전극과, 상기 전도 채널과 상기 트렌치 구조체의 인터페이스에서 전도 채널의 측면의 일부분을 따라 확장하는 게이트 산화물층 및 게이트 전극의 일부분을 구비하는 전계 효과 트랜지스터와 이 트랜지스터를 포함하는 집적 회로가 제공된다.
본 발명의 또 다른 양상에 따르면, 기판의 활성 영역의 표면에, 또한 상기 활성 영역과 트렌치 구조체 사이의 인터페이스에 희생 산화물층을 형성하는 단계와, 상기 기판 내에 리세스를 형성하기 위해 희생 산화물층을 제거하는 단계와, 상기 활성 영역의 위와 상기 리세스 내에 게이트 산화물층과 게이트 전극을 형성하는 단계를 포함하는 전계 효과 트랜지스터를 구비하는 반도체 소자를 제조하는 방법이 제공된다.
본 발명의 전술한 목적과, 양상과, 이점은 도면을 참조하여 후속하는 바람직한 실시예의 상세한 설명으로부터 명확히 이해할 수 있을 것이다.
이제, 도면, 특히 도 1a를 참조하면, 트랜지스터의 전도/컷-오프 임계 전압 근처의 게이트 전압에서 전도 채널 내에 등전위 전계선을 포함하는 전계 효과 트랜지스터의 개략적인 단면이 도시된다. 도 1a에 도시된 트랜지스터는 예를 들면, 얕은 트렌치 분리 구조체들(12) 사이와 산화물층(14) 및 게이트 전극(16) 아래 부분의 기판(10)에 비교적 큰 폭의 전도 채널(10')을 구비한다. 게이트 전극(16)에 인가된 게이트 전극의 전압 Vt(channel)가 주(main) 채널 전도의 턴-오프(turn-off)에 충분하면, 전도 채널(10') 내에서의 전계는 등전위선(18)으로 도시된 바와 같이 실제로 균일할 것이다. 그러나, 주목해야 할 것은 참조번호(15)로 표시된 소정의 전계 불균일성이 전도 채널의 코너부에 존재한다는 것이다. 따라서, 게이트 전극 전압 Vt(channel)에서, 전계는 계속적으로 채널의 코너부 내에서 소정의 전도를 허용하지만, 이는 트랜지스터의 전도에 커다란 영향을 끼치지 않을 수도 있다.
그러나, 도 1b에 도시된 바와 같이(크기만 작아지고 도 1a에서와 동일한 게이트 산화물층(14'), 게이트(16'), 얕은 트렌치 분리 구조체(12)로 도시됨) 좁은(예를 들면, 서브-미크론의) 폭을 가진 채널에 있어서는, 전도 채널 단면의 비례적으로 더 큰 부분에서 전계선(18')에 의해 코너부 전도가 발생됨을 알 수 있다. 그러므로, 코너부 전도가 트랜지스터 전도에 비례적으로 더 큰 영향을 끼치거나 혹은, 이와 반대로 더 큰 Vt가 트랜지스터를 적절하게 턴 오프하는데 필요하다. 이러한 효과는 채널폭이 감소함에 따라 비례적으로 증가된다.
도핑재 농도 프로파일을 변화시킴으로써 등전위선의 위치를 더욱 정확하게 수평으로 되게 하는 조절은 채널폭에 걸쳐 변화된(예를 들면, 비선형) 도핑재 농도와 채널의 양 쪽 면으로부터 경사형 주입을 필요로하는 것을 도 1a와 도 1b로부터 알 수 있다. 비선형 프로파일은 획득 및/또는 조절하기 어려우며, 양 쪽 면으로부터의 주입은 다수의 프로세스 단계들을 필요로한다. 또한, 그러한 경사형 주입은 산화물층의 성장 단계 혹은 침착 단계 및 분리 구조체(12)의 형성에 앞서 어닐링 단계를 위한 부가적인 프로세스 단계들을 필요로한다. 어떠한 경우에 있어서도, 그러한 프로세스는 필수적으로 복잡하고, 웨이퍼들간의 혹은 단일 웨이퍼 상의 균일성을 유지하거나 조절하는 것이 어려우며 이로 인해 최적의 제조 양품율보다 떨어진다.
이제, 도 2-9를 참조하여, 본 발명에 따른 전계 효과 트랜지스터의 바람직한 형태의 구조체 및 제조 방법을 설명하겠다. 특히, 도 2는 본 발명의 바람직한 실시예에 따른 트랜지스터 및 분리 구조체 제조의 초기 단계를 도시한다. 본 발명은 특히 트랜지스터 구조체에 응용할 수 있으며, 이들 트랜지스터 구조체는 분리 구조체에 의해 분리되고, 이들 분리 구조체는 트랜지스터로 하여금 가까이 근접하여 설치될 수 있도록 함을 알 수 있다. 따라서, 도 2-9는 단일 트랜지스터의 형성을 도시하지만, 본 발명의 바람직한 응용과 특정한 이점과 같이, 고 집적도로 다수의 트랜지스터 어래이의 형성에 적용할 수 있음을 이해할 수 있다.
또한, 그러한 트렌치 내에 형성된 구조체는 분리 구조체일 필요가 없음을 이해할 수 있다. 예를 들면, 본 발명은 통상적으로 다이나믹 메모리 어래이에 채용되는 바와 같이 트렌치 저장 캐퍼시터 구조체와의 조합으로 트랜지스터 어래이를 형성하는데에도 똑같이 적용할 수 있다. 따라서, 본 발명은 간소성을 위해 트렌치를 포함하는 분리 구조체와의 조합으로 트랜지스터의 형성에 대하여 이하 설명될 것이지만, 다른 트렌치 구조체도 채용될 수 있다.
도 2에 도시된 바와 같이, 패드 산화물층(12)과 패드 질화물층(14)이 순차적으로 임의의 공지된 방법에 의해 기판(10) 상에 형성된다. 이어서, 적당한 레지스트를 부착시키고 리소그래픽으로 이 레지스트를 패터닝함으로써 (18')으로 표시된 트렌치 마스크가 형성된다. 다음에, 패터닝된 레지스트를 마스크로서 사용하여, 패드 질화물층과 패드 산화물층이 임의의 공지된 적당한 에칭 방법과 에칭재에 의해 동일하게 패터닝된다.
이어, 도 3에 도시된 바와 같이, 패터닝된 패드 질화물층을 마스크로서 사용하여 트렌치가 실리콘 기판(10) 내에 에칭된다. 이점에 대해서, 실리콘 기반의 합금이 본 발명의 실행에 대해 바람직하고, 본 발명은 이와 연관해서 설명될 것이지만, 본 발명의 원리에 따라 다른 물질을 사용하는 것이 본 발명의 설명의 견지에서 당업자에게는 당연함을 이해해야만 한다. 더욱이, 트렌치의 깊이는 본 발명의 원리의 실행에 대하여 중요한 것은 아니지만, 형성될 분리 구조체의 타입과 분리 구조체의 소망하는 특성들에 따라 설계되어야 함을 이해해야만 한다(트렌치 깊이는 실제 중요할 수도 있다). 그러나, 그러한 설계적 사항은 당업자에게 자명할 것이므로 본 발명을 실시가능케 하기 위해 더 이상 논의될 필요가 없다.
이제, 도 4를 참조하면, 희생 산화물층(22)(이하 트렌치 희생 산화물층으로 지칭됨)이 기판(10)내 트렌치의 내부에서 노출된 실리콘 표면 상에 형성된다. 이러한 층은 예를 들면, 도 5에 예시된 후속하는 에칭 프로세스를 간소화하기 위해 트렌치 내의 노출된 실리콘에만 한정하여 산화물층이 형성되도록, 바람직하게 열 산화에 의해 성장된다.
특히, 트렌치 희생 산화물층은 묽은(즉, 40:1) 완충 불화수소산(HF)을 사용하는 습식 에칭(wet etching) 혹은 임의의 다른 적당한 프로세스와 같은 등방성 에칭 프로세스로 처리되고, 이들 에칭 프로세스는 모두 산화물층과 기판 물질(바림직하게, 패드 질화물층(14)) 사이에서 실제로 등방성과 선택성을 갖는다. 따라서, 트렌치 희생 산화물층(22)이 에칭됨에 따라, 패드 산화물층(12)도 또한 에칭되어 패드 질화물층에 언더컷(undercut)이 형성될 것이다. (이론적으로, 에칭이 충분히 선택성을 가지면, 트렌치 희생 산화물층이 생략될 수 있어 패드 산화물층이 직접 에칭된다. 그러나, 트렌치 희생 산화물을 사용하는 것은 여러 가지 에칭 프로세스 하에서 실리콘을 보호하기 위해서, 또한 특히 저장 캐퍼시터 혹은 다른 구조체를 도시한 단순한 트렌치 분리 구조체가 아니라 트렌치 내에 형성할 때, 트렌치로부터 잔류하는 표면 불순물을 제거하기 위해서, 또한 언더컷 범위의 정확성이 향상되도록 에칭 프로세스의 진행 상황을 감시하기 위해 바람직하다. 패드 산화물층의 등방성 에칭은, 이하 도 8과 도 11-13의 일반화된 실시예를 참조하여 설명되는 바와 같이, 트랜지스터가 형성되고 패드 질화물층(14)의 언더컷 범위가 특정 코너부 라운딩(rounding) 구조 발생에 중요한 활성 영역의 코너부를 노출시킨다.
이제, 도 6을 참조하면, 트렌치(20)는 전체 소자 설계에서 소망 혹은 요구되는 바와 같이(그러나, 본 발명의 원리의 실행에는 중요하지 않음), 패터닝된 질화물층(14)을 마스크로서 사용하는 임의의 적당한 침착 혹은 성장 프로세스 또는 이들의 조합에 의해 적당한 절연 물질(26), 예로써, 산화물, 복합 또는 층협 구조체로 충진된다. 트렌치를 충진하여 분리 구조체, 저장 캐퍼시터 등을 완성한 후에, 패드 질화물층이 제거된다.
언더컷이 형성된 후에, 패드 질화물층(14)을 제거하기 위한 프로세스가 패드 산화물층(12)의 나머지를 적소에 잔존하도록 하는 것이 바람직하다. 이렇게 잔존하는 패드 산화물층은 트랜지스터가 제조될 활성 영역의 코너부의 라운딩을 제어할 수 있게 한다. 본 발명의 바람직한 실시예에 관련하여 활성 영역의 코너부의 라운딩을 달성하는 것은 이하 도 14를 참조하여 상세하게 설명될 것이다. 그러나, 본 발명에 따른 Vt의 제어는 활성 영역의 코너부를 라운딩하지 않고 활성 영역에 인접한 분리 구조체 내에 함몰부를 형성시킴으로써 달성될 수 있는데, 그러한 침하 형성의 설명을 간략화하기 위해 패드 산화물층(12)의 나머지는 도 6에 도시하지 않았다. 그러나, 본 발명은 나머지 혹은 어느 정도 연관된 조합을 제외하고서 활성 영역의 코너부의 라운딩 혹은 분리 구조체의 함몰부의 형성에 의해 실시될 수도 있지만, 함몰부의 형성과 활성 영역의 코너부의 라운딩을 조합하여 실행되는 것이 바람직하다.
이제, 도 7을 참조하면, 다른 희생 산화물층(이하 표면 희생층으로서 지칭됨)(28)이 블랭킷층으로서 침착되거나 예를 들면, 열 산화에 의해 성장된다. 후자의 경우에 있어서, 성장된 산화물층은 이하 도 14를 참조하여 설명되는 바와 같이, 게이트 산화물층과 전극의 소망하는 코너부의 기하학적 구조를 발생하는데 유익한 방식으로 활성 영역 상에 원리적으로 형성된다. (한편, 산화물이 프로세스 편리성과 프로세스 단계 수의 최소화에 매우 바람직하지만 다른 물질도 사용될 수 있다.) 산화물층의 성장에 후속시켜 블랭킷 산화물층을 침착시키면, 코너부의 기하학적 구조에 대한 제어를 위해 예시된 프로파일에서 산화물층(28)의 두께를 선택적으로 달리할 수도 있다.
도 8에 도시된 바와 같이, 표면 희생층(28) 물질과 기판(10) 물질 사이에서 상당히 선택적인 임의의 프로세스에 의해 표면 희생 산화물층이 에칭될 수 있다. 이 에칭 프로세스는 본 발명에 따라 표면 오염물질을 제거하고 제어 전극 혹은 게이트 전극의 기하학적 구조를 발생한다. 에칭 프로세스는 바람직하게 활성 영역내 실리콘의 표면이 노출되어 분리 트렌체의 에지에 함몰부(30)가 발생되는 곳을 약간 넘어선 위치에서 계속적으로 실행된다. 성장된 산화물층은 산화 이전의 실리콘보다 체적이 크기 때문에, 이러한 함몰부(30)의 형성은 기판의 활성 영역 부분과 트렌치 물질 사이의 인터페이스에서 성장된 산화물 내에 내부 스트레스(stresses)를 발생시킴으로써 용이하게될 수 있다. 함몰부(30)의 범위는 전도 채널의 측면을 따라 형성되는 게이트 전극 랩어라운드의 크기를 결정한다. 다음의 도 10을 참조하여 설명되는 바와 같이, 게이트 전극 랩어라운드의 크기는 본 발명에 따른 트랜지스터 임계 전압의 예측가능한 결정값임을 알 수 있다.
다음에, 도 9에 도시된 바와 같이 불순물을 주입(32)하고, 박막 게이트 절연층(34)(즉, 산화물, 질화물, 복합 혹은 층형 구조체)을 형성하며, 금속 혹은 폴리실리콘의 게이트 전극(36)을 침착 및 패터닝하여 트랜지스터가 완성된다. 한편, 게이트 산화물층이 열 산화에 의해 형성되면, 이 산화물층은 원리적으로 노출된 실리콘 상에 형성되어 함몰부(30)의 기하학적 구조에 영향을 미치지 않는다. 침착된 경우에도, 박막 게이트 절연층(34)은 아주 부합적이므로 실제로 함몰부(30)의 기하학적 구조를 유지한다. 그러나, 후자의 경우에 있어서, 등방성과 이방성의 상관도가 알려진 방법에 의한 침착을 필요하다면 이용하여 이점이 있는 것으로 알려진 랩어라운드의 기하학적 구조를 훌륭하게 형성할 수 있다. 그러나, 이제 설명되는 바와 같이, 랩어라운드의 크기 F는 트랜지스터 임계 전압에 가장 중요한 영향을 초래한다.
도 10에는, 완성된 트랜지스터의 전도/컷-오프 임계 전압 Vt(밀리볼트)가 제어 게이트 랩어라운드 거리 F(나노미터)의 함수로서 도시된다. 이 도면에서 알 수 있는 바와 같이, 임계 전압 Vt는 랩어라운드의 크기 F가 증가함에 따라서 실제적인 선형 형태로 감소된다. 이 관계는, 특정한 트랜지스터 설계의 다른 특성들로 인해 임계 전압 감소에 대한 제약이 존재할 것이고, 아무튼 약 0.4 볼트를 초과하는 임계 전압의 감소는 논리 회로에 있어서의 유용성을 제한할 것으로 예상되지만, 도 10에 도시된 것 보다 더 큰 크기의 제어 게이트 랩어라운드에 사용될 수 있다.
본 발명에 따른 트랜지스터 제조 프로세스의 바람직한 형태가 상기에 제시되었지만, 도 11-13에 관련하여 설명되는 바와 같이, 대안적인 프로세스가 사용될 수 있고, 이는 전술된 본 발명의 목적을 달성하는데 유리하게 이용될 수도 있는 본 발명에 따른 여러 가지 프로세스 변수의 일반화로서 사용된다. 구체적으로, 도 11은 활성 영역 A를 분리하는 분리 구조체(112)의 형성에 의해 활성 영역 A를 정의하는 트랜지스터 제조 초기 단계에 대한 단면을 도시한다. 종래 기술에서 잘 이해할 수 있는 바와 같이, 그러한 분리 구조체는 여러 가지 형태(예를 들면, 얕은 트렌치, 깊은 트렌치, 리세스형(resessed) 산화물 등과 저장 캐퍼시터와 같은 트렌치를 채용하는 다른 구조체)를 가질 수 있고 통상적으로 산화물로 구성되며, 특히 고 집적도가 요구되는 경우에 채용된다. 다른 절연 물질도 채용될 수 있지만, 특히 기판(10)이 실리콘인 경우에는 본 발명의 실행에 산화물이 바람직하다. 그러나, 게르마륨과 같은 다른 기판 물질과 질화물 혹은 산화물과 같은 다른 절연 물질이 채용될 수 있고 질화물은 본 발명의 원리에서 요구되는 때 채용될 수 있다.
본 발명에 따른 도 11에 도시된 구조체로부터 트랜지스터를 제조하는 첫 번째 단계는 점선(120) 혹은 (120')에 의해 도시된 바와 같이 열 산화물을 성장시키는 것이다. 열 산화물 성장의 여러 가지 기술은 당해 기술에서 잘 이해되고 있으며 특정한 기술 선택이 본 발명의 실행에 중요한 것은 아니다. 또한, 본 발명의 원리 내에서 기판(10)의 물질로 다른 물질(예를 들면, 질화물)이 사용될 수 있고, 본 명세서에서 사용되는 산화물이란 용어는 다른 가능한 화합물 혹은 물질 보다 애용됨을 나타낸다. 그러나, 본 발명을 이해하는 데 있어서 열 산화물은 실제로 활성 영역 상에서, 또한 분리 구조체와 활성 영역의 인터페이서에서만 성장함을 주지하는 것이 중요하다. 따라서, 열 산화물은 원리적으로 활성 영역의 코너부에 형성될 것인데, 활성 영역이 매우 좁을 경우 활성 영역 표면과의 산화물 인터페이스는 예를 들어 점선(120)에 의해 표시된 바와 같이 곡선 프로파일을 가져 산화물이 제거될 때 코너부 혹은 전체 활성 영역이 만곡될 것이다.
열적으로 성장된(혹은 침착된) 산화물은 희생 산화물층으로서 지칭되는데 이는 나중의 프로세스 단계에서 제거되기 때문이다. 이 희생 산화물층의 두께는 본 발명의 실행에 중요하지 않다. 그러나, 산화물층이 성장되면, 코너부에서의 산화물층의 곡선형 프로파일은 산화물층이 성장되는 온도에 의해 자유롭게 변형될 수 있다. 특히, 고온은 대기 분위기 및/또는 분리 산화물 구조체로부터 실리콘 안으로 산소의 확산을 증대시켜 점선(120')에 의해 도시된 바와 같이 산화물 코너부 프로파일의 만곡을 증대시킬 것이다. 더욱이, 산화물이 존재하면, 소자 설계시에 소망되는 혹은 필요한 채널 영역 안으로 임의의 주입((122)로 도시됨)을 완화시키는데 유리하게 사용될 수 있다. 또한, 산화물의 제거는 초박막 게이트 산화물(140)(도 13)이 성장될 때 오염물질이 없는 하부의 실리콘 표면을 제공한다.
이제, 도 12를 참조하면, 희생 산화물층(120)에 의해 용이하게될 수 있는 프로세스가 종료된 후에, 그 산화물층은 희생(예를 들어, 열적) 산화물과 기판 물질 사이에서 합리적인 선택성을 갖는 임의의 에칭 프로세스에 의해 제거되어, 활성 영역의 코너부에서 노출된 실리콘의 곡선형 프로파일(124)을 갖는 리세스가 기판 내에 생긴다. 그러한, 여러 가지 프로세스와 에칭재는 널리 알려져 있고, 프로세스와 에칭재의 선택은 본 발명의 실행에 있어서 중요하지 않다. 산화물의 선택적 제거에 의해, 산화물의 곡선형 프로파일이 활성 영역의 코너부로 전사된다.
희생 산화물의 형성과 활성 영역으로부터 희생 산화물의 제거로 인해 전도 채널의 코너부가 만곡되는데 이것은 도 1a 및/또는 도 1b의 등전위선에 밀접하게 정합하도록 형성될 수도 있음을 이해해야 한다. 그러한 구조체는 또한 게이트 산화물과 전극의 토포그래피(topography)를 제공하는데, 이것은 게이트 전극의 랩어라운드가 분리 구조체 보다는 활성 영역 내에 위치될 것을 제외하고는, 크기 F의 발생에 대해 전술한 바와 거의 동일한 방식으로 발생된 크기 F'를 포함하는 게이트 전극 랩어라운드의 정도(degree)를 포함한다. 이하 상세히 설명되는 바와 같이, 본 발명은 분리 구조체의 임의의 에칭을 제외하고는 활성 영역의 코너부의 라운딩에 의해 실행된다. 더욱이, 등전위선에 정합하게 채널의 코너부를 형성하면, Vt에서 트랜지스터의 전도 특성의 예리성(sharpness)이 유지되고 증대된다.
그러나, 본 발명이 전도 채널의 코너부의 라운딩을 통해서만 실시된다면, 전도 채널의 단면 영역은 감소되고, 아마도 더욱 중요하게는 채널 코너부의 제거에 의해 완전히 제거되지 않으면 코너부 전도가 커진다. 따라서, 코너부 전도 효과는 채널의 단면 영역 감소에 의해 제한되는 소자의 온-전류를 상당량 보충할 수 없다. 더욱이, 코너부 라운딩은 실리콘 내로의 산소 확산에 의해 제한되는 열 산화물의 성장의 함수이기 때문에, 열 산화물이 경제적인 시간 동안에 성장할 수 있는 깊이가 제한되어 소망하는 정도의 전압 조절을 제공할 수 없다. 반면에, 트렌치 구조체의 영역에만 게이트 전극 랩어라운드를 제공하면 절연파괴 전압(게이트 전극 구조체와 패터닝에 의존함)이 감소하거나 혹은 트랜지스터간의 용량성 결합이 증가될 수 있다. 따라서, 전술된 바와 같이, 활성 영역 내의 코너부 라운딩과 트렌치 영역 내의 게이트 전극 랩어라운드의 조합을 사용하여 본 발명을 실시하는 것이 바람직하다고 생각된다.
게이트 전극 랩어라운드를 제공하기 위해서는, 분리 구조체가 열적으로 성장된 물질(즉, 산화물)과 동일한 화합물로 구성되거나 혹은 상당한 속도로 에칭될 수 있는 경우, 에칭 프로세스를 단순히 지속시켜 도 8에 대하여 전술한 바와 거의 동일한 방식으로 점선(126)에 의해 도시된 바와 같은 분리 구조체가 오버에칭되게 할 수도 있다. (물질이 상이하다면, 에칭재 혹은 에칭 프로세스 혹은 이들 모두를 변경하여, 분리 구조체(112)의 물질과 기판(10)의 물질 사이의 선택성이 유지시킨다.) 또한, 전술된 바와 같이 기계적인 스트레스가 존재하는 영역 내에서는 에칭 속도가 더욱 높기 때문에, 리세스 영역(128)이 형성된다. 리세스 영역(120)의 깊이는 최종 제조된 트랜지스터의 전도 임계 전압의 제어에 중요하지만, 사용가능한 임계 전압이 넓은 범위에 걸쳐 자유롭게 변할 수 있으므로 분리 구조체의 오버에칭의 정도는 본 발명의 실행에 있어서 중요한 것으로 생각되지 않는다.
일단 소망하는 정도의 오버에칭이 실행된 후에, 박막 산화물층(140)이 침착되거나, 바람직하게는 도 13에 도시된 바와 같이 열적으로 성장된다. 이후, 금속 혹은 도핑된 반도체를 침착하고 패터닝하여 게이트 전극(142)을 형성함으로써 트랜지스터를 완성할 수 있다.
도 2-9를 참조하여 설명된 실시예와 도 11-13을 참조하여 설명된 실시예에서, 전자(도 2-9)의 실시예에 있어서, 함몰부는 원리적으로 분리 구조체 상에 제공되고, 반면에 후자의 경우(함몰부(128)의 오버에칭전의 도 11-12), 곡선형 표면(통상적으로 도 1b의 등전위선(15')에 근사함)은 원리적으로 활성 영역 내에 제공된다. 이러한 효과는 본 발명의 실시에서 개별적으로 조절될 수 있지만, 형상의 연속의 최종물로서 간주되어야 하고, 이것은 도 14를 참조하여 상세히 설명되는 특정한 설계에 대해 바람직할 수도 있는 바와 같이, 전술된 본 발명에 따라 표면 희생 산화물의 두께, 패드 산화물의 언더컷 및 활성 영역의 선폭을 제어함으로써 제공될 수도 있다.
특히, 도 14는 도 5에서 패드 질화물층(14)이 제거된 후의 활성 영역의 코너부를 도시한 것으로서, 통상적인 등방성 및 선택적 에칭에 의해 질화물층(14)이 언더컷(24)된 다음에 패드 산화물층(12)의 나머지 부분만 남는다. 따라서, 주어진 온도에서의 열 산화물 성장은 패드 산화물층(12)에 의해 기판 물질이 노출되는 위치에서 발생되며 기판(10)과 트렌치 구조체(26)의 인터페이스에 근접한 위치에서는 더 빠른 속도로 발생하여 (201)에 예시된 프로파일이 형성된다. 전술된 바와 같이, 열 산화물 성장에 대한 높은 온도는 산소의 확산을 증가시켜 일점쇄선(202)에 의해 예시된 열 산화물 프로파일이 생기게 한다. 마찬가지로, 언더컷(24')이 감소되면, 주어진 온도에서의 열 산화물 성장은 선(203)으로 표시된 프로파일을 발생하고, 그 보다 높은 온도에서의 열 산화물 성장은 선(204)으로 표시된 프로파일을 발생한다. 따라서, 열 산화물 성장에 대한 마스킹과 온도(들)의 상이한 조합 혹은 시퀀스 혹은 이들 모두는 획득될 수 있는 코너부 라운딩 프로파일에 실제적인 융통성을 허용한다.
언더컷의 함수로서 임계 전압에 대한 효과가 도 15에 도시된다. 구체적으로, 도 15에서는 코너부 임계 전압 변화(밀리볼트 단위)가 묽은(즉, 40:1) 완충 황화수소산 습식 에칭 다음에 표준 온도에서 열 산화물 성장을 행하는 패드 산화물(12)(희생 트렌치 산화물(22))의 에칭 지속시간(초 단위)의 함수로서 도시된다. 온도, 에칭재 농도, 에칭 프로세스 등의 여러 가지 팩터들은 에칭 속도에 영향을 줄 수 있고 도 15는 습식 에칭의 지속시간만 제외하고 그러한 모든 팩터들을 실제로 일정하게 유지시키는 다수의 프로세스의 수행 결과를 도시함을 이해해야 한다. 따라서, 다른 프로세스 및/또는 조건에 있어서는, 도 15 수평축의 시간 단위를 달리 고려해야 한다. 또한, 수직축은 임계 전압 변동 단위이기 때문에, 원점(0.0 mV 변화)의 위치도 또한 달리해야 한다.
따라서, 다른 모든 조건들이 일정하게 유지되면 언더컷의 정도가 클수록 F'의 치수도 커지기 때문에, 거의 동일한 총체적 효과가 도 10의 게이트 전극 랩어라운드에 대해 도시된 바와 같이 획득된다. 그러나, 임계 전압에 대한 효과는 다소 비선형이고 코너부 전도 효과에 거의 유사한 효과를 가지므로, 트랜지스터의 전도 특성의 형상은 트랜지스터의 온-전류의 코너부 전도 구성요소의 컷-오프와 크기에 가깝게 된다. 따라서, 본 발명의 실시에 있어 활성 영역의 코너부 라운딩 혹은 게이트 전극 랩어라운드 중 하나를 다른 것을 제외하고 사용할 수도 있지만, 그들의 상관도를 변화시키면서 그들 모두를 사용하면 임계 전압을 제공하는데 실제적인 융통성이 제공되고, 전도 특성은 여러 가지 응용에 대한 트랜지스터의 설계에 있어 컷-오프와 온-전류에 가깝게 된다.
예를 들면, 도 15는 언더컷의 정도에 대한 시간에 따른 어떤 가능한 크기의 비선형성을 반영한 것이나, 게이트 전극 랩어라운드에 의해 발생된 전계 변화와 조합하면 도 15에 도시된 결과로 부터, 컷-오프 임계 전압을 낮게 할 수 있으면서 온-전류가 증대되도록 트랜지스터가 도전될 때(예를 들어, 채널에서 등전위선들을 고의적으로 불일치시키는 것에 의해) 코너부 전도가 발생되게 할 수 있음을 알 것이다.
본 발명은 하나의 바람직한 실시예로서 설명되었지만, 당업자라면 본 발명의 특허 청구범위의 정신과 범주를 벗어나지 않고 변형될 수 있음을 알 것 이다.
본 발명에 따르면, 간단하고도 경제적이며 양품율이 높아짐은 물론, 설계 규칙을 서브-미크론급에 적용하는 때 코너부 전도의 제어에 의해서 온-전류를 비롯한 전도/컷-오프 임계 전압 및 전도 특성을 제어하는 것이 가능하게 된다.

Claims (20)

  1. 전계 효과 트랜지스터에 있어서,
    ① 트렌치 구조체에 의해 구획되는 활성 영역 내에 형성된 전도 채널과,
    ② 상기 전도 채널 상에 형성된 게이트 산화물층 및 게이트 전극과,
    ③ 상기 전도 채널과 상기 트렌치 구조체의 인터페이스에서 상기 전도 채널의 측면의 일부분을 따라 확장하는 상기 게이트 산화물층 및 게이트 전극의 일부분
    을 포함하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 산화물층과 게이트 전극의 상기 일부분은 상기 활성 영역 내에서 상기 인터페이스를 따라 부분적으로 확장하는 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 산화물층과 게이트 전극의 상기 일부분은 상기 트렌치 구조체의 영역 내에서 상기 인터페이스를 따라 부분적으로 확장하는 전계 효과 트랜지스터.
  4. 제 2 항에 있어서,
    상기 게이트 산화물층과 게이트 전극의 상기 일부분은 상기 트렌치 구조체의 영역 내에서 상기 인터페이스를 따라 부분적으로 확장하는 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 전도 채널의 폭은 1 미크론 미만인 전계 효과 트랜지스터.
  6. 전계 효과 트랜지스터를 포함하는 집적 회로에 있어서,
    ① 트렌치 구조체에 의해 구획되는 활성 영역 내에 형성된 전도 채널과,
    ② 상기 전도 채널 상에 형성된 게이트 산화물층 및 게이트 전극과,
    ③ 상기 전도 채널과 상기 트렌치 구조체의 인터페이스에서 상기 전도 채널의 측면의 일부분을 따라 확장하는 상기 게이트 산화물층 및 게이트 전극의 일부분
    을 포함하는 집적 회로.
  7. 제 6 항에 있어서,
    상기 게이트 산화물층과 게이트 전극의 상기 일부분은 상기 활성 영역 내에서 상기 인터페이스를 따라 부분적으로 확장하는 집적 회로.
  8. 제 6 항에 있어서,
    상기 게이트 산화물층과 게이트 전극의 상기 일부분은 상기 트렌치 구조체의 영역 내에서 상기 인터페이스를 따라 부분적으로 확장하는 집적 회로.
  9. 제 7 항에 있어서,
    상기 게이트 산화물층과 게이트 전극의 상기 일부분은 상기 트렌치 구조체의 영역 내에서 상기 인터페이스를 따라 부분적으로 확장하는 집적 회로.
  10. 제 6 항에 있어서,
    상기 전도 채널의 폭은 1 미크론 미만인 집적 회로.
  11. 전계 효과 트랜지스터를 포함하는 반도체 소자를 제조하는 방법에 있어서,
    ① 기판의 활성 영역의 표면 및 상기 활성 영역과 트렌치 구조체 사이의 인터페이스에 희생 산화물층(a sacrificial oxide)을 형성하는 단계와,
    ② 상기 기판에 리세스(resess)를 형성하기 위해 상기 희생 산화물층을 제거하는 단계와,
    ③ 상기 활성 영역의 위와 상기 리세스 내에 게이트 산화물층과 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자를 제조하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 반도체 소자를 제조하기 위한 방법은,
    ⓐ 상기 기판 상에 제 1 패드층과 제 2 패드 층을 형성하는 단계와,
    ⓑ 상기 제 2 패드층을 언더컷하기 위해(to undercut) 상기 제 1 패드층을 에칭하는 단계
    를 더 포함하는 반도체 소자를 제조하기 위한 방법.
  13. 제 11 항에 있어서,
    상기 희생 산화물층의 일부분은 열적으로 성장되는 반도체 소자를 제조하기 위한 방법.
  14. 제 11 항에 있어서,
    상기 기판의 상기 활성 영역 내에 불순물을 주입하는 단계를 더 포함하는 반도체 소자를 제조하기 위한 방법.
  15. 제 11 항에 있어서,
    상기 리세스의 일부분은 상기 트렌치 구조체로부터 물질을 제거함으로써 형성되는 반도체 소자를 제조하기 위한 방법.
  16. 제 11 항에 있어서,
    상기 리세스의 일부분은 상기 기판의 상기 활성 영역으로부터 물질을 제거함으로써 형성되는 반도체 소자를 제조하기 위한 방법.
  17. 제 16 항에 있어서,
    상기 제거 단계는,
    상기 활성 영역의 코너부를 라운딩하는 것을 포함하는 반도체 소자를 제조하기 위한 방법.
  18. 제 15 항에 있어서,
    상기 리세스의 일부분은 상기 기판의 상기 활성 영역으로부터 물질을 제거함으로써 형성되는 반도체 소자를 제조하기 위한 방법.
  19. 제 18 항에 있어서,
    상기 제거 단계는,
    상기 활성 영역의 코너부를 라운딩하는 것을 포함하는 반도체 소자를 제조하기 위한 방법.
  20. 제 11 항에 있어서,
    상기 트렌치 구조체를 절연체로 충진시키는 단계를 더 포함하는 반도체 소자를 제조하기 위한 방법.
KR1019970049631A 1996-11-22 1997-09-29 전계효과트랜지스터및이를포함하는집적회로와그의제조방법 KR100295727B1 (ko)

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US8/753,234 1996-11-22

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