JPH02271624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02271624A JPH02271624A JP9410789A JP9410789A JPH02271624A JP H02271624 A JPH02271624 A JP H02271624A JP 9410789 A JP9410789 A JP 9410789A JP 9410789 A JP9410789 A JP 9410789A JP H02271624 A JPH02271624 A JP H02271624A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 9
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910001882 dioxygen Inorganic materials 0.000 claims abstract description 8
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 239000011261 inert gas Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 27
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 13
- 239000000377 silicon dioxide Substances 0.000 abstract description 13
- 230000003647 oxidation Effects 0.000 abstract description 10
- 238000007254 oxidation reaction Methods 0.000 abstract description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052796 boron Inorganic materials 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 239000007789 gas Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 6
- 238000002955 isolation Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
半導体基板に溝を形成し、キャパシタや素子分離として
利用する場合、溝の角部が角ぼっていると酸化膜を形成
する際、角部に酸化膜の応力が集中し酸化が抑制される
ため、角部での酸化膜厚が他の部分に比べて薄くなる。
利用する場合、溝の角部が角ぼっていると酸化膜を形成
する際、角部に酸化膜の応力が集中し酸化が抑制される
ため、角部での酸化膜厚が他の部分に比べて薄くなる。
そのため角部で電界集中を起し耐圧劣化の原因となって
いた。そこで従来は酸化膜が粘性流動を起す温度で一旦
酸化させてやることで応力を緩和させ、角部でも酸化が
進むようにしてやり、この酸化膜を除去して、角部に丸
みをもたせていた。角部に丸みがあると、酸化させたと
き均一な膜厚の酸化膜が形成されるので電界集中が起こ
らなくなる。
いた。そこで従来は酸化膜が粘性流動を起す温度で一旦
酸化させてやることで応力を緩和させ、角部でも酸化が
進むようにしてやり、この酸化膜を除去して、角部に丸
みをもたせていた。角部に丸みがあると、酸化させたと
き均一な膜厚の酸化膜が形成されるので電界集中が起こ
らなくなる。
しかし前述の従来技術では、素子分離領域に打ち込んだ
チャンネルストッパーのボロンが酸化による熱で拡散し
てしまい、素子領域にまでせり出してきて、素子のしき
い値電圧を高くしてしまうという課題を有していた。
チャンネルストッパーのボロンが酸化による熱で拡散し
てしまい、素子領域にまでせり出してきて、素子のしき
い値電圧を高くしてしまうという課題を有していた。
本発明はこの様な課題を解決するもので、目的とすると
ころは、熱酸化の時間を短くしてボロンの拡散を抑える
ことや、素子分離幅を小さくすることにある。
ころは、熱酸化の時間を短くしてボロンの拡散を抑える
ことや、素子分離幅を小さくすることにある。
本発明の半導体装置の製造方法は、
（ａ）半導体基板上に形成した第１絶縁膜をマスクにし
て半導体基板をエツチングし、溝を形成する工程と、 （ｂ）前記半導体基板上に第２絶縁膜を堆積させる工程
と、 （ｃ）第２絶縁膜をエツチングして、溝内部にサイドウ
オールを形成する工程と、 （ｄ）前記半導体基板を酸素ガス雰囲気、もしくは酸素
ガスを含む不活性ガス雰囲気中で酸化させる工程と、 （ｅ）前記第１及び第２絶縁膜を除去することを特徴と
する。
て半導体基板をエツチングし、溝を形成する工程と、 （ｂ）前記半導体基板上に第２絶縁膜を堆積させる工程
と、 （ｃ）第２絶縁膜をエツチングして、溝内部にサイドウ
オールを形成する工程と、 （ｄ）前記半導体基板を酸素ガス雰囲気、もしくは酸素
ガスを含む不活性ガス雰囲気中で酸化させる工程と、 （ｅ）前記第１及び第２絶縁膜を除去することを特徴と
する。
半導体基板１０１上に第１絶縁膜として二酸化シリコン
１０２を化学的気相堆積法（以下ＣＶＤと呼ぶ）で３０
０ＯＡ形成する。その上にレジストを塗布しバターニン
グする。バターニングしたレジストをマスクにして二酸
化シリコンをエツチングする。次に二酸化シリコンをマ
スクにして半導体基板をエツチングし、８０００Ａの溝
を形成する。（第１図）エツチングは平行平板型ＲＩＥ
を用い、ＣＦ４を１００ＳＣＣＭ％ ０２を１０５ｃｃ
ｙで２５０゜７゜１、の圧力下で高周波（１３，５６Ｍ
Ｈｚ）を３００Ｗ印加して行った。エツチング装置及び
条件はこれに限るものではない。又、第１絶縁膜は二酸
化シリコンに限らず窒化シリコンなどでも良く、形成方
法もＣＶＤに限らずスパッタ法などでも良い。膜厚も半
導体基板及び第２絶縁膜のエツチングにマスクとして使
用できるだけであれば良い。
１０２を化学的気相堆積法（以下ＣＶＤと呼ぶ）で３０
０ＯＡ形成する。その上にレジストを塗布しバターニン
グする。バターニングしたレジストをマスクにして二酸
化シリコンをエツチングする。次に二酸化シリコンをマ
スクにして半導体基板をエツチングし、８０００Ａの溝
を形成する。（第１図）エツチングは平行平板型ＲＩＥ
を用い、ＣＦ４を１００ＳＣＣＭ％ ０２を１０５ｃｃ
ｙで２５０゜７゜１、の圧力下で高周波（１３，５６Ｍ
Ｈｚ）を３００Ｗ印加して行った。エツチング装置及び
条件はこれに限るものではない。又、第１絶縁膜は二酸
化シリコンに限らず窒化シリコンなどでも良く、形成方
法もＣＶＤに限らずスパッタ法などでも良い。膜厚も半
導体基板及び第２絶縁膜のエツチングにマスクとして使
用できるだけであれば良い。
次に半導体基板１０１及び二酸化シリコン１０２上に第
２絶縁膜として二酸化シリコン１０３をＣｖＤで３００
０Ａ形成すル。（第２図）但し、第２絶縁膜も二酸化シ
リコンに限らず窒化シリコンなどでも良く、形成方法も
ＣＶＤに限らずスパッタ法などでも良い。又、膜厚もこ
れに限らない。
２絶縁膜として二酸化シリコン１０３をＣｖＤで３００
０Ａ形成すル。（第２図）但し、第２絶縁膜も二酸化シ
リコンに限らず窒化シリコンなどでも良く、形成方法も
ＣＶＤに限らずスパッタ法などでも良い。又、膜厚もこ
れに限らない。
次に二酸化シリコン１０３をエツチングして半導体基板
１０１に形成された溝内部の側壁にのみ二酸化シリコン
１０４を残す。（第３図）エツチングは平行平板型ＲＩ
Ｅを用い、ＣＨＦ３を８０ ＳＣＣＭで３００−ｔ。１
．の圧力下で高周波（１３゜５６ＭＨｚ）を１５０Ｗ印
加して行った。エツチング装置及び条件はこれに限るも
のではない。
１０１に形成された溝内部の側壁にのみ二酸化シリコン
１０４を残す。（第３図）エツチングは平行平板型ＲＩ
Ｅを用い、ＣＨＦ３を８０ ＳＣＣＭで３００−ｔ。１
．の圧力下で高周波（１３゜５６ＭＨｚ）を１５０Ｗ印
加して行った。エツチング装置及び条件はこれに限るも
のではない。
次に酸素ガスを２０％含む窒素ガス雰囲気中で１０００
℃の温度で２０分酸化させ、丸め酸化膜１０５を形成す
る。（第４図）但し、酸化条件はこれに限るものでなく
、酸素単独ガス雰囲気中９５０℃で１５分でも良い。
℃の温度で２０分酸化させ、丸め酸化膜１０５を形成す
る。（第４図）但し、酸化条件はこれに限るものでなく
、酸素単独ガス雰囲気中９５０℃で１５分でも良い。
次に二酸化シリコン１０２及び１０４と、丸め酸化膜１
０５を弗化水素液で除去する。（第５図）本実施例によ
ると角部を丸めるための酸化時間が従来技術に比べ１５
分の工程度で済むため、課題となっていたボロンの拡散
がかなり抑えられる。
０５を弗化水素液で除去する。（第５図）本実施例によ
ると角部を丸めるための酸化時間が従来技術に比べ１５
分の工程度で済むため、課題となっていたボロンの拡散
がかなり抑えられる。
又、溝角部のみの酸化であるため素子分離領域の横への
拡がりがなく、素子分離幅を小さくできた。
拡がりがなく、素子分離幅を小さくできた。
以上述べた述べた本発明では溝角部を丸めるための酸化
時間を短くできるためボロンの拡散が抑えられ、しきい
値電圧などデバイスの特性の変動をなくすることができ
る。
時間を短くできるためボロンの拡散が抑えられ、しきい
値電圧などデバイスの特性の変動をなくすることができ
る。
第１図から第５図は本発明の半導体装置の製造方法の一
実施例の工程断面図である。 第６図は溝の角部が角ぼっている場合の酸化膜の絶縁破
壊電界のヒストグラムである。 第７図は本発明における酸化膜の絶縁破壊電界のヒスト
グラムである。 第８図は従来技術におけるしきい値電圧のチャンネル幅
依存性を示すグラフである。 第９図は本発明におけるしきい値電圧のチャンネル幅依
存性を示すグラフである。 １０１ や ・ ＋１ φ ・ １０２ Φ ・ ・ ・ ・ １０３、 １０４ φ １０５−−− ・ ・ ・半導体基板 ・第に酸化シリコン ・第２二酸化シリコン ・丸め酸化膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）ほ・・傷禽
五 ４１、傷定圧
実施例の工程断面図である。 第６図は溝の角部が角ぼっている場合の酸化膜の絶縁破
壊電界のヒストグラムである。 第７図は本発明における酸化膜の絶縁破壊電界のヒスト
グラムである。 第８図は従来技術におけるしきい値電圧のチャンネル幅
依存性を示すグラフである。 第９図は本発明におけるしきい値電圧のチャンネル幅依
存性を示すグラフである。 １０１ や ・ ＋１ φ ・ １０２ Φ ・ ・ ・ ・ １０３、 １０４ φ １０５−−− ・ ・ ・半導体基板 ・第に酸化シリコン ・第２二酸化シリコン ・丸め酸化膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）ほ・・傷禽
五 ４１、傷定圧
Claims (1)
- （１）（ａ）半導体基板上に形成した第１絶縁膜をマス
クにして半導体基板をエッチングし、溝を形成する工程
と、 （ｂ）前記半導体基板上に第２絶縁膜を堆積させる工程
と、 （ｃ）第２絶縁膜をエッチングして、溝内部にサイドウ
ォールを形成する工程と、 （ｄ）前記半導体基板を酸素ガス雰囲気、もしくは酸素
ガスを含む不活性ガス雰囲気中で酸化させる工程と、 （ｅ）前記第１及び第２絶縁膜を除去することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9410789A JPH02271624A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9410789A JPH02271624A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271624A true JPH02271624A (ja) | 1990-11-06 |
Family
ID=14101215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9410789A Pending JPH02271624A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858866A (en) * | 1996-11-22 | 1999-01-12 | International Business Machines Corportation | Geometrical control of device corner threshold |
-
1989
- 1989-04-13 JP JP9410789A patent/JPH02271624A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858866A (en) * | 1996-11-22 | 1999-01-12 | International Business Machines Corportation | Geometrical control of device corner threshold |
| US5998852A (en) * | 1996-11-22 | 1999-12-07 | International Business Machines Corporation | Geometrical control of device corner threshold |
| US6022796A (en) * | 1996-11-22 | 2000-02-08 | International Business Machines Corporation | Geometrical control of device corner threshold |
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